JP2005077985A - 液晶表示素子及びそれを備えた液晶プロジェクタ - Google Patents

Abstract

【課題】補助容量周りの電界の変動に起因するＴＦＴの特性のばらつきが抑止される液晶表示素子を提供する。
【解決手段】相互に並行に延びるように設けられた遮光性材料からなる複数の容量線１１と、複数の容量線１１のそれぞれに沿って配設された複数の画素電極１７と、複数の画素電極１７のそれぞれに対応して設けられたＴＦＴ１８と、を備え、ＴＦＴ１８は、ソース電極領域４ｃとチャネル領域４ａとドレイン電極領域４ｄとを含有する半導体膜４を有し、半導体膜４のドレイン電極領域４ｄとそれに容量絶縁膜１０ａを介して位置付けられた容量線１１との間で補助容量２２を構成している。
【選択図】図１

Description

本発明は、アクティブマトリクス基板を備えた液晶表示素子に関し、特に、液晶プロジェクタに係るものである。

アクティブマトリクス型の液晶表示素子は、画像の最小単位である画素毎にスイッチング素子を備え、個々の画素を確実に点灯することができるため、精細な画像表示が可能である。

近年、このアクティブマトリクス型の液晶表示素子は、小型・高精細化され、液晶プロジェクタの液晶ライトバルブとして用いられている。

ところで、画素のスイッチング素子である薄膜トランジスタ（Thin Film Transisitor、以下、「ＴＦＴ」と称する）の半導体膜として用いられるアモルファスシリコンやポリシリコンは、光が入射することによりキャリアを生成してリーク電流を発生する。液晶プロジェクタ用の液晶表示素子では、パーソナルコンピュータのモニター等に用いられている液晶表示素子と比較して、極めて高輝度な光源を使用しているので、ＴＦＴのチャネル領域に強い光が入射する恐れがあり、光によるリーク電流の発生を無視することができない。この光によるリーク電流が発生すると、画像信号の実効電位が低下したり、表示画面のコントラストが低下したりする等、表示品位が低下することになるので、光によるリーク電流の発生の防止、つまり、ＴＦＴの耐光性の向上が求められている。

また、液晶プロジェクタは、液晶表示素子の画像表示をレンズ等の投影光学系を介してスクリーン上に拡大投写するものであるので、その液晶表示素子は小型である。そのため、液晶表示素子の各画素の大きさは極めて小さく、その画素の個々の表示（透過）領域の面積、つまり、画素の開口面積が狭く、表示される画像が暗くなってしまう恐れがあるので、画素の高開口率化が必要である。

そこで、ＴＦＴの耐光性の向上及び画素の高開口率化を図るため、特許文献１に記載されているような手段が用いられている。

以下に、その手段について図面を用いて説明する。

図７は、従来の液晶表示素子の等価回路図であり、図８は、その液晶表示素子を構成するアクティブマトリクス基板３０の断面模式図である。

このアクティブマトリクス基板３０では、複数の走査線７と、複数の信号線１４とが、互いに直交するように設けられ、その各交差部分にＴＦＴ１８が配設している。そして、複数の走査線７と相互に並行に複数の容量線１１が設けられ、画素電極１７と容量線１１との間に補助容量Ｃｓが、液晶容量Ｃｌｃと電気的に並列に設けられている。

また、アクティブマトリクス基板３０には、絶縁基板１上にＴＦＴ１８に重なるように下部遮光膜２が設けられ、その下部遮光膜２上に下部絶縁膜３を介してＴＦＴ１８及び走査線７が設けられている。そして、ＴＦＴ１８を構成する半導体膜４のドレイン電極領域４ｄに、容量線１１と対向する部分が容量電極となる中継層９が接続され、その中継層９に画素電極１７が接続されている。同じく、半導体膜４のソース電極領域４ｃに、信号線１４が接続されている。なお、中継層９は、ＴＦＴ１８を上層側から覆うように設けられている。

このような構成のアクティブマトリクス基板３０と、そのアクティブマトリクス基板３０と対向して共通電極を有する対向基板と、それらの両基板間に挟持された液晶層と、を備える液晶表示素子において、画像を表示する際には、所定の走査線７にゲート信号を送り、その走査線７に接続されているＴＦＴ１８をオン状態にし、同時に、信号線１４からソース信号を送り、ソース電極（ソース電極領域４ｃ）及びドレイン電極（ドレイン電極領域４ｄ及び中継層９）を介して、画素電極１７に所定の電荷を書き込むことにより、画素電極１７と共通電極との間で電位差が生じ、液晶層からなる液晶容量及び補助容量２２に所定の電圧が印加される。そして、その印加電圧によって液晶層の液晶分子の配向状態を変えることにより、外部から入射する光の透過率を調整して画像が表示される。

この液晶表示素子では、ＴＦＴ１８の上層側にある中継層９と、ＴＦＴ１８の下層側にある下部遮光膜２とによって、ＴＦＴ１８の上層側及び下層側から入射する光が遮断されることになるので、ＴＦＴ１８の耐光性が向上している。また、中継層９が、上述のような遮光膜として機能と補助容量Ｃｓの容量電極としての機能とを併せ持つため、画素の高開口率化が図られている。
特開２００２−２１５０６４号公報

しかしながら、この液晶表示素子において、ＴＦＴ１８の上層側の補助容量２２の容量電極（中継層９）と画素電極１７とが、ＴＦＴ１８を構成する半導体膜４のドレイン電極領域４ｄに接続され、同電位となっている。そのため、画像を表示する際には、画素電極１７の電位の変動に合わせて、容量電極（中継層９）の電位が変動することになる。この容量電極（中継層９）の変動電位に起因する電界によって、容量電極（中継層９）の下層側にあるＴＦＴ１８の特性にばらつきが生じるという問題がある。

以下に、ＴＦＴ１８の特性のばらつきについて具体的に説明する。

一般に、ポリシリコン型のＴＦＴ１８を構成する半導体膜４では、チャネル領域４ａとソース電極領域４ｃ及びドレイン電極領域４ｄとの間にＬＤＤ領域４ｂを設けられることにより、チャネル領域４ａとドレイン電極領域４ｄとの間のドレイン接合に加わる電界を、チャネル領域４ａとソース電極領域４ｃとの接合及びチャネル領域４ａとドレイン電極領域４ｄとの接合に分散させ、ドレイン接合に集中する電界を緩和させて、ＴＦＴ１８のオフ状態に流れる微小なリーク電流（オフ電流）の発生を低減する手段がとられている。

このＬＤＤ領域４ｂが上述のような電界中に存在すると、その電界によって、ＬＤＤ領域４ｂを構成する半導体膜４の抵抗の大きさが変動することになる。これに伴って、ＴＦＴ１８のオフ電流、並びに、オン電流の大きさが変わることになり、ＴＦＴ１８の特性にばらつきが生じてしまう。

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、補助容量周りの電界の変動に起因するＴＦＴの特性のばらつきが抑止される液晶表示素子及びそれを備えた液晶プロジェクタを提供することにある。

本発明の液晶表示素子は、相互に並行に延びるように設けられた遮光性材料からなる複数の容量線と、該複数の容量線のそれぞれに沿って配設された複数の画素電極と、該複数の画素電極のそれぞれに対応して設けられた薄膜トランジスタと、を備え、上記薄膜トランジスタは、ソース電極領域とチャネル領域とドレイン電極領域とを含有する半導体膜を有し、該半導体膜のドレイン電極領域とそれに容量絶縁膜を介して位置付けられた上記容量線との間で補助容量を構成していることを特徴とする。

上記の構成によれば、薄膜トランジスタ（ＴＦＴ）の半導体膜のドレイン電極領域とそれに容量絶縁膜を介して位置付けられた容量線との間で補助容量が構成されているので、半導体膜のドレイン電極領域が補助容量の容量電極となる。そのため、従来のように補助容量の容量電極がＴＦＴに覆設されている場合よりも、ＴＦＴが、補助容量の容量電極に起因する電界の影響を受けにくくなる。これにより、液晶表示素子において、補助容量周りの電界の変動に起因するＴＦＴの特性のばらつきが抑止されることになる。

本発明の液晶表示素子は、上記容量線が、上記薄膜トランジスタを覆うように設けられていてもよい。

上記の構成によれば、容量線がＴＦＴを覆うように設けられているので、ＴＦＴに上層側から入射する光を遮断することができる。これにより、光によるリーク電流の発生が抑止されることになる。

本発明の液晶表示素子は、上記薄膜トランジスタの容量線側とは反対側に、該薄膜トランジスタに重なるように設けられた走査線をさらに備えてもよい。

上記の構成によれば、走査線がＴＦＴに重なるように設けられているので、ＴＦＴに下層側から入射する光を遮断することができる。これにより、光によるリーク電流の発生が抑止されることになる。

本発明の液晶表示素子は、上記薄膜トランジスタが、上記半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、をさらに有し、上記容量絶縁膜が、上記ゲート絶縁膜と同一層に形成され、且つ、該ゲート絶縁膜よりも単位面積当たりの蓄電容量が大きくてもよい。

上記の構成によれば、容量線と半導体膜のドレイン電極領域との間の容量絶縁膜が、ゲート電極と半導体膜との間のゲート絶縁膜と同一層に形成され、且つ、ゲート絶縁膜よりも単位面積当たりの蓄電容量が大きいので、補助容量の占有面積を維持する場合には、補助容量の蓄電容量を増やすことができ、液晶表示素子の保持動作を向上させることができ、また、補助容量の蓄電容量の大きさを維持する場合には、補助容量の面積を縮小することができ、画素の開口率を高くすることができる。

本発明の液晶表示素子は、上記容量絶縁膜が、上記ゲート絶縁膜と同一材料で形成され、且つ、該ゲート絶縁膜よりも膜厚が薄いことを特徴とする液晶表示素子。

上記の構成によれば、容量絶縁膜が、ゲート絶縁膜と同一材料で形成され、且つ、ゲート絶縁膜よりも膜厚が薄いので、容量絶縁膜の単位面積当たりの蓄電容量をゲート絶縁膜よりも大きくすることができる。これにより、補助容量の占有面積を維持する場合には、補助容量の蓄電容量を増やすことができ、液晶表示素子の保持動作を向上させることができ、また、補助容量の蓄電容量の大きさを維持する場合には、補助容量の面積を縮小することができ、画素の開口率を高くすることができる。

本発明の液晶表示素子は、上記容量絶縁膜が、上記ゲート絶縁膜よりも誘電率の高い材料で形成されていてもよい。

上記の構成によれば、容量絶縁膜が、ゲート絶縁膜よりも誘電率の高い材料で形成されているので、容量絶縁膜の単位面積当たりの蓄電容量をゲート絶縁膜よりも大きくすることができる。これにより、補助容量の占有面積を維持する場合には、補助容量の蓄電容量を増やすことができ、液晶表示素子の保持動作を向上させることができ、また、補助容量の蓄電容量の大きさを維持する場合には、補助容量の面積を縮小することができ、画素の開口率を高くすることができる。

本発明の液晶表示素子は、上記容量絶縁膜の膜表面が平坦に形成されていてもよい。

上記の構成によれば、容量絶縁膜の膜表面が平坦に形成されているので、その上層にある容量線とその下層にある半導体膜のドレイン電極領域との間において、リーク電流の発生が抑止される。さらに、リーク電流を防ぐために容量絶縁膜の膜厚を厚くする必要がなくなり、容量絶縁膜を薄い膜厚に設定することができ、補助容量の蓄電容量を増やすことができる。

以上のような液晶表示素子は、大光量下で使用され、各画素当たりの面積が小さい液晶プロジェクタにおいて、特にその効果が有効に発揮される。

本発明によれば、ＴＦＴの半導体膜のドレイン電極領域とそれに容量絶縁膜を介して位置付けられた容量線との間で補助容量が構成されているので、半導体膜のドレイン電極領域が補助容量の容量電極となる。これにより、ＴＦＴが、補助容量の容量電極に起因する電界の影響を受けにくくなり、補助容量周りの電界の変動に起因するＴＦＴの特性のばらつきが抑止されることになる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。但し、本発明は以下の実施形態に限定されるものではなく、他の構成であってもよい。

図１は、本発明の実施形態に係る液晶表示素子１００の断面構造を示す。図２は、液晶表示素子１００の画素領域を拡大して示す。なお、図１は、図２中のＡ−Ａ’断面における断面模式図である。

この液晶表示素子１００は、アクティブマトリクス基板５０と、それに対向するように設けられた対向基板６０と、それらの両基板５０，６０の間に挟持されるように設けられた液晶層７０と、を備えている。

アクティブマトリクス基板５０は、相互に並行に延びるように設けられた複数の走査線７と、それらの走査線７に直交する方向に相互に並行に延びるように設けられた複数の信号線１４と、走査線７及び信号線１４の各々の交差部分に設けられたＴＦＴ１８と、各ＴＦＴ１８に対応して一対の走査線７及び信号線１４で囲われる表示領域に設けられた画素電極１７と、を有する。

また、アクティブマトリクス基板５０は、絶縁基板１上に、下部絶縁膜３、ゲート絶縁膜５、第１層間絶縁膜８、第２層間絶縁膜１２及び第３層間絶縁膜１５が順に積層された多層積層構造になっている。

ゲート絶縁膜５と第１層間絶縁膜８との層間には、走査線７に接続されたゲート電極７ａが設けられている。

下部絶縁膜３とゲート絶縁膜５との層間には、半導体膜４が設けられている。この半導体膜４は、ゲート電極７ａの対応部分に、チャネル領域４ａが形成され、そのチャネル領域４ａの両側に、ＬＤＤ（Lightly Doped Drain）領域４ｂが形成され、そのＬＤＤ領域４ｂの外側の領域に、ソース電極領域４ｃ及びドレイン電極領域４ｄが形成されている。さらに、ドレイン電極領域４ｄは、部分的に容量電極４ｅとなっている。

第１層間絶縁膜８と第２層間絶縁膜１２との層間には、ＴＦＴ１８を覆うように、容量絶縁膜形成膜１０とその上層の容量線１１との積層膜が設けられている。これにより、ＴＦＴ１８の上層側（液晶層７０側）から入射する光が遮断される。また、容量絶縁膜形成膜１０と容量線１１との積層膜の容量電極４ｅの対応部分については、第１層間絶縁膜８及びゲート絶縁膜５が取り除かれて、容量絶縁膜形成膜１０が容量電極４ｅを直接覆うように設けられ容量絶縁膜１０ａを形成している。これにより、容量電極４ｅと容量線１１とは容量絶縁膜１０ａを介して補助容量２２を構成することになる。

第２層間絶縁膜１２と第３層間絶縁膜１５との層間には、ソース電極領域４ｃに第２コンタクトホール１３ａを介して接続された信号線１４が設けられていると共に、ドレイン電極領域４ｄに第３コンタクトホール１３ｂを介して接続された引出電極１４ａが信号線１４から離間して設けられている。

さらに、第３層間絶縁膜１５上には、引出電極１４ａに接続された画素電極１７が設けられ、その画素電極１７上には、配向膜１９が設けられている。

以上のようにゲート電極７ａ、ソース電極領域４ｃ、ゲート電極領域４ｄによって、各画素電極１７のスイッチング素子としてのトップゲート構造のＴＦＴ１８が構成されている。

絶縁基板１と下部絶縁膜３との間の層には、ＴＦＴ１８に重なるように走査線７が設けられている。これにより、ＴＦＴ１８の下層側（絶縁基板１側）から入射する光が遮断される。なお、走査線７とゲート電極７ａとは、第１コンタクトホール６を介して接続されている。

対向基板６０は、絶縁基板１’上に、カラーフィルタ層（不図示）、ブラックマトリクス（不図示）、オーバコート層（不図示）、共通電極２０及び配向膜１９’が順に積層された多層積層構造になっている。

液晶層７０は、電気光学特性を有するネマチック液晶材料から構成されている。

この液晶表示素子１００は、各画素電極１７ごとに１つの画素が構成されており、各画素において、走査線７からゲート信号が送られてＴＦＴ１８をオン状態になったときに、信号線１４からソース信号が送られてソース電極領域４ｃ、ドレイン電極領域４ｄ及び中継層９を介して、画素電極１７に所定の電荷を書き込まれ、画素電極１７と共通電極との間で電位差が生じることになり、液晶層７０からなる液晶容量及び補助容量２２に所定の電圧が印加されるように構成されている。そして、その印加電圧によって液晶層７０の液晶分子の配向状態を変えることにより、外部から入射する光の透過率を調整して画像が表示される。

次に、本発明の実施形態に係る液晶表示素子１００の製造方法について説明する。

＜アクティブマトリクス基板作製工程＞
図５は、図２中のＡ−Ａ’断面におけるアクティブマトリクス基板５０の製造工程の前半を示し、図６は、その製造工程の後半を示す断面模式図である。なお、図５（ｄ）については、図５（ｃ）と同じ工程における図２中のＢ−Ｂ’断面を示す。

まず、石英ガラス基板等の絶縁基板１上に、ＣＶＤ（Chemical Vapor Deposition）法により、リン（Ｐ）がドープされたポリシリコン膜（厚さ１００ｎｍ程度）及びタングステンシリサイド膜（厚さ１００ｎｍ程度）を順に成膜した後、フォトリソグラフィ技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターン形成して走査線７を形成する。

なお、走査線７は、クロム、タングステン、モリブデン、タンタル及びチタン等の金属単体、それらの金属の合金又はシリサイド、それらの金属のシリサイドとその下層に形成されたポリシリコン膜との積層膜（すなわち、ポリサイド）で構成されていてもよい。

次いで、走査線７上の基板全体に、ＣＶＤ法により、シリコン酸化膜（厚さ４００ｎｍ程度）を成膜し、図５（ａ）に示すように下部絶縁膜３を形成する。

次いで、下部絶縁膜３上に、原料ガスとしてジシラン（Ｓｉ₂Ｈ₆）を用いて減圧ＣＶＤ法又はプラズマＣＶＤ法により、アモルファスシリコン膜（厚さ４５ｎｍ程度）を成膜した後、窒素雰囲気中で６００℃２４時間程度の加熱処理を行い、ポリシリコン膜に変成する。その後、ＰＥＰ技術によりパターン形成して半導体膜４を形成する。

なお、半導体膜４を、減圧ＣＶＤでポリシリコン膜を蒸着させて形成してもよい。この場合、必要に応じてシリコン原子をイオン注入してポリシリコン膜を非晶質化させた後、６００℃程度での加熱処理によって多結晶化させてもよい。さらには、アモルファスシリコン膜、又は、ポリシリコン膜に、レーザアニール処理を行って結晶性を向上させてもよい。

次いで、半導体膜４上の基板全体に、減圧ＣＶＤ法によりＨＴＯ膜（High Temperature Oxide）と呼ばれるシリコン酸化膜（厚さ８０ｎｍ程度）を成膜し、図５（ｂ）に示すようにゲート絶縁膜５を形成する。

次いで、下部絶縁膜３とゲート絶縁膜５との積層膜の第１コンタクトホール６を形成する部分をエッチング除去する。

次いで、ゲート絶縁膜５上に、ＣＶＤ法により、リンがドープされたポリシリコン膜（厚さ１５０ｎｍ程度）及びタングステンシリサイド膜（厚さ１５０ｎｍ程度）を順に成膜した後、図５（ｃ）に示すように、ＰＥＰ技術によりパターン形成してゲート電極７ａを形成する。これにより、図５（ｄ）に示すように、ゲート電極７ａが第１コンタクトホール６を介して走査線７に接続される。

次いで、ゲート電極７ａをマスクとして半導体膜４にリンを１×１０¹³ｃｍ^-2程度注入する。

次いで、ゲート電極７ａを覆うようにレジストを塗布し、そのレジストをマスクとしてリンを３×１０¹⁵ｃｍ^-2程度注入する。これらのリンの注入により、半導体膜４のゲート電極７の下層側に対応する部分にはチャネル領域４ａが、その外側のレジストに被覆されている部分には相対的に少量のリンを注入したＬＤＤ領域４ｂが、そのＬＤＤ領域４ｂの両側には、相対的に多量のリンを注入したソース電極領域４ｃ及びドレイン電極領域４ｄが、それぞれ形成される。

次いで、ゲート電極７ａ上の基板全体に、ＣＶＤ法により、シリコン酸化膜（厚さ２００ｎｍ程度）を成膜し、図６（ａ）に示すように第１層間絶縁膜８を形成する。

次いで、図６（ｂ）に示すように、ゲート絶縁膜５と第１層間絶縁膜８との積層膜の容量電極４ｅに対応する部分をエッチング除去する。

次いで、図６（ｃ）に示すように、第１層間絶縁膜８上の基板全体に、ＨＴＯ膜（厚さ３０ｎｍ程度）１０’を成膜する。なお、ＨＴＯ膜の代わりに、原料ガスとしてＴＥＯＳ（Tetraethoxysilane）を用いてプラズマＣＶＤ法によって形成されるシリコン酸化膜を成膜してもよい。

次いで、ＨＴＯ膜１０’上の基板全体に、ＣＶＤ法により、リンがドープされたポリシリコン膜（厚さ１００ｎｍ程度）及びタングステンシリサイド膜（厚さ１００ｎｍ程度）を順に成膜した後、図６（ｄ）に示すように、ＰＥＰ技術によりパターン形成して容量線１１及び容量絶縁膜形成膜１０を形成する。

なお、容量線１１は、クロム、タングステン、モリブデン、タンタル及びチタン等の金属単体、それらの金属の合金又はシリサイド、それらの金属のシリサイドとその下層に形成されたポリシリコン膜との積層膜（ポリサイド）、低温ＣＶＤ法によるアルミニウム金属膜、アルミニウム／ケイ素合金、アルミニウム／チタン合金で構成されていてもよい。

さらに、容量絶縁膜形成膜１０とゲート絶縁膜５とは互いに独立して形成することになるので、同一層に同一材料で形成して、容量絶縁膜形成膜１０の膜厚（３０ｎｍ程度）をゲート絶縁膜５の膜厚（８０ｎｍ程度）より薄くすることにより、容量絶縁膜１０ａの単位面積当たりの蓄電容量をゲート絶縁膜５よりも大きくすることができる。また、容量絶縁膜形成膜１０を誘電率の高い材料で形成することにより、容量絶縁膜１０ａの単位面積当たりの蓄電容量をゲート絶縁膜５よりも大きくすることもできる。

具体的には、容量絶縁膜形成膜１０としてＨＴＯ膜（シリコン酸化膜）の代わりに、比誘電率の高い薄膜、例えば、窒化シリコン膜、酸化窒化シリコン膜、タンタル酸化膜、チタン酸バリウム・ストロンチウム膜（ＢＳＴ、Barium Strontium Titanate）、ハフニウム酸化膜、ランタン酸化膜、プラセオジム酸化膜、アルミニウム酸化膜、ジルコニウム酸化膜等の高誘電率膜の単層、それらの高誘電率膜と薄いシリコン酸化膜との積層膜、又は、それらの高誘電率膜からなる積層膜を用いることにより、容量絶縁膜１０ａの単位面積当たりの蓄電容量を向上させることができる。

次いで、容量線１１上の基板全体に、原料ガスとしてＴＥＯＳを用いてプラズマＣＶＤ法により、シリコン酸化膜（厚さ５００ｎｍ程度）を成膜して、第２層間絶縁膜１２を形成する。

次いで、ゲート絶縁膜５と第１層間絶縁膜８と第２層間絶縁膜１２との積層膜のソース電極領域４ｃ及びドレイン電極領域４ｄに対応する部分をエッチング除去する。

次いで、第２層間絶縁膜１２上の基板全体に、ＣＶＤ法により、チタン／タングステン膜（厚さ１５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン／タングステン膜（厚さ１００ｎｍ程度）を順に成膜した後、図６（ｅ）に示すように、ＰＥＰ技術によりパターン形成して信号線１４及び引出電極１４ａを形成する。これにより、信号線１４が第２コンタクトホール１３ａを介してソース電極領域４ｃに接続されると共に、引出電極１４ａが第３コンタクトホール１３ｂを介してドレイン電極領域４ｄに接続される。

次いで、信号線１４及び引出電極１４ａ上の基板全体に、原料ガスとしてＴＥＯＳを用いてプラズマＣＶＤ法により、シリコン酸化膜（厚さ８００ｎｍ程度）を成膜して、第３層間絶縁膜１５を形成する。

次いで、第３層間絶縁膜１５の引出電極１４ａに対応する部分をエッチング除去する。

次いで、第３層間絶縁膜１５上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜を厚さ１００ｎｍ程度で成膜した後、図３に示すように、ＰＥＰ技術によりパターン形成して画素電極１７を形成する。これにより、画素電極１７が第４コンタクトホール１３ｃを介して引出電極１４ａに接続される。

次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１９を形成する。

以上のようにして、本発明を構成するアクティブマトリクス基板５０を作製することができる。

＜対向基板作製工程＞
絶縁基板１’上に、クロム薄膜を厚さ１００ｎｍ程度で成膜した後、ＰＥＰ技術によりパターン形成してブラックマトリクスを形成する。

次いで、ブラックマトリクス間のそれぞれに、２μｍ程度の厚さで、赤、緑及び青の何れかの着色層をパターン形成してカラーフィルタ層を形成する。

次いで、カラーフィルタ層上の基板全体に、１μｍ程度の厚さでアクリル樹脂を塗布してオーバコート層を形成する。

次いで、オーバコート層上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜を厚さ１００ｎｍ程度で成膜して共通電極２０を形成する。

次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１９を形成する。

以上のようにして、本発明を構成する対向基板６０を作製することができる。

＜液晶表示素子製造工程＞
アクティブマトリクス基板５０上に印刷法により、熱硬化性樹脂からなるシール部を形成し、対向基板６０を貼り合わせた後、両基板間に減圧法により液晶材料を注入して封止して、液晶層７０を形成する。

以上のようにして、本発明の液晶表示素子１００を製造することができる。

従来のように、補助容量２２がＴＦＴ１８に覆設している場合、補助容量２２の容量電極周りの電界がＴＦＴ１８に与える影響を小さくするために、図９に示すように、ＴＦＴ１８を構成する半導体膜４と中継層９（容量電極）との間の第１層間絶縁膜８及びゲート絶縁膜５の膜厚ｔを厚くする手段も考えられるが、膜厚ｔを厚くすることにより、遮光膜として機能する補助容量２２と半導体層４との間隔が広くなり、斜めから入射する光が半導体膜４に達する可能性が高くなり、光によるリーク電流が発生してしまうという問題がある。

さらに、補助容量２２の容量電極（中継層９）とＴＦＴ１８のゲート電極７ａとの間に大きな寄生容量Ｃｇｄが形成されている。

ΔＶｇ＝（Ｖｇｈ−Ｖｇｌ）×（Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓ））
ΔＶｇ：突き抜け電圧
Ｖｇｈ：ゲート電圧のオンレベル
Ｖｇｌ：ゲート電圧のオフレベル
Ｃｇｄ：寄生容量（ゲート電極／ドレイン電極）
Ｃｌｃ：液晶容量
Ｃｓ ：補助容量

上記の式より、Ｃｇｄが増加すると、ΔＶｇが大きくなってしまう。ΔＶｇが大きくなると、液晶の交流電圧駆動において、液晶にかかる電圧が非対称となり焼き付けやフリッカーが生じ、表示品位が低下してしまう。そこで、Ｃｇｄを小さくするために、ゲート電極７ａと中継層９との間の第１層間絶縁膜８の膜厚を厚くすると、上述の電界の影響を小さくするために膜厚ｔを厚くする場合と同様に、斜めから入射する光が半導体膜４に達してしまう可能性が高くなるという問題がある。

本発明の液晶表示素子１００によれば、ＴＦＴ１８を構成する半導体膜４のドレイン電極領域４ｄとそれに容量絶縁膜１０ａを介して位置付けられた容量線１１との間で補助容量２２が構成されているので、半導体膜４のドレイン電極領域４ｄが部分的に補助容量２２の容量電極４ｅとなる。そのため、従来のように補助容量２２がＴＦＴ１８に覆設されている場合よりも、ＴＦＴ１８が、補助容量２２の容量電極４ｅに起因する電界の影響を受けにくくなる。これにより、補助容量２２周りの電界の変動に起因するＴＦＴ１８の特性のばらつきが抑止されることになる。

さらに、寄生容量Ｃｇｄが、従来のようにＴＦＴ１８の上層側ではなく、ゲート電極７ａに接続された走査線７とドレイン電極領域４ｄとの間、つまり、ＴＦＴ１８の下層側に形成され、また、液晶プロジェクタにおいて、ＴＦＴ１８に入射する光は、通常、その下層側から入射するよりも上層側から入射する場合が圧倒的に多いため、走査線７とドレイン電極領域４ｄとの間の下部絶縁膜３の膜厚を厚くすることにより、ＴＦＴ１８の下層側から入射する光に対する遮光性を維持しながら、寄生容量Ｃｇｄを小さくすることができる。これにより、焼き付けやフリッカーが低減され、表示品位を向上することができる。

また、容量線１１がＴＦＴ１８を覆うように設けられているので、ＴＦＴ１８に上層側及び斜めから入射する光を遮断することができると共に、走査線２がＴＦＴ１８に重なるように設けられているので、ＴＦＴ１８に下層側から入射する光を遮断することができる。これらにより、光によるリーク電流の発生が抑止されることになる。

さらに、容量線１１と半導体膜４のドレイン電極領域４ｄとの間の容量絶縁膜１０ａは、ゲート電極７ａと半導体膜４との間のゲート絶縁膜５と同一層に形成され、且つ、ゲート絶縁膜５よりもその膜厚が薄いので、容量絶縁膜１０ａの単位面積当たりの蓄電容量をゲート絶縁膜５よりも大きくすることができる。これにより、補助容量２２の占有面積を維持する場合には、補助容量２２の蓄電容量を増やすことができ、液晶表示素子の保持動作を向上させることができ、また、補助容量２２の蓄電容量の大きさを維持する場合には、補助容量２２の面積を縮小することができ、画素の開口率を高くすることができる。

また、容量絶縁膜１０ａを、ゲート絶縁膜５よりも誘電率の高い材料で形成することにより、容量絶縁膜１０ａの単位面積当たりの蓄電容量をゲート絶縁膜５よりも大きくすることもできる。

また、従来のアクティブマトリクス基板３０では、図８に示すように容量絶縁膜１０が複数の段差部分を有しているので、その段差部分で電界集中が起こりリーク電流が発生してしまうのに対して、本発明のアクティブマトリクス基板５０では、容量絶縁膜１０ａの膜表面が平坦に形成されているので、その上層にある容量線１１とその下層にある半導体膜４のドレイン電極領域４ｄとの間において、リーク電流の発生が抑止される。さらに、リーク電流を防ぐために容量絶縁膜１０ａを厚くする必要がなくなり、容量絶縁膜１０ａを薄く形成することにより、補助容量２２の蓄電容量を増やすこともできる。

図３は、本発明の液晶プロジェクタ２００の概略構成図である。

この液晶プロジェクタ２００は、リフレクター２５と、光源２６と、集光レンズ２７、本発明の液晶表示素子１００と、投写レンズ２８と、スクリーン２９と、を備えている。

リフレクター２５は、その表面に反射膜が設けられ、光源２６から出た光を効率よく集めて集光レンズ２７に入れるものである。

この液晶プロジェクタ２００は、画像を表示する際には、光源２６から出た光を集光レンズ２７を介して液晶表示素子１００に入れて、上述のように液晶表示素子１００によって画像を作り出して、その画像を投写レンズ２８を介してスクリーン２９に投影することにより、その拡大された画像がスクリーン２９上に表示するように構成されている。

なお、本実施形態では、液晶プロジェクタ２００として単板式の液晶プロジェクタを例示しているが、カラーフィルタ層を除いて液晶表示素子１００を構成すれば、３板式の液晶プロジェクタにも適用することができる。

この液晶プロジェクタ２００は、本発明の液晶表示素子１００により構成されているので、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有することになる。

以上説明したように、本発明の液晶表示素子は、補助容量周りの電界の変動に起因するＴＦＴの特性のばらつきが抑止されると共に、光によるリーク電流の発生が抑止され、画素の開口率も高めることができるので、大光量下で使用され、各画素当たりの面積が小さい表示素子を有する液晶プロジェクタ等について有用である。

本発明の実施形態に係る液晶表示素子１００の断面模式図である。 本発明の実施形態に係る液晶表示素子１００の画素領域の拡大図である。 本発明の実施形態に係る液晶表示素子１００を構成するアクティブマトリクス基板５０の断面模式図である。 本発明の実施形態に係る液晶プロジェクタ２００の概略構成図である。 図２中の断面Ａ−Ａ’におけるアクティブマトリクス基板５０の製造工程の前半を示す模式図である。 図２中の断面Ａ−Ａ’におけるアクティブマトリクス基板５０の製造工程の後半を示す模式図である。 従来の液晶表示素子の等価回路図である。 従来の液晶表示素子のアクティブマトリクス基板３０の断面模式図である。 従来の液晶表示素子のアクティブマトリクス基板３０の問題点を示す模式図である。

符号の説明

１，１’ 絶縁基板
２ａ 下部遮光膜
３ 下部絶縁膜
４ 半導体膜
４ａ チャネル領域
４ｂ ＬＤＤ領域
４ｃ ソース領域
４ｄ ドレイン領域
４ｅ 容量電極
５ ゲート絶縁膜
６ 第１コンタクト
７ 走査線
７ａ ゲート電極
８ 第１層間絶縁膜
９ 中継層
９ａ 補助容量電極
１０ 容量絶縁膜形成膜
１０ａ 容量絶縁膜
１１ 容量線
１２ 第２層間絶縁膜
１３ａ 第２コンタクト
１３ｂ 第３コンタクト
１３ｃ 第４コンタクト
１４ 信号線
１４ａ 引出電極
１５ 第３層間絶縁膜
１７ 画素電極
１８ ＴＦＴ
１９，１９’ 配向膜
２０ 共通電極
２１ コンタクトホール
２２ 補助容量
２５ リフレクター
２６ 光源
２７ 集光レンズ
２８ 投写レンズ
２９ スクリーン
３０，５０ アクティブマトリクス基板
６０ 対向基板
７０ 液晶層
１００ 液晶表示素子
２００ 液晶プロジェクタ

Claims (8)

1. 相互に並行に延びるように設けられた遮光性材料からなる複数の容量線と、該複数の容量線のそれぞれに沿って配設された複数の画素電極と、該複数の画素電極のそれぞれに対応して設けられた薄膜トランジスタと、を備え、
   上記薄膜トランジスタは、ソース電極領域とチャネル領域とドレイン電極領域とを含有する半導体膜を有し、該半導体膜のドレイン電極領域とそれに容量絶縁膜を介して位置付けられた上記容量線との間で補助容量を構成していることを特徴とする液晶表示素子。
2. 請求項１に記載された液晶表示素子において、
   上記容量線は、上記薄膜トランジスタを覆うように設けられていることを特徴とする液晶表示素子。
3. 請求項１に記載された液晶表示素子において、
   上記薄膜トランジスタの容量線側とは反対側に、該薄膜トランジスタに重なるように設けられた走査線をさらに備えたことを特徴とする液晶表示素子。
4. 請求項１に記載された液晶表示素子において、
   上記薄膜トランジスタは、上記半導体膜上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極と、をさらに有し、
   上記容量絶縁膜は、上記ゲート絶縁膜と同一層に形成され、且つ、該ゲート絶縁膜よりも単位面積当たりの蓄電容量が大きいことを特徴とする液晶表示素子。
5. 請求項４に記載された液晶表示素子において、
   上記容量絶縁膜は、上記ゲート絶縁膜と同一材料で形成され、且つ、該ゲート絶縁膜よりも膜厚が薄いことを特徴とする液晶表示素子。
6. 請求項４に記載された液晶表示素子において、
   上記容量絶縁膜は、上記ゲート絶縁膜よりも誘電率の高い材料で形成されていることを特徴とする液晶表示素子。
7. 請求項１に記載された液晶表示素子において、
   上記容量絶縁膜は、膜表面が平坦に形成されていることを特徴とする液晶表示素子。
8. 請求項１乃至７のいずれかに記載された液晶表示素子を備えた液晶プロジェクタ。

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