JPH05297413A

JPH05297413A - 液晶表示装置

Info

Publication number: JPH05297413A
Application number: JP35164892A
Authority: JP
Inventors: Masumitsu Ino; 益充猪野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-12-19
Filing date: 1992-12-08
Publication date: 1993-11-12
Anticipated expiration: 2017-05-27
Also published as: JP3287038B2

Abstract

(57)【要約】【目的】トレンチ内壁に沿って形成された多結晶半導
体層の固相成長処理を均一且つ有効に行なう事を目的と
する。【構成】アクティブマトリクスタイプの液晶表示装置
は、一対の絶縁基板とその間に挟持された液晶層とから
構成されいてる。一方の絶縁基板１の上にはマトリクス
状に配列された画素電極２と、この画素電極２に接続さ
れた薄膜トランジスタ３と、画素電極２の電荷を保持す
る為の補助容量４とが形成されている。薄膜トランジス
タ３は、絶縁基板１に形成された側面がテーパを有する
溝部５の内壁に沿って形成された多結晶半導体層６と、
この多結晶半導体層上に形成されたゲート絶縁膜７と、
このゲート絶縁膜上に形成されたゲート電極８とからな
る。多結晶半導体層６はテーパ面に沿って形成されてい
るのでＳｉ^＋イオンの全面的なイオン注入が可能となり
均一な固相成長処理が実現できる。一方、別の溝部１２
に形成された補助容量４の第１電極１３を構成する多結
晶半導体は、その膜厚よりも大きな粒径サイズを有する
結晶を含んでおり周波数追従性が改善できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクスタ
イプの液晶表示装置に関し、より詳しくは画素電極、薄
膜トランジスタ、補助容量等が形成された駆動基板の構
造に関する。

【０００２】

【従来の技術】図１０に一般的なアクティブマトリクス
タイプ液晶表示装置の等価回路を示す。互いに直交配列
されたｍ本のゲート線（Ｇ１，Ｇ２，…Ｇｍ）とｎ本の
ソース線（Ｓ１，Ｓ２…Ｓｎ）の交点にＭＯＳ−ＦＥＴ
型の薄膜トランジスタ１０１、補助容量としての電荷蓄
積用コンデンサ１０２、及び画素を構成する液晶セル１
０３が形成されている。かかる構造を有するアクティブ
マトリクスタイプ液晶表示装置は以下の様に駆動する。
即ち、ゲート線Ｇ１，Ｇ２，…Ｇｍには、パルス幅が一
水平走査期間に設定されている走査信号が順次印加され
る。１本のゲート線が選択されている期間内に、サンプ
リングされた表示信号がソース線Ｓ１，Ｓ２，…Ｓｎに
順次ホールドされ、その直後夫々の画素に表示信号が書
き込まれる。画素に書き込まれた表示信号は液晶セル１
０３及びコンデンサ１０２によって１フィールド期間保
持され、次のフィールドで反対極性の信号に書き換えら
れる。これにより液晶が交流駆動される。

【０００３】個々の液晶セル１０３が有する画素容量は
大きい程、画素電位の保持を確実に行なう事ができるの
でコントラストむらが生ぜず一定の表示品質を確保でき
る。従って、画素電極面積が大きい場合（例えば２００
μｍ角以上）には特に補助容量を設ける必要はない。し
かしながら、小型の表示装置において画素を高精細化あ
るいは微細化した場合には、画素電極面積が顕著に小さ
くなるので（例えば１００μｍ角以下）画素容量を補う
為の補助容量が必要不可欠となる。

【０００４】一般に、表示信号の安定したサンプリング
ホールドを行なう為には、補助容量は画素容量の５倍程
度の大きさである事が要求される。この補助容量は一般
にＭＯＳ構造を有し基板平面上に形成される。必要な容
量を確保する為には電極面積を大きくする必要があり、
画素を微細化した場合容量電極の占める割合が高くなる
為、開口率（表示面に占める画素面積の割合）が低下す
る。特に、画素面積が５０μｍ角以下の場合には、補助
容量の為に開口率が極端に悪くなるという欠点がある。

【０００５】この対応策として、例えば特開昭６４−８
１２６２号公報には所謂トレンチ型の補助容量を用いた
改良例が示されている。図１１を参照してこの例を先ず
簡潔に説明する。石英基板１０４の表面には溝あるいは
トレンチ１０５が形成されている。トレンチ１０５の内
壁には順に一方の電極膜１０６、誘電体膜１０７、他方
の電極膜１０８が積層されており所謂トレンチ容量素子
１０９を構成する。図から明らかな様に、トレンチ１０
５の平面的な開口面積に比べて、一対の電極膜１０６，
１０８の有効面積が大きくなっており、素子寸法を大き
くする事なく容量値のみを増加できる。従って、かかる
トレンチ型容量素子１０９を用いた場合には、表示面に
占める割合を小さく抑える事ができるので、画素を微細
化した場合にも所定の開口率を達成できる。一方、薄膜
トランジスタ１１０はプレーナ型であり、半導体領域を
構成するシリコン多結晶薄膜１１１の上に形成されてい
る。半導体領域の上には二層のゲート絶縁膜１１２，１
１３を介してゲート電極１１４が形成されているととも
に、層間絶縁膜１１５を介して画素電極１１６が薄膜ト
ランジスタ１１０のドレイン領域に電気接続している。
又、薄膜トランジスタ１１０のソース領域には個々のソ
ースラインに接続する電極１１７が設けられている。こ
れらの積層構造の最上部にはパッシベーション膜１１８
が被覆されている。

【０００６】

【発明が解決しようとする課題】図１１に示す従来例に
おいては、補助容量をトレンチ型とする事により平面寸
法の縮小化を図っているが、薄膜トランジスタの方はプ
レーナ型である。このトランジスタの素子平面積を縮小
化できれば、さらに画素の開口率が向上できる。この点
に鑑み、出願人は先に補助容量に加えて薄膜トランジス
タをトレンチ型にする構造を提案しており、図１２にそ
の模式的な断面形状を示す。なお、図１２の構造は従来
技術に属するものではなく、本発明の理解に供する為参
考に示したものである。図示する様に、薄膜トランジス
タ１２０はトレンチ１２１を利用して形成されている。
トレンチ１２１の内壁面には順に半導体領域を構成する
第１ポリシリコン層１２２、ゲート絶縁膜１２３、ゲー
ト電極を構成する第２ポリシリコン層１２４が重ねられ
ており、丁度トレンチ１２１を充填した形になってい
る。薄膜トランジスタ１２０のソース領域には第１層間
絶縁膜１２５を介して引き出し電極１２６が接続されて
いる。この引き出し電極１２６はソースラインに接続さ
れている。一方、トランジスタ１２０のドレイン領域に
は第１層間絶縁膜１２５を介して画素電極１２７が電気
接続している。トランジスタ１２０の表面には第２層間
絶縁膜１２８が被覆されている。

【０００７】補助容量１３０も同様にトレンチ構造を有
しており、トレンチ１３１の内側面には順に第１ポリシ
リコン層１２２、誘電体膜あるいは絶縁体膜１２３、第
２ポリシリコン層１２４が堆積している。その上には、
さらに第１層間絶縁膜１２５及び第２層間絶縁膜１２８
が重ねられている。

【０００８】この様に、薄膜トランジスタ１２０をトレ
ンチ構造にする事によって、平面的に見たトランジスタ
の寸法、特にゲート長を小さくする事ができる。これに
より、薄膜トランジスタの微細化が促進できるので、画
素スイッチング用のトランジスタに限らず周辺回路に用
いられるトランジスタも小型化できシフトレジスタ部等
の高集積化が可能になる。一方、トレンチの内壁に沿っ
た有効三次元ゲート長は通常の寸法に設定できる為通常
の電源電圧レベルを使用できる。又、見掛上の二次元ゲ
ート長が縮小されても実際の三次元ゲート長を通常の寸
法に設定できるので所謂ショートチャネル効果等に関す
る対策を講じなくても良い。加えて、トレンチ型素子の
表面は平坦性に優れているので、液晶分子配向制御の為
のラビング処理も均一に行なう事ができる。この為、ト
レンチ素子の形成された領域を特にブラックマスク等で
遮蔽する必要がないのでそのまま開口部として利用でき
る。

【０００９】図１３に薄膜トランジスタが形成されるト
レンチ１２１の形状を拡大して示す。一般に、トレンチ
１２１は垂直な側壁部を要する。表面部、側壁部及び底
面部を連続して被覆する様に第１ポリシリコン層１２２
が堆積されている。この第１ポリシリコン層１２２はト
ランジスタの半導体領域として用いる為、ポリシリコン
結晶粒径の増大の為の固相成長処理が必要となる。この
固相成長処理を行なわないとトランジスタに要求される
所望の電流駆動特性が得られず、例えばＩｏｎ／Ｉｏｆ
ｆ特性やＶｔｈ特性にばらつきが生じる。固相成長を行
なう為には、加熱処理に先立って第１ポリシリコン層１
２２の表面にＳｉ^＋イオンを注入する必要がある。しか
しながら、この注入は異方性を有するイオンインプラン
テーションで行なわれるので、垂直な側壁部に付着した
ポリシリコン膜は影の部分１４１となり均一な固相成長
を行なう事ができないという問題点がある。加えて、垂
直な段差部１４２では所謂ステップカバレッジが悪くな
るので、第１ポリシリコン層の段切れが多発するという
問題点がある。

【００１０】以上、トレンチ構造を有する薄膜トランジ
スタに関し解決すべき課題を説明したが、トレンチ構造
を有する補助容量についても解決すべき課題が残されて
いる。絶縁基板上に形成された画素スイッチング用薄膜
トランジスタの動作特性は、これに対応する画素容量及
び補助容量と密接な関係にある。特に、補助容量の周波
数依存性は画素に対する表示信号の書き込み特性とその
後の信号電位保持能力に対して大きな影響を与える。こ
の点につき図１４を参照して簡潔に説明する。図１４の
グラフは画素電位波形を示しており、縦軸は画素電位Ｖ
を表わし横軸は時間を表わしている。正常な画素電位波
形では、表示信号の書き込みとともに電位が直ちに上昇
し、その後次の選択時間まで保持される。一方、従来の
トレンチ容量を用いた場合の画素電位波形は書き込み不
足が生じており、所望の画素電位に到達できない。この
原因は主としてトレンチ容量の周波数追従性低下によ
る。補助容量を絶縁基板の平面上に形成する場合には、
下部電極を構成する多結晶シリコンは容易に再結晶化で
き、且つその結晶粒径サイズも大きくする事が容易であ
る。又、多結晶シリコンの膜厚もステップカバーを考慮
する事なく薄層化する事が可能である。しかしながら、
トレンチ構造とした場合、トレンチ壁面での結晶状態や
ステップカバーの影響を受けて、当該部分のキャリア移
動度が低下し抵抗値が上昇する。その為、従来のトレン
チ容量では、周波数に対する容量の追従性が悪化する。
従って、図１４に示す様に高速で画素書き込みを行なっ
た場合等画素電位の書き込み不足が生じるという課題が
ある。

【００１１】図１５はトレンチ容量値と下部電極を構成
する多結晶シリコンのキャリア移動度との関係を示すグ
ラフである。なおトレンチ容量値の測定は周波数１０kH
z で行ない、キャリア移動度は電子の電界効果移動度で
あり対応するトランジスタ特性から見積った値である。
このグラフから明らかな様に、多結晶シリコンの電子移
動度が２０cm²／Ｖ・sec 以下に低下すると膜抵抗値が
増大し周波数追従性が悪化する為、目標容量値に対して
十分なトレンチ容量値を確保する事ができない。

【００１２】キャリア移動度を高める為には、シリコン
のイオン注入によりトレンチ内の多結晶シリコンを一旦
非晶質化させた後固相成長で大粒径化を図る事も考えら
れる。結晶粒径サイズが大きくなるとその分キャリア移
動度が改善できる。しかしながら、トレンチ側壁部に堆
積した多結晶シリコン膜に対してイオン注入を行なう事
は斜め入射となる為困難且つ煩雑である。非晶質化を十
分に行なう為にはシリコンイオン注入のエネルギーを複
数回変えて注入を実施しなくてはならない。この為、イ
オン注入工程に長時間を要する。又、結晶化、特に粒径
サイズの再現性にもばらつきが発生しやすい。

【００１３】

【課題を解決するための手段】上述した問題点に鑑み、
本発明は多結晶シリコン薄膜の均一な固相成長処理を可
能とし電気的に好ましい特性を有するトレンチ構造の薄
膜トランジスタ及び補助容量を提供する事を目的とす
る。かかる目的を達成する為に講じられた手段のうち主
として薄膜トランジスタに関係する部分を図１に基いて
説明する。本発明にかかる液晶表示装置は一対の絶縁基
板とこれら絶縁基板間に挟持された液晶層とから構成さ
れている。一方の絶縁基板１の上にはマトリクス状に配
列された画素電極２と、この画素電極２に接続された薄
膜トランジスタ３と前記画素電極２の電荷を保持する為
の補助容量４とが形成されている。薄膜トランジスタ３
は、絶縁基板１に形成された側面がテーパを有する溝部
５の内壁に沿って形成された半導体層６と、この半導体
層上に形成されたゲート絶縁膜７と、このゲート絶縁膜
上に形成されたゲート電極８とから構成されている。図
から明らかな様に、半導体層６、ゲート絶縁膜７及びゲ
ート電極８を溝部５に対して略平坦になるまで埋め込ん
だ形状を有している。なお、この様にして形成された薄
膜トランジスタ３のソース領域にはソースラインもしく
は信号ラインに連続している引き出し電極９が第１層間
絶縁膜１０を介して接続されている。又、画素電極２は
ＩＴＯ等の透明導電薄膜をパタニングして得られ、薄膜
トランジスタ３のドレイン領域に電気接続されている。
引き出し電極９の上には更に第２層間絶縁膜１１が被覆
されている。

【００１４】溝部５あるいはトレンチ部の形状は、０＜
ｔａｎθ≦ａ／２ｂを満たす様に設定されている。ここ
で、ａは溝部５の溝幅を示しており、ｂは溝部５の深さ
を示しており、θはテーパ角を表わしている。素子設計
上、トレンチの溝幅ａ及び溝深さｂは予め所望の値に設
計されている。そして、上述の関係式を満たす様にトレ
ンチ側壁のテーパ角θを形成すると、傾斜面は溝部５の
底部まで到達できるとともに、垂直壁とはならない。仮
に、上述した関係式を満たさない場合には、傾斜側壁は
底部まで到達できず設計値よりも浅い溝部が形成される
為、所望のゲート長が得られず期待されるトランジスタ
の電気特性が得られない。

【００１５】一方、補助容量４は前記溝部５と同時に絶
縁基板１に形成された別の溝部１２の内壁に沿って形成
された第１電極１３と、前記薄膜トランジスタのゲート
絶縁膜７と同一材料で形成された誘電膜１４を介して設
けられた第２電極１５とで形成されている。好ましく
は、第１電極１３は薄膜トランジスタ３の半導体層６と
同一材料の第１ポリシリコン１６で形成されているとと
もに、第２電極１５は薄膜トランジスタ３のゲート電極
８と同一材料の第２ポリシリコン１７で形成されてい
る。図１に示す例においては薄膜トランジスタ３及び補
助容量４の両者がトレンチ構造を有している。しかしな
がら、本発明はこれに限られるものではなく、補助容量
４のみをテーパ形状を有するトレンチに形成しても良
い。逆に、薄膜トランジスタ３の方をテーパ形状を有す
る溝部５に形成しても良い。

【００１６】次に、前述した本発明の目的を達成する為
に講じられた手段のうち主として補助容量に関する部分
を図１６に基いて説明する。石英等からなる絶縁基板６
１の表面内にはトレンチ又は溝部６２が形成されてい
る。補助容量６３はこの溝部６２内に設けられトレンチ
構造を有している。補助容量６３は第１の電極層６４と
誘電膜６５と第２の電極層６６とから構成されている。
第１の電極層６４は溝部６２の内壁に沿って形成された
ポリシリコン等の多結晶半導体からなる。又、誘電膜６
５は同一基板上に形成される薄膜トランジスタ（図示せ
ず）に用いられるゲート絶縁膜と同一構造を有してお
り、ＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂の三層構造を有す
る。第２の電極層６６もポリシリコン等からなり溝部６
２内に埋め込まれている。なお、第２の電極層６６の上
には第１層間絶縁膜６７及び第２層間絶縁膜６８が重ね
て形成されている。本発明の特徴事項として第１の電極
層を構成する多結晶半導体の最小粒径サイズが、その膜
厚よりも大きく設定されている。好ましくは、前記多結
晶半導体は化学気相成長により成膜された非晶質半導体
を固相成長で大粒径化したものである。

【００１７】図１７は、図１６に示したトレンチ型の補
助容量６３に加えて同一基板上に平面型の画素スイッチ
ング用薄膜トランジスタ７１を形成した状態を示す模式
的な断面図である。薄膜トランジスタ７１は絶縁基板６
１の平面上に形成された活性領域となる多結晶半導体層
７２と、この多結晶半導体層７２上に形成されたゲート
絶縁膜７３と、このゲート絶縁膜７３上に形成されたゲ
ート電極７４とから構成されている。活性領域となる多
結晶半導体層７２は、前述した補助容量を構成する第１
の電極層６４と同一材料同一層厚で形成されている。又
ゲート絶縁膜７３は前述した誘電膜６５と同一材料で形
成されており三層構造を有する。さらにゲート電極７４
は補助容量を構成する第２の電極層６６と同一材料で形
成されている。好ましくは、薄膜トランジスタ７１の活
性領域となる多結晶半導体層７２は、イオン注入により
一旦非晶質化し、それを固相成長させたものである。な
お薄膜トランジスタ７１のドレイン領域には第１層間絶
縁膜６７、第２層間絶縁膜６８を介して開口されたコン
タクトホールを通じＩＴＯ等の透明導電膜からなる画素
電極７５が電気接続されている。薄膜トランジスタ７１
のソース領域には第１層間絶縁膜６７を介して開口した
コンタクトホールを通じて金属アルミニウム等からなる
配線パタン７６が電気接続している。さらに、第２層間
絶縁膜６８の上部にはＰ−ＳｉＮからなるパッシベーシ
ョン膜７７がパタニング形成されている。

【００１８】

【作用】次に、図２を参照して本発明の作用のうち主と
して図１に示したトレンチ型薄膜トランジスタに関係す
る部分を詳細に説明する。前述した様に、絶縁基板１の
表面にはテーパ形状あるいは略Ｖ字形状を有する溝部５
が形成されておりその表面には第１ポリシリコン１６が
堆積されている。この第１ポリシリコン１６は薄膜トラ
ンジスタの半導体層となる為、固相成長処理が必要であ
る。固相成長処理は先ずＳｉ^＋イオン粒子をイオン注入
し第１ポリシリコン１６の結晶粒径を１度微細化した
後、加熱処理あるいはアニールを行なって再結晶化させ
結晶粒径の増大を図るものである。結晶粒径が増大する
に従って、半導体層の電荷移動度等が改善され、より単
結晶薄膜に近い特性を得る事ができる。イオン注入の入
射角度は基板表面に対して垂直である為、影の部分が生
じると均一な注入ができない。特に、薄膜トランジスタ
の製造工程に用いるイオン注入は注入射程が短かい。そ
の為、Ｓｉ^＋イオン注入を行なう場合には、第１ポリシ
リコン１６が全面に露出している必要がある。即ち、基
板上面から観察した時、第１ポリシリコン１６の影が生
じない様にトレンチ形状を設定する必要がある。この
為、本発明においては、溝部５にテーパを設けている。
このテーパはゲート配線の長手方向に沿って形成され
る。又、補助容量の場合には、これに接続される配線の
長手方向に沿って形成する。かかるテーパ構造を採用す
る事により、Ｓｉ^＋イオン注入時におけるトレンチ部の
影を軽減でき、溝部内壁に沿って均一な結晶構造を有す
る第１ポリシリコンからなる半導体層６あるいは第１電
極１３（図１参照）を形成する事ができる。

【００１９】続いて本発明の作用のうち主として図１６
及び図１７に示したトレンチ型補助容量に関する部分を
詳細に説明する。前述した様に、本発明においては、ト
レンチ容量の下部に使用するポリシリコンを再結晶化し
て、ポリシリコン自体の膜厚よりポリシリコン中の結晶
粒径サイズが大きくなる様に成膜する。再結晶化により
キャリア移動度が増加しトレンチ側壁部における抵抗の
増大を防ぎ、周波数追従性を改善している。かかる構造
により、トレンチ型補助容量は、画素スイッチング用薄
膜トランジスタの選択動作速度に十分追従でき従来の様
な書き込み不足を防ぐ事ができる。

【００２０】本発明によれば、ポリシリコンの結晶粒径
サイズをその膜厚より大きくする事により低抵抗化を図
りトレンチ型補助容量の周波数追従性を改善している。
従って、低抵抗化の為にポリシリコンの膜厚を大きくす
る必要がなく、図１７に示した様にトレンチ型補助容量
の下部電極６４として用いられるポリシリコンは、同時
に平面型薄膜トランジスタ７１の活性領域となる多結晶
半導体層７２にも利用できる。従って、アクティブマト
リクス型液晶表示装置用駆動基板の製造工程が簡略化で
きる。仮に、ポリシリコン膜を厚くすれば移動するキャ
リアの個数が増加して抵抗を減少させる事が可能となる
が、これではトレンチ型補助容量の下部電極６４と、画
素スイッチング用平面型薄膜トランジスタ７１の活性領
域を構成する多結晶半導体層７２とが兼用できなくな
る。これでは駆動基板作成の為の工程数が増加してしま
う。又、トレンチ型補助容量と薄膜トランジスタの活性
領域を分離する構造も考えられるが、補助容量部とトラ
ンジスタ部を接続する為のコンタクトホールが必要とな
り、この為画素内に追加コンタクトホール分のレイアウ
トが必要となる。この構造では最終的にアクティブマト
リクス型液晶表示装置の開口率が犠牲になってしまう。

【００２１】上述した本発明の作用を、以下具体的なデ
ータを挙げてさらに説明を加える。図１８は補助容量値
と周波数との関係を示すグラフであって、本発明による
特性カーブと従来法による特性カーブとを対比して示し
ている。この特性カーブはバイアス電圧を１０Ｖに設定
した時の測定値である。本発明に従って作成されたトレ
ンチ構造の補助容量については、下部電極を構成するポ
リシリコンの膜厚は９５nmに設定されており、粒径サイ
ズは５００nm程度である。一方、従来法に従って形成さ
れたトレンチ型補助容量の下部電極膜厚は同じく９５nm
でありポリシリコン粒径サイズは５０nmである。粒径サ
イズが５０nm程度のポリシリコンは略成膜されたままの
状態であり、トレンチ側壁部のポリシリコンの移動度は
１cm²／Ｖ・sec 以下である。この為、１０kHz 以上の
範囲では、抵抗成分の増加により周波数追従性が極端に
悪くなっている。これに対して、本発明に従って下部電
極を構成するポリシリコンに対して固相成長を行ない５
００nm程度の結晶粒径サイズに成長させた場合、１００
cm²／Ｖ・sec 程度の電子移動度が得られる。実際の電
荷移動は略電子移動度に比例する為、従来に比し１００
倍以上の高周波に応答する事が可能である。

【００２２】図１９は補助容量値とトレンチ型補助容量
の下部電極を構成するポリシリコンの膜厚との関係を示
すグラフである。ポリシリコンの粒径サイズを５００nm
にした場合と４０nmにした場合を示している。粒径サイ
ズが５００nmの場合にはポリシリコンの膜厚を１００nm
以下にしても抵抗値は減少せず周波数追従性が悪化しな
いので、所望の補助容量値を維持できる。従って、図１
７に示した様に、トレンチ型補助容量の下部電極と平面
型薄膜トランジスタの活性領域とで、ポリシリコン膜を
兼用できる。一方、粒径サイズが４０nmの場合にはポリ
シリコンの膜厚を１００nm以下にした場合抵抗値の増大
に伴ない周波数追従性が悪化し補助容量値が極端に減少
する。

【００２３】図２０は、ポリシリコン内における結晶粒
径サイズによる電子移動度の差異を模式的に表わしたも
のである。（Ａ）は結晶粒径サイズがポリシリコン膜厚
より小さい場合を示しており、（Ｂ）は結晶粒径サイズ
がポリシリコン膜厚より大きい場合を表わしている。何
れも、補助容量が形成されるトレンチ側壁部における結
晶状態を示すものである。なお理解を容易にする為、図
１６に示したトレンチ型補助容量と対応する部分には対
応する参照番号を付してある。（Ａ）に示す様に、下部
電極６４を構成するポリシリコンの結晶粒径サイズが膜
厚より小さいと結晶粒界７８のランダム配列により、ポ
リシリコン膜中を走行する電子の移動方向が散乱を受け
る。半導体における伝導状態は、主に伝導帯、価電子帯
に存在するキャリアの個数とその移動度で決定される。
従って、これを妨げる様な結晶粒界７８に代表される電
子散乱要因は伝導率を低下させる。一方、（Ｂ）に示す
様に、本発明においてはポリシリコン内に存在する結晶
粒界無秩序性を低減し電子散乱を極力抑える為、結晶粒
界７８の方向を絶縁基板６１に対して垂直に形成する事
により、結晶粒界７８の散乱方向を均一化させる事がで
きる。これを達成する為、下部電極６４となるポリシリ
コンの膜厚に対し、結晶粒径サイズを大きくする必要が
ある。

【００２４】

【実施例】以下本発明にかかる液晶表示装置駆動用基板
の第１実施例を、図３ないし図９の工程図に従って詳細
に説明する。先ず、図３は溝部の形成及び第１ポリシリ
コンの形成を示す工程図である。この例では、絶縁基板
として石英基板３１を用意する。この石英基板３１の表
面にフォトレジスト膜を塗布して露光現像処理を行ない
パタニングした後、ＨＦとＮＨ₄Ｆの１対６溶液を用い
てウエットエッチングを行ない浅いが略垂直壁を有する
溝３２を形成する。次に、ＣＦ₄とＯ₂の９５対５混合
気体を反応ガスとしてプラズマドライエッチングを行な
い略テーパ形状を有する溝３３を形成する。等方的なウ
エットエッチングと異なり、プラズマドライエッチング
は異方性を有するので、プラズマ粒子の加速エネルギー
や反応ガスの蒸気圧等の諸パラメータを適当に設定する
事により、所望のテーパ形状を有する溝部３３が得られ
る。本例においては、ウエットエッチングとドライエッ
チングを組み合わせてトレンチを形成しているが、場合
によっては石英基板の場合ドライエッチングのみによっ
てテーパ形状を作る事もできる。次に、石英基板３１の
全面に第１ポリシリコン層３４を堆積する。低圧化学気
相成長法（ＬＰＣＶＤ法）を用い膜厚８０nmで堆積す
る。この処理により、基板表面のみならず溝部３３の内
壁部も略均一の膜厚で第１ポリシリコン層３４が形成で
きる。続いて、第１ポリシリコン層３４の固相成長処理
を行なう為イオン注入によりＳｉ^＋イオンを注入する。
例えば、３０keV の加速エネルギーで、ドーズを１×１
０¹⁵個／cm²に設定する。あるいは、Ｓｉ^＋イオンの加
速エネルギーを５０keV に設定しても良い。この注入処
理により、１０nm〜５０nmの平均結晶粒径を有していた
第１ポリシリコンは微細化され一旦アモルファスな状態
に近くなる。次に、６２０℃程度で一定時間加熱処理あ
るいはアニールを行なう事により再結晶化が起こり５０
０nm程度の平均結晶粒径を有する膜が得られる。この膜
は、その結晶構造が単結晶に近いので優れた電気特性を
有する薄膜トランジスタを作り込む事ができる。仮に、
固相成長処理を行なわないとトランジスタ周波数特性の
悪化は避けられない。最後に、第１ポリシリコン層３４
を所定の形状にパタニングし、薄膜トランジスタの半導
体層３５と補助容量の第１電極３６とを同時に対応する
溝部３３に形成する。

【００２５】続いて、図４を参照してゲート絶縁膜の形
成工程を説明する。先ず、第１ポリシリコン層３４の表
面を熱酸化処理して、５０nm程度の膜厚を有するＳｉＯ
₂熱酸化膜３７を形成する。次に、トランジスタの形成
されるべき領域をフォトレジスト３８で部分的に被覆し
た後、露出した領域に対して砒素陽イオン粒子をイオン
注入する。この時の条件は例えば加速エネルギー３０ke
V でドーズが５×１０¹⁴／cm²である。このイオン注入
により補助容量を構成すべき第１電極３６の低抵抗化を
行なう。このイオン注入は熱酸化膜３７を介して行なわ
れる。次に、レジスト３８を除去した後、熱酸化膜３７
の表面にＬＰＣＶＤ法を用いて約３０nmの膜厚の窒化シ
リコン膜を堆積する。この窒化シリコン膜をさらに熱酸
化してその表面に約２nmの熱酸化膜を形成する。この様
にして、三層構造を有するゲート絶縁膜３９が形成され
る。三層構造を有する為耐圧性が向上する。

【００２６】次に、図５を参照してトランジスタのゲー
ト電極並びに補助容量の第２電極の形成を説明する。Ｌ
ＰＣＶＤ法を用いておよそ３５０nmの膜厚で第２ポリシ
リコン層をゲート絶縁膜３９の上に堆積する。この上
に、図示しないが燐のドーピングされたガラス（ＰＳ
Ｇ）の膜を堆積する。続いて、加熱処理を施しＰＳＧ中
の燐を第２ポリシリコン層４０に拡散し低抵抗化を行な
う。ＰＳＧを除去した後、フォトレジスト膜を用いて第
２ポリシリコン層４０のパタニングを行ない、所定の形
状を有するゲート電極４１と第２電極４２を形成する。
これらの電極は溝部３３に各々埋め込まれた形となって
いる。従って、溝部の表面は略平坦に加工する事ができ
る。このパタニングはＣＦ₄とＯ₂の９５対５混合気体
を反応ガスとしてプラズマエッチングにより行なう。な
お、ゲート電極４１は溝部３３を通ってゲートラインあ
るいは走査線に接続されている。一方、第２電極４２も
溝部３３を通って所定の共通ラインに接続されている。
以上の加工により、右側の溝部３３には第１電極３６、
誘電体膜あるいは絶縁膜３４、第２電極４２とからなる
トレンチ型の補助容量５６が形成できる。トレンチ型で
あるので、見掛上の平面積よりも大きな電極面積を有し
容量が増加している。又、トレンチはテーパ形状を有す
るので段差部における断線故障等が生じにくい構造とな
っている。一方、左側の溝部３３には、半導体層３５、
ゲート絶縁膜３４、ゲート電極４１とからなるトランジ
スタの基本構造が形成される。同じく、トレンチ構造で
あるので実際の三次元チャネル長に比べて見掛上の二次
元チャネル長を短かくでき、トランジスタの微細化が達
成できるとともに、半導体層３５はテーパ面に沿って形
成されているので段切れ故障等の惧れが少ない。加え
て、平面的に見て半導体層３５は当初略完全に露出して
いたので、前述した様に固相成長処理におけるＳｉ^＋イ
オンの注入を略均一に行なう事ができた。

【００２７】次に図６を参照して薄膜トランジスタのソ
ース及びドレイン領域形成工程を説明する。先ず、左側
の溝部３３の上部をレジスト４３で被覆した後砒素陽イ
オン粒子をイオン注入し、低濃度にドーピングされたド
レイン領域（ＬＤＤ）を形成する。この時の注入条件は
加速エネルギーを１６０keV に設定し、ドーズを１×１
０¹³／cm²に設定する。所謂ＬＤＤ構造は短チャネル効
果を防止する事を目的とする。本例においては、トラン
ジスタはトレンチ構造を有するので十分なチャネル長を
確保でき、必ずしもＬＤＤ構造を採用する必要はない。
続いて、前述したレジスト膜４３よりも大きな寸法を有
するレジスト膜４４を用いて溝部３３をマスクした後、
砒素陽イオンを注入しＮチャネル型のソース領域及びド
レイン領域を形成する。この時のイオン注入条件は加速
エネルギーを１４０keV に設定し、ドーズを２×１０¹⁵
／cm²に設定する。この様にして作成されたＮチャネル
型ＭＯＳ−ＦＥＴトランジスタは画素駆動用として用い
られる。一方、走査回路や駆動回路等の周辺回路におい
てはＣＭＯＳ構造が多く採用されているので、Ｐチャネ
ル型ＭＯＳ−ＦＥＴを作成する必要もある。この場合に
は、レジスト４５を介してボロン陽イオン粒子を半導体
層３４の平坦部にイオン注入し、Ｐ型の不純物が高濃度
にドーピングされたソース領域Ｓ及びドレイン領域Ｄを
形成する。この時のイオン注入条件は、加速エネルギー
を３０keV に設定しドーズを２×１０¹⁵／cm²に設定し
た。

【００２８】次に図７を参照して配線工程を説明する。
先ず、平坦化された絶縁膜３９の上にＬＰＣＶＤ法を用
いてＰＳＧからなる第１層間絶縁膜４６を堆積する。こ
の第１層間絶縁膜４６を選択的にエッチングして第１コ
ンタクトホール４７を形成する。この処理はＨＦとＮＨ
₄Ｆの混合溶液を用いたウエットエッチングにより行な
う。次に、配線となるアルミニウム薄膜あるいはアモル
ファスシリコン薄膜４８をスパッタリングにより膜厚約
６００nmで堆積する。この時、堆積された膜はコンタク
トホール４７を埋め、薄膜トランジスタ４９のソース領
域Ｓに導通する。最後に、Ｈ₃ＰＯ₄とＨ₂Ｏの２対１
０混合溶液を用いてアルミニウム薄膜あるいはアモルフ
ァスシリコン薄膜４８の選択的エッチングを行ない電極
パタニングをして配線５０を形成する。この配線５０は
ソースラインあるいは信号線に接続している。

【００２９】続いて、図８を参照して第１ポリシリコン
層３４に対する水素拡散処理を説明する。先ず、第１層
間絶縁膜４６の上に第２層間絶縁膜５１を形成する。こ
の膜はＰＳＧをＬＰＣＶＤ法により堆積して形成する。
続いて、第２層間絶縁膜５１の上に水素拡散源となるシ
リコン窒化膜５２を形成する。この窒化膜５２は物理気
相成長法（ＰＣＶＤ）により４００nmの膜厚で成膜さ
れ、約２０％の水素原子を含有している。この状態で４
００℃のアニールあるいは加熱処理を行なうと、水素原
子は第２層間絶縁膜５１、第１層間絶縁膜４６、ゲート
絶縁膜３９を通過して第１ポリシリコン膜３４に含まれ
るトラップに結合する。この結果、第１ポリシリコン膜
３４の電荷移動度がさらに改善される。なお、水素拡散
処理が終った段階で、拡散源となったシリコン窒化膜５
２は全面的に除去される。

【００３０】最後に図９を参照して画素電極の形成工程
を説明する。ドライエッチング及び／又はウエットエッ
チングを用いて第２層間絶縁膜５１、第１層間絶縁膜４
６及びゲート絶縁膜３９の積層構造を部分的に除去し第
２コンタクトホール５３を形成する。このホール５３は
薄膜トランジスタ４９のドレイン領域Ｄに連通してい
る。ドライエッチングは例えばＣＦ₄／Ｏ₂の９５対５
混合気体を用いたプラズマエッチングで行なう事ができ
る。又、ウエットエッチングの場合にはＨＦとＮＨ₄Ｆ
の混合溶液を用いる。第２層間絶縁膜５１の上に、ＩＴ
Ｏ膜５４を成膜する。例えば４００℃の成膜温度で１４
０nm程度の膜厚とする。この時、第２コンタクトホール
５３はＩＴＯ膜５４によって埋められ電気的な導通がと
られる。最後に、ＩＴＯ膜５４をパタニングし薄膜トラ
ンジスタ４９のドレイン領域Ｄに導通する画素電極５５
が形成される。このパタニングは例えば、ＨＣｌ／Ｈ₂
Ｏ／ＮＯ₃の３００対３００対５０混合溶液を用いたウ
エットエッチングにより行なわれる。

【００３１】次に図２１ないし図２５の工程図を参照し
て、本発明にかかる液晶表示装置駆動用基板の第２実施
例を詳細に説明する。先ず図２１の工程Ａにおいて石英
基板２０１を用意する。工程Ｂにおいて石英基板２０１
の表面にトレンチ２０２を形成する。このトレンチ２０
２は所定のテーパが付されており、先に説明した第１実
施例と同様に加工できる。工程Ｃにおいて石英基板２０
１の表面全体に第１ポリシリコン２０３を成膜する。Ｌ
ＰＣＶＤ法を用い２００nm程度の膜厚とする。但し、本
実施例では６００℃以下の温度で成膜し、実質的には非
晶質シリコンとする。工程Ｄにおいて所定のアニール処
理により固相成長を行ない非晶質シリコンを多結晶シリ
コンに転換する。この結果、トレンチ２０２内において
も、ポリシリコン２０３の結晶は大粒径化され、そのサ
イズは膜厚よりも十分大きくなる。又、ポリシリコン２
０３の平面部に対してはＳｉ^＋イオンの注入により非晶
質化し、これを固相成長させる事により極めて特性の優
れたポリシリコン２０３を得る事ができる。工程Ｅにお
いて第１ポリシリコン２０３を所定の形状にパタニング
する。この結果、トレンチ２０２には補助容量の第１電
極２０４が形成され、平坦部には薄膜トランジスタの多
結晶半導体層又は活性領域２０５が形成される。

【００３２】図２２の工程Ｆにおいてポリシリコンの表
面を酸化しＳｉＯ₂からなるゲート絶縁膜２０６を形成
する。工程ＧにおいてＡｓ^＋イオンを注入し第１電極２
０４の低抵抗化を図る。工程ＨにおいてＣＶＤによりＳ
ｉ₃Ｎ₄からなるゲート絶縁膜２０７を堆積する。さら
に熱酸化法によりこのゲート絶縁膜２０７を酸化してそ
の表面の薄いＳｉＯ₂からなるゲート絶縁膜２０８を形
成する。この様にしてゲート絶縁膜２０６，２０７，２
０８からなる三層構造２０９が得られる。工程Ｉにおい
てＬＰＣＶＤ法により第２ポリシリコン２１０を全面的
に堆積する。さらに、燐拡散により低抵抗化を図る。工
程Ｊにおいてドライエッチングにより第２ポリシリコン
をパタニングし、トレンチ２０２の上部に第２電極２１
１を形成するとともに、活性領域２０５の上にゲート電
極２１２を形成する。この工程により、トレンチ２０２
内に、第１電極２０４、三層構造２０９からなる誘電
膜、第２電極２１１で構成される補助容量２１３が得ら
れる。

【００３３】図２３の工程Ｋにおいてゲート絶縁膜の三
層構造２０９をドライエッチングにより部分的に除去す
る。工程ＬにおいてＮ型不純物の選択的なイオン注入を
行ない活性領域２０５中にＬＤＤ領域とＮ^＋領域を形成
し、薄膜トランジスタ２１４を得る。この不純物イオン
注入工程は前述した第１実施例と同様である。工程Ｍに
おいてＰＳＧからなる第１層間絶縁膜２１５を堆積す
る。工程Ｎにおいてウエットエッチングにより第１層間
絶縁膜２１５にコンタクトホール２１６を開口し薄膜ト
ランジスタ２１４のソース領域Ｓを露出させる。工程Ｏ
において金属アルミニウム２１７を全面的に堆積しコン
タクトホール２１６を埋める。

【００３４】図２４の工程Ｐにおいて金属アルミニウム
２１７を所定の形状にパタニングし配線２１８を得る。
工程ＱにおいてＰＳＧからなる第２層間絶縁膜２１９を
ＬＰＣＶＤ法により堆積する。工程Ｒにおいて第２層間
絶縁膜２１９及び第１層間絶縁膜２１５をエッチングし
コンタトホール２２０を形成して、薄膜トランジスタ２
１４のドレイン領域Ｄを露出する。工程ＳにおいてＩＴ
Ｏからなる透明導電膜をスパッタにより成膜した後、ウ
エットエッチングでパタニングし所定の形状の画素電極
２２１を得る。この画素電極２２１は上述したコンタク
トホールを介して薄膜トランジスタ２１４のドレイン領
域Ｄに電気接続している。

【００３５】図２５の工程ＴにおいてプラズマＣＶＤ法
によりＰ−ＳｉＮ膜２２２を堆積する。工程Ｕにおいて
このＰ−ＳｉＮ膜２２２を所定の形状にパタニングす
る。パタニングされたＰ−ＳｉＮ膜２２２を用いて水素
化処理を施す。最後に工程Ｖにおいて石英基板２０１と
対面する様に対向基板２２４を貼り合わせる。対向基板
２２４の内面側には予め共通電極２２５が形成されてい
る。貼り合わされた両基板２０１，２２４の間に液晶２
２６を封入充填してアクティブマトリクス型液晶表示装
置が完成する。

【００３６】

【発明の効果】以上説明した様に、本発明の第１面によ
れば、薄膜トランジスタ及び／又は補助容量はテーパ形
状を有するトレンチ内に形成される。第１段階として、
トランジスタの半導体層及び補助容量の電極膜を構成す
る第１ポリシリコン膜がテーパ面に沿って堆積される。
この膜の固相拡散処理を行なう際第１ポリシリコン膜が
テーパ面に沿って略完全に露出されているので、Ｓｉ^＋
イオンを均一に注入できる。この為、固相拡散処理が一
様に行なえトレンチの側壁部においてもシリコン単結晶
の組成に近い半導体層が得られトランジスタ及び／又は
補助容量の電気的特性を向上できるという効果がある。
加えて、第１ポリシリコン膜はテーパ面に沿って形成さ
れるのでステップカバレッジが良くなり段切れ等の故障
を有効に防止できるという効果がある。

【００３７】本発明の第２面によれば、トレンチ型補助
容量の第１電極を構成する多結晶半導体が、その膜厚よ
りも大きなサイズを有する結晶粒を含んでいる。この
為、該多結晶半導体のキャリア移動度が増加しトレンチ
型補助容量は高周波帯まで追従する事が可能となり、ア
クティブマトリクス型液晶表示装置の高精細化に伴なう
高周波駆動に対して十分機能を発揮する事ができるとい
う効果がある。又、キャリア移動度が改善された分多結
晶半導体の膜厚を薄くでき、同一基板上に作成する薄膜
トランジスタの活性領域と共用できる為、工程数の低減
につながるという効果がある。さらに、多結晶半導体の
薄膜化によりトレンチにおける段差が軽減できるという
効果がある。加えて、非晶質半導体の固相成長により多
結晶半導体の結晶粒径を増大させる事により特にＳｉ^＋
イオンの注入に依存する必要がなくなる為、注入回数を
軽減でき工程短縮が可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明にかかる液晶表示装置に用いられる駆動
用基板の基本的な構成を示す断面図である。

【図２】本発明の作用を説明する為の模式図である。

【図３】駆動用基板のテーパ型トレンチ溝及び第１ポリ
シリコン膜の形成工程を示す工程図である。

【図４】同じく、ゲート絶縁膜の形成工程を示す工程図
である。

【図５】同じく、第２ポリシリコン膜の成膜及びパタニ
ング工程を示す工程図である。

【図６】同じく、薄膜トランジスタのソース領域及びド
レイン領域形成工程を示す工程図である。

【図７】同じく、配線電極の形成工程を示す工程図であ
る。

【図８】同じく、第１ポリシリコン膜に対する水素拡散
処理を示す工程図である。

【図９】同じく、画素電極の形成工程を示す工程図であ
る。

【図１０】アクティブマトリクスタイプの液晶表示装置
の一般的な等価回路を示す回路図である。

【図１１】従来の駆動用基板の断面構造を示す模式図で
ある。

【図１２】トレンチ型の薄膜トランジスタ及びトレンチ
型の補助容量を有する駆動用基板の断面形状を示す参考
図である。

【図１３】図１２に示す参考例の問題点を説明する為の
模式図である。

【図１４】アクティブマトリクス型液晶表示装置の画素
電位波形を示すグラフである。

【図１５】トレンチ容量値と補助容量の下部電極を構成
するポリシリコンのキャリア移動度との関係を示すグラ
フである。

【図１６】本発明にかかるトレンチ型補助容量の基本的
な構成を示す部分拡大断面図である。

【図１７】本発明にかかる液晶表示装置に用いられる駆
動用基板の他の基本的な構成を示す断面図である。

【図１８】トレンチ型補助容量の容量値と周波数との関
係を示すグラフである。

【図１９】トレンチ型補助容量の容量値とトレンチ型補
助容量の下部電極を構成するポリシリコンの膜厚との関
係を示すグラフである。

【図２０】トレンチ側壁における下部電極の結晶状態を
示す模式図である。

【図２１】図１７に示したアクティブマトリクス型液晶
表示装置用駆動基板の製造工程を示す工程図である。

【図２２】同じく製造工程図である。

【図２３】同じく製造工程図である。

【図２４】同じく製造工程図である。

【図２５】同じく製造工程図である。

【符号の説明】

１絶縁基板２画素電極３薄膜トランジスタ４補助容量５溝部６半導体層７ゲート絶縁膜８ゲート電極１２溝部１３第１電極１４誘電膜１５第２電極１６第１ポリシリコン１７第２ポリシリコン６１絶縁基板６２トレンチ６３補助容量６４第１電極６５誘電膜６６第２電極７１薄膜トランジスタ７２活性領域７３ゲート絶縁膜７４ゲート電極７５画素電極

Claims

【特許請求の範囲】

【請求項１】一対の絶縁基板と、これら絶縁基板間に
挟持された液晶層と、前記絶縁基板の一方の基板上にマ
トリクス状に配列された画素電極と、この画素電極に接
続された薄膜トランジスタと、前記画素電極の電荷を保
持する為の補助容量とを備えた液晶表示装置において、
前記薄膜トランジスタは、絶縁基板に形成された側面が
テーパを有する溝部の内壁に沿って形成された半導体層
と、この半導体層上に形成されたゲート絶縁膜と、この
ゲート絶縁膜上に形成されたゲート電極とからなる事を
特徴とする液晶表示装置。
【請求項２】前記溝部の形状が、以下の式を満たす事
を特徴とする請求項１記載の液晶表示装置。０＜ｔａｎ
θ≦ａ／２ｂ（ただし、溝部の溝幅をａ、深さをｂ、テ
ーパ角をθとする。）
【請求項３】前記補助容量は、前記溝部と同時に絶縁
基板に形成された別の溝部の内壁に沿って形成された第
１電極と、前記薄膜トランジスタのゲート絶縁膜と同一
材料で形成された誘電膜を介して設けられた第２電極と
で形成されている事を特徴とする請求項１記載の液晶表
示装置。
【請求項４】前記第１電極が前記薄膜トランジスタの
半導体層と同一材料で形成され、前記第２電極が前記薄
膜トランジスタのゲート電極と同一材料で形成される事
を特徴とする請求項３記載の液晶表示装置。
【請求項５】一対の絶縁基板と、これら絶縁基板間に
挟持された液晶層と、前記絶縁基板の一方の基板上にマ
トリクス状に配列された画素電極と、この画素電極に接
続された薄膜トランジスタと、前記画素電極の電荷を保
持する為の補助容量とを備えた液晶表示装置において、
前記補助容量は、絶縁基板に形成された側面がテーパを
有する溝部の内壁に沿って形成された第１の電極層と、
この第１の電極層上に形成された誘電膜と、この誘電膜
上に形成された第２の電極層とからなる事を特徴とする
液晶表示装置。
【請求項６】一対の絶縁基板と、これら絶縁基板間に
挟持された液晶層と、前記絶縁基板の一方の基板上にマ
トリクス状に配列された画素電極と、この画素電極に接
続された薄膜トランジスタと、前記画素電極の電荷を保
持する為の補助容量とを備えた液晶表示装置において、
前記補助容量は、絶縁基板に設けられた溝部の内壁に沿
って形成された多結晶半導体からなる第１の電極層と、
この第１の電極層上に形成された誘電膜と、この誘電膜
上に形成された第２の電極層とにより構成されており、
該多結晶半導体の最小粒径サイズがその膜厚よりも大き
い事を特徴とする液晶表示装置。
【請求項７】前記多結晶半導体は、化学気相成長によ
り成膜された非晶質半導体を固相成長で大粒径化したも
のである事を特徴とする請求項６記載の液晶表示装置。
【請求項８】前記薄膜トランジスタは、絶縁基板の平
面上に形成された多結晶半導体層と、この多結晶半導体
層上に形成されたゲート絶縁膜と、このゲート絶縁膜上
に形成されたゲート電極とから構成されており、該多結
晶半導体層は第１の電極層と同一材料同一層厚で形成さ
れ、該ゲート絶縁膜は誘電膜と同一材料で形成され、該
ゲート電極は第２の電極層と同一材料で形成される事を
特徴とする請求項６記載の液晶表示装置。
【請求項９】前記薄膜トランジスタの多結晶半導体層
は、イオン注入により一旦非晶質化し、それを固相成長
させたものである事を特徴とする請求項８記載の液晶表
示装置。