JP2020017755A - 半導体装置 - Google Patents

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Hajime Kimura
肇 木村
秋元　健吾
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健吾 秋元
将志 津吹
Masashi Tsubuki
将志 津吹
俊成 佐々木
Toshinari Sasaki
俊成 佐々木
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Abstract

【課題】画素にメモリを有する画素を備えた表示装置を提供する。【解決手段】画素に、少なくとも、表示素子、容量素子、インバータおよびスイッチを設ける。容量素子に保持された信号と、インバータから出力される信号とを用いて、スイッチを制御することにより、表示素子に電圧が供給されるようにする。インバータおよびスイッチを同じ極性を持つトランジスタで構成することができる。また、画素を構成する半導体層を透光性を有する材料で形成してもよい。また、ゲート電極、ドレイン電極および容量電極を透光性を有する導電層を用いて形成してもよい。このように透光性材料で画素を形成することで、メモリが配置された画素を有していながら、その表示装置を透過型にすることができる。【選択図】図４

Description

本発明は、半導体装置、表示装置、発光装置又はそれらの作製方法に関する。特に、チャ
ネル形成領域に透光性を有する半導体膜を用いた薄膜トランジスタで構成された回路を有
する半導体装置、表示装置、発光装置又はそれらの作製方法に関する。特に、チャネル形
成領域に酸化物半導体膜を用いた薄膜トランジスタで構成された回路を有する半導体装置
、表示装置、発光装置又はそれらの作製方法に関する。
液晶表示装置に代表される表示装置のスイッチング素子として、アモルファスシリコン等
のシリコン層をチャネル層として用いた薄膜トランジスタ（ＴＦＴ）が広く用いられてい
る。アモルファスシリコンを用いた薄膜トランジスタは、電界効果移動度が低いもののガ
ラス基板の大面積化に対応することができるという利点を有する。
また、近年、半導体特性を示す金属酸化物を用いて薄膜トランジスタを作製し、電子デバ
イスや光デバイスに応用する技術が注目されている。例えば、金属酸化物の中で、酸化タ
ングステン、酸化錫、酸化インジウム、酸化亜鉛等は半導体特性を示すことが知られてい
る。このような金属酸化物で構成される透明半導体層をチャネル形成領域とする薄膜トラ
ンジスタが開示されている（例えば、特許文献１参照）。
また、トランジスタのチャネル層を透光性を有する酸化物半導体層で形成し、かつ、ゲー
ト電極、ソース電極、ドレイン電極も透光性を有する透明導電膜で形成することによって
、開口率を向上させる技術が検討されている（例えば、特許文献２参照）。
開口率を向上することにより、光利用効率が向上し、表示装置の省電力化および小型化を
達成することが可能となる。その一方で、表示装置の大型化や、携帯機器への応用化の観
点からは、開口率の向上と共にさらなる消費電力の低減が求められている。
また、電気光学素子の透明電極に対する金属補助配線として、透明電極の上下どちらかで
、透明電極と導通がとれるように金属補助配線と透明電極が重なるように設けられた配線
が知られている（例えば、特許文献３参照）。
また、アクティブマトリクス基板に設けられる付加容量電極をＩＴＯ、ＳｎＯ２等の透明
導電膜で形成し、付加容量用電極の電気抵抗を小さくするため、金属膜から成る補助配線
を付加容量用電極に接して設ける構成が知られている（例えば、特許文献４参照）。
非晶質酸化物半導体膜を用いた電界効果型トランジスタにおいて、ゲート電極、ソース電
極およびドレイン電極の各電極を形成する材料は、インジウム錫酸化物（ＩＴＯ）、イン
ジウム亜鉛酸化物、ＺｎＯ、ＳｎＯ２等の透明電極や、Ａｌ、Ａｇ、Ｃｒ、Ｎｉ、Ｍｏ、
Ａｕ、Ｔｉ、Ｔａ等の金属電極、又はこれらを含む合金の金属電極等を用いることができ
る。これらの材料でなる膜を２層以上積層して接触抵抗を低減することや、界面強度を向
上させることが知られている（例えば、特許文献５参照）。
また、アモルファス酸化物半導体を用いるトランジスタのソース電極、ドレイン電極およ
びゲート電極、補助容量電極の材料として、インジウム（Ｉｎ）、アルミ（Ａｌ）、金（
Ａｕ）、銀（Ａｇ）等の金属や、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）
、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩ
ｎ２Ｏ４）、酸化カドミウムスズ（Ｃｄ２ＳｎＯ４）、酸化亜鉛スズ（Ｚｎ２ＳｎＯ４）
等の酸化物材料を用いることができる。また、ゲート電極、ソース電極およびドレイン電
極の材料は、全て同じでもよく、異なってもよいことが知られている（例えば、特許文献
６、７参照）。
一方、消費電力を低減するため、画素内にメモリが配置された表示装置が検討されている
（例えば、特許文献８、９参照）。また、特許文献８、９の表示装置では光反射型の画素
電極が用いられている。
特開２００４−１０３９５７号公報 特開２００７−８１３６２号公報 特開平２−８２２２１号公報 特開平２−３１０５３６号公報 特開２００８−２４３９２８号公報 特開２００７−１０９９１８号公報 特開２００７−１１５８０７号公報 特開２００１−２６４８１４号公報 特開２００３−０７６３４３号公報
本発明の一態様の課題の１つは、メモリを備えた画素に関する技術を提供することである
。または、本発明の一態様の他の課題の１つは、画素の開口率を向上することである。
なお、複数の課題の記載は、他の課題の存在を妨げるものではない。また、本発明の一態
様は、上記の課題の全てを解決する必要はないものとする。
例えば、本発明の一態様は、映像信号の入力を制御する機能を有する第１の回路と、映像
信号を保持する機能を有する第２の回路と、表示素子に供給される電圧の極性を制御する
機能を有する第３の回路と、画素電極を有する表示素子とを含む表示装置である。本態様
により、メモリを備えた画素を提供することができる。また、この態様において、第１乃
至第３の回路は、透光性を有する材料を用いて構成し、画素電極を第１乃至第３の回路の
上方に配置してもよい。
または、本発明の一態様は、第１のスイッチを有する第１の回路と、第１のスイッチを介
して信号が入力される第１の容量素子、および第２の容量素子、ならびに、入力端子が第
１の容量素子に電気的に接続され、かつ出力端子が第２の容量素子に電気的に接続されて
いるインバータを有する第２の回路と、制御端子が第１の容量素子に電気的に接続されて
いる第２のスイッチ、および制御端子が第２の容量素子に電気的に接続されている第３の
スイッチを有する第３の回路と、第２のスイッチおよび第３のスイッチに電気的に接続さ
れている画素電極を含む表示素子とを含む表示装置である。本態様により、メモリを備え
た画素を提供することができる。
上記の態様において、第１乃至第３の配線を有していてもよい。この構成例においては、
第１の配線は、第１のスイッチを介して、第１の容量素子に電気的に接続され、インバー
タの入力端子は、第１の容量素子と電気的に接続され、インバータの出力端子は、第２の
容量素子と電気的に接続され、第１の容量素子は、第２のスイッチの制御端子と電気的に
接続され、第２の容量素子は、第３のスイッチの制御端子と電気的に接続され、第２の配
線は、第２のスイッチおよび第３のスイッチを介して、第３の配線と接続されている。
同態様において、第１乃至第３のスイッチ、第１乃至第２の容量素子、およびインバータ
は、透光性を有する材料を用いて構成することができる。また、画素電極は、第１乃至第
３のスイッチ、第１乃至第２の容量素子、およびインバータの上方に配置することができ
る。
上記の本発明の各態様において、スイッチとしては、様々な形態のものを用いることがで
きる。スイッチの一例としては、電気的スイッチ又は機械的なスイッチ等を用いることが
できる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定さ
れない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、Ｍ
ＯＳトランジスタ等）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショ
ットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオー
ド、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオー
ド、ダイオード接続のトランジスタ等）、又はこれらを組み合わせた論理回路等がある。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように
、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがあ
る。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによ
って、導通と非導通とを制御して動作する。
また、上記の各態様において、スイッチとしてトランジスタを用いる場合、そのトランジ
スタは単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定さ
れない。ただし、オフ電流を抑えたい場合、オフ電流が少ない方の極性のトランジスタを
用いることが望ましい。オフ電流が少ないトランジスタの一例としては、高抵抗領域を有
するトランジスタ、又はマルチゲート構造を有するトランジスタ等がある。
また、上記の本発明の各態様において、スイッチとしてトランジスタを用い、そのトラン
ジスタのソースの電位が低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖ等）の電位に近い値で動作
する場合は、スイッチとしてＮチャネル型トランジスタを用いることが望ましい。反対に
、そのトランジスタのソースの電位が高電位側電源（Ｖｄｄ等）の電位に近い値で動作す
る場合は、スイッチとしてＰチャネル型トランジスタを用いることが望ましい。なぜなら
、Ｎチャネル型トランジスタではソースが低電位側電源の電位に近い値で動作する場合、
Ｐチャネル型トランジスタではソースが高電位側電源の電位に近い値で動作する場合には
、ゲートとソースとの間の電圧の絶対値を大きくできるからである。そのため、スイッチ
として、より正確な動作を行うことができるからである。または、トランジスタがソース
フォロワ動作をしてしまうことが少ないため、出力電圧の大きさが小さくなってしまうこ
とが少ないからである。
また、上記の本発明の各態様において、スイッチとして、Ｎチャネル型トランジスタとＰ
チャネル型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチを用いてもよい。ＣＭ
ＯＳ型のスイッチにすると、Ｐチャネル型トランジスタとＮチャネル型トランジスタとの
どちらか一方が導通すれば、電流が流れるため、スイッチとして機能しやすくなる。よっ
て、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させ
ることができる。または、スイッチをオン又はオフさせるための信号の電圧振幅値を小さ
くすることができるので、消費電力を小さくすることができる。
なお、スイッチとしてトランジスタを用いる場合、スイッチは、入力端子（ソースまたは
ドレインの一方）と、出力端子（ソースまたはドレインの他方）と、導通を制御する端子
（ゲート）とを有する場合がある。一方、スイッチとしてダイオードを用いる場合、スイ
ッチは、導通を制御する端子を有していない場合がある。したがって、トランジスタより
もダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくすること
ができる。
本明細書に開示されている発明では、トランジスタとして、様々な構造のトランジスタを
用いることができる。つまり、用いるトランジスタの構成に限定はない。
本明細書において、半導体装置とは、半導体素子（トランジスタ、ダイオード、サイリス
タ等）を含む回路を有する装置のことをいう。ただし、半導体特性を利用することで機能
しうる装置全般、又は半導体材料を有する装置のことを半導体装置と呼んでもよい。本明
細書において、表示装置とは、表示素子を有する装置のことを言う。
本明細書において、駆動装置とは、半導体素子、電気回路、電子回路を有する装置のこと
を言う。例えば、ソース信号線から画素内への信号の入力を制御するトランジスタ（選択
用トランジスタ、スイッチング用トランジスタ等と呼ぶことがある。）、画素電極に電圧
または電流を供給するトランジスタ、発光素子に電圧または電流を供給するトランジスタ
等は、駆動装置の一例である。さらに、ゲート信号線に信号を供給する回路（ゲートドラ
イバ、ゲート線駆動回路等と呼ぶことがある。）、ソース信号線に信号を供給する回路（
ソースドライバ、ソース線駆動回路等と呼ぶことがある。）等は、駆動装置の一例である
。
また、表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、および駆動装
置等を互いに組み合わせることが可能であり、このような装置も本発明の態様に含まれる
。例えば、表示装置が、半導体装置および発光装置を有する場合がある。あるいは、半導
体装置が、表示装置および駆動装置を有する場合がある。
また、本発明の各態様において、所定の機能を実現させるために必要な回路の全てを、同
一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板等）に
形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部
品との接続点数の低減による信頼性の向上を図ることができる。
また、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可
能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成
され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されてい
ることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラ
ス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板
（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるた
めに必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（
Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣ
チップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔ
ｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕ
ｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板等を用いてガラス
基板と接続することが可能である。
本明細書において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが
電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが
直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置
、素子、回路、配線、電極、端子、導電膜、層等）であるとする。したがって、所定の接
続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示され
た接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード等）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路等）、信号変換
回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路等）、電位レベル変換回路（電源回
路（昇圧回路、降圧回路等）、信号の電位レベルを変えるレベルシフタ回路等）、電圧源
、電流源、切り替え回路、増幅回路（信号振幅または電流量等を大きくできる回路、オペ
アンプ、差動増幅回路、ソースフォロワ回路、バッファ回路等）、信号生成回路、記憶回
路、制御回路等）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例
として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達され
る場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気
的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続さ
れている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別
の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（
つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含む
ものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続
されている、とのみ明示的に記載されている場合と同じであるとする。
本明細書において、明示的に単数として記載されているものについては、単数であること
が望ましい。ただし、この場合でも、複数であることも可能である。同様に、明示的に複
数として記載されているものについては、複数であることが望ましい。ただし、この場合
でも、単数であることも可能である。
本出願の図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。図は、理想的な例を模式的に
示すものであり、図に示す形状又は値等に限定されない。例えば、製造技術による形状の
ばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、若しくは電流のばらつ
き、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつき等を含むことが
可能である。
なお、専門用語は、特定の実施の形態、又は実施例等を述べる目的で用いられる場合が多
い。ただし、本発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語又は学術用語等の科学技術文言を含む）は、通常
の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等に
より定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが
好ましい。
なお、第１、第２、第３等の語句は、様々な要素、部材、領域、層、区域などについて、
区別して記述するために用いられる。よって、第１、第２、第３等の語句は、要素、部材
、領域、層、区域等の順序および個数を限定するものではない。さらに、例えば、「第１
の」を「第２の」又は「第３の」等と置き換えることが可能である。
また、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、
「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」等の空間的配置
を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に示
すために用いられる。ただし、このような用法に限定されず、これらの空間的配置を示す
語句は、図に描く方向に加えて、他の方向を含む場合がある。例えば、Ｘの上にＹ、と明
示的に示される場合は、ＹがＸの上にあることに限定されない。図中の構成は反転、又は
１８０°回転させることが可能なので、ＹがＸの下にあることを含むことが可能である。
このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向を含むこと
が可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回転すること
が可能なので、「上に」という語句は、「上に」、および「下に」の方向に加え、「横に
」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又
は「中に」等の他の方向を含むことが可能である。つまり、状況に応じて適切に解釈する
ことが可能である。
なお、Ｘの上にＹが形成されている、あるいは、Ｘ上にＹが形成されている、と明示的に
記載する場合は、Ｘの上にＹが直接接して形成されていることに限定されない。直接接し
てはいない場合、つまり、ＸとＹと間に別の対象物が介在する場合も含むものとする。こ
こで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、
等）であるとする。
従って、例えば、層Ｘの上に（もしくは層Ｘ上に）、層Ｙが形成されている、と明示的に
記載されている場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に
直接接して別の層（例えば層Ｚ等）が形成されていて、その上に直接接して層Ｙが形成さ
れている場合とを含むものとする。なお、別の層（例えば層Ｚ等）は、単層でもよいし、
複層でもよい。
さらに、Ｘの上方にＹが形成されている、と明示的に記載されている場合についても同様
であり、Ｘの上にＹが直接接していることに限定されず、ＸとＹとの間に別の対象物が介
在する場合も含むものとする。従って例えば、層Ｘの上方に、層Ｙが形成されている、と
いう場合は、層Ｘの上に直接接して層Ｙが形成されている場合と、層Ｘの上に直接接して
別の層（例えば層Ｚ等）が形成されていて、その上に直接接して層Ｙが形成されている場
合とを含むものとする。なお、別の層（例えば層Ｚ等）は、単層でもよいし、複層でもよ
い。
なお、Ｘの上にＹが形成されている、Ｘ上にＹが形成されている、又はＸの上方にＹが形
成されている、と明示的に記載する場合、Ｘの斜め上にＹが形成される場合も含むことと
する。
なお、Ｘの下にＹが、あるいは、Ｘの下方にＹが、との記載についても同様である。
透光性を有するトランジスタ又は透光性を有する容量素子を形成することで、画素内にト
ランジスタや容量素子を配置する場合であっても、トランジスタや容量素子が形成された
部分においても光を透過させることができる。その結果、画素の開口率を向上させること
ができる。また、このようなトランジスタ、および透光性を有する配線を用いて、画素内
にメモリを設けることにより、画素内にメモリを有しながら、透過型ディスプレイを実現
することが可能となる。
また、トランジスタと素子（例えば、別のトランジスタ）とを接続する配線、または容量
素子と素子（例えば、別の容量素子）とを接続する配線は、抵抗率が低く導電率が高い材
料を用いて形成することで、信号の波形なまりを低減し、配線抵抗による電圧降下を低減
することができる。
表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明するブロック図。 表示装置の構成例を説明する回路図。 Ａ〜Ｃ；図１６の表示装置の動作の一例を説明する回路図。 Ａ〜Ｃ；図１６の表示装置の動作の一例を説明する回路図。 Ａ〜Ｃ；図１６の表示装置の動作の一例を説明する回路図。 Ａ〜Ｃ；図１６の表示装置の動作の一例を説明する回路図。 Ａ〜Ｅ；表示装置の構成例を説明する回路図。 Ａ〜Ｄ；表示装置の構成例を説明する回路図。 表示装置の動作の一例を説明する回路図。 表示装置の動作の一例を説明する回路図。 表示装置の動作の一例を説明する回路図。 表示装置の動作の一例を説明する回路図。 表示装置の動作の一例を説明する回路図。 Ａ〜Ｄ；表示装置の構成例を説明する回路図。 表示装置の構成例を説明する回路図。 表示装置の構成例を説明する回路図。 表示装置の構成例を説明する回路図。 表示装置の構成例を説明する平面図。 表示装置の構成例を説明する平面図。 Ａ；表示装置の構成例を説明する平面図。Ｂ、Ｃ；同断面図。 表示装置の構成例を説明する断面図。 表示装置の構成例を説明する断面図。 Ａ−１、Ａ−２；表示装置の構成例を説明する平面図。Ｂ、Ｃ；同断面図。 Ａ〜Ｆ；表示装置の作製方法の一例を説明する断面図。 Ａ〜Ｅ；表示装置の作製方法の一例を説明する断面図。 Ａ〜Ｈ；電子機器の構成例を説明する図。 Ａ〜Ｄ；電子機器の構成例を説明する図。Ｅ〜Ｈ；表示装置の応用例を説明する図。 表示装置の構成例を説明する回路図。 表示装置の構成例を説明する回路図。
以下、本発明の実施の形態を説明する。本明細書に記載された発明の態様は、例えば、以
下の課題を解決することができる。なお、複数の課題の記載は、他の課題の存在を妨げる
ものではない。また、本発明の各態様は、下記の全ての課題を解決する必要はない。
課題としては、例えば、メモリを備えた画素に関する技術を提供すること、画素の開口率
を向上すること、配線抵抗を下げること、コンタクト抵抗を低減すること、電圧降下を低
減すること、消費電力を下げること、表示品位を向上すること、トランジスタのオフ電流
を低減すること等が挙げられる。
また、本発明の実施の形態は多くの異なる態様で実施することが可能であり、趣旨および
その範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であ
れば容易に理解される。従って、実施の形態の記載内容に限定して解釈されるものではな
い。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分は異なる
図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は
省略する。
また、ある一つの実施の形態で述べられている内容（一部の内容でもよい）は、その実施
の形態で述べられている別の内容（一部の内容でもよい）、および／又は、一つ若しくは
複数の別の実施の形態で述べられている内容（一部の内容でもよい）に対して、選択、組
み合わせ、又は置き換え等を行うことができる。実施の形態で述べられている内容とは、
各々の実施の形態において、参照されている一または複数の図に記載されている内容、お
よび文章で表現されている内容のことである。
また、ある一つの実施の形態で参照されている図（一部でもよい）は、その図の別の部分
、その実施の形態で参照されている別の図（一部でもよい）、および／又は、一つ若しく
は複数の別の実施の形態で参照されている図（一部でもよい）に対して、組み合わせるこ
とにより、別の構成例が記載された図を描くことができる。また、ある一つの実施の形態
で参照される図または記述された文章について、その一部分に基づいて、別の態様を構成
することは可能である。したがって、ある部分を述べる図または文章が記載されている場
合、その一部分の図または文章で表される別の態様も開示されている。
そのため、例えば、能動素子（トランジスタ、ダイオード等）、配線、受動素子（容量素
子、抵抗素子等）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、基板、モジ
ュール、装置、固体、液体、気体、動作方法、作製方法等が単数又は複数記載された図面
（断面図、平面図、回路図、ブロック図、フローチャート、工程図、斜視図、立面図、配
置図、タイミングチャート、構造図、模式図、グラフ、表、光路図、ベクトル図、状態図
、波形図、写真、化学式等）または文章において、その一部分を取り出して、発明の一態
様を構成することが可能であるものとする。
一例としては、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成
される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等
）を抜き出して、発明の一態様を構成することは可能である。別の一例としては、Ｎ個（
Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き
出して、発明の一態様を構成することは可能である。別の一例としては、Ｎ個（Ｎは整数
）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を
抜き出して、発明の一態様を構成することは可能である。
また、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具
体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に
理解される。したがって、ある一つの実施の形態において述べる図または文章において、
少なくとも一つの具体例が記載される場合、その具体例の上位概念から、本明細書で開示
されている発明の一態様を構成することが可能である。
また、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開
示されているものであり、発明の一態様を構成することが可能である。したがって、ある
内容について、図に記載されていれば、文章を用いて述べていなくても、その内容から、
本明細書で開示されている発明の一態様を構成することができる。同様に、図の一部を取
り出した図から、本明細書で開示されている発明の一態様を構成することができる。
また、能動素子（トランジスタ、ダイオード等）、受動素子（容量素子、抵抗素子等）等
が有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の
一態様を構成することが可能な場合がある。特に、端子の接続先が複数想定される場合に
は、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トラ
ンジスタ、ダイオード等）、受動素子（容量素子、抵抗素子等）等が有する一部の端子に
ついてのみ、その接続先を特定することによって、発明の実施の態様を構成することが可
能な場合がある。
また、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明の実施
態様を特定することが可能な場合があり、本明細書で開示される発明の態様はこのような
場合を含む。または、ある回路について、少なくとも機能を特定すれば、当業者であれば
、本明細書で開示される発明の態様を特定することが可能な場合がある。本明細書で開示
される発明の態様はこのような場合を含む。
（実施の形態１）
本実施の形態では表示装置について説明する。
図１を用いて、本実施の形態で示す表示装置（半導体装置ということもできる）の構成例
を説明する。表示装置は複数の画素を有する。図１には、１つの画素の断面構造を示す。
基板１０１の上方に、回路１０２、回路１０３、回路１０４が設けられている。それらの
回路１０２〜１０４の上方に、絶縁層１０５が設けられている。絶縁層１０５の上方に、
導電層１０６が設けられている。基板１０８の上方（図１の方向で見た場合は下方）には
、導電層１０９が設けられている。導電層１０６と導電層１０９の間には、媒質１０７が
設けられている。媒質１０７、導電層１０６、および導電層１０９を用いて、表示素子を
構成することが可能である。そして、導電層１０６は、回路１０２、回路１０３、および
／又は、回路１０４と接続されていることが可能である。導電層１０６は、回路１０２、
回路１０３、および／又は、回路１０４について、それらの全体、または、多くの部分を
覆って配置されることが可能である。ただし、本実施の形態は、これらに限定されない。
図１の構成例において、基板１０８または導電層１０９のいずれかを設けないことが可能
であり、回路１０２、回路１０３および回路１０４について、いずれかを設けないことが
可能である。
ここで、回路１０２は、一例として、信号（一例としては、画像信号）を、画素内に入れ
るか否かを制御する機能を有する。したがって、回路１０２は、選択用トランジスタ、ま
たは、スイッチング用トランジスタを有することが可能である。
ここで、回路１０３は、一例として、信号を保持する機能を有する。すなわち、回路１０
３は、メモリ機能を有する。回路１０３は、メモリとして、例えば、ＤＲＡＭ、ＳＲＡＭ
、不揮発性メモリ等を有する。さらに、回路１０３は、リフレッシュ回路を有することも
可能である。リフレッシュ回路によって、ＤＲＡＭのデータをリフレッシュすることがで
きる。したがって、回路１０３は、インバータ、クロックドインバータ、容量素子、アナ
ログスイッチ等を有することが可能である。
ここで、回路１０４は、一例として、媒質１０７に供給する電圧の極性を制御する機能を
有する。そのため、媒質１０７の種類によっては、回路１０４を設けない場合もある。よ
って、回路１０４は、インバータ、ソースフォロワ、アナログスイッチ等を有することが
可能である。このように、画素内にメモリを配置することにより、信号の書き換え頻度を
低くすることができるため、消費電力を低くすることができる。ただし、本実施の形態は
これらに限定されない。
回路１０２〜１０４が上記の機能を有する場合、回路１０２、回路１０３、および／又は
、回路１０４が有するトランジスタ、または配線は、透光性を有する材料を有して構成さ
れていることが可能である。例えば、トランジスタについて、ゲート電極、半導体層、ソ
ース電極又はドレイン電極に関して、その一部、または全部は、透光性を有する材料を有
して形成されることが可能である。そのため、トランジスタまたは配線を配置しても、光
を透過させることができる。同様に、ソース信号線、ゲート信号線、容量配線、電源線等
の配線も、透光性を有する材料を有して構成することが可能である。したがって、複数の
画素が配置された画素領域は、その領域のほとんどにおいて、光を透過させることができ
る。
なお、ソース信号線、ゲート信号線、容量配線、電源線等の配線は、その一部、または、
全部について、透光性を有する材料を有して構成されることが可能であるが、これに限定
されず、導電率の高い材料を有して構成することが可能である。つまり、透光性を有しな
い材料を有して構成することも可能である。例えば、透光性を有する層と、透光性を有し
ない層とを積層状態にすることも可能である。これらの場合、光を透過させる領域が狭く
なるため、開口率は低下するが、導電率が高いため、信号のなまりの低減、電圧降下の低
減が可能になる。
特に、画素を駆動するための回路、例えば、ゲートドライバ、ソースドライバ、共通電極
（対向電極）駆動回路等において、透光性を有しない層を有して、配線、および／又は、
トランジスタを構成することは可能である。ゲートドライバ、ソースドライバ、共通電極
（対向電極）駆動回路等においては、光を透過させる必要がない。そのため、導電率が高
い配線や電極を用いて、配線やトランジスタを構成することにより、信号のなまりの低減
、電圧降下の低減が可能になる。
なお、導電層１０６または導電層１０９は、透光性を有する材料を有して形成されること
が可能である。ここで、図１に示すように、導電層１０６の下に、回路１０２、回路１０
３、または、回路１０４を配置することが可能である。このとき、回路１０２、回路１０
３、または、回路１０４は、透光性を有する材料を有して形成されることが可能であるた
め、開口率を向上させることができる。または、透過型の表示装置を構成させることが可
能となる。つまり、画素内にメモリを配置しながら、透過型の表示装置を構成することが
できる。
なお、導電層１０６、および／又は、導電層１０９において、その一部に、透光性を有し
ない材料、つまり、導電率の高い材料を有することが可能である。導電層１０６の一部に
おいて、導電率の高い材料を有することにより、その部分で、光を反射させることができ
る。そのため、半透過型の表示装置を構成することが可能となる。
なお、導電層１０６の下には、回路１０２、回路１０３、または、回路１０４について、
少なくとも一つが配置されていればよい。または、導電層１０６の下には、回路１０２、
回路１０３、または、回路１０４について、それらの一部が配置されていればよい。
なお、導電層１０６は、画素電極としての機能を有することが可能である。または、導電
層１０９は、共通電極としての機能を有することが可能である。
ただし、導電層１０９は、基板１０８に形成されることに限定されない。基板１０１に形
成されることも可能である。
なお、媒質１０７の例としては、液晶、有機ＥＬ、無機ＥＬ、電気泳動材料、電子粉流体
、トナー等を有する場合がある。媒質１０７は、導電層１０６および導電層１０９によっ
て供給される電圧または電流によって、その光学特性が制御される。
図１では、１画素の中に回路１０２、回路１０３、回路１０４が設けられている例が示さ
れているが、本実施の形態は、これに限定されない。より多くの回路を設けることが可能
であるし、より少ない回路を設けることも可能である。
なお、基板１０１または基板１０８は、絶縁性を有する基板であることが望ましい。それ
らの一例としては、ガラス基板、プラスチック基板、フレキシブル基板、ＰＥＴ（ポリエ
チレンテレフタレート）基板、ステンレス・スチル・ホイル基板、ＳＯＩ基板、シリコン
基板、セラミック基板、石英基板、サファイア基板等をあげることができる。金属やステ
ンレス等の導電体でなる導電性基板の表面を絶縁材料で被覆したものを用いることもでき
る。基板としてガラスまたはプラスチックを用いることにより、光を透過させることが可
能となる。または、基板１０１、１０８として、プラスチック基板またはフレキシブル基
板を用いることにより、基板を曲げることが可能となり、破損しにくくすることが可能と
なる。
なお、基板１０１または基板１０８には、表面に、絶縁層を一層、または、複数層で形成
しておいてもよい。その絶縁層によって、基板中に含まれる不純物が拡散してしまうこと
を低減することが可能となる。
（実施の形態２）
本実施の形態では表示装置について説明する。
図２乃至図１４を用いて、本実施の形態で示す表示装置（半導体装置ということもできる
）の構成例を説明する。表示装置は複数の画素を有する。図２乃至図１４には、１つの画
素の断面構造を示す。
図２に示すように、基板１０１の上方に、導電層２０１ａ、２０１ｂが配置されている。
導電層２０１ａ、２０１ｂの上方に、絶縁層２０２が配置されている。絶縁層２０２の上
方に、半導体層２０３が配置されている。半導体層２０３または絶縁層２０２の上方に、
導電層２０４ａ、導電層２０４ｂおよび導電層２０４ｃが配置されている。導電層２０４
ａ、導電層２０４ｂ、導電層２０４ｃ、または半導体層２０３の上方には、絶縁層２０５
が配置されている。絶縁層２０５の上方に、導電層２０６が配置されている。導電層２０
４ｂは、絶縁層２０５に形成されたコンタクトホールを介して、導電層２０６と接続され
ている。半導体層２０３の上側と、導電層２０４ａ、２０４ｂの下側とが、接触し、接続
されている。
なお、導電層２０１ａおよび導電層２０１ｂは、同じ成膜工程を経て形成された膜（単層
または積層）に対してエッチング処理を行うことで形成することが可能である。この場合
、導電層２０１ａおよび導電層２０１ｂは概ね同じ材料を有する。同様に、導電層２０４
ａ、導電層２０４ｂおよび導電層２０４ｃは、同じ成膜工程を経て形成された膜（単層ま
たは積層）に対してエッチング処理を行うことで形成することが可能である。この場合、
導電層２０４ａと導電層２０４ｂと導電層２０４ｃとは、概ね同じ材料を有する。
導電層２０１ａは、トランジスタ２０７のゲート電極としての機能を有することが可能で
ある。または、導電層２０１ａは、ゲート信号線としての機能を有することが可能である
。導電層２０１ｂは、容量素子２０８、２０９の容量電極としての機能を有することが可
能である。または、導電層２０１ｂは、保持容量線としての機能を有することが可能であ
る。
絶縁層２０２は、トランジスタ２０７のゲート絶縁層としての機能を有することが可能で
ある。または、絶縁層２０２は、容量素子２０８、２０９の絶縁層としての機能を有する
ことが可能である。
導電層２０４ａ、２０４ｂは、トランジスタ２０７のソース電極またはドレイン電極とし
ての機能を有することが可能である。または、導電層２０４ａ、２０４ｂは、ソース信号
線またはビデオ信号線としての機能を有することが可能である。
導電層２０４ｃは、容量素子２０８の容量電極としての機能を有することが可能である。
または、導電層２０４ｃは、保持容量線としての機能を有することが可能である。
半導体層２０３は、トランジスタ２０７の活性層としての機能を有することが可能である
。または、半導体層２０３は、トランジスタ２０７のチャネル層としての機能を有するこ
とが可能である。または、半導体層２０３は、トランジスタ２０７の高抵抗領域としての
機能を有することが可能である。または、半導体層２０３は、トランジスタ２０７の不純
物領域としての機能を有することが可能である。
導電層２０６は、画素電極としての機能を有することが可能である。または、導電層２０
６は、容量素子２０９の容量電極としての機能を有することが可能である。
導電層２０６は、図１に示す導電層１０６に対応させることが可能である。または、絶縁
層２０５は、図１に示す絶縁層１０５に対応させることが可能である。
このように、導電層２０６の下方に、トランジスタ２０７や容量素子２０８等を配置する
ことが可能である。トランジスタ２０７や容量素子２０８等は、透光性を有するため、開
口率を高くすることが可能である。または、透過型表示装置を構成することが可能である
。そして、トランジスタ２０７や容量素子２０８、２０９を用いて、選択用トランジスタ
、メモリ、ＤＲＡＭ、ＳＲＡＭ、アナログスイッチ、インバータ、クロックドインバータ
等を構成することが可能である。
なお、トランジスタ２０７は、半導体層２０３の下側に導電層２０１ａが存在するため、
ボトムゲート型のトランジスタであると言うことができる。または、トランジスタ２０７
は、逆スタガ型のトランジスタであると言うことができる。または、トランジスタ２０７
は、半導体層２０３の上にチャネル保護膜がないため、チャネルエッチ型のトランジスタ
であると言うことができる。または、トランジスタ２０７は、薄膜トランジスタであると
言うことができる。
なお、トランジスタや容量素子の構成は、図２の構成に限定されない。他の様々な構成を
適用することが可能である。
例えば、チャネル部に対して、ゲート電極と反対側に電極を設けるようなトランジスタを
構成することが可能である。図３に、導電層２０６ａを半導体層２０３および絶縁層２０
５の上方に設けた場合の画素の構成例を示す。導電層２０６ａは、トランジスタ２０７の
バックゲートとして機能させることが可能である。導電層２０６ａには、導電層２０１ａ
とは異なる電位を供給することにより、トランジスタ２０７の動作を安定にさせることが
できる。または、導電層２０６ａには、導電層２０１ａと同じ電位を供給することにより
、トランジスタ２０７のチャネルが実質的に２倍になるため、実質的に移動度を高くする
ことができる。
なお、導電層２０６ａ、２０６は、同じ成膜工程を経て形成された膜（単層または積層）
に対してエッチング処理を行うことで形成することが可能である。この場合、導電層２０
６ａおよび導電層２０６は概ね同じ材料を有する。
なお、容量素子２０８は、図３に示すように、導電層２０４ｃと導電層２０１ｃとの間に
、半導体層２０３ａを設けることも可能である。ここで、半導体層２０３、２０３ａは、
同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行うこと
で形成することが可能である。この場合、半導体層２０３と半導体層２０３ａは、概ね同
じ材料を有する。
なお、周辺回路部（例えば、画素を駆動する回路部）のトランジスタと、画素部のトラン
ジスタの構成を異ならせることが可能である。一例として、画素部においては、図２のよ
うに、トランジスタ２０７には導電層２０６ａを設けない構成とし、一方、画素部を駆動
する回路においては、図３のように、トランジスタ２０７には導電層２０６ａを設ける構
成とすることが可能である。画素部を駆動する回路においては、トランジスタ２０７のし
きい値電圧を制御することが、非常に重要である。しかし、画素部においては、仮に、ト
ランジスタ２０７がノーマリーオン状態になっても、動作させることが可能な場合がある
。さらに、画素部では、導電層２０６ａを設けないことによって、開口率が低下すること
を防ぐことができる。したがって、画素部のトランジスタ２０７は導電層２０６ａを設け
ない構成とし、画素部を駆動する回路のトランジスタ２０７は、導電層２０６ａを設ける
構成とすることによって、表示装置を適切に動作させ、かつ、画素部の開口率を高くする
ことができる。
ただし、本実施の形態は、図３に限定されない。導電層２０６ａとは別の層を用いて、画
素を構成することができる。図４にその一例を示す。
絶縁層２０５と導電層２０６との間に、導電層４０６ａと絶縁層４０５を配置する。導電
層４０６ａは、トランジスタ２０７のバックゲートとして機能させることが可能である。
このように、導電層２０６とは別の層を用いることによって、導電層２０６の下に、トラ
ンジスタ２０７および導電層４０６ａを配置することができる。そのため、画素において
この構造のトランジスタ２０７を用いることにより、開口率を向上させることができる。
なお、導電層４０６ａと同じ層の導電膜を用いることにより、容量素子４０８を構成する
ことが可能である。容量素子４０８は、導電層４０６ｂと導電層２０１ｃとを用いて構成
することが可能である。または、容量素子４０９は、導電層４０６ｂと導電層２０６とを
用いて構成することが可能である。または、容量素子４０８ａは、導電層４０６ｂと導電
層２０４ｄとを用いて構成することが可能である。
なお、導電層２０１ａおよび導電層２０１ｃは、同じ成膜工程を経て形成された膜（単層
または積層）に対してエッチング処理を行うことで形成することが可能である。この場合
、導電層２０１ａと導電層２０１ｃは、概ね同じ材料を有する。なお、導電層２０４ａ、
２０４ｂ、２０４ｄは、同じ成膜工程を経て形成された膜（単層または積層）に対してエ
ッチング処理を行うことで形成することが可能である。この場合、導電層２０４ａ、導電
層２０４ｂおよび導電層２０４ｄは、概ね同じ材料を有する。導電層４０６ａ、４０６ｂ
は、同じ成膜工程を経て形成された膜（単層または積層）に対してエッチング処理を行う
ことで形成することが可能である。この場合、導電層４０６ａと導電層４０６ｂは、概ね
同じ材料を有する。
なお、図２、図３および図４において、トランジスタ２０７は、半導体層２０３の上に、
チャネル保護膜を配置しない場合の例を示す。ただし、本実施の形態は、これに限定され
ない。チャネル保護膜を配置することが可能である。一例として、図２のトランジスタ２
０７に、チャネル保護膜５０３を配置した場合を図５に示す。同様に、図３、図４の場合
も、チャネル保護膜を配置して、トランジスタを構成させることが可能である。図５のト
ランジスタ２０７においては、チャネル保護膜５０３を配置することにより、半導体層２
０３の厚さを薄くすることが可能となる。そのため、オフ電流を低減することが可能とな
る。または、Ｓ値（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕｅ）を小さくする
ことが可能となる。または、半導体層２０３と導電層２０４ａ、２０４ｂとのエッチング
時の選択比を考慮する必要がないため、自由に材料を選択することが可能となる。
図２乃至図５の構成例は、導電層２０４ａ、２０４ｂの下に、半導体層２０３が配置され
ていない領域を有する。本実施の形態は、これらの構成に限定されず、図６に示すように
、導電層２０４ａ、２０４ｂの下の全域に、半導体層２０３を配置するようにしてもよい
。その場合、チャネル保護膜５０３を設けないことも可能である。チャネル保護膜５０３
を設けない場合、多階調マスク（ハーフトーンマスクまたはグレートーンマスクとも言う
）を用いて、マスク（レチクル）数を低減することが可能である。例えば、次のような工
程を行えばよい。半導体層２０３、導電層２０４ａおよび導電層２０４ｂを構成する膜を
連続的に成膜する。レジストマスクを形成し、それらの層を同時にエッチングする。レジ
ストマスクのアッシング等を行って、導電層２０４ａおよび導電層２０４ｂのみをエッチ
ングするマスクを形成する。１枚の露光用マスクで、半導体層２０３のチャネル部分、な
らびに導電層２０４ａおよび導電層２０４ｂをエッチングするためのレジストマスクを形
成することが可能である。
図２乃至図６には、画素の構成例として、半導体層２０３の上側と導電層２０４ａ、２０
４ｂの下側とが接触し、電気的に接続されている構成例が示されている。もちろん、本実
施の形態は、これに限定されない。半導体層２０３の下側に接触し、電気的に接続された
導電層を設けることも可能である。以下、図７乃至図１０を参照して、このような構成例
を説明する。
図２において、半導体層２０３の上側と、導電層２０４ａ、２０４ｂの下側とが接触する
場合のトランジスタ２０７の断面図を、図７に示す。同様に、図３において、半導体層２
０３の上側と、導電層２０４ａ、２０４ｂの下側とが接触する場合のトランジスタ２０７
の断面図を、図８に示す。同様に、図４において、半導体層２０３の上側と、導電層２０
４ａ、２０４ｂの下側とが接触する場合のトランジスタ２０７の断面図を、図９に示す。
同様に、図６において、チャネル保護膜５０３を配置せず、かつ、半導体層２０３の上側
と、導電層２０４ａ、２０４ｂの下側とが接触する場合のトランジスタ２０７の断面図を
、図１０に示す。なお、図１０において、導電層２０６と、半導体層２０３とが接触する
部分においては、半導体層２０３が、十分にＮ型化、または、Ｐ型化されていることが望
ましい。つまり、これらの接触部分がオーミックコンタクトとなっていることが望ましい
。
なお、図２乃至図１０では、導電層２０４ａ、２０４ｂと半導体層２０３との間には、絶
縁層が設けられていない構成例が示されている。もちろん、本実施の形態は、これに限定
されない。導電層２０４ａ、２０４ｂと半導体層２０３との間に、絶縁層を設けることが
可能である。一例として、図２において、絶縁層１１０５を設けた場合の断面図を図１１
に示す。導電層２０４ａ、２０４ｂと、半導体層２０３とは、絶縁層１１０５に設けられ
たコンタクトホールを介して、接続されている。
なお、この場合、導電層２０４ａ、２０４ｂと同じレイヤーの導電層を用いて、チャネル
部に対して、ゲート電極と反対側に電極を設けることが可能である。その場合の例を図１
２に示す。導電層２０４ｅが、チャネル部に対して、ゲート電極と反対側に設けられてい
る。このように、導電層２０４ａと同じレイヤーで設けられているため、画素部において
、このようなトランジスタ構造を用いても、開口率が低下することを防ぐことができる。
なお、導電層２０４ａ、２０４ｂ、２０４ｅは、同じ成膜工程を経て形成された膜（単層
または積層）に対してエッチング処理を行うことで形成することが可能である。この場合
、導電層２０４ａと導電層２０４ｂと導電層２０４ｅは、概ね同じ材料を有する。
なお、図３乃至図１０の画素の場合も、図１１、図１２と同様のトランジスタ２０７を適
用することができる。
なお、絶縁層を介して配置された、各層の導電層同士を接続させる場合、絶縁層にコンタ
クトホールを開ける必要がある。その場合のコンタクト構造の例を図１３に示す。コンタ
クト構造１３０１の場合、導電層２０１ｂ、導電層２０４ｂ、および導電層２０６を電気
的に接続するために、絶縁層２０５および絶縁層２０２にコンタクトホールが形成されて
いる。これらのコンタクトホールは同時に形成される。この場合、マスク数（レチクル数
）やプロセス工程数を減らすことができる。しかし、導電層２０４ｂと導電層２０１ｂと
を接続させたい場合、導電層２０６を介して、接続させる必要があるため、コンタクト抵
抗が高くなる、またはレイアウト面積が大きくなる可能性がある。一方、コンタクト構造
１３０２のように、絶縁層２０２にコンタクトホールを開けて、導電層２０４ａと導電層
２０１ａとを直接接続させることも可能である。この場合、コンタクト抵抗が高くなる可
能性や、レイアウト面積が大きくなる可能性を低くすることが可能である。
導電層４０６ａ、４０６ｂが存在する場合のコンタクト構造の構成例を、図１４に示す。
コンタクト構造１４０１の場合、絶縁層４０５、２０５、２０２に、同時にコンタクトホ
ールを開けて、導電層２０１ａ、２０４ｂ、４０６ａ、２０６を接続している。この場合
、マスク数（レチクル数）やプロセス工程数を減らすことができる。しかし、導電層４０
６ａと導電層２０４ｂや導電層２０１ａとを接続させる場合、導電層２０６を介して、接
続させる必要があるため、コンタクト抵抗が高くなる、またはレイアウト面積が大きくな
る可能性がある。一方、コンタクト構造１４０２のように、絶縁層２０５および絶縁層２
０２にコンタクトホールを開けて、導電層４０６ｂと導電層２０４ｄ、導電層２０１ｃと
を直接接続させることも可能である。この場合、コンタクト抵抗が高くなる可能性や、ま
たはレイアウト面積が大きくなる可能性を低くすることが可能である。
なお、図２乃至図１２では、ボトムゲート型のトランジスタの場合の例を示すが、本実施
の形態は、これに限定されない。トップゲート型トランジスタを用いて構成することも可
能である。同様に、逆スタガ型のトランジスタに限定されず、プレーナ型トランジスタを
用いて構成することも可能である。
なお、図２乃至図１２に示す半導体層２０３は、単層構造または積層構造の半導体膜から
形成することができる。半導体層を形成する膜は、インジウム錫酸化物（Ｉｎｄｉｕｍ
Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、
有機インジウム、有機スズ、酸化亜鉛（ＺｎＯ）等の透光性を有する材料で形成すること
ができる。また、酸化亜鉛を含むインジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘ
ｉｄｅ：ＩＺＯ）、酸化亜鉛にガリウム（Ｇａ）をドープした材料、酸化スズ（ＳｎＯ２
）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛
酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物等で
形成してもよい。これらの材料でなる膜は、スパッタリング法により形成することができ
る。
なお、図１乃至図１４に示す導電層、例えば、導電層２０１ａ、２０１ｂ、２０４ａ〜２
０４ｅ、２０６、２０６ａ、４０６ａ、４０６ｂ等は、単層構造または積層構造の導電膜
から形成することができる。これらの導電層を形成する膜は、インジウム錫酸化物（Ｉｎ
ｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、酸化シリコンを含むインジウム錫酸化物（Ｉ
ＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛（ＺｎＯ）等の透光性を有する材料で形
成することができる。また、酸化亜鉛を含むインジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉ
ｎｃ Ｏｘｉｄｅ：ＩＺＯ）、酸化亜鉛にガリウム（Ｇａ）をドープした材料、酸化スズ
（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物等で形成してもよい。これらの材料でなる膜は、スパッタリング法により形成する
ことができる。ただし、積層構造の導電膜で、図１乃至図１４に示す導電層を形成する場
合には、積層構造における光透過率を十分に高くすることが望ましい。
なお、ソース信号線、ゲート信号線、容量配線、電源線等の配線は、その一部、または、
全部について、導電率の高い材料を有して構成することが可能である。つまり、透光性を
有しない材料を有して構成することも可能である。例えば、透光性を有する層と、透光性
を有しない層とを積層状態にすることも可能である。この場合の配線材料としては、例え
ば、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、
モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（
Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、ニオブ（Ｎｂ）、セリウム（Ｃｅ）、ク
ロム（Ｃｒ）等の金属材料、またはこれらの金属材料を主成分とする合金材料、またはこ
れらの金属材料を成分とする窒化物を用いて、単層又は積層で形成することができる。
なお、ある導電層の一つとしてＩＴＯを用い、別の一つとしてアルミニウムを用いた場合
、それらが接続した場合、化学反応が起きてしまう場合がある。したがって、化学反応が
起きることを避けるために、それらの間に、高融点材料を用いることが望ましい。例えば
、高融点材料の例としては、モリブデン、チタン、タングステン、タンタル、クロム等が
あげられる。そして、高融点材料を用いた膜の上に、導電率の高い材料を用いて、導電層
を多層膜とすることが好適である。導電率の高い材料としては、アルミニウム、銅、銀等
があげられる。例えば、導電膜を積層構造で形成する場合には、１層目をモリブデン、２
層目をアルミニウム、３層目をモリブデンの積層、若しくは、１層目をモリブデン、２層
目にネオジムを微量に含むアルミニウム、３層目をモリブデンの積層で形成することがで
きる。このような構成とすることによりヒロックを防止することができる。
図１乃至図１４に示す絶縁層、例えば、絶縁層１０５、２０２、２０５、４０５、１１０
５等は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、
酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニ
ウム膜、又は酸化タンタル膜の単層または積層で設けることができる。各々の絶縁層は、
スパッタ法等を用いて膜厚を５０ｎｍ以上２５０ｎｍ以下で形成することができる。例え
ば、絶縁層として、スパッタ法又はＣＶＤ法により酸化シリコン膜を１００ｎｍの厚さで
形成することができる。または、スパッタ法により酸化アルミニウム膜を１００ｎｍの厚
さで形成することができる。または、酸化シリコン、窒化シリコン、酸化窒化シリコン、
窒化酸化シリコン等の酸素又は窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボ
ン）等の炭素を含む膜や、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、
ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料か
らなる膜を単層又は積層構造で設けることができる。
また、図１乃至図１４に示す絶縁層は、カラーフィルタ、および／又は、ブラックマトリ
ックスとしての機能を有することが可能である。基板１０１側にカラーフィルタを設ける
ことにより、対向基板側にカラーフィルタを設ける必要がなくなり、２つの基板の位置を
調整するためのマージンが必要なくなるため、パネルの製造を容易にすることができる。
図２乃至図１４に示す半導体層、例えば、半導体層２０３として、例えば、Ｉｎ、Ｍ、ま
たはＺｎを含む酸化物半導体を用いることができる。ここで、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、
Ｍｎ、またはＣｏ等から選ばれた一の金属元素又は複数の金属元素を示す。また、Ｍとし
てＧａを用いる場合は、この材料からなる半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
とも呼ぶ。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物
元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているも
のがある。また、半導体層２０３には絶縁性の不純物を含ませても良い。当該不純物とし
て、酸化シリコン、酸化ゲルマニウム、酸化アルミニウム等に代表される絶縁性酸化物、
窒化シリコン、窒化アルミニウム等に代表される絶縁性窒化物、若しくは酸窒化シリコン
、酸窒化アルミニウム等の絶縁性酸窒化物が適用される。これらの絶縁性酸化物若しくは
絶縁性窒化物は、酸化物半導体の電気伝導性を損なわない濃度で添加される。酸化物半導
体に絶縁性の不純物を含ませることにより、該酸化物半導体の結晶化を抑制することがで
きる。酸化物半導体の結晶化を抑制することにより、薄膜トランジスタの特性を安定化す
ることが可能となる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸化シリコン等の不純物を含ませておくことで、
３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶化又は微結晶粒の生成
を防ぐことができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層をチャネル形成領域とする
薄膜トランジスタの製造過程では、熱処理を行うことでＳ値や電界効果移動度を向上させ
ることが可能であるが、そのような場合でも薄膜トランジスタがノーマリーオンになって
しまうのを防ぐことができる。また、当該薄膜トランジスタに熱ストレス、バイアススト
レスが加わった場合でも、しきい値電圧の変動を防ぐことができる。
薄膜トランジスタのチャネル形成領域に適用する酸化物半導体として上記の他にも、Ｉｎ
−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−
Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚ
ｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる
。すなわち、これらの酸化物半導体に結晶化を抑制し非晶質状態を保持させる不純物を加
えることによって、薄膜トランジスタの特性を安定化させることができる。当該不純物は
、酸化シリコン、酸化ゲルマニウム、酸化アルミニウム等に代表される絶縁性酸化物、窒
化シリコン、窒化アルミニウム等に代表される絶縁性窒化物、若しくは酸窒化シリコン、
酸窒化アルミニウム等の絶縁性酸窒化物等である。
一例として、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：１）を用いたスパッタ法で、半導体膜を形成することができる
。スパッタの条件としては、例えば、基板１０１とターゲットとの距離を３０ｍｍ〜５０
０ｍｍ、圧力を０．１Ｐａ〜２．０Ｐａ、直流（ＤＣ）電源出力を０．２５ｋＷ〜５．０
ｋＷ（直径８インチのターゲット使用時）、雰囲気をアルゴン雰囲気、酸素雰囲気、又は
アルゴンと酸素との混合雰囲気とすることができる。半導体膜の膜厚は、５ｎｍ〜２００
ｎｍ程度とすればよい。
上記のスパッタ法としては、スパッタ用電源に高周波電源を用いるＲＦスパッタ法や、Ｄ
Ｃスパッタ法、パルス的に直流バイアスを加えるパルスＤＣスパッタ法等を用いることが
できる。ＲＦスパッタ法は主に、絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主
に、金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置を用いてもよい。多元
スパッタ装置では、同一チャンバーで異なる膜を積層形成することも、同一チャンバーで
複数種類の材料を同時にスパッタして一の膜を形成することもできる。さらに、チャンバ
ー内部に磁界発生機構を備えたマグネトロンスパッタ装置を用いる方法（マグネトロンス
パッタ法）や、マイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法等を用
いてもよい。また、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれ
らの化合物を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイア
ススパッタ法等を用いてもよい。
なお、トランジスタ２０７のチャネル層として用いる半導体材料としては、酸化物半導体
に限られない。例えば、シリコン層（アモルファスシリコン層、微結晶シリコン層、多結
晶シリコン層又は単結晶シリコン層）をトランジスタ２０７のチャネル層として用いても
よい。他にも、トランジスタ２０７のチャネル層として、透光性を有する有機半導体材料
、カーボンナノチューブ、ガリウムヒ素やインジウムリン等の化合物半導体を用いてもよ
い。
なお、半導体層２０３を形成した後、窒素雰囲気下又は大気雰囲気下において、１００℃
〜６００℃、代表的には２００℃〜４００℃の熱処理を行うことが好ましい。例えば、窒
素雰囲気下で３５０℃、１時間の熱処理を行うことができる。この熱処理により島状の半
導体層２０３の原子レベルの再配列が行われる。この熱処理（光アニール等も含む）は、
島状の半導体層２０３中におけるキャリアの移動を阻害する歪みを解放できる点で重要で
ある。なお、上記の熱処理を行うタイミングは、半導体層２０３の形成後であれば特に限
定されない。
一例としては、以上の材料を用いて構成することで、半導体装置または表示装置を作製す
ることができる。
（実施の形態３）
本実施の形態では、表示装置について説明する。本実施の形態に係る表示装置は、映像信
号の入力を制御する機能を有する第１の回路と、映像信号を保持する機能を有する第２の
回路と、液晶素子等の表示素子に供給される電圧の極性を制御する機能を有する第３の回
路と、表示素子とを含む表示装置である。本実施の形態の表示装置は、画素に情報を記憶
するメモリ機能を備えている。
図１５に、表示装置（半導体装置ということもできる。）全体の回路図（ブロック図）を
示す。画素部１５０１には、複数の画素がマトリックス状に配置されている。画素部１５
０１の周辺には、画素部１５０１を駆動する、あるいは制御するための回路１５０２およ
び回路１５０３が配置されている。さらに、表示装置は、回路１５０２および回路１５０
３に信号を供給する回路１５０４を有する。
回路１５０２は、画素部１５０１に配置されているトランジスタのゲートの電位を制御す
る機能を有することが可能である。したがって、回路１５０２は、ゲート線駆動回路、ゲ
ートドライバ、または、スキャンドライバと呼ばれる回路の機能を有することが可能であ
る。回路１５０３は、画素部１５０１に配置されているトランジスタのソースまたはドレ
インの電位を制御する機能を有することが可能である。または、回路１５０３は、画素部
１５０１に、映像信号を供給する機能を有することが可能である。したがって、回路１５
０３は、ソース線駆動回路、ソースドライバ、または、データドライバと呼ばれる回路の
機能を有することが可能である。回路１５０３は、アナログスイッチのみを有して回路を
構成することも可能である。回路１５０２、１５０３には、クロック信号、スタートパル
ス信号、ラッチ信号、映像信号、対向電圧反転信号等、さまざまな信号が入力される。そ
のような信号は、回路１５０４から、回路１５０２、１５０３に供給される。したがって
、回路１５０４は、コントローラ、パルスジェネレータ等と呼ばれる機能を有することが
可能である。
次に、画素部１５０１に配置される画素の例を図１６に示す。図１６は、１画素分の回路
図を示している。画素は、回路１０２、回路１０３、回路１０４、容量素子１６１２、お
よび画素電極を有する表示素子１６１３を有する。なお、本発明の実施の形態の一形態は
、これらに限定されない。
回路１０２は、スイッチ１６０２を有する。回路１０３は、インバータ１６０３、容量素
子１６０４、１６０５を有する。回路１０４は、スイッチ１６０６、１６０７を有する。
ここで、インバータ１６０３は、信号を反転させる機能を備えていてもよいし、あるいは
、出力をハイインピーダンス状態（フローティング状態）にする機能を備えていてもよい
。
スイッチ１６０２は、配線１６０１と接続されている。容量素子１６０５は、配線１６１
１とスイッチ１６０２との間に接続されている。容量素子１６０４は、配線１６１０とイ
ンバータ１６０３の出力端子との間に接続されている。インバータ１６０３の入力端子は
、スイッチ１６０２に接続されている。インバータ１６０３の出力端子は、容量素子１６
０４と接続されている。配線１６０８と、配線１６０９とは、スイッチ１６０６、１６０
７を介して、接続されている。スイッチ１６０６は、インバータ１６０３の出力信号、ま
たは、容量素子１６０４に保持された信号によって、オンとオフ（導通と非導通）が制御
される。スイッチ１６０７は、インバータ１６０３の入力信号、または、容量素子１６０
５に保持された信号によって、オンとオフ（導通と非導通）が制御される。表示素子１６
１３は、スイッチ１６０７とスイッチ１６０６の間のノードと、配線１６１５との間に接
続されている。容量素子１６１２は、スイッチ１６０７とスイッチ１６０６の間のノード
、または、表示素子１６１３の画素電極と、配線１６１４との間に接続されている。
図１６の構成例において、容量素子１６１２は、省略することが可能である。または、容
量素子１６０４は、省略することが可能である。
図１６に示す回路図と、図１に示す断面図とを対応させると、一例としては、導電層１０
９は、対向電極または共通電極に対応させることができる。また、導電層１０９は配線１
６１５と対応させることができる。または、表示素子１６１３は、媒質１０７を有すると
言うことができる。または、導電層１０６は、画素電極としての機能を有し、表示素子１
６１３が有する画素電極と対応させることができる。
なお、配線１６１０と配線１６１１とを互いに接続して、１つの配線として形成すること
が可能である。なお、配線１６１０、および／又は、配線１６１１を、配線１６０８、配
線１６０９および配線１６１４に接続することで、１つの配線として形成することが可能
である。なお、配線１６１４は、配線１６０８、配線１６０９、配線１６１０、または、
配線１６１１に接続することで、１つの配線として形成することが可能である。
スイッチ１６０２は、配線１６０１に供給される信号を画素内（または、容量素子１６０
５、１６０４、インバータ１６０３）に入力するか否かを制御する機能を有することが可
能である。したがって、スイッチ１６０２は、スイッチング用、または、選択用としての
機能を有するということが可能である。
配線１６０１は、図１５に示す回路１５０３に電気的に接続されている。したがって、回
路１５０３から配線１６０１に、映像信号が供給されることが可能である。そのため、配
線１６０１は、ソース線、ソース信号線、データ線、データ信号線等と呼ばれることが可
能である。
なお、配線１６０１は、透光性を有する材料で形成することにより、開口率を高くするこ
とができる。ただし、本実施の形態は、これに限定されない。例えば、配線１６０１は、
非透光性であり、導電率の高い材料で形成することにより、信号遅延を低減させることが
可能である。また、配線１６０１を、導電率の高い材料でなる層と、透光性を有する材料
で形成された層との積層膜で形成することが可能である。
スイッチ１６０２を介して画素に入力された信号は、容量素子１６０５に保持される。容
量素子１６０５は、信号を保持する機能を有する。したがって、容量素子１６０５は、メ
モリであるということが可能である。さらに、容量素子１６０５は、時間の経過に伴い、
保持した信号が減衰していく可能性があるため、ＤＲＡＭであるということが可能である
。
インバータ１６０３は、容量素子１６０５に保持された信号、または、スイッチ１６０２
を介して配線１６０１から供給された信号を、反転して出力する機能を有する。そして、
インバータ１６０３から出力された信号は、容量素子１６０４に保持される。さらに、容
量素子１６０４は、時間の経過に伴い、保持した信号が減衰していく可能性があるため、
ＤＲＡＭであるということが可能である。
インバータ１６０３が配置されているため、通常、容量素子１６０５に保持された信号と
、容量素子１６０４に保持された信号とは、互いに反転した信号となっている。したがっ
て、一方がＨ信号（高レベルの信号）の場合は、他方がＬ信号（低レベルの信号）となる
ことが多い。ただし、インバータ１６０３が信号を出力しない場合、例えば、出力がハイ
インピーダンス状態になっている場合は、この限りではない。
スイッチ１６０６は、配線１６０８の電位を、容量素子１６１２、または、表示素子１６
１３に供給するか否かを制御する機能を有する。同様に、スイッチ１６０７は、配線１６
０９の電位を、容量素子１６１２、または、表示素子１６１３に供給するか否かを制御す
る機能を有する。
このように、容量素子１６０５に保持された信号と、容量素子１６０４に保持された信号
とは、互いに反転している場合が多いため、スイッチ１６０６とスイッチ１６０７とは、
一方がオン状態（導通状態）にあり、他方がオフ状態（非導通状態）にあることが多い。
したがって、その場合は、表示素子１６１３には、配線１６０９か配線１６０８かどちら
かの電位が供給されることとなる。このとき、配線１６０９の電位と、配線１６０８の電
位とが異なっていれば、表示素子１６１３に供給される電位も異なるため、表示素子１６
１３を異なる状態（例えば、透過と非透過、発光と非発光、明と暗、散乱と透過）等に制
御することができる。そのため、表示状態を変えることができ、階調を表現して、画像を
表示することが可能となる。
次に、図１６に示す回路の動作の一例を示す。まず、図１７Ａに示すように、配線１６０
１からＨ信号が供給されるとする。スイッチ１６０２がオンになっていれば、容量素子１
６０５に、Ｈ信号が入力される。容量素子１６０４には、インバータ１６０３を介して、
Ｌ信号が入力される。
次に、図１７Ｂに示すように、スイッチ１６０２がオフする。すると、容量素子１６０４
、１６０５に保存された信号は、そのまま保持される。容量素子１６０４には、Ｌ信号が
保存され、容量素子１６０５には、Ｈ信号が保存される。したがって、スイッチの制御端
子に、Ｈ信号が供給された時にオン状態になり、Ｌ信号が供給された時にはオフ状態にな
るものだとすると、スイッチ１６０６はオフし、スイッチ１６０７はオンする。したがっ
て、表示素子１６１３の画素電極には、配線１６０９の電位Ｖ１が供給されることとなる
。配線１６１５に、電位Ｖｃｏｍが加えられているとすると、表示素子１６１３には、Ｖ
１とＶｃｏｍの差の電圧が加わることとなる。このとき、電位Ｖ１のほうが、電位Ｖｃｏ
ｍよりも大きければ、表示素子１６１３に、正極性の電圧が加わることとなる。仮に、表
示素子１６１３が、ノーマリーブラック（電圧を供給しないときには、黒状態となる場合
）であれば、表示素子１６１３は白を表示することとなる。逆に、表示素子１６１３が、
ノーマリーホワイト（電圧を供給しないときには、白状態となる場合）であれば、表示素
子１６１３は黒を表示することとなる。
次に、表示素子１６１３を交流駆動する必要がある場合には、つまり、例えば表示素子１
６１３が液晶素子である場合には、表示素子１６１３に負極性の電圧を加える必要がある
。そのときには、図１７Ｃに示すように、配線１６０９の電位を、Ｖ１からＶ２に変化さ
せる。このとき、電位Ｖ２は、電位Ｖｃｏｍよりも低い電位となっている。そして、一例
としては、Ｖ１−Ｖｃｏｍと、Ｖｃｏｍ−Ｖ２とは、概ね同じ大きさとなっている。その
結果、表示素子１６１３に、負極性の電圧が加わることとなる。その後、ある周期毎に、
図１７Ｂと図１７Ｃとを交互に繰り返すことにより、表示素子１６１３を交流駆動するこ
とができる。
このとき、配線１６０１から、信号を入れ直さなくても、容量素子１６０５、１６０４に
信号が保持されているので、図１７Ｂと図１７Ｃとを交互に繰り返すことにより、表示素
子１６１３を交流駆動することができる。そのため、消費電力を低減することが可能とな
る。そして、容量素子１６０４、１６０５の信号をリフレッシュする必要が出てきたとき
、または、信号を書き換える必要が生じたときには、図１７Ａに戻って、再度、配線１６
０１から信号を入力する。
図１７Ａ〜図１７Ｃでは、配線１６０１からＨ信号が入力された場合の動作について述べ
たが、Ｌ信号が入力される場合も同様な動作をする。その一例を図１８Ａ〜図１８Ｃに示
す。
まず、図１８Ａに示すように、配線１６０１からＬ信号が供給されるとする。スイッチ１
６０２がオンになっていれば、容量素子１６０５に、Ｌ信号が入力される。容量素子１６
０４には、インバータ１６０３を介して、Ｈ信号が入力される。
次に、図１８Ｂに示すように、スイッチ１６０２がオフする。すると、容量素子１６０４
、１６０５に保存された信号は、そのまま保持される。容量素子１６０４には、Ｈ信号が
保存され、容量素子１６０５には、Ｌ信号が保存される。したがって、スイッチ１６０６
はオンし、スイッチ１６０７はオフする。したがって、表示素子１６１３の画素電極には
、配線１６０８の電位Ｖ３が供給されることとなる。配線１６１５に、電位Ｖｃｏｍが加
えられているとすると、表示素子１６１３には、Ｖ３とＶｃｏｍの差の電圧が加わること
となる。このとき、電位Ｖ３と電位Ｖｃｏｍとが概ね同じ電位であれば、表示素子１６１
３には、ほとんど電圧が加わらないこととなる。仮に、表示素子１６１３が、ノーマリー
ブラック（電圧を供給しないときには、黒状態となる場合）であれば、表示素子１６１３
は黒を表示することとなる。逆に、表示素子１６１３が、ノーマリーホワイト（電圧を供
給しないときには、白状態となる場合）であれば、表示素子１６１３は白を表示すること
となる。
次に、表示素子１６１３を交流駆動する必要がある場合には、つまり、例えば表示素子１
６１３が液晶素子である場合には、図１８Ｃに示すように、配線１６０９の電位を、Ｖ１
からＶ２に変化させる。しかし、配線１６０８の電位は変化させない。その結果、配線１
６０９の電位が変化しても、表示素子１６１３には、ほとんど電圧が加わらないこととな
る。その後、ある周期毎に、図１８Ｂと図１８Ｃとを交互に繰り返すこととなる。そして
、容量素子１６０４、１６０５の信号をリフレッシュする必要が出てきたとき、または、
信号を書き換える必要が出てきたときには、図１８Ａに戻って、再度、配線１６０１から
信号を入力する。
このように、配線１６０１から、Ｈ信号を入れた場合でも、Ｌ信号を入れた場合でも、交
流駆動、または、反転駆動を行いながら、表示させることができる。
なお、図１７Ａ〜図１７Ｃ、ならびに図１８Ａ〜図１８Ｃに示す駆動方法では、表示素子
１６１３の極性を反転させる場合、つまり、交流駆動を行っている場合、配線１６１５の
電位を変化させなかった。しかし、配線１６１５の電位を変化させることにより、配線１
６０９の電位の振幅（Ｖ１とＶ２の差）を小さくすることができる。これは、配線１６１
５の電位、つまり、対向電極または共通電極の電位を変化させることであり、コモン反転
駆動と呼ばれている。
そこで、コモン反転駆動を行う場合の動作方法を、図１９Ａ〜図１９Ｃ、ならびに図２０
Ａ〜図２０Ｃに示す。
まず、図１９Ａに示すように、配線１６０１からＨ信号が供給されるとする。スイッチ１
６０２がオンになっていれば、容量素子１６０５に、Ｈ信号が入力される。容量素子１６
０４には、インバータ１６０３を介して、Ｌ信号が入力される。
次に、図１９Ｂに示すように、スイッチ１６０２がオフする。すると、容量素子１６０４
、１６０５に保存された信号は、そのまま保持される。容量素子１６０４には、Ｌ信号が
保存され、容量素子１６０５には、Ｈ信号が保存される。そのため、スイッチ１６０６は
オフし、スイッチ１６０７はオンする。したがって、表示素子１６１３の画素電極には、
配線１６０９の電位Ｖ５が供給されることとなる。配線１６１５に、電位Ｖ６が加えられ
ているとすると、表示素子１６１３には、Ｖ５とＶ６の差の電圧が加わることとなる。こ
のとき、電位Ｖ５のほうが、電位Ｖ６よりも大きければ、表示素子１６１３に、正極性の
電圧が加わることとなる。仮に、表示素子１６１３が、ノーマリーブラック（電圧を供給
しないときには、黒状態となる場合）であれば、表示素子１６１３は白を表示することと
なる。逆に、表示素子１６１３がノーマリーホワイト（電圧を供給しないときには、白状
態となる場合）であれば、表示素子１６１３は黒を表示することとなる。
なお、このとき、配線１６１４に供給される電位は特定の値に限定されない。しかし、配
線１６１５に供給される電位と同じ振幅で、配線１６１４の電位も変化させることが望ま
しい。したがって、一例としては、配線１６１４には、配線１６１５と同じ電位が供給さ
れることが望ましい。ただし、本実施の形態はこれに限定されない。
次に、表示素子１６１３を交流駆動する必要がある場合には、つまり、例えば表示素子１
６１３が液晶素子である場合には、表示素子１６１３に負極性の電圧を加える必要がある
。そのときには、図１９Ｃに示すように、配線１６０９の電位を、Ｖ５からＶ６に変化さ
せる。そして、配線１６０８、配線１６１５および配線１６１４の電位を、Ｖ６からＶ５
に変化させる。このとき、電位Ｖ６は、電位Ｖ５よりも低い電位となっている。その結果
、表示素子１６１３に、負極性の電圧が加わることとなる。その後、ある周期毎に、図１
９Ｂと図１９Ｃとを交互に繰り返すことにより、表示素子１６１３を交流駆動することが
できる。そして、容量素子１６０４、１６０５の信号をリフレッシュする必要が出てきた
とき、または、信号を書き換える必要が出てきたときには、図１９Ａに戻って、再度、配
線１６０１から信号を入力する。
このとき、配線１６１５の電位も変化させるため、配線１６０９の電位の変化量（振幅）
を小さくすることができる。そのため、消費電力を低減することが可能となる。
図１９Ａ〜図１９Ｃでは、配線１６０１からＨ信号が入力された場合の動作について述べ
たが、Ｌ信号が入力される場合も同様な動作をする。その一例を図２０Ａ〜図２０Ｃに示
す。
まず、図２０Ａに示すように、配線１６０１からＬ信号が供給されるとする。スイッチ１
６０２がオンになっていれば、容量素子１６０５に、Ｌ信号が入力される。容量素子１６
０４には、インバータ１６０３を介して、Ｈ信号が入力される。
次に、図２０Ｂに示すように、スイッチ１６０２がオフする。すると、容量素子１６０４
、１６０５に保存された信号は、そのまま保持される。容量素子１６０４には、Ｈ信号が
保存され、容量素子１６０５には、Ｌ信号が保存される。よって、スイッチ１６０６はオ
ンし、スイッチ１６０７はオフする。したがって、表示素子１６１３の画素電極には、配
線１６０８の電位Ｖ６が供給されることとなる。配線１６１５に、電位Ｖ６が加えられて
いるとすると、表示素子１６１３には、ほとんど電圧が加わらないこととなる。仮に、表
示素子１６１３がノーマリーブラック（電圧を供給しないときには、黒状態となる場合）
であれば、表示素子１６１３は黒を表示することとなる。逆に、表示素子１６１３がノー
マリーホワイト（電圧を供給しないときには、白状態となる場合）であれば、表示素子１
６１３は白を表示することとなる。
次に、表示素子１６１３を交流駆動する必要がある場合には、つまり、例えば表示素子１
６１３が液晶素子である場合には、図２０Ｃに示すように、配線１６０９の電位を、Ｖ５
からＶ６に変化させる。さらに、配線１６０８、配線１６１４および配線１６１５の電位
を、Ｖ６からＶ５に変化させる。その結果、配線１６１４の電位が変化しても、表示素子
１６１３には、ほとんど電圧が加わらないこととなる。その後、ある周期毎に、図２０Ｂ
と図２０Ｃとを交互に繰り返すこととなる。そして、容量素子１６０４、１６０５の信号
をリフレッシュする必要が出てきたとき、または、信号を書き換える必要が出てきたとき
には、図２０Ａに戻って、再度、配線１６０１から信号を入力する。
このように、配線１６０１から、Ｈ信号を入れた場合でも、Ｌ信号を入れた場合でも、交
流駆動、または、反転駆動を行いながら、表示させることができる。そして、映像信号の
振幅を小さくすることができる。さらに、映像信号を再度入力しなくても、反転駆動を行
うことができるため、消費電力を低減することができる。
（実施の形態４）
本実施の形態では、表示装置（半導体装置）が有する回路について、図面を参照して説明
する。
図２１Ａ〜図２１Ｅに、図１６等に示すインバータ１６０３の具体例について示す。図２
１Ａは、インバータ１６０３をＣＭＯＳ構成にした場合の例を示す。Ｐチャネル型トラン
ジスタ２１０１とＮチャネル型トランジスタ２１０２が、配線２１０４と配線２１０３と
の間に、直列に接続されている。このＣＭＯＳ構成は、配線２１０３に低い電圧が供給さ
れる機能を有し、配線２１０４に高い電圧が供給される機能を有する。このようなＣＭＯ
Ｓ構成にすることにより、貫通電流を低減できるため、消費電力を低くすることができる
。
なお、配線２１０３、または、配線２１０４には、時間的に変化しない電圧を供給するこ
とが可能ではあるが、これに限定されず、パルス状の信号を加えることが可能である。
なお、半導体層として、多結晶シリコン半導体を用いる場合だけでなく、酸化物半導体を
用いる場合も、Ｐチャネル型のトランジスタを構成することが可能である。例えば、アク
セプタとなるドーパント（例えばＮ、Ｂ、Ｃｕ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｐ、Ａｓ、なら
びにこれらの混合物）を用いた置換ドーピングによって、さまざまなＰ型ドーパントとド
ーピング法を利用してＰ型亜鉛酸化物膜を実現することができる。ただし、本実施の形態
は、これに限定されない。
図２１Ｂには、Ｐチャネル型トランジスタ２１０１のかわりに、抵抗素子２１０１ａが用
いられたインバータ１６０３の構成例を示す。抵抗素子２１０１ａとして、Ｎチャネル型
トランジスタ２１０２が有する半導体層と同じレイヤーの半導体層を用いることが可能で
ある。したがって、例えば、酸化物半導体を用いて、抵抗素子２１０１ａを形成すること
が可能である。その場合、Ｎチャネル型トランジスタ２１０２が有するチャネル層として
用いられる酸化物半導体層と、抵抗素子２１０１ａとして用いられる酸化物半導体層とは
、同じレイヤーに存在する層で構成することが可能である。
図２１Ｃには、Ｐチャネル型トランジスタ２１０１のかわりに、トランジスタ２１０１ｂ
が用いられたインバータ１６０３の構成例を示す。トランジスタ２１０１ｂは、ダイオー
ド接続されている。なお、トランジスタ２１０１ｂをディプレーション型（ノーマリーオ
ン）のトランジスタとし、ゲートとソースの間の電圧が０Ｖ以下でも、オンして電流が流
れるようにすることが可能である。なお、Ｎチャネル型トランジスタ２１０２とトランジ
スタ２１０１ｂとは、同じ極性であるため、プロセス工程を低減することが可能となる。
図２１Ｄには、ブートストラップ機能を有するインバータ１６０３の一例を示す。トラン
ジスタ２１０１ｃ、トランジスタ２１０１ｄ、トランジスタ２１０２ａおよびトランジス
タ２１０２ｂを有する。そして、トランジスタ２１０１ｄのゲートの電位を、ブートスト
ラップ動作により、十分に高くなるようにする。その結果、配線２１０４ｂの電位を、そ
のまま出力させることができる。なお、図２１Ｄのインバータ１６０３は、配線２１０３
ａおよび配線２１０３ｂには低い電圧が供給される機能を有し、配線２１０４ａ、および
配線２１０４ｂには、高い電圧が供給される機能を有する。なお、配線２１０３ａと配線
２１０３ｂを接続させ、一つの配線にまとめてもよい。同様に、配線２１０４ａと配線２
１０４ｂを接続させ、一つの配線にまとめてもよい。なお、トランジスタ２１０１ｃ、２
１０２ａ、２１０２ｂ、２１０１ｄは、同じ極性であるため、プロセス工程を低減するこ
とが可能となる。
なお、図２１Ｂから図２１Ｄまでにおいて、トランジスタがＮチャネル型の場合について
述べたが、これに限定されない。Ｐチャネル型にした場合も、同様に形成することができ
る。一例として、図２１Ｃのトランジスタ２１０１ｂ、２１０２をＰチャネル型にした場
合の例を、図２１Ｅに示す。Ｐチャネル型トランジスタ２１０１ｐ、およびＰチャネル型
トランジスタ２１０２ｐを用いてインバータを構成している。
次に、図１６等に示すスイッチ１６０２、１６０６、１６０７等の具体例について示す。
スイッチ１６０２、１６０６、１６０７は、アナログスイッチ、または、トランスファー
ゲートと呼ばれることが可能である。図２２Ａ〜図２２Ｄにスイッチ１６０２の構成例を
示す。なお、他のスイッチ１６０６、スイッチ１６０７等もスイッチ１６０２と同様に構
成することができる。
図２２Ａは、ＣＭＯＳ構成によるスイッチ１６０２の構成例を示す。スイッチ１６０２を
、Ｐチャネル型トランジスタ２２０２とＮチャネル型トランジスタ２２０１を並列に接続
させることで、構成している。なお、Ｐチャネル型トランジスタ２２０２のゲートとＮチ
ャネル型トランジスタ２２０１のゲートには、互いに反転した信号を供給されることが望
ましい。それにより、Ｐチャネル型トランジスタ２２０２およびＮチャネル型トランジス
タ２２０１を、同時にオンオフすることができる。このようなＣＭＯＳ構成にすることに
より、Ｐチャネル型トランジスタ２２０２およびＮチャネル型トランジスタ２２０１のゲ
ートに供給する電圧の振幅値を小さくすることができる。よって、消費電力を低減するこ
とが可能となる。
図２２Ｂには、Ｐチャネル型トランジスタを用いず、Ｎチャネル型トランジスタ２２０１
を用いたスイッチ１６０２の構成例を示す。図２２Ｃには、マルチゲート構造のＮチャネ
ル型トランジスタ２２０１で設けられたスイッチ１６０２の構成例を示す。
なお、図２２Ｂ、図２２Ｃの構成例ではトランジスタ２２０１がＮチャネル型であるが、
スイッチ１６０２の構成はこれに限定されない。例えば、Ｐチャネル型のトランジスタで
も、同様にスイッチを構成することができる。一例として、図２２ＢのＮチャネル型トラ
ンジスタ２２０１をＰチャネル型にした場合のスイッチ１６０２の構成例を、図２２Ｄに
示す。Ｐチャネル型トランジスタ２２０１ｐを用いてスイッチ１６０２が構成されている
。
次に、図２１Ａ〜図２１Ｅおよび図２２Ａ〜図２２Ｄで示す回路を用いて、図１６乃至図
２０Ｃに開示されている回路を構成した場合の一例を、図２３に示す。図２３では、スイ
ッチ１６０２、１６０６、１６０７は、図２２Ｂの回路で構成され、インバータ１６０３
は図２１Ｃの回路で構成されている。したがって、図２３の回路は、すべて同じ極性のト
ランジスタを用いて構成されることとなる。そのため、プロセス工程数を低減することが
可能となる。もちろん、本実施の形態は、これに限定されず、他の構成を適用することも
可能である。
図２３の回路では、トランジスタ１６０２ａのゲートは配線２３０１と接続されている。
配線２３０１は、図１５における回路１５０２と接続されていることが可能である。した
がって、回路１５０２から配線２３０１に、選択信号が供給されることが可能である。そ
のため、配線２３０１は、ゲート線、ゲート信号線、スキャン線、スキャン信号線、等と
呼ばれることが可能である。
なお、配線２３０１として、透光性を有する材料で形成されている配線を用いることによ
り、開口率を高くすることができる。ただし、本実施の形態は、これに限定されない。例
えば、配線２３０１は、非透光性であり、導電率の高い材料で形成することにより、信号
遅延を低減させることが可能である。なお、配線２３０１を、導電率の高い材料で形成す
る場合、透光性を有する材料で形成された層を用いて、多層状態として、配線を形成する
ことが可能である。
そして、図２３では、表示素子１６１３として、液晶素子１６１３ａが用いられている。
スイッチ１６０２、スイッチ１６０６、スイッチ１６０７として、それぞれ、トランジス
タ１６０２ａ、トランジスタ１６０６ａ、トランジスタ１６０７ａを配置した。
なお、図２３では、容量素子１６０５と容量素子１６０４とは、どちらも、配線１６１０
に接続されている。つまり、配線１６１１を省略して、配線１６１０にまとめたというこ
とができる。
なお、図２３では、容量素子１６１２は、省略したが、設けても良い。
なお、配線２１０３は、配線１６１０と接続して、一本の配線にまとめても良い。
図２３では、インバータ１６０３として、図２１Ｃの構成が用いられている。この場合、
インバータ１６０３に入力される信号によっては、トランジスタ２１０１ｂ、２１０２に
電流が流れ続ける可能性がある。つまり、インバータ１６０３に貫通電流が流れる可能性
がある。その場合、インバータ１６０３で余分な電力を消費してしまうおそれがある。
そこで、駆動方法を工夫することにより、貫通電流を低減することが可能である。図２４
から図２７に、インバータ１６０３の貫通電流を低減する場合の駆動方法を示す。考え方
としては、配線２１０４の電位を、ずっと高い電位のままにしておくのではなく、高くし
続けることが不要になったら、電位を下げるようにする、というものである。その結果、
トランジスタ２１０１ｂがオフし、貫通電流が流れてしまうことを低減することができる
。その場合、出力がハイインピーダンス状態となる場合がある。
まず、図２４に示すように、配線１６０１から、トランジスタ１６０２ａを通って、Ｈ信
号を入力する。このとき、配線２１０４の電位Ｖ７は、配線２１０３の電位よりも高くな
っている。すると、Ｎチャネル型トランジスタ２１０２がオンして、容量素子１６０４に
、Ｌ信号を出力する。このとき、トランジスタ２１０１ｂもオンするが、オン抵抗の差に
より、Ｌ信号が出力される。そのとき、貫通電流は流れ続ける。そのためには、Ｎチャネ
ル型トランジスタ２１０２のチャネル幅Ｗとチャネル長Ｌの比であるＷ／Ｌが、トランジ
スタ２１０１ｂのＷ／Ｌよりも、大きいことが望ましい。
次に、図２５に示すように、配線２１０４の電位を電位Ｖ８へと下げる。ここで、Ｖ７＞
Ｖ８であり、電位Ｖ８は、配線２１０３の電位と概ね等しい。その結果、トランジスタ２
１０１ｂがオフするため、貫通電流が流れることを低減することができる。そして、容量
素子１６０４が保持する信号は、Ｌ信号のまま保たれる。
なお、このとき、トランジスタ１６０２ａもオフになっているが、トランジスタ１６０２
ａがオフになるタイミングは、配線２１０４の電位を変化させる時の、前でも、後でも、
または、同時でも、どちらでも可能である。
なお、このときの配線２１０４の電位Ｖ８は、配線２１０３の電位と同程度であればよい
。電位Ｖ８は、配線２１０３の電位よりもトランジスタ２１０１ｂのしきい値電圧分だけ
高くなった電位よりも低ければよい。より好ましくは、配線２１０３の電位と等しいこと
が望ましい。その結果、必要となる電位の数を減らすことができ、装置を小型化すること
が可能となる。
図２４、図２５には、配線１６０１からＨ信号が入力された場合を示すが、Ｌ信号が入力
される場合も同様であり、その場合を図２６、図２７に示す。まず、図２６に示すように
、配線１６０１から、トランジスタ１６０２ａを通って、Ｌ信号を入力する。このとき、
配線２１０４の電位Ｖ７は、配線２１０３の電位よりも高くなっている。そして、Ｎチャ
ネル型トランジスタ２１０２がオフしているため、トランジスタ２１０１ｂがオンして、
容量素子１６０４に、Ｈ信号を出力する。このとき、Ｎチャネル型トランジスタ２１０２
がオフしているため、貫通電流は流れない。なお、このときのＨ信号は、配線２１０４の
電位Ｖ７よりも、トランジスタ２１０１ｂのしきい値電圧分だけ低い電位となるが、トラ
ンジスタ１６０６ａがオンする電圧であれば、動作には問題はない。
次に、図２７に示すように、配線２１０４の電位を電位Ｖ８へと下げる。ここで、Ｖ７＞
Ｖ８である。その結果、トランジスタ２１０１ｂがオフする。そして、容量素子１６０４
が保持する信号は、Ｈ信号のまま保たれる。このとき、インバータ１６０３の出力は、ハ
イインピーダンス状態にあると言うことが可能である。
このように、インバータ１６０３が、信号を出力しなければならないときだけ、つまり、
容量素子１６０４の信号を書き換える必要があるときのみ、配線２１０４の電位を高くし
ておき、インバータ１６０３が信号を出力する必要がない場合は、配線２１０４の電位を
低くすることにより、インバータ１６０３の中の貫通電流を低減することができる。その
ため、消費電力を低減することができる。
なお、図２４から図２７では、駆動方法を工夫することにより、インバータ１６０３の貫
通電流を低減するようにしたが、本実施の形態は、これに限定されない。インバータ１６
０３の回路構成を一部変更することにより、貫通電流を低減することが可能である。その
場合の一例を図２８Ａ〜図２８Ｄに示す。
図２８Ａには、配線２１０４とインバータ１６０３の出力端子との間に、トランジスタ２
１０１ｂと直列に接続したスイッチ２８０２ａを配置した場合のインバータ１６０３の構
成例を示す。なお、スイッチ２８０２ａは、トランジスタ２１０１ｂとインバータ１６０
３の出力端子との間に接続してもよいし、配線２１０４とトランジスタ２１０１ｂとの間
に接続してもよい。そこで、図２８Ａに対して、スイッチ２８０２ａをトランジスタ２８
０２で構成した場合のインバータ１６０３の回路図を図２８Ｂに示す。また、図２８Ｂの
トランジスタ２８０２の接続場所を変更した場合の構成例を、図２８Ｃに示す。これらの
ような回路構成を用いて、トランジスタ２８０２のゲートの電位を制御して、オンオフを
制御することにより、貫通電流を低減することが可能である。この場合、配線２１０４の
電位を変化させるのと同様に、トランジスタ２８０２のゲートの電位を制御すればよい。
この場合においても、図２４から図２７のように、配線２１０４の電位を変化させるよう
にしても良い。しかし、配線２１０４の電位を一定のままにしておいても、トランジスタ
２８０２が貫通電流を低減できるため、問題はない。
図２８Ａから図２８Ｃでは、配線２１０４とインバータ１６０３の出力端子との間に、ト
ランジスタを配置したが、これに限定されず、インバータ１６０３の出力端子と配線２１
０３との間に、トランジスタを配置することも可能である。図２８Ｄには、図２８Ｂの回
路に対して、さらに、トランジスタ２８０３をＮチャネル型トランジスタ２１０２と直列
に接続した場合のインバータ１６０３の構成例を示す。なお、図２８Ｃと同様、トランジ
スタ２８０３を配置する位置を変更して、Ｐチャネル型トランジスタ２１０１と配線２１
０３との間に配置することが可能である。
なお、トランジスタ２８０２、２８０３のゲートに接続された配線２８０１は、図２３に
おける配線２３０１に接続することが可能である。これにより、トランジスタ１６０２ａ
がオンしているときにのみ、トランジスタ２８０２、２８０３がオンするようにできる。
そのため、インバータ１６０３の動作が不要な時には、貫通電流を低減することができる
。さらに、配線２３０１と接続させることにより、別途配線を設ける場合と比較して、配
線の数を低減することができる。ただし、本実施の形態は、これに限定されない。
図２８Ｄのインバータ１６０３は、トランジスタ２８０２、２８０３を制御することによ
って、信号を出力するか、ハイインピーダンス状態にするかを制御できるため、クロック
ドインバータと呼ぶことも可能である。
（実施の形態５）
本実施の形態では、表示装置（半導体装置）が有する回路について、図面を参照して説明
する。
図２９に、図１６に示す回路の一部が変更された回路の構成例を示す。図２９の回路は、
図１６の回路にスイッチ２９０１およびスイッチ２９０２が追加された回路に対応する。
スイッチ２９０２は、表示素子１６１３と、配線１６０１との導通または非導通を制御す
る機能を有する。したがって、スイッチ２９０２をオンにすることにより、配線１６０１
に供給される信号を、直接、表示素子１６１３に供給することができる。そのため、通常
、配線１６０１に供給される信号は、デジタル信号である場合が多いが、その信号がアナ
ログ信号である場合、表示素子１６１３にアナログ信号を直接入力することが可能となる
ため、アナログ階調で表示することが可能となる。
一方、スイッチ２９０１は、配線１６０８および配線１６０９の電位が、表示素子１６１
３に供給されないように制御する機能を有する。スイッチ２９０２がオンになって、配線
１６０１から表示素子１６１３に信号を供給しているとき、または、その後、スイッチ２
９０２がオフして、表示素子１６１３に、アナログ信号が保持されているときに、配線１
６０８または配線１６０９の電位が表示素子１６１３に供給されてしまうと、表示素子１
６１３に保持される信号値が変わってしまう。そのため、そのような事態を防止するため
、スイッチ２９０１をオンオフさせる。そして、スイッチ１６０２を介して信号が入力さ
れた場合には、スイッチ２９０１をオンにして、配線１６０８または配線１６０９の電位
が表示素子１６１３に供給されるようにする。このような構成にすることにより、表示品
位の向上と、消費電力の低減を両立することが可能となる。ただし、本実施の形態は、こ
れらに限定されない。
別の構成例として、１画素で表示できる階調数、すなわち、ビット数を増やした場合の例
を図３０、図３１に示す。図１６では、画素に保持される映像信号のビット数は１ビット
であった。したがって、２階調を表示することとなる。そこで、多階調化を実現するため
に、１画素に複数の副画素（サブピクセル）を設ける。複数の副画素を設けて、表示素子
の表示面積を制御することにより、面積階調法を用いて、多階調化を図ることができるよ
うになる。
図３０では、配線２３０１を使って、２つの副画素に同時に映像信号を入力する場合の回
路図を示す。同時に信号を入力するために、配線１６０１の他に、配線１６０１ａを設け
て、配線１６０１か配線１６０１ａのどちらかに供給された信号を、それぞれの副画素に
入力するようになっている。
一方、図３１に、配線２３０１と配線２３０１ａとを用いて、２つの副画素に、順次映像
信号を入力する場合の回路図を示す。映像信号は、一方の副画素には配線２３０１から入
力され、もう一方の副画素には配線２３０１ａから入力される。映像信号を順次入力する
ため、配線１６０１から、それぞれの副画素へ順次信号を入力することができる。
なお、図３０および図３１では、１画素に２つの副画素を設ける場合の例を示すが、ビッ
ト数は２に限定されない。さらにビット数を増やすことが可能である。特に、トランジス
タ、容量素子が、透光性を有する材料を用いて構成される場合は、ビット数を増やしても
、開口率の低下に影響を及ぼさないため、容易にビット数を増やすことができる。
なお、配線２１０３、１６１０、１６１１、１６１４、１６０９、１６０８、２１０４等
は、複数の副画素間で、共有して、まとめることが可能となる。それにより、配線数を低
減することが可能となる。
別の構成例として、回路１０４の一部を変更した場合を図４２に示す。スイッチ１６０６
と直列にスイッチ４２０６を設ける。または、スイッチ１６０７と直列にスイッチ４２０
７を設ける。図４２には、スイッチ４２０６及びスイッチ４２０７の両方を設けた場合を
示す。スイッチ４２０６、および／又は、スイッチ４２０７のオンオフを制御することに
よって、配線１６０８または配線１６０９の電位を、スイッチ１６０６またはスイッチ１
６０７のオンオフに無関係に、表示素子１６１３に供給されないようにすることができる
。
さらに別の変形例として、回路１０４の一部を変更した場合を図４３に示す。図４３は、
図１６におけるスイッチ１６０７と配線１６０９とを、２つに分けたものに相当する。配
線１６０９ａには、正極用の電圧が供給され、配線１６０９ｂには、負極用の電圧が供給
されている。配線１６０８には、表示素子１６１３に電圧が供給されなくなるような電圧
、例えば、配線１６１５と概ね等しい電圧が供給されている。表示素子１６１３と、配線
１６０９ａとの間に、スイッチ１６０７とスイッチ４３０７ａとが、直列に接続されてい
る。同様に、表示素子１６１３と、配線１６０９ｂとの間に、スイッチ１６０７ｂとスイ
ッチ４３０７ｂとが、直列に接続されている。なお、これらのスイッチは、直列に接続さ
れていれば、異なる構成で接続することが可能である。そして、動作の一例としては、ス
イッチ４３０７ａとスイッチ４３０７ｂとが、交互にオンオフをする。つまり、スイッチ
４３０７ａがオンのときには、スイッチ４３０７ｂはオフになり、スイッチ４３０７ａが
オフのときには、スイッチ４３０７ｂはオンになる。その結果、反転駆動を行うことがで
きる。
なお、図４３では、容量素子１６１２を設けない構成を示しているが、設けることも可能
である。
（実施の形態６）
本実施の形態では、表示装置（半導体装置）が有する回路について、図面を参照して説明
する。
図３２は、図２３に示す回路のレイアウト例を示す平面図である。図３２のトランジスタ
および容量素子には、それぞれ、図２に示すトランジスタ２０７、および容量素子２０８
の構造が適用されている。また、コンタクト構造は、図１３に示すコンタクト構造１３０
２のように、絶縁層２０２にコンタクトホールを開けて、導電層２０４ａと導電層２０１
ａとを直接接続する構造としている。このようなコンタクト構造にすることにより、画素
の開口率を向上させることができる。または、コンタクト抵抗を低くすることができ、電
圧降下を低減することができる。または、レイアウト面積を小さくすることができるため
、より多くの回路を配置することが可能となる。ただし、本実施の形態は、これに限定さ
れない。様々なトランジスタ構造、コンタクト構造、容量素子の構造等を用いることが可
能である。
図３２に示すように、コンタクトホール３２０１ｂは、トランジスタ１６０２ａのドレイ
ン電極（ソース電極）と、Ｎチャネル型トランジスタ２１０２のゲート電極とを接続して
いる。同様に、コンタクトホール３２０１ａは、トランジスタ２１０１ｂのドレイン電極
（ソース電極）と、ゲート電極とを接続している。
さらに、コンタクトホール３２０２は、トランジスタ１６０７ａのドレイン電極（ソース
電極）（または、トランジスタ１６０６ａのドレイン電極（ソース電極））と、画素電極
３２０３とを接続している。
図３２に示すように、トランジスタ、容量素子、配線等を、透光性を有する材料を用いて
、形成することが可能である。その結果、開口率を高くすることができる。ただし、本発
明の実施の形態の一形態は、これに限定されない。例えば、配線について、透光性を有し
ない材料で形成することが可能である。その場合の例を図３３に示す。
図３３では、配線１６０１、配線２３０１、配線２１０４は、導電率の高い材料を有して
構成されている。したがって、透光性を有していない。これらの配線には、周波数の高い
信号が供給される。したがって、導電率の高い材料を有して構成することにより、信号波
形のなまりを低減することが可能となる。
図３４Ａ〜図３４Ｃを用いて、図３３のトランジスタ１６０２ａ、配線１６０１、配線２
１０３の一部の構成例を説明する。図３４Ａはこの構成例の平面図である。図３４Ｂは、
図３４Ａの切断線ＡＢによる断面構造の一例を示す図であり、図３４Ｃは、同切断線によ
る断面構造の他の一例を示す図である。
図３４Ｂでは、配線１６０１は、導電層２０４ａｂと導電層２０４ａａとの積層になって
いる。ここで、導電層２０４ａｂは、非透光性であり、導電率が高い材料を有して構成さ
れている。導電層２０４ａａは、透光性を有する材料で構成されている。同様に、配線２
１０３は、導電層２０１ａｂと導電層２０１ａａとの積層になっている。ここで、導電層
２０１ａｂは、非透光性であり、導電率が高い材料を有して構成されている。導電層２０
１ａａは、透光性を有する材料で構成されている。このように、非透光性を有する層の下
には、透光性を有する層を配置することが可能である。この場合、多階調マスク（ハーフ
トーンマスクまたはグレートーンマスクとも言う）を用いて、マスク（レチクル）数を低
減することが可能である。例えば、導電層２０１ａａと導電層２０１ａｂとを連続的に成
膜し、同時にそれらの層をエッチングし、レジストをアッシングする等の処理を行って、
導電層２０１ａｂのみをエッチングすることによって、１枚のマスクで、透光性を有する
領域と非透光性を有する領域とを有するパターンを形成することが可能である。
ただし、本実施の形態はこれらに限定されない。図３４Ｃに示すように、導電層２０１ｂ
ｂの下に、導電層２０１ｂａが存在しない領域を有するように配置すること、導電層２０
４ｂｂの下に、導電層２０４ｂａが存在しない領域を有するように配置することも可能で
ある。
なお、図３４Ｂ、図３４Ｃでは、透光性を有する層（導電層２０１ａａ、２０４ａａ、２
０１ｂａ、２０４ｂａ等）の上に、非透光性を有する層（導電層２０１ａｂ、２０４ａｂ
、２０１ｂｂ、２０４ｂｂ等）を設ける構成となっているが、本実施の形態はこれに限定
されない。例えば、逆の順番で層を形成することが可能である。または、透光性を有する
層を、非透光性を有する層で挟むような層構造にすることも可能である。
なお、図３４Ｂに示すように、非透光性を有する層の下には、透光性を有する層を配置す
るようにして導電層を形成し、それらの層を用いて、トランジスタや容量素子を構成する
ことが可能である。そのような層構造を用いて、図２に示すような構造でトランジスタお
よび容量素子を構成した場合の断面図の一例を、図３５に示す。
ゲート電極は、導電層２０１ｃａ、２０１ｃｂを用いて構成される。導電層２０１ｃａは
、透光性を有し、導電層２０１ｃｂは、非透光性を有し、導電率が高い。ソース電極（ド
レイン電極）は、導電層２０４ｃａ、２０４ｃｂを用いて構成される。導電層２０４ｃａ
は、透光性を有し、導電層２０４ｃｂは、非透光性を有し、導電率が高い。ドレイン電極
（ソース電極）は、導電層２０４ｄａ、２０４ｄｂを用いて構成される。導電層２０４ｄ
ａは、透光性を有し、導電層２０４ｄｂは、非透光性を有し、導電率が高い。容量素子の
電極は、導電層２０１ｄａ、２０１ｄｂを用いて構成される。導電層２０１ｄａは、透光
性を有し、導電層２０１ｄｂは、非透光性を有し、導電率が高い。容量素子の電極は、導
電層２０４ｅａ、２０４ｅｂを用いて構成される。導電層２０４ｅａは、透光性を有し、
導電層２０４ｅｂは、非透光性を有し、導電率が高い。
同様に、図３４Ｃに示すように、非透光性を有する層の下には、透光性を有する層を配置
しない領域を有するようにして導電層を形成し、それらの層を用いて、トランジスタや容
量素子を構成することが可能である。そのような層構造を用いて、図２に示すような構造
でトランジスタおよび容量素子を構成した場合の断面図の一例を、図３６に示す。
ゲート電極は、導電層２０１ｅｂを用いて構成される。導電層２０１ｅｂは、非透光性を
有し、導電率が高い。ソース電極（ドレイン電極）は、導電層２０４ｆｂを用いて構成さ
れる。導電層２０４ｆｂは、非透光性を有し、導電率が高い。ドレイン電極（ソース電極
）は、導電層２０４ｇｂを用いて構成される。導電層２０４ｇｂは、非透光性を有し、導
電率が高い。容量素子の電極は、導電層２０１ｆｂを用いて構成される。導電層２０１ｆ
ｂは、非透光性を有し、導電率が高い。容量素子の電極は、導電層２０４ｈｂを用いて構
成される。導電層２０４ｈｂは、非透光性を有し、導電率が高い。
なお、このような層を有する素子は、他のトランジスタ構造、容量素子の構造においても
、例えば、図３から図１４に示すような場合でも、同様に形成することが可能である。
なお、図３５および図３４に示すようなトランジスタや容量素子は、画素を駆動する回路
において用いることが好適である。そのような回路では、透光性を有する必要がなく、導
電率の低い層で配線が形成されることが望ましいためである。ただし、本実施の形態は、
これに限定されない。
（実施の形態７）
図３７Ａ１乃至図３９を用いて、表示装置（半導体装置）の作製方法の一形態を説明する
。本実施の形態では、異なる構造の２つの薄膜トランジスタを同一基板上に作製する方法
の一例を説明する。
図３７Ａ１は、一方の薄膜トランジスタ４１０の平面図であり、図３７Ａ２は、もう一方
の薄膜トランジスタ４２０の平面図である。また、図３７Ｂには図３７Ａ１の線Ｃ１−Ｃ
２による断面図、および図３７Ａ２の線Ｄ１−Ｄ２による断面図を示す。また、図３７Ｃ
には図３７Ａ１の線Ｃ３−Ｃ４による断面図、および図３７Ａ２の線Ｄ３−Ｄ４による断
面図を示す。
薄膜トランジスタ４１０は、チャネルエッチ型と呼ばれるボトムゲート構造の一つであり
、薄膜トランジスタ４２０はチャネル保護型（チャネルストップ型ともいう）と呼ばれる
ボトムゲート構造の一つである。薄膜トランジスタ４１０および薄膜トランジスタ４２０
は逆スタガ型薄膜トランジスタともいう。薄膜トランジスタ４１０は、半導体装置の駆動
回路に配置されるトランジスタである。他方、薄膜トランジスタ４２０は画素に配置され
る薄膜トランジスタ４２０である。まず、半導体装置の駆動回路に配置される薄膜トラン
ジスタ４１０の構成を説明する。
薄膜トランジスタ４１０は、絶縁表面を有する基板４００上に、ゲート電極層４１１、第
１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、少なくともチャネル形成領域
４１３、高抵抗ソース領域４１４ａ、および高抵抗ドレイン領域４１４ｂを有する酸化物
半導体層４１２、ソース電極層４１５ａ、およびドレイン電極層４１５ｂを含む。また、
薄膜トランジスタ４１０を覆い、チャネル形成領域４１３に接する酸化物絶縁層４１６が
設けられている。
ソース電極層４１５ａの下面に接して高抵抗ソース領域４１４ａが自己整合的に形成され
ている。また、ドレイン電極層４１５ｂの下面に接して高抵抗ドレイン領域４１４ｂが自
己整合的に形成されている。また、チャネル形成領域４１３は、酸化物絶縁層４１６と接
し、且つ膜厚が薄くなっており、高抵抗ソース領域４１４ａ、および高抵抗ドレイン領域
４１４ｂよりも高抵抗の領域（Ｉ型領域）とする。
また、薄膜トランジスタ４１０は配線を低抵抗化するためにソース電極層４１５ａ、およ
びドレイン電極層４１５ｂには金属材料を用いることが好ましい。
また、液晶表示装置において、同一基板上に画素部と駆動回路を形成する場合、駆動回路
において、論理ゲートを構成する薄膜トランジスタ、アナログ回路を構成する薄膜トラン
ジスタは、ソース電極とドレイン電極間に正極性のみ、もしくは負極性のみが印加される
。なお、論理ゲートとしてはインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路等
が挙げられる。またアナログ回路にはセンスアンプ、定電圧発生回路、ＶＣＯなどが挙げ
られる。従って、耐圧が要求される一方の高抵抗ドレイン領域４１４ｂの幅をもう一方の
高抵抗ソース領域４１４ａの幅よりも広く設計してもよい。また、高抵抗ソース領域４１
４ａ、および高抵抗ドレイン領域４１４ｂがゲート電極層４１１と重なる幅を広くしても
よい。
また、駆動回路に配置される薄膜トランジスタ４１０はシングルゲート構造の薄膜トラン
ジスタを用いて説明したが、必要に応じて、チャネル形成領域を複数有するマルチゲート
構造の薄膜トランジスタも形成することができる。
また、チャネル形成領域４１３上方に重なる導電層４１７が設けられている。導電層４１
７をゲート電極層４１１と電気的に接続し、同電位とすることで、ゲート電極層４１１と
導電層４１７の間に配置された酸化物半導体層４１２に上下からゲート電圧を印加するこ
とができる。また、ゲート電極層４１１と導電層４１７を異なる電位、例えば固定電位、
ＧＮＤ、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電圧等を制御すること
ができる。
また、導電層４１７と酸化物絶縁層４１６の間には保護絶縁層４０３と、平坦化絶縁層４
０４とを積層する。
また、保護絶縁層４０３は、保護絶縁層４０３の下方に設ける第１のゲート絶縁層４０２
ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板の側面からの水分や
、水素イオンや、ＯＨ−等の不純物が侵入することをブロックする。特に、保護絶縁層４
０３と接する第１のゲート絶縁層４０２ａまたは下地となる絶縁膜を窒化シリコン膜とす
ると有効である。
次に、画素に配置されるチャネル保護型の薄膜トランジスタ４２０の構成を説明する。
薄膜トランジスタ４２０は、絶縁表面を有する基板４００上に、ゲート電極層４２１、第
１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂ、チャネル形成領域を含む酸化
物半導体層４２２、チャネル保護層として機能する酸化物絶縁層４２６、ソース電極層４
２５ａ、およびドレイン電極層４２５ｂを含む。また、薄膜トランジスタ４２０を覆い、
酸化物絶縁層４２６、ソース電極層４２５ａ、およびドレイン電極層４２５ｂに接して保
護絶縁層４０３、および平坦化絶縁層４０４が積層して設けられている。平坦化絶縁層４
０４上にはドレイン電極層４２５ｂと接する画素電極層４２７が設けられており、薄膜ト
ランジスタ４２０と電気的に接続している。
また、酸化物半導体層４２２を形成するには、少なくとも酸化物半導体層４２２を構成す
る半導体膜の成膜後に不純物である水分等を低減する加熱処理（脱水化または脱水素化の
ための加熱処理）が行われる。脱水化または脱水素化のための加熱処理を行い、徐冷した
後、酸化物半導体層４２２に接して酸化物絶縁層４２６の形成等を行って酸化物半導体層
４２２のキャリア濃度を低減することが、薄膜トランジスタ４２０の電気特性の向上およ
び信頼性の向上に繋がる。
画素に配置される薄膜トランジスタ４２０のチャネル形成領域は、酸化物半導体層４２２
のうち、チャネル保護層である酸化物絶縁層４２６に接し、且つゲート電極層４２１と重
なる領域である。薄膜トランジスタ４２０は、酸化物絶縁層４２６によって保護されるた
め、ソース電極層４２５ａ、ドレイン電極層４２５ｂを形成するエッチング工程で、酸化
物半導体層４２２がエッチングされるのを防ぐことができる。
また、薄膜トランジスタ４２０は透光性を有する薄膜トランジスタとして、高開口率を有
する表示装置を実現するために、ソース電極層４２５ａ、ドレイン電極層４２５ｂは、透
光性を有する導電膜を用いる。
また、薄膜トランジスタ４２０のゲート電極層４２１も透光性を有する導電膜を用いる。
また、薄膜トランジスタ４２０が配置される画素には、画素電極層４２７、またはその他
の電極層（容量電極層等）や、その他の配線層（容量配線層等）に可視光に対して透光性
を有する導電膜を用い、高開口率を有する表示装置を実現する。勿論、第１のゲート絶縁
層４０２ａ、第２のゲート絶縁層４０２ｂ、および酸化物絶縁層４２６も可視光に対して
透光性を有する膜を用いることが好ましい。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５〜１００
％である膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。また、ゲート
電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極層や、その他
の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用いてもよい。
可視光に対して半透明とは可視光の透過率が５０〜７５％であることを指す。
以下、図３８Ａ〜図３８Ｆおよび図３９Ａ〜図３９Ｅを用い、同一基板上に薄膜トランジ
スタ４１０および薄膜トランジスタ４２０を作製する工程を説明する。これらの図で示さ
れている断面構造は、図３７Ｂの断面構造に対応する。
まず、図３８Ａに示すように絶縁表面を有する基板４００上に透光性を有する導電膜を形
成した後、第１のフォトリソグラフィ工程によりゲート電極層４１１、４２１を形成する
。また、この透光性を有する導電膜に対する第１のフォトリソグラフィ工程により、画素
部には容量配線層を形成する。また、画素部だけでなく駆動回路に容量が必要な場合には
、駆動回路にも容量配線層を形成する。なお、レジストマスクをインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しない
ため、製造コストを低減できる。
絶縁表面を有する基板４００として使用できる基板に大きな制限はないが、少なくとも、
後の加熱処理に耐えうる程度の耐熱性を有することが必要となる。絶縁表面を有する基板
４００にはガラス基板、セラミック基板、石英基板、サファイア基板等の絶縁体でなる基
板を用いることができる。
また、下地膜となる絶縁膜を基板４００とゲート電極層４１１、４２１の間に設けてもよ
い。下地膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン
膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は
複数の膜による積層構造により形成することができる。
ゲート電極層４１１、４２１、画素部等の容量配線の材料は、可視光に対して透光性を有
する導電材料でなる膜を適用することができる。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚ
ｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ
−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。ゲート電極層４１１、４２１
、画素部等の容量配線の膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。ゲ
ート電極層４１１、４２１に用いる金属酸化物の成膜方法は、スパッタ法や真空蒸着法（
電子ビーム蒸着法等）や、アーク放電イオンプレーティング法や、スプレー法を用いる。
また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲット
を用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含
ませ、後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうの
を抑制することが好ましい。
次いで、ゲート電極層４１１、４２１上にゲート絶縁層を形成する。
ゲート絶縁層は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、
窒化シリコン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成
することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素および窒素を用いてプラズ
マＣＶＤ法により酸化窒化シリコン層を形成すればよい。
本実施の形態では、図３８Ａに示すように、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲ
ート絶縁層４０２ａと、膜厚５０ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層４０２ｂ
の積層のゲート絶縁層との２層構造のゲート絶縁層を形成する。第１のゲート絶縁層４０
２ａとしては膜厚１００ｎｍの窒化シリコン膜または窒化酸化シリコン膜を用いる。また
、第２のゲート絶縁層４０２ｂとしては、膜厚１００ｎｍの酸化シリコン膜を用いる。
第２のゲート絶縁層４０２ｂ上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜４３
０を形成する。また、酸化物半導体膜４３０の結晶構造は非晶質とする。
本実施の形態では、酸化物半導体膜４３０の形成後に脱水化または脱水素化のための加熱
処理を行う。この加熱処理後の酸化物半導体膜４３０の結晶状態が非晶質の状態を維持さ
せるために、その膜厚を５０ｎｍ以下と薄くすることが好ましい。酸化物半導体膜４３０
の膜厚を薄くすることで、酸化物半導体膜４３０の形成後に加熱処理により結晶化するこ
とを抑制することができる。
なお、酸化物半導体膜４３０をスパッタ法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、第２のゲート絶縁層４０２ｂの表面に付着して
いるゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに
、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素等の
雰囲気でスパッタ処理を行うこともできる。
酸化物半導体膜４３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ
系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いて、スパッタ法により、酸化物半導体膜４３
０を成膜する。また、酸化物半導体膜４３０は、希ガス（代表的にはアルゴン）雰囲気下
、酸素雰囲気下、又は希ガス（代表的にはアルゴン）および酸素雰囲気下においてスパッ
タ法により形成することができる。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％
以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜４３０に結晶化
を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う脱水化または脱水素化のための
加熱処理の際に結晶化してしまうのを抑制することが好ましい。
次いで、酸化物半導体膜４３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、３５０℃以上基板の歪み点未満、好ましくは４００℃以上とする
。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して
窒素雰囲気下において加熱処理を行った後、酸化物半導体層が所定の温度以下に冷えるま
で大気に触れさせないようにして、酸化物半導体層への水や水素の再混入を防ぎ、酸化物
半導体層４３１、４３２を得る（図３８Ｂ参照。）。本実施の形態では、電気炉において
、酸化物半導体層の脱水化または脱水素化を行うための窒素雰囲気下で、温度Ｔでの加熱
処理を行った後、再び水が入らないような十分な温度まで（具体的には、温度Ｔから１０
０℃以上下がるまで）、同じ炉内で基板を徐冷する。また、窒素雰囲気に限定されず、ヘ
リウム、ネオン、アルゴン等の雰囲気下において加熱処理を行うこともできる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素等が含まれないことが好ましい。または、加熱処理装置に導入する窒素、ま
たはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、
好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶膜または多結晶膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜４３０に行うこともできる。その場合には、第１の加熱処理後に、加熱処理装置
から基板を取り出し、フォトリソグラフィ工程を行う。
また、酸化物半導体膜４３０の成膜前に、不活性ガス雰囲気（窒素、またはヘリウム、ネ
オン、アルゴン等）下、酸素雰囲気下において加熱処理（４００℃以上基板の歪み点未満
）を行い、層内に含まれる水素および水等の不純物を除去したゲート絶縁層としてもよい
。
次いで、第２のゲート絶縁層４０２ｂ、および酸化物半導体層４３１、４３２上に、金属
導電膜を形成した後、第３のフォトリソグラフィ工程によりレジストマスク４３３ａ、お
よびレジストマスク４３３ｂを形成し、選択的にエッチングを行って金属電極層４３４、
および金属電極層４３５を形成する（図３８Ｃ参照）。
金属導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素
、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等がある。
金属導電膜としては、チタン層上にアルミニウム層と、該アルミニウム層上にチタン層が
積層された三層の積層構造、またはモリブデン層上にアルミニウム層と、該アルミニウム
層上にモリブデン層を積層した三層の積層構造とすることが好ましい。勿論、金属導電膜
として単層、または２層構造、または４層以上の積層構造としてもよい。
また、金属電極層４３４、４３５を形成するためのレジストマスク４３３ａ、４３３ｂを
インクジェット法で形成してもよい。レジストマスク４３３ａ、４３３ｂをインクジェッ
ト法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、レジストマスク４３３ａ、４３３ｂを除去し、第４のフォトリソグラフィ工程に
よりレジストマスク４３６ａ、レジストマスク４３６ｂを形成し、選択的にエッチングを
行ってソース電極層４１５ａ、およびドレイン電極層４１５ｂを形成する（図３８Ｄ参照
）。なお、第４のフォトリソグラフィ工程では、酸化物半導体層４３１は一部のみがエッ
チングされ、溝部（凹部）を有する酸化物半導体層４３７となる。また、酸化物半導体層
４３１に溝部（凹部）を形成するためのレジストマスク４３６ａ、４３６ｂをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
次いで、レジストマスク４３６ａ、４３６ｂを除去し、第５のフォトリソグラフィ工程に
より酸化物半導体層４３７を覆うレジストマスク４３８を形成し、酸化物半導体層４３２
上の金属電極層４３５を除去する（図３８Ｅ参照。）。
なお、第５のフォトリソグラフィ工程で酸化物半導体層４３２と重なる金属電極層４３５
を除去するため、金属電極層４３５のエッチングの際に、酸化物半導体層４３２も除去さ
れないようにそれぞれの材料およびエッチング条件を適宜調節する。
レジストマスク４３８を除去した後、図３８Ｆに示すように、酸化物半導体層４３２の上
面および側面、および酸化物半導体層４３７の溝部（凹部）に接して、酸化物絶縁膜４３
９を形成する。酸化物絶縁膜４３９は保護絶縁膜となる。
酸化物絶縁膜４３９は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法等、酸化物
絶縁膜４３９に水、水素等の不純物を混入させない方法を適宜用いて形成することができ
る。本実施の形態では、酸化物絶縁膜４３９として、スパッタリング法を用いて膜厚３０
０ｎｍの酸化シリコン膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすれ
ばよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタリング法による成
膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的に
はアルゴン）および酸素雰囲気下において行うことができる。また、ターゲットとして酸
化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコ
ンターゲットを用いて、酸素、および窒素雰囲気下でスパッタリング法により酸化シリコ
ンを形成することができる。低抵抗化した酸化物半導体層４３２、４３７に接して形成す
る酸化物絶縁膜４３９は、水分、水素イオン、およびＯＨ−等の不純物を含まず、これら
が外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、
窒化酸化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜等を用いる。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層４３７の溝部、酸化物半導体層４３２の上面および側面が酸化物絶縁膜４３９と接し
た状態で加熱される。
図３９Ａは第２の加熱処理後の状態を示す。図３９Ａにおいて、酸化物半導体層４１２は
、第２の加熱処理が行われた酸化物半導体層４３７であり、酸化物半導体層４２２は、第
２の加熱処理が行われた酸化物半導体層４３２である。
以上の工程を経ることで、成膜後の酸化物半導体膜４３０に対して、脱水化または脱水素
化のための第１の加熱処理、および、不活性ガス雰囲気下または酸素ガス雰囲気下で第２
の加熱処理が行われる。
よって、酸化物半導体層４１２において、ソース電極層４１５ａに重なる領域には高抵抗
ソース領域４１４ａが自己整合的に形成され、ドレイン電極層４１５ｂに重なる領域には
高抵抗ドレイン領域４１４ｂが自己整合的に形成される。また、ゲート電極層４１１と重
なる領域全体はＩ型の領域であり、チャネル形成領域４１３となる。また、酸化物半導体
層４３２は第２の加熱処理で、膜全体が酸素過剰な状態とされるため、全体が高抵抗化さ
れた（Ｉ型化された）酸化物半導体層４２２が形成される。
第２の加熱処理後、酸化物半導体層４２２が露出している状態で、窒素、不活性ガス雰囲
気下、又は減圧下で加熱処理を行うと、高抵抗化された（Ｉ型化された）酸化物半導体層
４２２が低抵抗化してしまう。そこで、第２の加熱処理以降の工程では、酸化物半導体層
４２２が露出している状態で行う加熱処理は酸素ガス、Ｎ２Ｏガス雰囲気下、又は、超乾
燥エア（露点が−４０℃以下、好ましくは−６０℃以下）で行う。
なお、ドレイン電極層４１５ｂ（およびソース電極層４１５ａ）と重畳した酸化物半導体
層４１２において、高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）を形
成することにより、薄膜トランジスタ４１０が設けられている駆動回路の信頼性を高める
ことができる。具体的には、高抵抗ドレイン領域４１４ｂを形成することで、ドレイン電
極層４１５ｂから高抵抗ドレイン領域４１４ｂ、チャネル形成領域４１３にかけて、導電
率を段階的に変化させうるような構造とすることができる。そのため、ドレイン電極層４
１５ｂに高電源電位ＶＤＤを供給する配線に接続して、薄膜トランジスタ４１０を動作さ
せる場合、ゲート電極層４１１とドレイン電極層４１５ｂとの間に高電界が印加されても
高抵抗ドレイン領域４１４ｂがバッファとなり局所的な高電界が印加されず、薄膜トラン
ジスタ４１０の耐圧を向上させることができる。
また、酸化物半導体層４１２のドレイン電極層４１５ｂ（又はソース電極層４１５ａ）と
重畳している領域に、高抵抗ドレイン領域４１４ｂ（又は高抵抗ソース領域４１４ａ）を
形成することにより、駆動回路に薄膜トランジスタ４１０を設けても、そのチャネル形成
領域４１３でのリーク電流の低減を図ることができる。
次いで、図３９Ｂに示すように、第６のフォトリソグラフィ工程により、レジストマスク
４４０ａおよびレジストマスク４４０ｂを形成し、酸化物絶縁膜４３９を選択的にエッチ
ングして、酸化物絶縁層４１６、および酸化物絶縁層４２６を形成する。酸化物絶縁層４
２６は、酸化物半導体層４２２のチャネル形成領域を形成する領域を覆い、チャネル保護
層として機能する。なお、本実施の形態のように、第２のゲート絶縁層４０２ｂとして酸
化物絶縁層を用いる場合、酸化物絶縁膜４３９のエッチング工程により、第２のゲート絶
縁層４０２ｂの一部もエッチングされて膜厚が薄くなる（膜減りする）場合がある。第２
のゲート絶縁層４０２ｂとして酸化物絶縁膜４３９と選択比の高い窒化絶縁膜を用いる場
合は、第２のゲート絶縁層４０２ｂがエッチングで薄くなることを防ぐことができる。
レジストマスク４４０ａ、４４０ｂを除去した後、酸化物半導体層４２２および酸化物絶
縁層４２６上に、透光性を有する導電膜を形成する。そして、第７のフォトリソグラフィ
工程によりレジストマスクを形成し、このレジストマスクを用いて透光性の導電膜をエッ
チングして、図３９Ｃに示すように、ソース電極層４２５ａ、およびドレイン電極層４２
５ｂを形成する。エッチング工程後、レジストマスクを除去する。
透光性を有する導電膜の成膜方法には、スパッタ法や真空蒸着法（電子ビーム蒸着法等）
や、アーク放電イオンプレーティング法や、スプレー法を用いることができる。導電膜の
材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ
系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。透光性を有する導電
膜の膜厚は５０ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用
いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、
透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う
脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することが好ま
しい。
なお、ソース電極層４２５ａ、ドレイン電極層４２５ｂを形成するためのレジストマスク
をフォトリソグラフィ工程ではなく、インクジェット法で形成してもよい。レジストマス
クをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減で
きる。
次いで、図３９Ｄに示すように、酸化物絶縁層４１６、４２６、ソース電極層４２５ａ、
およびドレイン電極層４２５ｂ上に保護絶縁層４０３を形成する。本実施の形態では、Ｒ
Ｆスパッタ法を用いて、保護絶縁層４０３として窒化シリコン膜を形成する。ＲＦスパッ
タ法は、量産性がよいため、保護絶縁層４０３の成膜方法として好ましい。保護絶縁層４
０３は、水分や、水素イオンや、ＯＨ−等の不純物を含まず、これらが外部から侵入する
ことをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜、窒化酸化
シリコン膜、酸化窒化アルミニウム膜等を用いる。勿論、保護絶縁層４０３は透光性を有
する絶縁膜である。
また、保護絶縁層４０３は、保護絶縁層４０３の下方に設けられている第１のゲート絶縁
層４０２ａまたは下地となる絶縁膜と接する構成とすることが好ましく、基板４００の側
面近傍からの水分や、水素イオンや、ＯＨ−等の不純物が侵入することをブロックする。
特に、保護絶縁層４０３と接する第１のゲート絶縁層４０２ａまたは下地となる絶縁膜を
窒化シリコン膜とすると有効である。即ち、酸化物半導体層の下面、上面、および側面を
囲むように窒化シリコン膜を設けると、表示装置の信頼性が向上する。
次いで、保護絶縁層４０３上に平坦化絶縁層４０４を形成する。平坦化絶縁層４０４とし
ては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性
を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス
）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させるこ
とで、平坦化絶縁層４０４を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
平坦化絶縁層４０４の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯ
Ｇ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、
ナイフコーター等を用いることができる。
次に、第８のフォトリソグラフィ工程を行い、レジストマスクを形成し、平坦化絶縁層４
０４、および保護絶縁層４０３のエッチングによりドレイン電極層４２５ｂに達するコン
タクトホール４４１を形成する。また、ここでのエッチングによりゲート電極層４１１、
４２１に達するコンタクトホールも形成する。また、ドレイン電極層４２５ｂに達するコ
ンタクトホールを形成するためのレジストマスクをインクジェット法で形成してもよい。
レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コ
ストを低減できる。
次いで、レジストマスクを除去した後、透光性を有する導電膜を成膜する。透光性を有す
る導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金
（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）等をスパッタ法や真空蒸着法等を用いて形
成する。透光性を有する導電膜の他の材料として、窒素を含むＡｌ−Ｚｎ−Ｏ系非単結晶
膜、即ちＡｌ−Ｚｎ−Ｏ−Ｎ系非単結晶膜や、窒素を含むＺｎ−Ｏ系非単結晶膜や、窒素
を含むＳｎ−Ｚｎ−Ｏ系非単結晶膜を用いてもよい。なお、Ａｌ−Ｚｎ−Ｏ−Ｎ系非単結
晶膜の亜鉛の組成比（原子％）は、４７原子％以下とし、非単結晶膜中のアルミニウムの
組成比（原子％）より大きく、非単結晶膜中のアルミニウムの組成比（原子％）は、非単
結晶膜中の窒素の組成比（原子％）より大きい。このような材料のエッチング処理は塩酸
系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用
いても良い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
次に、第９のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して、図３９Ｅに示すように、画素電極層４２７および導電層４１７
を形成する。平坦化絶縁層４０４および保護絶縁層４０３に形成されたコンタクトホール
４４１を介して、画素電極層４２７はドレイン電極層４２５ｂと電気的に接続する。
以上の工程により、９枚の露光用マスクを用いて、同一基板４００上に、薄膜トランジス
タ４１０を含む駆動回路、および薄膜トランジスタ４２０を含む画素部を作製することが
できる。駆動回路用の薄膜トランジスタ４１０は、高抵抗ソース領域４１４ａ、高抵抗ド
レイン領域４１４ｂ、およびチャネル形成領域４１３を含む酸化物半導体層４１２を含む
チャネルエッチ型薄膜トランジスタである。また、画素用の薄膜トランジスタ４２０は、
全体がＩ型化した酸化物半導体層４２２を含むチャネル保護型薄膜トランジスタである。
また、第１のゲート絶縁層４０２ａ、第２のゲート絶縁層４０２ｂを誘電体とし容量配線
層と容量電極とで形成される容量素子も同一基板４００上に形成することができる。薄膜
トランジスタ４２０と容量素子を個々の画素に対応してマトリクス状に配置して画素部を
構成し、画素部の周辺に薄膜トランジスタ４１０を有する駆動回路を配置することにより
アクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本
明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
また、画素電極層４２７は容量電極層と電気的に接続される。この２つの電極層を電気的
に接続するためのコンタクトホールは、コンタクトホール４４１と同時に形成される。ま
た、容量電極層は、ソース電極層４２５ａ、ドレイン電極層４２５ｂと同じ透光性を有す
る材料、同じ工程で形成することができる。
導電層４１７を酸化物半導体層４１２のチャネル形成領域４１３と重なる位置に設けるこ
とによって、薄膜トランジスタ４１０の信頼性を調べるためのバイアス−熱ストレス試験
（以下、ＢＴ試験という）において、ＢＴ試験前後における薄膜トランジスタ４１０のし
きい値電圧の変化量を低減することができる。また、導電層４１７は、電位がゲート電極
層４１１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させる
こともできる。また、導電層４１７の電位がＧＮＤ、０Ｖ、或いはフローティング状態で
あってもよい。
また、導電層４１７及び画素電極層４２７を形成するためのレジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
（実施の形態８）
本実施の形態では、表示装置を備えた電子機器の例について説明する。
図４０Ａ乃至図４０Ｈ、図４１Ａ乃至図４１Ｄは、電子機器を示す図である。これらの電
子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、
操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、セン
サ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温
度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度
、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を
有することができる。
図４０Ａはモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外
線ポート５０１０、等を有することができる。図４０Ｂは記録媒体を備えた携帯型の画像
再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００
２、記録媒体読込部５０１１、等を有することができる。図４０Ｃはゴーグル型ディスプ
レイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０
１３、等を有することができる。図４０Ｄは携帯型遊技機であり、上述したものの他に、
記録媒体読込部５０１１、等を有することができる。図４０Ｅはテレビ受像機能付きデジ
タルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５
、受像部５０１６、等を有することができる。図４０Ｆは携帯型遊技機であり、上述した
ものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。
図４０Ｇはテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有す
ることができる。図４０Ｈは持ち運び型テレビ受像器であり、上述したものの他に、信号
の送受信が可能な充電器５０１７、等を有することができる。
図４１Ａはディスプレイであり、上述したものの他に、支持台５０１８、等を有すること
ができる。図４１Ｂはカメラであり、上述したものの他に、外部接続ポート５０１９、シ
ャッターボタン５０１５、受像部５０１６、等を有することができる。図４１Ｃはコンピ
ュータであり、上述したものの他に、ポインティングデバイス５０２０、外部接続ポート
５０１９、リーダ／ライタ５０２１、等を有することができる。図４１Ｄは携帯電話機で
あり、上述したものの他に、送信部、受信部、携帯電話・移動端末向けの１セグメント部
分受信サービス用チューナ、等を有することができる。
図４０Ａ乃至図４０Ｈ、図４１Ａ乃至図４１Ｄに示す電子機器は、様々な機能を有するこ
とができる。例えば、様々な情報（静止画、動画、テキスト画像等）を表示部に表示する
機能、タッチパネル機能、カレンダー、日付又は時刻等を表示する機能、様々なソフトウ
ェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて
様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの
送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して
表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機
器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として
文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで
立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機
器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または
手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能
、撮影した画像を表示部に表示する機能、等を有することができる。なお、図４０Ａ乃至
図４０Ｈ、図４１Ａ乃至図４１Ｄに示す電子機器が有することのできる機能はこれらに限
定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴の１つとする。
次に、表示装置（半導体装置）の応用例を説明する。まず、移動しない物体、例えば建造
物に表示装置（半導体装置）を適用する例を説明する。
図４１Ｅは、表示装置（半導体装置）が組み込まれた建造物の一態様を説明する図である
。半導体装置は、筐体５０２２、表示部５０２３、操作部であるリモコン装置５０２４、
およびスピーカ５０２５等を含む。半導体装置は壁かけ型の表示装置として居室の壁に組
み込まれている。このような態様は、広い設置スペースが必要ないため、大画面（４０イ
ンチ以上）の表示部５０２３を備えた半導体装置を建造物に組み込む方法として好適であ
る。
図４１Ｆは、表示装置（半導体装置）が組み込まれた建造物の一態様を説明する図である
。半導体装置は表示パネル５０２６を備えている。この表示パネル５０２６はユニットバ
ス５０２７に組み込まれており、入浴者は表示パネル５０２６で映像を鑑賞することが可
能になる。
なお、図４１Ｅ、図４１Ｆでは、壁、およびユニットバスに表示装置（半導体装置）を組
み込む例を示したが、本実施の形態の建造物はこれらに限定されず、建造物の様々な箇所
に半導体装置を組み込むことができる。
次に、表示装置（半導体装置）が組み込まれた移動体の構成例を説明する。
図４１Ｇは、表示装置（半導体装置）が設けられた自動車の一態様を説明する図である。
半導体装置は表示パネル５０２８を有する。表示パネル５０２８は、自動車の車体５０２
９に取り付けられており、車体の動作又は車体内外から入力される情報をオンデマンドに
表示することができる。また、半導体装置はナビゲーション機能を有していてもよい。
図４１Ｈは、表示装置（半導体装置）が設けられた旅客用飛行機の一態様を説明する図で
ある。半導体装置は表示パネル５０３１を有する。旅客用飛行機の座席上部の天井５０３
０に、ヒンジ部５０３２を介して表示パネル５０３１が取り付けられている。表示パネル
５０３１は乗客が操作することで情報を表示する機能を有する。図４１Ｈには、表示パネ
ル５０３１の使用時の状態を示している。ヒンジ部５０３２の伸縮により乗客は、表示パ
ネル５０３１の映像の鑑賞が可能になる。
なお、図４１Ｇ、図４１Ｈでは、移動体として自動車、および旅客用飛行機の例を示した
が、本実施の形態は、これらに限定されず、自動二輪車、自動四輪車（自動車、バス、ト
ラック等を含む）、鉄道車両、船舶、および航空機等、様々な移動体に適用することがで
きる。
（実施の形態９）
本実施の形態では、本明細書に開示されている発明に係る半導体装置、および表示装置な
どについて説明をする。
本明細書において、表示装置とは、表示素子を有する装置のことを言う。本明細書に開示
されている発明が適用される表示装置としては、電気磁気的作用により、コントラスト、
輝度、反射率、透過率等が変化する表示媒体を有するものが挙げられる。本明細書で開示
されている表示装置が備える表示素子としては、ＥＬ（エレクトロルミネッセンス）素子
（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色Ｌ
ＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ等）、トランジスタ（電流に応じて発光する
トランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティング
ライトバルブ（ＧＬＶ）、プラズマチューブ、デジタルマイクロミラーデバイス（ＤＭＤ
）、圧電セラミック素子、カーボンナノチューブ、等が挙げられる。ＥＬ素子を用いた表
示装置の一例としては、ＥＬディスプレイ等がある。電子放出素子を用いた表示装置の一
例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディ
スプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉ
ｔｔｅｒ Ｄｉｓｐｌｙ）等がある。液晶素子を用いた表示装置の一例としては、液晶表
示装置（透過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置、直視型液晶
表示装置、投射型液晶表示装置）等がある。電子インク又は電気泳動素子を用いた表示装
置の一例としては、電子ペーパー等がある。なお、ＥＬ素子やＬＥＤなど光を発する発光
素子を備えた装置は、表示装置と呼ばれることもあり、また、発光装置と呼ばれることも
ある。表示素子として発光素子を有する発光装置は、表示装置の具体例の一つである。
ＥＬ素子の一例としては、陽極と、陰極と、陽極と陰極との間に挟まれたＥＬ層と、を有
する素子等がある。ＥＬ層の一例としては、１重項励起子からの発光（蛍光）を利用する
もの、３重項励起子からの発光（燐光）を利用するもの、１重項励起子からの発光（蛍光
）を利用するものと３重項励起子からの発光（燐光）を利用するものとを含むもの、有機
物によって形成されたもの、無機物によって形成されたもの、有機物によって形成された
ものと無機物によって形成されたものとを含むもの、高分子の材料を含むもの、低分子の
材料を含むもの、又は高分子の材料と低分子の材料とを含むもの、等がある。ただし、こ
れに限定されず、ＥＬ素子として様々なものを用いることができる。
電子放出素子の一例としては、陰極に高電界を集中して電子を引き出す素子等がある。具
体的には、電子放出素子の一例としては、スピント型、カーボンナノチューブ（ＣＮＴ）
型、金属―絶縁体―金属を積層したＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａ
ｌ）型、金属―絶縁体―半導体を積層したＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＯＳ型、シリコン型、薄膜ダイオード型、ダイヤモン
ド型、金属―絶縁体―半導体−金属型等の薄膜型、ＨＥＥＤ型、ＥＬ型、ポーラスシリコ
ン型、又は表面伝導（ＳＣＥ）型等がある。ただし、これに限定されず、電子放出素子と
して様々なものを用いることができる。
本明細書において、液晶表示装置とは、液晶素子を有する表示装置をいう。液晶表示装置
には、画像の表示方法により直視型、投写型などに分類される。また、照明光が画素を透
過するか、反射するかで、透過型、反射型、半透過型で分類することができる。液晶素子
の一例としては、液晶の光学的変調作用によって光の透過又は非透過を制御する素子があ
る。その素子は一対の電極と液晶層により構造されることが可能である。なお、液晶の光
学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を
含む）によって制御される。液晶素子に適用される液晶としては、ネマチック液晶、コレ
ステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオ
トロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶
、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、バナナ型液晶等が挙げられる。
また、液晶表示装置の表示方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モー
ド、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅ
ｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａ
ｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、
ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎ
ｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔ
ａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙ
ｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ゲストホストモード、および、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ
）モード等がある。
もちろん、本明細書に開示される発明には、上記の構成例に限定されず、様々な構成例の
液晶表示装置を適用できる。
電子ペーパーの一例としては、分子により表示されるもの（光学異方性、染料分子配向等
）、粒子により表示されるもの（電気泳動、粒子移動、粒子回転、相変化等）、フィルム
の一端が移動することにより表示されるもの、分子の発色／相変化により表示されるもの
、分子の光吸収により表示されるもの、又は電子とホールが結合して自発光により表示さ
れるもの等を用いることができる。具体的には、電子ペーパーの一例としては、マイクロ
カプセル型電気泳動、水平移動型電気泳動、垂直移動型電気泳動、球状ツイストボール、
磁気ツイストボール、円柱ツイストボール方式、帯電トナー、電子粉流体、磁気泳動型、
磁気感熱式、エレクトロウェッテイング、光散乱（透明／白濁変化）、コレステリック液
晶／光導電層、コレステリック液晶、双安定性ネマチック液晶、強誘電性液晶、２色性色
素・液晶分散型、可動フィルム、ロイコ染料による発消色、フォトクロミック、エレクト
ロクロミック、エレクトロデポジション、フレキシブル有機ＥＬ等がある。ただし、これ
に限定されず、電子ペーパーとして様々なものを用いることができる。ここで、マイクロ
カプセル型電気泳動を用いることによって、電気泳動方式の欠点である泳動粒子の凝集、
沈殿を解決することができる。電子粉流体は、高速応答性、高反射率、広視野角、低消費
電力、メモリ性等のメリットを有する。
プラズマディスプレイの一例としては、電極を表面に形成した基板と、電極および微小な
溝を表面に形成し且つ溝内に蛍光体層を形成した基板と、を狭い間隔で対向させて、希ガ
スを封入した構造を有するもの等がある。他にも、プラズマディスプレイの一例としては
、プラズマチューブを上下からフィルム状の電極で挟み込んだ構造を有するもの等がある
。プラズマチューブとは、ガラスチューブ内に、放電ガス、ＲＧＢそれぞれの蛍光体等を
封止したものである。電極間に電圧をかけることによって紫外線を発生させ、蛍光体を光
らせることで、表示を行うことができる。本明細書に開示される発明には、上記の構成例
に限定されず、様々な構成例のプラズマディスプレイを適用できる。
また、照明装置を必要とする表示装置がある。例えば、液晶表示装置、グレーティングラ
イトバルブ（ＧＬＶ）を用いた表示装置、デジタルマイクロミラーデバイス（ＤＭＤ）を
用いた表示装置等である。これらの照明装置としては、例えば、ＥＬ素子を適用した照明
装置、冷陰極管、熱陰極管、ＬＥＤ、レーザー光源、水銀ランプ等を用いることができる
。
また、表示装置としては、表示素子を含む複数の画素を備えた表示装置が挙げられる。こ
の場合、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。表示装
置の周辺駆動回路は、複数の画素と同一基板上に形成された回路でもよく、別の基板に形
成された回路でもよい。その双方の回路を周辺駆動回路として設けることもできる。画素
と別の基板に形成されている回路としては、ワイヤボンディングやバンプ等によって画素
が存在する基板上に配置された回路、いわゆる、チップオングラス（ＣＯＧ）で接続され
たＩＣチップ、または、ＴＡＢ等で接続されたＩＣチップが上げられる。
回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコス
トの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特
に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路等は、消費電力が大
きくなるおそれがある。そこで、このような回路を、画素部とは別の基板（例えば単結晶
基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費
電力の増加を防ぐことができる。
また、表示装置は、ＩＣチップ、抵抗素子、容量素子、インダクタ、トランジスタ等が取
り付けられたフレキシブルプリントサーキット（ＦＰＣ）を含んでもよい。また、表示装
置は、フレキシブルプリントサーキット（ＦＰＣ）等を介して接続され、ＩＣチップ、抵
抗素子、容量素子、インダクタ、トランジスタ等が取り付けられたプリント配線基板（Ｐ
ＷＢ）を含んでいても良い。また、表示装置は、偏光板または位相差板等の光学シートを
含んでいても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサ等を
含んでいても良い。
本明細書において、一画素とは、明るさを制御できる要素一つ分を示すものとする。例え
ば、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従
って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素を有するカラー表示装置の場合に
は、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものと
する。ただし、色要素は、三色に限定されず、三色以上を用いても良いし、ＲＧＢ以外の
色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としても可能である。ま
たは、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色等を
一色以上追加することが可能である。または、ＲＧＢの中の少なくとも一色に類似した色
を、ＲＧＢに追加することが可能である。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ
１とＢ２とは、どちらも青色であるが、少し波長が異なっている。同様に、Ｒ１、Ｒ２、
Ｇ、Ｂとすることも可能である。このような色要素を用いることにより、より実物に近い
表示を行うことができる。このような色要素を用いることにより、消費電力を低減するこ
とができる。
一つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を
一画素とすることが可能である。例えば、面積階調を行う場合または副画素（サブ画素）
を有する場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調
を表現することがある。その場合、明るさを制御する領域の一つ分を一画素とすることが
可能である。つまり、一つの色要素は、複数の画素で構成されることとなる。ただし、明
るさを制御する領域が一つの色要素の中に複数あっても、それらをまとめて、一つの色要
素を１画素としてもよい。その場合は、一つの色要素は、一つの画素で構成されることと
なる。また、一つの色要素について、複数の領域を用いて明るさを制御する場合、画素に
よって、表示に寄与する領域の大きさが異ならせてもよい。また、一つの色要素につき複
数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるように
して、視野角を広げるようにしてもよい。つまり、一つの色要素について、複数個ある領
域が各々有する画素電極の電位が、各々異なっていることも可能である。その結果、液晶
分子などの表示素子に加わる電圧が各画素電極によって各々異なる。よって、液晶表示装
置の場合は視野角を広くすることができる。また、色要素毎に表示に寄与する領域の大き
さが異なっていてもよい。これにより、低消費電力化、又は表示素子の長寿命化を図るこ
とができる。
なお、一画素（三色分）と明示的に記載する場合は、ＲとＧとＢの三画素分を一画素と見
なすことができる。一画素（一色分）と明示的に記載する場合は、一つの色要素につき、
複数の領域がある場合、それらをまとめて一画素と見なすことができる。
複数の画素は、例えば、マトリクス状に配置（配列）することができる。ここで、画素が
マトリクスに配置（配列）されているとは、縦方向もしくは横方向において、画素が直線
上に並んでいる場合に限定されない。例えば三色の色要素（例えばＲＧＢ）でフルカラー
表示を行う表示装置において、画素の配列としては、例えば、ストライプ配置、三つの色
要素のドットでなるデルタ配置、ベイヤー配置などが挙げられる。
（実施の形態１０）
本明細書に開示されている発明には、様々な構造のトランジスタを用いることができる。
つまり、トランジスタの構成に特段の制約はない。例えば、実施の形態７を適用すること
で、高開口率の画素を備えた表示装置を作製することができる。本実施の形態では、トラ
ンジスタのいくつかの構成例について説明する。
トランジスタの一例としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリ
スタル、ナノクリスタル、セミアモルファスとも言う）シリコン等に代表される非単結晶
半導体膜を有する薄膜トランジスタ（ＴＦＴ）等を用いることができる。ＴＦＴを用いる
場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造でき
るため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大き
くできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造
できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を
用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。ま
たは、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御するこ
とができる。または、トランジスタが薄いため、トランジスタを形成する膜の一部は、光
を透過させることができる。そのため、開口率を向上させることができる。
なお、多結晶シリコンを製造するときに、触媒（ニッケル等）を用いることにより、結晶
性をさらに向上させ、電気特性の良いトランジスタを製造することが可能となる。その結
果、ゲートドライバ回路（走査線駆動回路）、ソースドライバ回路（信号線駆動回路）、
および信号処理回路（信号生成回路、ガンマ補正回路、ＤＡ変換回路等）を基板上に一体
形成することができる。
なお、微結晶シリコンを製造するときに、触媒（ニッケル等）を用いることにより、結晶
性をさらに向上させ、電気特性の良いトランジスタを製造することが可能となる。このと
き、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも可
能である。その結果、ソースドライバ回路の一部（アナログスイッチ等）およびゲートド
ライバ回路（走査線駆動回路）を基板上に一体形成することができる。なお、結晶化のた
めにレーザー照射を行わない場合は、シリコンの結晶性のムラを抑えることができる。そ
のため、画質の向上した画像を表示することができる。ただし、触媒（ニッケル等）を用
いずに、多結晶シリコン又は微結晶シリコンを製造することは可能である。
なお、シリコンの結晶性を、多結晶又は微結晶等へと向上させることは、パネル全体で行
うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シリコン
の結晶性を向上させてもよい。選択的に結晶性を向上させることは、レーザー光を選択的
に照射すること等により可能である。例えば、画素以外の領域である周辺回路領域にのみ
、ゲートドライバ回路およびソースドライバ回路等の領域にのみ、又はソースドライバ回
路の一部（例えば、アナログスイッチ）の領域にのみ、にレーザー光を照射してもよい。
その結果、回路を高速に動作させる必要がある領域にのみ、シリコンの結晶化を向上させ
ることができる。画素領域は、高速に動作させる必要性が低いため、結晶性が向上されな
くても、問題なく画素回路を動作させることができる。こうすることによって、結晶性を
向上させる領域が少なくて済むため、製造工程も短くすることができる。そのため、スル
ープットが向上し、製造コストを低減させることができる。または、必要とされる製造装
置の数も少ない数で製造できるため、製造コストを低減させることができる。
なお、トランジスタの一例としては、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ
、ＩＺＯ、ＩＴＯ、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）等の化合物半導体又は
酸化物半導体を有するトランジスタ又は、これらの化合物半導体又は酸化物半導体を薄膜
化した薄膜トランジスタ等を用いることができる。これらにより、製造温度を低くできる
ので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低
い基板、例えばプラスチック基板又はフィルム基板等に直接トランジスタを形成すること
ができる。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部
分に用いるだけでなく、それ以外の用途で用いることもできる。例えば、これらの化合物
半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極等として
用いることができる。それらをトランジスタの作製過程で形成することが可能なため、コ
ストを低減できる。
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトラ
ンジスタ等を用いることができる。これらにより、室温で製造、低真空度で製造、又は大
型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造する
ことが可能となるため、トランジスタのレイアウトを容易に変更することができる。また
は、レジストを用いずに製造することが可能なので、材料費が安くなり、工程数を削減で
きる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッ
チングする、という製法よりも、材料が無駄にならず、低コストにできる。
トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ
等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形
成することができる。このような基板を用いた半導体装置は、衝撃に強くすることができ
る。
トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば
、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトラン
ジスタ等を用いることができる。トランジスタとしてＭＯＳ型トランジスタを用いること
により、トランジスタのサイズを小さくすることができる。よって、トランジスタの集積
度を高くすることができる。トランジスタとしてバイポーラトランジスタを用いることに
より、大きな電流を流すことができる。よって、高速に回路を動作させることができる。
なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成
してもよい。これにより、低消費電力、小型化、高速動作等を実現することができる。
トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタ
を用いることができる。マルチゲート構造にすると、チャネル領域が直列に接続されるた
め、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造によ
り、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。ま
たは、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電
圧が変化しても、ドレインとソースとの間の電流があまり変化せず、電圧・電流特性の傾
きをフラットにすることができる。電圧・電流特性の傾きがフラットである特性を利用す
ると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することができ
る。その結果、特性のよい差動回路又はカレントミラー回路等を実現することができる。
トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトラ
ンジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にする
ことにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チ
ャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下に
ゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値
（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕｅ）の改善を図ることができる。
トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チ
ャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャ
ネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル
領域が直列に接続する構造等のトランジスタを用いることができる。
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極や
ドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（
もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャ
ネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
トランジスタの一例としては、高抵抗領域を設けた構造を適用できる。高抵抗領域を設け
ることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図るこ
とができる。または、高抵抗領域を設けることにより、飽和領域で動作する時に、ドレイ
ンとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、電圧・電流特性
の傾きがフラットな特性にすることができる。
様々な基板を用いて、トランジスタを形成することができる。基板の種類は、特定のもの
に限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又は
シリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ス
テンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、
タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を
含む紙、又は基材フィルム等がある。ガラス基板の一例としては、バリウムホウケイ酸ガ
ラス、アルミノホウケイ酸ガラス、又はソーダライムガラス等がある。可撓性基板の一例
としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ
）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可
撓性を有する合成樹脂等がある。貼り合わせフィルムの一例としては、ポリプロピレン、
ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニル等がある。基材フィルムの一
例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類等が
ある。特に、半導体基板、単結晶基板、又はＳＯＩ基板等を用いてトランジスタを製造す
ることによって、特性、サイズ、又は形状等のばらつきが少なく、電流能力が高く、サイ
ズの小さいトランジスタを製造することができる。このようなトランジスタによって回路
を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別
の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例として
は、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板
、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウ
レタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリ
エステル）等を含む）、皮革基板、又はゴム基板等がある。これらの基板を用いることに
より、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにく
い装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
ここで、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端
子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ド
レイン領域とチャネル領域とソース領域とを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソース
として機能する領域、およびドレインとして機能する領域を、ソース又はドレインと呼ば
ない場合がある。その場合、一例として、ソースとドレインとの一方を、第１端子、第１
電極、又は第１領域と表記し、ソースとドレインとの他方を、第２端子、第２電極、又は
第２領域と表記する場合がある。
また、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有
する素子であってもよい。この場合も同様に、一例として、エミッタとコレクタとの一方
を、第１端子、第１電極、又は第１領域と表記し、エミッタとコレクタとの他方を、第２
端子、第２電極、又は第２領域と表記する場合がある。なお、トランジスタとしてバイポ
ーラトランジスタが用いられる場合、ゲートという表記をベースと言い換えることが可能
である。
ゲートとは、ゲート電極とゲート配線（ゲート線、ゲート信号線、走査線、走査信号線等
とも言う）とを含んだ全体、又は、それらの一部のことを言う。ゲート電極とは、チャネ
ル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜
のことを言う。ただし、ゲート電極の一部は、高抵抗領域、又はソース領域（またはドレ
イン領域）と、ゲート絶縁膜を介してオーバーラップしていることが可能である。ゲート
配線とは、各トランジスタのゲート電極の間を接続するための配線、各画素の有するゲー
ト電極の間を接続するための配線、又はゲート電極と別の配線とを接続するための配線の
ことを言う。
ゲート電極としても機能し、且つゲート配線としても機能するような部分（領域、導電膜
、配線等）も存在する。そのような部分（領域、導電膜、配線等）は、ゲート電極と呼ん
でも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に
区別できないような領域も存在する。例えば、延伸して配置されているゲート配線の一部
とチャネル領域がオーバーラップしている場合、その部分（領域、導電膜、配線等）はゲ
ート配線として機能しているが、ゲート電極としても機能していることになる。よって、
そのような部分（領域、導電膜、配線等）は、ゲート電極と呼んでも良いし、ゲート配線
と呼んでも良い。
ゲート電極と同じ材料で形成され、ゲート電極と同じ島（アイランド）を形成してつなが
っている部分（領域、導電膜、配線等）も、ゲート電極と呼んでも良い。同様に、ゲート
配線と同じ材料で形成され、ゲート配線と同じ島（アイランド）を形成してつながってい
る部分（領域、導電膜、配線等）も、ゲート配線と呼んでも良い。このような部分（領域
、導電膜、配線等）は、厳密な意味では、チャネル領域とオーバーラップしていない場合
、又は別のゲート電極と接続させる機能を有していない場合がある。しかし、製造時の仕
様等の関係で、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲ
ート配線と同じ島（アイランド）を形成してつながっている部分（領域、導電膜、配線等
）がある。よって、そのような部分（領域、導電膜、配線等）もゲート電極またはゲート
配線と呼んでも良い。
例えば、マルチゲート構造のトランジスタにおいて、１つのゲート電極と、別のゲート電
極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。このような
場合は、ゲート電極とゲート電極とを接続させるための部分（領域、導電膜、配線等）は
、ゲート配線と呼んでも良い。あるいは、マルチゲート構造のトランジスタを１つのトラ
ンジスタと見なすこともできるため、ゲート電極と呼んでも良い。つまり、ゲート電極ま
たはゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島（アイラン
ド）を形成してつながっている部分（領域、導電膜、配線等）は、ゲート電極やゲート配
線と呼んでも良い。別の例として、ゲート電極とゲート配線とを接続させている部分の導
電膜であって、ゲート電極またはゲート配線とは異なる材料で形成された導電膜も、ゲー
ト電極と呼んでも良いし、ゲート配線と呼んでも良い。
また、ゲート端子とは、ゲート電極の部分（領域、導電膜、配線等）、又はゲート電極と
電気的に接続されている部分（領域、導電膜、配線等）について、その一部分のことを言
う。
ある配線を、ゲート配線、ゲート線、ゲート信号線、走査線、又は走査信号線等と呼ぶ場
合、その配線にトランジスタのゲートが接続されていない場合もある。この場合、ゲート
配線、ゲート線、ゲート信号線、走査線、又は走査信号線は、トランジスタのゲートと同
じ層で形成された配線、トランジスタのゲートと同じ材料で形成された配線、又はトラン
ジスタのゲートと同時に形成された配線等を意味している場合がある。その一例としては
、保持容量用配線、電源線、基準電位供給配線等がある。
ソースとは、ソース領域とソース電極とソース配線（ソース線、ソース信号線、データ線
、データ信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソ
ース領域とは、Ｐ型不純物（ボロンやガリウム等）又はＮ型不純物（リンやヒ素等）が多
く含まれる半導体領域のことを言う。従って、Ｐ型不純物やＮ型不純物の濃度が低い低濃
度不純物領域が、抵抗が高い高抵抗領域である場合、ソース領域には含まれないと見なす
ことが多い。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的
に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース
領域も含んでソース電極と呼ぶこともある。ソース配線とは、各トランジスタのソース電
極の間を接続するための配線、各画素の有するソース電極の間を接続するための配線、又
はソース電極と別の配線とを接続するための配線のことを言う。
また、ソース電極としても機能し、ソース配線としても機能するような部分（領域、導電
膜、配線等）も存在する。そのような部分（領域、導電膜、配線等）は、ソース電極と呼
んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確
に区別できないような領域も存在する。例えば、延伸して配置されているソース配線の一
部とソース領域とがオーバーラップしている場合、その部分（領域、導電膜、配線等）は
ソース配線として機能しているが、ソース電極としても機能していることになる。よって
、そのような部分（領域、導電膜、配線等）は、ソース電極と呼んでも良いし、ソース配
線と呼んでも良い。
また、ソース電極と同じ材料で形成され、ソース電極と同じ島（アイランド）を形成して
つながっている部分（領域、導電膜、配線等）、ソース電極とソース電極とを接続する部
分（領域、導電膜、配線等）、および、ソース領域とオーバーラップしている部分（領域
、導電膜、配線等）も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形
成され、ソース配線と同じ島（アイランド）を形成してつながっている領域も、ソース配
線と呼んでも良い。このような部分（領域、導電膜、配線等）は、厳密な意味では、別の
ソース電極と接続させる機能を有していない場合がある。しかし、製造時の仕様等の関係
で、ソース電極またはソース配線と同じ材料で形成され、ソース電極またはソース配線と
つながっている部分（領域、導電膜、配線等）がある。よって、そのような部分（領域、
導電膜、配線等）もソース電極またはソース配線と呼んでも良い。
例えば、ソース電極とソース配線とを接続させている部分の導電膜であって、ソース電極
またはソース配線とは異なる材料で形成された導電膜も、ソース電極と呼んでも良いし、
ソース配線と呼んでも良い。
なお、ソース端子とは、ソース領域や、ソース電極や、ソース電極と電気的に接続されて
いる部分（領域、導電膜、配線等）について、その一部分のことを言う。
なお、ある配線を、ソース配線、ソース線、ソース信号線、データ線、データ信号線等と
呼ぶ場合、その配線にトランジスタのソース（ドレイン）が接続されていない場合もある
。この場合、ソース配線、ソース線、ソース信号線、データ線およびデータ信号線は、ト
ランジスタのソース（ドレイン）と同じ層で形成された配線、トランジスタのソース（ド
レイン）と同じ材料で形成された配線、またはトランジスタのソース（ドレイン）と同時
に形成された配線を意味している場合がある。例としては、保持容量用配線、電源線、基
準電位供給配線等がある。
ドレインの説明はソースと同様であるので、その説明を準用する。
１０１ 基板
１０２ 回路
１０３ 回路
１０４ 回路
１０５ 絶縁層
１０６ 導電層
１０７ 媒質
１０８ 基板
１０９ 導電層
２０２ 絶縁層
２０３ 半導体層
２０５ 絶縁層
２０６ 導電層
２０７ トランジスタ
２０８ 容量素子
２０９ 容量素子
２０１ａ、２０１ａａ、２０１ａｂ、２０１ｂ、２０１ｂａ、２０１ｂｂ、２０１ｃ、２
０１ｃａ、２０１ｃｂ、２０１ｄａ、２０１ｄｂ、２０１ｅｂ、２０１ｆｂ 導電層
２０３ａ 半導体層
２０４ａ、２０４ａａ、２０４ａｂ、２０４ｂ、２０４ｂａ、２０４ｂｂ、２０４ｃ、２
０４ｃａ、２０４ｃｂ、２０４ｄ、２０４ｄａ、２０４ｄｂ、２０４ｅ、２０４ｅａ、２
０４ｅｂ、２０４ｆｂ、２０４ｇｂ、２０４ｈｂ 導電層
２０６ａ 導電層

Claims (11)

  1. チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層の下方に配置され、第１の絶縁層を介して前記チャネル形成領域と重なる領域を有する第１の導電層と、
    前記酸化物半導体層の上方に配置され、第２の絶縁層を介して前記チャネル形成領域と重なる領域を有する第２の導電層と、
    前記酸化物半導体層と電気的に接続された、第３の導電層及び第４の導電層と、を有し、
    前記第２の導電層は、前記第３の導電層及び前記第４の導電層と同じレイヤーの導電層である、半導体装置。
  2. チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層の下方に配置され、第１の絶縁層を介して前記チャネル形成領域と重なる領域を有する第１の導電層と、
    前記酸化物半導体層の上方に配置され、第２の絶縁層を介して前記チャネル形成領域と重なる領域を有する第２の導電層と、
    前記酸化物半導体層と電気的に接続された、第３の導電層及び第４の導電層と、を有し、
    前記第２の導電層は、前記第３の導電層及び前記第４の導電層と同じレイヤーの導電層であり、
    前記第３の導電層又は前記第４の導電層は、前記第１の導電層と電気的に接続されている、半導体装置。
  3. チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層の下方に配置され、第１の絶縁層を介して前記チャネル形成領域と重なる領域を有する第１の導電層と、
    前記酸化物半導体層の上方に配置され、第２の絶縁層を介して前記チャネル形成領域と重なる領域を有する第２の導電層と、
    前記酸化物半導体層と電気的に接続された、第３の導電層及び第４の導電層と、を有し、
    前記第２の導電層は、前記第３の導電層及び前記第４の導電層と同じレイヤーの導電層であり、
    前記第３の導電層又は前記第４の導電層は、前記第１の導電層の上面と接する領域を有する、半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第２乃至前記第４の導電層は、同じ材料からなる、半導体装置。
  5. チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層の下方に配置され、第１の絶縁層を介して前記チャネル形成領域と重なる領域を有する第１の導電層と、
    一の導電膜がパターニングされ、第２の導電層、第３の導電層、及び第４の導電層となり、
    前記第２の導電層は、前記酸化物半導体層の上方に配置され、第２の絶縁層を介して前記チャネル形成領域と重なる領域を有し、
    前記第３の導電層及び前記第４の導電層は、前記酸化物半導体層と電気的に接続されている、半導体装置。
  6. チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層の下方に配置され、第１の絶縁層を介して前記チャネル形成領域と重なる領域を有する第１の導電層と、
    一の導電膜がパターニングされ、第２の導電層、第３の導電層、及び第４の導電層となり、
    前記第２の導電層は、前記酸化物半導体層の上方に配置され、第２の絶縁層を介して前記チャネル形成領域と重なる領域を有し、
    前記第３の導電層及び前記第４の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第３の導電層又は前記第４の導電層は、前記第１の導電層と電気的に接続されている、半導体装置。
  7. チャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層の下方に配置され、第１の絶縁層を介して前記チャネル形成領域と重なる領域を有する第１の導電層と、
    一の導電膜がパターニングされ、第２の導電層、第３の導電層、及び第４の導電層となり、
    前記第２の導電層は、前記酸化物半導体層の上方に配置され、第２の絶縁層を介して前記チャネル形成領域と重なる領域を有し、
    前記第３の導電層及び前記第４の導電層は、前記酸化物半導体層と電気的に接続され、
    前記第３の導電層又は前記第４の導電層は、前記第１の導電層の上面と接する領域を有する、半導体装置。
  8. 請求項１乃至７のいずれか一において、
    前記第２の導電層には、前記第１の導電層と異なる電位が供給される、半導体装置。
  9. 請求項１乃至８のいずれか一において、
    前記第２乃至前記第４の導電層の各々は、第１の層と第２の層とを含む積層構造を有し、
    前記第１の層は、モリブデン、チタン、タングステン、タンタル、又はクロムを含み、
    前記第２の層は、前記第１の層上に設けられ、アルミニウム、銅、又は銀を含む、半導体装置。
  10. 請求項１乃至９のいずれか一において、
    前記酸化物半導体層は、Ｉｎ、Ｇａ、及びＺｎを含み、
    前記酸化物半導体層の膜厚は、５０ｎｍ以下である、半導体装置。
  11. 請求項１乃至１０のいずれか一において、
    前記酸化物半導体層と電気的に接続された画素電極と、容量素子と、を有し、
    前記画素電極は、前記容量素子の第１の電極としての機能を有する、半導体装置。
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