JP2003536115A - 受光素子を具備する発光マトリックス配列表示装置 - Google Patents

受光素子を具備する発光マトリックス配列表示装置

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Abstract

(57)【要約】 表示装置は、基板（５０）上に担持される例えばＥＬ素子のような発光表示素子（２０）と、表示素子により放射される光に反応する関連する受光素子（４０）とを有するピクセル（１０）の配列を有する。この受光素子は、例えばＴＦＴ構造ゲート感光性薄膜装置又は基板上に横方向に隔てられる、ゲート制御領域（５５）により分離される接触領域（５３、５４）を具備する半導体層（５２）を持つ横方向ゲートピン装置を各々有する。関連する表示素子（２０）の一部は、感光性装置のゲートとして作用する表示素子の電極（７０）を具備するゲート制御領域上を延在し、これにより、表示素子と感光性装置との間に良好な光学結合を保証し、ゲートが適当にバイアスされることを可能にする。このような装置は、例えば、比較的簡単なやり方で、ピクセルにおける電気光学的なフィードバック制御を提供することを可能にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受光素子を具備する発光マトリックス配列表示装置に関する。本発
明は特に、発光表示素子及び受光素子を有するアドレッシング可能なピクセルの
配列を有するマトリックス配列表示装置に関する。本発明は、排他的にではなく
エレクトロルミネッセンス (EL: electroluminescent)表示素子、特にポリマー
ＥＬ素子ＰＬＥＤを含む有機ＥＬ表示素子ＯＬＥＤを用いたマトリックス表示装
置に特に関係する。
【０００２】
【従来の技術】
そのピクセルがＥＬ表示素子及び受光素子を有するマトリックス表示装置の例
は、英国特許出願0005811.5号に記載されている。この記載された装置は、各ピ
クセルが一方は透明である２つの電極間に発光ＥＬ材料を有する電流駆動ＥＬ表
示素子を含む、基板に担持されるピクセルの配列を持つアクティブマトリックス
表示装置と、先行するアドレス期間内にピクセルに与えられる駆動（データ）信
号に基づく駆動期間において、この表示素子を通る電流、故にその光出力を制御
するように動作することが可能なスイッチング装置とを有する。
【０００３】 例えばヨーロッパ公開公報EP-A-0717446号に記載される装置のような、他のア
クティブマトリックスＥＬ表示装置において、光出力を生成するために連続的に
電流を流す必要がある表示素子は、駆動期間中にその出力を決定するアドレス期
間において、ピクセルに記憶されるデータ信号のレベルでの各々の行アドレス期
間におけるピクセルのアドレッシングに後続するようなフレーム期間までの延長
期間にわたり通電することが可能である。薄膜トランジスタ（ＴＦＴ）形式の駆
動装置は、表示素子を通る電流を制御する役割を果たし、与えられるデータ信号
は、この駆動ＴＦＴの動作が記憶される電荷に依存するように、このＴＦＴのゲ
ートに結合されるキャパシタンス上に電荷として記憶される。
【０００４】 英国特許出願0005811.5の装置におけるピクセルは更に、ピクセルの動作時に
逆バイアスされるように配され、表示素子の光出力レベルに依存する割合でキャ
パシタンスから電荷が漏れるように、駆動期間のピクセルの表示素子によって放
射される光に反応するような、前記記憶キャパシタンスに結合される（ＰｉＮ）
フォトダイオード又は光反応ＴＦＴを有する薄膜感光性装置を含む。従って、感
光性装置のために、（アドレッシング時に充電されると仮定する）キャパシタン
スを漸進的に放電することによって、表示素子に流れる電流、故にその光出力を
減少させるように駆動期間中の表示素子の通電を制御する駆動ＴＦＴの動作を漸
進的に調節する光電子フィードバックが設けられる。表示素子が通電する全部の
利用可能駆動期間の比率は、これにより、素子の光出力に従うこのフィードバッ
ク装置に依存し、調整される。このように、駆動（フレーム）期間における表示
素子からの集積された光出力は、とりわけ、動作する期間にわたり起こる表示素
子のＥＬ材料に関する老朽化又は劣化、特に与えられる駆動電流レベルに対する
光出力レベルの減少の如何なる影響も打ち消し、前記ピクセルを供給する電流送
電ラインに起こる電圧降下の影響を補償するようにも制御することが可能である
。
【０００５】
【発明が解決しようとする課題】
このような技術は、ピクセルの光出力が時間を通して一定且つ一様であること
を保証することで高品質の表示を達成するのに価値がある。しかしながら、この
ようなピクセル回路の実施は問題を含んでいる。感光性装置により生成される光
電流は、大きな記憶キャパシタンスを使用することを避ける場合、フレーム期間
にわたりＴＦＴゲート電位を適当に制御するために、非常に低くする必要がある
。更に、薄膜技術を使用する受光素子の各ピクセル回路における設備は、理想的
には、製造を過度に複雑にすべきではない一方、同時に発光表示素子と感光素子
との間の良好な光結合が保証される必要がある。
【０００６】
【課題を解決するための手段】
本発明に従って、一方の側に透明電極を具備する発光材料の層を持つ発光表示
素子と、表示素子により放出される光に反応する受光素子とを各々有するアドレ
ッシング可能なピクセル配列を基板上に有する発光表示装置を有し、ここで各受
光素子は、基板上に横方向に隔てられた接触領域と、誘電材料が上に置かれる介
在するゲート制御領域とを持つ半導体層を有するゲート感光性薄膜装置を有し、
発光表示素子の一部分は誘電材料及びゲート制御領域上を前記部分における発光
表示素子の透明電極がこの感光性装置のゲートとして作用し且つ、発光材料層に
より放射される光が半導体層に入射する。
【０００７】 この装置に関し、受光素子の装備が比較的複雑ではない一方で、同時にこの構
成部品と表示素子の発光材料との間の良好な光学結合が確実に保証される。これ
により、このような装置は、例えば、上述した英国特許出願0005811.5に記載の
表示装置の種類に使用されるときに高い有益性となる。ゲート感光性装置の基本
構造は、マトリックス表示装置に通常に使用されているＴＦＴ、例えば上述の表
示装置の駆動ＴＦＴの構造に一般的に類似している。この点において、ゲート感
光性装置は、ＴＦＴ又はゲートラテラル型（ピン）ダイオードを有する。従って
、この構成部品の設備は、マトリックス表示装置に使用される薄膜技術と完全に
互換性があり、この装置は、上記ＴＦＴと同時に普通の薄膜層から容易に形成す
ることが可能である。発光素子の一部が前記感光性装置上を延在し、この装置の
アクティブ領域が発光材料と直接且つ親密に関連するので、このとき、この装置
は、発光材料からの光出力に関する変化に鋭く反応する。その上、発光素子の電
極の一部は、感光性装置のゲートに利用されるので、このとき、この装置の動作
中にこの電極の電位に対応する当該装置のゲート電位は、上述された型式の表示
装置における電荷調整装置として使用されるとき、この構成部品に必要なやり方
で発光層からの光の入射に応じてここに生成される光電流のために、感光性漏れ
装置として作用するような動作中に都合よく適切にバイアスされる。
【０００８】 本発明が上述される特定の種類のピクセル回路を実施するのに特に有益である
一方、ピクセルが記載された特定のやり方で使用されるのでなく、他の目的のピ
クセルの表示素子の発光に応じる受光装置を含む他の発光マトリックス表示装置
において有利となるように使用可能であることが認識される。
【０００９】 好ましくは、発光素子はＯＬＥＤ又はＰＬＥＤ素子のようなＥＬ素子を有する
。しかしながら、本発明は、他の種類の発光素子を使用する表示装置においても
同様の利点を有し、記載されるやり方で電子光学フィードバック装置の一部とし
て用いられる受光素子の場合には必ずしも使用されるわけではないことを認識す
る。
【００１０】
【発明の実施の形態】
本発明による発光表示素子の実施例、特にアクティブマトリックスＥＬ表示装
置は、例として、添付する図を参照して説明される。
【００１１】 これら図は、単に概略図である。同じ参照番号は、図面を通じて、同じ又は類
似の部分を述べるために用いられている。
【００１２】 図１を参照し、アクティブマトリックスＥＬディスプレイ装置は、ブロック１
０により示される規則的に隔てられたピクセルの行及び列マトリックス配列を持
つパネルを有する。各ピクセルは、ＥＬ表示素子とこの表示素子を流れる電流を
制御する関連する駆動装置とを有し、これらは、行（選択）及び列（データ）の
アドレス導体、すなわちライン１２及び１４が交差する組の間の交点に置かれる
。ここでは簡略化のために数個のピクセルしか示されていない。これらピクセル
１０は、アドレス導体の組を介して、個々の導体の組の端部に接続される行（走
査）駆動回路１６及び列（データ）駆動回路１８を有する周辺の駆動回路によっ
てアドレッシングされる。
【００１３】 ピクセルの各行は、個々のデータ信号で行のピクセルをロードするように、前
記回路１６により関連する行導体１２に与えられる選択信号を用いてフレーム期
間内に順次アドレッシングされ、回路１８により列導体に平行して供給される個
々のデータ信号に従い、アドレス期間に後続するフレーム期間内にそれらの個々
の表示出力を決定する。各行がアドレッシングされるので、データ信号は、適切
に同期化して回路１８により与えられる。
【００１４】 図２は、数個の典型的なピクセルの回路を説明している。各ピクセル１０は、
ここではダイオード素子（ＬＥＤ）と示される有機発光ＥＬ表示素子２０を含み
、有機ＥＬ発光材料の１つ以上のアクティブ層をその間に持つ１組の電極を有す
る。この特定の実施例において、この材料はポリマーＬＥＤ材料を有するが、例
えば低い分子量の材料である他の有機ＥＬ材料が使用されることもできる。前記
配列の表示素子は、関連するアクティブマトリックス回路と一緒に、絶縁基板の
表面上に担持されている。この基板は、例えばガラスのような透明材料からなり
、この基板に最も近い個々の表示素子２０の電極は、例えばＩＴＯのような透明
導体材料からなるので、ＥＬ層によって生じた光は、基板の反対側にいる観察者
が見ることができるように、これら電極及び基板を通り伝達される。表示素子の
陰極は、例えばカルシウム、マグネシウムと銀との合金、又はバリウム／アルミ
ニウムの二重層のような低い仕事関数を持つ金属を有する。使用可能である適切
な有機共役ポリマー材料の実施例は、国際特許公開番号WO 96/36959号に記載さ
れている。他の低い分子量の有機材料の実施例は、ヨーロッパ特許公開番号EP-A
-0717446号に記載されてあり、これにはアクティブマトリックスＥＬ装置の典型
的な公知の形式の構成及び動作も記載され、これら特徴に関する開示は、ここで
参照することによって含まれる。
【００１５】 各ピクセル１０は、ここではｐ型導体からなる低温ポリシリコンＴＦＴ２２形
式の駆動装置を含み、この駆動装置は、このピクセルに与えられるデータ信号電
圧に基づいて、表示装置２０に流れる電流、故にその動作を制御する役割を持っ
ている。ピクセルに対するデータ信号電圧は、個々のピクセルの列間に共有され
る列導体１４を介して供給される。この列導体１４は、ｐ型でもあるアドレスＴ
ＦＴ２６を介して電流制御駆動ＴＦＴ２２のゲートに結合されている。ピクセル
の行であるアドレスＴＦＴ２６に対するゲートは、全て共通の行導体１２に接続
されている。
【００１６】 ピクセル１０の各行は、既定の電位で保持され、全てのピクセルに共通な連続
電極として通常は設けられる共通電圧供給ライン３０及び個々の共通電流ライン
３２も共有する。表示素子２０及び駆動ＴＦＴ２２は、電圧供給ライン３０と、
表示素子２０を流れる電流の電流源として働く共通電流ライン３２との間に直列
に接続される。例えば前記ライン３０は、接地電位でもよく、ライン３２は例え
ば供給ライン３０に対し約１２Ｖの正電位でもよい。表示素子２０を流れる電流
は、駆動ＴＦＴ２２によって調節され、このＴＦＴ２２上のゲート電圧の関数で
あり、これはデータ信号により決められる記憶される制御値に依存している。
【００１７】 ピクセルの個々の行は、関連する行導体１２に選択パルスを与える行駆動回路
１６によって選択され、アドレッシングされる。この列導体がこれらピクセルの
アドレスＴＦＴ２６をオンにして、各々の行アドレス期間を規定する。駆動回路
１８に供給され、この駆動回路１８により列導体１４へ与えられるビデオ情報か
ら得られる電圧レベル形式であるデータ信号は、アドレスＴＦＴ２６により駆動
ＴＦＴ２２のゲートノード２４へ転送される。行アドレス期間の終わりに、アド
レストランジスタ２６はオフとなり、ゲートノード２４上の電圧は、後続する駆
動期間中に表示素子の動作を維持するように、ＴＦＴ２２のゲートと共通電流ラ
イン３２との間に接続されるピクセル記憶キャパシタ３６によって保持される。
【００１８】 ＴＦＴ２２のゲートと共通電流ライン３２との間の電圧が表示素子２０を通過
する電流を決定する。この表示素子に流れる電流は、（ｐチャンネル型のＴＦＴ
２２のソースは共通電流ライン３２に接続され、このＴＦＴ２２のドレインは表
示素子２０に接続される）駆動ＴＦＴ２２のゲート−ソース電圧の関数である。
この電流は、ピクセルの光出力レベル（グレイスケール）を順に制御する。ＴＦ
Ｔ２２は電流源としてバイアスされ、飽和状態で動作するので、このＴＦＴに流
れる電流は、ドレイン−ソース電圧には反応せず、ゲート−ソース電圧に依存し
ている。結果的に、ドレイン電圧の僅かな変動が表示素子２０を流れる電流に影
響することはない。これによって、電圧供給ライン３０の電圧がピクセルの正確
な動作に重要ではない。
【００１９】 ピクセルの各行は、個々の駆動信号で各行のピクセルを順番にロードし、ピク
セルが次にアドレッシングされるまで、フレーム期間とほぼ一致する後続する駆
動期間中に所望の表示出力を供給するようにピクセルを設けるために、このよう
にして、順に個々の行アドレスパネルにおいてアドレッシングされる。
【００２０】 各ピクセルにおいて、光電子装置は、表示素子の劣化の影響を補償するのに用
いられ、これにより、既定の駆動電流に対し生成される光出力レベルに関して、
この装置の動作への影響は減少する。このような劣化によって、長く且つハード
に駆動した表示素子は、減少する輝度を示し、表示を一様にさせなくなる。この
光電子装置は、それに応じて、駆動期間における素子から集積された合計の光出
力を制御することによって、ある程度までこれらの影響を打ち消す。ピクセル回
路は、英国特許出願第0005811.5号に記載の回路とこの点で類似して、上記動作
を完全に記載することで参照としてもたらされ、この点におけるこの出願の開示
は、参照することにより包含される。簡潔には、電気光学フィードバックは、駆
動期間中に表示素子の瞬間的な発光に依存する割合でキャパシタを放電すること
によって、この駆動期間中において記憶キャパシタ上の電荷を調節するのに用い
られる。その結果として、既定のデータ信号値に対しては、表示素子がアドレス
期間に後続する駆動期間中に光を生成するように通電される時間の長さは、表示
素子の存在する駆動電流／発光レベル特性と、劣化の影響、特に表示が一様でな
いことに関する影響が減少し、個々のピクセルからの光出力が、必要である場合
に、品質が落ちていない表示素子で得られる光出力とほぼ同じであるような与え
られたデータ信号のレベルとに従って調節される。
【００２１】 図２を参照すると、本装置における電子光学放電手段は、ゲート感光性薄膜装
置４０を有する。この装置は、他のＴＦＴの形式であり、このＴＦＴの電流を搬
送するソース及びドレイン電極は、記憶キャパシタ３６を横断して駆動トランジ
スタ２２のゲートノード２４及び電流ライン３２に接続され、ゲートは、駆動Ｔ
ＦＴ２２と表示素子２０との間のノード４１に接続される。この特定の実施例に
おいて、駆動ＴＦＴ２２（及びアドレスＴＦＴ２６）は、ｐ型の低温ポリシリコ
ンＭＯＳＴＦＴを有し、このとき装置４０は、反対の導電型、すなわちｎ型のポ
リシリコンＭＯＳＴＦＴからなる。
【００２２】 より詳細に説明されるように、ピクセルは、ゲート感光性装置４０がこのピク
セルの動作時に表示素子２０により放出された光に曝されるように構成及び配置
される。アドレッシングフェーズの終了時に、与えられたデータ信号のレベルに
従って、電圧が駆動ＴＦＴ２２のゲートノード２４に定められ、この電圧レベル
に充電されるキャパシタ３６は、少なくとも最初は、後続する駆動フェーズにお
いてＴＦＴ２２のゲート電圧を維持するように作用する。ライン３２に結合され
た感光性装置４０のドレイン接合は、逆バイアスされ、感光性である。駆動期間
内に表示素子により放射された光は、小さな光電流が表示素子の瞬間的な光出力
レベルにほぼ一次的に比例する装置４０に生成される。この光電流の効果は、記
憶キャパシタ３６をゆっくりと放電することであり、光電流の量、従って放電率
は、表示素子の光出力レベルに依存している。ＴＦＴ４０のゲートは、ノード４
１における電圧に対応する電圧で正にバイアスされ、ノード２４に対し常に０又
は負であり、ライン３２に対して常に負であり、これはＴＦＴ４０がオフの（導
通しない）状態を維持することを補償する。従って、トランジスタ４０は、逆バ
イアスされたフォトダイオード様式であり、単にキャパシタ３６に電荷の漏れを
生じさせる漏れ装置として作用する。駆動期間における結果的に生じたキャパシ
タ３６の放電は、徐々に減少する駆動ＴＦＴ２２のゲート電圧となり、これは、
ＴＦＴ２２がそのしきい値であるターンオフレベルに近づくまで、対応するやり
方で徐々に減少させる表示素子の光出力で、順に表示素子２０に流れる電流を漸
進的に低くさせる。この表示素子２０に流れる電流の減少は、ノード４１での（
正の）電圧レベルの漸進的な増大となるが、これは単にＴＦＴ４０が絶えずオフ
になることを補償する。そのうち、ゲートノード２４の電圧がＴＦＴのしきい値
電圧よりも落ち込むとき、前記光出力は終了する。ピクセルの動作を示す典型的
な電圧の実施例として、例えばＴＦＴ２２は−５ボルトのしきい値を有すると仮
定する場合、電圧供給ライン３０は、０ボルト周辺であり、共通電流ライン３２
は１２ボルトであり、トランジスタ２２のゲートノードでの電圧が４から１２ボ
ルトへ変化するので、ノード４１での電圧は４から０ボルトへ変化することが可
能である。
【００２３】 観察者が明るいと分かる、駆動期間内において表示素子により放射された光の
全体の集積される量を調整することにより、表示素子の劣化の影響が打ち消され
る。この集積される光出力（輝度）は、表示素子の初期の光レベルだけでなく表
示素子が通電される駆動期間の時間の長さにも依存する。表示素子がこの駆動期
間内に通電する期間を制御する放電手段を動作するので、このとき、同じデータ
信号値を供給される配列内において異なるピクセルは、劣化による個々の表示素
子の特性の変化に関係なく同様の感覚輝度レベルを生成する傾向にある。言い換
えると、駆動期間の開始時に、劣化の影響により個々の光出力レベルが異なった
としても、同じデータ信号値でアドレッシングされた個々の表示素子からの光出
力の全体は同じである。表示出力の改善された一様性は、これにより得ることが
できる。
【００２４】 例のとおり、与えられたデータ信号のレベルは、前記ピクセルとは異なるグレ
イスケールレベルを供給するように適当に調節される。データ信号、従ってゲー
トノード２４上の電荷が増大する場合、このとき、ＴＦＴ２２がオフになる前に
、より多くの光子(photon)が駆動期間中に表示素子から要求されるので、より高
いグレイスケールが達成される。逆もまた同様である。
【００２５】 この動作の方法は、例えばＴＦＴを形成するのに用いられる薄膜形成処理の性
質によるそのしきい値電圧、大きさ及び可動性の変化から、結果生じた配列にお
いて異なるピクセルのＴＦＴ２２の動作特性における変化を自動的に補償するの
にも効果的である。これにより、前記配列にわたる表示素子からの光出力の一様
性の更なる改良が達成される。
【００２６】 図３及び図４を参照すると、感光性ＴＦＴ４０を含む典型的なピクセルの一部
を通る概略的な平面図及び断面図を示し、これは、この領域におけるピクセル構
造を図示する。図４は、図３のＩＶ−ＩＶ線に沿った断面図にほぼ対応している
。ＴＦＴ４０に加え、示される部分は、表示素子２０及び記憶キャパシタ３６の
一部を含むが、アドレッシング及び駆動ＴＦＴ２６及び２２は含んでいない。し
かしながら、これら後者の構成部品は、示される構成部品と一緒に同じプロセス
を用いて、共通の堆積層から作成されると理解される。
【００２７】 透明絶縁基板５０上に、細長い形状であり、低温ポリシリコン材料の層を有す
る半導体の島５２が設けられる。これは、ＣＶＤ堆積された非結晶シリコン層を
レーザー再結晶化し、マスキング及びフォトリソグラフィックプロセスを用いて
この層を適当にパターニングすることにより得られる。この半導体の細片は、形
が概ね長方形で、ほぼ平行な主辺を有し、従ってその長さに沿ってほぼ一定の幅
を持つ。この島の対向する端部は、ＴＦＴ４０のゲート制御された、チャンネル
領域を形成する真性半導体材料５５の共面領域によって分離される、横方向に隔
てられたドレイン及びソース接触電極領域５３及び５４を各々構成するように（
ｎ＋）にドープされる。ポリシリコンからなる対応する同様形状の島が、同時且
つアドレッシング及び駆動ＴＦＴ２６及び２２に対する半導体の島と一緒に基板
上の他の意図するピクセル位置に形成される。もっともソース及びドレイン電極
を構成するこれら後者のＴＦＴの領域が代わりに反対（ｐ＋型）にドープされる
。例えば、二酸化シリコン又は窒化シリコンからなる絶縁層５６は、これらの島
々を覆うようにこの基板上に連続的に堆積され、ゲート誘電層として作用する。
【００２８】 例えばアルミニウム又はアルミニウム合金からなる金属層は、前記層５６上に
堆積され、ＴＦＴ２６及び２２のゲート（図示せず）を構成する領域及び各感光
性ＴＦＴ位置において（ドレイン）領域５３をオーバーレイする領域５８を残す
ようにパターニングされる。同時に、必要とされる相互接続ラインは、この金属
層から形成される。図３及び図４から明らかとなるように、前記領域５８は、前
記半導体の島５２をほぼ横切って延在する長方形フィンガー又は細片として規定
される。従って、これらの交差領域において、島５２とフィンガー５８とは共に
平行な辺のものであり、ほぼ一定の幅である。金属フィンガー５８及びｎ＋領域
５４のオーバーレイする部分と、誘電層５６からなる介在する部分とが一緒にピ
クセルの記憶キャパシタンス３６を構成し、これのキャパシタンス値は、フィン
ガー５８と島５２との間の交差面積並びに前記層５６の厚さ及び誘電率によって
決まる。
【００２９】 例えば窒化酸化シリコンからなる他の誘電層６０はこの構造上に形成され、と
りわけ、金属層からなる前記規定された領域５８を覆う。他の金属化層は、この
とき堆積され、電流ライン３２を形成する領域６２と他の必要な相互接続部とを
残すようにパターニングされる。この層を堆積させる前に、接触開口６４及び６
５は、ソース領域５３及びドレイン領域５４上の誘電層５６及び６０の両方を通
りエッチングすることにより形成される。接触開口６６は、前記領域５８の端部
上に層６０を通り形成される。従って、この金属の堆積及びパターニングに続い
て、一体形成の延在アーム６７を介する電流ライン３２とドレイン電極５３との
間、（図示されない他の接触開口を通り）電流ラインを形成する金属化領域６２
の一部を介するソース領域５４とゲートノード２４との間、及び電流ライン３２
と金属フィンガー５８との間に相互接続が設けられる。
【００３０】 例えばＩＴＯのような透明な導電材料が次に、表示素子の所望の形状を規定す
るように適当に形成される表示素子の下側（陽極）電極を構成する領域を残すよ
うに堆積され、パターニングされる。この電極の一部は、（示されるのはその僅
かな部分である）主要表示素子エリア７１から離れ、ゲート制御領域５５及びド
レイン接合のすぐ上の半導体の島５２を横断するように延在する一体形成の脚を
形成する。
【００３１】 例えば窒化シリコンからなる相対的に厚く連続する更なる誘電層７３又は更に
厚い（１〜２μｍ）絶縁ポリマー層は、この構造体上に完全に堆積され、開口７
４は、前記アーム７０と主要表示素子エリアとの両方においてパターニングされ
たＩＴＯ領域上のこの層に形成される。
【００３２】 ポリマー発光材料はこのとき、アンダーレイするＩＴＯと直接接触するように
、誘電層７３上と、この層に形成された開口７４とに延在する連続層８０として
、例えばスピンコーティングをすることにより堆積される。この層８０の上に、
カルシウム、マグネシウムと銀との合金又はバリウム／アルミニウムからなる連
続層８２は、表示素子の陰極電極と供給ライン３０とを構成する共通電極層を形
成するように堆積される。
【００３３】 各表示素子２０は、層８０及び８２のオーバーレイ部分と一緒にＩＴＯの個々
の領域７１からなり、一体形成のＩＴＯのアーム７０は、これら層８０及び８２
の直にオーバーレイする部分と一緒に、表示素子の一体形成の延長部を形成し、
これは、底部と頂部との電極間に適当な電位差が与えられるとき、主要表示素子
領域で光を放射する。
【００３４】 ゲート制御領域５５を直にオーバーレイするＩＴＯアーム７０の部分は、ゲー
トの誘電性を供給するアンダーレイする結合層５６及び６０を具備する感光性Ｔ
ＦＴ４０のゲートとして作用する。
【００３５】 ピクセルの動作時、電極７１及び８２間を電流が通るとき層８０により放射さ
れる光は、表示出力を生成するために、ＩＴＯの下側電極及び基板５０を通り伝
達される。表示素子のアームも同様に光を生成し、これが感光性ＴＦＴ４０のゲ
ート制御領域５５へ入射するようにＩＴＯ延長部７０並びにアンダーレイする透
明な誘電層５６及び６０を通過する。特にドレイン接合に当たる光は、光電流を
生成する。これにより、前記領域５５の上を延在する表示素子のアームと、ＴＦ
Ｔ４０のゲートのすぐ上にあり、ＴＦＴ構造に光を直接放射する発光ポリマー材
料８０との結果として、前記表示素子と感光性ＴＦＴ４０との間の良好な光結合
は、簡単且つ信頼できるやり方で補償され、達成される。
【００３６】 その上、ＴＦＴ４０のゲートは、表示素子の陽極部分によって構成されるので
、このとき、ゲートは、ＴＦＴ４０がオフ（すなわち、高抵抗、不導通状態）で
あり、生成した光電流による漏れ電流だけがそのソース及びドレイン電極間を流
れることを補償するために、常にソース及びドレイン両方に対し必要とされる（
負の）バイアスとなる。
【００３７】 典型的な入力光レベルに応じて生成される光電流のレベル及び記憶キャパシタ
３６に記憶される電荷量に関する感光性ＴＦＴ４０と記憶キャパシタンス３６と
の間の関係は、最も効果的に実行されるように、電気光学のフィードバック制御
に対し適切にしっかりと制御される必要がある。この点におけるＴＦＴ４０のア
クティブエリアは、横方向の（ｎ＋−ｉ）ドレイン接合の端部を有し、それは光
電流に寄与するドレイン接合における単なる相対的に狭いエリアである。このア
クティブエリアは、基本的にフォトダイオードと同等であり、生成される光電流
の典型的なレベルが、駆動（フレーム）期間にわたり必要とされるやり方で駆動
ＴＦＴ２２のゲート電位を制御し、より大きな記憶キャパシタを使用する必要性
を回避するのに十分低いことを保証するために、好ましくは非常に小さくすべき
である。記憶キャパシタ３６は、その構造のみにおいて、層５６をキャパシタの
誘電体として使用するので、このとき、既定のキャパシタンス値を供給するキャ
パシタ構造に必要とされるエリアは、層５６及び６０の両方が使用された場合よ
りも小さくなる。
【００３８】 薄膜技術を使用するとき、例えば、フォトリソグラフィックパターニング処理
に使用されるマスキング及びエッチング段階のような、構成部品を規定するのに
用いられる処理の性質のため、非常に正確な寸法値を持つ構成部品を作成するこ
とは難しい。上述の構造において、記憶キャパシタ３６及び感光性ＴＦＴ４０は
両方とも同じクリティカル層、すなわち半導体の島５２を共有し、これらは空間
的に閉じられていることが分かる。従って、製造時の許容誤差によるこの部分の
如何なるライン幅の変化は共に共通である。このクリティカルの幾何学的形状、
すなわち図３のＸで示されるストリップ形状の島５２の幅は、ＴＦＴ４０及び記
憶キャパシタの両方に対し一定であり、この共通部分の物理的な寸法に関する、
意図される値からの偏差は、同様な対応するやり方で、ＴＦＴのアクティブエリ
アと記憶キャパシタのキャパシタンス値との両方に影響する。更に正確には、Ｔ
ＦＴのアクティブエリア及びキャパシタンス値は、一緒に計測される。記憶キャ
パシタの大きさ、故にキャパシタンスを増大させがちな島５２の幅に関する如何
なる変化もＴＦＴのアクティブエリアの大きさを増大する、及びその反対となる
ので、これら２つの構成部品の電気特性間のバランスが保たれる。従って、これ
ら２つの構成部品の所望且つ規定の相関関係が保証される。
【００３９】 横方向のゲートＰＩＮダイオードは、ＴＦＴ４０の場所において都合よく用い
られてもよい。このような装置の構造は、半導体の島５２の領域５３が領域５４
と反対（すなわちｐ＋型）にドープされている以外、図３に示される構造と一般
的には同じである。逆バイアス時、ｐ＋領域５３は、ｎ＋領域５４よりもプラス
(positive)である。この場合、装置全体を横断して入射する光がフォト電流を生
成することができる。フォトアクティブ接合は、従って、前のＴＦＴ構造の場合
よりも大きな前記装置を横断する距離に延びる。
【００４０】 上述したピクセルの実施例において、感光性ＴＦＴ４０は、アドレスＴＦＴ２
６及び駆動ＴＦＴ２２の両方に対し反対の導電型であり、ＴＦＴ４０のゲートが
バイアスされるために、このＴＦＴ４０のゲートがこのやり方でバイアスされ、
ＴＦＴ４０がオフに保たれ、駆動期間中にキャパシタ２６上の電荷を漏らすよう
に逆バイアスされたフォトダイオードのやり方で簡単に動作することを保証する
。
【００４１】 しかしながら、このピクセル回路の他の形式において、ＴＦＴ４０が駆動ＴＦ
Ｔ２２と同じ型式でもよく、単なる漏れ装置以外のスイッチング装置としても動
作可能である。この代替回路の動作時において、初めに少なくとも駆動期間にお
いて、表示素子の下側の電極／ノード４１の電位に対応するゲート電位は、例え
ばＴＦＴが簡単な逆バイアスされた漏れ装置として働くのを保証することである
。この放電が続くので、このとき、表示素子を流れる電流における重大な減少が
ノード４１（図２）の（負の）電圧レベルにおける漸進的な増大となるだろう。
この電流レベルがある下限に達するとき、ライン３２に関係するノード４１にお
ける電圧は、ＴＦＴ４０を急にオン（導通）にして、駆動ＴＦＴ２２をオフにし
て表示素子の通電が終了するようにキャパシタ２６を迅速に放電させるＴＦＴ４
０のしきい値電圧に達する。このやり方におけるＴＦＴ４０のスイッチング動作
は、表示素子の光出力がより正確な制御方法で決められるという利点を有する。
上記スイッチングをすることなく、表示素子をオフにすることは、比較的に低い
光出力レベルで反応する感光性ＴＦＴ２２の動きが、表示素子の通電フェーズの
終了付近で発生するように、あまりはっきりせず、正確ではなくなるという事実
のためにあまり上手く制御することができない。
【００４２】 感光性ＴＦＴ４０は、好ましくは、如何なる光電流も単に表示素子からの発光
であるように、それに当てられる周囲光の影響から遮蔽される。このために、金
属電極層８２は、パネルの一方の側において前記装置を周囲光から遮蔽するよう
に作用する。透明基板５０を通る他方の側からの光を遮蔽することは、半導体の
島５２と基板の表面との間に光遮蔽層を置くことにより達成される。
【００４３】 しかしながら、好ましくは、本発明による装置の他の実施例において、ピクセ
ルの構造は、記憶キャパシタの構造の一部が光遮蔽として働くのにも使用される
ように改良される。図５は、図４と比較して改良されたピクセル構造の一部を通
る断面を概略的に説明するものである。この構造において、金属層は、基板５０
の表面に置かれ、その全体の大きさがＴＦＴ４０（又は代わりに横方向のピンダ
イオード）に使用される後に形成される半導体の島５２の大きさよりも僅かに大
きい光遮蔽９０を各ピクセルに形成するようにパターニングされる。例えば窒化
シリコンからなる絶縁層９２は、平らな表面を作成するために、前記基板表面及
びこれらの金属層９０上に連続する層として完全に置かれる。この表面上に、ピ
クセルの構造が上述したように一般的に形成されるが、この場合、先に使用した
金属フィンガー５８は省略され、半導体の島５２の領域５３に接触するように用
いられる金属層６２の一部が、前記半導体の島５２から離れた誘電層６０及び９
２に形成される接触ホールを介して、これら誘電層を通り、光遮蔽層９０の一方
の端部に接触するようにも配される。誘電層５６は、このバージョンの場合に必
要ない。
【００４４】 この構成において、記憶キャパシタ３６は、その間に挟まれ、前記誘電層を設
ける絶縁層９２の一部と一緒に、前記島５２の接触領域５４をオーバーレイする
光遮蔽層９０の一部により形成される。このピクセルの等価回路は、図６に示さ
れる。この場合の感光性ＴＦＴ４０は、ボトムゲートを構成する光遮蔽層９０を
備える二重のゲートを効果的に有する。この第２のゲートは、チャンネル５５に
関して正であり、絶縁層９２は、ＴＦＴのしきい値レベルに達せず、このＴＦＴ
がオンになるのを防ぐことを保証するのに十分な厚さが必要がある。
【００４５】 上述の装置のように、島５２を完全にオーバーレイする代わりに、層９０は、
キャパシタを形成するようにドレイン接合の領域とソース領域との上に完全に延
在することにより、光遮蔽のためのＴＦＴ４０の光アクティブ領域５３を適切に
覆うが、チャンネル領域上を十分には延びないように構成される。このために、
前記層９０は、２つの接触領域をオーバーレイする層９０の領域が相互接続され
るように、前記チャンネル領域の両側に、前記島と平行に延在する一体形成のア
ームによって、境界付けられたチャンネル領域５５をオーバーレイする中央開口
を持つ。この装置の場合、このとき、前記層がチャンネル領域５５のすぐ上を延
在しないので、第２のゲートとして働く危険性が避けられる。
【００４６】 この他の実施例において、再びＴＦＴ４０及び記憶キャパシタ３６が共に同じ
クリティカル層、すなわち島５２を供給するので、製作過程の許容誤差による如
何なる空間的変化は、両方の構成部品に対し共通であり、これらは一緒に計測さ
れる。
【００４７】 本発明は、例えば、国際特許出願公開公報WO 99/65012に記載の方法で、上述
された実施例における電圧データ信号以外の電流データ信号を用いたピクセル駆
動にも使用することが可能である。
【００４８】 要約すると、表示装置は、基板上に担持される例えばＥＬ素子のような発光表
示素子と、表示素子により放射される光に反応する関連する受光素子とを有する
ピクセルの配列を有する。この受光素子は、例えばＴＦＴ構造のようなゲート感
光性薄膜装置又は基板上において横方向に隔てられ、ゲート制御領域により分離
される接触領域を具備する半導体層を持つ横方向ゲートピン装置を各々有する。
関連する表示素子の一部は、感光性装置のゲートとして作用する表示素子の電極
を具備するゲート制御領域上を延在し、これにより、表示素子と感光性装置との
間に良好な光学結合を保証し、ゲートが適当にバイアスされることを可能にする
。このような装置は、例えば、比較的簡単なやり方で、ピクセルにおける電気光
学的なフィードバック制御を提供することを可能にする。
【００４９】 本開示を読むことにより、他の改良が当業者に明白となるであろう。このよう
な改良は、アクティブマトリックスＥＬ表示装置及びその構成部品の分野におい
て既に既知である他の特徴を含んでもよく、ここに既に記載された特徴の代わり
に又はそれに加えて用いてもよい。
【図面の簡単な説明】
【図１】 本発明によるアクティブマトリックスＥＬ表示装置の実施例の簡
単な概略図である。
【図２】 図１の装置における数個の典型的なピクセルの等価回路を示す。
【図３】 ピクセルの一部の平面図である。
【図４】 ピクセルの一部の断面図である。
【図５】 他の実施例におけるピクセルの他の形式の一部を通る断面図であ
る。
【図６】 他の実施例における典型的なピクセルの等価回路を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６８０ Ｇ０９Ｇ 3/20 ６８０Ｈ 3/30 3/30 Ｊ Ｈ０１Ｌ 29/786 Ｈ０５Ｂ 33/14 Ａ Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６２２ ６１４ (72)発明者 シャンノン ジョーン エム オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 3K007 AB17 DB03 GA00 GA04 5C080 AA06 BB05 DD05 EE29 FF11 JJ03 JJ06 5C094 AA03 BA03 BA27 CA19 EA04 EA07 FB19 5F110 AA30 BB01 BB09 CC02 DD14 EE03 EE06 EE07 EE30 FF02 FF03 FF04 FF09 GG02 GG13 GG35 GG44 HL03 HL06 NN04 NN24 NN27 NN36 NN44 NN46 NN73 PP03

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 一方の側に透明電極を具備する発光材料の層を持つ発光表示
    素子と、前記表示素子により放射される光に反応する受光素子とを各々有するア
    ドレッシング可能なピクセルの配列を基板上に有する発光表示装置において、各
    受光素子は、前記基板上に横方向に隔てられた接触領域と、誘電材料が上に置か
    れる介在するゲート制御領域とを持つ半導体層を有するゲート感光性薄膜装置で
    あり、前記発光表示素子の一部分は前記誘電材料及び前記ゲート制御領域上を前
    記部分における前記発光表示素子の透明電極が前記感光性装置のゲートとして作
    用し且つ、前記発光材料層により放射される光が前記半導体層に入射するように
    延びていることを特徴とする発光表示装置。
  2. 【請求項２】 前記ゲート感光性装置は、ドープされた半導体材料の横方向
    に隔てられたソース及びドレイン接触領域と、前記ゲート制御領域を形成する前
    記接触領域間に延在する真性半導体材料の領域とを持つ薄膜トランジスタを有す
    ることを特徴とする請求項１に記載の発光表示装置。
  3. 【請求項３】 前記感光性装置は、反対にドープされた型の半導体材料の横
    方向に隔てられた接触領域と、前記接触領域間に延在して前記ゲート制御領域を
    形成する真性半導体材料の領域とを持つゲートｐｉｎダイオード装置を有するこ
    とを特徴とする請求項１に記載の発光表示装置。
  4. 【請求項４】 前記発光素子の前記透明電極は、当該装置の動作中に、前記
    ゲート制御領域に流れる電流が生成された光電流によるものとなるようにバイア
    スされるように配されることを特徴とする請求項１乃至３の何れか一項に記載の
    発光表示装置。
  5. 【請求項５】 前記表示素子は、電流駆動であり、駆動期間において前記表
    示素子を流れる電流は、先行するアドレス期間中に前記ピクセルに与えられ、前
    記トランジスタのゲートに結合される記憶キャパシタ上に電荷として記憶される
    駆動信号に基づき薄膜トランジスタにより制御され、前記感光性装置は、前記記
    憶キャパシタに結合され、前記表示素子の光出力に従って前記記憶キャパシタ上
    の前記電荷を調整するように、生成される光電流に応じて電荷漏れ装置として作
    用することを特徴とする請求項４に記載の発光表示装置。
  6. 【請求項６】 前記感光性装置は、スイッチとして動作可能であると共に、
    前記表示素子の前記透明電極の前記駆動期間における電位レベルのしきい値レベ
    ルへの到達に応答して導通するように配され、これにより該感光性装置の前記接
    触領域間に導通路を設けて前記記憶キャパシタを急速に放電させることを特徴と
    する請求項５及び２に記載の発光表示装置。
  7. 【請求項７】 前記表示素子の前記発光材料は、ＥＬ材料を有することを特
    徴とする先行する請求項の何れか一項に記載の発光表示装置。
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