JP4700915B2 - アクティブマトリクスエレクトロルミネッセンス表示装置及びその製造方法 - Google Patents

Description

本発明は、アクティブマトリクスエレクトロルミネッセンス表示装置に関し、特に、半導体性共役系高分子又は他の有機半導体材料の発光ダイオードを用いるエレクトロルミネッセンス表示装置に限らないアクティブマトリクスエレクトロルミネッセンス表示装置に関する。本発明は又、そのような装置の製造方法に関する。

そのようなアクティブマトリクスエレクトロルミネッセンス表示装置は既知であり、回路基板において存在する画素のアレイを有し、各々の画素は電流駆動型エレクトロルミネッセンス素子であって、代表的には、有機半導体材料を有する。

多くのそのようなアレイにおいては、絶縁材料の物理的障壁がアレイの少なくとも１つの方向における隣接画素間に存在する。そのような障壁の例は、英国特許出願公開大２３４７０１７号明細書、国際公開第１−９９／４３０３１号パンフレット、欧州特許出願公開第０８９５２１９号明細書、欧州特許出願公開第１０９６５６８号明細書及び欧州特許出願公開第１１０２３１７号明細書において提供されており、ここでは、それらの内容全てをもって参照文献として援用する。

そのような障壁は、一部では、例えば、“壁”、“仕切り”、“バンク”、“リブ”、“分離帯”又は“ダム”の用語が用いられている。引用文献から理解されるように、幾つかの役割を果たしている。それらは、エレクトロルミネッセンス層並びに／若しくは個々の画素及び／又は画素の列の電極層を規定するために、製造において用いられることが可能である。このようにして、例えば、障壁は、単色表示のためにスピンコートされるか又はカラー表示の赤色、緑色及び青色画素のためにインムジェットプリントを施されることが可能である共役系高分子材料の画素オーバーフローを回避する。製造される装置における障壁は、画素の明確化された光学的分離を提供することができる。障壁は又、エレクトロルミネッセンス素子の共通の上部電極の電気抵抗を減少（それ故、電圧降下）させるための補助配線としての導電材料（エレクトロルミネッセンス素子の上部電極材料等）を支持又はその材料から成ることが可能である。

アクティブマトリクス表示装置の各々のエレクトロルミネッセンス素子は、アレイの２つの電圧供給ライン間における駆動素子（代表的には、薄膜トランジスタ、以下、“ＴＦＴ”という）と直列に接続される。これらの２つの供給ラインは、代表的には、電力供給ラインとグラウンドライン（又は、“リターンライン”という）である。エレクトロルミネッセンス素子であって、代表的には、ＬＥＤからの光発光は、それぞれの駆動素子ＴＦＴにより変化される電流により制御される。エレクトロルミネッセンス素子が直列の駆動素子により接続される供給ラインは、画素の“駆動供給ライン”、“駆動ライン”又は“電流駆動ライン”という。これらの２つの供給ラインに沿った電圧降下は、個々の画素に対して不正確な駆動電流を結果としてもたらすこととなる。このことは、表示の中心における画素からの発光強度の減少（即ち、画像のフェーディング）に繋がる。実際には、大面積の表示を用いると、その影響は非常に悪くなり得るため、中心において発光が生じなくなり、それ故、許容可能な表示サイズが限定されることとなる。

画素の行に対するそのような電圧降下及び／又はそのような影響を減少させるために、幾つかの対策が提供されてきた。それ故、ライン幅にテーパをつけることにより、ラインに沿った電圧降下を低減することが、米国特許出願公開第１−２００１／０００７４１３に記載されている。ＰＣＴ公開されている国際公開第１−０１／０１３８３号パンフレット及び国際公開第１−０１／０１３８４号パンフレットは、各々の画素に対する駆動信号を補正するためにエラー値が生成される異なる方法を採用している。それ故、米国特許出願公開第１−２００１／０００７４１３、国際公開第１−０１／０１３８３号パンフレット及び国際公開第１−０１／０１３８４号パンフレットの全部の内容は又、それらの文献としての援用により、発明の説明を一部代替する。

本発明の目的は、駆動供給ラインに沿ったそのような電圧降下を低減することであって、装置構造、装置のレイアウト及び装置のエレクトロニクスをあまり複雑にしない方式で、電圧降下を低減することである。

本発明の一つの特徴に従って、請求項１の特徴を備えたアクティブマトリクスエレクトロルミネッセンス表示装置を提供する。

本発明に従って、画素間の物理的障壁は、エレクトロルミネッセンス素子から絶縁され、駆動供給ラインの少なくとも一部を提供する電気導電性材料（典型的には、金属）を一部及び／又は主体とする。この導電性障壁材料は障壁の導電性コアを構成することが可能である。その導電性障壁材料は、画素障壁と基板における駆動素子との間のコンタクト窓（以下、“ビア”という）によりそれぞれの駆動素子のための電極接続のために、回路基板に接続される。それ故、ライン抵抗及び対応する電圧降下の問題は、回路基板内（その問題が厳しく制約される）から基板における画素障壁の非常に自由な環境（導電性障壁材料は非常に小さい対抗を提供することができる）に移行される。

このような手段により、回路基板内の導電性層であって、例えば、駆動素子の薄膜電極ラインに比べて、駆動供給ラインに沿った電気抵抗を著しく低減する（及び、結果的には、電圧降下となる）ことができる。それ故、この駆動ラインに沿って、導電性障壁材料は、回路基板における薄い導電性層の断面積より典型的に大きい（例えば、少なくとも２倍の大きさ又は少なくとも一桁大きい）断面積を有する。従って、抵抗（長いラインであっても）を小さくすることができ、非常に大きいエレクトロルミネッセンス表示装置を本発明に従って構成することができる。本発明に従って導電性障壁材料を用いることにより、小さい表示装置と同程度に、画像品質を改善することができる。

画素当たり１つのビアを供えることにより、回路基板における導電性材料の導電性障壁ラインを、回路基板内に好適に組み入れた駆動ラインと置き換えるために用いることができる。このことは、画素開口率を大きくすることを可能にする。導電性障壁ライン自体は、アレイの列又は行導体ラインと重ね合わされることが可能である。代替として、回路基板の駆動ラインの対応する距離をバックアップするために、導電性障壁材料のライン（又は、個々の距離）を用いることが可能である。この代替は、ビアの位置及び数における選択性を拡大する。

本発明に従った、そのような装置構造のデザインは又、エレクトロルミネッセンス素子の２つの電圧供給ライン間に平滑キャパシタを有するように最適化されることが可能である。エレクトロルミネッセンス素子からの導電性障壁材料の絶縁は、この平滑キャパシタのキャパシタ誘電体を構成することができる。この絶縁は、導電性障壁材料の上部及び側部におけるコーティングの形態とすることが可能である。代表的には、前記の更なる供給ライン（エレクトロルミネッセンッス素子の上部電極のための）は、導電性障壁材料の上部に亘るこの絶縁性コーティング上を延びることが可能である。それ故、電力供給のための平滑キャパシタは、導電性障壁材料を有する駆動ラインとエレクトロルミネッセンス素子の上部電極を有する更なる供給ラインとの間において容易に実現されることができる。

物理的障壁がアレイの行方向及び列方向の両方において画素間の導電性障壁材料のネットワークとして広がっていることは有利である。そのような導電性障壁材料のネットワークは、アレイに亘る駆動ライン領域間の抵抗を減少させる役割を果たすことができる。そのネットワークは又、エレクトロルミネッセンス素子への電力供給のための平滑キャパシタの容量値の決定におけるデザインオプションを提供することができる。

しかしながら、物理的障壁は、アレイの一方向のみであって、例えば、列方向又は行方向における画素間に延びることが可能である。この場合、導電性障壁材料の付加絶縁性障壁は、異なる目的のために交差する方向において備えられることが可能である。このような付加絶縁性障壁は、付加構成要素であって、例えば、各々の画素の維持キャパシタを形成するために構成されることさえ可能である。

本発明の他の特徴に従って、又、第１の特徴に従ったアクティブマトリクスエレクトロルミネッセンス表示装置等の製造についての優位性のある方法が提供される。その方法は次のような段階を有することが可能である。
（ａ）少なくとも幾つかの画素のそれぞれの駆動素子に対する電極接続を露出させるために回路基板の中間絶縁性層においてコンタクト窓を開ける段階；
（ｂ）画素領域に隣接する物理的障壁の少なくとも側部における絶縁を有する回路基板において物理的障壁を形成する段階；及び
（ｃ）物理的障壁間の画素領域においてエレクトロルミネッセンス素子を提供する段階；
を有し、導電性障壁材料は、少なくとも、中間絶縁性層のコンタクト窓における接続のための、電気導電性材料を析出することにより提供される。

種々のプロセスが、障壁材料を析出して形成するため及び導電性障壁材料を絶縁するために有利に用いられることが可能である。

本発明に従った種々の優位性のある特徴及びそれらの特徴の組み合わせについては、同時提出の請求項に記載している。以上の及び他の特徴は、添付図面を参照して、例示として以下に説明する本発明の実施形態において明らかにする。

全ての図は模式図であることに留意する必要がある。それらの図の構成部分の関連する寸法及び比率は、描く際の都合と明確化のために、サイズを拡大又は縮小することにより示している。一般に、変形された実施形態及び異なる実施形態における対応する特徴又は類似する特徴を表すために同じ参照符号を用いている。

図１乃至４の実施形態
図１のアクティブマトリクスエレクトロルミネッセンス表示装置は、回路基板１００上の画素２００の画素２００のアレイを有する。各々の画素２００は、回路基板１００にける一連の電流制御駆動素子Ｔ１（１−５）により供給ライン１４０、２４０に接続された電流駆動型エレクトロルミネッセンス素子２５（２１、２２、２３）を有する。この一連の素子Ｔ１であって、代表的にはＴＦＴは、エレクトロルミネッセンス素子２５（２１、２２、２３）を流れる電流を制御する。下で説明するように、本発明に従った導電性障壁材料２４０を用いる、これらの電流駆動ライン１４０、２４０の構成のために、表示面積を非常に大きくすることができる。本発明に従って、駆動供給ライン１４０、２４０のこの構成を除いて、例えば、上で引用した背景としての参照文献におけるような既知の装置技術及び回路技術を用いて、表示装置を構成することが可能である。

それ故、エレクトロルミネッセンス素子２５は、代表的には、下部電極２１と上部電極２３との間に有機半導体材料２２の発光ダイオード（ＬＥＤ）を有する。好適な具体的な実施形態においては、半導体性共役系高分子がエレクトロルミネッセンス材料２２のために用いられることが可能である。基板１００を透過する光２５０を発光するＬＥＤに対して、下部電極２１はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）とすることが可能であり、上部電極２３は、例えばカルシウム及びアルミニウムを有する陰極とすることが可能である。図１は、回路基板１００における薄膜として下部電極２１が形成されるＬＥＤを示している。続いて析出される有機半導体材料２２は、回路基板１００の薄膜構造に亘って広がるプレーナ絶縁性層１２（例えば、シリコン窒化物）における窓１２ａにおいて、この薄膜電極層２１と接している。

図１及び３に示すように、ＬＥＤ２５及び駆動素子Ｔ１は、電圧供給ライン１４０、２４０及び２３０の対の間において直列に接続されている。電圧供給ライン１４０、２４０（駆動素子Ｔ１がＬＥＤ接続を制御し、それ故、電流を制御する）は駆動ラインと称せられる。他のライン２３０はＬＥＤ２５に、直接、接続されている。それ故、字１の具体的な実施形態においては、電圧供給ライン２３０は、画素２００の上部電極２３の共通延長部として形成される。図３の回路構成においては、電圧供給ライン２３０は接地され、それ故、リターンラインを構成し、電圧Ｖｄｄは電力供給ラインとして電圧供給ライン１４０、２４０に供給される。

一連の駆動素子Ｔ１は、代表的には、回路基板１００内の薄膜回路の一部として構成されるＴＦＴを有する。回路基板１００は、例えば、シリコン酸化物から成る絶縁性表面バッファ層１１が析出された絶縁性ガラス基材１０を有することが可能である。薄膜回路構成は既知の方法で層１１上に形成される。それ故、ＴＦＴ Ｔ１に加えて、回路基板１００は、代表的には、例えば、図３に示すような薄膜素子Ｔ２、Ｃｈ、１４０、１５０及び１６０を有する他の駆動及びマトリクスアドレス回路構成を有する。図３は、例示として、１つの具体的な画素回路構成を示していることを理解する必要がある。他の画素回路構成が、アクティブマトリクスエレクトロルミネッセンス表示装置に対して知られている。本発明は、装置の具体的な画素回路構成に拘らず、装置の画素障壁に適用されることが可能であることは容易に理解される筈である。

図３に示すように、画素回路は、全てが基板１００において形成される、交差する列（データ）導体１６０と行（アドレス）導体１５０の集合間のアドレスＴＦＴ Ｔ２を有する。画素の各々の行は、関連する行導体１５０（それ故、その行の画素のアドレスＴＦＴ Ｔ２のゲート）に印加される選択信号によりフレーム期間において順にアドレスされる。この信号はアドレスＴＦＴ Ｔ２をオンにし、それ故、列導体１６０からのそれぞれのデータ信号と共にその行の画素をロードする。これらのデータ信号は、それぞれの画素の個々の駆動ＴＦＴ Ｔ１のゲートに印加される。駆動ＴＦＴ Ｔ１の結果として得られる導電性状態を維持するために、データ信号は、このゲート５と駆動ライン１４０、２４０との間に結合された維持キャパシタＣｈによりゲート５において維持される。それ故、各々の画素２００のＬＥＤ２５を流れる駆動電流は、対応するキャパシタＣｈにおける電圧として蓄積され且つ前のアドレス期間の間に印加された駆動信号に基づいて、駆動ＴＦＴ Ｔ１により制御される。

この回路構成は基地の薄膜技術を用いて構成されることができる。図１は、ＰチャネルＴＦＴ Ｔ１であって：活性半導体層１（代表的には、ポリシリコン）；ゲート誘電体層２（代表的には、シリコン酸化物）；ゲート電極５（代表的には、アルミニウム又はポリシリコン）；及び重ね合わされる絶縁性層２及び８における窓（ビア）を通る半導体層１のＰ型ドープのソース及びドレイン領域に接する金属電極３及び４（代表的には、アルミニウム）；を有する、ＰチャネルＴＦＴ Ｔ１を有する。上方レベルにおけるこれらの金属電極３及び４の延長部は、ＴＦＴ電極３とＬＥＤの下部電極２１との間の相互接続を構成し、駆動ライン１４０、２４０の少なくとも接続領域１４０を構成する。具体的なレイアウトの実施形態（図２のレイアウトのような）においては、行の金属電極４のこの延長部は、行の連続するライン１４０を構成することが可能である。図１は又、ＴＦＴのゲート５と同じ層から構成されることが可能であり、例えば、アルミニウム又はポリシリコンであることが可能であるアドレスライン１５０を通る断面を示している。

維持キャパシタＣｈは、回路基板１００の内部の薄膜構造と類似する既知の方法において形成されることが可能である。それ故、図４は、薄膜導電性プレート１０５上の薄膜誘電体２における薄膜導体プレート１５５を有する、そのようなキャパシタＣｈを示している。

周知の装置におけるように、本発明に従った図１乃至４の装置は、アレイの少なくとも１つの方向における少なくとも幾つかの隣接画素間において、物理的障壁２１０を有する。これらの障壁２１０には又、例えば、“壁”、“仕切り”、“バンク”、“リブ”、“分離帯”又は“ダム”の用語が用いられる。具体的な装置の実施形態及びその製造方法に依存して、それらは既知の方式で用いられる。例えば、
● 半導体性高分子層２２を調整する間に、個々の画素２００のそれぞれの領域及び／又は画素２００の列との間の高分子溶液のオーバーフローを回避して、分離する。
● 個々の画素２００及び／又は画素の列のための他のエレクトロルミネッセンス層２２または半導体性高分子（或いは、画素のための個々の電極であって、例えば、上部電極２３の個々の下層の自己分離でさえ）の範囲限定において基板表面にセルフパターニング能力を提供する。
● 少なくとも有機半導体材料２２及び／又は電極材料の析出の間に基板表面に亘るマスクのためのスペーサとして機能する。
● 光２５０が上部を透過して発光されるとき、アレイにおける画素２００の明確に限定された光学的分離のための不透明障壁２１０を（底部基板１００の代わり又はそれと併せて）構成する。

これらの既知の方式における具体的な使用がどのようなものであろうと、本発明の実施形態における物理的障壁２１０は、特定の方法で用いられ、構成される。それ故、本発明に従って提供される画素障壁２１０は、ＬＥＤ２５から絶縁され、駆動ライン１４０、２４０の少なくとも一部を提供する電気導電性材料２４０を主体としている。物理的障壁２１０は、好適には、金属（非常に小さい比抵抗の、例えば、アルミニウム、銅、ニッケル又は銀）である導電性材料２４０のコア又はバルクを有する。コンタクト窓１２ｂは、障壁２１０と基板回路構成との間の中間絶縁性層１２にある。導電性障壁材料２４０は、この窓１２ｂにより提供されるビアにおける少なくとも幾つかの画素２００のそれぞれオン駆動素子Ｔ１にたいする電極接続部４、１４０に接続されている。図１に示すように、そのソース電極及びドレイン電極は、駆動ラインの導電性障壁材料２４０とＬＥＤ２５の下部電極２１との間に電流制御駆動ＴＦＴ Ｔ１の主電流パスを接続する。

導電性障壁材料２４０を有するこれらの駆動ライン接続部（及び／又は、駆動ライン１４０、２４０の複合特性）は、アレイに亘って広がっているため、駆動ライン１４０、２４０に沿った電圧降下を減少させるように機能する。結果として、表示装置は、非常に大きい領域であって、例えば、少なくとも１ｍ（即ち、３０インチ超）の幅に作製されることが可能である。本発明が提供される前は、導電性発光状態において導通させるとき、駆動ラインに沿った電圧エラーのために、非常に大きいアクティブマトリクスエレクトロルミネッセンス表示装置を作製することは困難であった。しかしながら、本発明は又、表示装置の画像品質を改善するために、小さい表示装置における優位性と共に用いられることができる。

それ故、駆動ライン１４０、２４０に沿って、導電性障壁材料２４０は、駆動素子Ｔ１への電極接続４、１４０を提供する導体層の断面積より少なくとも２倍大きい（又は、１桁大きい）断面積を有する。代表的には、導電性障壁材料２４０は、回路基板１００におけるこの導体層１４０の膜厚ｚより２倍又はそれ以上厚い膜厚Ｚを有することが可能である。具体例においては、Ｚは２乃至５μｍである一方、ｚに対する膜厚は０．５μｍ又はそれより薄い。代表的には、導電性障壁材料２４０は、導体層１４０のライン幅ｙと同じ（又は、少なくとも２倍大きい）ライン幅Ｙを有することが可能である。具体例においては、Ｙは２０μｍとすることが可能である一方、ｙは１０μｍである。

供給ライン２３０及び１４０、２４０における電圧変化の影響を低減するために、この装置構造に存在する更なる特徴に留意することが重要である。それ故、平滑ルキャパシタＣｓが、（導電性障壁材料２４０を有する）駆動ライン１４０、２４０と（ＬＥＤ２５の上部電極２３に関連する）更なる供給ライン２３０との間に形成される。図１に示すように、導電性障壁材料２４０の上部及び側部は絶縁性層４０で覆われている。平滑キャパシタＣｓのキャパシタ誘電体を形成するために、この絶縁性コーティング４０の膜厚及び誘電特性を選択することができる。平滑キャパシタＣｓの他のプレートは、供給ライン２３０（ＬＥＤの上部電極２３を有する及び／又はそれに接続する）により構成され、導電性障壁材料２４０の上部に亘ってこの絶縁性コーティング４０上に広がっている。代表的には、この絶縁性コーティング４０は、シリコン酸化物、シリコン窒化物又はアルミニウム酸化物から成り、１０ｎｍ（ナノメートル）乃至０．５μｍ（ミクロンメートル）の範囲内の膜厚を有することが可能である。

図２のレイアウトの実施形態
図２の具体的なレイアウトの実施形態において、画素の行のＴＦＴ電極４の延長部はその行のための連続的なライン１４０を構成している。このライン１４０は障壁２１０（２４０、４０）に平行に延びている。これらの障壁２１０（図２において波線で示されている）は、基板１００のアドレス（行）導体１５０に平行に延びている。

図２に示すように、障壁２１０（２４０、４０）が１つ又はそれ以上のラインに平行に延びているとき、これらのラインは障壁１２０により十分に重なり合わされることが可能である。実際には、図２の障壁２１０の幅Ｙは、ライン１４０及び１５０両方と重なり合う程大きい。それにも拘らず、図３の薄膜画素回路構成は、ハッチングして描かれている回路領域１２０のような画素領域に幾らか入り込むことが可能である。

導電性障壁材料２４０は、維持キャパシタＣｈの１つのプレートと駆動素子Ｔ１のノードに、ビア１２ｂにおいて接続されている。図２は、各々の画素２００が導電性障壁材料２４０と画素のそれぞれの駆動素子Ｔ１のための電極接続１４０、４との間にそれぞれのビア１２ｂを有する実施形態を示している。

図１及び２においては、少なくとも殆どの駆動素子Ｔ１は、導電性障壁材料２４０の下方に位置付けられている。導電性障壁材料２４０の幅Ｙ及び長さは、少なくとも殆どの維持キャパシタＣｈが、例えば、図２及び４に示すような導電性障壁材料２４０の下方に位置付けられることを可能にする。各々の画素の駆動素子Ｔ１は、ビア１２ｂにおいて位置付けられたそれぞれの電極４を有することが可能であり、及び／又は、それぞれのキャパシタプレート１５５はビア１２ｂにおいて位置付けられることが可能である。

図２のレイアウトの各々の障壁２１０（２４０、４０）は全体のアレイに亘って広がることが可能である。それ故、各々の障壁は、それぞれの画素２００のそれぞれの駆動素子Ｔ１のための電極接続部４、１４０に接続された導電性障壁材料２４０の連続的な供給ラインを構成することが可能である。この場合、それは、ライン１４０に平行にすることが可能である。しかしながら、導電性障壁材料２４０のライン抵抗自体が十分小さい場合、その導電性障壁材料は基板の導電性ライン１４０を簡単に置き換えることができる。このようにして、ＴＦＴの電極４の延長部が連続的なラインを構成し、画素開口率の増加を、画素領域の殆どにおけるライン１４０の距離を省略することにより達成することができる。

図５のレイアウトの実施形態
図５の具体的なレイアウトの例は、図２のそれを改良したものである。この改良においては、障壁２１０（２４０、４０）はアレイの行方向及び列方向の両方に延びている。それ故、この具体的な実施形態においては、障壁２１０（２４０，４０）は、行方向及び列方向の両方における導電性障壁材料２４０のネットワークを構成するための画素間において相互接続される。

分離した平行のラインと比べて、そのような導電性障壁材料２４０のネットワークの採用においては、幾つかの見込まれる優位性がある。それ故、導電性障壁材料２４０のネットワークは、効果的には、開口されたシート状導体であって、そのシート状導体において、いずれの２点間の抵抗は図２のレイアウトにおけるより小さい。そのシート状導体は、ＬＣＤ２５への電力供給のための平滑キャパシタＣｓの容量値の決定におけるデザインオプションを提供することができる。

図６及び７のレイアウトの実施形態
アドレス（行）ライン１５０に沿った電圧降下の減少は又、大きいアレイにおいて好ましい。図６及び７は、障壁２１０（即ち、導電性障壁材料２４０を主体とする）と同じ構成を成す付加障壁２１０ｃがどのようにしてこの目的のために用いることが可能であるかを示している。図６及び７の具体的なレイアウトの例は、図２のレイアウトの例の修正として与えられている。各々の場合、駆動ライン１４０、２４０の少なくとも低抵抗部分２４０を提供する画素障壁２１０は又、装置内にそのまま維持されている。

導電性障壁材料２４０の付加障壁２１０ｃは、図６及び７に示すように、行導体１５０に平行に延びている。それら付加障壁は、行導体１５０に沿った電圧降下を減少させるために回路基板１００における行導体１５０に中間絶縁性層１２における付加ビア１２ｃにおいて接続されている。従って、これらの須加障壁１２ｃは、それらの抵抗を減少させるために行ライン１５０の一部をバックアップする。付加障壁は、駆動ライン１４０、２４０の少なくとも一部を構成する障壁２１０から絶縁されている。

図６の修正において、行ライン１５０をバックアップする付加障壁２１０ｃは、駆動ライン１４０、２４０の少なくとも低抵抗部分２４０を提供する障壁２１０に平行に伸びている。それ故、これらの障壁２１０及び２１０ｃの両方は、アレイの画素間の同じ方向に延びている。

図７の修正においては、障壁２１０は列導体１６０に平行に延びている。障壁２１０は、図８におけるように、ライン１４０を置き換える連続的な低抵抗駆動ライン２４０を提供する。行ライン１５０に対する付加障壁２１０ｃを有することなく、図１乃至４の表示装置に対してそのような修正がなされることが可能である。しかしながら、図７は、行ライン１５０をバックアップするために付加障壁２１０ｃを有するレイアウトを示している。この実施形態においては、付加障壁２１０ｃは、駆動ライン１４０、２４０の障壁２１０に対して交差するように延びている。従って、障壁２１０はアレイの一の方向に延びており、障壁２１０ｃは交差する方向に延びている。このようにして、障壁１２０及び１２０ｃはアレイの画素間においてネットワークを構成する。しかしながら、図５と異なり、ネットワークの交差する方向（障壁２１０ｃ）における導電性障壁材料２４０は、他の方向（障壁２１０）における導電性障壁材料２４０から絶縁されている。

図８の回路の実施形態
図２に関して上で説明したように、ＴＦＴの電極４の延長部１４０は、障壁２１０（２４０、４０）それ自体が導電性障壁材料２４０の連続的なラインを提供するとき、連続的なラインを構成する必要はない。それ故、導電性障壁材料２４０の連続的なラインは、回路基板１００のライン１４０を置き換えることが可能である。そのようなシナリオは、図８の回路図において示されている。導電性障壁材料２４０の連続的なラインは、行のそれぞれの画素２００全ての維持キャパシタとそれぞれの駆動素子Ｔ１のための電極接続部１４０に接続されている。各々の画素２００は、電極接続部１４０と導電性障壁材料２４０との間のそれぞれのビア１２ｂを備えている。

図９の回路の実施形態
上記の、図１乃至８に関して説明した実施形態においては、ライン２３０は接地され、それ故、リターンラインを構成し、電圧Ｖｄｄは電力供給ラインとしてライン１４０、２４０に印加される。図９は、ライン１４０、２４０（導電性小は気材料２４０を有する）が接地され、それ故、リターンラインを構成する、代わりの構成を示している。この場合、駆動電圧Ｖｄｄはライン２３０（ＬＥＤ２５の上部電極を有する又はそれに接続される）に印加される。それ故、ライン２３０は、ここでは、電力供給ラインである。

更に、ＬＥＤの上部電極２３は、ここでは、陽極材料であり、下部電極２３は、ここでは、陰極材料を構成している。そのような表示装置は、例えば、基板１００を透過するよりむしろ上部表面を透過する光２５０を発光することが可能である。発行層２２は、例えば、分子性（小分子）有機半導体材料から成ることが可能であり、又は、半導体性高分子から成ることが可能である。

しかしながら、上記の実施形態におけるように、導電性障壁材料２４０は駆動ライン、即ち、ＬＥＤ２５が駆動素子Ｔ１により接続されるラインの一部を構成する。

図１０乃至１２のプロセスの実施形態
駆動ライン１４０、２４０の構成以外に、本発明に従ったアクティブマトリクススエレクトロルミネッセンス表示装置は、例えば、上記の背景としての参照文献におけるように、既知の装置技術及び回路技術を用いて、構成されることが可能である。

図１０乃至１２は、具体的な製造の実施形態における新規なプロセス段階を示している。上部プレーナ絶縁性層１２（例えば、シリコン窒化物）を伴う薄膜回路基板１００は、既知の方法で製造される。接続窓（例えば、ビア１２ａ、１２ｂ、１２ｃ等）は、例えば、フォトリソグラフィのマスキング及びエッチングにより、既知の様式で、上部プレーナ絶縁性層１２に開けられる。しかしながら、本発明に従って装置を製造するために、これらのビアのパターンは、少なくとも幾つかの画素２００のためのそれぞれの駆動素子Ｔ１の電極接続部１４０、４を露出するビア１２ｂを有する。結果的に得られた構造を図１０に示している。

この後、障壁２１０のための電気導電性材料は、少なくともビア１２ａ、１２ｂ、１２ｘ等における絶縁性層１２上に析出される。障壁２１０（例えば、図２、５、６又は７におけるように）に対する好ましい距離及びレイアウトパターンは、既知のマスキング技術を用いることにより、得られる。図１１は、少なくとも導電性障壁材料（例えば、銅、ニッケル又は銀）のバルクがメッキ法により析出される実施形態を示している。この場合、先ず、例えば、銅、ニッケル又は銀から成る薄い種の層２４０ａが絶縁性層１２とビア１２ａ、１２ｂ、１２ｘ等を覆って析出され、障壁のレイアウトパターンはフォトリソグラフィのマスクを用いて規定され、次いで、導電性障壁材料のバルク２４０ｂが好ましい膜厚にメッキ法により形成される。結果的に得られる構造については、図１１に示している。

次いで、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長法）を用いて、絶縁性材料（例えば、シリコン酸化物又はシリコン窒化物）が絶縁性コーティング４０のために析出される。この析出された材料は、既知のフォトリソグラフィのマスキング及びエッチング技術を用いて、パターニングすることにより、導電性障壁材料の側部及び上部表面に残される。結果として得られる構造については図１２に示している。

この後、既知の方法において製造が継続される。このように、例えば、共役系高分子材料２２は、画素２００のために、インクジェットを用いて印刷されるか又はスピンコートされることが可能である。絶縁コーティング４０を伴う障壁２４０、４０は、物理的障壁２４０、４０の間における画素領域からの高分子のオーバーフローを防止するために、既知の方法において用いられることができる。上部電極材料２３は、次いで、析出される。

図１３の向上したプロセスの実施形態
この実施形態は、画素領域に隣接する障壁２１０の少なくとも側部に絶縁性コーティングを与えるために、陽極酸化処理法（析出の代わりに）を用いる。代表的には、導電性障壁材料２４０はアルミニウムを有することが可能である。既知のフォトリソグラフィのマスキング及びエッチング技術を用いて、析出されたアルミニウム（例えば、図２、５、６、又は７等のような）の好ましい距離とレイアウトパターンを規定することができる。図１３は、アルミニウムの障壁パターン２４０の上部に保持されたフォトリソグラフィにより限定されるエッチャントマスクを示している。

次いで、アルミニウム酸化物から成る陽極酸化による絶縁性コーティングは、既知の陽極酸化技術を用いて、アルミニウムの障壁材料２４０の少なくとも側部において形成される。それ故、このコーティング４０に対して、レイアウトを規定するために、付加マスクは必要とされない。

マスク４４がこの陽極酸化の前に取り除かれる場合、陽極酸化によるコーティングは、アルミニウム障壁パターン２４０の上部及び側部の両方において形成される。しかしながら、図１３は、マスクがこの陽極酸化の間は保たれる例を示しており、それ故、陽極酸化によるコーティングはアルミニウムの障壁パターン２４０の側部のみにおいて形成されている。障壁２１０（２４０、４０）の上部において広がる供給ライン２３０を有する装置において、絶縁性高分子、又は、例えば、シリコン酸化物又はシリコン窒化物のマスク４４は製造される装置において保たれることが可能である。

図１４の他の導電性障壁の実施形態
上記の実施形態においては、障壁２１０は導電性材料２４０を主体として示されている。図１４は、障壁２１０が絶縁性材料２４４を主体とする修正された実施形態を示している。この場合、ビア２４４ｂは、エッチングされ、又は回路基板１００におけるＴＦＴ Ｔ１の電極領域１４０、４方に絶縁性材料２４４を貫いて成形される。金属コーティング２４０は、ビア２４４ｂの中と絶縁性障壁２１０の上部において広がっている導電性障壁材料を提供する。この金属コーティング２４０は薄膜駆動供給ライン１４０をバックアップする又はそれを置き換える。

回路基板１００は、図１０を参照して上で説明したように、ビア１２ａ及び１２ｂとプレーナ層とを用いて形成されることができる。図１４の絶縁性バルク材料２４４は、このとき、ビア２４４ｂを用いて形成される。それ故、この障壁２１０の金属コーティング２４０は、セルフアライメント法で、ＬＥＤ２５の上部電極２３の主要部分と共に、同時に形成されることが可能である。このようにして、金属の層は、図１４に示すように、障壁２１０の側部における突出形状のシャドーマスクの効果により分離される電極２３と金属コーティング２４０のために、同時に析出されることが可能である。

図１５の多導体障壁の実施形態
図１５は、２つの隣り合った障壁２１０及び２１０ｘの複合部であって、各々は、それぞれのコーティング４０、４０ｘを用いて絶縁された金属コア２４０、２４０ｘを有している。この隣り合った多導体障壁構造２１０、２１０ｘは、種々の方法でデザインされ、用いられることができる。

例えば、一形態において、金属コア２４０及び２４０ｘは、例えば、図６の隣り合った障壁ライン１４０及び１５０の断面に対して、平行な駆動ライン１４０及びアドレスライン１５０を、それぞれ形成することが可能である。

例えば、他の形態においては、障壁の１つ２１０ｘが、付加構成要素であって、例えば、図１７に関して下で述べるようなキャパシタを提供する分離した部分に分割されることが可能である。

図１６及び１７の多導体障壁の実施形態
図１６の実施形態は、駆動ラインの障壁に対して交差して延びる絶縁性障壁距離２１０ｃを有する点で、図７の実施形態と類似するものである。これらの交差する障壁２１０ｃは、図７に関して既に説明したように、ライン１５０をバックアップすることが可能である。しかしながら、それらの障壁は他の目的のために構成され、用いられることが可能である。

それ故、例えば、交差する障壁２１０ｃ自体は、図１７の多導体構造のような、多導体構造を有する。この障壁の実施形態は、絶縁性コーティング４０ｃを有し、基板１００における４又は５等のような回路素子と接続される主要な導電性障壁材料として金属コア２４０ｃを有している。しかしながら、図１７の実施形態は、コア２４０ｃの側部及び上部に亘って絶縁性コーティング４０ｃ上に存在する金属コーティング２４０ｄを付加的に有している。この金属コーティング２４０ｄは、例えば、素子６、５、４等
の他の回路素子に接続されている。

図１７のこの障壁構造は、上記の障壁構造に比べてより汎用性が広い。その障壁構造は、金属コア２４０ｃ及び金属コーティング２４０ｄが、例えば、異なるライン１４０、１５０又は１６０をバックアップ又は置き換え、それ故、それらラインの抵抗を減少させるように、他の目的のために用いられることを可能にする。金属コーティング２４０ｄは、コアライン２４０ｃにおける信号のための同軸シールドとして機能することが可能である。又、例えば、個々の画素又は副画素において、特定の接続又は構成要素が必要とされる場合、金属コーティング２４０ｄは、障壁２１０に沿った特定の位置に局在化されることが可能である。

シールドすることに代えて、障壁２１０ｃに対するこの多導体構造２４０ｃ、２４０ｄは、２つのラインであって、例えば、バックアップ又は置き換え障壁ライン１５０（コーティング２４０ｄを有する）を伴うバックアップ又は置き換え障壁ライン１４０（コア２４０を有する）を重ね合わせるために用いられることが可能である。しかしながら、この場合、絶縁性コーティング４０ｃの膜厚及び誘電体特性は、これらのライン１４０及び１５０の間の寄生容量及び結合容量を減少させるために選択される必要がある。

図１７の多導体構造２４０ｃ、２４０ｄがキャパシタ誘電体４０ｃを用いてキャパシタＣを構成するようにデザインされる実施形態は特に重要である。それ故、金属コア２４０ｃ、絶縁性コーティング４０ｃ及び金属コーティング２４０ｄの離れた及び／又は絶縁された距離は、基板回路素子４、５等の間に接続されたキャパシタを共に構成することが可能である。

そのようなキャパシタは、例えば、供給ライン１４０（ＴＦＴ Ｔ１の主電極ライン４）とＴＦＴ Ｔ２のゲートライン５（及び、ＴＦＴ Ｔ１の主電極ライン３）との間に接続される各々のそれぞれの画素２００のための個々の維持キャパシタＣｈを提供するようにデザインされることが可能である。図１６は、このような維持キャパシタ障壁２１０ｃ、Ｃｈを有する適切な画素のレイアウトを示している。

図１７のキャパシタ構造（２４０ｃ、４０ｃ、２４０ｄ）は、例えば、図１における構造２４０、４０、２３０により提供されるキャパシタ構造の代わりに又はそれに付加的に、平滑キャパシタを構成するようにライン２３０と２４０との間において接続されることさえ可能である。

以上の説明した実施形態においては、導電性障壁材料２４０は、暑い不透明な金属、例えば、アルミニウム、銅、ニッケル又は銀である。しかしながら、他の導電性材料２４０であって、例えば、絶縁性コーティング４０を形成するために表面酸化することが可能である金属シリサイド又は（優位性は小さい）変質ドープポリシリコン（ｄｅｇｅｒａｔｅｌｙ−ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）を他の導電性材料として用いることが可能である。

本発明の開示内容を読むことにより、他の種々の改善が可能であることが、当業者に理解されるであろう。そのような種々の改善は、当該技術分野（例えば、引用した背景技術としての参照文献）において既に周知であり、以上で述べた特徴に付加して又はそれらの特徴の代わりとして用いられることが可能である、同等の他の特徴を有することが可能である。

請求項は、具体的な特徴の組み合わせへの本発明の適用において策定されたが、本発明がいずれの請求において以前に請求された発明と同じ発明に関係するか否かに拘らず、そして、本発明が改善するのと同様な技術的問題点の全て又はいずれかを改善するか否かに拘らず、本発明の開示範囲は又、いずれの新規な特徴、明瞭に又は暗示的に以上で開示された特徴のいずれの新規な組み合わせ、又は特徴のいずれの一般化を有することが理解される必要がある。

本出願人は、それ故、本発明の出願又は本発明から誘導されるいずれの更なる出願の手続の間に、いずれのそのような特徴及び／又はそのような特徴の組み合わせに対して新たな請求項が策定され得ることを知らせておくこととする。

本発明の１つの具体的な実施形態としてのアクティブマトリクスエレクトロルミネッセンス表示装置（駆動ラインの少なくとも一部を構成する導電性障壁を有する）の回路基板と画素アレイの一部の断面図である。 ４つの画素領域（本発明に従った装置の導電性障壁についてのレイアウトの特徴の具体的な例を示す）の平面図であり、図１の断面図は図２のラインＩ−Ｉに対応している。 本発明に従った装置の４つの画素領域についての回路図である。 本発明に従ったアクティブマトリクス表示装置の他の実施形態及び／又は同じ回路基板と画素アレイの一部の、維持キャパシタを通る断面図である。 図２と同様であって、本発明に従った更なる装置の実施形態の駆動ラインの導電性障壁についてのネットワークレイアウトの特徴の例の平面図である。 図２と同様であって、駆動ライン及び行導体のためのバックアップを伴う、本発明に従った他の装置の実施形態の駆動ラインの導電性障壁についての異なるレイアウトの特徴の例の平面図である。 図２と同様であって、駆動ライン及び行導体のためのバックアップを伴う、本発明に従った他の装置の実施形態の駆動ラインの導電性障壁についての異なるレイアウトの特徴の例の平面図である。 本発明に従った他の装置の画素領域の改善された画素駆動構成についての回路図である。 本発明に従った他の装置の画素領域の改善された画素駆動構成についての回路図である。 本発明に従った具体的な一実施形態についての製造の段階における図１の断面図のような装置の一部の断面図である。 本発明に従った具体的な一実施形態についての製造の段階における図１の断面図のような装置の一部の断面図である。 本発明に従った具体的な一実施形態についての製造の段階における図１の断面図のような装置の一部の断面図である。 本発明に従った駆動ラインの導電性障壁の絶縁における改善を示す、図１２の段階における装置の一部の断面図である。 本発明に従った駆動ラインの少なくとも一部を形成するために金属コーティングを用いる導電性障壁構成の他の実施形態の断面図である。 本発明の異なる実施形地亜において用いることが可能である導電性障壁材料を各々有する隣り合った障壁を通る断面図である。 本発明の異なる実施形態において用いることが可能である、交差する多障壁レイアウトの特徴の平面図である。 本発明の異なる実施形態において用いることが可能である、交差する多導電性部分を有する障壁の実施形態の断面図である。

Claims (20)

1. 画素のアレイが該アレイの少なくとも１つの方向において隣接画素間の物理的障壁を伴って存在する基板を有するアクティブマトリクスエレクトロルミネッセンス表示装置であって：
   各々の画素は電流駆動型エレクトロルミネッセンス素子を有し、前記エレクトロルミネッセンス素子は、上部電極と下部電極との間に有機半導体材料の発光ダイオードを有し、前記下部電極は、前記基板における薄膜電極であり、前記基板における一連の駆動要素により駆動供給ラインに接続され；
   前記物理的障壁は、少なくとも一対の駆動供給ラインを備えた前記エレクトロルミネッセンス素子から絶縁され、前記物理的障壁と前記一連の駆動素子との間の中間絶縁層におけるコンタクト窓で前記画素の少なくとも一部のそれぞれの一連の駆動素子に接続されている、電気導電性障壁材料を有し；
   前記有機半導体材料は、前記中間絶縁層における更なる窓において前記薄膜電極と接し；
   各々の画素は、所定の導電状態にある前記一連の駆動素子を保つための維持キャパシタと、一連の駆動素子のノードと、前記コンタクト窓において前記電気導電性障壁材料に接続された前記維持キャパシタの１つのプレートとを有し、前記維持キャパシタは、前記駆動供給ラインの少なくとも一部を備えた前記物理的障壁に対して横断して伸びる付加障壁のそれぞれの絶縁性距離部により構成され、前記付加障壁は、金属コアと金属コーティングとの間に誘電体コーティングを有し、前記金属コアは前記一連の駆動素子に接続されている；
   アクティブマトリクスエレクトロルミネッセンス表示装置。
2. 請求項１に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、絶縁性コーティングが前記電気導電性障壁材料の上部及び側部において広がり、更なる供給ラインが前記エレクトロルミネッセンス素子の上部電極を有し、前記電気導電性障壁材料の上部における前記絶縁性コーティング上で延びている、アクティブマトリクスエレクトロルミネッセンス表示装置。
3. 請求項２に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記絶縁性コーティングは、前記電気導電性障壁材料を有する前記駆動供給ラインと前記エレクトロルミネッセンス素子の前記上部電極を有する前記更なる供給ラインとの間の平滑キャパシタのキャパシタ誘電体を構成する、アクティブマトリクスエレクトロルミネッセンス表示装置。
4. 請求項１乃至３のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、各々の画素は、前記電気導電性障壁材料と前記画素のそれぞれの前記一連の駆動素子についての電極接続部との間にそれぞれのコンタクト窓を有する、アクティブマトリクスエレクトロルミネッセンス表示装置。
5. 請求項１乃至４のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、各々の画素の前記一連の駆動素子の電極は、前記コンタクト窓において前記電気導電性障壁材料に接続されている、アクティブマトリクスエレクトロルミネッセンス表示装置。
6. 請求項１乃至５のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記駆動供給ラインに沿って、前記電気導電性障壁材料は、前記一連の駆動素子への電極接続を提供する導体層の断面積の少なくとも２倍の、又は少なくとも１桁大きい断面積を有する、アクティブマトリクスエレクトロルミネッセンス表示装置。
7. 請求項１乃至６のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記駆動供給ラインに沿って、前記電気導電性障壁材料は、前記一連の駆動素子への電極接続を提供する導体層の厚さの少なくとも２倍の、又は少なくとも５倍大きい厚さを有する、アクティブマトリクスエレクトロルミネッセンス表示装置。
8. 請求項１乃至７のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記物理的障壁は、前記電気導電性障壁材料を主体とする、及び好適には金属を有する、アクティブマトリクスエレクトロルミネッセンス表示装置。
9. 請求項１乃至８のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記物理的障壁は、それぞれの前記画素のそれぞれの前記一連の駆動素子についての電極接続部に接続されている前記電気導電性障壁材料の連続的な駆動供給ラインとして全体のアレイを横断して延びている、アクティブマトリクスエレクトロルミネッセンス表示装置。
10. 請求項１乃至９のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、画素間の前記物理的障壁は、前記アレイの行方向及び列方向の両方において導電性障壁のネットワークとして延びている、アクティブマトリクスエレクトロルミネッセンス表示装置。
11. 請求項１乃至１０のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記一連の駆動素子は、前記電気導電性障壁材料と前記エレクトロルミネッセンス素子の下部電極との間に薄膜トランジスタの主電流パスを接続するソース電極及びドレイン電極を有する前記薄膜トランジスタである、アクティブマトリクスエレクトロルミネッセンス表示装置。
12. 請求項１乃至１１のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記画素の前記一連の駆動素子は、それぞれの画素にアドレスするための前記アレイを横断して広がっている前記基板の行導体及び列導体に接続され、前記物理的障壁を有する前記駆動供給ラインは前記行導体及び／又は前記列導体に対して平行に延びている、アクティブマトリクスエレクトロルミネッセンス表示装置。
13. 請求項１乃至１２のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、前記画素の前記一連の駆動素子は、それぞれの画素にアドレスするための前記アレイを横断して広がっている前記基板の行導体及び列導体に接続され、画素間領域にあり且つ前記行導体に対して平行に延びている導電性材料の付加障壁は、前記駆動供給ラインの少なくとも一部を構成する前記物理的障壁から絶縁され、前記行導体に沿った電圧降下を減少させるように前記基板における前記行導体に前記中間絶縁層におけるコンタクト窓で接続されている、アクティブマトリクスエレクトロルミネッセンス表示装置。
14. 請求項１乃至１３のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置であって、各々のエレクトロルミネッセンス素子は、上部電極と下部電極との間に有機半導体材料の発光ダイオードを有する、アクティブマトリクスエレクトロルミネッセンス表示装置。
15. 請求項１乃至１４のいずれか一項に記載のアクティブマトリクスエレクトロルミネッセンス表示装置を製造する方法であって：
    （ａ）前記画素の少なくとも一部のそれぞれの一連の駆動素子についての電極接続を露出するように前記基板上の前記中間絶縁層においてコンタクト窓を開ける段階；
    （ｂ）前記電極接続の少なくとも前記コンタクト窓の前記中間絶縁層上に堆積された電気絶縁性障壁材料から前記物理的障壁を形成する段階；
    （ｃ）前記物理的障壁間の画素領域に前記エレクトロルミネッセンス素子を備える段階であって、前記電気導電性障壁材料は、前記中間絶縁層の少なくとも前記コンタクト窓における接続についての電気導電性材料を堆積させることにより備えられる、段階；
    を有する方法であり、
    （ｄ）前記物理的障壁間の前記画素領域の前記中間絶縁層においてコンタクト窓を開ける段階であって、前記エレクトロルミネッセンス素子が前記更なる窓において備えられ、前記一連の駆動素子への下部電極接続を有する、段階；
    を更に有することを特徴とする、方法。
16. 請求項１５に記載の方法であって、前記段階（ｂ）は、前記電気導電性材料のコアとして前記物理的障壁を形成する段階と、前記導電性障壁材料の少なくとも側部において絶縁性コーティングを堆積する段階とを有する、方法。
17. 請求項１６に記載の方法であって、前記導電性障壁材料の少なくともバルクはメッキ法により析出される、方法。
18. 請求項１６に記載の方法であって、前記電気導電性障壁材料はアルミニウムを有し、前記絶縁性コーティングは陽極酸化法により前記アルミニウム障壁材料の少なくとも側部に形成される、ことを特徴とする方法。
19. 請求項１５に記載の方法であって、前記段階（ｂ）は、前記中間絶縁層の前記コンタクト窓において前記一連の駆動素子との接続のためにビアが広がっている絶縁性材料を主体として前記物理的障壁を形成する段階を有し、前記電気導電性材料は、前記物理的障壁を通るビア内の及び前記物理的障壁の上部の導電性コーティングとして堆積される、方法。
20. 請求項１９に記載の方法であって、前記物理的障壁のための前記導電性コーティング及び前記エレクトロルミネッセンス素子の上部電極は同時に堆積され、前記物理的障壁の前記側部における突出形状のシャドーマスクの効果により分離される、方法。

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