KR100937727B1 - 능동 매트릭스 디스플레이 디바이스, 및 그 제조 방법 - Google Patents

Abstract

물리적 배리어(210)는 유기 반도체 물질로 된 LED(25)로 형성된 전계 발광 디스플레이와 같은 능동-매트릭스 디스플레이 디바이스의 회로 기판(100) 상의 이웃한 픽셀(200) 사이에 존재한다. 본 발명은, LED로부터 절연(40)되지만 기판(100) 내의 회로(4, 5, 6, 9, 140, 150, 160, T1, T2, Tm, Tg, Ch 등)에 연결되는 금속 또는 다른 전기-전도성 물질(240)을 갖는 배리어(210)의 적어도 부분을 형성한다. 이러한 전도성 배리어 물질(240)은 예를 들어 매트릭스 어드레싱 라인(150)을 백업하거나 교체할 수 있고 및/또는 픽셀 어레이 내 또는 외부에 추가 성분을 형성할 수 있다. 전도성 배리어 물질(240)을 포함하는 추가 성분은 유리하게 커패시터(Ch), 또는 인덕터(L) 또는 트랜스포머(W), 또는 심지어 안테나이다.

Description

능동 매트릭스 디스플레이 디바이스, 및 그 제조 방법{ACTIVE MATRIX DISPLAY DEVICES, AND THEIR MANUFACTURE}

본 발명은 능동-매트릭스 디스플레이 디바이스에 관한 것으로, 특히 반도체 컨쥬게이팅된(conjugated) 중합체 또는 다른 유기 반도체 물질의 발광 다이오드를 이용하는 전계 발광 디스플레이에 관한 것이나 이에만 국한되지 않는다. 본 발명은 또한 그러한 디바이스 제조 방법에 관한 것이다.

회로 기판 상에 존재하는 픽셀 어레이를 포함하는 그러한 능동-매트릭스 전계 발광 디스플레이 디바이스가 알려져 있으며, 여기서 각 픽셀은 일반적으로 유기 반도체 물질로 된 전계 발광 엘리먼트를 포함한다. 전계 발광 엘리먼트는 기판에서의 회로, 예를 들어 어드레싱(행) 및 신호(열) 라인을 포함하는 매트릭스 어드레싱 회로 및 공급 라인을 포함하는 구동 회로에 연결된다. 이들 라인은 일반적으로 기판에서의 박막 전도체 층에 의해 형성된다. 회로 기판은 각 픽셀에 대해 어드레싱 및 구동 엘리먼트(일반적으로 박막 트랜지스터, 이후에 "TFT"로 지칭됨)를 또한 포함한다.

많은 그러한 어레이에서, 절연 물질의 물리적 배리어는 어레이의 적어도 한 방향으로 이웃한 픽셀 사이에 존재한다. 그러한 배리어의 예는 공개된 영국 특허 출원 GB-A-2 347 017, 공개된 PCT 특허 출원 WO-A1-99/43031, 공개된 유럽 특허 출 원 EP-A-0 895 219, EP-A-1 096 568, 및 EP-A-1 102 317에 주어지며, 이들 특허의 전체 내용은 본 명세서에 참고 문헌으로서 병합되어 있다.

그러한 배리어는 예를 들어 "벽(wall)", "파티션(partition)", "뱅크(bank)", "리브(rib)", "분리기(separator)", 또는 "댐(dam)"으로 종종 지칭된다. 인용된 참고 문헌에서 알 수 있듯이, 상기 배리어는 몇 가지 기능을 제공할 수 있다. 배리어는 제조시 개별적인 픽셀 및/또는 픽셀의 열의 전계 발광 층 및/또는 전극 층을 한정하는데 사용될 수 있다. 따라서, 예를 들어 배리어는 칼라 디스플레이의 적색, 녹색 및 청색 픽셀에 대해 잉크젯 프린팅 될 수 있거나 단색 디스플레이를 위해 스핀-코팅될 수 있는 컨쥬게이트 중합체 물질의 픽셀 오버플로우(overflow)를 방지한다. 제조된 디바이스에서의 배리어는 픽셀의 잘-한정된 광학 분리를 제공할 수 있다. 배리어는 또한 전계 발광 엘리먼트의 공통 상부 전극의 저항을 감소(이에 따라 양단의 전압 강하)시키기 위한 보조 배선으로서 전도성 물질(전계 발광 엘리먼트의 상부 전극 물질과 같은)을 운반 또는 포함할 수 있다.

이와 유사하게, 능동-매트릭스 액정 디스플레이(AMLCD)는 픽셀 어레이가 존재하는 회로 기판을 포함한다. AMLCD 경우에서, 직립 스페이서(upstanding spacer)(예를 들어, 기둥)는 이웃한 픽셀의 적어도 일부 사이의 회로 기판 상에 존재한다. 이들 스페이서는 액정 물질이 수용되는 셀 이격을 한정하기 위해 능동-매트릭스 회로 기판에 걸쳐 디스플레이의 씌워진(overlaying) 반대쪽 플레이트를 지지한다. AMLCD에 적용될 때의 본 발명을 위해, AMLCD의 픽셀 사이의 스페이서/기둥은 능동-매트릭스 전계 발광 디스플레이(AMELD)의 픽셀 사이의 배리어와 비교되고, "배리어"로 지칭될 것이다.

본 발명의 목적은, 능동-매트릭스 디스플레이 디바이스의 특정한 특징을 사용, 개발, 적응 및/또는 확장하여, 기본 디바이스 구조, 그 레이아웃 및 전자 공학에 따르는 방식으로 디바이스의 성능 및/또는 능력의 개선 및/또는 향상을 허용하는 것이다.

본 발명의 하나의 양상에 따라, 청구항 1항에 기재된 특징을 갖는 능동-매트릭스 디스플레이 디바이스(예를 들어 AMELD 또는 AMLCD)가 제공된다.

본 발명에 따라, 픽셀 사이의 물리적 배리어는 회로 기판 내 및/또는 그로부터 연결을 제공하는데 사용되고, 디바이스의 추가 성분을 제공할 수 있다.

따라서, 이러한 픽셀 배리어는 일반적으로 금속인 전기-전도성 물질로 부분적으로(아마 심지어 주로) 이루어져 있다. 이러한 전도성 배리어 물질은 회로 기판 내의 회로 엘리먼트와 연결되면서, 또한 픽셀 디스플레이 엘리먼트에 인접한 배리어의 적어도 측면에서 절연된다. 회로 기판에서의 상기 회로 엘리먼트는 이루어지는 특정 개선 또는 향상 또는 적응성에 따라 다양한 형태를 취할 수 있다. 일반적으로, 상기 회로 엘리먼트는 전도체 층, 전극 연결, 공급 라인, 어드레싱 라인, 신호 라인, 박막 트랜지스터, 박막 커패시터를 포함하는 그룹의 하나 이상의 박막 엘리먼트일 수 있다.

더 많은 융통성(versatility)도 본 발명에 따라 가능하다. 다양한 구조적 특징은 픽셀 배리어에 대해 채택될 수 있다. 따라서, 전도성 배리어 물질은 예를 들어 어레이를 가로지르는 라인을 연장할 수 있거나, 예를 들어 개별적인 픽셀 또는 픽셀 그룹, 또는 다른 디바이스 영역에 배치될 수 있다.

전도성 배리어 물질이 추가 성분을 형성하는데 사용되는 경우에, 상기 성분은 픽셀 어레이의 내부 또는 외부에 형성될 수 있다. 외부 성분을 연결하는 것과 비교하여, 픽셀 배리어 기술을 이용한 이러한 추가 성분의 집적은 디스플레이 디바이스 내에서 감소된 비용 및 컴팩트한 영역에서 디바이스 성능을 개선시키는데 사용될 수 있다.

전도성 배리어 물질의 적어도 몇몇 길이는, 백업(back-up)용으로서, 또는 심지어 회로 기판의 박막 전도체 라인, 예를 들어 어드레스(행) 라인, 신호(열) 라인 또는 공급 라인의 적어도 부분에 대한 교체용으로서 작용할 수 있다. 따라서, 전도성 배리어 물질은 어드레싱 라인에 따라 전압 강하를 감소시키기 위해 그 길이 대부분에 걸쳐 어드레싱 라인(행 전도체)을 제공(또는 적어도 백업)할 수 있다. 이와 같은 경우에, 배리어는 주로 전도성 물질(일반적으로 금속)로 이루어져 있거나, 주로 전도성 코팅을 갖는 절연 물질로 이루어질 수 있다.

본 발명에 따라 사용된 배리어 구조는 금속 코어로 구성될 수 있다. 이 금속 코어는 다양한 방식으로 사용될 수 있다.

금속 코어 자체는 기판에서 회로 엘리먼트와 연결되는 전도성 배리어 물질을 제공할 수 있다. 금속 코어는 적어도 측면 상에 절연 코팅을 가질 수 있다.

금속 코팅은 금속 코어 상의 절연 코팅 상에 제공될 수 있다. 이러한 금속 코팅은 다른 회로 엘리먼트에 연결될 수 있다. 하나의 특히 유용한 형태에서, 금속 코어, 절연 코팅 및 금속 코팅은 커패시터, 예를 들어 각 픽셀 각각을 위한 개별적인 유지 커패시터를 함께 형성할 수 있다. 따라서, 픽셀 배리어는 개별적으로 절연된 길이를 포함할 수 있는데, 상기 절연된 길이의 하나 이상은 이러한 금속-절연체 코팅된 배리어 구조를 갖는 커패시터를 제공할 수 있다.

그러나, 금속 코어는 기판에서의 회로 엘리먼트에 연결될 필요가 없다. 따라서, 예를 들어, 배리어가 배리어의 금속 코어 상의 절연 코팅 상의 금속 코팅을 포함할 때, 금속 코팅은 기판에서의 회로 엘리먼트와 연결되는 전도성 배리어 물질을 제공할 수 있다. 금속 코어는 예를 들어 이러한 방식으로 디스플레이 디바이스에 집적되는 인덕터 또는 트랜스포머(transformer)의 강자성 코어일 수 있다.

따라서, 배리어는 개별적으로 절연된 부분을 포함할 수 있는데, 상기 부분의 하나 이상은 이러한 코팅된 배리어 구조를 갖는 커패시터, 인덕터 또는 트랜스포머를 제공한다. 이러한 개별적인 커패시터 또는 인덕터 또는 트랜스포머 길이는 픽셀 어레이 내에 위치할 수 있거나, 픽셀 어레이 외부에 위치될 수 있지만, 픽셀 배리어와 동일한 프로세스 단계로 회로 기판 상에 여전히 형성될 수 있다.

배리어의 다른 개별적으로 절연된 전도성 부분은 상이한 기능을 할 수 있다. 상기 부분은 예를 들어 회로 기판의 전도체 라인의 백업 또는 교체 및/또는 상호 연결을 형성하는데 사용될 수 있다.

금속 코어를 사용하는 것 대신에, 배리어의 금속 코팅은 기판에서의 회로 엘리먼트와 연결되는 전도성 배리어 물질을 제공하는데 사용될 수 있다.

본 발명의 다른 양상에 따라, 그러한 능동-매트릭스 디스플레이 디바이스의 유리한 제조 방법을 또한 제공한다.

본 발명에 따라 다양하게 유리한 특징 및 특징-조합이 첨부된 청구항에 설명된다. 이러한 것과 다른 것은 첨부된 도면을 참조하여 예로서 이제 설명되는 본 발명의 실시예에 예시된다.

도 1은 본 발명에 따라 전도성 배리어 물질이 제공될 수 있는 능동-매트릭스 전계 발광 디스플레이 디바이스의 4개의 픽셀 영역을 도시한 회로도.

도 2는 본 발명에 따라 TFT 소스 또는 드레인 라인에 연결된 전도성 배리어 구조의 일례를 도시한 것으로, 그러한 디바이스의 일실시예의 픽셀 어레이 및 회로 기판의 부분을 도시한 단면도.

도 3은 본 발명에 따라 TFT 게이트 라인에 연결된 전도성 배리어 구조의 다른 예를 도시한 것으로, 그러한 디바이스의 유사한 실시예의 픽셀 어레이 및 회로 기판의 부분을 도시한 단면도.

도 4는 도 1의 회로도와 유사하지만, 어드레싱 라인 대부분을 대체하기 위해 전도성 배리어 물질을 갖는 픽셀 배리어의 사용을 도시한 회로도.

도 5는 본 발명에 따라 디바이스의 특정 실시예에 대한 전도성 배리어 물질을 각각 갖는 나란히 인접하여 있는 배리어들을 도시한 단면도.

도 6은, 나란한 전도성 배리어로, 예를 들어 도 5의 단면도는 도 6의 라인 V-V 상에서 취한 도면으로서, 본 발명에 따른 디바이스의 특정 실시예에 대한 레이아웃 특징의 특정 예를 도시한 4개의 픽셀 영역의 평면도.

도 7은 횡방향 전도성 배리어로서, 본 발명에 따른 디바이스의 특정 실시예 에 대한 레이아웃 특징의 다른 예를 도시한 평면도.

도 8은 본 발명에 따라 금속 코팅을 이용하여 전도성 배리어 구조의 또 다른 예를 갖는 디바이스 부분을 도시한 단면도.

도 9는 본 발명에 따른 커패시터 실시예를 형성하기 위해 추가적으로 금속 코팅을 포함하는 전도성 배리어 구조를 도시한 단면도.

도 10은 본 발명에 따른 그러한 커패시터 실시예를 갖는 디바이스에 적합한 횡방향 배리어 레이아웃 특징을 도시한 평면도.

도 11은 본 발명에 따른 인덕터 실시예에서의 전도성 배리어 구조를 도시한 단면도.

도 12는 그러한 인덕터 실시예에 적합한 레이아웃 특징을 도시한 평면도.

도 13은 도 12와 유사한 단면을 갖는, 트랜스포머 실시예에 적합한 레아아웃 특징을 도시한 평면도.

도 14 내지 도 16은 본 발명에 따른 하나의 특정한 실시예로 제조시 스테이지에서 도 2 또는 도 3의 디바이스 부분과 같은 디바이스 부분을 도시한 단면도.

도 17은 또한 본 발명에 따른 전도성 배리어 물질의 절연에 있어 변형을 도시한 것으로, 도 16의 스테이지에서 디바이스 부분을 도시한 단면도.

모든 도면이 도식적이라는 것을 주지해야 한다. 이들 도면의 부분에 대한 상대적인 치수 및 비율은 도면에서의 명확함 및 편리함을 위해 크기면에서 확대되거나 축소된 것으로 도시되었다. 일반적으로 동일한 참조 번호는 변형되고 상이한 실 시예에서 대응하거나 유사한 특징을 언급하는데 사용된다.

도 1 내지 도 3의 실시예

도 1 내지 도 3의 실시예 각각의 능동-매트릭스 전계 발광 디스플레이(AMELD)는 매트릭스 어드레싱 회로를 갖는 회로 기판(100) 상의 픽셀 어레이(200)를 포함한다. 물리적 배리어(210)는 어레이의 적어도 한 방향으로 이웃한 픽셀의 적어도 일부 사이에 존재한다. 이들 배리어(210)의 적어도 일부는 본 발명에 따른 상호 연결로서 사용되는 전도성 배리어 물질(240)로 구성된다. 본 발명에 따라 배리어(210)의 이러한 특수한 구성 및 사용과 별도로, 디스플레이는 예를 들어 전술한 배경 참고 문헌에서와 같은 알려진 디바이스 기술 및 회로 기술을 이용하여 구성될 수 있다.

매트릭스 어드레싱 회로는 도 1에 도시된 바와 같이 각각 어드레싱(행) 및 신호(열) 라인(150 및 160)의 횡방향 세트를 포함한다. 어드레싱 엘리먼트(T2)(일반적으로 박막 트랜지스터, 이후에 "TFT"로 지칭됨)는 이들 라인(150 및 160)의 각 교차지점(interception)에서 집적된다. 도 1은 예로서 하나의 특정한 픽셀 회로 구성을 도시한다. 다른 픽셀 회로 구성은 능동 매트릭스 디스플레이 디바이스에 대해 알려져 있고, 본 발명이 디바이스의 특정한 픽셀 회로 구성과 상관없이 그러한 디바이스의 픽셀 배리어에 적용될 수 있음이 쉽게 이해되어야 한다.

각 픽셀(200)은 일반적으로 유기 반도체 물질로 된 발광 다이오드(LED)인 전류-구동 전계 발광 디스플레이 엘리먼트(25)(21, 22, 23)를 포함한다. LED(25)는 어레이의 2개의 전압 공급 라인(140 및 230) 사이의 구동 엘리먼트(T1)(일반적으로 TFT)와 직렬로 연결된다. 이러한 2개의 공급 라인은 일반적으로 전력 공급 라인(140){전압(Vdd)} 및 접지 라인(230)(또한 "복귀 라인"으로 지칭됨)이다. LED(25)로부터의 광 방출은 각 구동 TFT(T1)에 의해 변경된 바와 같이 LED(25)에 흐르는 전류 흐름에 의해 제어된다.

픽셀의 각 행은 관련 행 전도체(150){이에 따라 상기 행의 픽셀의 어드레싱 TFT(T2)의 게이트}에 인가되는 선택 신호에 의해 프레임 주기에 차례로 어드레싱된다. 이러한 신호는 어드레싱 TFT(T2)를 턴 온하여, 열 전도체(160)로부터 각 데이터 신호로 상기 행의 픽셀을 로딩(loading)한다. 이러한 데이터 신호는 각 픽셀의 개별적인 구동 TFT(T1)의 게이트에 인가된다. 구동 TFT(T1)의 결과적인 전도성 상태를 유지하기 위해, 이러한 데이터 신호는 이 게이트(5)와 구동 라인(140,240) 사이에 결합되는 유지 커패시터(Ch)에 의해 게이트(5) 상에 유지된다. 따라서, 각 픽셀(200)의 LED(25)에 흐르는 구동 전류는, 이전 어드레스 기간 동안 인가되고 연관된 커패시터(Ch) 상의 전압으로서 저장된 구동 신호에 기초하여 구동 TFT(T1)에 의해 제어된다. 도 1의 특정 예에서, T1은 P-채널 TFT로서 도시된 반면, T2는 N-채널 TFT로서 도시된다.

이러한 회로는 알려진 박막 기술을 이용하여 구성될 수 있다. 기판(100)은, 예를 들어 이산화 실리콘으로 된 절연 표면-버퍼 층(11)이 적층되는 절연 유리 베이스(10)를 가질 수 있다. 박막 회로는 알려진 방식으로 층(11) 상에 확립된다.

도 2 및 도 3은 TFT 예(Tm 및 Tg)를 도시하는데, 각각은 능동 반도체 층(1)(일반적으로 폴리실리콘으로 이루어짐)과, 게이트 유전층(2)(일반적으로 이산화 실리콘으로 이루어짐)과, 게이트 전극(5)(일반적으로 알루미늄 또는 폴리실리콘으로 이루어짐)과, 오버레이된 절연층(들)(2 및 8)에서 윈도우(비아)를 통하는 반도체 층(1)의 도핑된 소스 및 드레인 영역을 접촉시키는 금속 전극(3 및 4)(일반적으로 알루미늄으로 이루어짐)을 포함한다. 전극(3, 4 및 5)의 확장은 예를 들어 특정 TFT{예를 들어 구동 엘리먼트(T1) 또는 어드레싱 엘리먼트(T2) 또는 회로 기판의 다른 TFT}에 의해 제공된 회로 기능에 따라 엘리먼트(T1, T2, Ch)와 LED(25), 및/또는 전도체 라인(140, 150 및 160)의 적어도 부분 사이에 상호 연결을 형성할 수 있다. 유지 커패시터(Ch)는 알려진 방식으로 회로 기판(100) 내의 박막 구조로서 유사하게 형성될 수 있다.

일반적으로 LED(25)는 하부 전극(21)과 상부 전극(23) 사이의 광-방출 유기 반도체 물질(22)을 포함한다. 바람직한 특정 실시예에서, 반도체 컨쥬게이팅된 중합체는 전계 발광 물질(22)에 사용될 수 있다. 기판(100)을 통해 광(250)을 방출하는 LED에 대해, 하부 전극(21)은 인듐 주석 산화물(ITO)의 애노드일 수 있고, 상부 전극(23)은 예를 들어 칼슘 및 알루미늄을 포함하는 캐소드일 수 있다. 도 2 및 도 3은 하부 전극(21)이 회로 기판(100)에서의 박막으로서 형성되는 LED 구조를 도시한다. 후속적으로 적층된 유기 반도체 물질(22)은 기판(100)의 박막 구조에 걸쳐 연장하는 평면 절연층(12)(예를 들어 질화 실리콘으로 이루어짐)내에서 윈도우(12a)에서의 이러한 박막 전극 층(21)과 접촉한다.

알려진 디바이스에서와 같이, 본 발명에 따른 도 1 내지 도 4의 디바이스는 어레이의 적어도 한 방향으로 이웃한 픽셀의 적어도 일부 사이에 물리적 배리어 (210)를 포함한다. 이들 배리어(210)는 또한 예를 들어 "벽", "파티션", "뱅크", "리브", "분리기", 또는 "댐"으로 지칭될 것이다. 특정한 디바이스 실시예 및 그 제조에 따라, 배리어는 알려진 방식으로, 예를 들어:

- 반도체 중합체 층(22)을 제공할 동안, 개별적인 픽셀(200) 및/또는 픽셀(200)의 열의 각 영역 사이의 중합체 용액의 분리시켜 그 오버플로우를 방지하고;

- 개별적인 픽셀(200) 및/또는 픽셀(200)의 열에 대해 반도체 중합체 또는 다른 전계 발광 층(22)의 한정에서 기판 표면상에 자가-패터닝{아마 심지어 픽셀, 예를 들어 상부 전극(23)의 개별적인 하부 층에 대한 개별적인 전극의 자가-분리} 능력을 제공하고;

- 적어도 유기 반도체 물질(22) 및/또는 전극 물질의 적층 동안 기판 표면에 걸쳐 마스크용 스페이서의 역할을 하고;

- 광(250)이 상부{하부 기판(100) 대신, 또는 그와 함께}를 통해 방출될 때, 어레이에서 픽셀(200)의 잘-한정된 광 분리를 위한 불투명 배리어(210)를 형성하는데 사용될 수 있다.

이러한 알려진 방식으로 특정한 사용이 무엇이건 간에, 본 발명의 실시예에서 물리적 배리어(210)의 절연된 길이 중 적어도 일부는 특수한 방식으로 구성되고 사용된다. 따라서, 도 2 내지 도 4의 픽셀 배리어(210)는 금속(240){또는 다른 전기-전도성 물질(240)}을 포함하며, 상기 금속(240)은 LED(25)에 인접한 측면에서 절연되고 회로 기판(100)의 하나 이상의 다른 엘리먼트로 및/또는 그로부터 연결된다. 이러한 회로 엘리먼트는 이루어지는 특정한 개선 또는 향상 또는 적응에 따라 다양한 형태를 취할 수 있다. 일반적으로, 이 회로 엘리먼트는 전도체 층 및/또는 전극 연결(4, 5, 6)과, 공급 라인(140)과, 어드레싱 라인(150)과, 신호 라인(160)과, 박막 트랜지스터(T1, T2, Tm, Tg)와, 박막 커패시터(Ch)를 포함하는 그룹의 하나 이상의 박막 엘리먼트가 있을 수 있다.

도 2의 실시예에서, 전도성 배리어 물질(240)에 연결된 회로 엘리먼트는 TFT(Tm)의 소스 및/또는 드레인 전극의 확장이다. 상기 회로 엘리먼트는, 예를 들어 Tm이 T2일 때 기판 회로의 신호(열) 라인(160)을 형성할 수 있거나, Tm이 T1일 때 구동 라인(140)을 형성할 수 있다. 도 3의 실시예에서, 전도성 배리어 물질(240)에 연결된 회로 엘리먼트는 TFT(Tg)의 게이트 전극(5)의 확장이다. 상기 회로 엘리먼트는 예를 들어 Tg가 T2일 때 기판 회로의 어드레싱(행) 라인(150)을 형성할 수 있다.

도 2 내지 도 4의 실시예에서 픽셀 배리어(210)는 주로 전기-전도성 물질(240, 240x), 바람직하게는 매우 낮은 저항을 갖는 금속(예를 들어 알루미늄 또는 구리 또는 니켈 또는 은)이다. 도 2 및 도 3의 배리어(210)는 측면 및 상부에 절연 코팅(40)을 갖는 전도성 물질의 벌크(bulk) 또는 코어를 포함한다.

도 2 및 도 3에 도시된 바와 같이, 전도성 배리어 물질(240)의 회로 엘리먼트(4, 5)와의 하부 연결은 내부 절연층(12)에서의 연결 윈도우(12b)에서 발생한다. 그러나, 이들 윈도우(12b)가 종종 TFT(Tm, Tg)와 동일한 평면에 없을 수 있다는 점이 이해되어야 한다. 특히, 윈도우(12b)를 수용하기 위한, TFT(Tg)의 소스와 드레인 전극(3 및 4) 사이의 공간은 일반적으로 충분하지 않다. 따라서, 윈도우(12b)는 도면 밖의 위치를 나타내도록 도 3에서 점선으로 도시된다.

도 4의 어드레싱 라인 배리어 실시예

TFT 게이트 라인(예를 들어, 도 3에서와 같이)에 연결된 전도성 배리어 물질(240)은 어드레싱(행) 라인(150)의 적어도 부분을 제공할 수 있다. 그러한 하나의 실시예는 도 4에 도시되며, 여기서 라인(150) 대부분은 전도성 배리어 물질(240)에 의해 형성된다.

라인 저항은 회로 기판(100)의 전도체 라인(150)을 교체 또는 백업하기 위해 전도성 배리어 물질(240)을 이용함으로써 크게 감소될 수 있다. 따라서, 라인(240)(150)을 따라, 전도성 배리어 물질(240)은 일반적으로 회로 기판(100)에서 TFT(Tg)의 게이트 라인(5)(150)을 제공하는 전도체 층보다 적어도 2배(아마 심지어 10배의) 더 큰 단면적을 갖는다. 일반적으로, 전도성 배리어 물질(240)은 회로 기판(100)에서 이러한 전도체 층(5)(150)의 두께(z)보다 2배 이상(예를 들어 적어도 5배) 더 큰 두께(Z)를 가질 수 있다. 특정 예에서, Z는 z에 대해 0.5㎛ 이하와 비교하여 2㎛ 내지 5㎛일 수 있다. 일반적으로, 전도성 배리어 물질(240)은 전도체 층(140)의 폭(y)과 동일한 폭(또는 심지어 적어도 2배 더 큰)인 라인 폭(Y)을 가질 수 있다. 특정 예에서, Y는 y에 대해 10㎛에 비해 20㎛일 수 있다. 더욱이, 일반적으로 게이트 라인(5)(150)은 도핑된 폴리실리콘으로 이루어지는 반면, 전도성 배리어 물질(240)은 일반적으로 훨씬 더 큰 전도율을 갖는 금속이다.

도 5 및 도 6의 다중-전도체 배리어 실시예

도 5는 2개의 나란한 배리어(210 및 210x)의 복합물을 도시하는데, 각각은 각 코팅(40, 40x)으로 절연된 금속 코어(240, 240x)를 포함한다. 이러한 나란한 다중-전도체 배리어 구조(210, 210x)는 다양한 방식으로 설계되고 사용될 수 있다. 예를 들어 한가지 형태에서, 금속 코어(240 및 240x)는 각각 평행한 어드레싱 및 공급 라인(150 및 140)을 형성(또는 백업)할 수 있다. 예를 들어 다른 형태에서, 배리어(210) 중 하나는, 예를 들어 도 9 및 도 10을 참조하여 아래에 설명되는 바와 같이 추가 엘리먼트, 예컨대 커패시터를 제공하는 절연부로 분리될 수 있다. 도 6은 적합한 픽셀 레이아웃의 일례를 제공하는데, 여기서 기판(100)의 매트릭스 박막 회로 영역은 120으로 표시된다.

도 7의 변형된 다중-전도체 배리어 레이아웃 실시예

도 7의 변형된 레이아웃에서, 2개의 배리어(210 및 210x){각 코팅(40, 40x)으로 절연된 금속 코어(240, 240x)를 각각 포함하는}는 서로 교차하도록 배치된다. 이 경우에, 배리어(210x){T2로서 기판 TFT(Tm)와의 연결을 갖는}는 열 라인(160)을 백업 또는 교체하는데 사용될 수 있다. 배리어(210){T2로서 기판 TFT(Tg)와의 연결을 갖는}는 행 라인(150)을 백업 또는 교체하는데 사용될 수 있다. 대안적으로, 배리어(210){T1로서 기판 TFT(Tm)와의 연결을 갖는}는 공급 라인(140)을 백업 또는 교체하는데 사용될 수 있다.

도 8의 대안적인 전도성 배리어 실시예

도 2, 도 3 및 도 5의 실시예에서, 배리어(210 및 210x)는 주로 전도성 물질(240 및 240x)로 이루어지는 것으로 도시된다. 도 8은, 배리어(210)가 주로 절연 물질(244)로 이루어지는 변형된 실시예를 도시한다. 이 경우에, 비아(244b)는 회로 기판(100)에서 절연 물질(244)을 통해 회로 엘리먼트(4, 5)에 에칭되거나 뚫려진다(milled). 금속 코팅(240)은 절연 배리어(210)의 상부 및 이를 통하는 비아(244b)에서 연장하는 전도성 배리어 물질을 제공한다. 이러한 대안적인 전도성 배리어 구조는, 전도성 배리어 물질(240)이 회로 기판(100)의 박막 전도체 라인{라인(140, 150 및 160)과 같은}을 백업하거나 교체하는 실시예에 특히 적합하다.

이러한 배리어(210)의 금속 코팅(240)은 자가-정렬 방식으로 LED(25)의 상부 전극(23)의 주요 부분(23a)과 함께 동시에 형성될 수 있다. 따라서, 금속 층은 도 12에 도시된 바와 같이, 배리어(210)의 측면에서 돌출된 형태의 새도우-마스킹 효과에 의해 분리되는 금속 코팅(240) 및 전극(23)에 대해 동시에 적층될 수 있다. 이것은 본 발명에 따라 배리어 상호 연결부(210, 240)를 형성하기 위한 한가지 가능한 프로세스 실시예이다. 도 15 내지 도 17은 주로 금속으로 이루어진 배리어 상호 연결부(210, 240)에 대한 다른 프로세스 실시예를 도시한다.

도 9 및 도 10의 커패시터 및 다른 다중-전도체 배리어 실시예

도 9의 실시예는, 주요 전도성 배리어 물질로서 금속 코어(240)를 포함하는 배리어(210)의 절연된 길이를 갖는다는 점에서 도 2, 도 3 및 도 5의 실시예와 유사하다. 이러한 금속 코어(240)는 기판(100)에서 회로 엘리먼트(4 또는 5 등)와 연결되고 그 위에 절연 코팅(40)을 갖는다.

그러나, 도 9의 실시예는 추가적으로 코어(240)의 상부 및 측면 위에 절연 코팅(40) 상에 존재하는 금속 코팅(240c)을 포함한다. 이러한 금속 코팅(240c)은, 예를 들어 다른 TFT의 엘리먼트(5, 4, 등)와 같은 기판(100)의 다른 회로 엘리먼트에 연결된다.

도 9의 이러한 구조는 도 2, 도 3 및 도 5의 구조보다 더 많은 기능을 갖는다. 상기 구조는 금속 코어(240) 및 금속 코팅(240c)으로 하여금 상이한 목적에 사용되도록 하는데, 예를 들어 라인(140, 150 또는 160)을 백업 또는 심지어 교체하도록 하여, 라인 저항을 감소시킨다. 금속 코팅(240c)은 코어 라인(240) 상의 신호를 위한 동축 차폐물의 역할을 할 수 있다. 대안적으로, 금속 코팅(240c)은, 배리어(210)를 따라, 특정 연결부 또는 성분이 예를 들어 개별적인 픽셀 또는 서브-픽셀에 필요한 특정 위치에 배치될 수 있다.

차폐 대신에, 배리어(210c)에 대한 이러한 다중-전도체 구조(240, 240c)는 2개의 라인, 예를 들어 백업 또는 교체 배리어 라인(140){코어(240)를 포함}과 백업 또는 교체 배리어 라인(150){코팅(240c)을 포함}을 겹치는데 사용될 수 있다. 그러나, 이러한 경우에, 절연 코팅(40)의 두께 및 유전 특성은 이들 라인(140 및 150) 사이의 기생 커패시턴스 및 결합을 감소시키도록 선택될 필요가 있다.

특히, 도 9의 다중-전도체 구조(240, 240c)가 커패시터 유전체(40)를 갖는 커패시터(C)를 형성하도록 설계되는 실시예가 중요하다. 따라서, 금속 코어(240), 절연 코팅(40) 및 금속 코팅(240c)의 분리 및/또는 절연된 길이는 기판 회로 엘리먼트(4, 5, 등) 사이에 연결된 커패시터(C)를 함께 형성할 수 있다.

그러한 커패시터는 예를 들어 공급 라인(140){TFT(T1, Tm)의 주 전극 라인(4)}과 TFT(T2, Tg)의 게이트 라인(5){TFT(T1, Tm)의 주 전극 라인(3)} 사이에 연결되는 각 픽셀(200) 각각에 대한 개별적인 유지 커패시터(Ch)일 수 있다. 도 10은 이러한 유지 커패시터 배리어(210c, Ch)에 적합한 픽셀 레이아웃을 도시한다.

도 11 내지 도 13의 인덕터 및 다른 다중-금속 배리어 실시예

도 11 내지 도 13은 디바이스의 회로 엘리먼트에 전기적으로 연결되지 않은 금속 코어(240d)를 갖는 배리어 실시예(210d)를 도시한다. 이 경우에, 박막 기판 회로 엘리먼트에 연결된 전도성 배리어 물질(240)은 금속 코어(240d) 상의 절연 코팅(40) 상의 금속 코팅이다. 그러한 구조는 예를 들어 니켈로 된 강자성 코어(240d)를 갖는 인덕터 또는 트랜스포머를 갖는 디스플레이를 제공하는데 유용하다.

도 12는 인덕터 실시예를 도시하는 반면, 도 13은 트랜스포머 실시예를 도시한다. 각 경우에, 금속 코팅(240) 및 박막 기판 금속 트랙(9)의 레이아웃 패턴은 강자성 코어(240d) 주위에 권선 전도체를 형성하도록 선택된다{연결 비아(12b)에 관련하여}. 이러한 코팅(240) 및 트랙(9) 모두 비-강자성 물질(예를 들어, 알루미늄)로 이루어져 있다. 코팅(240) 및 트랙(9)은 인덕터(L)에서 단일 코일을 형성한다(도 12). 트랜스포머(W)(도 13)에서, 코팅(240) 및 트랙(9)은 1차 코일(240p, 9p) 및 2차 코일(240s, 9s) 모두를 형성한다.

이러한 성분(L 및/또는 W)은 다양한 방식으로 사용될 수 있다. 상기 성분은 특히 매우 넓은 면적의 디스플레이에서 전력 절감을 용이하게 할 수 있다. 픽셀 배리어 기술을 이용한 집적은 적은 비용으로 디스플레이 디바이스의 컴팩트한 영역 내에서 디바이스 성능(예를 들어, 더 높은 Q 값)을 향상시키는데 사용될 수 있다. 디스플레이 디바이스의 외부에 성분을 추가하는 것과 비교하여 본 발명에 따른 그러한 디스플레이 디바이스를 포함하는 기기에 대해 크기 감소가 달성될 수 있다.

도 14 내지 도 16의 프로세스 실시예

전도성 금속(240)을 갖는 배리어(210)를 구성하고 사용하는 것과 별도로, 본 발명에 따른 디바이스의 능동-매트릭스 전계 발광 디스플레이는 예를 들어 인용된 배경 참고문헌에서와 같이 알려진 디바이스 기술 및 회로 기술을 이용하여 구성될 수 있다.

도 14 내지 도 16은 특정 제조 실시예에서 새로운 프로세스 단계를 도시한다. 상부 평면 절연층(12)(예를 들어, 질화 실리콘으로 이루어짐)을 갖는 박막 회로 기판(100)은 알려진 방식으로 제조된다. 연결 윈도우{비아(12a, 12b, 12x 등)와 같은}는 예를 들어 포토리소그래픽 마스킹 및 에칭에 의한 알려진 방식으로 층(12)에서 개방된다. 그러나, 본 발명에 따라 디바이스를 제조하기 위해, 이들 비아의 패턴은 전도성 배리어 물질(240, 240x, 240c)과의 하부 연결을 위해 엘리먼트(4, 5, 등)를 노출하는 비아(12b, 12x)를 포함한다. 결과적인 구조는 도 13에 도시되어 있다. 이러한 스테이지는, 배리어(210)가 도 2, 도 3, 도 5, 도 9 및 도 11에서와 같은 금속 코어를 갖거나 도 8에서와 같이 주로 절연 물질로 이루어져 있는지에 상관없이 공통적이다.

주로 절연 물질로 이루어진 배리어(210)의 형성은 도 8을 참조하여 위에서 설명되었다. 금속 코어를 갖는 배리어(210)에 대한 적합한 프로세스 단계는 도 15 및 도 16을 참조하여 이제 설명될 것이다.

이러한 경우에, 배리어(210)를 위한 전기-전도성 물질은 적어도 비아(12a, 12b, 12x, 등)에서 절연층(12) 상에 적층된다. 배리어(210)에 대한 원하는 길이 및 레이아웃 패턴은 알려진 마스킹 기술을 이용하여 얻어진다. 도 15는, 전도성 배리어 물질(예를 들어, 구리 또는 니켈 또는 은)의 적어도 벌크(240)가 도금에 의해 적층되는 실시예를 도시한다. 이 경우에, 예를 들어 구리 또는 니켈 또는 은으로 이루어진 얇은 시드 층(240a)은 먼저 절연층(12) 및 비아(12a, 12b, 12x 등) 위에 적층되고, 배리어 레이아웃 패턴은 포토리소그래픽 마스크로 한정되고, 그 다음에 전도성 배리어 물질의 벌크(240)는 원하는 두께로 도금된다. 결과적인 구조는 도 15에 도시되어 있다.

그 다음에, CVD(Chemical Vapour Deposition: 화학 증기 적층)를 이용하여, 절연 물질(예를 들어 이산화 실리콘 또는 질화 실리콘)은 절연 코팅(40)에 대해 적층된다. 적층된 물질은 도 16에 도시된 바와 같이 알려진 포토리소그래픽 마스킹 및 에칭 기술을 이용하여 패터닝함으로써 전도성 배리어 물질의 측면 및 상부에 남겨진다.

이 후에 제조는 알려진 방식으로 계속된다. 따라서, 예를 들어 컨쥬게이트 중합체 물질(22)은 픽셀(200)에 대해 잉크젯 프린팅되거나 스핀-코팅될 수 있다. 절연 코팅(40)을 갖는 배리어(240,40)는 물리적 배리어(240,40) 사이에서 픽셀 영역으로부터의 중합체 오버플로우를 방지하기 위해 알려진 방식으로 사용될 수 있다. 그 다음에 상부 전극 물질(23)은 적층된다.

도 17의 변형된 프로세스 실시예

이 실시예는 양극 산화(anodisation) 처리(적층 대신)를 이용하여, 픽셀 영역에 인접한 배리어(210)의 적어도 측면에 절연 코팅(40)을 제공한다. 일반적으로, 전도성 배리어 물질(240)은 알루미늄을 포함할 수 있다. 적층된 알루미늄의 원하는 길이 및 레이아웃 패턴은 알려진 포토리소그래픽 마스킹 및 에칭 기술을 이용하여 한정될 수 있다. 도 17은 알루미늄 배리어 패턴(240)의 상부에 유지된 포토리소그래픽적으로 한정된 에칭성-마스크(44)를 도시한다.

그 다음에, 산화 알루미늄으로 된 양극 절연 코팅은 알려진 양극 산화 기술을 이용하여 알루미늄 배리어 물질(240)의 적어도 측면 상에 형성된다. 따라서, 이러한 코팅(40)에 대한 레이아웃을 한정하기 위해 어떠한 여분의 마스크도 필요하지 않다.

도 17에 도시된 바와 같이, 마스크(44)는, 절연되지 않은 상부 연결 영역(240t)을 보호하고 형성하기를 원하는 영역에서 이러한 양극 산화 동안 유지될 수 있다. 이들 영역에서, 양극 코팅은 알루미늄 배리어 패턴(240)의 측면에서만 형성된다. 마스크(44)는, 양극 코팅이 알루미늄 배리어 패턴(240)의 측면 및 상부 모두에 요구되는 영역으로부터 이러한 양극 산화 이전에 제거될 수 있다. 대안적으로, 절연 중합체 또는, 예를 들어 이산화 실리콘 또는 질화 실리콘으로 이루어진 마스크(44)는, 제조된 디바이스에서 배리어(210)(240,40)의 상부 위에 절연을 원하는 이들 영역에 유지될 수 있다.

추가 실시예

지금까지 설명된 실시예에서, 전도성 배리어 물질(240)은 두꺼운 불투명 금속, 예를 들어 알루미늄, 구리, 니켈 또는 은이다. 그러나, 다른 전도성 물질(240), 예를 들어 금속 실리사이드(silicide) 또는 (덜 유리하게) 축퇴-도핑된(degenerately-doped) 폴리실리콘이 사용될 수 있는데, 이 물질 모두 절연 코팅 (40)을 형성하도록 표면-산화될 수 있다. 투명 배리어(210)가 필요하면, ITO는 전도성 배리어 물질(240)에 사용될 수 있다.

이미 설명된 성분 외에, 전도성 물질(240)을 갖는 배리어(210)는 기판 회로에 연결된 다른 성분을 형성하는데 사용될 수 있다. 따라서, 예를 들어 코일(9,240), 또는 전도성 배리어 물질(240)의 긴 직선 라인과 함께 디스플레이의 주변에서 안테나(aerials)가 구성될 수 있다. 그러한 안테나는 예를 들어 본 발명에 따른 능동-매트릭스 디스플레이를 갖는 이동 전화에 유용하다.

전술한 특정 실시예는 능동-매트릭스 전계 발광 디스플레이 디바이스, 및 이웃한 픽셀 사이의 그러한 디바이스에 존재하는 물리적 배리어(210)의 본 발명의 사용이다. 그러나, 유사한 원리는 예를 들어 AMLCD(능동-매트릭스 액정 디스플레이)와 같은 다른 능동-매트릭스 디스플레이 디바이스에 적용될 수 있는데, 상기 AMLCD는 또한 픽셀 어레이(200')가 거기에 존재하고 연결되는 회로 기판(100')을 또한 포함한다.

AMLCD 경우에, 직립형 스페이서(upstanding spacer)(210')는 이웃한 픽셀(200')의 적어도 일부 사이에 회로 기판(100') 상에 존재한다. 스페이서(210')는 능동-매트릭스 회로 기판(100') 위에 디스플레이의 오버레이된 반대쪽 플레이트를 지지하는 역할을 한다. 상기 스페이서는 이를 통해 액정 물질이 수용되는 셀 이격을 한정한다. 그 레이아웃 구성에 관해, 이들 AMLCD 스페이서(210')는 픽셀 사이에 국부적으로 배치된 기둥일 수 있거나, 픽셀 사이에서 얼마간 기다랗게 연장된 짧은 벽일 수 있다.

본 발명에 따른 변형에서, AMLCD의 이러한 직립형 스페이서(210')는 AMELD에 대해 전술한 물리적 배리어(210)와 유사한 전도성 물질(240)로 구성될 수 있고, 유사하게 연결될 수 있다. 따라서, AMLCD는 새로운 스페이서(210')를 포함할 수 있는데, 상기 스페이서(210')는,

- 액정 픽셀 셀에 인접한 적어도 측면에서 절연되면서, 금속 또는 다른 전도성 물질(240)로 부분적으로(또는 심지어 주로) 형성되고,

- 기판 전도체 라인(예를 들어 150', 160')의 길이를 국부적으로 백업하거나 국부적으로 교체하고 및/또는 AMLCD에 연결된 추가 성분(예를 들어 C, L, W)을 형성하기 위해 AMLCD의 회로 기판(100') 내로 및/또는 그로부터 연결을 제공한다.

추가 성분(예를 들어, 커패시터, 인덕터, 트랜스포머 및/또는 안테나)은 AMELD 디바이스에서 복합 배리어 엘리먼트(210)에 대해 전술한 것과 유사한 방식으로 AMLCD의 회로 기판(100') 상에 국부적으로 제공되는 전도성 스페이서 물질(240)과 절연 스페이서 물질(40)(및/또는 244)의 조합으로 구성될 수 있다. 상기 추가 성분은 회로 기판(100') 상의 중간 절연 층(12)에서의 윈도우(12b)에서, AMLCD 회로 기판(100')의 회로 엘리먼트(4', 5', 6', 150', 160', T1', T2', 등)와 유사하게 연결될 수 있다.

따라서, 본 발명에 따라 AMLCD의 복합 스페이서 엘리먼트(210')는 예를 들어 도 3, 도 5, 도 7 내지 도 13, 도 16 도는 도 17의 배리어 엘리먼트(210) 중 임의의 배리어 엘리먼트의 스페이서 엘리먼트와 유사한 방식으로 연결되고 구성될 수 있다.

본 개시를 읽음으로써, 다른 변경 및 변형은 당업자에게 명백할 것이다. 그 러한 변경 및 변형은, 이미 종래 기술(예를 들어 인용된 배경 참조 문헌)에 이미 알려지고 본 명세서에 이미 기재된 특징 대신 또는 추가하여 사용될 수 있는 등가물 및 다른 특징을 수반할 수 있다.

본 출원인은, 이로써, 청구항이 본 출원서에서 특징의 특정 조합에 정형화되었을지라도, 본 발명의 개시의 범주가, 임의의 청구항에서 현재 청구된 것과 동일한 발명에 관한 것 인지의 여부, 및 본 발명이 해결한 것과 동일한 기술적 문제를 일부 또는 모두를 완화시키는 지의 여부에 관계없이 본 명세서에서 명백히 또는 함축적으로 개시된 특징의 임의의 새로운 특징 또는 임의의 새로운 조합, 또는 이들의 일반화를 또한 포함한다는 것을 이해할 수 있다.

본 출원 또는 그로부터 파생된 임의의 추가 출원을 실행하는 중에, 그러한 특징들 및/또는 그러한 특징들의 조합에 새로운 청구항들이 형성될 수 있음을 공지한다.

따라서, 예를 들어, 본 출원은, 디바이스의 회로 기판에서 회로와 연결하고 디바이스에 집적된 백업 및/또는 교체 및/또는 추가 성분을 제공하도록, 능동-매트릭스 디스플레이 디바이스의 회로 기판 상의 픽셀 배리어에서 전도성 물질의 새로운 사용을 개시한다.

하나의 양상에 따라, 전계 발광 디스플레이의 픽셀 배리어 구성에서, 특히 유기 반도체 물질의 발광 다이오드 사이에 사용된 유형의 배리어에서 전도성 배리어 물질의 그러한 사용에 중요한 신규성이 있다. 따라서, 본 출원은 일반적으로 능동-매트릭스 전계 발광 디스플레이 디바이스(및 그 제조)의 새로운 특징이 무엇인지 개시하는데, 상기 디바이스는, 픽셀 어레이가 어레이의 적어도 한 방향으로 이웃한 픽셀의 적어도 일부 사이에 물리적 배리어로 존재하는 회로 기판을 포함하고; 각 픽셀은 전계 발광 엘리먼트(예를 들어 유기 반도체 물질의 전류-구동 발광 다이오드)를 포함하고; 상기 회로 기판은 전계 발광 엘리먼트가 연결되는 회로(예를 들어, 바람직하게는 박막 회로 엘리먼트를 갖는, 어레이를 위한 매트릭스 어드레싱 및 구동 회로)를 포함하고; 물리적 배리어는, 회로 기판(예를 들어, 전도성 배리어 물질 하에) 상에 (예를 들어, 중간 절연 층에) 존재하는 연결 윈도우를 통해 회로 기판에서의 회로 엘리먼트{예를 들어, 박막 전도체 층 및/또는 전극 연결 및/또는 공급 라인 및/또는 어드레싱 라인 및/또는 신호(열) 라인 및/또는 박막 트랜지스터 및/또는 박막 커패시터}와 연결되는 금속 및/또는 전도성 물질의 하나 이상의 부분을 포함한다.

다른 양상에 따라, 디바이스에 집적된 추가 성분을 제공하도록 능동-매트릭스 디스플레이 디바이스(AMELD 또는 AMLCD)의 픽셀 배리어의 구성에서 금속 및/또는 전도성 물질의 다수 부분의 사용에 중요한 신규성이 있다. 따라서, 픽셀 배리어 레이아웃의 하나 이상의 상호 절연된 길이(또는 다른 부분)는 커패시터 또는(강자성 코어와 함께) 인덕터, 트랜스포머 또는 안테나를 제공하는 금속-절연체 코팅된 배리어 구조를 포함할 수 있다. 이러한 새로운 배리어 구조는 예를 들어 개별적인 픽셀 또는 픽셀 그룹 및/또는 다른 디바이스 영역에 국부적으로 배치될 수 있다. 따라서, 추가 성분은 픽셀 어레이 내부 또는 외부에 형성될 수 있지만, 픽셀 배리어와 동일한 프로세스 단계에서 회로 기판 상에 여전히 형성될 수 있다. 일반적으로 성분-형성 배리어 길이는 금속, 전도성 및 절연 물질의 하나 이상의 코팅을 포함하고, 배리어를 위한 전도성 및/또는 금속 코어를 가질 수 있고, 성분-형성 배리어 길이가 픽셀 사이에 위치한 경우, 디스플레이 엘리먼트에 인접한 배리어의 적어도 측면에 (예를 들어, 절연 층/코팅을 이용하여) 절연될 수 있다.

상술한 바와 같이, 본 발명은 능동-매트릭스 디스플레이 디바이스에 관한 것으로, 특히 반도체 컨쥬게이팅된(conjugated) 중합체 또는 다른 유기 반도체 물질의 발광 다이오드를 이용하는 전계 발광 디스플레이, 및 그 제조 방법 등에 이용된다.

Claims (20)

1. 능동-매트릭스 디스플레이 디바이스에 있어서,

   상기 능동 매트릭스 디스플레이 디바이스는, 픽셀 어레이가 어레이의 적어도 한 방향으로 이웃한 픽셀들의 적어도 일부 사이에 물리적 배리어와 함께 존재하는 회로 기판을 포함하고; 각 픽셀은 디스플레이 엘리먼트를 포함하고; 상기 회로 기판은, 상기 디스플레이 엘리먼트가 연결되는 회로를 포함하고; 상기 물리적 배리어는, 상기 회로 기판 상의 중간 절연층 내의 접촉 윈도우(contact window)를 통해 상기 회로 기판 내의 회로 엘리먼트와 연결되는 전도성 물질을 포함하고; 상기 전도성 물질은 상기 디스플레이 엘리먼트에 인접한 물리적 배리어의 적어도 측면에서 절연되는, 능동-매트릭스 디스플레이 디바이스.
2. 제 1항에 있어서, 상기 회로 기판 내의 상기 회로 엘리먼트는, 전도체 층, 전극 연결, 공급 라인, 어드레싱 라인, 신호 라인, 박막 트랜지스터, 박막 커패시터를 포함하는 그룹 중 적어도 하나의 박막 엘리먼트인, 능동-매트릭스 디스플레이 디바이스.
3. 제 1항 또는 제 2항에 있어서, 상기 물리적 배리어의 적어도 절연된 길이는 전도성 물질을 제공하는 금속 코어를 포함하고, 상기 금속 코어는 상기 회로 기판 내의 상기 회로 엘리먼트와 연결되고, 적어도 측면 상에 절연 코팅을 갖는, 능동-매트릭스 디스플레이 디바이스.
4. 제 3항에 있어서, 상기 금속 코어 상의 절연 코팅 상에 금속 코팅이 존재하고, 상기 금속 코팅은 다른 회로 엘리먼트에 연결되는, 능동-매트릭스 디스플레이 디바이스.
5. 제 4항에 있어서, 상기 금속 코어, 절연 코팅, 및 금속 코팅은 함께 커패시터를 형성하는, 능동-매트릭스 디스플레이 디바이스.
6. 제 1항 또는 제 2항에 있어서, 상기 물리적 배리어의 적어도 하나의 절연된 길이는 상기 물리적 배리어의 적어도 상기 길이의 금속 코어 상의 절연 코팅 상에 금속 코팅을 포함하고,

   상기 금속 코팅은 상기 회로 기판 내의 상기 회로 엘리먼트와 연결되는 상기 전도성 물질을 제공하는, 능동-매트릭스 디스플레이 디바이스.
7. 제 6항에 있어서, 상기 금속 코어는 니켈 또는 다른 강자성 물질로 이루어지고,

   상기 금속 코팅은, 상기 강자성 금속 코어를 포함하는 인덕터 또는 트랜스포머의 적어도 하나의 코일을 형성하기 위해, 상기 기판 내의 비-강자성 물질의 전도체 트랙과 연결되는 비-강자성 물질로 이루어지는, 능동-매트릭스 디스플레이 디바이스.
8. 제 1항 또는 제 2항에 있어서, 상기 배리어의 적어도 절연된 길이는 상기 전도성 물질로 이루어지는, 능동-매트릭스 디스플레이 디바이스.
9. 제 1항에 또는 제 2항에 있어서, 상기 물리적 배리어는, 상기 회로 기판 내의 상기 회로 엘리먼트와 연결하기 위해 비아가 관통하여 연장하는 절연 물질로 이루어지고, 상기 전도성 물질을 제공하는 금속 코팅은 상기 물리적 배리어의 상부 및 상기 물리적 배리어를 관통하는 비아에서 연장하는, 능동-매트릭스 디스플레이 디바이스.
10. 제 1항에 있어서, 상기 회로 기판은, 횡방향 어드레싱 및 신호 라인과 연결되는 매트릭스 어드레싱 회로를 포함하고, 상기 전도성 물질은 상기 어드레싱 라인의 적어도 일부분을 제공하는, 능동-매트릭스 디스플레이 디바이스.
11. 제 1항 또는 제 2항에 있어서, 상기 전도성 물질은 상기 회로 기판 내의 상기 회로 엘리먼트와 상기 능동-매트릭스 디스플레이 디바이스의 추가 회로 엘리먼트 사이의 상호 연결의 역할을 하는, 능동-매트릭스 디스플레이 디바이스.
12. 제 1항 또는 제 2항에 있어서, 상기 물리적 배리어는, 유기 반도체 물질의 발광 다이오드를 포함하는 전계 발광(electroluminescent) 디스플레이 엘리먼트 사이에 존재하는, 능동-매트릭스 디스플레이 디바이스.
13. 제 1항 또는 제 2항에 있어서, 상기 물리적 배리어는 능동-매트릭스 액정 디스플레이에서의 스페이서인, 능동-매트릭스 디스플레이 디바이스.
14. 능동-매트릭스 디스플레이 디바이스 제조 방법으로서,

    (a) 회로 기판의 회로 엘리먼트의 일부를 노출하기 위해 상기 회로 기판 상의 중간 절연층에 접촉 윈도우를 개방하는 단계와,

    (b) 상기 회로 기판 상에, 픽셀 영역에 인접한 물리적 배리어의 적어도 측면에서 절연을 갖는 물리적 배리어를 형성하는 단계와,

    (c) 상기 물리적 배리어 사이의 픽셀 영역에 디스플레이 엘리먼트를 제공하는 단계를 포함하며,

    상기 중간 절연층의 접촉 윈도우에 적어도 연결하기 위해 전기-전도성 물질을 적층함으로써 전도성 배리어 물질이 제공되는 것인, 능동-매트릭스 디스플레이 디바이스 제조 방법.
15. 제 14항에 있어서, 상기 단계(b)는 상기 전기-전도성 물질로 이루어진 물리적 배리어를 형성하는 단계를 포함하고, 상기 전도성 배리어 물질의 적어도 측면 상에 절연 코팅이 적층되는, 능동-매트릭스 디스플레이 디바이스 제조 방법.
16. 제 15항에 있어서, 상기 전도성 배리어 물질의 적어도 벌크는 도금에 의해 적층되는, 능동-매트릭스 디스플레이 디바이스 제조 방법.
17. 제 15항에 있어서, 상기 전도성 배리어 물질은 알루미늄을 포함하고, 상기 절연 코팅은 양극 산화(anodisation)에 의해 상기 알루미늄 배리어 물질의 적어도 측면 상에 형성되는, 능동-매트릭스 디스플레이 디바이스 제조 방법.
18. 제 14항에 있어서, 상기 단계(b)는, 비아가 상기 중간 절연층의 접촉 윈도우에서 회로 엘리먼트와 연결하기 위해 관통 형성되는 절연 물질로 이루어진 물리적 배리어를 형성하는 단계를 수반하고, 상기 전기-전도성 물질은, 상기 물리적 배리어의 상부 및 상기 물리적 배리어를 관통하는 비아 내에서 전도성 코팅으로서 적층되는, 능동-매트릭스 디스플레이 디바이스 제조 방법.
19. 제 18항에 있어서, 상기 물리적 배리어를 위한 전도성 코팅, 및 상기 디스플레이 엘리먼트의 상부 전극은 동시에 적층되고, 상기 물리적 배리어의 측면에서 돌출된 형상의 새도우-마스킹 효과에 의해 분리되는, 능동-매트릭스 디스플레이 디바이스 제조 방법.
20. 제 5항에 있어서, 상기 커패시터는 각 픽셀 각각에 대한 개별적인 유지(holding) 커패시터인 것인, 능동-매트릭스 디스플레이 디바이스.

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