WO2018220491A1 - 半導体装置、電子部品及び電子機器 - Google Patents

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WO2018220491A1
WO2018220491A1 PCT/IB2018/053722 IB2018053722W WO2018220491A1 WO 2018220491 A1 WO2018220491 A1 WO 2018220491A1 IB 2018053722 W IB2018053722 W IB 2018053722W WO 2018220491 A1 WO2018220491 A1 WO 2018220491A1
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insulator
transistor
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region
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山崎舜平
加藤清
熱海知昭
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株式会社半導体エネルギー研究所
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    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to a semiconductor device and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Technical fields of one embodiment of the present invention disclosed in this specification and the like include a semiconductor device, an imaging device, a display device, a light-emitting device, a power storage device, a memory device, a display system, an electronic device, a lighting device, an input device, and an input / output Devices, their driving methods, or their manufacturing methods can be cited as examples.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a transistor, a semiconductor circuit, an arithmetic device, a memory device, or the like is one embodiment of a semiconductor device.
  • a display device, an imaging device, an electro-optical device, a power generation device (including a thin film solar cell and an organic thin film solar cell), and an electronic device may include a semiconductor device.
  • Patent Document 1 describes a memory device including a transistor using an oxide semiconductor and a transistor using single crystal silicon. Further, it is described that a transistor including an oxide semiconductor has extremely small off-state current.
  • oxide semiconductors not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • IGZO In—Ga—Zn oxide
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Furthermore, Non-Patent Document 4 and Non-Patent Document 5 show that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has a minute crystal.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has extremely low off-state current (see Non-Patent Document 6), and an LSI and a display using the characteristics have been reported (see Non-Patent Document 7 and Non-Patent Document 8). .
  • An object of one embodiment of the present invention is to provide a novel semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device with low power consumption. Another object of one embodiment of the present invention is to provide a highly reliable semiconductor device. Another object of one embodiment of the present invention is to provide a semiconductor device with a high degree of freedom in layout. Another object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a novel electronic component. Another object of one embodiment of the present invention is to provide a novel electronic device.
  • one embodiment of the present invention does not necessarily have to solve all of the problems described above, and may be any that can solve at least one problem. Further, the description of the above problem does not disturb the existence of other problems. Issues other than these will be apparent from the description of the specification, claims, drawings, etc., and other issues will be extracted from the description of the specification, claims, drawings, etc. Is possible.
  • a semiconductor device includes a cell array, a first driver circuit, and a second driver circuit, the cell array includes a first memory cell and a second memory cell,
  • the first driver circuit has a function of supplying a selection signal
  • the second driver circuit has a function of writing or reading data
  • the first memory cell includes a first transistor
  • the second memory cell includes a second transistor and a second capacitor, and one of a source and a drain of the first transistor has a first capacitor.
  • One of a source and a drain of the second transistor is electrically connected to the second capacitor
  • the first driver circuit includes a third transistor
  • the second transistor is electrically connected to the second transistor.
  • the drive circuit includes a fourth transistor and includes a first transistor.
  • the second transistor, the third transistor, and the fourth transistor each include a metal oxide in a channel formation region, and the first transistor, the second transistor, the third transistor, and the fourth transistor
  • the channel formation region of the first transistor and the channel formation region of the second transistor are semiconductor devices formed in the same semiconductor layer.
  • a semiconductor device includes a control circuit, the control circuit has a function of controlling operations of the first driver circuit and the second driver circuit, and the control circuit includes a fifth circuit.
  • the fifth transistor has a metal oxide in a channel formation region, and the fifth transistor has polarities of the first transistor, the second transistor, the third transistor, and the fourth transistor. It may be the same as the polarity of the transistor.
  • the first transistor includes a first gate electrode and a first insulating layer.
  • the second transistor includes a second gate electrode; A first insulating layer having a region in contact with a side surface of the first gate electrode, and a second insulating layer having a region in contact with the side surface of the second gate electrode.
  • the semiconductor layer may be electrically connected to a conductive layer having a region in contact with a side surface of the first insulating layer or the second insulating layer.
  • the first transistor and the second transistor each include a back gate, and the back gate of the first transistor and the back gate of the second transistor have the same conductivity. You may be comprised by the layer.
  • the semiconductor layer includes a layer containing a metal on the surface, and the layer containing the metal includes a first gate electrode, a second gate electrode, and a first insulating layer.
  • the metal may be different from the main component of the semiconductor layer, and the metal may be formed in a region that does not overlap with the second insulating layer.
  • the metal may be aluminum, ruthenium, titanium, tantalum, tungsten, or chromium.
  • One embodiment of the present invention includes a package substrate, an interposer, an integrated circuit, and the above semiconductor device.
  • the integrated circuit and the semiconductor device are provided over the interposer, and the integrated circuit includes wiring provided in the interposer.
  • at least one of the integrated circuit and the semiconductor device is an electronic component that is electrically connected to the package substrate via the interposer.
  • an electronic device is an electronic device including the above electronic component and a microphone, a speaker, or a camera.
  • a novel semiconductor device can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with a high degree of freedom in layout can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a novel electronic component can be provided.
  • a novel electronic device can be provided.
  • FIG. 6 illustrates a configuration example of a memory circuit.
  • FIG. 9 illustrates a configuration example of a semiconductor device.
  • FIG. 9 illustrates a configuration example of a semiconductor device.
  • FIG. 9 illustrates a configuration example of a semiconductor device.
  • FIG. 9 illustrates a configuration example of a semiconductor device.
  • FIG. 9 illustrates a configuration example of a semiconductor device.
  • FIG. 6 illustrates a configuration example of a memory circuit.
  • FIG. 6 illustrates a configuration example of a memory circuit.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 8A and 8B are a top view and a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • 8A and 8B are a top view and a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a top view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a top view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a top view illustrating a structure example of a semiconductor device.
  • 8A and 8B are a top view and a cross-sectional view illustrating a structure example of a semiconductor device.
  • 8A and 8B are a top view and a cross-sectional view illustrating a structure example of a semiconductor device.
  • 8A and 8B are a top view and a cross-sectional view illustrating a structure example of a semiconductor device.
  • 8A and 8B are a top view and a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIGS. 7A and 7B are a perspective view and a top view illustrating a structure example of a semiconductor device.
  • FIGS. FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a structure example of a semiconductor device.
  • FIG. 11 is a perspective view illustrating a configuration example of a semiconductor device.
  • FIG. 9 illustrates a configuration example of an electronic device.
  • FIG. 9 illustrates a configuration example of an electronic device.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide has at least one of an amplifying function, a rectifying function, and a switching function, the metal oxide can be referred to as a metal oxide semiconductor, or OS for short.
  • a transistor including a metal oxide in a channel formation region is also referred to as an OS transistor.
  • metal oxides having nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride. Details of the metal oxide will be described later.
  • X and Y are connected, X and Y are electrically connected, and X and Y function. And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relationship, for example, the connection relationship shown in the figure or text, and things other than the connection relation shown in the figure or text are also described in the figure or text.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element that enables electrical connection between X and Y for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, etc.
  • Element, light emitting element, load, etc. are not connected between X and Y
  • elements for example, switches, transistors, capacitive elements, inductors
  • resistor element for example, a diode, a display element, a light emitting element, a load, or the like.
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display, etc.
  • the switch has a function of controlling on / off. That is, the switch is in an on state or an off state, and has a function of controlling whether or not to pass a current. Alternatively, the switch has a function of selecting and switching a current flow path.
  • the case where X and Y are electrically connected includes the case where X and Y are directly connected.
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes signal potential level, etc.), voltage source, current source, switching Circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, memory circuit, control circuit, etc.)
  • a circuit for example, a logic circuit (an inverter, a NAND circuit, a NOR circuit, etc.) that enables a functional connection between X and Y, signal conversion, etc.
  • Circuit (DA conversion circuit, AD conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down
  • X and Y are functionally connected.
  • the case where X and Y are functionally connected includes the case where X and Y are directly connected and the case where X and Y are electrically connected.
  • one component may have the functions of a plurality of components. is there.
  • one conductive film has both the functions of the constituent elements of the wiring function and the electrode function. Therefore, the term “electrically connected” in this specification includes in its category such a case where one conductive film has functions of a plurality of components.
  • a top view also referred to as a “plan view”
  • a perspective view a perspective view, and the like
  • some components may be omitted in order to facilitate understanding of the invention.
  • description of some hidden lines may be omitted.
  • the ordinal numbers attached as the first, second, etc. are used for convenience and do not indicate the process order or the stacking order. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width (hereinafter “apparently” shown in the top view of the transistor).
  • channel width Sometimes referred to as “channel width”).
  • the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • a silicon oxynitride film has a higher oxygen content than nitrogen as its composition.
  • oxygen is 55 atomic% to 65 atomic%
  • nitrogen is 1 atomic% to 20 atomic%
  • silicon is 25 atomic% to 35 atomic%
  • hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
  • the silicon nitride oxide film has a nitrogen content higher than that of oxygen.
  • nitrogen is 55 atomic% to 65 atomic%
  • oxygen is 1 atomic% to 20 atomic%
  • silicon is 25 atomic% to 35 atomic%
  • hydrogen is 0.1 atomic% to 10 atomic%. It is included in the concentration range.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • the term “insulator” can be referred to as an insulating film or an insulating layer.
  • the term “conductor” can be restated as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • a semiconductor device includes a memory circuit formed using an OS transistor.
  • FIG. 1A-1 illustrates a configuration example of the memory circuit MEM.
  • the memory circuit MEM includes a cell array CA, a drive circuit WD, and a drive circuit BD.
  • the cell array CA includes a plurality of memory cells MC arranged in a matrix.
  • the memory cell MC has a function of storing data.
  • the memory cell MC may have a function of storing binary (high level and low level) data, or may have a function of storing multilevel data of four or more values.
  • the memory cell MC may have a function of storing analog data.
  • FIG. 1A-1 illustrates a configuration example in which one wiring BL is shared by two adjacent memory cells MC that belong to the same row.
  • the drive circuit WD has a function of selecting the memory cell MC. Specifically, the driver circuit WD has a function of supplying a signal for selecting a memory cell MC from which data is written or read (hereinafter also referred to as a selection signal) to the wiring WL.
  • the drive circuit BD has a function of writing data to the memory cell MC and a function of reading data stored in the memory cell MC. Specifically, the drive circuit BD supplies a potential corresponding to data stored in the memory cell MC (hereinafter also referred to as a write potential) to the wiring BL connected to the memory cell MC in which data is written. Have In addition, the driver circuit BD has a function of reading a potential (hereinafter, also referred to as a read potential) corresponding to data stored in the memory cell MC and outputting the same to the outside.
  • a potential hereinafter, also referred to as a read potential
  • the memory cell MC, the drive circuit WD, and the drive circuit BD are configured by OS transistors. Since the band gap of an oxide semiconductor is 3.0 eV or more, the OS transistor has a small leakage current due to thermal excitation and an extremely small off-state current. Note that off-state current refers to current that flows between a source and a drain when a transistor is off.
  • the oxide semiconductor used for the channel formation region of the transistor is preferably an oxide semiconductor containing at least one of indium (In) and zinc (Zn). As such an oxide semiconductor, an In-M-Zn oxide (the element M is typically Al, Ga, Y, or Sn) is typical.
  • the oxide semiconductor By reducing impurities such as moisture and hydrogen which are electron donors (donors) and reducing oxygen vacancies, the oxide semiconductor can be i-type (intrinsic) or substantially i-type. Such an oxide semiconductor can be referred to as a highly purified oxide semiconductor. Note that details of the OS transistor will be described in Embodiment 3.
  • the OS transistor Since the OS transistor has an extremely small off-state current, it is particularly suitable as a transistor used for the memory cell MC.
  • the off-current per channel width of the OS transistor can be 100 zA / ⁇ m or less, 10 zA / ⁇ m or less, 1 zA / ⁇ m or less, or 10 yA / ⁇ m or less.
  • FIG. 1A-2 shows a configuration example of a memory cell MC using an OS transistor.
  • two adjacent memory cells MC are shown, and one memory cell is also called a memory cell MCa, and the other memory cell MC is also called a memory cell MCb.
  • One wiring BL is shared by the memory cell MCa and the memory cell MCb.
  • Each memory cell MC includes a transistor T and a capacitor C.
  • the transistor T and the capacitor C included in the memory cell MCa are also referred to as a transistor Ta and a capacitor Ca, respectively, and the transistor T and the capacitor C included in the memory cell MCb are also referred to as a transistor Tb and a capacitor Cb, respectively.
  • the wirings WL connected to the memory cells MCa and MCb are also referred to as wirings WLa and WLb, respectively.
  • the transistor T is an n-channel OS transistor.
  • the gate of the transistor T is connected to the wiring WL, one of the source and the drain is connected to one electrode of the capacitor C, and the other of the source and the drain is connected to the wiring BL.
  • the other electrode of the capacitor C is connected to a wiring VL to which a constant potential (for example, a ground potential) is supplied. Note that a node connected to one of the source and the drain of the transistor T and one electrode of the capacitor C is a node N.
  • a writing potential is supplied to the wiring BL. Then, by supplying a selection signal (high-level potential) to the wiring WL, the transistor T is turned on. As a result, the write potential is supplied to the node N. After that, by supplying a low-level potential to the wiring WL, the transistor T is turned off. As a result, the node N enters a floating state, and the write potential is held.
  • the potential of the wiring BL becomes the read potential.
  • the transistor T is turned on. Accordingly, the potential of the wiring BL is determined according to the potential of the node N, and data stored in the memory cell MC is read.
  • the potential of the node N is held for an extremely long period in a period in which the transistor T is in an off state. As a result, the frequency of data refresh can be extremely reduced, and the power consumption can be reduced.
  • the memory cell MC since the memory cell MC rewrites data by charging and discharging the capacitor C, the memory cell MC has no restriction on the number of rewrites in principle, and data can be written and read with low energy. . Further, since the circuit configuration of the memory cell MC is simple, it is easy to increase the capacity of the memory circuit MEM.
  • FIG. 1B shows a configuration example of the memory cell MC.
  • the memory cell MCa has a transistor Ta and a capacitor element Ca
  • the memory cell MCb has a transistor Tb and a capacitor element Cb.
  • the conductive layer functioning as the gate of the transistor Ta is connected to the wiring WLa
  • the conductive layer functioning as the gate of the transistor Tb is connected to the wiring WLb.
  • a conductive layer having a function as an electrode of the capacitor Ca is connected to the wiring VL.
  • the conductive layer functioning as an electrode of the capacitor Cb is connected to the wiring VL.
  • the transistor Ta and the transistor Tb may have a pair of gates. Note that in the case where a transistor includes a pair of gates, one gate may be referred to as a first gate, a front gate, or simply a gate, and the other gate may be referred to as a second gate or a back gate.
  • FIG. 1A-2 shows a configuration example in which the transistor Ta and the transistor Tb each have a back gate.
  • the back gates of the transistor Ta and the transistor Tb are connected to the wiring BGL.
  • the threshold voltages of the transistor Ta and the transistor Tb can be controlled.
  • the threshold voltages of the transistor Ta and the transistor Tb can be made higher than 0V.
  • off current can be reduced.
  • the back gates of the transistor Ta and the transistor Tb may be formed of the same conductive layer.
  • the transistor Ta and the transistor Tb are formed using a common oxide OX.
  • the oxide OX has a function as a semiconductor layer of the transistor Ta and the transistor Tb and a function as an electrode of the capacitor Ca and the capacitor Cb. That is, the channel formation region of the transistor Ta and the channel formation region of the transistor Tb are formed in the same semiconductor layer.
  • the oxide OX is connected to a conductive layer connected to the wiring BL.
  • the conductive layer connected to the wiring BL has a function as a source or drain of the transistor Ta and a function as a source or drain of the transistor Tb.
  • the area of the cell array CA can be reduced because the transistor Ta and the transistor Tb share the wiring BL.
  • Specific structures of the memory cell MCa and the memory cell MCb illustrated in FIG. 1B will be described in Embodiment 3.
  • the cell array CA can be configured using an n-channel OS transistor.
  • a circuit constituted by transistors having the same polarity is hereinafter also referred to as a unipolar circuit.
  • the drive circuit WD and the drive circuit BD can also be configured by a unipolar circuit using OS transistors. Accordingly, the polarity of the transistors included in the cell array CA, the drive circuit WD, and the drive circuit BD can be made the same, and the memory circuit MEM can be configured by a unipolar circuit using OS transistors. In this case, the transistors included in the cell array CA, the drive circuit WD, and the drive circuit BD can be simultaneously manufactured through the same process.
  • a unipolar circuit using an OS transistor can be stacked on a semiconductor substrate. Therefore, the memory circuit MEM formed of a unipolar circuit can be stacked above the circuit formed on the semiconductor substrate, and the area of the semiconductor device can be reduced.
  • FIG. 2 shows a configuration example of the semiconductor device 10.
  • the semiconductor device 10 includes a layer 20 including a unipolar circuit configured using an OS transistor.
  • the layer 20 can be provided with the memory circuit MEM illustrated in FIG.
  • the data written in the cell array CA is input to the drive circuit BD from the outside.
  • the data read from the cell array CA is output from the drive circuit BD to the outside.
  • the cell array CA, the drive circuit WD, and the drive circuit BD included in the memory circuit MEM are each composed of a unipolar circuit using OS transistors. Thereby, the memory circuit MEM can be formed in the same layer 20.
  • connection portions for connecting these transistors are required.
  • a plurality of memory cells MC are configured using OS transistors and transistors formed in other layers, connection between two layers is required in each memory cell MC, and the number of connection portions increases. Becomes more prominent. This increase in the number of connecting portions causes a reduction in the degree of freedom in circuit layout.
  • connection portion serves as an impurity path, and the impurity can enter the layer 20 through the connection portion. Therefore, when the number of connection portions between the two layers is increased, impurities mixed in the oxide semiconductor are increased, which causes deterioration of the OS transistor formed in the layer 20.
  • the memory circuit MEM is configured by a unipolar circuit using an OS transistor. Therefore, connection with different layers inside the memory circuit MEM becomes unnecessary. As a result, the number of connection portions can be reduced, and the degree of freedom in circuit layout and the reliability of the OS transistor can be improved.
  • the number of connection portions can be greatly reduced by configuring the memory cells MC with a unipolar circuit. Further, by providing the driver circuit WD and the driver circuit BD in the same layer as the cell array CA, the driver circuit WD and the cell array CA, and a large number of wirings WL and wirings BL that connect the driver circuit BD and the cell array CA are provided between the layers. This can be avoided, and the number of connecting portions can be further reduced.
  • the memory circuit MEM can be used as, for example, a cache memory, a main memory device, or an auxiliary memory device in a computer.
  • the layer 20 may have a control circuit CC.
  • the control circuit CC has a function of controlling operations of the drive circuit WD and the drive circuit BD. Specifically, the control circuit CC controls various signals for controlling the operation of the drive circuit WD and the drive circuit BD based on a control signal (such as an address signal, a clock signal, or a chip enable signal) input from the outside. It has the function to generate.
  • a control signal such as an address signal, a clock signal, or a chip enable signal
  • the drive circuit WD generates a selection signal based on a signal (such as an address signal or a control signal) supplied from the control circuit CC, and supplies the selection signal to the cell array CA.
  • the drive circuit BD generates a write potential corresponding to data input from the outside based on a signal (address signal, control signal, or the like) supplied from the control circuit CC, and outputs the write potential to the cell array CA.
  • the drive circuit BD outputs data read from the cell array CA to the outside based on a signal (address signal, control signal, or the like) supplied from the control circuit CC.
  • the control circuit CC is composed of a unipolar circuit using OS transistors. Therefore, the control circuit CC can be provided in the layer 20, and the operation of the memory circuit MEM can be controlled by the control circuit CC provided in the same layer. Thereby, the connection part between the control circuit CC and the drive circuit WD and the drive circuit BD can be omitted.
  • layer 20 may include a processor and peripheral circuitry.
  • the processor and the peripheral circuit are configured by a unipolar circuit using an OS transistor.
  • a CPU Central Processor Unit
  • MPU Micro Processor Unit
  • GPU Graphics Processing Unit
  • a memory circuit an input / output circuit, a power management unit, a timer, a counter, a conversion circuit (an AD conversion circuit, a DA conversion circuit, or the like) can be used. Note that a plurality of peripheral circuits may be provided.
  • control circuit CC may be connected to the processor and peripheral circuits via a bus.
  • data or signals can be transmitted / received among the control circuit CC, the processor, and the peripheral circuits via the bus.
  • processing such as using data output from the cell array CA to the control circuit CC for processing by a processor or a peripheral circuit can be performed.
  • the layer 20 can be stacked on a semiconductor substrate, and a signal input to the layer 20 can be supplied from a circuit formed on the semiconductor substrate.
  • FIG. 3 shows a configuration example in which the layer 20 is stacked on the layer 30.
  • the layer 30 has a circuit constituted by transistors formed on the semiconductor substrate.
  • the circuit may have a function of outputting a control signal to the control circuit CC or a function of outputting data to the drive circuit BD.
  • data output from the drive circuit BD may be input to a circuit included in the layer 30.
  • the layer 20 and the layer 30 are connected by wiring provided between the layers.
  • the number of connection portions between the layer 20 and the layer 30 can be reduced by configuring the memory circuit MEM with a unipolar circuit using an OS transistor.
  • the semiconductor device 10 can be used as a storage device, an arithmetic device, or the like.
  • a transistor in which a channel formation region is formed in a film containing a semiconductor material other than an oxide semiconductor can also be used.
  • examples of such a transistor include an amorphous silicon film, a microcrystalline silicon film, a polycrystalline silicon film, a single crystal silicon film, an amorphous germanium film, a microcrystalline germanium film, a polycrystalline germanium film, or a single crystal germanium.
  • a transistor using a film as a semiconductor layer can be given.
  • control circuit CC is provided in the layer 20 in the layer 20
  • the control circuit CC may be provided in the layer 30 illustrated in FIG.
  • the control circuit CC is constituted by a transistor formed on the semiconductor substrate.
  • the control circuit CC is connected to the drive circuit WD and the drive circuit BD via a connection portion formed between the layer 20 and the layer 30.
  • the processor and the peripheral circuit may be provided in the layer 30.
  • the processor and the peripheral circuit are constituted by transistors formed on a semiconductor substrate.
  • FIG. 2 illustrates a configuration example of the semiconductor device 10 in which one layer 20 including the memory circuit MEM is provided. However, two or more layers 20 may be stacked.
  • FIG. 4 shows a structure in which N layers (N is an integer of 2 or more) layers 20 (layers 20_1 to 20_N) are stacked.
  • Each of the layers 20_1 to 20_N includes memory circuits MEM_1 to MEM_N. Note that the configurations and functions of the memory circuits MEM_1 to MEM_N are the same as those of the memory circuit MEM in FIG.
  • the amount of data stored in the semiconductor device 10 can be increased by stacking the memory circuits MEM.
  • FIG. 2 shows a configuration example in which the memory circuit MEM is provided in the layer 20, the circuit provided in the layer 20 is not limited to the memory circuit MEM.
  • the layer 20 may be provided with a plurality of circuits having different functions.
  • FIG. 5 illustrates a configuration example in which the layer 20 includes a memory circuit MEM, an FPGA, and an analog arithmetic circuit.
  • FPGA is a device that allows the user to arbitrarily change the circuit configuration.
  • the change in the circuit configuration of the FPGA is performed by changing data (configuration data) stored in the configuration memory provided in the logic element of the FPGA and the switch between wirings.
  • the configuration memory can be configured by a unipolar circuit using an OS transistor.
  • Analog operation circuit has a function to perform operations using analog data.
  • This analog data is stored in an analog memory provided in the analog arithmetic circuit.
  • the analog arithmetic circuit can be used for arithmetic operation of AI (Artificial Intelligence), for example.
  • AI Artificial Intelligence
  • the product-sum operation of the neural network can be performed by an analog operation circuit provided in the layer 20.
  • An analog memory provided in the analog arithmetic circuit can be configured by a unipolar circuit using an OS transistor.
  • FIG. 5 shows a configuration example in which the memory circuit MEM, FPGA, and analog arithmetic circuit are provided in the same layer 20, these circuits may be provided in different layers 20, respectively.
  • the semiconductor device 10 may have a function as an imaging device.
  • FIG. 6 illustrates a configuration example of the semiconductor device 10 having a function as an imaging device.
  • the semiconductor device 10 illustrated in FIG. 6 has a structure in which a layer 40 is stacked above the layer 20 (see FIG. 2) including the memory circuit MEM.
  • the layer 40 has a light receiving part 41 constituted by a plurality of light receiving elements.
  • the light receiving unit 41 has a function of converting the irradiated light 42 into an electrical signal and outputting it as imaging data.
  • a pn junction photodiode using a selenium-based material as a photoelectric conversion layer can be used as the light receiving element.
  • a photoelectric conversion element using a selenium-based material has high external quantum efficiency with respect to visible light, and can realize a highly sensitive photosensor.
  • Selenium-based material can be used as a p-type semiconductor.
  • the selenium-based material include crystalline selenium such as single crystal selenium and polycrystalline selenium, amorphous selenium, copper, indium, selenium compound (CIS), or copper, indium, gallium, selenium compound (CIGS), etc. Can be used.
  • the n-type semiconductor of the pn junction photodiode is preferably formed of a material having a wide band gap and a light-transmitting property with respect to visible light.
  • a material having a wide band gap and a light-transmitting property with respect to visible light for example, zinc oxide, gallium oxide, indium oxide, tin oxide, or an oxide in which they are mixed can be used.
  • a pn junction photodiode using a p-type silicon semiconductor and an n-type silicon semiconductor may be used. Further, it may be a pin junction photodiode in which an i-type silicon semiconductor layer is provided between a p-type silicon semiconductor and an n-type silicon semiconductor.
  • the photodiode using silicon can be formed using single crystal silicon, amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like.
  • the layer 40 may have a drive circuit 43 connected to the light receiving unit 41.
  • the imaging data acquired by the light receiving unit 41 is read by the driving circuit 43 and output to the outside.
  • the drive circuit 43 can be configured by a unipolar circuit using an OS transistor.
  • the semiconductor device 10 shown in FIG. 6 can be used as a sensor built in a camera or the like.
  • This embodiment mode can be combined with any of the other embodiment modes as appropriate.
  • FIG. 7 shows a specific configuration example of the memory circuit MEM.
  • the memory circuit MEM illustrated in FIG. 7 includes one or a plurality of cell arrays CA and the same number of amplifier circuits ACa as the cell arrays CA.
  • the memory circuit MEM includes an amplifier circuit ACb including a plurality of sense amplifiers SA, a drive circuit SAD, and an input / output circuit IO.
  • the drive circuit BD in FIG. 1 includes an amplifier circuit ACa, an amplifier circuit ACb, a drive circuit SAD, and an input / output circuit IO.
  • the amplifier circuit ACa has a function of amplifying the potential of the wiring BL. Specifically, a potential (read potential) supplied from the cell array CA to the wiring BL is amplified by the amplifier circuit ACa and output to the wiring GBL. Note that the amplifier circuit ACa may have a function of selecting whether or not to output the potential of the wiring BL to the wiring GBL. Then, the potential output to the wiring GBL is input to the amplifier circuit ACb.
  • the amplifier circuit ACb has a function of amplifying the potential of the wiring GBL. Specifically, the amplifier circuit ACb has a function of amplifying a read potential output from the cell array CA via the amplifier circuit ACa and outputting the amplified potential to the input / output circuit IO. The amplifier circuit ACb has a function of amplifying a write potential input from the input / output circuit IO and outputting the amplified potential to the wiring GBL. A plurality of sense amplifiers SA are used for potential amplification by the amplifier circuit ACb.
  • the sense amplifier SA has a function of amplifying a potential difference between the two wirings GBL. Specifically, the sense amplifier SA is connected to two wirings GBL, and has a function of amplifying a difference between the reference potential and the potential of the other wiring GBL with the potential of one wiring GBL as a reference potential. The sense amplifier SA has a function of holding the potential difference between the two wirings GBL.
  • the drive circuit SAD has a function of receiving a control signal for controlling the operation of the sense amplifier SA, an address signal, and the like, and controlling the sense amplifier SA.
  • the drive circuit SAD selects a sense amplifier SA that outputs a signal to the input / output circuit IO, and selects a sense amplifier SA that receives a signal output from the input / output circuit IO. Note that the drive circuit SAD may be connected to the control circuit 21 in FIG.
  • the input / output circuit IO has a function of outputting data read from the cell array CA via the sense amplifier SA to the outside.
  • the input / output circuit IO has a function of outputting data input from the outside to the cell array CA via the sense amplifier SA.
  • an amplifier circuit may be further provided between the amplifier circuit ACb and the input / output circuit IO.
  • the amplifier circuit has a function of amplifying the output of the amplifier circuit ACb and supplying it to the input / output circuit IO, and a function of amplifying the output of the input / output circuit IO and supplying it to the amplifier circuit ACb.
  • the amplifier circuit ACa, the amplifier circuit ACb, the drive circuit SAD, and the input / output circuit IO can be configured by a unipolar circuit using an OS transistor.
  • the drive circuit BD can be configured by a unipolar circuit, and the drive circuit BD can be provided in the layer 20 shown in FIG.
  • circuits included in the memory circuit MEM can be arranged as shown in FIG. In FIG. 8, a plurality of cell arrays CA and an amplifier circuit ACa are arranged so as to face each other in the vertical direction on the paper with the amplifier circuit ACb interposed therebetween.
  • the sense amplifier SA is connected to a wiring GBL connected to the upper cell array CA and a wiring GBL connected to the lower cell array CA, and amplifies the potential difference between these wirings GBL.
  • FIGS. 7 and 8 the layout of the memory circuit MEM illustrated in FIGS. 7 and 8 can be referred to as a folded type and an open type, respectively.
  • This embodiment mode can be combined with any of the other embodiment modes as appropriate.
  • ⁇ Configuration example of semiconductor device> 9 to 14 are a top view and a cross-sectional view of a semiconductor device including the transistor 700, the memory cell 600a, and the memory cell 600b according to one embodiment of the present invention.
  • the memory cell 600a and the memory cell 600b may be collectively referred to as the memory cell 600.
  • FIG. 9 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention, and corresponds to the layer 20 described in the above embodiment.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention, which is different from FIG.
  • FIG. 11 is a cross-sectional view in the channel width direction of the transistor 700 whose channel length direction is shown in FIG.
  • FIG. 12A is a top view of the memory cell 600a and the memory cell 600b.
  • 12B, 13A, and 13B are cross-sectional views of the memory cell 600a and the memory cell 600b.
  • FIG. 12B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG.
  • FIG. 12A is also a cross-sectional view in the channel length direction of the transistors 200a and 200b.
  • FIG. 13A is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 12A and is a cross-sectional view in the channel width direction of the transistor 200a. Note that a cross-sectional view in the channel width direction of the transistor 200b is similar to the cross-sectional view in the channel width direction of the transistor 200a illustrated in FIG.
  • FIG. 13B is a cross-sectional view taken along the dashed-dotted line A5-A6 in FIG.
  • FIG. 14 is a cross-sectional view taken along the dashed-dotted line A7-A8 in FIG. Note that in the top view of FIG. 12A, some elements are omitted for clarity.
  • the transistor 700 corresponds to a transistor provided in the drive circuit WD, the drive circuit BD, or the control circuit CC.
  • Memory cell 600a corresponds to memory cell MCa
  • transistor 200a corresponds to transistor Ta
  • capacitive element 100a corresponds to capacitive element Ca
  • the memory cell 600b corresponds to the memory cell MCb
  • the transistor 200b corresponds to the transistor Tb
  • the capacitor 100b corresponds to the capacitor Cb.
  • the transistor 200a and the transistor 200b may be collectively referred to as the transistor 200.
  • the capacitive element 100a and the capacitive element 100b may be collectively referred to as the capacitive element 100.
  • the layers corresponding to the layer 20 of the semiconductor device described in this embodiment are the transistor 200a, the transistor 200b, the capacitor 100a, the capacitor 100b, the transistor 700, the insulator 210 functioning as an interlayer film, and the insulator. 212, an insulator 273, an insulator 274, an insulator 280, an insulator 282, and an insulator 284. Further, the conductor 203a electrically connected to the transistor 200a and functioning as a wiring, the conductor 203b electrically connected to the transistor 200b and functioning as a wiring, the conductor 240a functioning as a plug, the conductor 240b, and And a conductor 240c.
  • a conductor 703 that functions as a wiring by being electrically connected to the transistor 700, and a conductor 740a and a conductor 740b that function as plugs are included.
  • the conductor 112 that functions as a wiring layer by connecting to the conductor 240 or 740 and the insulator 150 may be provided over the insulator 284.
  • the conductor 203a and the conductor 203b may be collectively referred to as the conductor 203.
  • the conductor 240a, the conductor 240b, and the conductor 240c may be collectively referred to as the conductor 240.
  • the conductor 740a and the conductor 740b may be collectively referred to as a conductor 740.
  • the conductor 703 is formed in the same layer as the conductor 203 and the conductor 740 is formed in the same layer as the conductor 240 and has the same structure. Therefore, the description of the conductor 203 can be referred to for the conductor 703 and the conductor 240 can be referred to for the conductor 740.
  • the conductor 203 is in contact with the inner wall of the opening of the insulator 212, the first conductor of the conductor 203 is formed, and the second conductor of the conductor 203 is further formed inside.
  • the height of the upper surface of the conductor 203 and the height of the upper surface of the insulator 212 can be approximately the same.
  • the conductor 203 may be provided as a single layer or a stacked structure including three or more layers.
  • an ordinal number may be given in the order of formation to be distinguished.
  • the conductor 703 has a structure similar to that of the conductor 203.
  • the insulator 273 is disposed over the transistor 200a, the transistor 200b, the transistor 700, and the capacitor 100.
  • the insulator 274 is disposed on the insulator 273.
  • Insulator 280 is disposed on insulator 274.
  • the insulator 282 is disposed on the insulator 280.
  • the insulator 284 is disposed on the insulator 282.
  • the conductor 240 is formed in contact with the insulator 273, the insulator 274, the insulator 280, the insulator 282, and the inner wall of the opening of the insulator 284.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 284 can be approximately the same.
  • the conductor 240 may be a single layer or a stacked structure of three or more layers.
  • the conductor 740 has a structure similar to that of the conductor 240.
  • the transistor 200a and the transistor 200b include an insulator 214 and an insulator 216 which are provided over a substrate (not illustrated), and the insulator 214 and the insulator 216.
  • Conductor 205a and conductor 205b arranged to be embedded, insulator 216, insulator 220 disposed on conductor 205a and conductor 205b, and insulator 222 disposed on insulator 220 And an insulator 224 disposed on the insulator 222, an oxide 230a disposed on the insulator 224, an oxide 230b disposed on the oxide 230a, and an oxide 230b.
  • the oxide 230ca and the oxide 230cb are disposed, the insulator 250a is disposed on the oxide 230ca, and the oxide 230cb is disposed.
  • a portion located between the conductors 260a and 260b is referred to as a layer 242b, and a portion located on the opposite side of the layer 242b across the conductor 260a is referred to as a layer 242a, and the conductor 260b is sandwiched therebetween.
  • a portion located on the opposite side of the layer 242b may be referred to as a layer 242c.
  • a conductor 240b is provided in contact with the layer 242b.
  • the layer 242a functions as one of a source and a drain
  • the layer 242b functions as the other of the source and the drain
  • the conductor 260a functions as a front gate
  • the insulator 250a functions as a gate insulating layer for the front gate.
  • the conductor 205a functions as a back gate
  • the insulator 220, the insulator 222, and the insulator 224 function as a gate insulating layer for the back gate.
  • the layer 242b functions as one of a source and a drain
  • the layer 242c functions as the other of the source and the drain
  • the conductor 260b functions as a front gate
  • the insulator 250b functions as a gate insulating layer with respect to the front gate.
  • the conductor 205b functions as a back gate
  • the insulator 220, the insulator 222, and the insulator 224 function as a gate insulating layer for the back gate.
  • the conductor 240b is electrically connected to a conductor corresponding to the wiring BL.
  • the conductor 260a functions as the wiring WLa or is electrically connected to a conductor corresponding to the wiring WLa.
  • the conductor 260b functions as the wiring WLb or is electrically connected to a conductor corresponding to the wiring WLb.
  • the conductor 203a and the conductor 203b function as the wiring BGL.
  • the oxide 230a, the oxide 230b, the oxide 230ca, and the oxide 230cb may be collectively referred to as the oxide 230.
  • the oxide 230ca and the oxide 230cb may be collectively referred to as an oxide 230c.
  • the conductor 205a and the conductor 205b may be collectively referred to as the conductor 205.
  • the insulator 250a and the insulator 250b may be collectively referred to as the insulator 250.
  • the metal oxide 252a and the metal oxide 252b may be collectively referred to as a metal oxide 252.
  • the conductor 260a and the conductor 260b may be collectively referred to as the conductor 260. Further, the conductor 260aa and the conductor 260ab may be collectively referred to as a conductor 260a. Further, the conductor 260ba and the conductor 260bb may be collectively referred to as a conductor 260b.
  • the insulator 270a and the insulator 270b may be collectively referred to as an insulator 270. In the following, the insulator 271a and the insulator 271b may be collectively referred to as an insulator 271.
  • the insulator 275a and the insulator 275b may be collectively referred to as an insulator 275.
  • the transistor 200b is formed in the same layer as the transistor 200a and has a similar structure. Therefore, in the following description, the description of the structure of the transistor 200a can be referred to for the structure of the transistor 200b unless otherwise specified.
  • the transistor 700 is embedded in the insulator 214 and the insulator 216 which are disposed over a substrate (not shown), and the insulator 214 and the insulator 216.
  • the conductor 740a is disposed in contact with one of the layers 742
  • the conductor 740b is disposed in contact with the other of the layers 742.
  • one of the layers 742 functions as one of a source and a drain
  • the other of the layer 742 functions as the other of the source and the drain
  • the conductor 760 functions as a front gate
  • the conductor 705 functions as a back gate.
  • the transistor 700 is formed in the same layer as the transistor 200 and has a similar structure. Therefore, the oxide 730 has a structure similar to that of the oxide 230, and the description of the oxide 230 can be referred to.
  • the conductor 705 has a structure similar to that of the conductor 205, and the description of the conductor 205 can be referred to.
  • the insulator 724 has a structure similar to that of the insulator 224, and the description of the insulator 224 can be referred to.
  • the insulator 750 has a structure similar to that of the insulator 250, and the description of the insulator 250 can be referred to.
  • the metal oxide 752 has a structure similar to that of the metal oxide 252, and the description of the metal oxide 252 can be referred to.
  • the conductor 760 has a structure similar to that of the conductor 260, and the description of the conductor 260 can be referred to.
  • the insulator 770 has a structure similar to that of the insulator 270, and the description of the insulator 270 can be referred to.
  • the insulator 771 has a structure similar to that of the insulator 271, and the description of the insulator 271 can be referred to.
  • the insulator 775 has a structure similar to that of the insulator 275, and the description of the insulator 275 can be referred to.
  • the description of the structure of the transistor 200 can be referred to for the structure of the transistor 700 as described above unless otherwise specified.
  • the transistor 200 has a structure in which three layers of the oxide 230a, the oxide 230b, and the oxide 230c are stacked, the present invention is not limited to this.
  • a structure in which a single layer of the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230a, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be employed.
  • the conductors 260a and 260b are stacked is described; however, the present invention is not limited to this. The same applies to the conductor 760 of the transistor 700.
  • the capacitor 100a includes a layer 242a (a region of the oxide 230 that functions as one of a source and a drain of the transistor 200a), an insulator 130a over the layer 242a, and a conductor 120a over the insulator 130a.
  • the conductor 120a is preferably arranged so that at least part of the conductor 120a overlaps with the layer 242a with the insulator 130a interposed therebetween.
  • a conductor 240a is disposed on and in contact with the conductor 120a.
  • the capacitor 100b includes a layer 242c (a region in which the oxide 230 functions as one of the source and the drain of the transistor 200b), the insulator 130b over the layer 242c, and the conductor 120b over the insulator 130b.
  • the conductor 120b is preferably arranged so that at least a part thereof overlaps with the layer 242b with the insulator 130b interposed therebetween.
  • a conductor 240c is disposed on and in contact with the conductor 120b.
  • the insulator 130a and the insulator 130b may be collectively referred to as the insulator 130.
  • the conductor 120a and the conductor 120b may be collectively referred to as the conductor 120.
  • the layer 242a functions as one of the electrodes, and the conductor 120a functions as the other of the electrodes.
  • the insulator 130a functions as a dielectric of the capacitor 100a.
  • the layer 242a functions as one of the source and the drain of the transistor 200a and one of the electrodes of the capacitor 100a, and functions as the node N.
  • the conductor 240a is electrically connected to a conductor corresponding to the wiring VL.
  • the layer 242c functions as one of the electrodes, and the conductor 120b functions as the other of the electrodes.
  • the insulator 130b functions as a dielectric of the capacitor 100b.
  • the layer 242c functions as one of the source and the drain of the transistor 200b and one of the electrodes of the capacitor 100b, and functions as the node N.
  • the conductor 240c is electrically connected to a conductor corresponding to the wiring VL.
  • the insulator 130a and the insulator 130b are illustrated as having a multilayer structure, but a single-layer structure may also be used as illustrated in FIG.
  • the conductors 740a and 740b are provided close to each other, but may be provided separately as shown in FIG.
  • the conductor 240a and the conductor 240c that are electrically connected to the wiring VL embedded in the insulator 280 or the like are illustrated in FIG. 10 because one electrode of the capacitor 100a and the capacitor 100b also serves as the function. Can be omitted.
  • FIG. 10 illustrates a structure in which the wiring BL is disposed so as to be orthogonal to the wirings WLa and WLb.
  • the conductor 240a, the conductor 240b, and the conductor 240c are arranged on a straight line; however, the semiconductor device described in this embodiment is not limited to this, and the circuit of the memory cell array What is necessary is just to arrange
  • the conductor 260a, the conductor 260b, the conductor 203a, and the conductor 203b may function as wirings.
  • the channel width of the transistor 200a or the transistor 200b may be increased. You may provide by extending
  • the conductor 120a, the conductor 120b, the conductor 203a, and the conductor 203b that function as wirings are extended in the same direction as the conductor 260a and the conductor 260b;
  • the semiconductor device is not limited to this, and may be appropriately arranged in accordance with the circuit arrangement of the memory cell array and the driving method.
  • the memory cell 600a and the memory cell 600b illustrated in FIG. 16 are configured so that the wiring WLa and the wiring WLb and the wiring BL are orthogonal to each other (x direction and y direction in the drawing) as illustrated in FIG. Can do.
  • the wiring VL can be provided in a direction in which the wiring WLa and the wiring WLb extend (the x direction in the drawing).
  • FIG. 18 When the memory cells 600a and 600b shown in FIG. 16 are arranged in a matrix of 3 rows and 3 columns, a top view shown in FIG. 18 is obtained.
  • the wiring with the conductor 260 extended is the wiring WL_1 to the wiring WL_6, and the wiring with the conductor 120 extended is the wiring VL.
  • wirings BL_1 to BL_3 are provided in contact with the top surface of the conductor 240b.
  • the extending direction of the wirings WL_1 to WL_6 and the extending direction of the wirings BL_1 to BL_3 are substantially orthogonal. Further, the extending direction of the wiring VL may be substantially orthogonal to the extending direction of the wiring BL_1 to the wiring BL_3. As shown in FIG.
  • the cell array shown in FIG. 1 and the like can be configured by arranging the memory cells 600a and 600b in a matrix.
  • FIG. 18 shows an example in which 3 ⁇ 3 memory cells 600a and 600b are arranged, but this embodiment is not limited to this, and memory cells or wirings included in the cell array are not limited to this. The number and arrangement may be set as appropriate. Further, in the top view of FIG. 18, some elements shown in FIG. 16 are omitted for clarity of illustration.
  • FIG. 19 is a cross-sectional view corresponding to the portion indicated by the one-dot chain line of X1-X2 shown in FIG.
  • the wiring BL_1 and the wirings WL_1 to WL_4 are orthogonal to each other.
  • the wiring BL_1 and the wiring VL are orthogonal to each other.
  • the wiring VL is provided so as to be shared between adjacent memory cells.
  • the oxide 230 and the wiring WL are provided so that the long side of the oxide 230 is substantially orthogonal to the extending direction of the wiring WL.
  • the present invention is not limited to this.
  • the long side of the oxide 230 is not orthogonal to the extending direction of the wiring WL, and the long side of the oxide 230 is arranged to be inclined with respect to the extending direction of the wiring WL.
  • the oxide 230 and the wiring WL may be provided so that an angle formed between the long side of the oxide 230 and the extending direction of the wiring WL is 20 ° to 70 °, preferably 30 ° to 60 °. .
  • the memory cells can be densely arranged by inclining the oxide 230 with respect to the extending direction of the wiring WL.
  • the area occupied by the memory cell array can be reduced, and the semiconductor device can be highly integrated.
  • a part of the capacitor 100a is formed so as to overlap with the transistor 200a, and a part of the capacitor 100b is formed so as to overlap with the transistor 200b. Accordingly, the total projected area of the transistor 200a, the transistor 200b, the capacitor 100a, and the capacitor 100b can be reduced, and the occupied area of the memory cell 600a and the memory cell 600b can be reduced. Therefore, miniaturization and high integration of the semiconductor device are facilitated. In addition, since the transistor 200a, the transistor 200b, the capacitor 100a, and the capacitor 100b can be formed in the same process, the process can be shortened and productivity can be improved.
  • One of the source and the drain of the transistor 200a and one of the source and the drain of the transistor 200b are electrically connected to the conductor 240b through the layer 242b. Accordingly, a contact portion between the transistor 200a and the transistor 200b and the wiring BL is shared, and the number of plugs and contact holes for connecting the transistor 200a and the transistor 200b to the wiring BL can be reduced. In this manner, by sharing the wiring electrically connected to one of the source and the drain, the area occupied by the memory cell array can be further reduced.
  • the transistor 200a, the transistor 200b, the capacitor 100a, and the capacitor 100b are provided so that the channel length direction of the transistor 200a and the channel length direction of the transistor 200b are parallel to each other.
  • the semiconductor device described in this embodiment is not limited to this.
  • the memory cell 600a and the memory cell 600b illustrated in FIG. 1 and the like are examples of the structure of a semiconductor device, and a transistor with an appropriate structure may be provided as appropriate depending on a circuit structure and a driving method.
  • the transistor 200a and the transistor 200b include an oxide 230 (an oxide 230a, an oxide 230b, an oxide 230ca, and an oxide 230cb) that includes a region where a channel is formed (hereinafter also referred to as a channel formation region). It is preferable to use a metal oxide functioning as a semiconductor (hereinafter also referred to as an oxide semiconductor).
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for the transistor 200 included in a highly integrated semiconductor device.
  • the oxide 230 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) It is preferable to use a metal oxide such as one or a plurality selected from hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used as the oxide 230.
  • an oxide semiconductor forms a metal compound by adding a metal element such as aluminum, ruthenium, titanium, tantalum, chromium, or tungsten in addition to the elements included in the oxide semiconductor, and has low resistance.
  • a metal element such as aluminum, ruthenium, titanium, tantalum, chromium, or tungsten
  • aluminum, titanium, tantalum, tungsten, or the like is preferably used.
  • a metal film containing the metal element, a nitride film containing the metal element, or an oxide film containing the metal element is preferably provided over the oxide semiconductor.
  • a metal film containing the metal element, a nitride film containing the metal element, or an oxide film containing the metal element is preferably provided over the oxide semiconductor.
  • part of oxygen in the oxide semiconductor located at or near the interface between the film and the oxide semiconductor is absorbed by the film, and oxygen vacancies are formed. The vicinity of the interface may be reduced in resistance.
  • heat treatment may be performed in an atmosphere containing nitrogen.
  • a metal element which is a component of the film is converted into an oxide semiconductor or a component of an oxide semiconductor from a metal film, a nitride film containing a metal element, or an oxide film containing a metal element.
  • a certain metal element diffuses into the film, and the oxide semiconductor and the film form a metal compound, so that resistance can be reduced.
  • the metal element added to the oxide semiconductor is in a relatively stable state by forming a metal compound with the oxide semiconductor, the metal element, and thus a highly reliable semiconductor device can be provided.
  • a compound layer (hereinafter also referred to as a different layer) may be formed at the interface between the metal film, the nitride film containing a metal element, or the oxide film containing a metal element and the oxide semiconductor.
  • a compound layer is a layer having a metal compound including a metal film, a nitride film containing a metal element, or a component of an oxide film containing a metal element and a component of an oxide semiconductor.
  • a layer in which a metal element of an oxide semiconductor and an added metal element are alloyed may be formed as the compound layer. The alloyed layer is in a relatively stable state, and a highly reliable semiconductor device can be provided.
  • the carrier density increases when an impurity element such as hydrogen or nitrogen is present.
  • hydrogen in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, thereby forming oxygen vacancies.
  • the carrier density increases.
  • part of hydrogen may combine with oxygen bonded to a metal atom to generate an electron that is a carrier. That is, the resistance of an oxide semiconductor containing nitrogen or hydrogen is reduced.
  • the oxide 230 processed into an island shape has a low resistance that functions as a region having a low carrier density and functioning as a source region or a drain region. A region can be provided.
  • FIG. 15 shows an enlarged view of the region 239 surrounded by a broken line in FIG.
  • the region 239 includes an oxide 230 b that is selectively reduced in resistance.
  • the oxide 230 includes a region 234a, a region 234b, a region 231a, a region 231b, a region 231c, a region 232a, a region 232b, a region 232c, and a region 232d.
  • the region 234a functions as a channel formation region of the transistor 200a
  • the region 234b functions as a channel formation region of the transistor 200b.
  • the region 231a functions as one of a source region and a drain region of the transistor 200a
  • the region 231b functions as the other of the source region and the drain region of the transistor 200a, and one of the source region and the drain region of the transistor 200b, and the region 231c.
  • the region 232a is located between the region 234a and the region 231a
  • the region 232b is located between the region 234a and the region 231b
  • the region 232c is located between the region 234b and the region 231b
  • the region 232d is It is located between the region 234b and the region 231c.
  • the region 234a and the region 234b may be collectively referred to as a region 234.
  • the region 231a, the region 231b, and the region 231c may be collectively referred to as a region 231.
  • the region 232a, the region 232b, the region 232c, and the region 232d may be collectively referred to as a region 232 in some cases.
  • the insulator 130a and the conductor 120a are provided over the region 231a, and the region 231a functions as one of the electrodes of the capacitor 100a.
  • the insulator 130b and the conductor 120b are provided over the region 231c, and the region 231c functions as one of the electrodes of the capacitor 100b.
  • the region 231 of the oxide 230 has a reduced resistance and is a conductive oxide. Therefore, it can function as one of the electrodes of the capacitor 100.
  • the region 231 functioning as a source region or a drain region is a region having a low oxygen concentration and a low resistance.
  • the region 234 functioning as a channel formation region is a high-resistance region having a higher oxygen concentration and a lower carrier density than the region 231 functioning as a source region or a drain region.
  • the region 232 has a higher oxygen concentration and a lower carrier density than the region 231 functioning as a source region or a drain region, and a lower oxygen concentration and a carrier density than the region 234 functioning as a channel formation region. It is a high area.
  • the region 231 preferably has a higher concentration of at least one of the metal element and impurity elements such as hydrogen and nitrogen than the region 232 and the region 234.
  • the region 231 preferably includes one or more metal elements selected from metal elements such as aluminum, ruthenium, titanium, tantalum, tungsten, and chromium in addition to the oxide 230.
  • a film containing a metal element may be provided in contact with the region 231 of the oxide 230.
  • the film containing the metal element may be removed by etching treatment or the like after the region 231 is formed.
  • a metal film, an oxide film containing a metal element, or a nitride film containing a metal element can be used as the film containing the metal element.
  • the layer 242 is preferably formed between the film containing the metal element and the oxide 230.
  • the layer 242 may be formed on the top and side surfaces of the oxide 230.
  • the layer 242 is a layer including a metal compound including a component of the film including the metal element and a component of the oxide 230 and can also be referred to as a compound layer.
  • a layer in which the metal element in the oxide 230 and the added metal element are alloyed may be formed.
  • a metal compound is formed in the oxide 230, and the resistance of the region 231 can be reduced.
  • the metal compound is not necessarily formed in the oxide 230.
  • the layer 242 may be formed on the surface of the oxide 230, or the layer 242 may be formed between the oxide 230 and the insulator 130.
  • the region 231 may also include the low resistance region of the layer 242.
  • the layer 242 can function as a source region or a drain region of the transistor 200a or the transistor 200b.
  • the layer 242 is formed in the region 231a, the region 231b, and the region 231c, and becomes the layer 242a, the layer 242b, and the layer 242c, respectively.
  • the region 232 has a region overlapping with the insulator 275.
  • the region 232 preferably has a higher concentration of at least one of a metal element such as aluminum, ruthenium, titanium, tantalum, tungsten, and chromium and an impurity element such as hydrogen and nitrogen than the region 234.
  • a metal element such as aluminum, ruthenium, titanium, tantalum, tungsten, and chromium and an impurity element such as hydrogen and nitrogen than the region 234.
  • a metal element such as aluminum, ruthenium, titanium, tantalum, tungsten, and chromium
  • an impurity element such as hydrogen and nitrogen
  • the concentration of hydrogen in the region 232 in the vicinity of the region 231 may increase.
  • one or both of the region 232a and the region 232b may have a region overlapping with the conductor 260a.
  • the conductor 260a can overlap the region 232a and the region 232b.
  • one or both of the region 232c and the region 232d may have a region overlapping with the conductor 260b.
  • the conductor 260b can overlap the region 232c and the region 232d.
  • the region 234, the region 231, and the region 232 are formed in the oxide 230b, but the present invention is not limited to this.
  • these regions may also be formed in the layer 242, the oxide 230a, and the oxide 230c.
  • the boundary of each region is displayed substantially perpendicular to the upper surface of the oxide 230, but this embodiment is not limited to this.
  • the region 232 may protrude toward the conductor 260 near the surface of the oxide 230b and recede toward the conductor 240a or the conductor 240b near the lower surface of the oxide 230b.
  • the concentration of the metal element detected in each region and the impurity elements such as hydrogen and nitrogen is not limited to a stepwise change for each region, but continuously changes (also referred to as gradation) in each region. May be. That is, the closer to the channel formation region, the lower the concentration of the metal element and impurity elements such as hydrogen and nitrogen.
  • a metal element that increases conductivity such as aluminum, ruthenium, titanium, tantalum, tungsten, and chromium, and an impurity is added to a desired region. That's fine.
  • an impurity an element that forms oxygen vacancies, an element that is captured by oxygen vacancies, or the like may be used.
  • the element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, and a rare gas.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • the region 231 can have high carrier density and low resistance by increasing the content of the above-described metal element that increases conductivity, an element that forms oxygen vacancies, or an element that is trapped by oxygen vacancies. it can.
  • a film containing the above metal element may be formed in contact with the region 231 of the oxide 230.
  • a metal film, an oxide film including a metal element, a nitride film including a metal element, or the like can be used as the film including the metal element.
  • the film containing the metal element is preferably provided over the oxide 230 with the insulator 250, the metal oxide 252, the conductor 260, the insulator 270, the insulator 271, and the insulator 275 interposed therebetween.
  • the component of the film containing the metal element and the component of the oxide 230 form a metal compound, which becomes a region 231 and has a low resistance.
  • part of oxygen in the oxide 230 located near or in the vicinity of the interface between the oxide 230 and the film containing the metal element is absorbed by the layer 242, and oxygen vacancies are formed in the oxide 230.
  • the region 231 may be formed by resistance.
  • heat treatment may be performed in an atmosphere containing nitrogen in a state where the oxide 230 is in contact with the film containing the metal element.
  • the metal element which is a component of the film having the metal element is changed from the film having the metal element to the oxide 230, or the metal element which is a component of the oxide 230 is changed to the film having the metal element.
  • the oxide 230 and the film containing the metal element form a metal compound, which reduces resistance. In this manner, the layer 242 is formed between the oxide 230 and the film containing the metal element.
  • the film containing the metal element is provided over the oxide 230 with the insulator 250, the metal oxide 252, the conductor 260, the insulator 270, the insulator 271, and the insulator 275 interposed therebetween.
  • the layer 242 is formed in a region which does not overlap with the conductor 260a, the conductor 260b, the insulator 275a, and the insulator 275b of the oxide 230.
  • the metal element of the oxide 230 and the metal element of the film containing the metal element may be alloyed.
  • layer 242 may include an alloy. The alloy is in a relatively stable state and can provide a highly reliable semiconductor device.
  • the heat treatment may be performed at, for example, 250 ° C. or more and 650 ° C. or less, preferably 300 ° C. or more and 500 ° C. or less, more preferably 320 ° C. or more and 450 ° C. or less.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere.
  • the heat treatment may be performed in a reduced pressure state.
  • heat treatment may be performed in an atmosphere containing an oxidizing gas.
  • the region overlapping with the conductor 260 and the insulator 275 (the region 234 and the region 232) of the oxide 230 is interposed between the conductor 260 and the insulator 275, and thus the addition of a metal element is suppressed. .
  • oxygen atoms in the oxide 230 are suppressed from being absorbed into the above-described film containing the metal element.
  • oxygen vacancies may be generated in the region 231 and the region 232 due to absorption of oxygen in the region 231 of the oxide 230 and the region 232 adjacent to the region 231 in the film containing the metal element.
  • the carrier density in the region 231 and the region 232 increases. Accordingly, the resistance of the region 231 and the region 232 of the oxide 230 is reduced.
  • the film containing the metal element has a characteristic of absorbing hydrogen
  • hydrogen in the oxide 230 is absorbed into the film. Therefore, hydrogen which is an impurity in the oxide 230 can be reduced.
  • the film containing the metal element may be removed together with hydrogen absorbed from the oxide 230 in a later step.
  • the film containing the metal element is not necessarily removed.
  • the film containing the metal element may be left.
  • the film containing the metal element may be oxidized by oxygen absorbed from the oxide 230 to be an insulator and have high resistance. In that case, the film containing the metal element may function as an interlayer film.
  • a conductive region remains in the film containing the metal element, it is oxidized by heat treatment to become an insulator, and the resistance is increased.
  • the heat treatment is preferably performed in an oxidizing atmosphere, for example.
  • the film including the metal element may react with oxygen included in the structure and be oxidized by heat treatment.
  • the film containing the metal element By leaving the film containing the metal element as an insulator, it can function as an interlayer film and a dielectric of the capacitor 100.
  • the film including the metal element is provided with a thickness that can be insulated in a later step.
  • the film containing the metal element is provided with a thickness of 0.5 nm to 5 nm, preferably 1 nm to 2 nm.
  • the heat treatment is preferably performed after the heat treatment is performed once in an atmosphere containing nitrogen while the oxide 230 and the film containing the metal element are in contact with each other. It is. By performing heat treatment once in an atmosphere containing nitrogen, oxygen in the oxide 230 is easily diffused into the film containing the metal element.
  • the metal element-containing film has sufficient conductivity after the formation of the layer 242
  • a part of the metal element-containing film is removed, so that the source electrode or the drain electrode of the transistor 200 is removed.
  • the conductor functioning as the source electrode or the drain electrode may be an oxide film containing a metal element or a nitride film containing a metal element.
  • the layer 242 is formed by providing a film containing a metal element in contact with the region 231 of the oxide 230 . It is not limited.
  • the layer 242 may be formed by adding an element capable of increasing the carrier density of the oxide 230 and reducing the resistance as a dopant.
  • an element that forms oxygen vacancies or an element that combines with oxygen vacancies may be used.
  • an element typically, boron or phosphorus can be given.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, rare gas, or the like may be used.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • metals such as aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc. Any one or more metal elements selected from the elements may be added.
  • dopants boron and phosphorus are preferable as the dopant. When boron or phosphorus is used as a dopant, equipment for an amorphous silicon or low-temperature polysilicon production line can be used, so that capital investment can be suppressed.
  • the concentration of the element may be measured by using secondary ion mass spectrometry (SIMS) or the like.
  • an element that easily forms an oxide is preferably used as an element to be added to the layer 242.
  • Typical examples of such elements include boron, phosphorus, aluminum, and magnesium.
  • the element added to the layer 242 can take oxygen in the oxide 230 to form an oxide.
  • the layer 242 has many oxygen vacancies.
  • the oxygen deficiency and hydrogen in the oxide 230 are combined with each other, so that carriers are generated and an extremely low resistance region is obtained.
  • the element added to the layer 242 exists in the layer 242 in a stable oxide state, it is difficult to be detached from the layer 242 even if a process requiring a high temperature is performed in a subsequent process.
  • a region in the oxide 230 that is difficult to increase in resistance even after a high-temperature process can be formed.
  • the dopant is added using the insulator 271, the insulator 270, the conductor 260, the metal oxide 252, the insulator 250, the oxide 230 c, and the insulator 275 as a mask.
  • the layer 242 containing the above element can be formed in a region where the mask of the oxide 230 is not overlapped.
  • a dummy gate may be formed and used as a mask.
  • the insulator 271, the insulator 270, the conductor 260, the metal oxide 252, the insulator 250, the oxide 230c, and the insulator 275 may be formed after the dopant is added.
  • an ion implantation method in which ionized source gas is added by mass separation an ion doping method in which ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like is used.
  • Can do When mass separation is performed, the ionic species to be added and the concentration thereof can be strictly controlled. On the other hand, when mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used. Note that the dopant may be referred to as an ion, a donor, an acceptor, an impurity, an element, or the like.
  • a transistor including an oxide semiconductor if an impurity and an oxygen vacancy exist in a region where a channel is formed in the oxide semiconductor, electric characteristics may be easily changed and reliability may be deteriorated.
  • an oxygen vacancy is included in a region where a channel is formed in an oxide semiconductor, the transistor is likely to be normally on. Therefore, oxygen vacancies in the region 234 where a channel is formed are preferably reduced as much as possible.
  • the insulator 250, the region 232 of the oxide 230b, and the oxide 230c are in contact with each other and contain more oxygen (also referred to as excess oxygen) than oxygen that satisfies the stoichiometric composition.
  • An insulator 275 is preferably provided. That is, excess oxygen in the insulator 275 is diffused into the region 234 of the oxide 230, whereby oxygen vacancies in the region 234 of the oxide 230 can be reduced.
  • an oxide film may be formed as the insulator 273 in contact with the insulator 275 by a sputtering method.
  • a sputtering method for forming an oxide an insulator with few impurities such as water or hydrogen can be formed.
  • VDSP Vinyl Deposition SP
  • ions and sputtered particles exist between the target and the substrate.
  • the target is connected to a power source and is supplied with the potential E0.
  • the substrate is given a potential E1 such as a ground potential.
  • the substrate may be electrically floating.
  • the ions in the plasma are accelerated by the potential difference E2-E0 and collide with the target, so that the sputtered particles are ejected from the target.
  • the sputtered particles adhere to and deposit on the film formation surface to form a film.
  • some ions recoil by the target, and may be taken into the insulator 275 in contact with the deposition surface as the recoil ions through the formed film.
  • ions in the plasma are accelerated by the potential difference E2-E1, and impact the film formation surface. At this time, some ions reach the inside of the insulator 275.
  • a region into which the ions are taken is formed in the insulator 275. That is, when the ions are oxygen-containing ions, an excess oxygen region is formed in the insulator 275.
  • an excess oxygen region can be formed in the insulator 275. Excess oxygen in the insulator 275 can be supplied to the region 234 of the oxide 230 to compensate for oxygen vacancies in the oxide 230.
  • the insulator 275 is preferably formed using silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having holes. Materials such as silicon oxynitride tend to form excess oxygen regions. On the other hand, compared to the above-described materials such as silicon oxynitride, the oxide 230 tends to hardly form an excess oxygen region even if an oxide film formed by a sputtering method is formed over the oxide 230. Therefore, by providing the insulator 275 having an excess oxygen region around the region 234 of the oxide 230, the excess oxygen of the insulator 275 can be effectively supplied to the region 234 of the oxide 230.
  • the insulator 273 is preferably made of aluminum oxide.
  • Aluminum oxide may extract hydrogen in the oxide 230 by performing heat treatment in the state of being close to the oxide 230. Note that in the case where the layer 242 is provided between the oxide 230 and aluminum oxide, the hydrogen in the layer 242 is absorbed by the aluminum oxide, and the layer 242 in which hydrogen is reduced reduces the hydrogen in the oxide 230. May absorb. In the configuration illustrated in FIG. 15, aluminum oxide can absorb hydrogen from the layer 242b before the conductor 240b is formed. Therefore, the hydrogen concentration in the oxide 230 can be reduced.
  • oxygen may be supplied from the insulator 273 to the oxide 230, the insulator 224, or the insulator 222 by performing heat treatment in a state where the insulator 273 and the oxide 230 are in proximity to each other.
  • the oxide 230 can be selectively reduced in resistance by combining the above structure or the above steps.
  • the resistance of the oxide 230 is reduced in a self-aligning manner by using the conductor 260 functioning as a gate electrode and the insulator 275 as a mask. Therefore, when the plurality of transistors 200 are formed at the same time, variation in electrical characteristics between the transistors can be reduced. Further, the channel length of the transistor 200 is determined by the width of the conductor 260 or the film thickness of the insulator 275, and the transistor 200 can be miniaturized by setting the width of the conductor 260 to the minimum processing dimension. Become.
  • an oxide semiconductor can be formed by a sputtering method or the like, it can be used for a transistor included in a highly integrated semiconductor device.
  • a transistor using an oxide semiconductor in a channel formation region has extremely small leakage current (off-state current) in a non-conduction state, a semiconductor device with low power consumption can be provided.
  • the off-state current of the transistor 200 is small, stored data can be held for a long time by using the transistor 200 for a semiconductor device. In other words, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the semiconductor device can be sufficiently reduced.
  • a semiconductor device including a transistor with high on-state current can be provided.
  • a semiconductor device including a transistor with low off-state current can be provided.
  • the conductor 203 extends in the channel width direction and functions as a wiring for applying a potential to the conductor 205.
  • the conductor 203 is preferably provided so as to be embedded in the insulator 212.
  • the conductor 205a is disposed to overlap the oxide 230 and the conductor 260a, and the conductor 205b is disposed to overlap the oxide 230 and the conductor 260b.
  • the conductor 205a is preferably provided over the conductor 203a and the conductor 205b is provided over and in contact with the conductor 203b.
  • the conductor 205 is preferably provided so as to be embedded in the insulator 214 and the insulator 216.
  • the conductor 260 may function as a first gate (also referred to as a front gate) electrode.
  • the conductor 205 may function as a second gate (also referred to as a back gate) electrode.
  • the threshold voltage of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without being linked.
  • the threshold voltage of the transistor 200 can be made higher than 0 V and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when a negative potential is not applied.
  • the conductor 205 over the conductor 203, the distance between the conductor 203 having the function of the first gate electrode and the wiring and the conductor 203 can be appropriately designed. That is, by providing the insulator 214, the insulator 216, and the like between the conductor 203 and the conductor 260, parasitic capacitance between the conductor 203 and the conductor 260 can be reduced, and the conductor 203 and the conductor 260 can be reduced. The insulation breakdown voltage can be increased.
  • the switching speed of the transistor 200 can be improved and a transistor having high frequency characteristics can be obtained.
  • the reliability of the transistor 200 can be improved. Therefore, it is preferable to increase the thickness of the insulator 214 and the insulator 216. Note that the extending direction of the conductor 203 is not limited thereto, and the conductor 203 may be extended in the channel length direction of the transistor 200, for example.
  • the conductor 205 is provided so as to overlap with the oxide 230 and the conductor 260 as illustrated in FIG.
  • the conductor 205 is preferably provided larger than the region 234 in the oxide 230.
  • the conductor 205a preferably extends to a region outside the end portion in the channel width direction of the region 234a of the oxide 230. That is, it is preferable that the conductor 205a and the conductor 260a overlap with each other through an insulator on the side surface of the oxide 230 in the channel width direction.
  • FIG. 13A illustrates the transistor 200a, the same applies to the transistor 200b.
  • the electric field generated from the conductor 260 and the electric field generated from the conductor 205 are connected to form a channel formed in the oxide 230.
  • the area can be covered.
  • the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode.
  • a transistor structure that electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the conductor 205 is formed with a first conductor in contact with the inner walls of the openings of the insulator 214 and the insulator 216, and further a second conductor is formed inside.
  • the height of the top surfaces of the first conductor and the second conductor and the height of the top surface of the insulator 216 can be approximately the same.
  • the transistor 200 has a structure in which the first conductor of the conductor 205 and the second conductor of the conductor 205 are stacked, the present invention is not limited to this.
  • the conductor 205 may be provided as a single layer or a stacked structure including three or more layers.
  • the first conductor of the conductor 205 or the conductor 203 includes a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, etc.), copper It is preferable to use a conductive material having a function of suppressing diffusion of impurities such as atoms (the impurities are difficult to permeate). Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen hardly transmits). Note that in this specification, the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the conductor 205 or the first conductor of the conductor 203 has a function of suppressing diffusion of oxygen
  • the conductor 205 or the second conductor of the conductor 203 is oxidized to reduce conductivity. This can be suppressed.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used. Therefore, the conductive material may be a single layer or a stacked layer as the first conductor of the conductor 205 or the conductor 203. Accordingly, diffusion of impurities such as hydrogen and water to the transistor 200 side through the conductor 203 and the conductor 205 can be suppressed.
  • the second conductor of the conductor 205 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the second conductor of the conductor 205 is illustrated as a single layer, but may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the second conductor of the conductor 203 functions as a wiring
  • a conductor having higher conductivity than the second conductor of the conductor 205 is preferably used.
  • a conductive material mainly containing copper or aluminum can be used.
  • the second conductor of the conductor 203 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 203 it is preferable to use copper for the conductor 203. Since copper has low resistance, it is preferably used for wiring and the like. On the other hand, since copper easily diffuses, the electrical characteristics of the transistor 200 may be deteriorated by diffusing into the oxide 230.
  • the insulator 214 can be made of copper diffusion by using a material such as aluminum oxide or hafnium oxide having low copper permeability.
  • the conductors 205a and 205b functioning as back gates are provided in the transistors 200a and 200b, respectively, but the semiconductor device according to this embodiment is not limited thereto.
  • the same conductive layer can serve as the back gate of the transistor 200a and the back gate of the transistor 200b.
  • a conductor 205c may be provided instead of the conductor 205a and the conductor 205b.
  • the conductor 205c functions as a back gate of the transistor 200a and a back gate of the transistor 200b.
  • the back gates of the transistors 200a and 200b are individually provided, it is necessary to provide a space between the back gates in order to pattern the back gates.
  • the back gates of the transistors 200a and 200b are provided with the same conductive layer. Therefore, it is not necessary to provide the interval. Therefore, the area occupied by the memory cell 600a and the memory cell 600b can be reduced, and the semiconductor device according to this embodiment can be further integrated.
  • the conductor 203c functioning as the wiring BGL may be provided under the conductor 205c.
  • the conductor 205c has a structure similar to that of the conductor 205, and the description of the conductor 205 can be referred to.
  • the conductor 203c has a structure similar to that of the conductor 203, and the description of the conductor 203 can be referred to.
  • one of the side surfaces of the conductor 205c substantially overlaps with one of the side surfaces of the insulator 275a, and one of the side surfaces of the conductor 205c substantially overlaps with one of the side surfaces of the insulator 275b.
  • the semiconductor device according to the present embodiment is not limited to this.
  • the conductor 205c is arranged so that one side surface of the conductor 205c substantially overlaps one side surface of the conductor 260a, and one side surface of the conductor 205c substantially overlaps one side surface of the conductor 260b. May be. In other words, in FIG.
  • the length of the conductor 205c in the channel length direction of the transistor 200 is shorter than that of the conductor 205c illustrated in FIG. As shown in FIG. 22, by providing the conductor 205c, the distance between the side surface 231a of the conductor 205c and the region 231a and the side surface 231c of the conductor 205c from the transistor 200a and the transistor 200b illustrated in FIG. , And the parasitic capacitance and leakage current generated between them can be reduced.
  • the conductor 205, the insulator 214, and the insulator 216 are not necessarily provided. In that case, part of the conductor 203 can function as the second gate electrode.
  • the insulator 210, the insulator 214, and the insulator 282 preferably function as barrier insulating films that prevent impurities such as water or hydrogen from entering the transistor 200 from the substrate side or the insulator 284 side. Therefore, the insulator 210, the insulator 214, and the insulator 282 include a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule (N 2 O, NO, NO 2, and the like), a copper atom, and the like. It is preferable to use an insulating material having a function of suppressing diffusion of impurities (the above impurities are difficult to transmit). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the oxygen hardly transmits).
  • the insulator 210 and the insulator 282 aluminum oxide or the like is preferably used as the insulator 210 and the insulator 282, and silicon nitride or the like is preferably used as the insulator 214.
  • impurities such as hydrogen and water can be prevented from diffusing from the substrate side to the transistor 200 side with respect to the insulator 210 and the insulator 214.
  • diffusion of oxygen contained in the insulator 224 and the like to the substrate side with respect to the insulator 210 and the insulator 214 can be suppressed.
  • diffusion of impurities such as hydrogen and water from the insulator 284 side to the transistor 200 side rather than the insulator 282 can be suppressed.
  • the insulator 214 can be provided between the conductor 203 and the conductor 205.
  • the metal that easily diffuses such as copper
  • the metal diffuses into a layer above the insulator 214. Can be suppressed.
  • the insulator 212, the insulator 216, the insulator 280, and the insulator 284 that function as interlayer films preferably have a lower dielectric constant than the insulator 210 or the insulator 214.
  • parasitic capacitance generated between the wirings can be reduced.
  • An insulator such as strontium titanate (SrTiO 3 ) or (Ba, Sr) TiO 3 (BST) can be used in a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220, the insulator 222, and the insulator 224 have a function as a gate insulator. Further, the insulator 724 provided in the transistor 700 also functions as a gate insulator in the same manner as the insulator 224. Note that although the insulator 224 and the insulator 724 are separated in this embodiment, the insulator 224 and the insulator 724 may be connected.
  • the insulator 224 in contact with the oxide 230 is preferably an insulator containing more oxygen than oxygen that satisfies the stoichiometric composition. That is, it is preferable that an excess oxygen region be formed in the insulator 224.
  • an insulator containing excess oxygen in contact with the oxide 230 oxygen vacancies in the oxide 230 can be reduced and the reliability of the transistor 200 can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a thickness of 0.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 , or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 222 has a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the oxygen is difficult to transmit). It is preferable.
  • the insulator 222 has a function of suppressing oxygen diffusion, oxygen in the excess oxygen region included in the insulator 224 can be efficiently supplied to the oxide 230 without diffusing to the insulator 220 side. .
  • the conductor 205 can be prevented from reacting with oxygen in the excess oxygen region of the insulator 224.
  • the insulator 222 is so-called high such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST). It is preferable to use an insulator including a -k material in a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • an insulator including one or both of oxides of aluminum and hafnium which is an insulating material having a function of suppressing diffusion of impurities and oxygen (the oxygen is difficult to permeate) may be used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 222 is formed using such a material, the insulator 222 suppresses release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the peripheral portion of the transistor 200 into the oxide 230. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 220 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are thermally stable, a stacked structure having a high thermal stability and a high relative dielectric constant can be obtained by combining an insulator of a high-k material and the insulator 220. Can do.
  • the insulator 220, the insulator 222, and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the oxide 230 includes an oxide 230a, an oxide 230b on the oxide 230a, and an oxide 230c on the oxide 230b.
  • the oxide 230a under the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c over the oxide 230b, diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
  • the oxide 230 preferably has a stacked structure of oxides having different atomic ratios of metal atoms. Specifically, in the metal oxide used for the oxide 230a, the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 230b. It is preferable. In the metal oxide used for the oxide 230a, the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b. In the metal oxide used for the oxide 230b, the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a. As the oxide 230c, a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the energy at the lower end of the conduction band of the oxide 230a and the oxide 230c is higher than the energy at the lower end of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the conduction band lower end gently changes.
  • the defect state density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is preferably low.
  • the oxide 230a and the oxide 230b, and the oxide 230b and the oxide 230c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed. can do.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the main path of the carrier is the oxide 230b.
  • the oxide 230a and the oxide 230c have the above structure, the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence on the carrier conduction due to the interface scattering is reduced, and the transistor 200 can obtain a high on-state current.
  • the oxide 230 includes a region 231, a region 232, and a region 234. Note that at least part of the region 231 has a region in proximity to the insulator 273. The region 232 has at least a region overlapping with the insulator 275.
  • the region 231a or the region 231b functions as a source region or a drain region.
  • at least part of the region 234 functions as a channel formation region.
  • the region 232 since the region 232 is provided, a high-resistance region is not formed between the region 231 functioning as a source region and a drain region and the region 234 where a channel is formed; thus, on-state current and mobility of the transistor Can be increased.
  • the region 232 since the region 232 includes the source region, the drain region, and the first gate electrode (conductor 260) in the channel length direction, unnecessary capacitance is formed between the two. Can be suppressed.
  • leakage current at the time of non-conduction can be reduced.
  • the transistor 200 can have a small off-state current and the transistor 700 can have a large on-current.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250a is preferably in contact with the upper surface of the oxide 230ca, and the insulator 250b is preferably in contact with the upper surface of the oxide 230cb.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • the amount of desorbed oxygen converted to oxygen molecules is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1.0 ⁇ 10 19.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100 ° C. or more and 700 ° C. or less.
  • the insulator 250 includes silicon oxide having excess oxygen, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Silicon oxide having pores can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the concentration of impurities such as water or hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide 252 may be provided in order to efficiently supply excess oxygen included in the insulator 250 to the oxide 230. Therefore, the metal oxide 252 preferably suppresses oxygen diffusion from the insulator 250. By providing the metal oxide 252 that suppresses oxygen diffusion, diffusion of excess oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of excess oxygen supplied to the oxide 230 can be suppressed. In addition, oxidation of the conductor 260 due to excess oxygen can be suppressed.
  • the metal oxide 252 may have a function as a part of the first gate.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide 252.
  • the conductor 260 by forming the conductor 260 by a sputtering method, the electric resistance value of the metal oxide 252 can be reduced, whereby the conductor can be obtained.
  • This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide 252 may function as a part of the gate insulator. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide 252 is preferably a metal oxide that is a high-k material with a high relative dielectric constant. By setting it as the said laminated structure, it can be set as the laminated structure stable with respect to a heat
  • EOT equivalent oxide thickness
  • the metal oxide 252 is illustrated as a single layer; however, a stacked structure including two or more layers may be used. For example, a metal oxide that functions as part of the gate electrode and a metal oxide that functions as part of the gate insulator may be stacked.
  • the on-state current of the transistor 200 can be improved without weakening the influence of the electric field from the conductor 260.
  • the distance between the conductor 260 and the oxide 230 is maintained by the physical thickness of the insulator 250 and the metal oxide 252, so that the conductor 260 Leakage current between the oxide 230 can be suppressed. Therefore, by providing a stacked structure of the insulator 250 and the metal oxide 252, the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 are It can be easily adjusted as appropriate.
  • an oxide semiconductor that can be used for the oxide 230 can be used as the metal oxide 252 by reducing resistance.
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat history in a later process.
  • the metal oxide 252 is not an essential component. What is necessary is just to design suitably according to the transistor characteristic to request
  • the conductor 260a functioning as the first gate electrode includes a conductor 260aa and a conductor 260ab over the conductor 260aa.
  • the conductor 260b functioning as the first gate electrode includes a conductor 260ba and a conductor 260bb on the conductor 260ba.
  • the conductor 260a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, etc.), a copper atom
  • a conductive material having a function of suppressing diffusion of impurities such as.
  • the conductor 260a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from being lowered due to oxidation of the conductor 260b due to excess oxygen included in the insulator 250 and the metal oxide 252.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used.
  • the conductor 260b be made of a conductive material mainly containing tungsten, copper, or aluminum.
  • a conductor having high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductor 260 when the conductor 205 extends to a region outside the end portion of the oxide 230 in the channel width direction, the conductor 260 includes an insulator in the region. It is preferable to overlap with the conductor 205 through 250. That is, it is preferable that the conductor 205, the insulator 250, and the conductor 260 form a stacked structure outside the side surface of the oxide 230.
  • the electric field generated from the conductor 260 and the electric field generated from the conductor 205 are connected to form a channel formed in the oxide 230.
  • the area can be covered.
  • the channel formation region in the region 234 can be electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. .
  • the insulator 270a that functions as a barrier film may be disposed over the conductor 260ab, and the insulator 270b that functions as a barrier film may be disposed over the conductor 260bb.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen is preferably used.
  • aluminum oxide or hafnium oxide is preferably used.
  • the conductor 260 can be prevented from being oxidized by oxygen diffusing from above the insulator 270.
  • impurities such as water or hydrogen diffusing from above the insulator 270 can be prevented from entering the oxide 230 through the conductor 260 and the insulator 250.
  • the insulator 271a functioning as a hard mask over the insulator 270a and the insulator 271b functioning as a hard mask over the insulator 270b.
  • the side surface of the conductor 260 is substantially vertical, specifically, the angle between the side surface of the conductor 260 and the substrate surface is 75 degrees or more and 100 degrees or less, Preferably, it can be set to 80 degrees or more and 95 degrees or less.
  • the insulator 271 may also function as a barrier film by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 270 is not necessarily provided.
  • the insulator 275a functioning as a buffer layer is provided in contact with the side surface of the oxide 230ca, the side surface of the insulator 250a, the side surface of the metal oxide 252a, the side surface of the conductor 260a, and the side surface of the insulator 270a.
  • the insulator 275b functioning as a buffer layer is provided in contact with the side surface of the oxide 230cb, the side surface of the insulator 250b, the side surface of the metal oxide 252b, the side surface of the conductor 260b, and the side surface of the insulator 270b.
  • the insulator 275a covers the oxide 230ca, the insulator 250a, the metal oxide 252a, the conductor 260a, the insulator 270a, and the insulator 271a, forms an insulating film, and anisotropically etches the insulating film (for example, it can be formed by dry etching or the like.
  • the insulator 275b can be formed at the same time as the insulator 275a.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having holes are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 275 preferably has an excess oxygen region. By providing an insulator from which oxygen is released by heating as the insulator 275 in contact with the oxide 230c and the insulator 250, oxygen is effectively supplied from the insulator 250 to the region 234 of the oxide 230b. be able to. In addition, the concentration of impurities such as water or hydrogen in the insulator 275 is preferably reduced.
  • the insulator 130 is preferably an insulator having a large relative dielectric constant, and an insulator that can be used for the insulator 222 or the like may be used.
  • an insulator including one or both of aluminum and hafnium can be used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 130 may have a single-layer structure or a stacked structure.
  • the insulator 130 for example, two or more layers of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like are stacked. Also good.
  • hafnium oxide, aluminum oxide, and hafnium oxide are sequentially formed by an ALD method to form a stacked structure.
  • the film thicknesses of hafnium oxide and aluminum oxide are 0.5 nm to 5 nm, respectively.
  • the side surface of the insulator 130 coincides with the side surface of the conductor 120 when viewed from above, but the present invention is not limited to this.
  • the insulator 130 may cover the transistor 200a, the transistor 200b, and the transistor 700 without patterning the insulator 130.
  • the conductor 120 is preferably made of a conductive material mainly composed of tungsten, copper, or aluminum. Although not shown, the conductor 120 may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the insulator 130a and the conductor 120a are preferably provided so as to cover the side surfaces of the oxide 230.
  • the capacitor 100a can be formed also in the side surface direction of the oxide 230, so that the capacitance per unit area of the capacitor 100a can be increased.
  • the insulator 130b and the conductor 120b of the capacitor 100b are preferably provided similarly to the insulator 130a and the conductor 120a of the capacitor 100a.
  • part of the insulator 130 and the conductor 120 overlap with the insulator 271.
  • the end of the region 231a (region 231c) on the insulator 275 side can function as an electrode of the capacitor.
  • the parasitic capacitance of the conductor 120 and the conductor 260 can be reduced.
  • the insulator 273 is preferably provided over the insulator 275a, the insulator 275b, the insulator 271a, the insulator 271b, the layer 742, the insulator 775, the insulator 771, the conductor 120a, and the conductor 120b.
  • an excess oxygen region can be provided in the insulator 275 and the insulator 775. Accordingly, oxygen can be supplied into the oxide 230 and the oxide 730 from the excess oxygen region.
  • hydrogen in the oxide 230 and the oxide 730 can be extracted to the insulator 273.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. be able to.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
  • an insulator 274 is provided over the insulator 273.
  • the insulator 274 is preferably formed using a film having barrier properties and a reduced hydrogen concentration.
  • silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, or the like may be used as the insulator 274.
  • an insulator 280 that functions as an interlayer film is preferably provided over the insulator 274.
  • the insulator 280 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • an insulator 282 similar to the insulator 210 may be provided over the insulator 280.
  • impurities in the insulator 280 can be reduced.
  • the insulator 282 is provided, either one or both of the insulator 273 and the insulator 274 may be omitted.
  • the insulator 284 similar to the insulator 280 may be provided over the insulator 282.
  • the conductor 240a, the conductor 240b, the conductor 240c, the conductor 740a, and the conductor 740b are inserted into openings formed in the insulator 284, the insulator 282, the insulator 280, the insulator 274, and the insulator 273. Deploy.
  • the conductor 240a and the conductor 240b are provided to face each other with the conductor 260a interposed therebetween, and the conductor 240b and the conductor 240c are provided to face each other with the conductor 260b interposed therebetween.
  • the conductors 740a and 740b are provided to face each other with the conductor 760 interposed therebetween. Note that the top surfaces of the conductor 240a, the conductor 240b, the conductor 240c, the conductor 740a, and the conductor 740b may be flush with the top surface of the insulator 284.
  • a conductor 240b is formed in contact with the inner wall of the opening of the insulator 284, the insulator 282, the insulator 280, the insulator 274, the insulator 273, and the insulator 275.
  • a region 231b of the oxide 230 is located at least at a part of the bottom of the opening, and the conductor 240b is in contact with the region 231b.
  • the conductor 240a is in contact with the conductor 120a, and the conductor 240c is in contact with the conductor 120b.
  • the conductor 240b is disposed between the conductor 260a and the conductor 260b.
  • the conductor 240b preferably has a region in contact with one or both of the side surfaces of the insulator 275a and the insulator 275b.
  • the insulator 273 preferably has a region in contact with one or both of the side surfaces of the insulator 275a and the insulator 275b.
  • an opening condition in which the etching rate of the insulator 275 is significantly lower than the etching rate of the insulator 273 when the openings of the insulator 280, the insulator 274, and the insulator 273 are formed. It is preferable to do.
  • the etching rate of the insulator 275 is 1, the etching rate of the insulator 273 is preferably 5 or more, more preferably 10 or more.
  • the insulating material used as the insulator 275 is preferably selected as appropriate in accordance with the etching conditions and the insulating material used as the insulator 273 so as to satisfy the above etching rate.
  • the insulating material used as the insulator 275 an insulating material that can be used for the insulator 270 as well as the above insulating material may be used.
  • the opening rate of the insulator 275 may be significantly lower than that of the insulator 280 when the opening is formed.
  • the etching rate of the insulator 275 is 1, the etching rate of the insulator 280 is preferably 5 or more, more preferably 10 or more.
  • the insulator 275a and the insulator 275b function as an etching stopper when the opening is formed, and thus the opening is prevented from reaching the conductor 260a and the conductor 260b. be able to. Therefore, the conductor 240b and the opening in which the conductor 240b is embedded can be formed in a self-aligning manner. For example, as illustrated in FIG. 23, even when the openings for forming the conductors 240a, 240b, and 240c are formed so as to be shifted to the transistor 200b side, the conductors 240b and 260b are not in contact with each other.
  • the position of the opening in which the conductor 240b is formed in the channel length direction of the transistor 200 is shifted as shown in FIG.
  • the conductor 240b can make sufficient contact with the layer 242b.
  • the insulator 271a and the insulator 271b may also function as an etching stopper by using the same insulating material as that of the insulator 275 for the insulator 271a and the insulator 271b.
  • the alignment margin between the contact portions (conductor 240b) of the transistors 200a and 200b, the gate of the transistor 200a, and the gate of the transistor 200b can be widened, and the interval between these components is designed to be small. be able to. As described above, miniaturization and high integration of the semiconductor device can be achieved.
  • the conductor 240b preferably overlaps with a side surface of the oxide 230 with the layer 242b interposed therebetween.
  • the conductor 240b preferably overlaps with both or one of the side surface on the A5 side and the side surface on the A6 side on the side surface intersecting with the channel width direction of the oxide 230.
  • the conductor 240b overlaps with the side surface of the oxide 230 in the region 231b serving as the source region or the drain region, so that the projected area of the contact portion between the conductor 240b and the transistor 200 is not increased.
  • the contact area of the contact portion can be increased, and the contact resistance between the conductor 240b and the transistor 200 can be reduced.
  • the on-current can be increased while miniaturizing the source electrode and the drain electrode of the transistor.
  • the length of the conductor 240b in the channel width direction is larger than the length of the oxide 230 in the channel width direction; however, the semiconductor device described in this embodiment is not limited to this.
  • the length of the conductor 240b in the channel width direction may be approximately the same as the length of the oxide 230 in the channel width direction.
  • the conductor 740a and the conductor 740b can have the same structure as the conductor 240b.
  • the conductor 240 and the conductor 740 are preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 240 and the conductor 740 may have a stacked structure.
  • the region where the resistance of the region 231 is reduced in the oxide 230 is removed,
  • the oxide 230 that has not been reduced in resistance may be exposed.
  • a metal film, a nitride film containing a metal element, or a metal element is used as a conductor used for a conductor in contact with the oxide 230 of the conductor 240 (hereinafter also referred to as a first conductor of the conductor 240). It is preferable to use an oxide film having the same.
  • the first conductor of the conductor 240 preferably includes a metal element such as aluminum, ruthenium, titanium, tantalum, or tungsten.
  • the conductor 740 may have a similar structure.
  • the insulator 284, the insulator 282, the insulator 280, the insulator 274, and the conductor in contact with the insulator 273 include the first conductor 205.
  • a conductive material having a function of suppressing permeation of impurities such as water or hydrogen.
  • the conductor it is preferable to use a conductive material having a function of suppressing permeation of impurities such as water or hydrogen.
  • a conductive material having a function of suppressing permeation of impurities such as water or hydrogen may be used in a single layer or a stacked layer.
  • the opening in which the conductor 240 and the conductor 740 are provided may have a structure in which an inner wall of the opening is covered with an insulator having a barrier property against oxygen and hydrogen.
  • an insulator having a barrier property against oxygen and hydrogen an insulator similar to the insulator 214 may be used, and for example, aluminum oxide or the like is preferably used. Accordingly, impurities such as hydrogen and water from the insulator 280 and the like can be prevented from entering the oxide 230 and the oxide 730 through the conductor 240 and the conductor 740.
  • the insulator can be formed with good coverage by forming the insulator using, for example, an ALD method or a CVD method.
  • a conductor that functions as a wiring may be disposed in contact with the top surfaces of the conductor 240 and the conductor 740.
  • a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
  • the conductor may have a stacked structure, for example, a stack of titanium, titanium nitride, and the conductive material. Note that like the conductor 203 and the like, the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the insulator 150 may be provided over the insulator 284.
  • the insulator 150 can be provided using a material similar to that of the insulator 280. Further, the insulator 150 may function as a planarization film that covers the concave and convex shapes below the insulator 150.
  • the conductor 112 functions as a wiring for the transistor 200, the transistor 700, the capacitor 100, and the like.
  • the conductor 112 includes a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing any of the above-described elements (a tantalum nitride film, A titanium nitride film, a molybdenum nitride film, a tungsten nitride film, or the like can be used.
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 112 may have a laminated structure of two or more layers.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the conductor 112 is not limited to this, and may have a single-layer structure, for example.
  • the semiconductor device described in the above embodiment By forming the semiconductor device described in the above embodiment with the above structure, the semiconductor device can be miniaturized and highly integrated in accordance with the process rules of the 14 nm generation and later.
  • the constituent materials shown below are formed by sputtering, chemical vapor deposition (CVD), molecular beam epitaxy (MBE), pulsed laser deposition (PLD), and pulsed laser deposition (PLD). Alternatively, it can be performed by using an atomic layer deposition (ALD) method or the like.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • PLA pulsed laser deposition
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can suppress plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can suppress plasma damage to the object to be processed. Therefore, a film with few defects can be obtained.
  • some precursors used in the ALD method include impurities such as carbon. Therefore, a film provided by the ALD method may contain a larger amount of impurities such as carbon than a film provided by another film formation method.
  • the quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • the processing of the constituent material may be performed using a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process. .
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film to be a hard mask material is formed on the constituent material, a resist mask is formed thereon, and a hard mask having a desired shape is formed by etching the hard mask material. can do.
  • Etching of the constituent material may be performed after removing the resist mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the constituent material is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • a substrate over which the transistor 200 and the transistor 700 are formed for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used. Examples of the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • a flexible substrate may be used as the substrate.
  • a method for providing a transistor over a flexible substrate there is a method in which a transistor is manufactured over a non-flexible substrate, and then the transistor is peeled and transferred to a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • the substrate may have elasticity.
  • the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the substrate has a region having a thickness of, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, more preferably 15 ⁇ m to 300 ⁇ m.
  • a semiconductor device including a transistor can be reduced in weight. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to dropping or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the substrate which is a flexible substrate for example, metal, alloy, resin or glass, or fiber thereof can be used. Further, as the substrate, a sheet woven with fibers, a film, a foil, or the like may be used.
  • a substrate that is a flexible substrate is preferably as the linear expansion coefficient is low because deformation due to the environment is suppressed.
  • the substrate that is a flexible substrate for example, a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, since aramid has a low coefficient of linear expansion, it is suitable as a substrate that is a flexible substrate.
  • Insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
  • the transistor when the transistor is miniaturized and highly integrated, problems such as leakage current may occur due to thinning of the gate insulator.
  • a high-k material for the insulator functioning as a gate insulator the voltage during transistor operation can be reduced while maintaining the physical film thickness.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant for the insulator functioning as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
  • Insulators having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium. There are oxynitrides having silicon and nitrides having silicon and hafnium.
  • Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Examples include silicon oxide or resin having holes.
  • silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure having a thermally stable and low relative dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • silicon oxide and silicon oxynitride can be combined with an insulator having a high relative dielectric constant to provide a thermally stable and high stacked dielectric structure.
  • a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. be able to.
  • aluminum oxide has a high barrier property and can suppress diffusion of hydrogen and nitrogen even in a thin film of 0.5 nm to 3.0 nm.
  • Hafnium oxide has a lower barrier property than aluminum oxide, but the barrier property can be increased by increasing the film thickness. Therefore, by adjusting the film thickness of hafnium oxide, appropriate addition amounts of hydrogen and nitrogen can be adjusted.
  • the insulator 224 and the insulator 250 that function as part of the gate insulator are preferably insulators having an excess oxygen region.
  • insulators having an excess oxygen region For example, by using a structure in which silicon oxide or silicon oxynitride having an excess oxygen region is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • an insulator including one or more oxides of aluminum, hafnium, and gallium can be used.
  • the insulator including one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the gate insulator 220 it is preferable to use silicon oxide or silicon oxynitride which is stable against heat.
  • the gate insulator has a laminated structure of a heat stable film and a film having a high relative dielectric constant, so that a thin film having an equivalent oxide thickness (EOT) of the gate insulator is maintained while maintaining a physical film thickness. Can be realized.
  • EOT equivalent oxide thickness
  • the on-current can be improved without weakening the influence of the electric field from the gate electrode.
  • the leakage current between the gate electrode and the channel formation region can be suppressed by maintaining the distance between the gate electrode and the region where the channel is formed depending on the physical thickness of the gate insulator. .
  • the insulator 212, the insulator 216, the insulator 271, the insulator 275, the insulator 280, and the insulator 284 preferably include an insulator with a low relative dielectric constant.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having a hole Or it is preferable to have resin etc.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole And a laminated structure of resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • the insulator 270 and the insulator 273 include aluminum oxide, hafnium oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, tantalum oxide, and silicon oxide Alternatively, silicon nitride or the like may be used.
  • Conductor a metal selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc.
  • a material containing one or more elements can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260, the conductor 203, the conductor 205, and the conductor 240 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium
  • a material containing one or more metal elements selected from zirconium, beryllium, indium, ruthenium, and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • an oxide semiconductor a metal oxide functioning as an oxide semiconductor
  • the metal oxide applicable to the oxide 230 which concerns on this invention is demonstrated.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the metal contained in the layer 242 can be a metal different from the metal used as the main component of the metal oxide.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to check a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • CAAC-OS impurities and defects oxygen deficiency (V O: also referred to as oxygen vacancy), etc.) with little metal oxide It can be called a thing. Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • A-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a transistor with high field-effect mobility can be realized by using the metal oxide for a channel formation region of the transistor.
  • a highly reliable transistor can be realized.
  • the electrical conduction in the solid is hindered by a scattering source called a scattering center.
  • a scattering source called a scattering center.
  • lattice scattering and ionized impurity scattering are the main scattering centers.
  • the carrier mobility is high.
  • a metal oxide containing less oxygen than oxygen that satisfies the stoichiometric composition is considered to have a large amount of oxygen deficiency V 2 O.
  • the atoms present around this oxygen vacancy are located in a distorted place rather than the essential state. There is a possibility that the distortion caused by this oxygen deficiency becomes the scattering center.
  • excess oxygen exists in a free state in the metal compound becomes O ⁇ or O 2 ⁇ by receiving electrons. There is a possibility that excess oxygen that becomes O ⁇ or O 2 ⁇ becomes a scattering center.
  • the carrier mobility is high when the metal oxide has an essential state containing oxygen that satisfies the stoichiometric composition.
  • Indium-gallium-zinc oxide which is a kind of metal oxide having indium, gallium, and zinc, has a large crystal structure because it tends to hardly grow in the atmosphere.
  • a smaller crystal for example, the above-described nanocrystal
  • a crystal of several mm or a crystal of several cm is more structurally stable than a crystal of several mm or a crystal of several cm. This is presumably because the strain energy is relaxed when the small crystals are connected to each other than when the large crystals are formed.
  • a defect may be formed in order to relax strain energy in the region. Therefore, carrier mobility can be increased by reducing strain energy without forming defects in the region.
  • a metal oxide with low carrier density is preferably used.
  • the impurity concentration in the metal oxide film may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • a thin film with high crystallinity as a metal oxide used for a semiconductor of a transistor.
  • the stability or reliability of the transistor can be improved.
  • the thin film include a single crystal metal oxide thin film and a polycrystalline metal oxide thin film.
  • a high temperature or laser heating process is required in order to form a single crystal metal oxide thin film or a polycrystalline metal oxide thin film on a substrate. Therefore, the cost of the manufacturing process increases and the throughput also decreases.
  • Non-Patent Document 1 and Non-Patent Document 2 an In—Ga—Zn oxide having a CAAC structure (referred to as CAAC-IGZO) was discovered in 2009.
  • CAAC-IGZO In—Ga—Zn oxide having a CAAC structure
  • CAAC-IGZO can be formed on a substrate at a low temperature with c-axis orientation, crystal grain boundaries are not clearly confirmed.
  • a transistor using CAAC-IGZO has excellent electrical characteristics and reliability.
  • nc-IGZO In 2013, an In—Ga—Zn oxide having an nc structure (referred to as nc-IGZO) was discovered (see Non-Patent Document 3). Here, it is reported that nc-IGZO has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less), and regularity is not observed in crystal orientation between different regions. Yes.
  • Non-Patent Document 4 and Non-Patent Document 5 show the transition of the average crystal size due to the electron beam irradiation on the thin films of CAAC-IGZO, nc-IGZO, and IGZO having low crystallinity.
  • a CAAC-IGZO thin film or an nc-IGZO thin film is preferably used as a semiconductor of the transistor.
  • a transistor using a metal oxide has extremely small leakage current in a non-conducting state. Specifically, an off-current per 1 ⁇ m channel width of the transistor is on the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m).
  • yA / ⁇ m 10 ⁇ 24 A / ⁇ m.
  • Non-Patent Document 8 application of the transistor using a metal oxide to a display device utilizing the characteristic that the leakage current of the transistor is low has been reported (see Non-Patent Document 8).
  • the displayed image is switched several tens of times per second.
  • the number of switching of images per second is called a refresh rate.
  • the refresh rate may be referred to as a drive frequency.
  • Such high-speed screen switching that is difficult for human eyes to perceive is considered as a cause of eye fatigue.
  • it has been proposed to reduce the number of times of image rewriting by lowering the refresh rate of the display device.
  • power consumption of the display device can be reduced by driving at a reduced refresh rate.
  • Such a driving method is called idling stop (IDS) driving.
  • IDS idling stop
  • the discovery of the CAAC structure and the nc structure contributes to the improvement of the electrical characteristics and reliability of the transistor using the metal oxide having the CAAC structure or the nc structure, and the cost reduction and the throughput of the manufacturing process.
  • research on application of the transistor to a display device and an LSI utilizing the characteristic that the leakage current of the transistor is low is underway.
  • the concentration of silicon or carbon in the metal oxide and the concentration of silicon or carbon in the vicinity of the interface with the metal oxide are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the channel formation region is preferably reduced as much as possible.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS, Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide reacts with oxygen bonded to the metal atom to become water, so that oxygen vacancies may be formed. When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor using a metal oxide containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the metal oxide is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be imparted by using a metal oxide in which impurities are sufficiently reduced for a channel formation region of a transistor.
  • the transistor 200 is provided with an insulator 272 instead of the insulator 275.
  • the semiconductor device illustrated in FIGS. Note that the description of the semiconductor device illustrated in FIGS. 12 to 15 can be referred to for description of other structures.
  • the transistor 700 is similarly provided with an insulator equivalent to the insulator 272 instead of the insulator 775.
  • FIG. 24A is a top view of a semiconductor device having a memory cell 600.
  • FIG. FIGS. 24B and 25 are cross-sectional views of the semiconductor device.
  • FIG. 24B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 24A, and is also a cross-sectional view in the channel length direction of the transistors 200a and 200b.
  • FIG. 25 is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. 24A, and is also a cross-sectional view in the channel width direction of the transistor 200a. Note that in the top view of FIG. 24A, some elements are omitted for clarity.
  • a cross section of the portion indicated by the alternate long and short dash line in FIG. 24A is the same as the structure shown in FIG.
  • FIG. 26 shows an enlarged view of a region 239 surrounded by a broken line in FIG.
  • the insulator 272 is provided in contact with the side surface of the oxide 230 c, the side surface of the insulator 250, the side surface of the metal oxide 252, the side surface of the conductor 260, and the side surface of the insulator 270.
  • the insulator 272 functions as a buffer layer.
  • the insulator 272 may be formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 272 also has a function as a barrier layer.
  • the insulator 272 is preferably formed using an ALD method.
  • ALD method a dense thin film can be formed.
  • the insulator 272 for example, aluminum oxide, hafnium oxide, or the like is preferably used.
  • the thickness of the insulator 272 is preferably greater than or equal to 0.5 nm and less than or equal to 3.0 nm.
  • the insulator 272 By providing the insulator 272, side surfaces of the insulator 250, the metal oxide 252, and the conductor 260 can be covered with an insulator having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. Therefore, entry of impurities such as hydrogen and water into the oxide 230 from the insulator 250, the end portions of the metal oxide 252, and the like can be suppressed. Therefore, formation of oxygen vacancies at the interface between the oxide 230 and the insulator 250 is suppressed, and the reliability of the transistor 200 can be improved. That is, the insulator 272 functions as a side barrier that protects the side surfaces of the gate electrode and the gate insulator.
  • the conductor 240b, the conductor 740a, or the conductor 740b can be relatively short-circuited with the gate of the transistor 200a, the transistor 200b, or the transistor 700. Without being self-aligned. Accordingly, the area occupied by the transistor 200a, the transistor 200b, or the transistor 700 can be reduced, so that the memory cell array can be further miniaturized and highly integrated.
  • the layers including the transistor 700, the memory cell 600a, and the memory cell 600b as shown in FIG. 610 may be stacked.
  • the layer 610 is laminated from the first layer to the Nth layer.
  • FIG. 27 by stacking a plurality of cell arrays, cells can be integrated and arranged without increasing the occupied area of the cell array. That is, a 3D cell array can be configured.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • This embodiment mode can be combined with any of the other embodiment modes as appropriate.
  • FIG. 28A shows a perspective view of the semiconductor device 300.
  • FIG. 28B is a top view of the semiconductor device 300.
  • the semiconductor device 300 is an electronic component and also an MCM.
  • an interposer 301 is provided on a package substrate 302 (printed substrate), and a CPU 303, a GPU 304, and a plurality of semiconductor devices 10 are provided on the interposer 301.
  • a broadband memory (HBM) formed by stacking a plurality of cell arrays is shown as an example of the semiconductor device 10.
  • HBM broadband memory
  • a CPU, a GPU, and a memory are illustrated as an integrated circuit (semiconductor chip) provided on the interposer 301.
  • integrated circuit semiconductor chip
  • other integrated circuits may be used.
  • the package substrate 302 can be a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like.
  • the interposer 301 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 301 has a plurality of wirings and a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 301 has a function of electrically connecting an integrated circuit provided on the interposer 301 to an electrode provided on the package substrate 302. For these reasons, the interposer is sometimes called a “redistribution substrate” or an “intermediate substrate”.
  • a through electrode is provided in the interposer 301 and the integrated circuit and the package substrate 302 are electrically connected using the through electrode.
  • TSV Three Silicon Via
  • a silicon interposer As the interposer 301, it is preferable to use a silicon interposer as the interposer 301. Since a silicon interposer does not require an active element, it can be manufactured at a lower cost than manufacturing an integrated circuit. On the other hand, since the wiring formation of the silicon interposer can be performed by a semiconductor process, it is easy to form a fine wiring which is difficult with the resin interposer.
  • the interposer for mounting the HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • FIGS. 29A to 29C are cross-sectional views corresponding to a portion between A1 and A2 indicated by a one-dot chain line in FIG. 29A and 29B are cross-sectional views of a semiconductor device 300 including the semiconductor device 10 of one embodiment of the present invention.
  • FIG. 29C is a cross-sectional view for explaining a conventional semiconductor device 300p.
  • the semiconductor device 300p includes a CPU 303 (not shown in FIG. 29C), a GPU 304, and a semiconductor device 10p.
  • the semiconductor device 10p corresponds to the semiconductor device 10.
  • an interposer 301 is provided on a package substrate 302 through a plurality of bumps 311. Further, the CPU 303 (not shown in FIG. 29C), the GPU 304, and the semiconductor device 10p are provided on the interposer 301 via different bumps 312. Note that the bump 312 is smaller than the bump 311.
  • the bump 311 and the bump 312 are formed using a conductive material including gold (Au), nickel (Ni), indium (In), tin (Sn), and the like. For example, solder may be used as the bump.
  • the semiconductor device 10p includes a semiconductor device 25a, a semiconductor device 25b, a semiconductor device 25c, and a semiconductor device 35.
  • the semiconductor device 25a, the semiconductor device 25b, and the semiconductor device 25c each include a cell array
  • the semiconductor device 35 includes a semiconductor device 25a, the semiconductor device 25b, a logic circuit for controlling the semiconductor device 25c, and the like.
  • the semiconductor device 25a, the semiconductor device 25b, the semiconductor device 25c, and the semiconductor device 35 are each formed using a silicon substrate.
  • the semiconductor device 25a is provided so as to overlap the semiconductor device 35 via a plurality of bumps.
  • the semiconductor device 25b is provided over the semiconductor device 25a via a plurality of bumps.
  • the semiconductor device 25c is provided over the semiconductor device 25b via a plurality of bumps.
  • the semiconductor device 25a, the semiconductor device 25b, the semiconductor device 25c, and the semiconductor device 35 are each provided with a TSV 313.
  • the semiconductor device 25a, the semiconductor device 25b, and the semiconductor device 25c are electrically connected to the semiconductor device 35 through the TSV 313 and the bump 312.
  • the semiconductor device 35 is electrically connected to the interposer 301 via the TSV 313 and the bump 312.
  • the semiconductor device 10p is likely to be thick because the semiconductor device 25a, the semiconductor device 25b, the semiconductor device 25c, and the semiconductor device 35 are laminated via the bumps 312. That is, it is difficult to reduce the thickness of the semiconductor device 300p. Further, since it is necessary to use TSV 313 frequently, an increase in manufacturing cost and a decrease in yield are likely to occur.
  • the semiconductor device 300 is different from the semiconductor device 300p in that the semiconductor device 10 is used instead of the semiconductor device 10p.
  • the semiconductor device 10 includes a layer 20_1, a layer 20_2, a layer 20_3, and a layer 30.
  • Each of the layer 20_1, the layer 20_2, and the layer 20_3 includes a cell array, and the layer 30 includes a logic circuit for controlling the layer 20_1, the layer 20_2, and the layer 20_3.
  • the semiconductor substrate described in any of the above embodiments can be used. Since the semiconductor device 10 has been described in the above embodiment, a detailed description in this embodiment is omitted.
  • FIG. 29A shows an example of the semiconductor device 10 in which the layer 30 is formed using a silicon substrate.
  • the layer 20_1 is provided over the layer 30, the layer 20_2 is provided over the layer 20_1, and the layer 20_3 is provided over the layer 20_2.
  • the layers 20_1, 20_2, and 20_3 are each formed using a thin film process. Therefore, no gap is formed between the layer 30 and the layer 20_1, between the layer 20_1 and the layer 20_2, and between the layer 20_2 and the layer 20_3, and the semiconductor device 10 can be thinned. That is, the semiconductor device 300 can be easily thinned.
  • the TSV 313 and the bump 312 do not need to be provided; therefore, manufacturing cost can be reduced and manufacturing yield can be improved. Further, since the semiconductor device 10 can eliminate or reduce the use of a silicon substrate as compared with the semiconductor device 10p, the manufacturing cost can be reduced as compared with the semiconductor device 10p.
  • FIG. 29B illustrates an example of the semiconductor device 10 in which the layer 30 is formed using a thin film process as well as the layer 20_1, the layer 20_2, and the layer 20_3.
  • the layer 30 is formed directly over the interposer 301, the bump 312 provided between the layer 30 and the interposer 301 in FIG. 29A can be omitted. Therefore, it is easier to make the device thinner than the semiconductor device 300 illustrated in FIG. 29A, and the manufacturing cost can be reduced and the manufacturing yield can be improved.
  • 30 (A) and 30 (B) are cross-sectional views corresponding to A1-A2 indicated by a dashed line in FIG. 28 (B).
  • the heat sink 360 heat radiating plate
  • a transistor using an oxide semiconductor that is a kind of metal oxide for a semiconductor layer in which a channel is formed (also referred to as an “OS transistor”) has an extremely small increase in off-state current even when an operating temperature rises and is stable. Can work. Therefore, in the case where the semiconductor device 10 is formed using an OS transistor, as shown in FIG. 30B, even if the semiconductor device 10 is lower than the GPU 304 (and the CPU 303, not shown in FIG. 30B). I do not care. Specifically, h1 may be smaller than h2. By using the OS transistor, the degree of freedom in designing the semiconductor device 300 can be increased. By forming the integrated circuit with an OS transistor, the heat sink 360 can be omitted.
  • an electrode 315 may be provided on the bottom of the package substrate 302.
  • FIG. 31A shows an example in which the electrode 315 is formed of a solder ball.
  • BGA Ball Grid Array
  • FIG. 31B illustrates an example in which the electrode 315 is formed using a conductive pin.
  • PGA Peripheral Component Interconnect
  • the semiconductor device 300 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-readed Package
  • QFN Quad Flat Non-Package
  • This embodiment mode can be combined with any of the other embodiment modes as appropriate.
  • the semiconductor device and the electronic component according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices are relatively large, such as television devices, desktop or notebook personal computers, monitors for computers, digital signage (digital signage), and large game machines such as pachinko machines.
  • electronic devices including a screen, a digital camera, a digital video camera, a digital photo frame, a mobile phone, a portable game machine, a portable information terminal, a sound reproducing device, and the like can be given.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving a signal with an antenna, video, information, and the like can be displayed on the display unit.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for executing various software (programs), and wireless communication A function, a function of reading a program or data recorded on a recording medium, and the like can be provided. 32 and 33 show examples of electronic devices.
  • 32A includes a computing device 2110, an illuminance sensor 2101, a microphone 2102, an upper camera 2103, a speaker 2104, a display 2105, a lower camera 2106, an obstacle sensor 2107, and a moving mechanism 2108.
  • a humanoid robot is shown as an example.
  • the semiconductor device and / or the electronic component can be used for the arithmetic device 2110, the illuminance sensor 2101, the upper camera 2103, the lower camera 2106, the obstacle sensor 2107, and the like.
  • the microphone 2102 has a function of detecting a user's speaking voice and environmental sound.
  • the speaker 2104 has a function of emitting sound.
  • the robot 2100 can communicate with the user using the microphone 2102 and the speaker 2104.
  • the display 2105 has a function of displaying various information.
  • the robot 2100 can display information desired by the user on the display 2105.
  • the display 2105 may be equipped with a touch panel.
  • the upper camera 2103 and the lower camera 2106 have a function of imaging the surroundings of the robot 2100.
  • the obstacle sensor 2107 can detect the presence or absence of an obstacle in the traveling direction when the robot 2100 moves forward by bipedal walking.
  • the robot 2100 can recognize the surrounding environment using the upper camera 2103, the lower camera 2106, and the obstacle sensor 2107, and can move safely.
  • FIG. 32 (B) is an external view showing an example of an automobile.
  • the automobile 2980 has a camera 2981 and the like.
  • the automobile 2980 includes various sensors such as an infrared radar, a millimeter wave radar, and a laser radar.
  • the automobile 2980 can analyze an image taken by the camera 2981, determine surrounding traffic conditions such as the presence or absence of a pedestrian, and perform automatic driving.
  • the semiconductor device and / or the electronic component can be used for the camera 2981.
  • FIG. 32C shows a situation in which the portable electronic device 2130 performs simultaneous interpretation in communication between a plurality of people who speak in different languages.
  • the portable electronic device 2130 includes a microphone, a speaker, and the like, and has a function of recognizing a user's speaking voice and translating it into a language spoken by the other party.
  • the semiconductor device and / or the electronic component can be used for the arithmetic device of the portable electronic device 2130.
  • FIG. 33A is an external view showing the flying object 2120.
  • the flying object 2120 includes an arithmetic device 2121, a propeller 2123, and a camera 2122, and has a function of flying autonomously.
  • the semiconductor device and / or the electronic component can be used for the arithmetic device 2121 and the camera 2122.
  • FIG. 33 (B-1) and FIG. 33 (B-2) show an example of how the flying object 2120 is used.
  • the flying object 2120 can be used for transporting cargo 2124.
  • a container 2125 in which agricultural chemicals are enclosed can be mounted on the flying object 2120, and the flying object 2120 can be used for spraying agricultural chemicals.
  • This embodiment mode can be combined with any of the other embodiment modes as appropriate.

Abstract

要約書 記憶回路がＯＳトランジスタを用いた単極性回路によって構成されている新規な半導体装置の提供。 そのため、 記憶回路の内部における異なる層との接続が不要となる。 これにより、 接続部の数を削減 することができ、 回路レイアウトの自由度の向上、 及びＯＳトランジスタの信頼性の向上を図ること ができる。 特に、 メモリセルは多数設けられるため、 メモリセルを単極性回路によって構成すること により、 接続部の数を大幅に削減することができる。 また、 駆動回路をセルアレイと同じ層に設ける ことにより、駆動回路とセルアレイを接続する多数の配線が層間に設けられることを回避することが でき、 接続部の数をさらに削減することができる。 インターポーザに複数の集積回路を設けて、 １つ の電子部品として機能させることができる。

Description

半導体装置、電子部品及び電子機器
　本発明の一態様は、半導体装置及び電子機器に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
　また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、表示装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
　特許文献１には、酸化物半導体を用いたトランジスタと、単結晶シリコンを用いたトランジスタによって構成された記憶装置が記載されている。また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいことが記載されている。
　酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
　ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
　さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
特開２０１２−２５６４００号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　本発明の一態様は、新規な半導体装置の提供を課題とする。又は、本発明の一態様は、消費電力の小さい半導体装置の提供を課題とする。又は、本発明の一態様は、信頼性の高い半導体装置の提供を課題とする。又は、本発明の一態様は、レイアウトの自由度が高い半導体装置の提供を課題とする。又は、本発明の一態様は、微細化又は高集積化が可能な半導体装置の提供を課題とする。又は、本発明の一態様は、新規な電子部品の提供を課題とする。又は、本発明の一態様は、新規な電子機器の提供を課題とする。
　なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様に係る半導体装置は、セルアレイと、第１の駆動回路と、第２の駆動回路と、を有し、セルアレイは、第１のメモリセル及び第２のメモリセルを有し、第１の駆動回路は、選択信号を供給する機能を有し、第２の駆動回路は、データの書き込み又は読み出しを行う機能を有し、第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのソース又はドレインの一方は、第１の容量素子と電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第２の容量素子と電気的に接続され、第１の駆動回路は、第３のトランジスタを有し、第２の駆動回路は、第４のトランジスタを有し、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタは、チャネル形成領域に金属酸化物を有し、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタの極性は同一であり、第１のトランジスタのチャネル形成領域及び第２のトランジスタのチャネル形成領域は、同一の半導体層に形成される半導体装置である。
　また、本発明の一態様に係る半導体装置は、制御回路を有し、制御回路は、第１の駆動回路及び第２の駆動回路の動作を制御する機能を有し、制御回路は、第５のトランジスタを有し、第５のトランジスタは、チャネル形成領域に金属酸化物を有し、第５のトランジスタの極性は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタの極性と同一であってもよい。
　また、本発明の一態様に係る半導体装置において、第１のトランジスタは、第１のゲート電極と、第１の絶縁層と、を有し、第２のトランジスタは、第２のゲート電極と、第２の絶縁層と、を有し、第１の絶縁層は、第１のゲート電極の側面と接する領域を有し、第２の絶縁層は、第２のゲート電極の側面と接する領域を有し、半導体層は、第１の絶縁層又は第２の絶縁層の側面と接する領域を有する導電層と、電気的に接続されていてもよい。
　また、本発明の一態様に係る半導体装置において、第１のトランジスタ及び第２のトランジスタは、バックゲートを有し、第１のトランジスタのバックゲート及び第２のトランジスタのバックゲートは、同一の導電層によって構成されていてもよい。
　また、本発明の一態様に係る半導体装置において、半導体層は、表面に金属を含む層を有し、金属を含む層は、第１のゲート電極、第２のゲート電極、第１の絶縁層、及び第２の絶縁層と重ならない領域に形成され、金属は、半導体層の主成分とは異なっていてもよい。
　また、本発明の一態様に係る半導体装置において、金属は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、又はクロムであってもよい。
　本発明の一態様は、パッケージ基板と、インターポーザと、集積回路と、上記の半導体装置と、を有し、集積回路および半導体装置はインターポーザ上に設けられ、集積回路はインターポーザに設けられた配線を介して半導体装置と電気的に接続され、集積回路または半導体装置の少なくとも一方は、インターポーザを介してパッケージ基板と電気的に接続する電子部品である。
　また、本発明の一態様に係る電子機器は、上記の電子部品と、マイクロフォン、スピーカ、またはカメラと、を有する電子機器である。
　本発明の一態様により、新規な半導体装置を提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置を提供することができる。又は、本発明の一態様により、信頼性の高い半導体装置を提供することができる。又は、本発明の一態様により、レイアウトの自由度が高い半導体装置を提供することができる。又は、本発明の一態様により、微細化又は高集積化が可能な半導体装置を提供することができる。又は、本発明の一態様により、新規な電子部品を提供することができる。又は、本発明の一態様により、新規な電子機器を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。これら以外の効果は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の効果を抽出することが可能である。
記憶回路の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 記憶回路の構成例を示す図。 記憶回路の構成例を示す図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す上面図および断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す上面図および断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す上面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す上面図。 半導体装置の構成例を示す上面図および断面図。 半導体装置の構成例を示す上面図および断面図。 半導体装置の構成例を示す上面図および断面図。 半導体装置の構成例を示す上面図および断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す斜視図および上面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す斜視図。 電子機器の構成例を示す図。 電子機器の構成例を示す図。
　以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。以下、チャネル形成領域に金属酸化物を含むトランジスタを、ＯＳトランジスタとも表記する。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。金属酸化物の詳細については後述する。
　また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、オン状態、又は、オフ状態になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
　また、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状况に応じて適切に言い換えることができる。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
（実施の形態１）
　本実施の形態では、本発明の一態様に係る半導体装置について説明する。本発明の一態様に係る半導体装置は、ＯＳトランジスタを用いて形成された記憶回路を有する。
＜記憶回路の構成例＞
　まず、本発明の一態様に係る半導体装置が有する記憶回路の構成例について説明する。図１（Ａ−１）に、記憶回路ＭＥＭの構成例を示す。
　記憶回路ＭＥＭは、セルアレイＣＡ、駆動回路ＷＤ、駆動回路ＢＤを有する。また、セルアレイＣＡは、マトリクス状に配置された複数のメモリセルＭＣによって構成されている。
　メモリセルＭＣは、データを記憶する機能を有する。メモリセルＭＣは、２値（ハイレベル及びローレベル）のデータを記憶する機能を有していてもよいし、４値以上の多値データを記憶する機能を有していてもよい。また、メモリセルＭＣはアナログデータを記憶する機能を有していてもよい。
　メモリセルＭＣは、配線ＷＬ及び配線ＢＬと接続されている。なお、図１（Ａ−１）には、同じ行に属し、隣接する２つのメモリセルＭＣによって、一の配線ＢＬが共有されている構成例を示している。
　駆動回路ＷＤは、メモリセルＭＣを選択する機能を有する。具体的には、駆動回路ＷＤは、データの書き込み又は読み出しを行うメモリセルＭＣを選択するための信号（以下、選択信号ともいう）を、配線ＷＬに供給する機能を有する。
　駆動回路ＢＤは、メモリセルＭＣにデータを書き込む機能と、メモリセルＭＣに記憶されたデータを読み出す機能と、を有する。具体的には、駆動回路ＢＤは、データの書き込みを行うメモリセルＭＣと接続された配線ＢＬに、メモリセルＭＣに記憶されるデータに対応する電位（以下、書き込み電位ともいう）を供給する機能を有する。また、駆動回路ＢＤは、メモリセルＭＣに記憶されたデータに対応する電位（以下、読み出し電位ともいう）を読み出し、外部に出力する機能を有する。
　メモリセルＭＣ、駆動回路ＷＤ、及び駆動回路ＢＤは、ＯＳトランジスタによって構成されている。酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。なお、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタのチャネル形成領域に用いられる酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、ＹまたはＳｎ）が代表的である。電子供与体（ドナー）となる水分、水素などの不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性）、又は実質的にｉ型にすることができる。このような酸化物半導体は、高純度化された酸化物半導体と呼ぶことができる。なお、ＯＳトランジスタの詳細については、実施の形態３で説明する。
　ＯＳトランジスタはオフ電流が極めて小さいため、特にメモリセルＭＣに用いるトランジスタとして好適である。ＯＳトランジスタは例えば、チャネル幅１μｍあたりのオフ電流を、１００ｚＡ／μｍ以下、又は１０ｚＡ／μｍ以下、又は１ｚＡ／μｍ以下、又は１０ｙＡ／μｍ以下とすることができる。ＯＳトランジスタをメモリセルＭＣに用いることにより、メモリセルＭＣに記憶されたデータを極めて長期間に渡って保持することができる。
　図１（Ａ−２）に、ＯＳトランジスタを用いたメモリセルＭＣの構成例を示す。ここでは、隣接する２つのメモリセルＭＣを示しており、一方のメモリセルをメモリセルＭＣａ、他方のメモリセルＭＣをメモリセルＭＣｂとも呼ぶ。メモリセルＭＣａとメモリセルＭＣｂによって、一の配線ＢＬが共有されている。
　メモリセルＭＣはそれぞれ、トランジスタＴ及び容量素子Ｃを有する。メモリセルＭＣａが有するトランジスタＴ、容量素子ＣをそれぞれトランジスタＴａ、容量素子Ｃａとも呼び、メモリセルＭＣｂが有するトランジスタＴ、容量素子ＣをそれぞれトランジスタＴｂ、容量素子Ｃｂとも呼ぶ。また、メモリセルＭＣａ、ＭＣｂと接続された配線ＷＬを、それぞれ配線ＷＬａ、ＷＬｂとも呼ぶ。なお、トランジスタＴはｎチャネル型のＯＳトランジスタである。
　トランジスタＴのゲートは配線ＷＬと接続され、ソース又はドレインの一方は容量素子Ｃの一方の電極と接続され、ソース又はドレインの他方は配線ＢＬと接続されている。容量素子Ｃの他方の電極は、定電位（例えば、接地電位など）が供給される配線ＶＬと接続されている。なお、トランジスタＴのソース又はドレインの一方、及び容量素子Ｃの一方の電極と接続されたノードを、ノードＮとする。
　メモリセルＭＣにデータを書き込む際は、配線ＢＬに書き込み電位を供給する。そして、配線ＷＬに選択信号（ハイレベルの電位）を供給することにより、トランジスタＴをオン状態にする。これにより、書き込み電位がノードＮに供給される。その後、配線ＷＬにローレベルの電位を供給することにより、トランジスタＴをオフ状態にする。これにより、ノードＮがフローティング状態となり、書き込み電位が保持される。
　メモリセルＭＣに記憶されたデータを読み出す際は、配線ＢＬの電位が読み出し電位となる。配線ＷＬに選択信号（ハイレベルの電位）を供給することにより、トランジスタＴをオン状態にする。これにより、配線ＢＬの電位がノードＮの電位に応じて決定され、メモリセルＭＣに記憶されたデータが読み出される。
　トランジスタＴにはＯＳトランジスタが用いられているため、トランジスタＴがオフ状態である期間において、ノードＮの電位が極めて長期間に渡って保持される。これにより、データのリフレッシュの頻度を極めて少なくすることが可能となり、消費電力を低減することができる。
　また、メモリセルＭＣは、容量素子Ｃの充放電によってデータの書き換えを行うため、メモリセルＭＣには原理的に書き換え回数に制約がなく、また、低エネルギーでデータの書き込みおよび読み出しが可能である。また、メモリセルＭＣの回路構成は単純であるため、記憶回路ＭＥＭの大容量化が容易である。
　図１（Ｂ）に、メモリセルＭＣの構成例を示す。ここでは特に、図１（Ａ−２）におけるメモリセルＭＣａとメモリセルＭＣｂの断面図を示している。
　メモリセルＭＣａはトランジスタＴａ及び容量素子Ｃａを有し、メモリセルＭＣｂはトランジスタＴｂ及び容量素子Ｃｂを有する。トランジスタＴａのゲートとしての機能を有する導電層は配線ＷＬａと接続され、トランジスタＴｂのゲートとしての機能を有する導電層は配線ＷＬｂと接続されている。容量素子Ｃａの電極としての機能を有する導電層は、配線ＶＬと接続されている。容量素子Ｃｂの電極としての機能を有する導電層は、配線ＶＬと接続されている。
　また、トランジスタＴａ及びトランジスタＴｂは、一対のゲートを有していてもよい。なお、トランジスタが一対のゲートを有する場合、一方のゲートを第１のゲート、フロントゲート、又は単にゲートと呼ぶことがあり、他方のゲートを第２のゲート、又はバックゲートと呼ぶことがある。
　図１（Ａ−２）には、トランジスタＴａ及びトランジスタＴｂがそれぞれバックゲートを有する構成例を示している。トランジスタＴａ及びトランジスタＴｂのバックゲートは、配線ＢＧＬと接続されている。配線ＢＧＬからトランジスタＴａ及びトランジスタＴｂのバックゲートに所定の電位を供給することにより、トランジスタＴａ及びトランジスタＴｂの閾値電圧を制御することができる。例えば、トランジスタＴａ及びトランジスタＴｂの閾値電圧を０Ｖより大きくすることができる。これにより、オフ電流を低減することができる。なお、トランジスタＴａ及びトランジスタＴｂのバックゲートは、同一の導電層によって構成されていてもよい。
　また、トランジスタＴａとトランジスタＴｂは、共通の酸化物ＯＸを用いて形成されている。そして、酸化物ＯＸはトランジスタＴａ及びトランジスタＴｂの半導体層としての機能と、容量素子Ｃａ及び容量素子Ｃｂの電極としての機能と、を有する。すなわち、トランジスタＴａのチャネル形成領域とトランジスタＴｂのチャネル形成領域は、同一の半導体層に形成される。また、酸化物ＯＸは、配線ＢＬと接続された導電層と接続されている。この配線ＢＬと接続された導電層は、トランジスタＴａのソース又はドレインとしての機能と、トランジスタＴｂのソース又はドレインとしての機能と、を有する。
　また、図１（Ｂ）に示すように、トランジスタＴａとトランジスタＴｂが配線ＢＬを共有することにより、セルアレイＣＡの面積を縮小することができる。図１（Ｂ）に示すメモリセルＭＣａ及びメモリセルＭＣｂのより具体的な構成については、実施の形態３において説明する。
　また、セルアレイＣＡに含まれるメモリセルＭＣを上記の構成とすることにより、セルアレイＣＡをｎチャネル型のＯＳトランジスタを用いて構成することができる。このように、同一の極性のトランジスタによって構成されている回路を、以下、単極性回路ともいう。
　駆動回路ＷＤ及び駆動回路ＢＤも、セルアレイＣＡと同様に、ＯＳトランジスタを用いた単極性回路によって構成することができる。これにより、セルアレイＣＡ、駆動回路ＷＤ、及び駆動回路ＢＤが有するトランジスタの極性を同一にすることができ、記憶回路ＭＥＭを、ＯＳトランジスタを用いた単極性回路によって構成することができる。この場合、セルアレイＣＡ、駆動回路ＷＤ、及び駆動回路ＢＤが有するトランジスタを、同一工程によって同時に製造することが可能となる。
　なお、ＯＳトランジスタを用いた単極性回路は、半導体基板上に積層することもできる。そのため、半導体基板上に形成された回路の上方に、単極性回路によって構成された記憶回路ＭＥＭを積層することが可能となり、半導体装置の面積を縮小することが可能となる。
＜半導体装置の構成例１＞
　図２に、半導体装置１０の構成例を示す。半導体装置１０は、ＯＳトランジスタを用いて構成された単極性回路を備えた層２０を有する。層２０には、図１（Ａ−１）に示す記憶回路ＭＥＭを設けることができる。
　駆動回路ＢＤには、セルアレイＣＡに書き込まれるデータが外部から入力される。また、セルアレイＣＡから読み出されたデータは、駆動回路ＢＤから外部に出力される。
　記憶回路ＭＥＭが有するセルアレイＣＡ、駆動回路ＷＤ、駆動回路ＢＤはそれぞれ、ＯＳトランジスタを用いた単極性回路によって構成されている。これにより、記憶回路ＭＥＭを同一の層２０に形成することができる。
　ここで、例えば記憶回路ＭＥＭが、層２０に形成されたｎチャネル型のＯＳトランジスタと、他の層に形成されたトランジスタ（半導体基板に形成されたトランジスタなど）を用いて構成されている場合、これらのトランジスタを接続するための接続部（コンタクトホール及び配線）が多数必要になる。特に、複数のメモリセルＭＣがＯＳトランジスタと他の層に形成されたトランジスタを用いて構成されている場合、各メモリセルＭＣにおいて２つの層の間の接続が必要となり、接続部の数の増大はより顕著になる。この接続部の増加は、回路レイアウトの自由度低下の原因になる。
　また、ＯＳトランジスタに含まれる酸化物半導体への不純物（水素など）の混入は、ＯＳトランジスタの劣化の原因になる。ここで、接続部が不純物の経路となり、接続部を介して層２０に不純物が侵入し得る。そのため、２つの層の間の接続部が増加すると、酸化物半導体に混入する不純物が増加し、層２０に形成されたＯＳトランジスタの劣化を招く。
　本発明の一態様においては、記憶回路ＭＥＭがＯＳトランジスタを用いた単極性回路によって構成されている。そのため、記憶回路ＭＥＭの内部における異なる層との接続が不要となる。これにより、接続部の数を削減することができ、回路レイアウトの自由度の向上、及びＯＳトランジスタの信頼性の向上を図ることができる。
　特に、メモリセルＭＣは多数設けられるため、メモリセルＭＣを単極性回路によって構成することにより、接続部の数を大幅に削減することができる。また、駆動回路ＷＤ及び駆動回路ＢＤをセルアレイＣＡと同じ層に設けることにより、駆動回路ＷＤとセルアレイＣＡ、及び、駆動回路ＢＤとセルアレイＣＡを接続する多数の配線ＷＬ及び配線ＢＬが層間に設けられることを回避することができ、接続部の数をさらに削減することができる。
　なお、記憶回路ＭＥＭは例えば、コンピュータにおけるキャッシュメモリ、主記憶装置、又は補助記憶装置などとして用いることができる。
　また、層２０は制御回路ＣＣを有していてもよい。制御回路ＣＣは、駆動回路ＷＤ及び駆動回路ＢＤの動作を制御する機能を有する。具体的には、制御回路ＣＣは、外部から入力された制御信号（アドレス信号、クロック信号、又はチップイネーブル信号など）に基づいて、駆動回路ＷＤ及び駆動回路ＢＤの動作を制御するための各種信号を生成する機能を有する。
　駆動回路ＷＤは、制御回路ＣＣから供給された信号（アドレス信号、又は制御信号など）に基づいて選択信号を生成し、セルアレイＣＡに供給する。駆動回路ＢＤは、制御回路ＣＣから供給された信号（アドレス信号、又は制御信号など）に基づいて、外部から入力されたデータに対応する書き込み電位を生成し、セルアレイＣＡに出力する。また、駆動回路ＢＤは、制御回路ＣＣから供給された信号（アドレス信号、又は制御信号など）に基づいて、セルアレイＣＡから読み出されたデータを外部に出力する。
　制御回路ＣＣは、ＯＳトランジスタを用いた単極性回路によって構成されている。そのため、制御回路ＣＣを層２０に設けることができ、記憶回路ＭＥＭの動作を、同じ層に設けられた制御回路ＣＣによって制御することができる。これにより、制御回路ＣＣと、駆動回路ＷＤ及び駆動回路ＢＤとの間の接続部を省略することができる。
　また、層２０には他の回路を設けることもできる。例えば層２０は、プロセッサ及び周辺回路を有していてもよい。この場合、プロセッサ及び周辺回路はＯＳトランジスタを用いた単極性回路によって構成される。
　プロセッサとしては、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｏｒ　Ｕｎｉｔ）、ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｏｒ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などを用いることができる。周辺回路としては、記憶回路、入出力回路、パワーマネージメントユニット、タイマー、カウンター、変換回路（ＡＤ変換回路、ＤＡ変換回路など）などを用いることができる。なお、周辺回路は複数設けられていてもよい。
　また、制御回路ＣＣは、バスを介してプロセッサ及び周辺回路と接続されていてもよい。これにより、制御回路ＣＣ、プロセッサ及び周辺回路間でデータ又は信号の送受信を、バスを介して行うことができる。例えば、セルアレイＣＡから制御回路ＣＣに出力されたデータを、プロセッサ又は周辺回路による処理に用いる、などの処理を行うことができる。
　なお、層２０を半導体基板上に積層し、層２０に入力される信号を半導体基板に形成された回路から供給することもできる。図３に、層２０が層３０上に積層された構成例を示す。層３０は、半導体基板に形成されたトランジスタによって構成された回路を有する。そして、当該回路は、制御回路ＣＣに制御信号を出力する機能、又は、駆動回路ＢＤにデータを出力する機能を有していてもよい。また、駆動回路ＢＤから出力されたデータが、層３０が有する回路に入力されてもよい。
　層２０と層３０の間でデータ又は信号の送受信が行われる場合、層２０と層３０は層間に設けられた配線によって接続される。
　以上のように、本発明の一態様においては、記憶回路ＭＥＭをＯＳトランジスタを用いた単極性回路によって構成することにより、層２０と層３０の間の接続部の数を削減することができる。なお、半導体装置１０は、記憶装置や演算装置などとして用いることができる。
　なお、上記では層２０に設けられる回路にＯＳトランジスタが用いられる構成について説明したが、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。このようなトランジスタとしては、例えば、非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜、単結晶シリコン膜、非晶質ゲルマニウム膜、微結晶ゲルマニウム膜、多結晶ゲルマニウム膜、又は単結晶ゲルマニウム膜を半導体層に用いたトランジスタが挙げられる。
　また、上記では制御回路ＣＣが層２０に設けられた構成について説明したが、制御回路ＣＣは図３に示す層３０に設けられていてもよい。この場合、制御回路ＣＣは半導体基板に形成されたトランジスタによって構成される。また、制御回路ＣＣは、駆動回路ＷＤ及び駆動回路ＢＤと、層２０と層３０間に形成された接続部を介して接続される。
　また、上記ではプロセッサ及び周辺回路が設けられた構成について説明したが、プロセッサ及び周辺回路は層３０に設けられていてもよい。この場合、プロセッサ及び周辺回路は半導体基板に形成されたトランジスタによって構成される。
＜半導体装置の構成例２＞
　図２には、記憶回路ＭＥＭを有する層２０が１層設けられた半導体装置１０の構成例を示しているが、２層以上の層２０を積層することもできる。図４に、Ｎ層（Ｎは２以上の整数）の層２０（層２０＿１乃至２０＿Ｎ）が積層された構成を示す。層２０＿１乃至２０＿Ｎはそれぞれ、記憶回路ＭＥＭ＿１乃至記ＭＥＭ＿Ｎを有する。なお、記憶回路ＭＥＭ＿１乃至記ＭＥＭ＿Ｎの構成及び機能は、図２における記憶回路ＭＥＭと同様である。
　このように、記憶回路ＭＥＭを積層することにより、半導体装置１０に記憶されるデータ量を増やすことができる。
＜半導体装置の構成例３＞
　図２には、層２０に記憶回路ＭＥＭが設けられた構成例を示しているが、層２０に設けられる回路は記憶回路ＭＥＭに限定されない。また、層２０には機能の異なる複数の回路が設けられていてもよい。図５に、層２０が記憶回路ＭＥＭ、ＦＰＧＡ、及びアナログ演算回路を有する構成例を示す。
　ＦＰＧＡは、ユーザーが回路構成を任意に変更することが可能なデバイスである。ＦＰＧＡの回路構成の変更は、ＦＰＧＡのロジックエレメント及び配線間スイッチに設けられたコンフィギュレーションメモリに記憶されたデータ（コンフィギュレーションデータ）を変更することにより行われる。コンフィギュレーションメモリは、ＯＳトランジスタを用いた単極性回路により構成することができる。
　アナログ演算回路は、アナログデータを用いた演算を行う機能を有する。このアナログデータは、アナログ演算回路に設けられたアナログメモリに記憶される。アナログ演算回路は、例えばＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）の演算に用いることができる。具体的には、ニューラルネットワークの積和演算を、層２０に設けられたアナログ演算回路によって行うことができる。積和演算をアナログ演算回路によって行うことにより、回路規模の縮小及び消費電力の向上を図ることができる。アナログ演算回路に設けられるアナログメモリは、ＯＳトランジスタを用いた単極性回路により構成することができる。
　なお、図５においては同一の層２０に記憶回路ＭＥＭ、ＦＰＧＡ、及びアナログ演算回路が設けられた構成例を示しているが、これらの回路はそれぞれ別の層２０に設けられていてもよい。
＜半導体装置の構成例４＞
　半導体装置１０は、撮像装置としての機能を有していてもよい。図６に、撮像装置としての機能を有する半導体装置１０の構成例を示す。図６に示す半導体装置１０は、記憶回路ＭＥＭを有する層２０（図２参照）の上方に、層４０が積層された構造を有する。
　層４０は、複数の受光素子によって構成される受光部４１を有する。受光部４１は、照射された光４２を電気信号に変換し、撮像データとして出力する機能を有する。
　受光素子としては、例えば、セレン系材料を光電変換層としたｐｎ接合型フォトダイオードなどを用いることができる。セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高く、高感度の光センサを実現することができる。
　セレン系材料はｐ型半導体として用いることができる。セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物（ＣＩＳ）、または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）などを用いることができる。
　上記ｐｎ接合型フォトダイオードのｎ型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。
　また、層４０が有する受光素子として、ｐ型シリコン半導体とｎ型シリコン半導体を用いたｐｎ接合型フォトダイオードを用いてもよい。また、ｐ型シリコン半導体とｎ型シリコン半導体の間にｉ型シリコン半導体層を設けたｐｉｎ接合型フォトダイオードであってもよい。
　上記シリコンを用いたフォトダイオードは単結晶シリコン、非晶質シリコン、微結晶シリコン、多結晶シリコンなどを用いて形成することもできる。
　また、層４０は、受光部４１と接続された駆動回路４３を有していてもよい。受光部４１によって取得された撮像データは、駆動回路４３によって読み出され、外部に出力される。なお、駆動回路４３は、ＯＳトランジスタを用いた単極性回路によって構成することができる。
　図６に示す半導体装置１０は、カメラなどに内蔵されるセンサなどとして用いることができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した記憶回路の具体的な構成例について説明する。
　図７に、記憶回路ＭＥＭの具体例な構成例を示す。図７に示す記憶回路ＭＥＭは、一又は複数のセルアレイＣＡと、セルアレイＣＡと同数の増幅回路ＡＣａを有する。また、記憶回路ＭＥＭは、複数のセンスアンプＳＡを備えた増幅回路ＡＣｂ、駆動回路ＳＡＤ、及び入出力回路ＩＯを有する。図１における駆動回路ＢＤには、増幅回路ＡＣａ、増幅回路ＡＣｂ、駆動回路ＳＡＤ、入出力回路ＩＯが含まれる。
　増幅回路ＡＣａは、配線ＢＬの電位を増幅する機能を有する。具体的には、セルアレイＣＡから配線ＢＬに供給される電位（読み出し電位）が、増幅回路ＡＣａによって増幅され、配線ＧＢＬに出力される。なお、増幅回路ＡＣａは、配線ＢＬの電位を配線ＧＢＬに出力するか否かを選択する機能を有していてもよい。そして、配線ＧＢＬに出力された電位は、増幅回路ＡＣｂに入力される。
　増幅回路ＡＣｂは、配線ＧＢＬの電位を増幅する機能を有する。具体的には、増幅回路ＡＣｂは、セルアレイＣＡから増幅回路ＡＣａを介して出力された読み出し電位を増幅して、入出力回路ＩＯに出力する機能を有する。また、増幅回路ＡＣｂは、入出力回路ＩＯから入力された書き込み電位を増幅して、配線ＧＢＬに出力する機能を有する。増幅回路ＡＣｂによる電位の増幅には、複数のセンスアンプＳＡが用いられる。
　センスアンプＳＡは、２本の配線ＧＢＬ間の電位差を増幅する機能を有する。具体的には、センスアンプＳＡは２本の配線ＧＢＬと接続され、一方の配線ＧＢＬの電位を基準電位とし、当該基準電位と、他方の配線ＧＢＬの電位との差を増幅する機能を有する。また、センスアンプＳＡは、２本の配線ＧＢＬの電位差を保持する機能を有する。
　なお、センスアンプＳＡの動作は、駆動回路ＳＡＤによって制御することができる。駆動回路ＳＡＤは、センスアンプＳＡの動作を制御するための制御信号や、アドレス信号などを受け取り、センスアンプＳＡの制御などを行う機能を有する。駆動回路ＳＡＤによって、入出力回路ＩＯに信号を出力するセンスアンプＳＡの選択や、入出力回路ＩＯから出力された信号を受け取るセンスアンプＳＡの選択などが行われる。なお、駆動回路ＳＡＤは、図２における制御回路２１と接続されていてもよい。
　入出力回路ＩＯは、セルアレイＣＡからセンスアンプＳＡを介して読み出されたデータを、外部に出力する機能を有する。また、入出力回路ＩＯは、外部から入力されたデータを、センスアンプＳＡを介してセルアレイＣＡに出力する機能を有する。
　なお、増幅回路ＡＣｂと入出力回路ＩＯとの間には、さらに増幅回路が設けられていてもよい。当該増幅回路は、増幅回路ＡＣｂの出力を増幅して入出力回路ＩＯに供給する機能と、入出力回路ＩＯの出力を増幅して増幅回路ＡＣｂに供給する機能を有する。
　増幅回路ＡＣａ、増幅回路ＡＣｂ、駆動回路ＳＡＤ、及び入出力回路ＩＯは、ＯＳトランジスタを用いた単極性回路によって構成することができる。これにより、駆動回路ＢＤを単極性回路によって構成することができ、駆動回路ＢＤを図２に示す層２０に設けることができる。
　なお、記憶回路ＭＥＭに含まれる各回路は、図８に示すように配置することもできる。図８においては、複数のセルアレイＣＡ及び増幅回路ＡＣａが、増幅回路ＡＣｂを挟んで紙面上下方向に対向するように配置されている。また、センスアンプＳＡは、上側のセルアレイＣＡと接続された配線ＧＢＬと、下側のセルアレイＣＡと接続された配線ＧＢＬと接続されており、これらの配線ＧＢＬの電位差を増幅する。
　なお、図７、図８に示す記憶回路ＭＥＭのレイアウトを、それぞれ折り返し型、開放型と呼ぶことができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置の具体的な構成例について、図９乃至図２７を用いて説明する。
＜半導体装置の構成例＞
　図９乃至図１４は、本発明の一態様に係る、トランジスタ７００、メモリセル６００ａ、およびメモリセル６００ｂを有する半導体装置の上面図および断面図である。なお、以下において、メモリセル６００ａとメモリセル６００ｂをまとめてメモリセル６００という場合がある。
　図９は、本発明の一態様に係る半導体装置の断面図であり、上記実施の形態に示す層２０に対応している。図１０は、図９とは異なる、本発明の一態様に係る半導体装置の断面図である。図１１は、図９でチャネル長方向が示されているトランジスタ７００のチャネル幅方向の断面図である。図１２（Ａ）は、メモリセル６００ａおよびメモリセル６００ｂの上面図である。また、図１２（Ｂ）、図１３（Ａ）、および図１３（Ｂ）はメモリセル６００ａおよびメモリセル６００ｂの断面図である。ここで、図１２（Ｂ）は、図１２（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００ａおよびトランジスタ２００ｂのチャネル長方向の断面図でもある。また、図１３（Ａ）は、図１２（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００ａのチャネル幅方向の断面図でもある。なお、トランジスタ２００ｂのチャネル幅方向の断面図は、図１３（Ａ）に示すトランジスタ２００ａのチャネル幅方向の断面図と同様である。また、図１３（Ｂ）は、図１２（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図である。また、図１４は、図１２（Ａ）にＡ７−Ａ８の一点鎖線で示す部位の断面図である。なお、図１２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　ここで、トランジスタ７００は、駆動回路ＷＤ、駆動回路ＢＤ、または制御回路ＣＣに設けられたトランジスタに対応する。メモリセル６００ａはメモリセルＭＣａと対応し、トランジスタ２００ａはトランジスタＴａと対応し、容量素子１００ａは容量素子Ｃａと対応する。また、メモリセル６００ｂはメモリセルＭＣｂと対応し、トランジスタ２００ｂはトランジスタＴｂと対応し、容量素子１００ｂは容量素子Ｃｂと対応する。なお、以下において、トランジスタ２００ａとトランジスタ２００ｂをまとめてトランジスタ２００という場合がある。また、以下において、容量素子１００ａと容量素子１００ｂをまとめて容量素子１００という場合がある。
　本実施の形態に示す半導体装置の層２０に対応する層は、トランジスタ２００ａと、トランジスタ２００ｂと、容量素子１００ａと、容量素子１００ｂと、トランジスタ７００と、層間膜として機能する絶縁体２１０、絶縁体２１２、絶縁体２７３、絶縁体２７４、絶縁体２８０、絶縁体２８２、絶縁体２８４を有する。また、トランジスタ２００ａと電気的に接続して配線として機能する導電体２０３ａ、トランジスタ２００ｂと電気的に接続して配線として機能する導電体２０３ｂ、およびプラグとして機能する導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃとを有する。また、トランジスタ７００と電気的に接続して配線として機能する導電体７０３、およびプラグとして機能する導電体７４０ａおよび導電体７４０ｂとを有する。また、絶縁体２８４上に、導電体２４０または導電体７４０と接続して配線層として機能する導電体１１２、および絶縁体１５０を設けてもよい。
　なお、以下において導電体２０３ａおよび導電体２０３ｂをまとめて導電体２０３という場合がある。また、以下において導電体２４０ａ、導電体２４０ｂおよび導電体２４０ｃをまとめて導電体２４０という場合がある。また、以下において導電体７４０ａおよび導電体７４０ｂをまとめて導電体７４０という場合がある。ここで、導電体７０３は導電体２０３と、導電体７４０は導電体２４０と、同じ層に形成され、同様の構成を有する。よって、導電体７０３は導電体２０３の、導電体７４０は導電体２４０の、記載を参酌することができる。
　なお、導電体２０３は、絶縁体２１２の開口の内壁に接して導電体２０３の第１の導電体が形成され、さらに内側に導電体２０３の第２の導電体が形成されている。ここで、導電体２０３の上面の高さと、絶縁体２１２の上面の高さは同程度にできる。なお、本実施の形態では、導電体２０３の第１の導電体および導電体２０３の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０３を単層、または３層以上の積層構造として設ける構成にしてもよい。また、構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。なお、および導電体７０３も導電体２０３と同様の構成を有する。
　絶縁体２７３は、トランジスタ２００ａ、トランジスタ２００ｂ、トランジスタ７００、および容量素子１００の上に配置される。絶縁体２７４は絶縁体２７３上に配置される。絶縁体２８０は絶縁体２７４上に配置される。絶縁体２８２は絶縁体２８０上に配置される。絶縁体２８４は絶縁体２８２上に配置される。
　また、導電体２４０は、絶縁体２７３、絶縁体２７４、絶縁体２８０、絶縁体２８２、および絶縁体２８４の開口の内壁に接して形成されている。ここで、導電体２４０の上面の高さと、絶縁体２８４の上面の高さは同程度にできる。なお、本実施の形態では、導電体２４０が２層の積層構造である構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０は、単層、又は３層以上の積層構造でもよい。なお、導電体７４０も導電体２４０と同様の構成を有する。
　図１２、図１３（Ａ）に示すように、トランジスタ２００ａおよびトランジスタ２００ｂは、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体２０５ａおよび導電体２０５ｂと、絶縁体２１６、導電体２０５ａおよび導電体２０５ｂの上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置された酸化物２３０ｃａおよび酸化物２３０ｃｂと、酸化物２３０ｃａの上に配置された絶縁体２５０ａと、酸化物２３０ｃｂの上に配置された絶縁体２５０ｂと、絶縁体２５０ａの上に配置された金属酸化物２５２ａと、絶縁体２５０ｂの上に配置された金属酸化物２５２ｂと、金属酸化物２５２ａの上に配置された導電体２６０ａ（導電体２６０ａａ、および導電体２６０ａｂ）と、金属酸化物２５２ｂの上に配置された導電体２６０ｂ（導電体２６０ｂａ、および導電体２６０ｂｂ）と、導電体２６０ａの上に配置された絶縁体２７０ａと、導電体２６０ｂの上に配置された絶縁体２７０ｂと、絶縁体２７０ａ上に配置された絶縁体２７１ａと、絶縁体２７０ｂ上に配置された絶縁体２７１ｂと、少なくとも酸化物２３０ｃａ、絶縁体２５０ａ、金属酸化物２５２ａ、および導電体２６０ａの側面と接して配置された絶縁体２７５ａと、少なくとも酸化物２３０ｃｂ、絶縁体２５０ｂ、金属酸化物２５２ｂ、および導電体２６０ｂの側面と接して配置された絶縁体２７５ｂと、酸化物２３０ａおよび酸化物２３０ｂ上に形成された層２４２と、を有する。層２４２において、導電体２６０ａと導電体２６０ｂの間に位置する部分を層２４２ｂといい、導電体２６０ａを挟んで層２４２ｂの反対側に位置する部分を層２４２ａといい、導電体２６０ｂを挟んで層２４２ｂの反対側に位置する部分を層２４２ｃという場合がある。層２４２ｂに接して導電体２４０ｂが配置される。
　トランジスタ２００ａにおいて、層２４２ａがソース及びドレインの一方として機能し、層２４２ｂがソース及びドレインの他方として機能し、導電体２６０ａがフロントゲートとして機能し、絶縁体２５０ａがフロントゲートに対するゲート絶縁層として機能し、導電体２０５ａがバックゲートとして機能し、絶縁体２２０、絶縁体２２２、および絶縁体２２４がバックゲートに対するゲート絶縁層として機能する。また、トランジスタ２００ｂにおいて、層２４２ｂがソース及びドレインの一方として機能し、層２４２ｃがソース及びドレインの他方として機能し、導電体２６０ｂがフロントゲートとして機能し、絶縁体２５０ｂがフロントゲートに対するゲート絶縁層として機能し、導電体２０５ｂがバックゲートとして機能し、絶縁体２２０、絶縁体２２２、および絶縁体２２４がバックゲートに対するゲート絶縁層として機能する。また、導電体２４０ｂは、配線ＢＬに相当する導電体に電気的に接続される。また、導電体２６０ａは、配線ＷＬａとして機能する、または配線ＷＬａに相当する導電体に電気的に接続される。また、導電体２６０ｂは、配線ＷＬｂとして機能する、または配線ＷＬｂに相当する導電体に電気的に接続される。また、導電体２０３ａおよび導電体２０３ｂは、配線ＢＧＬとして機能する。
　なお、以下において、酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃａ、および酸化物２３０ｃｂをまとめて酸化物２３０という場合がある。また、以下において、酸化物２３０ｃａおよび酸化物２３０ｃｂをまとめて酸化物２３０ｃという場合がある。また、以下において導電体２０５ａおよび導電体２０５ｂをまとめて導電体２０５という場合がある。また、以下において絶縁体２５０ａおよび絶縁体２５０ｂをまとめて絶縁体２５０という場合がある。また、以下において金属酸化物２５２ａおよび金属酸化物２５２ｂをまとめて金属酸化物２５２という場合がある。また、以下において導電体２６０ａおよび導電体２６０ｂをまとめて導電体２６０という場合がある。また、導電体２６０ａａおよび導電体２６０ａｂをまとめて導電体２６０ａという場合がある。また、導電体２６０ｂａおよび導電体２６０ｂｂをまとめて導電体２６０ｂという場合がある。また、以下において絶縁体２７０ａおよび絶縁体２７０ｂをまとめて絶縁体２７０という場合がある。また、以下において絶縁体２７１ａおよび絶縁体２７１ｂをまとめて絶縁体２７１という場合がある。また、以下において絶縁体２７５ａおよび絶縁体２７５ｂをまとめて絶縁体２７５という場合がある。また、トランジスタ２００ｂは、トランジスタ２００ａと同じ層に形成され、同様の構成を有する。よって、以下において、特段の記載がない限り、トランジスタ２００ｂの構成は、トランジスタ２００ａの構成の記載を参酌することができる。
　また、図９、図１１に示すように、トランジスタ７００は、基板（図示せず。）の上に配置された絶縁体２１４および絶縁体２１６と、絶縁体２１４および絶縁体２１６に埋め込まれるように配置された導電体７０５と、絶縁体２１６と導電体７０５の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体７２４と、絶縁体７２４の上に配置された酸化物７３０（酸化物７３０ａ、酸化物７３０ｂ、および酸化物７３０ｃ）と、酸化物７３０の上に配置された絶縁体７５０と、絶縁体７５０上に配置された金属酸化物７５２と、金属酸化物７５２の上に配置された導電体７６０（導電体７６０ａ、および導電体７６０ｂ）と、導電体７６０の上に配置された絶縁体７７０と、絶縁体７７０上に配置された絶縁体７７１と、少なくとも酸化物７３０ｃ、絶縁体７５０、金属酸化物７５２、および導電体７６０の側面と接して配置された絶縁体７７５と、酸化物７３０上に形成された層７４２と、を有する。また、層７４２の一方に接して導電体７４０ａが配置され、層７４２の他方に接して導電体７４０ｂが配置される。
　トランジスタ７００において、層７４２の一方がソース及びドレインの一方として機能し、層７４２の他方がソース及びドレインの他方として機能し、導電体７６０がフロントゲートとして機能し、導電体７０５がバックゲートとして機能する。
　ここで、トランジスタ７００は、トランジスタ２００と同じ層に形成され、同様の構成を有する。よって、酸化物７３０は、酸化物２３０と同様の構成を有し、酸化物２３０の記載を参酌することができる。導電体７０５は、導電体２０５と同様の構成を有し、導電体２０５の記載を参酌することができる。絶縁体７２４は、絶縁体２２４と同様の構成を有し、絶縁体２２４の記載を参酌することができる。絶縁体７５０は、絶縁体２５０と同様の構成を有し、絶縁体２５０の記載を参酌することができる。金属酸化物７５２は、金属酸化物２５２と同様の構成を有し、金属酸化物２５２の記載を参酌することができる。導電体７６０は、導電体２６０と同様の構成を有し、導電体２６０の記載を参酌することができる。絶縁体７７０は、絶縁体２７０と同様の構成を有し、絶縁体２７０の記載を参酌することができる。絶縁体７７１は、絶縁体２７１と同様の構成を有し、絶縁体２７１の記載を参酌することができる。絶縁体７７５は、絶縁体２７５と同様の構成を有し、絶縁体２７５の記載を参酌することができる。以下において、特段の記載がない限り、上記のようにトランジスタ７００の構成は、トランジスタ２００の構成の記載を参酌することができる。
　なお、トランジスタ２００では、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ７００の酸化物７３０についても同様である。また、トランジスタ２００では、導電体２６０ａおよび導電体２６０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。また、トランジスタ７００の導電体７６０についても同様である。
　容量素子１００ａは、層２４２ａ（酸化物２３０でトランジスタ２００ａのソースおよびドレインの一方として機能する領域）と、層２４２ａ上の絶縁体１３０ａと、絶縁体１３０ａ上の導電体１２０ａと、を有する。導電体１２０ａは、絶縁体１３０ａを介して、少なくとも一部が層２４２ａと重なるように、配置されることが好ましい。また、導電体１２０ａの上に接して導電体２４０ａが配置される。また、容量素子１００ｂは、層２４２ｃ（酸化物２３０でトランジスタ２００ｂのソースおよびドレインの一方として機能する領域）と、層２４２ｃ上の絶縁体１３０ｂと、絶縁体１３０ｂ上の導電体１２０ｂと、を有する。導電体１２０ｂは、絶縁体１３０ｂを介して、少なくとも一部が層２４２ｂと重なるように、配置されることが好ましい。また、導電体１２０ｂの上に接して導電体２４０ｃが配置される。なお、以下において、絶縁体１３０ａおよび絶縁体１３０ｂをまとめて絶縁体１３０という場合がある。また、以下において、導電体１２０ａおよび導電体１２０ｂをまとめて導電体１２０という場合がある。
　容量素子１００ａにおいて、層２４２ａは電極の一方として機能し、導電体１２０ａは電極の他方として機能する。また、絶縁体１３０ａは容量素子１００ａの誘電体として機能する。ここで、層２４２ａは、トランジスタ２００ａのソースおよびドレインの一方、および容量素子１００ａの電極の一方としての機能を有しており、ノードＮとして機能する。また、導電体２４０ａは、配線ＶＬに相当する導電体に電気的に接続される。
　容量素子１００ｂにおいて、層２４２ｃは電極の一方として機能し、導電体１２０ｂは電極の他方として機能する。また、絶縁体１３０ｂは容量素子１００ｂの誘電体として機能する。ここで、層２４２ｃは、トランジスタ２００ｂのソースおよびドレインの一方、および容量素子１００ｂの電極の一方としての機能を有しており、ノードＮとして機能する。また、導電体２４０ｃは、配線ＶＬに相当する導電体に電気的に接続される。
　なお、図９などでは、絶縁体１３０ａおよび絶縁体１３０ｂは、多層構造を有するものとして図示しているが、図１０に図示するように単層構造とすることもできる。また、図９に示す構成において、導電体７４０ａと７４０ｂとは近接して設ける構成としたが、図１０に図示するように離間して設ける構成とするもできる。また絶縁体２８０などに埋め込まれた配線ＶＬと電気的に接続する導電体２４０ａおよび導電体２４０ｃは、容量素子１００ａおよび容量素子１００ｂの一方の電極がその機能を兼ねることで図１０に図示するように省略することが可能である。また、図１０において、配線ＢＬは配線ＷＬａ、ＷＬｂと直交するように配置する構成を図示している。
　なお、図１２などでは、導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃが直線上に配置されているが、本実施の形態に示す半導体装置はこれに限られるものではなく、メモリセルアレイの回路配置や駆動方法に合わせて適宜配置すればよい。また、導電体２４０ａおよび導電体２４０ｃは必ずしも設けなくてもよい。例えば、図１６に示すように、導電体１２０ａおよび導電体１２０ｂを延伸させて配線としても機能させる場合は、導電体２４０ａおよび導電体２４０ｃを設けなくてもよい。また、導電体１２０ａおよび導電体１２０ｂと同様に、導電体２６０ａ、導電体２６０ｂ、導電体２０３ａ、および導電体２０３ｂも配線として機能させてよく、その場合、トランジスタ２００ａまたはトランジスタ２００ｂのチャネル幅方に延伸して設けてもよい。なお、図１６では、配線として機能する導電体１２０ａ、導電体１２０ｂ、導電体２０３ａ、および導電体２０３ｂを導電体２６０ａおよび導電体２６０ｂと同じ方向に延伸させているが、本実施の形態に示す半導体装置はこれに限られるものではなく、メモリセルアレイの回路配置や駆動方法に合わせて適宜配置すればよい。
　図１６に示すメモリセル６００ａおよびメモリセル６００ｂは、図１７に図示するように、配線ＷＬａおよび配線ＷＬｂと、配線ＢＬとが直交（図中ｘ方向とｙ方向）するように設ける構成とすることができる。また、配線ＶＬは、配線ＷＬａおよび配線ＷＬｂが延伸する方向（図中ｘ方向）に設ける構成とすることができる。
　図１６に示すメモリセル６００ａおよびメモリセル６００ｂを、３行３列のマトリクス状に配置すると、図１８に示す上面図のようになる。導電体２６０を延伸させた配線は配線ＷＬ＿１から配線ＷＬ＿６となり、導電体１２０を延伸させた配線は配線ＶＬとなる。また、導電体２４０ｂの上面に接して、配線ＢＬ＿１から配線ＢＬ＿３が設けられる。配線ＷＬ＿１から配線ＷＬ＿６の延伸方向と、配線ＢＬ＿１から配線ＢＬ＿３の延伸方向は、概略直交する。また、配線ＢＬ＿１から配線ＢＬ＿３の延伸方向に対して、配線ＶＬの延伸方向を概略直交させて設けてもよい。図１８に示すように、メモリセル６００ａおよびメモリセル６００ｂを、マトリクス状に配置することで、図１等に示すセルアレイを構成することができる。なお、図１８では、メモリセル６００ａおよびメモリセル６００ｂを３×３個配置する例を示しているが、本実施の形態はこれに限られることなく、セルアレイに含まれるメモリセルまたは配線等の、個数及び配置は、適宜設定すればよい。また、図１８の上面図では、図の明瞭化のために、図１６に示す一部の要素を省いて図示している。
　また、図１９は、図１８に示すＸ１−Ｘ２の一点鎖線で示す部位に対応する断面図である。図１９に図示するように、配線ＢＬ＿１と、配線ＷＬ＿１乃至ＷＬ＿４とは直交している。また、図１９に図示するように、配線ＢＬ＿１と、配線ＶＬとは直交している。また、配線ＶＬは、隣接するメモリセル間で共有するように設けられている。
　また、図１８では、酸化物２３０の長辺が配線ＷＬの延伸方向と概略直交するように、酸化物２３０および配線ＷＬを設けたが、これに限られるものではない。例えば、図２０に示すように、酸化物２３０の長辺が配線ＷＬの延伸方向と直交せず、酸化物２３０の長辺が配線ＷＬの延伸方向に対して傾けて配置されるレイアウトにしてもよい。例えば、酸化物２３０の長辺と配線ＷＬの延伸方向のなす角が、２０°以上７０°以下、好ましくは３０°以上６０°以下になるように、酸化物２３０と配線ＷＬを設ければよい。
　このように、配線ＷＬの延伸方向に対して酸化物２３０を傾けて配置することにより、メモリセルを密に配置することができる場合もある。よって、メモリセルアレイの占有面積を低減し、半導体装置の高集積化を図ることができる場合もある。
　図１２（Ａ）に示すように、容量素子１００ａの一部がトランジスタ２００ａと、重畳するように形成され、容量素子１００ｂの一部がトランジスタ２００ｂと、重畳するように形成される。これにより、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂの投影面積の合計を小さくし、メモリセル６００ａおよびメモリセル６００ｂの占有面積を低減することができる。よって、上記半導体装置の微細化および高集積化が容易になる。また、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを同じ工程で形成することができるので、工程を短縮し、生産性を向上させることができる。
　トランジスタ２００ａのソースおよびドレインの一方と、トランジスタ２００ｂのソースおよびドレインの一方は、層２４２ｂを介して導電体２４０ｂと電気的に接続している。これにより、トランジスタ２００ａおよびトランジスタ２００ｂの配線ＢＬとのコンタクト部が共有され、トランジスタ２００ａおよびトランジスタ２００ｂを配線ＢＬと接続させるためのプラグとコンタクトホールの数を低減することができる。このように、ソースおよびドレインの一方と電気的に接続する配線を共有することで、メモリセルアレイの占有面積をさらに縮小することができる。
　なお、メモリセル６００ａおよびメモリセル６００ｂにおいて、トランジスタ２００ａのチャネル長方向とトランジスタ２００ｂのチャネル長方向が平行になるように、トランジスタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを設けているが、本実施の形態に示す半導体装置はこれに限られるものではない。図１等に示すメモリセル６００ａおよびメモリセル６００ｂは、半導体装置の構成の一例であり、回路構成や駆動方法に応じて、適切な構造のトランジスタを、適宜配置すればよい。
　次に、トランジスタ２００ａおよびトランジスタ２００ｂの半導体層として機能する酸化物２３０に係る詳細の説明を行う。以下において、特段の記載を行わない場合、トランジスタ７００の酸化物７３０についても酸化物２３０の記載を参酌するものとする。トランジスタ２００ａおよびトランジスタ２００ｂは、チャネルが形成される領域（以下、チャネル形成領域ともいう。）を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃａ、および酸化物２３０ｃｂ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　ここで、酸化物半導体は、酸化物半導体を構成する元素の他に、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などの金属元素が添加されることで、金属化合物を形成し、低抵抗化する。なお、好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることが好ましい。
　酸化物半導体に、金属元素を添加するには、例えば、酸化物半導体上に、当該金属元素を含む金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けるとよい。また、当該膜を設けることで、当該膜と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が該膜などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。
　また、酸化物半導体上に、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜から、当該膜の成分である金属元素が酸化物半導体へ、または酸化物半導体の成分である金属元素が当該膜へと、拡散し、酸化物半導体と、当該膜とが金属化合物を形成し、低抵抗化することができる。酸化物半導体に添加された金属元素は、酸化物半導体と金属元素と、金属化合物を形成することで、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。
　また、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜と、酸化物半導体との界面に、化合物層（以下、異層ともいう。）が形成されていてもよい。なお、化合物層（異層）とは、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
　また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。
　また、酸化物半導体は、水素、または窒素などの不純物元素が存在すると、キャリア密度が増加する。酸化物半導体中の水素は、金属原子と結合する酸素と反応して水になり、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ると、キャリア密度は増加する。また、水素の一部が、金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。つまり、窒素、または水素を有する酸化物半導体は、低抵抗化される。
　従って、酸化物半導体に、金属元素、並びに、水素、および窒素などの不純物元素を、選択的に添加することで、酸化物半導体に高抵抗領域、および低抵抗領域を設けることができる。つまり、酸化物２３０を選択的に低抵抗化することで、島状に加工した酸化物２３０に、キャリア密度が低い半導体として機能する領域と、ソース領域、またはドレイン領域として機能する低抵抗化した領域と、を設けることができる。
　ここで、図１２（Ｂ）において破線で囲む、領域２３９の拡大図を図１５に示す。図１５に示すように、領域２３９は、選択的に低抵抗化した酸化物２３０ｂを含んでいる。
　図１５に示すように、酸化物２３０は、領域２３４ａ、領域２３４ｂ、領域２３１ａ、領域２３１ｂ、領域２３１ｃ、領域２３２ａ、領域２３２ｂ、領域２３２ｃ、および領域２３２ｄを有する。ここで、領域２３４ａはトランジスタ２００ａのチャネル形成領域として機能し、領域２３４ｂはトランジスタ２００ｂのチャネル形成領域として機能する。また、領域２３１ａはトランジスタ２００ａのソース領域およびドレイン領域の一方として機能し、領域２３１ｂはトランジスタ２００ａのソース領域およびドレイン領域の他方、およびトランジスタ２００ｂのソース領域およびドレイン領域の一方として機能し、領域２３１ｃはトランジスタ２００ｂのソース領域およびドレイン領域の他方として機能する。また、領域２３２ａは領域２３４ａと領域２３１ａとの間に位置し、領域２３２ｂは領域２３４ａと領域２３１ｂとの間に位置し、領域２３２ｃは領域２３４ｂと領域２３１ｂとの間に位置し、領域２３２ｄは領域２３４ｂと領域２３１ｃとの間に位置する。なお、以下において、領域２３４ａおよび領域２３４ｂをまとめて領域２３４という場合がある。また、以下において、領域２３１ａ、領域２３１ｂ、および領域２３１ｃをまとめて領域２３１という場合がある。領域２３２ａ、領域２３２ｂ、領域２３２ｃ、および領域２３２ｄをまとめて領域２３２という場合がある。
　なお、領域２３１ａの上に絶縁体１３０ａと導電体１２０ａが設けられており、領域２３１ａは容量素子１００ａの電極の一方として機能する。また、領域２３１ｃの上に絶縁体１３０ｂと導電体１２０ｂが設けられており、領域２３１ｃは容量素子１００ｂの電極の一方として機能する。酸化物２３０の領域２３１は低抵抗化されており、導電性酸化物である。従って、容量素子１００の電極の一方として機能することができる。
　ソース領域またはドレイン領域として機能する領域２３１は、酸素濃度が低く、低抵抗化した領域である。また、チャネル形成領域として機能する領域２３４は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低い高抵抗領域である。また、領域２３２は、ソース領域またはドレイン領域として機能する領域２３１よりも、酸素濃度が高く、キャリア密度が低く、かつ、チャネル形成領域として機能する領域２３４よりも、酸素濃度が低く、キャリア密度が高い領域である。
　なお、領域２３１は、金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３２、および領域２３４よりも高いことが好ましい。
　例えば、領域２３１は、酸化物２３０の他に、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。
　領域２３１を形成するために、例えば、酸化物２３０の領域２３１に接して、金属元素を有する膜を設ければよい。当該金属元素を有する膜は、領域２３１の形成後に、エッチング処理などで除去すればよい。なお、当該金属元素を有する膜として、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を用いることができる。その際、当該金属元素を有する膜と、酸化物２３０との間に、層２４２が形成されることが好ましい。例えば層２４２は、酸化物２３０の上面および側面に形成される場合がある。なお、層２４２は、当該金属元素を有する膜の成分と、酸化物２３０の成分とを含む金属化合物を有する層とし、化合物層と呼ぶこともできる。例えば、層２４２として、酸化物２３０中の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。
　酸化物２３０に、金属元素が添加されることで、酸化物２３０中に、金属化合物が形成され、領域２３１を低抵抗化することができる。なお、当該金属化合物は、必ずしも、酸化物２３０中に形成されていなくともよい。例えば、酸化物２３０の表面に層２４２が形成されてもよいし、酸化物２３０と絶縁体１３０の間に層２４２が形成されてもよい。
　従って、領域２３１は、層２４２の低抵抗化領域も含む場合がある。よって、層２４２の少なくとも一部がトランジスタ２００ａまたはトランジスタ２００ｂのソース領域またはドレイン領域として機能し得る。ここで、層２４２は、領域２３１ａ、領域２３１ｂ、および領域２３１ｃに形成され、それぞれ、層２４２ａ、層２４２ｂ、および層２４２ｃとなる。
　領域２３２は、絶縁体２７５と重畳する領域を有する。領域２３２は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素、並びに水素、および窒素などの不純物元素、の少なくとも一の濃度が領域２３４よりも高いことが好ましい。例えば、酸化物２３０の領域２３１に接して、上記金属元素を有する膜を設けることで、上記金属元素を有する膜中の成分と、酸化物半導体の成分とが、金属化合物を形成する場合がある。当該金属化合物は、酸化物２３０に含まれる水素を引き寄せる場合がある。従って、領域２３１の近傍である領域２３２の水素の濃度が高くなる場合がある。
　なお、領域２３２ａ、および領域２３２ｂのいずれか一方または双方は、導電体２６０ａと重畳する領域を有する構成としてもよい。当該構成とすることで、導電体２６０ａと、領域２３２ａおよび領域２３２ｂとを、オーバーラップさせることが可能となる。また、同様に、領域２３２ｃ、および領域２３２ｄのいずれか一方または双方は、導電体２６０ｂと重畳する領域を有する構成としてもよい。当該構成とすることで、導電体２６０ｂと、領域２３２ｃおよび領域２３２ｄとを、オーバーラップさせることが可能となる。
　また、図１５では、領域２３４、領域２３１、および領域２３２が、酸化物２３０ｂに形成されているが、これに限られない。例えば、これらの領域は層２４２、酸化物２３０ａ、および酸化物２３０ｃにも、形成されていてもよい。また、図１５では、各領域の境界を、酸化物２３０の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域２３２が酸化物２３０ｂの表面近傍では導電体２６０側に張り出し、酸化物２３０ｂの下面近傍では、導電体２４０ａ側または導電体２４０ｂ側に後退する形状になる場合がある。
　また、酸化物２３０において、各領域の境界は明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに水素、および窒素などの不純物元素の濃度が減少していればよい。
　酸化物２３０を、選択的に低抵抗化するには、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの導電性を高める金属元素、および不純物の少なくとも一を、所望の領域に添加すればよい。なお、不純物としては、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
　領域２３１は、上述の導電性を高める金属元素、酸素欠損を形成する元素、または酸素欠損に捕獲される元素の含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。
　領域２３１を低抵抗化するために、例えば、酸化物２３０の領域２３１に接して、上記金属元素を有する膜を成膜するとよい。当該金属元素を有する膜としては、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜などを用いることができる。当該金属元素を有する膜は、少なくとも、絶縁体２５０、金属酸化物２５２、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７５を介して、酸化物２３０上に設けることが好ましい。
　酸化物２３０と上記金属元素を有する膜とが接することにより、当該金属元素を有する膜の成分と酸化物２３０の成分とが、金属化合物を形成し、領域２３１となり、低抵抗化する。また、酸化物２３０と当該金属元素を有する膜との界面、または当該界面近傍に位置する酸化物２３０中の酸素の一部が層２４２に吸収され、酸化物２３０に酸素欠損を形成し、低抵抗化し、領域２３１を形成する場合がある。
　また、酸化物２３０と、上記金属元素を有する膜とが、接した状態で、窒素を含む雰囲気下において熱処理を行うとよい。当該熱処理により、当該金属元素を有する膜から、当該金属元素を有する膜の成分である金属元素が酸化物２３０へ、または酸化物２３０の成分である金属元素が当該金属元素を有する膜へと、拡散し、酸化物２３０と、当該金属元素を有する膜とが金属化合物を形成し、低抵抗化する。このようにして、酸化物２３０と当該金属元素を有する膜との間に層２４２が形成される。ここで、当該金属元素を有する膜は、絶縁体２５０、金属酸化物２５２、導電体２６０、絶縁体２７０、絶縁体２７１、および絶縁体２７５を介して、酸化物２３０上に設けられているので、層２４２は、酸化物２３０の導電体２６０ａ、導電体２６０ｂ、絶縁体２７５ａ、および絶縁体２７５ｂと重ならない領域に形成される。なお、その際、酸化物２３０の金属元素と、当該金属元素を有する膜の金属元素とが、合金化してもよい。従って、層２４２は合金を含む場合がある。当該合金は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
　上記熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、熱処理は、窒素または不活性ガス雰囲気で行う。また、熱処理は減圧状態で行ってもよい。また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを含む雰囲気で加熱処理を行ってもよい。
　また、酸化物２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域２３１は、より低抵抗化し、領域２３４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。
　一方、酸化物２３０の導電体２６０、および絶縁体２７５と重畳する領域（領域２３４、および領域２３２）は、導電体２６０、および絶縁体２７５を介しているため、金属元素の添加が抑制される。また、酸化物２３０の領域２３４、および領域２３２において、酸化物２３０中の酸素原子が、上述した上記金属元素を有する膜へ吸収されることが抑制される。
　また、上記金属元素を有する膜に、酸化物２３０の領域２３１、および領域２３１に近接する領域２３２の酸素が吸収されることで、領域２３１、および領域２３２に酸素欠損が生じる場合がある。酸化物２３０中の水素が、当該酸素欠損に入ることで、領域２３１、および領域２３２のキャリア密度は増加する。従って、酸化物２３０の領域２３１、および領域２３２は、低抵抗化される。
　ここで、上記金属元素を有する膜が、水素を吸収する特性を有する場合、酸化物２３０中の水素は、当該膜へと吸収される。従って、酸化物２３０中の不純物である水素を低減することができる。上記金属元素を有する膜は、後の工程で、酸化物２３０から吸収した水素とともに除去してもよい。
　なお、上記金属元素を有する膜は、必ずしも除去しなくともよい。例えば、上記金属元素を有する膜を絶縁化し、高抵抗化している場合は、残存させてもよい。例えば、上記金属元素を有する膜は、酸化物２３０から吸収した酸素により、酸化し、絶縁体となり、高抵抗化する場合がある。その場合、上記金属元素を有する膜は、層間膜として機能する場合がある。
　また、例えば、上記金属元素を有する膜に、導電性を有する領域が残存している場合、熱処理を行うことにより、酸化させることで、絶縁体となり、高抵抗化する。当該熱処理は、例えば、酸化性雰囲気下で行うことが好ましい。また、上記金属元素を有する膜の近傍に酸素を有する構造体がある場合、熱処理を行うことで、上記金属元素を有する膜は、当該構造体が有する酸素と反応し、酸化する場合がある。
　上記金属元素を有する膜を、絶縁体として残存させることで、層間膜および容量素子１００の誘電体として機能させることができる。当該構造とする場合、上記金属元素を有する膜は、後工程で、絶縁化させることができる程度の膜厚で設ける。例えば、上記金属元素を有する膜は、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けるとよい。なお、上記酸化性雰囲気下で熱処理を行う場合には、酸化物２３０と、上記金属元素を有する膜とが、接した状態で、窒素を含む雰囲気下において一度熱処理を行ったあとに行うと好適である。窒素を含む雰囲気下において、一度熱処理を行うことで、酸化物２３０中の酸素が上記金属元素を有する膜に拡散しやすくなる。
　また、層２４２を形成した後で、上記金属元素を有する膜が十分な導電性を有している場合、上記金属元素を有する膜の一部を除去して、トランジスタ２００のソース電極またはドレイン電極として機能する導電体を形成してもよい。当該金属元素を有する膜の膜厚を十分厚く、例えば１０ｎｍ以上２００ｎｍ以下程度にしておくことで、ソース電極またはドレイン電極として機能する導電体に十分な導電性を与えることができる。ソース電極またはドレイン電極として機能する導電体は、金属元素を有する酸化膜、または金属元素を有する窒化膜としてもよい。
　上記において、領域２３１および領域２３２を形成する方法として、酸化物２３０の領域２３１に接して、金属元素を有する膜を設けて層２４２を形成する方法を示したが、本実施の形態はこれに限られるものではない。例えば、酸化物２３０のキャリア密度を増大させ、低抵抗化させることができる元素をドーパントとして添加することによって、層２４２を形成してもよい。
　ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。また、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を添加してもよい。上述した中でもドーパントとしては、ホウ素、及びリンが好ましい。ホウ素、リンをドーパントとして用いる場合、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、設備投資を抑制することができる。上記元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
　特に、層２４２に添加する元素として、酸化物を形成しやすい元素を用いることが好ましい。このような元素としては、代表的にはホウ素、リン、アルミニウム、マグネシウム等がある。層２４２に添加された当該元素は、酸化物２３０中の酸素を奪って酸化物を形成しうる。その結果、層２４２には多くの酸素欠損が生じる。当該酸素欠損と、酸化物２３０中の水素とが結合することでキャリアが生じ、極めて低抵抗な領域となる。さらに、層２４２に添加された元素は安定な酸化物の状態で層２４２に存在するため、その後の工程で高い温度を要する処理が行われたとしても、層２４２から脱離しにくい。すなわち、層２４２に添加する元素として、酸化物を形成しやすい元素を用いることで、酸化物２３０中に高温のプロセスを経ても高抵抗化しにくい領域を形成できる。
　ドーパントの添加によって層２４２を形成する場合、例えば、絶縁体２７１、絶縁体２７０、導電体２６０、金属酸化物２５２、絶縁体２５０、酸化物２３０ｃ、および絶縁体２７５をマスクとしてドーパントを添加すればよい。これにより、酸化物２３０の当該マスクが重畳していない領域に、上記の元素を含む層２４２を形成することができる。また、絶縁体２７１、絶縁体２７０、導電体２６０、金属酸化物２５２、絶縁体２５０、酸化物２３０ｃ、および絶縁体２７５をマスクとする代わりに、ダミーゲートを形成してマスクとしてもよい。この場合、ドーパントの添加後に絶縁体２７１、絶縁体２７０、導電体２６０、金属酸化物２５２、絶縁体２５０、酸化物２３０ｃ、および絶縁体２７５を形成すればよい。
　ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
　また、層２４２に酸素欠損を形成する元素を添加して、熱処理を行うことで、チャネル形成領域として機能する領域２３４に含まれる水素を、層２４２に含まれる酸素欠損で捕獲できる場合がある。これにより、トランジスタ２００に安定な電気特性を与え、信頼性の向上を図ることができる。
　ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。
　そこで、図１５に示すように、絶縁体２５０、酸化物２３０ｂの領域２３２、および酸化物２３０ｃに接して、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含む絶縁体２７５を設けることが好ましい。つまり、絶縁体２７５が有する過剰酸素が、酸化物２３０の領域２３４へと拡散することで、酸化物２３０の領域２３４における酸素欠損を低減することができる。
　また、絶縁体２７５に過剰酸素領域を設けるには、絶縁体２７５に接する絶縁体２７３として、酸化物を、スパッタリング法により成膜するとよい。酸化物の成膜にスパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することができる。スパッタリング法を用いる場合は、例えば、対向ターゲット型のスパッタリング装置を用いて成膜することが好ましい。対向ターゲット型のスパッタリング装置は、対向するターゲット間の高電界領域に被成膜面が晒されることなく成膜できるので、被成膜面がプラズマによる損傷を受けにくく成膜することができるので、絶縁体２７３となる絶縁体の成膜時に酸化物２３０への成膜ダメージを小さくすることができるので好ましい。対向ターゲット型のスパッタリング装置を用いた成膜法を、ＶＤＳＰ（Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　ＳＰ）（登録商標）と呼ぶことができる。
　スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
　プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして、形成された膜を通過し、被成膜面と接する絶縁体２７５に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、一部のイオンは、絶縁体２７５内部まで到達する。イオンが絶縁体２７５に取り込まれることにより、イオンが取り込まれた領域が絶縁体２７５に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２７５に過剰酸素領域が形成される。
　絶縁体２７５に過剰な酸素を導入することで、絶縁体２７５中に過剰酸素領域を形成することができる。絶縁体２７５の過剰な酸素は、酸化物２３０の領域２３４に供給され、酸化物２３０の酸素欠損を補償することができる。
　なお、絶縁体２７５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを用いることが好ましい。酸化窒化シリコンなどの材料は、過剰酸素領域を形成されやすい傾向がある。一方、上述の酸化窒化シリコンなどの材料と比較して、酸化物２３０は、スパッタリング法を用いた酸化膜を、酸化物２３０上に形成したとしても、過剰酸素領域が形成しにくい傾向がある。従って、過剰酸素領域を有する絶縁体２７５を、酸化物２３０の領域２３４の周辺に設けることで、酸化物２３０の領域２３４へ、絶縁体２７５の過剰酸素を効果的に供給することができる。
　また、絶縁体２７３は、酸化アルミニウムを用いることが好ましい。酸化アルミニウムは、酸化物２３０と近接した状態で、熱処理を行うことで、酸化物２３０中の水素を引き抜く場合がある。なお、酸化物２３０と、酸化アルミニウムとの間に層２４２が設けられている場合、層２４２中の水素を酸化アルミニウムが吸収し、水素が低減された層２４２は、酸化物２３０中の水素を吸収する場合がある。図１５に示す構成では、導電体２４０ｂを形成する前に、酸化アルミニウムが層２４２ｂから水素を吸収することができる。従って、酸化物２３０中の水素濃度を低減することができる。また、絶縁体２７３と、酸化物２３０とを近接した状態で熱処理を行うことで、絶縁体２７３から酸化物２３０、絶縁体２２４、または絶縁体２２２に酸素を供給できる場合がある。
　上記構成、または上記工程を組み合わせることで、酸化物２３０の選択的な低抵抗化を行うことができる。
　つまり、酸化物２３０に低抵抗領域を形成する際に、ゲート電極として機能する導電体２６０、および絶縁体２７５をマスクとすることで、自己整合的に酸化物２３０は低抵抗化する。そのため、複数のトランジスタ２００を同時に形成する場合、トランジスタ間の電気特性バラつきを小さくすることができる。また、トランジスタ２００のチャネル長は、導電体２６０の幅、または絶縁体２７５の成膜膜厚により決定され、導電体２６０の幅を最小加工寸法とすることにより、トランジスタ２００の微細化が可能となる。
　以上より、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
　また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。また、チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、トランジスタ２００は、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
　以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
　以下では、本実施の形態に示す半導体装置の層２０に対応する層の詳細な構成について説明する。以下において、特段の記載を行わない場合、トランジスタ７００の詳細な構成についてもトランジスタ２００の詳細な構成の記載を参酌するものとする。
　導電体２０３は、図１２（Ａ）、および図１３（Ａ）に示すように、チャネル幅方向に延伸されており、導電体２０５に電位を印加する配線として機能する。なお、導電体２０３は、絶縁体２１２に埋め込まれて設けることが好ましい。
　導電体２０５ａは、酸化物２３０および導電体２６０ａと、導電体２０５ｂは、酸化物２３０および導電体２６０ｂと、重なるように配置する。また、導電体２０５ａは導電体２０３ａの上に、導電体２０５ｂは導電体２０３ｂの上に、接して設けるとよい。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。
　ここで、導電体２６０は、第１のゲート（フロントゲートともいう。）電極として機能する場合がある。また、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００の閾値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体２０３上に導電体２０５を設けることで、第１のゲート電極、および配線としての機能を有する導電体２６０と、導電体２０３との距離を適宜設計することが可能となる。つまり、導電体２０３と導電体２６０の間に絶縁体２１４および絶縁体２１６などが設けられることで、導電体２０３と導電体２６０の間の寄生容量を低減し、導電体２０３と導電体２６０の間の絶縁耐圧を高めることができる。
　また、導電体２０３と導電体２６０の間の寄生容量を低減することで、トランジスタ２００のスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体２０３と導電体２６０の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を厚くすることが好ましい。なお、導電体２０３の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
　なお、導電体２０５は、図１２（Ａ）に示すように、酸化物２３０、および導電体２６０と重なるように配置する。また、導電体２０５は、酸化物２３０における領域２３４よりも、大きく設けるとよい。特に、図１３（Ａ）に示すように、導電体２０５ａは、酸化物２３０の領域２３４ａのチャネル幅方向の端部よりも外側の領域に延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面において、導電体２０５ａと、導電体２６０ａとは、絶縁体を介して重畳していることが好ましい。なお、図１３（Ａ）はトランジスタ２００ａを示しているが、トランジスタ２００ｂについても同様である。
　上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
　つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して第１の導電体が形成され、さらに内側に第２の導電体が形成されている。ここで、第１の導電体および第２の導電体の上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２０５の第１の導電体および導電体２０５の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体２０５、または導電体２０３の第１の導電体は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　導電体２０５、または導電体２０３の第１の導電体が酸素の拡散を抑制する機能を持つことにより、導電体２０５、または導電体２０３の第２の導電体が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５、または導電体２０３の第１の導電体としては、上記導電性材料を単層または積層とすればよい。これにより、水素、水などの不純物が、導電体２０３、および導電体２０５を通じて、トランジスタ２００側に拡散するのを抑制することができる。
　また、導電体２０５の第２の導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５の第２の導電体を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、導電体２０３の第２の導電体は、配線として機能するため、導電体２０５の第２の導電体より導電性が高い導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２０３の第２の導電体は積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　特に、導電体２０３に、銅を用いることが好ましい。銅は抵抗が小さいため、配線等に用いることが好ましい。一方、銅は拡散しやすいため、酸化物２３０に拡散することで、トランジスタ２００の電気特性を低下させる場合がある。そこで、例えば、絶縁体２１４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いることで、銅の拡散を抑えることができる。
　また、図１２等では、トランジスタ２００ａとトランジスタ２００ｂにそれぞれ、バックゲートとして機能する導電体２０５ａ、導電体２０５ｂを設けたが、本実施の形態に係る半導体装置はこれに限られるものではない。トランジスタ２００ａとトランジスタ２００ｂでバックゲートをそれぞれ独立して制御する必要がない場合、同一の導電層でトランジスタ２００ａのバックゲートとトランジスタ２００ｂのバックゲートを兼ねることができる。例えば、図２１に示すように、導電体２０５ａおよび導電体２０５ｂの代わりに導電体２０５ｃを設ける構成にすればよい。導電体２０５ｃは、トランジスタ２００ａのバックゲートおよびトランジスタ２００ｂのバックゲートとして機能する。トランジスタ２００ａおよびトランジスタ２００ｂのバックゲートを個別で設ける場合、当該バックゲートをパターニングするために、バックゲート間に間隔を設ける必要があるが、トランジスタ２００ａおよびトランジスタ２００ｂのバックゲートを同一の導電層で設けることにより、当該間隔を設ける必要がない。よって、メモリセル６００ａ及びメモリセル６００ｂの占有面積を低減し、本実施の形態に係る半導体装置をさらに高集積化することができる。また、導電体２０５ｃの下に配線ＢＧＬとして機能する導電体２０３ｃを設けてもよい。なお、導電体２０５ｃは、導電体２０５と同様の構成を有し、導電体２０５の記載を参酌することができる。また、導電体２０３ｃは、導電体２０３と同様の構成を有し、導電体２０３の記載を参酌することができる。
　また、図２１に示す半導体装置では、導電体２０５ｃの側面の一が絶縁体２７５ａの側面の一と概略重なり、導電体２０５ｃの側面の一が絶縁体２７５ｂの側面の一と概略重なるように、配置しているが、本実施の形態に係る半導体装置はこれに限られるものではない。例えば、図２２に示すように、導電体２０５ｃの側面の一が導電体２６０ａの側面の一と概略重なり、導電体２０５ｃの側面の一が導電体２６０ｂの側面の一と概略重なるように、配置してもよい。言い換えると、図２２では、導電体２０５ｃのトランジスタ２００のチャネル長方向の長さが、図２１に示す導電体２０５ｃよりも短くなっている。図２２に示すように、導電体２０５ｃを設けることにより、図２１に示すトランジスタ２００ａおよびトランジスタ２００ｂより、導電体２０５ｃの側面の一と領域２３１ａの距離、および導電体２０５ｃの側面の一と領域２３１ｃの距離を、大きくし、これらの間に発生する寄生容量やリーク電流を低減することができる。
　なお、導電体２０５、絶縁体２１４、および絶縁体２１６は必ずしも設けなくともよい。その場合、導電体２０３の一部が第２のゲート電極として機能することができる。
　絶縁体２１０、絶縁体２１４、および絶縁体２８２は、水または水素などの不純物が、基板側または絶縁体２８４側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１０、絶縁体２１４、および絶縁体２８２は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２１０、および絶縁体２８２として酸化アルミニウムなどを用い、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０および絶縁体２１４よりも基板側からトランジスタ２００側に拡散することを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１０および絶縁体２１４よりも基板側に、拡散することを抑制することができる。または、水素、水などの不純物が、絶縁体２８２よりも絶縁体２８４側からトランジスタ２００側に拡散することを抑制することができる。
　また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電体２０３と導電体２０５の間に絶縁体２１４を設けることができる。ここで、導電体２０３の第２の導電体に銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
　また、層間膜として機能する絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁体２８４は、絶縁体２１０、または絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　例えば、絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁体２８４として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　絶縁体２２０、絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。また、トランジスタ７００に設けられる絶縁体７２４も、絶縁体２２４と同様にゲート絶縁体としての機能を有する。なお、本実施の形態では、絶縁体２２４と絶縁体７２４は分離されているが、絶縁体２２４と絶縁体７２４がつながっていてもよい。
　ここで、酸化物２３０と接する絶縁体２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。
　絶縁体２２２が、酸素の拡散を抑制する機能を有することで、絶縁体２２４が有する過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
　絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ−ｋ材料の絶縁体と絶縁体２２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流を得られる。
　また、酸化物２３０は、領域２３１、領域２３２、および領域２３４を有する。なお、領域２３１の少なくとも一部は、絶縁体２７３と近接する領域を有する。また、領域２３２は、少なくとも、絶縁体２７５と重畳する領域を有する。
　なお、トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネル形成領域として機能する。領域２３１と、領域２３４の間に領域２３２を有することで、トランジスタ２００において、オン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。
　トランジスタ２００において、領域２３２を設けることで、ソース領域およびドレイン領域として機能する領域２３１と、チャネルが形成される領域２３４との間に高抵抗領域が形成されないため、トランジスタのオン電流、および移動度を大きくすることができる。また、領域２３２を有することで、チャネル長方向において、ソース領域およびドレイン領域と、第１のゲート電極（導電体２６０）とが重ならないため、両者の間で不要な容量が形成されることを抑制できる。また、領域２３２を有することで、非導通時のリーク電流を小さくすることができる。
　つまり、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。例えば、トランジスタ２００をオフ電流が小さくなる構成とし、トランジスタ７００をオン電流が大きくなる構成にすることができる。
　酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０ａは酸化物２３０ｃａの上面に接して、絶縁体２５０ｂは酸化物２３０ｃｂの上面に接して、配置することが好ましい。絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３、または３．０×１０２０ａｔｏｍｓ／ｃｍ３である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下の範囲が好ましい。
　絶縁体２５０として具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２５０として加熱により酸素が放出される絶縁体を、酸化物２３０ｃの上面に接して設けることにより、絶縁体２５０から、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、金属酸化物２５２を設けてもよい。従って、金属酸化物２５２は、絶縁体２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物２５２を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つまり、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体２６０の酸化を抑制することができる。
　なお、金属酸化物２５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、金属酸化物２５２として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、金属酸化物２５２の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、金属酸化物２５２は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物２５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　トランジスタ２００において、金属酸化物２５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁体の一部として機能する金属酸化物とを積層して設けてもよい。
　金属酸化物２５２を有することで、ゲート電極として機能する場合は、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。または、ゲート絶縁体として機能する場合は、絶縁体２５０と、金属酸化物２５２との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。従って、絶縁体２５０、および金属酸化物２５２との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　具体的には、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物２５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結晶化しにくいため好ましい。なお、金属酸化物２５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　第１のゲート電極として機能する導電体２６０ａは、導電体２６０ａａ、および導電体２６０ａａ上の導電体２６０ａｂを有する。また、第１のゲート電極として機能する導電体２６０ｂは、導電体２６０ｂａ、および導電体２６０ｂａ上の導電体２６０ｂｂを有する。導電体２６０ａは、導電体２０５の第１の導電体と同様に、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０、および金属酸化物２５２が有する過剰酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、図１３（Ａ）に示すように、導電体２０５が、酸化物２３０のチャネル幅方向の端部よりも外側の領域に延伸している場合、導電体２６０は、当該領域において、絶縁体２５０を介して、導電体２０５と重畳していることが好ましい。つまり、酸化物２３０の側面の外側において、導電体２０５と、絶縁体２５０と、導電体２６０とは、積層構造を形成することが好ましい。
　上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２３０に形成されるチャネル形成領域を覆うことができる。
　つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域を電気的に取り囲むことができる。
　また、導電体２６０ａｂの上にバリア膜として機能する絶縁体２７０ａを、導電体２６０ｂｂの上にバリア膜として機能する絶縁体２７０ｂを、配置してもよい。絶縁体２７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２７０よりも上方から拡散する酸素で導電体２６０が酸化するのを抑制することができる。また、絶縁体２７０よりも上方から拡散する水または水素などの不純物が、導電体２６０および絶縁体２５０を介して、酸化物２３０に混入することを抑制することができる。
　また、絶縁体２７０ａの上にハードマスクとして機能する絶縁体２７１ａを、絶縁体２７０ｂの上にハードマスクとして機能する絶縁体２７１ｂを、配置することが好ましい。絶縁体２７１を設けることで、導電体２６０の加工の際、導電体２６０の側面が概略垂直、具体的には、導電体２６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。導電体２６０をこのような形状に加工することで、次に形成する絶縁体２７５を所望の形状に形成することができる。
　なお、絶縁体２７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア膜としての機能を兼ねさせてもよい。その場合、絶縁体２７０は設けなくともよい。
　バッファ層として機能する絶縁体２７５ａは、酸化物２３０ｃａの側面、絶縁体２５０ａの側面、金属酸化物２５２ａの側面、導電体２６０ａの側面、および絶縁体２７０ａの側面に接して設ける。また、バッファ層として機能する絶縁体２７５ｂは、酸化物２３０ｃｂの側面、絶縁体２５０ｂの側面、金属酸化物２５２ｂの側面、導電体２６０ｂの側面、および絶縁体２７０ｂの側面に接して設ける。
　絶縁体２７５ａは、酸化物２３０ｃａ、絶縁体２５０ａ、金属酸化物２５２ａ、導電体２６０ａ、絶縁体２７０ａ、および絶縁体２７１ａを覆って、絶縁膜を成膜し、当該絶縁膜を異方性エッチング（例えば、ドライエッチング処理など）することで形成することができる。絶縁体２７５ｂも絶縁体２７５ａと同時に形成することができる。
　例えば、絶縁体２７５として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　また、絶縁体２７５は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２７５として、酸化物２３０ｃ、および絶縁体２５０と接して設けることで、絶縁体２５０から、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２７５中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体１３０は、比誘電率の大きい絶縁体を用いることが好ましく、絶縁体２２２などに用いることができる絶縁体を用いればよい。例えば、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。また、絶縁体１３０は、単層構造であってもよいし、積層構造であってもよい。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウムおよび酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このような積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００とすることができる。
　図１２（Ａ）（Ｂ）に示すように、上面視において、絶縁体１３０の側面は、導電体１２０の側面と一致しているが、これに限られるものではない。例えば、絶縁体１３０をパターン形成せずに、絶縁体１３０がトランジスタ２００ａ、トランジスタ２００ｂおよびトランジスタ７００を覆う構成にしてもよい。
　導電体１２０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体１２０は積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、図１４に示すように、絶縁体１３０ａおよび導電体１２０ａは、酸化物２３０の側面まで覆って設けられることが好ましい。このような構成にすることで、酸化物２３０の側面方向でも容量素子１００ａを形成することができるので、容量素子１００ａの単位面積当たりの電気容量を大きくすることができる。なお、図示していないが、容量素子１００ｂの絶縁体１３０ｂおよび導電体１２０ｂも、容量素子１００ａの絶縁体１３０ａおよび導電体１２０ａと同様に設けられることが好ましい。
　また、絶縁体１３０および導電体１２０の一部が、絶縁体２７１と重なるように、設けられることが好ましい。これにより、領域２３１ａ（領域２３１ｃ）の絶縁体２７５側の端部まで容量素子の電極として機能させることができる。ここで、絶縁体２７５が形成されているので、導電体１２０と導電体２６０の寄生容量を低減することができる。
　絶縁体２７３は、絶縁体２７５ａ、絶縁体２７５ｂ、絶縁体２７１ａ、絶縁体２７１ｂ、層７４２、絶縁体７７５、絶縁体７７１、導電体１２０ａ、および導電体１２０ｂ上に設けられることが好ましい。絶縁体２７３をスパッタリング法で成膜することで、絶縁体２７５、および絶縁体７７５へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物２３０、および酸化物７３０中に酸素を供給することができる。また、絶縁体２７３を、酸化物２３０の層２４２ｃ、および酸化物７３０の層７４２上に設けることで、酸化物２３０、および酸化物７３０中の水素を、絶縁体２７３へと引き抜くことができる。
　例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。
　また、絶縁体２７３の上に、絶縁体２７４を設ける。絶縁体２７４は、バリア性を有し、水素濃度が低減された膜を用いることが好ましい。例えば、絶縁体２７４としては、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコンなどを用いるとよい。バリア性を有する絶縁体２７３と、バリア性を有する絶縁体２７４を設けることで、層間膜など、他の構造体から不純物がトランジスタ２００へ拡散することを抑制することができる。
　また、絶縁体２７４の上に、層間膜として機能する絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。なお、絶縁体２８０の上に絶縁体２１０と同様の絶縁体２８２を設けてもよい。絶縁体２８２をスパッタリング法で成膜することで、絶縁体２８０の不純物を低減することができる。また、絶縁体２８２を設ける場合、絶縁体２７３および絶縁体２７４のいずれか一方または両方を設けない構成にしてもよい。また、絶縁体２８２上に絶縁体２８０と同様の絶縁体２８４を設けてもよい。
　また、絶縁体２８４、絶縁体２８２、絶縁体２８０、絶縁体２７４、および絶縁体２７３に形成された開口に、導電体２４０ａ、導電体２４０ｂ、導電体２４０ｃ、導電体７４０ａ、および導電体７４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０ａを挟んで対向して設け、導電体２４０ｂおよび導電体２４０ｃは、導電体２６０ｂを挟んで対向して設ける。導電体７４０ａおよび導電体７４０ｂは、導電体７６０を挟んで対向して設ける。なお、導電体２４０ａ、導電体２４０ｂ、導電体２４０ｃ、導電体７４０ａ、および導電体７４０ｂの上面は、絶縁体２８４の上面と、同一平面上としてもよい。
　なお、絶縁体２８４、絶縁体２８２、絶縁体２８０、絶縁体２７４、絶縁体２７３、および絶縁体２７５の開口の内壁に接して導電体２４０ｂが形成されている。当該開口の底部の少なくとも一部には酸化物２３０の領域２３１ｂが位置しており、導電体２４０ｂが領域２３１ｂと接する。導電体７４０ａ、および導電体７４０ｂについても同様である。また、導電体２４０ａは導電体１２０ａと接し、導電体２４０ｃは導電体１２０ｂと接する。
　図１２（Ｂ）、図１５に示すように、導電体２４０ｂは、導電体２６０ａと導電体２６０ｂの間に配置される。ここで、導電体２４０ｂは、絶縁体２７５ａおよび絶縁体２７５ｂの側面のいずれか一方または両方と接する領域を有することが好ましい。このとき、導電体２４０ｂを埋め込む開口において、絶縁体２７３が、絶縁体２７５ａおよび絶縁体２７５ｂの側面のいずれか一方または両方と接する領域を有することが好ましい。
　導電体２４０ｂを埋め込む開口を形成するには、絶縁体２８０、絶縁体２７４、絶縁体２７３の開口形成時に、絶縁体２７５のエッチング速度が、絶縁体２７３のエッチング速度に比べて著しく小さい開口条件とすることが好ましい。絶縁体２７５のエッチング速度を１とすると、絶縁体２７３のエッチング速度は５以上が好ましく、より好ましくは１０以上である。ここで、絶縁体２７５として用いる絶縁性材料は、上記のエッチング速度を満たすように、エッチング条件および絶縁体２７３として用いる絶縁性材料に合わせて適宜選択することが好ましい。例えば、絶縁体２７５として用いる絶縁性材料として、上記の絶縁性材料だけでなく、絶縁体２７０に用いることができる絶縁性材料を用いてもよい。
　また、絶縁体２７３および絶縁体２７４を設けない構成とする場合には、当該開口の形成時に、絶縁体２７５のエッチング速度が、絶縁体２８０のエッチング速度に比べて著しく小さい開口条件とすることが好ましく、絶縁体２７５のエッチング速度を１とすると、絶縁体２８０のエッチング速度は５以上が好ましく、より好ましくは１０以上である。
　このように導電体２４０ｂを埋め込む開口を形成することで、当該開口の形成時に絶縁体２７５ａおよび絶縁体２７５ｂがエッチングストッパーとして機能するので、当該開口が導電体２６０ａ及び導電体２６０ｂに達することを防ぐことができる。よって、導電体２４０ｂ、およびそれを埋め込む開口を、自己整合的に形成することができる。例えば、図２３に示すように、導電体２４０ａ、導電体２４０ｂ、および導電体２４０ｃを形成する開口がトランジスタ２００ｂ側にずれて形成されても、導電体２４０ｂと導電体２６０ｂは接触しない。また、導電体２４０ｂを形成する開口のトランジスタ２００のチャネル長方向の幅を、絶縁体２７５ａと絶縁体２７５ｂの距離より大きくすることで、図２３に示すように、当該開口の位置がずれて形成されても導電体２４０ｂは層２４２ｂと十分なコンタクトを取ることができる。なお、ここで、絶縁体２７１ａおよび絶縁体２７１ｂにも、絶縁体２７５と同じ絶縁性材料を用いて、絶縁体２７１ａおよび絶縁体２７１ｂもエッチングストッパーとして機能させてもよい。
　よって、トランジスタ２００ａおよびトランジスタ２００ｂのコンタクト部（導電体２４０ｂ）と、トランジスタ２００ａのゲートと、トランジスタ２００ｂのゲートと、の位置合わせのマージンを広くすることができ、これらの構成の間隔を小さく設計することができる。以上のようにして、上記半導体装置の微細化および高集積化を図ることができる。
　また、図１３（Ｂ）に示すように、導電体２４０ｂは、層２４２ｂを介して、酸化物２３０の側面と重畳することが好ましい。特に、導電体２４０ｂは、酸化物２３０のチャネル幅方向と交わる側面において、Ａ５側の側面、およびＡ６側の側面の双方または一方と重畳することが好ましい。このように、導電体２４０ｂが、ソース領域またはドレイン領域となる領域２３１ｂにおいて、酸化物２３０の側面と重畳する構成とすることで、導電体２４０ｂとトランジスタ２００のコンタクト部の投影面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体２４０ｂとトランジスタ２００の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。なお、図１３（Ｂ）では、導電体２４０ｂのチャネル幅方向の長さは、酸化物２３０のチャネル幅方向の長さより大きいが、本実施の形態に示す半導体装置はこれに限られるものではなく、例えば、導電体２４０ｂのチャネル幅方向の長さが、酸化物２３０のチャネル幅方向の長さと同程度になる構成にしてもよい。
　また、導電体７４０ａ、および導電体７４０ｂも上記の導電体２４０ｂと同様の構成にすることができる。
　導電体２４０、および導電体７４０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０、および導電体７４０は積層構造としてもよい。
　ここで、例えば、絶縁体２８４、絶縁体２８２、絶縁体２８０、絶縁体２７４、および絶縁体２７３に開口を形成する際に、酸化物２３０において、領域２３１の低抵抗化した領域が除去され、低抵抗化していない酸化物２３０が露出する場合がある。その場合、導電体２４０の酸化物２３０と接する導電体（以下、導電体２４０の第１の導電体ともいう。）に用いる導電体として、金属膜、金属元素を有する窒化膜、または金属元素を有する酸化膜を用いるとよい。つまり、低抵抗化していない酸化物２３０と導電体２４０の第１の導電体とが接することで、金属化合物、または酸化物２３０に酸素欠損が形成され、酸化物２３０の領域２３１が、低抵抗化する。従って、導電体２４０の第１の導電体と接する酸化物２３０を低抵抗化することで、酸化物２３０と導電体２４０とのコンタクト抵抗を低減することができる。従って、導電体２４０の第１の導電体は、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、などの金属元素を含むことが好ましい。導電体７４０も同様の構造にすればよい。
　また、導電体２４０、および導電体７４０を積層構造とする場合、絶縁体２８４、絶縁体２８２、絶縁体２８０、絶縁体２７４、および絶縁体２７３と接する導電体には、導電体２０５の第１の導電体などと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８４より上層から水素、水などの不純物が、導電体２４０、および導電体７４０を通じて酸化物２３０および酸化物７３０に混入するのを抑制することができる。
　なお、導電体２４０、および導電体７４０を設ける開口において、当該開口の内壁を、酸素や水素に対してバリア性のある絶縁体が覆っている構成にしてもよい。ここで、酸素や水素に対してバリア性のある絶縁体としては、絶縁体２１４と同様の絶縁体を用いればよく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、絶縁体２８０などから水素、水などの不純物が、導電体２４０および導電体７４０を通じて酸化物２３０、および酸化物７３０に混入するのを抑制することができる。また、当該絶縁体は、例えばＡＬＤ法またはＣＶＤ法などを用いて成膜することで被覆性良く成膜することができる。
　また、図示しないが、導電体２４０、および導電体７４０の上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、導電体２０３などと同様に、絶縁体に設けられた開口に埋め込むように形成してもよい。
　また、絶縁体２８４上に、絶縁体１５０を設けてもよい。絶縁体１５０は、絶縁体２８０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　また、絶縁体１５０に形成された開口に導電体１１２を設けることが好ましい。導電体１１２はトランジスタ２００、トランジスタ７００、容量素子１００などの配線として機能する。
　導電体１１２には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図９に示すように、導電体１１２は２層以上の積層構造にすればよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。なお、導電体１１２は、これに限定されず、例えば単層構造にしてもよい。
　以上のような構成で、上記実施の形態に示す半導体装置を形成することで、１４ｎｍ世代以降のプロセスルールにも対応して、半導体装置の、微細化、高集積化を図ることができる。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。以下において、特段の記載を行わない場合、トランジスタ２００に用いることができる構成材料は、トランジスタ７００に用いることができるものとする。
　以下に示す構成材料の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、当該構成材料の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行う、などで、除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、当該構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
＜＜基板＞＞
　トランジスタ２００およびトランジスタ７００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
　また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。すなわち、丈夫な半導体装置を提供することができる。
　可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
　また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　例えば、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めることができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の適切な添加量を調整することができる。
　例えば、ゲート絶縁体の一部として機能する絶縁体２２４および絶縁体２５０は、過剰酸素領域を有する絶縁体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
　また、例えば、ゲート絶縁体の一部として機能する絶縁体２２２において、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を含む絶縁体を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　例えば、絶縁体２２０には、熱に対して安定である酸化シリコンまたは酸化窒化シリコンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高い膜との積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域との間のリーク電流を抑制することができる。
　絶縁体２１２、絶縁体２１６、絶縁体２７１、絶縁体２７５、絶縁体２８０、および絶縁体２８４は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　絶縁体２１０、絶縁体２１４、絶縁体２７０、絶縁体２７３、および絶縁体２８２としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体２７０および絶縁体２７３としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　導電体２６０、導電体２０３、導電体２０５、および導電体２４０としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　上記の金属のいずれか一又は複数を、金属酸化物の主成分として用いることができる。また、前述の層２４２に含まれる金属は、金属酸化物の主成分として用いられている金属とは異なる金属を選択することができる。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
　続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
　なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　ここで、金属酸化物の電気伝導の仮説の一例について説明する。
　固体中の電気伝導は、散乱中心と呼ばれる散乱源によって阻害される。例えば、単結晶シリコンの場合、格子散乱とイオン化不純物散乱が、主な散乱中心であることが知られている。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の阻害要因がなく、キャリアの移動度は高い。
　上記のことは、金属酸化物に対しても、あてはまると推測される。例えば、化学量論的組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損ＶＯが多く存在すると考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。
　また、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む金属化合物では、過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取ることで、Ｏ−やＯ２−になる。Ｏ−やＯ２−となった過剰酸素が散乱中心になる可能性がある。
　以上のことから、金属酸化物が、化学量論的組成を満たす酸素を含む本質的な状態を有する場合、キャリアの移動度は高いと考えられる。
　インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、とくに、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。これは、大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギーが緩和されるためと考えられる。
　なお、小さな結晶同士が連結する領域においては、該領域の歪みエネルギーを緩和するために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。
　また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　また、トランジスタの半導体に用いる金属酸化物として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜が挙げられる。しかしながら、単結晶金属酸化物の薄膜または多結晶金属酸化物の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
　２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
　また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
　非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
　金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、金属酸化物を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（非特許文献７参照。）。
　また、金属酸化物を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
　ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する金属酸化物を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜半導体装置の変形例＞
　以下では、図２４乃至図２７を用いて、本発明の一態様に係る半導体装置の一例について説明する。
　図２４、図２５、および図２６に示す半導体装置は、トランジスタ２００において、絶縁体２７５ではなく絶縁体２７２が設けられている点においで、図１２乃至図１５に示す半導体装置と異なる。なお、その他の構成の記載については、図１２乃至図１５に示す半導体装置に係る記載を参酌することができる。また、図示しないが、トランジスタ７００も同様に絶縁体７７５の代わりに絶縁体２７２相当の絶縁体が設けられている。
　図２４（Ａ）は、メモリセル６００を有する半導体装置の上面図である。また、図２４（Ｂ）、図２５は当該半導体装置の断面図である。ここで、図２４（Ｂ）は、図２４（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００ａおよびトランジスタ２００ｂのチャネル長方向の断面図でもある。また、図２５は、図２４（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００ａのチャネル幅方向の断面図でもある。なお、図２４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図２４（Ａ）のＡ５−Ａ６の一点鎖線で示す部位の断面は、図１３（Ｂ）に示す構造と同じである。また図２４（Ｂ）において破線で囲む、領域２３９の拡大図を図２６に示す。
　絶縁体２７２は、酸化物２３０ｃの側面、絶縁体２５０の側面、金属酸化物２５２の側面、導電体２６０の側面、および絶縁体２７０の側面に接して設ける。ここで、絶縁体２７２は、バッファ層としての機能を有する。なお、絶縁体２７２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いてもよい。その場合、絶縁体２７２はバリア層としての機能も有する。
　例えば、絶縁体２７２として、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法を用いることで、緻密な薄膜を成膜することができる。絶縁体２７２は、例えば、酸化アルミニウム、または酸化ハフニウムなどを用いることが好ましい。絶縁体２７２として、ＡＬＤ法を用いて酸化アルミニウムを設ける場合、絶縁体２７２の膜厚は、０．５ｎｍ以上３．０ｎｍ以下とすることが好ましい。
　絶縁体２７２を設けることで、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体で、絶縁体２５０、金属酸化物２５２、および導電体２６０の側面を覆うことができる。従って、絶縁体２５０、および金属酸化物２５２の端部などから酸化物２３０に水素、水などの不純物が混入するのを抑制することができる。そのため、酸化物２３０と、絶縁体２５０との界面における酸素欠損の形成が抑制され、トランジスタ２００の信頼性を向上させることができる。つまり、絶縁体２７２は、ゲート電極およびゲート絶縁体の側面を保護するサイドバリアとしての機能を有する。
　また、上記のような材料を絶縁体２７２に用いることで、比較的容易に、導電体２４０ｂ、導電体７４０ａ、または導電体７４０ｂを、トランジスタ２００ａ、トランジスタ２００ｂ、またはトランジスタ７００のゲートと、短絡させずに、自己整合的に形成することができる。これにより、トランジスタ２００ａ、トランジスタ２００ｂ、またはトランジスタ７００の占有面積を縮小することができるので、さらにメモリセルアレイの微細化および高集積化を図ることができる。
　また、上記実施の形態において、図４に示すように、メモリセルアレイを含む層２０を複数積層して配置する場合、図２７に示すように、トランジスタ７００、メモリセル６００ａ、メモリセル６００ｂを含む層６１０を積層して配置してもよい。図２７では、層６１０を第１層から第Ｎ層まで積層している。図２７に示すように、複数のセルアレイを積層することにより、セルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄセルアレイを構成することができる。
　本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、本発明の一態様の半導体装置１０を電子部品に適用する例について説明する。なお、電子部品は、半導体パッケージ、またはＩＣパッケージともいう。半導体パッケージの一つに、複数の半導体チップ（集積回路）を１つのパッケージに実装したＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）が知られている。
　図２８（Ａ）に、半導体装置３００の斜視図を示す。図２８（Ｂ）は半導体装置３００の上面図である。半導体装置３００は電子部品であり、ＭＣＭでもある。半導体装置３００は、パッケージ基板３０２（プリント基板）上にインターポーザ３０１が設けられ、インターポーザ３０１上にＣＰＵ３０３、ＧＰＵ３０４、および複数の半導体装置１０が設けられている。本実施の形態では、半導体装置１０の一例として、複数のセルアレイを積層して形成した広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）を示している。
　なお、本実施の形態では、インターポーザ３０１上に設ける集積回路（半導体チップ）として、ＣＰＵ、ＧＰＵ、およびメモリ（記憶装置）を例示しているが、これら以外の集積回路を用いることもできる。
　パッケージ基板３０２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ３０１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ３０１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ３０１は、インターポーザ３０１上に設けられた集積回路をパッケージ基板３０２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ３０１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板３０２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ３０１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路を作製するよりも低いコストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＭＣＭでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　図２９（Ａ）乃至（Ｃ）は、図２８（Ｂ）に一点鎖線で示したＡ１−Ａ２間に相当する断面図である。図２９（Ａ）および（Ｂ）は、本発明の一態様の半導体装置１０を用いた半導体装置３００の断面図である。
　まず、従来例の半導体装置３００ｐについて説明する。図２９（Ｃ）は、従来例の半導体装置３００ｐを説明するための断面図である。半導体装置３００ｐは、ＣＰＵ３０３（図２９（Ｃ）に図示せず。）、ＧＰＵ３０４、および半導体装置１０ｐを有する。半導体装置１０ｐは、半導体装置１０に相当する。
　図２９（Ｃ）において、パッケージ基板３０２上に複数のバンプ３１１を介してインターポーザ３０１が設けられている。また、ＣＰＵ３０３（図２９（Ｃ）に図示せず。）、ＧＰＵ３０４、および半導体装置１０ｐは、それぞれが異なるバンプ３１２を介してインターポーザ３０１上に設けられている。なお、バンプ３１２はバンプ３１１よりも小さい。バンプ３１１およびバンプ３１２は、金（Ａｕ）、ニッケル（Ｎｉ）、インジウム（Ｉｎ）、錫（Ｓｎ）などを含む導電性材料を用いて形成される。例えば、バンプとして半田を用いる場合がある。
　半導体装置１０ｐは、半導体装置２５ａ、半導体装置２５ｂ、半導体装置２５ｃ、および半導体装置３５を有する。半導体装置２５ａ、半導体装置２５ｂ、および半導体装置２５ｃはそれぞれがセルアレイを有し、半導体装置３５は半導体装置２５ａ、半導体装置２５ｂ、および半導体装置２５ｃを制御するための論理回路などを有する。半導体装置２５ａ、半導体装置２５ｂ、半導体装置２５ｃ、および半導体装置３５はそれぞれがシリコン基板を用いて形成さている。
　半導体装置２５ａは複数のバンプを介して半導体装置３５上に重ねて設けられている。半導体装置２５ｂは複数のバンプを介して半導体装置２５ａ上に重ねて設けられている。半導体装置２５ｃは複数のバンプを介して半導体装置２５ｂ上に重ねて設けられている。半導体装置２５ａ、半導体装置２５ｂ、半導体装置２５ｃ、および半導体装置３５は、それぞれにＴＳＶ３１３が設けられている。半導体装置２５ａ、半導体装置２５ｂ、および半導体装置２５ｃは、ＴＳＶ３１３およびバンプ３１２を介して半導体装置３５と電気的に接続されている。また、半導体装置３５はＴＳＶ３１３およびバンプ３１２を介してインターポーザ３０１と電気的に接続している。
　半導体装置１０ｐは、半導体装置２５ａ、半導体装置２５ｂ、半導体装置２５ｃ、および半導体装置３５それぞれがバンプ３１２を介して積層されているため、厚くなり易い。すなわち半導体装置３００ｐの薄型化が難しい。また、ＴＳＶ３１３を多用する必要があるため、製造コストの増加や、歩留まりの低下などが生じ易かった。
　次に、本発明の一態様の半導体装置１０を用いた半導体装置３００について説明する。半導体装置３００は、半導体装置１０ｐに換えて半導体装置１０を用いる点が半導体装置３００ｐと異なる。半導体装置１０は、層２０＿１、層２０＿２、層２０＿３、および層３０を有する。層２０＿１、層２０＿２、および層２０＿３はそれぞれがセルアレイを有し、層３０は層２０＿１、層２０＿２、および層２０＿３を制御するための論理回路などを有する。層３０として上記実施の形態に示した半導体基板を用いることができる。なお、半導体装置１０については上記実施の形態で説明しているので、本実施の形態での詳細な説明は省略する。
　図２９（Ａ）は、層３０をシリコン基板を用いて形成した半導体装置１０の例を示している。層２０＿１は層３０上に設けられ、層２０＿２は層２０＿１上に設けられ、層２０＿３は層２０＿２上に設けられている。層２０＿１、層２０＿２、および層２０＿３は、それぞれが薄膜プロセスを用いて形成されている。このため、層３０と層２０＿１の間、層２０＿１と層２０＿２の間、層２０＿２と層２０＿３の間に隙間ができず、半導体装置１０を薄くすることができる。すなわち半導体装置３００は薄型化が容易である。また、層２０＿１、層２０＿２、および層２０＿３では、ＴＳＶ３１３やバンプ３１２を設ける必要がないため、製造コストの低減および製造歩留まりの向上を図ることができる。また、半導体装置１０は、半導体装置１０ｐと比較してシリコン基板の使用を無くす、または減らすことが出来るため、半導体装置１０ｐよりも製造コストを低減できる。
　図２９（Ｂ）は、層２０＿１、層２０＿２、および層２０＿３と同様に、層３０も薄膜プロセスを用いて形成した半導体装置１０の例を示している。図２９（Ｂ）に示す半導体装置１０では、層３０をインターポーザ３０１上に直接形成するため、図２９（Ａ）で層３０とインターポーザ３０１の間に設けていたバンプ３１２を省略することができる。よって、図２９（Ａ）に示した半導体装置３００よりも、さらに薄型化しやすく、製造コストの低減および製造歩留まりの向上を図ることができる。
　図３０（Ａ）および（Ｂ）は、図２８（Ｂ）に一点鎖線で示したＡ１−Ａ２間に相当する断面図である。
　半導体装置３００の上にヒートシンク３６０（放熱板）を設ける場合は、図３０（Ａ）に示すように、インターポーザ上に設けられた集積回路の高さを揃えることが好ましい。具体的には、インターポーザ上の半導体装置１０の高さｈ１と、インターポーザ上のＧＰＵ３０４およびＣＰＵ３０３（図３０（Ａ）に図示せず。）の高さｈ２を略等しくすることが好ましい。インターポーザ上に設けられた集積回路の高さを揃えることで、全ての集積回路をヒートシンク３６０と確実に接触させることができる。
　チャネルが形成される半導体層に金属酸化物の一種である酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）は、動作温度が上昇してもオフ電流の増加が極めて少なく、安定して動作することができる。このため、半導体装置１０をＯＳトランジスタで形成する場合は、図３０（Ｂ）に示すように、ＧＰＵ３０４（およびＣＰＵ３０３。図３０（Ｂ）に図示せず。）よりも半導体装置１０が低くても構わない。具体的には、ｈ２よりもｈ１が小さくても構わない。ＯＳトランジスタを用いることによって、半導体装置３００の設計自由度を高めることができる。集積回路をＯＳトランジスタで形成することによって、ヒートシンク３６０を省略することもできる。
　半導体装置３００を他の基板に実装するため、パッケージ基板３０２の底部に電極３１５を設けてもよい。図３１（Ａ）は、電極３１５を半田ボールで形成する例を示している。パッケージ基板３０２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。図３１（Ｂ）は、電極３１５を導電性のピンで形成する例を示している。パッケージ基板３０２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　半導体装置３００は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した半導体装置および／または電子部品が搭載された電子機器の例について説明する。
　本発明の一態様に係る半導体装置および電子部品は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図３２及び図３３に、電子機器の例を示す。
　図３２（Ａ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。なお、ここでは一例として、人型のロボットを示している。
　ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７等に、上記半導体装置および／または上記電子部品を使用することができる。
　マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
　ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
　上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、ロボット２１００が二足歩行で前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
　図３２（Ｂ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
　自動車２９８０において、カメラ２９８１に上記半導体装置および／または上記電子部品を用いることができる。
　図３２（Ｃ）に、互いに別々の言語で話す複数の人間のコミュニケーションにおいて、携帯電子機器２１３０に同時通訳を行わせる状況を示す。
　携帯電子機器２１３０は、マイクロフォンおよびスピーカ等を有し、使用者の話し声を認識してそれを話し相手の話す言語に翻訳する機能を有する。携帯電子機器２１３０の演算装置に、上記半導体装置および／または上記電子部品を使用することができる。
　図３３（Ａ）は、飛行体２１２０を示す外観図である。飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。
　飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記半導体装置および／または上記電子部品を用いることができる。
　図３３（Ｂ−１）及び図３３（Ｂ−２）に、飛行体２１２０の使用形態の例を示す。図３３（Ｂ−１）に示すように、飛行体２１２０は貨物２１２４の運搬に用いることができる。また、図３３（Ｂ−２）に示すように、飛行体２１２０に農薬を封入した容器２１２５を搭載し、飛行体２１２０を農薬の散布に用いることができる。
　本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０：半導体装置、２０：層、２１：制御回路、２５ａ：半導体装置、２５ｂ：半導体装置、２５ｃ：半導体装置、３０：層、３５：半導体装置、４０：層、４１：受光部、４２：光、４３：駆動回路、１００：容量素子、１００ａ：容量素子、１００ｂ：容量素子、１１２：導電体、１２０：導電体、１２０ａ：導電体、１２０ｂ：導電体、１３０：絶縁体、１３０ａ：絶縁体、１３０ｂ：絶縁体、１５０：絶縁体、２００：トランジスタ、２００ａ：トランジスタ、２００ｂ：トランジスタ、２０３：導電体、２０３ａ：導電体、２０３ｂ：導電体、２０３ｃ：導電体、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２０５ｃ：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２３０ｃａ：酸化物、２３０ｃｂ：酸化物、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３１ｃ：領域、２３２：領域、２３２ａ：領域、２３２ｂ：領域、２３２ｃ：領域、２３２ｄ：領域、２３４：領域、２３４ａ：領域、２３４ｂ：領域、２３９：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４０ｃ：導電体、２４２：層、２４２ａ：層、２４２ｂ：層、２４２ｃ：層、２５０：絶縁体、２５０ａ：絶縁体、２５０ｂ：絶縁体、２５２：金属酸化物、２５２ａ：金属酸化物、２５２ｂ：金属酸化物、２６０：導電体、２６０ａ：導電体、２６０ａａ：導電体、２６０ａｂ：導電体、２６０ｂ：導電体、２６０ｂａ：導電体、２６０ｂｂ：導電体、２７０：絶縁体、２７０ａ：絶縁体、２７０ｂ：絶縁体、２７１：絶縁体、２７１ａ：絶縁体、２７１ｂ：絶縁体、２７２：絶縁体、２７３：絶縁体、２７４：絶縁体、２７５：絶縁体、２７５ａ：絶縁体、２７５ｂ：絶縁体、２８０：絶縁体、２８２：絶縁体、２８４：絶縁体

Claims (8)

  1. 　セルアレイと、第１の駆動回路と、第２の駆動回路と、を有し、
    　前記セルアレイは、第１のメモリセル及び第２のメモリセルを有し、
    　前記第１の駆動回路は、選択信号を供給する機能を有し、
    　前記第２の駆動回路は、データの書き込み又は読み出しを行う機能を有し、
    　前記第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
    　前記第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
    　前記第１のトランジスタのソース又はドレインの一方は、前記第１の容量素子と電気的に接続され、
    　前記第２のトランジスタのソース又はドレインの一方は、前記第２の容量素子と電気的に接続され、
    　前記第１の駆動回路は、第３のトランジスタを有し、
    　前記第２の駆動回路は、第４のトランジスタを有し、
    　前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタの極性は同一であり、
    　前記第１のトランジスタのチャネル形成領域及び前記第２のトランジスタのチャネル形成領域は、同一の半導体層に形成される半導体装置。
  2. 　請求項１において、
    　制御回路を有し、
    　前記制御回路は、前記第１の駆動回路及び前記第２の駆動回路の動作を制御する機能を有し、
    　前記制御回路は、第５のトランジスタを有し、
    　前記第５のトランジスタは、チャネル形成領域に金属酸化物を有し、
    　前記第５のトランジスタの極性は、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタの極性と同一である半導体装置。
  3. 　請求項１において、
    　前記第１のトランジスタは、第１のゲート電極と、第１の絶縁層と、を有し、
    　前記第２のトランジスタは、第２のゲート電極と、第２の絶縁層と、を有し、
    　前記第１の絶縁層は、前記第１のゲート電極の側面と接する領域を有し、
    　前記第２の絶縁層は、前記第２のゲート電極の側面と接する領域を有し、
    　前記半導体層は、前記第１の絶縁層又は前記第２の絶縁層の側面と接する領域を有する導電層と、電気的に接続されている半導体装置。
  4. 　請求項３において、
    　前記第１のトランジスタ及び前記第２のトランジスタは、バックゲートを有し、
    　前記第１のトランジスタのバックゲート及び前記第２のトランジスタのバックゲートは、同一の導電層によって構成されている半導体装置。
  5. 　請求項３又は４において、
    　前記半導体層は、表面に金属を含む層を有し、
    　前記金属を含む層は、前記第１のゲート電極、前記第２のゲート電極、第１の絶縁層、及び第２の絶縁層と重ならない領域に形成され、
    　前記金属は、前記半導体層の主成分とは異なる半導体装置。
  6. 　請求項５において、
    　前記金属は、アルミニウム、ルテニウム、チタン、タンタル、タングステン、又はクロムである半導体装置。
  7. 　パッケージ基板と、インターポーザと、集積回路と、
    　請求項１に記載の半導体装置と、を有し、
    　前記集積回路および前記半導体装置は前記インターポーザ上に設けられ、
    　前記集積回路は前記インターポーザに設けられた配線を介して前記半導体装置と電気的に接続され、
    　前記集積回路または前記半導体装置の少なくとも一方は、
    　前記インターポーザを介して前記パッケージ基板と電気的に接続する電子部品。
  8. 　請求項７に記載の電子部品と、
    　マイクロフォン、スピーカ、またはカメラと、
    　を有する電子機器。
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