JP6400536B2 - 半導体記憶装置 - Google Patents

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Description

本明細書に記載の実施の形態は、半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制限されることなく高集積化を達成することが可能なデバイスとして、積層型（三次元型）のＮＡＮＤ型フラッシュメモリが注目されている。この種の三次元型のＮＡＮＤ型フラッシュメモリは、ワード線や選択ゲート線として機能する複数の導電層と層間絶縁層とを基板上に交互に積層した積層体を備えると共に、この積層体を貫通するように配置された柱状の半導体層を備えている。この半導体層はメモリセルのチャネルとして機能し、半導体層と積層体中の導電層との間には、ブロック絶縁層、電荷蓄積層を含むメモリゲート絶縁層、及びトンネル絶縁層が順次配置される。
従来は、この半導体層の材料としてポリシリコンが多く用いられてきた。しかし、ポリシリコンでは次世代の大容量メモリに求められるチャネルの薄膜化と高移動度化の両立を達成することが難しい。さらに、ポリシリコンはプロセス温度が高いため、プロセスの制限が課せられるという問題もある。
特開２０１１−１５５０６１号公報
以下に記載の実施の形態は、チャネルの薄膜化及び高移動度化を達成できる半導体記憶装置を提供することを目的とする。
以下に説明する実施の形態の半導体記憶装置は、メモリセルを備える。このメモリセルは、酸化物半導体層と、ゲート電極と、当該酸化物半導体層と当該ゲート電極との間に配置された電荷蓄積層と、を備える。この酸化物半導体層は、ｎ型酸化物半導体層とｐ型酸化物半導体層との積層構造を含む。
第１の実施の形態の半導体記憶装置１００の構造の一例を模式的に示す斜視図である。 メモリセルアレイ１１の一部の構造を示す斜視図である。 １つのＮＡＮＤセルユニットＮＵの等価回路図である。 １つのメモリセルＭＣの斜視断面図である。 メモリセルＭＣを含むメモリセルアレイ１１の一部の断面図である。 メモリセルＭＣに含まれる導電層２２、メモリゲート絶縁層ＧＬ、酸化物半導体層１０６及び１０７のエネルギーバンドを示すバンド図である。 １つのメモリセルＭＣに書き込みを行う場合の動作を示す等価回路図である。 書き込みを行ったメモリセルＭＣに消去を行う場合の動作を示す等価回路図である。 書き込みを行ったメモリセルＭＣから読み出しを行う場合の動作を示す等価回路図である。 チャネル材料としてポリシリコンを使った場合の膜厚と移動度との関係、及び次世代のメモリに要求される範囲を示すグラフである。 チャネル材料として酸化物半導体を使用した場合の、Ｏｎ電流とＯｆｆ電流との関係を説明するための図である。 チャネル材料として酸化物半導体を用いた場合の、Ｏｎ電流とＯｆｆ電流との関係を説明するための図である。 チャネル材料としてポリシリコンを用いた場合の、Ｏｎ電流とＯｆｆ電流との関係を説明するための図である。 チャネル材料としてポリシリコンを用いた場合の、Ｏｎ電流とＯｆｆ電流との関係を説明するための図である。 ＧＩＤＬ電流について説明するためのグラフである。 ｎ型酸化物半導体を用いた場合の印加電圧と電流との関係を示すグラフである。 第１の実施の形態の半導体記憶装置に書き込みを行った際の電子の動作を説明するための概略図である。 図１２Ａを用いて説明した書き込み動作の際に電子が伝道される原理を説明するためのバンド図である。 第１の実施の形態の半導体記憶装置に消去を行った際のホールの動作を説明するための概略図である。 図１３Ａを用いて説明した消去動作の際にホールが伝道される原理を説明するためのバンド図である。 第２の実施の形態の半導体記憶装置の構成を示す概略断面図である。 第３の実施の形態の半導体記憶装置の構成を示す概略斜視図である。 第４の実施の形態の半導体記憶装置の構成を示す概略平面図である。 図１６のＩ−Ｉ’線に沿う断面図である。 図１６のII−II’線に沿う断面図である。 １つの変形例の半導体記憶装置の構成例を示す概略断面図である。
以下、実施の形態に係る半導体記憶装置を、添付の図面を参照して詳細に説明する。また、以下の実施の形態においては、不揮発にデータを記憶する不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例として説明する。なお、これらの実施の形態はあくまでも一例であり、本発明が限定する意図で示されるものではない。例えば、以下に記載の半導体記憶装置は、メモリストリングが基板表面に交差する方向に一直線状に伸びる構造を有しているが、メモリストリングが途中で反対側に折り返されるＵ字形状を有する構造にも、同様の構造を適用できる。また、以下の実施の形態で用いられる半導体記憶装置の各図面は模式的なものであり、層の厚み、幅、比率などは現実のものとは必ずしも同一ではない。
［第１の実施の形態］
図１は、第１の実施の形態の半導体記憶装置１００の構造の一例を模式的に示す斜視図である。半導体記憶装置１００は、メモリセルアレイ１１、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、ドレイン側選択ゲート線駆動回路１４、センスアンプ１５、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ビット線ＢＬ、ワード線配線部などを有している。
メモリセルアレイ１１は、半導体基板（図１では図示せず）の上において、複数のメモリセルＭＣ（メモリトランジスタ）を直列に接続してなるメモリストリングＭＳ、メモリストリングＭＳの両端にそれぞれ接続されるドレイン側選択トランジスタＳ１、及びソース側選択トランジスタＳ２を備える。なお、メモリストリングＭＳ、その両端に接続されるドレイン側選択トランジスタＳ１及びソース側選択トランジスタＳ２を、以下では「ＮＡＮＤセルユニットＮＵ」と称する。
後述するように、メモリセルＭＣは、チャネルとなる柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して制御ゲート電極（ワード線）が設けられる構造を有し、ドレイン側選択トランジスタ及びソース側選択トランジスタは、柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して選択ゲート電極（選択ゲート線）が設けられる構造を有している。図１は、図示の簡略化のため、１つのメモリストリングＭＳに４個のメモリセルＭＣが設けられている場合を例示しているが、１つのメモリストリングＭＳ中のメモリセルＭＣの数は、これに限られないことは言うまでもない。
ワード線ＷＬは、図１中のＸ方向（ワード線方向）に隣接するメモリセルに共通接続されている。また、ソース側選択ゲート線ＳＧＳは、ワード線方向に隣接するソース側選択トランジスタＳ２に共通接続されており、ドレイン側選択ゲート線ＳＧＤは、ワード線方向に隣接するドレイン側選択トランジスタＳ１に共通接続されている。なお、以下の説明において、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤを総称して単に「選択ゲート線」と表記することがある。また、ソース側選択トランジスタ及びドレイン側選択トランジスタを総称して単に「選択トランジスタ」と表記することがある。
なお、メモリストリングＭＳ中のメモリセルＭＣのうち、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに近接する１つまたは複数のメモリセルＭＣは、データ記憶には用いられないダミーセルとして取り扱われることがある。以下に説明する例でも、メモリストリングＭＳの両端にそれぞれ１つのダミーセルが設けられる例を説明するが、これに限定される意図ではなく、ダミーセルは２個以上でも良い。また、ダミーセルを省略することも可能である。
さらに、ビット線ＢＬは、Ｘ方向（ワード線方向）に交差するＹ方向（ビット線方向）を長手方向として伸びるように配設され、且つＸ方向に所定ピッチで配列される。ビット線ＢＬは、複数のメモリストリングＭＳとドレイン側選択トランジスタＳ１を介して接続される。ソース線ＳＬは、図１では図示は省略されているが、例えばＹ方向を長手方向として配設され、メモリストリングＭＳとソース側選択トランジスタＳ２を介して接続される。
ワード線駆動回路１２は、ワード線ＷＬに印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路１３は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路１４は、ドレイン側選択ゲート線ＳＧＤに印加する電圧を制御する回路である。また、センスアンプ１５は、選択されたメモリセルからビット線ＢＬに読み出された信号（電圧）を増幅する回路である。これらの回路によって、選択ゲート線やワード線に電圧が印加され、後述するメモリセルＭＣへの書き込み動作や読み出し動作、消去動作が制御される。即ち、本実施の形態の半導体記憶装置は、書き込む動作や読み出し動作、消去動作を行う制御部を備えている。
配線部２０は、ワード線ＷＬと選択ゲート線ＳＧＤ、ＳＧＳを、コンタクトに接続するための配線部である。ワード線ＷＬ、選択ゲート線ＳＧＳ、ＳＧＤは、それぞれその上部において独立にコンタクトと接続できるよう、階段状に加工された構造を有している。
次に、メモリセルアレイ１１の構造の詳細を、図２〜図４を参照して説明する。図２は、メモリセルアレイ１１の一部の構造を示す斜視図であり、図３は、１つのＮＡＮＤセルユニットＮＵの等価回路図であり、図４は１つのメモリセルＭＣ等の斜視断面図である。
図２に示すように、メモリセルアレイ１１は、半導体基板ＳＢ上に、層間絶縁層２１と、導電層２２とを交互に積層させた構造を有している。この導電層２２は、メモリセルＭＣの制御ゲート（ワード線ＷＬ）、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能する。層間絶縁層２１は、これら導電層２２の上下に配置され、導電層２２同士を電気的に絶縁する。
導電層２２は、例えばタングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉｘ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタルシリサイド（ＴａＳｉｘ）、パラジウムシリサイド（ＰｄＳｉｘ）、エルビウムシリサイド（ＥｒＳｉｘ）、イットリウムシリサイド（ＹＳｉｘ）、白金シリサイド（ＰｔＳｉｘ）、ハフニウムシリサイド（ＨｆＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、バナジウムシリサイド（ＶＳｉｘ）、クロムシリサイド（ＣｒＳｉｘ）、マンガンシリサイド（ＭｎＳｉｘ）、鉄シリサイド（ＦｅＳｉｘ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）又は銅（Ｃｕ）、又はその化合物により形成され得るが、不純物を添加されたポリシリコンにより形成されていてもよい。
また、このような層間絶縁層２１と導電層２２の積層体を貫通するように、半導体層２３が、積層方向（図２のＺ方向）を長手方向として、ＸＹ平面内において所定のピッチで配列されている。半導体層２３と導電層２２及び層間絶縁層２１の積層体との間には、電荷蓄積層を含むメモリ層１０４が形成されている。メモリ層１０４は、シリコン窒化膜などの電荷蓄積層、及びシリコン酸化膜などの酸化膜の積層構造から形成され得る。この電荷蓄積層への電荷の蓄積量によってメモリセルＭＣの閾値電圧が変化し、メモリセルＭＣはこの閾値電圧に対応するデータを保持する。
半導体層２３は、ＮＡＮＤセルユニットＮＵに含まれるメモリセルＭＣ、ダミーセルＤＭＣ１、ＤＭＣ２、及び選択トランジスタＳ１、Ｓ２のチャネル領域（ボディ）として機能するものである。これら半導体層２３は、その上端においてコンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、Ｙ方向を長手方向として、Ｘ方向に所定ピッチで配列される。
また、半導体層２３の下端は半導体基板ＳＢに電気的に接続されており、後述するように、半導体層２３の下端はこの基板ＳＢ及び後述するソースコンタクトＬＩを介してソース線ＳＬに接続される。ソース線ＳＬは、ビット線ＢＬと同様に、Ｙ方向を長手方向として配列される。
なお、メモリセルアレイ１１内の層間絶縁層２１と導電層２２との積層体は、データ消去の最小単位であるブロック毎に分断されている。分断の境界においてはトレンチＴｂが形成されており、このトレンチＴｂには、図示しない層間絶縁層が埋め込まれ、更にその層間絶縁層を貫通して前述したソースコンタクトＬＩが形成されている。このソースコンタクトＬＩは、その下端が半導体基板ＳＢに接続される一方、その上端がソース線ＳＬに接続されている。
図３は、１つのＮＡＮＤセルユニットＮＵの等価回路図である。このメモリセルアレイ１１では、１つのＮＡＮＤセルユニットＮＵは、複数個のメモリセルＭＣからなるメモリストリングＭＳ、メモリストリングＭＳの上端とビット線ＢＬとの間に接続されるドレイン側選択トランジスタＳ１、及びメモリストリングＭＳの下端とソース線ＳＬとの間に接続されるソース側選択トランジスタＳ２を備えている。
１つのメモリセルＭＣ、ダミーセルＤＭＣの具体的な構造の一例を図４に示す。柱状の半導体層２３は、酸化膜コア１０１と、その周囲を取り囲む柱状の酸化物半導体層１０２とを備えている。酸化膜コア１０１は、例えばシリコン酸化膜（ＳｉＯ２）からなる。
そして、本実施の形態において酸化物半導体層１０２は、ｎ型酸化物半導体とｐ型酸化物半導体との２層構造を有している。この酸化物半導体層１０２の詳しい構成やその材料については後に詳述する。
この酸化物半導体層１０２の周囲には、トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が、酸化物半導体層１０２を取り囲むように形成されている。トンネル絶縁層１０３は、例えばシリコン酸化膜（ＳｉＯｘ）からなり、メモリセルＭＣ又はダミーセルＤＭＣのトンネル絶縁層として機能する。メモリ層１０４は、例えばシリコン窒化膜（ＳｉＮ）からなる電荷蓄積層を含み、書き込み動作により酸化物半導体層１０２からトンネル絶縁層１０３を介して注入された電子をトラップさせる機能を有する。ブロック絶縁層１０５は、例えばシリコン酸化膜から形成され得る。
上記のトンネル絶縁層１０３、メモリ層１０４、及びブロック絶縁層１０５をまとめてメモリゲート絶縁層ＧＬと称する。メモリゲート絶縁層ＧＬは図４の場合は３層で構成されているが、層の数や順序、材料等を異ならせた種々の構造が考えられるが、少なくとも上記で説明した電荷蓄積層は含まれる。また、本実施の形態においては、メモリゲート絶縁層ＧＬは、酸化物半導体層１０２の側面全域に配置されている。
なお、トンネル絶縁層１０３、及びブロック絶縁層１０５の材料としては、シリコン酸化膜（ＳｉＯｘ）の他、例えばＡｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ5、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯなどを用いることも可能である。
ただし、本実施の形態におけるチャネルとして使用していた酸化物半導体は酸素を含んでいる。このため、トンネル絶縁膜やブロック絶縁膜に用いる材料によっては、酸化物半導体層から酸素が奪われたり、逆に酸化物半導体層が酸素を奪ったりしてしまう場合がある。
酸化物半導体層から酸素が奪われると、チャネル中の移動度が低下し、セル特性が劣化する。また、酸化物半導体層が酸素を奪うと、酸素を奪われた絶縁層には電子トラップが生じてしまい、やはり移動度が低下してセル特性が劣化してしまう。
そこで、トンネル絶縁層及びブロック絶縁層の材料として、高誘電率のいわゆるＨｉｇｈ−ｋ膜を使用してもよい。
酸化物半導体層１０２の周囲には、前述の層間絶縁層２１と、導電層２２として機能するタングステン電極とが酸化物半導体層１０２を取り囲むようにメモリゲート絶縁層ＧＬを介して交互に積層されている。つまり、図４においてはメモリセルＭＣのゲート電極として機能する導電層２２は１層、つまりメモリセルＭＣ１つ分のみ図示されているが、その上下にも層間絶縁層２１を介して複数積層されている。
一方、上述のように、メモリゲート絶縁層ＧＬは酸化物半導体層１０２の側面全域に配置されている。つまり、本実施の形態においてメモリゲート絶縁層ＧＬは、複数のメモリセルＭＣに跨って配置されている。
図５Ａは、本実施の形態の半導体記憶装置の、メモリセルＭＣを含む部分の構成を示す概略断面図である。上述したように、本実施の形態の半導体記憶装置は、基板ＳＢ上に、コンタクトメタルＣＭを介して基板ＳＢの表面に交差する方向に延在するように酸化物半導体層１０２が配置されている。
そして、酸化物半導体層１０２を取り囲むようにメモリゲート絶縁層ＧＬが配置されている。メモリゲート絶縁層ＧＬには電荷蓄積層が含まれており、本実施の形態においてはこの電荷蓄積層に電子の注入及びホールの注入を行うことによって書き込み／消去動作を行う。
酸化物半導体層１０２のさらに外側には、メモリゲート絶縁層ＧＬを介して導電層２２と層間絶縁層２１とが複数交互に積層された積層体が配置されている。換言すれば、導電層２２は、メモリゲート絶縁層２２を介して酸化物半導体層１０２と対向している。この導電層２２の各々がメモリセルＭＣのゲート電極として機能する。これらのことにより、基板上に複数のメモリセルＭＣが積層された三次元型の半導体記憶装置配置が構成されることになる。
また、酸化物半導体層１０２は本実施の形態においては層間絶縁層２１及び導電層２２が積層された方向に延び、酸化シリコン等からなるコア１０１の周囲を取り囲む筒状形状である。なお、符号１０８は、チャネル（半導体層１０２）と、メモリセルＭＣの上部に配置される配線等との間の電気的接続を図るためのコンタクトである。
本実施の形態における酸化物半導体層１０２についてより詳述する。
酸化物半導体層１０２は、ｎ型酸化物半導体から構成されるｎ型酸化物半導体層１０６と、ｐ型酸化物半導体から構成されるｐ型酸化物半導体層１０７との積層構造を有している。また、本実施の形態においてはｎ型酸化物半導体層１０６が外側に配置され、その内側にｐ型酸化物半導体層１０７が配置されている。
換言すれば、ｎ型酸化物半導体層１０６はメモリゲート絶縁層ＧＬに沿って配置されている。そして、ｐ型酸化物半導体層１０７はｎ型酸化物半導体層１０６に沿うと共にｎ型酸化物半導体層１０６に対してメモリゲート絶縁層ＧＬの反対側に配置されている。
ｎ型酸化物半導体層１０６を構成するｎ型酸化物半導体としては、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の酸化物であるＩｎＧａＺｎＯが挙げられる。また、ＩｎＯ、ＧａＯもしくはＺｎＯ又はこれらの組み合わせを使用することもできる。このようにｎ型酸化物半導体としては種々のものを使用できるが、Ｉｎ、Ｇａ及びＺｎが、Ｏ以外の構成元素のうち５０％以上の原子数比を有していることが好ましい。
また、ｎ型酸化物半導体層には、ハフニウム（Ｈｆ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、リチウム（Ｌｉ）、スカンジウム（Ｓｃ）及び窒素（Ｎ）の群から選ばれる少なくとも１つの元素が添加されていてもよい。
ｐ型酸化物半導体層１０７を構成するｐ型酸化物半導体としては、１価の酸化銅（Ｃｕ２Ｏ）、酸化スズ（ＳｎＯ）、酸化ニッケル（ＮｉＯ）またはこれらの組み合わせ等が利用可能である。
コンタクトメタルＣＭは、酸化物半導体層１０２と基板ＳＢとの間の電気的接続を確保しながら物理的接続を図るために設けられている。
この条件を満たすために用いられるコンタクトメタルＣＭの材料としては、例えば、ＩｎＺｎＯ、ＩｎＳｎＯ、Ｔｉ，Ｍｏ，Ａｕ、ＧａＺｎＯ、Ａｌ、ＺｎＯ、Ｐｔ、Ｎｉ、Ｓｎ又はこれらの組み合わせ等が用いられる。
なお、上記の材料については、前述のチャネル（半導体層１０２）上部に配置されるコンタクトについても同様のものを使用できる。
上記で挙げた材料のうち、特にｎ型酸化物半導体層１０６をＩｎＧａＺｎＯ、ｐ型酸化物半導体層１０７をＣｕ２Ｏとした場合にはＩｎＺｎＯ又はＡｕを含むことが好ましい。
また、ｎ型酸化物半導体層１０６をＩｎＧａＺｎＯ、ｐ型酸化物半導体層をＳｎＯとした場合にはＩｎＳｎＯ、Ｔｉ、Ａｕ、又はＡｌを含むことが好ましい。
図５Ｂは、本実施の形態の半導体記憶装置における各部位のエネルギーバンドの関係を示したバンド図であり、無バイアス時の状態を示したものである。
具体的には、図５Ｂの左側から順に、コントロールゲート（ゲート電極）として機能する導電層２２（例えばタングステン）のフェルミレベルＥｆ、メモリゲート絶縁層ＧＬのエネルギーバンド、ｎ型酸化物半導体層１０６の価電子帯ＶＢ及び伝導帯ＣＢ、ｐ型酸化物半導体層１０７の価電子帯ＶＢ及び伝導帯ＣＢを表している。
本実施の形態においては、図５Ｂに示すようなエネルギーバンド構成を有することにより、ｎ型酸化物半導体層を電子の伝送チャネルとして、ｐ型酸化物半導体層をホールの伝送チャネルとして使用できる。これにより、以下に詳述するように電子及びホールの注入による書き込み／消去動作を行うことが可能になる。
図６は、メモリセルのチャネル材料としてポリシリコンを用いた場合のチャネル膜厚とチャネルを移動するキャリアの移動度の相対値との関係を示したグラフである。また、グラフ内左上領域の「Ｔａｒｇｅｔ」で表された領域は、前述した、次世代の大容量メモリに求められるチャネル膜厚と移動度を表す領域である。なお、図６に示すグラフの縦軸は、次世代の大容量メモリに最低限求められる移動度の値を１とした相対移動度として示している。
次世代の大容量メモリは、メモリホールの穴径の縮小（チャネルの薄膜化）及び移動度の高速化を同時に満たす必要がある。しかし、図６から明らかな通り、ポリシリコンではその要求を満たせない。これは、ポリシリコンはグレインサイズが小さく、それゆえに散乱が大きくなるためキャリアの移動度の高速化に限界があるからである。移動度の低下は、チャネルを流れるＯｎ電流の低下を意味する。これはＮＡＮＤ動作に支障をきたすことになる。
一方、チャネル材料として酸化物半導体を用いた場合、図６中のＴａｒｇｅｔ領域の薄膜化と高速化の問題を解決できる可能性が見いだされ、本実施の形態で説明する構造に至ったものである。
［動作］
上述した、第１の実施形態の半導体記憶装置の動作（書き込み動作、消去動作、読み出し動作）の一例を説明する。以下の説明では、複数のメモリセルＭＣのうち１つを選択して書き込み、読み出し動作を行う場合を説明する。また、まず各々の動作について前出の等価回路を用いて説明した後、その原理について酸化物半導体の特性と共に説明する。
（書き込み動作）
図７に示すように、書き込み時においては選択したメモリセルＭＣ（選択メモリセル）に対応する選択ワード線ＡＬ２にプログラム電圧(Ｖｐｇｍ)を転送し、選択ビット線ＢＬ１に０Ｖを転送する。この場合、選択ビット線ＢＬ１では電子によって０Ｖが転送される。選択セルのゲート―チャネル間電圧差により選択メモリセルの電荷蓄積層に電子が注入され閾値がシフトする。すなわち、書き込みが実行されることになる。このとき、選択ビット線ＢＬ１に転送される電子はｎ型酸化物半導体１０６中を流れる。この理由については後述する。また、選択されていないワード線ＷＬ１、ＷＬ３〜６（非選択ワード線）には書き込みパス電圧Ｖｐａｓｓが転送されており、選択ビット線ＢＬ１に接続されたメモリセルＭＣのうち選択メモリセル以外のメモリセルＭＣ（非選択メモリセル）には書き込まれない。
そして、選択されていないビット線ＢＬ２（非選択ビット線）には電圧Ｖｃｃを転送する。このようにして非選択ビット線に接続された選択トランジスタＳ１２をＯｆｆ状態として、チャネルをフローティング状態に保持する。これにより、非選択ビット線ＢＬ２に接続されたメモリセルＭＣは書き込み禁止状態となるため、選択メモリセルにのみ書き込みが行われる。
（消去動作）
消去動作は、選択したメモリセルＭＣの属するページ全体に対して同時に行われる。図８に示すように、消去時においては全てのワード線ＷＬ１〜６の電位を例えば０Ｖにし、選択ビット線ＢＬ１にＶｃｃ（＞０Ｖ）を転送する。この場合選択ビット線ＢＬ１はホールによってＶｃｃが転送される。選択メモリセルのゲート―チャネル間電圧差により選択メモリセルの電荷蓄積層にホールが注入され閾値がシフトする。即ち、消去が実行されることになる。このようにして、メモリセルＭＣのチャネルである酸化物半導体層にゲートであるワード線ＷＬより高い電圧を与えることによって消去動作が行われる。このとき、選択ビット線ＢＬ１に転送されるホールはｐ型酸化物半導体中を流れる。この理由については後述する。
（読み出し動作）
図９に示すように、読み出し時においては読み出し対象のメモリセルＭＣに対応する選択ワード線ＷＬ２の電位を０Ｖにし、非選択ワード線ＷＬ１、ＷＬ３〜６にＶｒｅａｄを転送する。そして、選択ビット線ＢＬ１に電流が流れるか否かによって選択メモリセルの書き込み状態を読みだす。この時に選択ビット線ＢＬ１に流れる電流は書き込み動作時と同様に電子が担うためｎ型酸化物半導体中を流れる。
（酸化物半導体の特性）
次に、酸化物半導体の特性について説明する。酸化物半導体は、すでに説明した通りある特定の物質と酸素との化合物であるが、以下に説明するような特性を有する。
図１０Ａ乃至１０Ｄは、デバイス動作時の、Ｏｎ電流とＯｆｆ電流について説明する概念図及びグラフである。具体的には、図１０Ａはチャネルとして酸化物半導体層を用いた場合のＯｎ電流とＯｆｆ電流について示す概念図、図１０Ｂはその場合のＯｆｆ電流の合計とＯｎ電流との関係を示すグラフである。また、図１０Ｃはチャネルとしてポリシリコン層を用いた場合のＯｎ電流とＯｆｆ電流について示す概念図、図１０Ｄはその場合のＯｆｆ電流の合計とＯｎ電流との関係を示すグラフである。
図１０Ａに示すように、酸化物半導体を用いている場合、選択されたメモリセルから流れる電流（Ｏｎ電流：図１０Ａ中実線で表示）に対し、選択されていないメモリセルから流れる電流（Ｏｆｆ電流：図１０Ａ中点線で表示）は極めて小さい。
すると、図１０Ｂに示すように、Ｏｆｆ電流の合計（Ｏｆｆ＿ｔｏｔａｌ）についてもＯｎ電流（Ｏｎ）より小さい値となる。
メモリセルを選択する場合には、ページ毎に一括して読み込むので、１ページ当たりのセルの数が大きくなればなるほどＯｆｆ電流の合計が大きくなる。しかし、上記のように酸化物半導体を使用した場合には、Ｏｆｆ電流がＯｎ電流よりも極めて小さいので、１ページ当たりのセルの数を増加させることが可能になる。すなわち、ページ長を増加させることが可能になる。また、一度に同時に読み込めるセルの数も増加する（同時センスが可能になる）。つまり、薄膜化によって移動度が低下したとしても(Ｏｎ電流が低下したとしても)、Ｏｆｆ電流が極めて小さいためにＮＡＮＤ動作に問題をきたさないことになる。
一方で、このＯｆｆ電流が少ないメリットは消去動作時にはデメリットとなる。図１１Ａ及び図１１Ｂを用いてこの理由を説明する。図１１Ａ及び図１１Ｂは、ポリシリコンを用いたトランジスタ及びｎ型酸化物半導体を用いたトランジスタに印加された電圧と電流との関係を示すグラフであり、図１１Ａがポリシリコン、図１１ＢがＩｎＧａＺｎＯ等のｎ型酸化物半導体の場合を示す。
図１１Ａに示すように、ポリシリコンの場合は、ある値以上の電圧（順バイアス）を印加すると印加電圧に比例した電流が流れる。しかし、点線で囲った領域で示すように、印加電圧が逆バイアスでも、電流が流れる場合がある。これは、高電界印加によってバンド間に発生するトンネル現象に起因するもので、このとき流れる電流をＧＩＤＬ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）という。
このＧＩＤＬ電流はホールを発生させる。ポリシリコンをチャネルとして用いたメモリセルでは、このホールに基づくＧＩＤＬ電流を用いて消去動作を行っていた。すなわち、電子が注入されたメモリセル、つまり書き込みが行われたメモリセルに対してこのＧＩＤＬ電流によって生じたホールを注入することで注入された電子とホールとを結合させて消滅させることにより消去動作を行っていた。
しかし、図１１Ｂに示すように、ｎ型酸化物半導体の場合ＧＩＤＬ電流はほとんど生じない。これは、酸化物半導体は、ポリシリコンとは異なり価電子帯付近に欠陥準位が多数存在することに起因する。つまり、欠陥準位の存在によりバンド間のトンネル現象が起きず、その結果ホールもほとんど生じない。従って、ポリシリコンを用いたトランジスタとは異なり、Ｏｆｆ電流が極めて小さい酸化物半導体を用いた場合はホールの注入による消去動作が行えない。
そこで、本実施の形態においては、メモリセルＭＣのチャネルとしてｎ型酸化物半導体だけでなくｐ型酸化物半導体も用いている。このことにより、ｐ型酸化物半導体層をホールの伝送チャネルとして利用することができ、従来と同様にホール注入による消去動作が行えるようになる。
次に、上記の特性を有する酸化物半導体をメモリセルのチャネルとして使用した場合、キャリアである電子やホールが具体的にどのようにふるまうのか、バンド図を参照しながら説明する。
図１２Ａは、メモリセルに書き込みを行う場合の電子の振る舞いを説明するための概略断面図であり、図１２Ｂは、書き込み電圧印加時のバンドエネルギーを示すバンド図である。
図７で説明した通り、書き込み動作時には電子がキャリアとなる。そして、図１２Ｂのバンド図に示すようにチャネルである酸化物半導体層１０６及び１０７に一定以上の電圧を印加すると、図１２Ｂに示すようにエネルギーバンドが変化する（曲がる）。そして、ｎ型酸化物半導体層１０６の伝導帯ＣＢを伝送した電子が、ｎ型酸化物半導体層１０６とメモリゲート絶縁層ＧＬとの界面近傍に蓄積される（蓄積層が形成される）。そして、電圧値が閾値を超える（反転状態になる）と、選択メモリセルのゲート電極である導電層２２とｎ型酸化物半導体層１０６との間の電位差によってメモリゲート絶縁層ＧＬ中の電荷蓄積膜内に電子が注入され、書き込みが実行される。
また、図９で説明した通り、読み出し動作についても電子がキャリアとなるため、この時の電子の振る舞いについては上記の書き込み動作の場合と同様である。即ち、図１２Ａに示す通り、書き込み時及び読み出し時においては、ｎ型酸化物半導体層１０６を通して電子が伝送される。
図１３Ａは、書き込みを行ったメモリセルに消去を行う場合のホールの振る舞いを説明するための概略断面図であり、図１３Ｂは、消去電圧印加時のバンドエネルギーを示すバンド図である。
上述の通り、ｎ型酸化物半導体にはＧＩＤＬ電流が発生しないため、ホールが生じない、しかし、ｐ型酸化物半導体はキャリアがホールであり、これを利用してホール注入による消去動作を行うことができる。
図１３Ａに示すように、酸化物半導体層１０２に消去電圧を印加すると、ｐ型酸化物半導体層１０７にＧＩＤＬ電流が発生し、ｐ型酸化物半導体層１０７の価電子帯ＶＢにホールが生じる。そして、消去電圧によってホールはｐ型酸化物半導体層１０７を通して転送される。
この時（消去電圧印加時）のバンド図は１３Ｂに示すようになっている。この図に示されるように、消去動作時には書き込み動作時とは逆のバイアスが印加されており、ｎ型酸化物半導体層１０６とｐ型酸化物半導体層１０７のエネルギーバンドが書き込み動作時とは逆の向きに曲がっている。このとき、ホールが存在するｐ型酸化物半導体層１０７の価電子帯ＶＢとｎ型酸化物半導体層１０６の価電子帯ＶＢとではエネルギーが異なっており、通常はｐ型酸化物半導体層１０７で発生したホールはｎ型酸化物半導体層１０６を通して転送されない。
しかし、ｎ型酸化物半導体層１０６は前述のように価電子帯ＶＢ近傍に局在準位ＬＬを有しており、この局在準位ＬＬをホッピングサイトとしてｐ型酸化物半導体層１０７中を伝送するホールをホッピングさせる。つまり、ホールの準位とｎ型酸化物半導体層１０６の局在準位ＬＬ間に応じた熱励起を伴うトンネル現象により、ホールを選択メモリセルの電荷蓄積膜内へと注入することが可能となっている。
以上の説明の通り、ｎ型酸化物半導体層とｐ型酸化物半導体層の両方をチャネルとして用いることで電荷蓄積層に電子とホールの両方を注入することができるようになる。このため電荷蓄積層の選択に自由度ができる。また、酸化物半導体のＯｆｆ時のリーク電流が小さいことを利用して、ページ長の増加や同時センスが可能となる。
［第２の実施の形態］
続いて、第２の実施の形態について説明する。
図１４は、第２の実施の形態の半導体記憶装置のメモリセルを含んだ部分の構造を示す概略断面図である。
第２の実施の形態の半導体記憶装置は、第１の実施の形態の半導体記憶装置と概ね同一の構造を有しているが、酸化物半導体層１０２の構造が第１の実施の形態とは異なっている。
すなわち、第１の実施の形態では、酸化物半導体層１０２は層間絶縁層２１及び導電層２２が積層された方向に延び、コア１０１の周囲を取り囲む柱状形状を有していた。しかし、第２の実施の形態ではそのコアは存在しない。
第２の実施の形態では、酸化物半導体層１０２は、ｎ型酸化物半導体層１０６とｐ型酸化物半導体層１０７との２層構造である。そして、一方（外側）の酸化物半導体層（図１４ではｎ型酸化物半導体層１０６）が他方（内側）の酸化物半導体層（図１４ではｐ型酸化物半導体層１０７）の周囲を取り囲む筒状形状を有している。
従来の半導体記憶装置のようにチャネルとしてポリシリコンを用いる場合、まずアモルファスの状態のシリコンをメモリホール内に充填してから、アニール工程を経てポリシリコン層を形成している。
このアニール工程における温度は非常に高い（約８００℃〜１０００℃）。そのため、アモルファス状態のシリコンにアニール処理を加えた場合、マイグレーションが生じ、その結果ポリシリコン層中にシームが生じてしまい、移動度の低下、又は絶縁状態になってしまうおそれがある。
そこで、従来のポリシリコンを用いる構造においては、アニール処理後のシームの発生を防止するために、アモルファス状態のシリコンを充填後、アニール処理前に、酸化シリコン等からなるコアを埋め込み、シームの発生を防止していた。
しかし、酸化物半導体を用いた場合のプロセス温度は低く、およそ４００℃程度である。そのため、マイグレーションが生じにくく、シームの発生も抑制できる。従って、チャネル材料として酸化物半導体を用いる場合には、従来のようなコアを配置することは不要になる。
これにより、プロセスを１工程省略できるだけでなく、コアの分だけ酸化物半導体層の直径を小さくすることが可能になり、チャネルの薄膜化が実現される。
［第３の実施の形態］
第３の実施の形態の半導体記憶装置について図１５を参照して説明する。
以上では、メモリセルが基板表面と交差する方向に複数積層された三次元型の半導体装置について説明したが、これ以外の構造も採用できる。
例えば、図１５に示すような構造を採用することが可能である。図１５に示される半導体記憶装置は、例えばシリコン基板からなる基板ＳＢ上に、素子分離絶縁層１０９を介して、メモリセルアレイを構成するフィン型積層構造１１０−１〜１１０−４を備えている。このフィン型積層構造１１０−１〜１１０−４の各々は、ＮＡＮＤ型フラッシュメモリのメモリストリングを複数本含んでおり、メモリセルのボディ部分を形成する。すなわち、本実施の形態においては、メモリセルは基板ＳＢの表面と平行な方向に複数配設されている。
この半導体記憶装置は、このようなフィン型積層構造１１０-１〜１１０−４に加え、ワード線ＷＬ１〜４、選択ゲート線ＳＧＬ１〜２、アシストゲート線ＡＧＬ１〜４、不図示のビット線及びソース線を備えており、３次元形状のＮＡＮＤ型フラッシュメモリを構成している。図１５に示すような一群のフィン型積層構造１１０−１〜１１０−４の複数組の集合により、メモリセルアレイの１ブロックが形成され得る。
フィン型積層構造１１０−１〜１１０−４は、図１５に示すように、基板ＳＢに水平なＹ軸方向に延び、Ｘ軸方向に所定ピッチで配列されている。このフィン型積層構造１１０−１〜１１０−４の各々は、複数のメモリストリングを積層した構造を有している。そして、メモリストリングのボディ部として機能する酸化物半導体層、及びこれらの間に形成される層間絶縁膜を備えている。
本実施の形態においては、このフィン型積層構造が有する酸化物半導体層について、上記の実施の形態で説明したｎ型酸化物半導体層とｐ型酸化物半導体層との積層構造を採用している。その他の構成に関する材料や動作については上記の実施の形態と同様である。
本実施の形態のようなフィン型積層構造を採用することにより、基板面積に対してより大きなゲート体積を確保できるようになる。また、ゲートがチャネルに対して３方向から囲むように配置される。このため、ゲートによるチャネル制御の精度が向上し、デバイスがオフ時のリーク電流が大幅に削減される。その結果、閾値を低く設定でき、スイッチング速度の向上と消費電力の低減が期待される。
［第４の実施の形態］
第４の実施の形態について図１６から図１８を用いて説明する。
これまでに説明した第１から第３の実施の形態における半導体記憶装置は、基板上にメモリセルが３次元状に配置された３次元構造を有していた。しかし、この第４の実施の形態においては、メモリセルが基板上に２次元的に配列された２次元構造を有している点で上記の実施の形態と異なっている。
図１６は、本実施の形態による半導体記憶装置のメモリセルアレイの概略構成の一例を示している。ワード線ＷＬとビット線ＢＬとが互いに交差して配設され、それらの各交差部にメモリセルＭＣが形成される。
ビット線ＢＬ方向に並ぶ複数のメモリセルＭＣは、基板上に配置されたチャネルである酸化物半導体層１０２を共有することにより、直列接続される。直列接続された複数のメモリセルＭＣは１つのメモリストリングを構成する。メモリストリングの一端は、ドレイン側選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続される。ビット線ＢＬとドレイン側選択ゲートトランジスタＳＧ１とは、ドレイン側コンタクトＤＣｂを介して接続される。
また、メモリストリングの他端は、ソース側選択ゲートトランジスタＳＧ２を介して、図示しないソース線ＳＬに接続される。ソース線ＳＬとソース側選択ゲートトランジスタＳＧ２とは、ソース側コンタクトＳＣｂを介して接続される。
ドレイン側選択ゲートトランジスタＳＧ１のゲートは、ワード線ＷＬと平行に配設されたドレイン側選択ゲート線ＳＧＤに接続される。また、ソース側選択ゲートトランジスタＳＧ２のゲートは、ワード線ＷＬと平行に配設されたソース側選択ゲート線ＳＧＳに接続される。ここで、ワード線が延びる方向をワード線方向（Ｘ方向）と、ビット線ＢＬが延びる方向をビット線方向（Ｙ方向）と定義する。
図１７は、図１６のＩ−Ｉ’線に沿う断面図である。図１８は、図１６のII−II’線に沿う断面図である。なお、図１７及び図１８は、メモリセルＭＣについての断面図を示しているが、本実施の形態は、各選択ゲートトランジスタ（ＳＧ１、ＳＧ２）についても同様の構成を採用できる。
図１６に示す複数のメモリセルＭＣは、図１７及び図１８に示すように、シリコン等からなる基板ＳＢ上に形成されている。そして、この基板ＳＢの表面には、Ｙ方向を長手方向として延びる素子分離絶縁膜１０９が、Ｘ方向に所定の間隔で形成される。
素子分離絶縁膜１０９は、例えば、酸化シリコン（ＳｉＯ２）から形成されている。素子分離絶縁膜１０９に挟まれた基板ＳＢの領域は、メモリストリング（メモリセル）が形成されるアクティブエリアＡＡとなる。すなわち、基板ＳＢの表面が、素子分離絶縁膜１０９により、複数のアクティブエリアＡＡに電気的に分離される。アクティブエリアＡＡは、素子分離絶縁膜１０９と同様に、Ｙ方向を長手方向として延び、Ｘ方向に所定の間隔で形成される。
図１７及び図１８に示すように、複数のメモリセルＭＣは、それぞれ、基板ＳＢ上に配置される絶縁層１１１、チャネルとして機能する酸化物半導体層１０２、及びメモリゲート絶縁層ＧＬを備えている。絶縁層１１１の材料としては、例えば酸化シリコンを使用できる。
酸化物半導体層１０２は、基板ＳＢ側がら順にｐ型酸化物半導体層１０７及びｎ型酸化物半導体層１０６が積層された構造を有している。メモリゲート絶縁層ＧＬは、酸化物半導体層１０２側から、トンネル絶縁層１０３、電荷蓄積層を含むメモリ層１０４、及びブロック絶縁層１０５が積層された構造を有している。
そして、メモリゲート絶縁膜ＧＬ上には、コントロールゲートとして機能するゲート電極である導電層２２が形成されている。また、図１８では不図示だが、導電層２２の上部及び導電層２２の間には、酸化シリコン等からなる層間絶縁層が配置されている。
この第４の実施の形態における平面型の半導体記憶装置においては、各構成の材料及び動作については第１乃至第３の実施の形態で説明した三次元型の半導体記憶装置と同様である。
この実施の形態のような平面型の半導体記憶装置においては、従来はエッチング等によりメモリセルＭＣ間の電荷蓄積層を除去してメモリセル間を分断する必要があった。これは、メモリセルＭＣ間の電荷蓄積層がつながっていると、電荷蓄積層内を電子が移動して、書き込み対象のメモリセルに書き込んだデータが破損したり、書き込み対象でないメモリセルに誤ったデータが書き込まれたりする虞があったためである。
しかし、本実施の形態ではデータの消去はホール注入により行っている。そして、ホールは電荷蓄積層内を移動することはない。従って、メモリセル間の電荷蓄積層を除去してメモリセル間を分断する必要はない。即ち、本実施の形態において、電荷蓄積層は、複数のメモリセルＭＣに跨って配置されている。
これにより、ワード線（メモリセル上の導電層２２）がエッチングの影響を受けて細線化してしまうことを防止でき、セル特性の劣化を抑制することが可能になる。
［変形例］
以上の実施の形態では、酸化物半導体層１０２の構造は、ＩｎＧａＺｎＯ等のｎ型酸化物半導体層とＣｕ２Ｏ等のｐ型酸化物半導体層との積層構造であり、かつｎ型酸化物半導体層がメモリゲート絶縁層側（ゲート側）に配置された構造を説明した。これは、ｎ型酸化物半導体層１０６をメモリゲート絶縁層側に配置することで、ｎ型酸化物半導体層１０６とゲート電極である導電層２２を接近させ、閾値を確保してデバイスの立ち上がり動作を高速化するためである。しかし、これに限らず、ある条件下では逆の構造、つまり図１９に示すように、ｐ型酸化物半導体層１０７がメモリゲート絶縁層ＧＬ側に配置される構造とすることも可能である。
例えば、ｎ型酸化物半導体層１０６をメモリゲート絶縁層ＧＬ側に配置することにより、格子振動や不純物によるｎ型酸化物半導体層１０６の散乱が大きくなりすぎる場合がある。このような場合には電子の移動が阻害され、移動度が低下しまう。このときは、ｐ型酸化物半導体層１０７をメモリゲート絶縁層ＧＬ側に配置することでｎ型酸化物半導体層１０６の散乱を抑制し、電子の移動度の低下を抑制することが考えられる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…メモリセルアレイ ２１…層間絶縁層 ２２…導電層 １０１…コア １０２…酸化物半導体層 １０３…トンネル絶縁層 １０４…電荷蓄積層を含むメモリ層 １０５…ブロック絶縁層 １０６…ｎ型酸化物半導体層 １０７…ｐ型酸化物半導体層 １０８…コンタクト １０９…素子分離絶縁層 １１０−１〜１１０−４…フィン型積層構造 １１１…絶縁層 ＡＧ…アシストゲート線 ＢＬ…ビット線 ＣＢ…伝導帯 ＣＭ…コンタクトメタル ＧＬ…メモリゲート絶縁層 ＬＩ…ソースコンタクト ＬＬ…局在準位 ＭＢ…メモリブロック ＭＣ…メモリセル ＮＵ…ＮＡＮＤセルユニット ＳＢ…基板 ＳＧＤ…ドレイン側選択ゲート線 ＳＧＳ…ソース側選択ゲート線 ＶＢ…価電子帯 ＷＬ…ワード線

Claims (16)

  1. メモリセルを備え、
    前記メモリセルは、酸化物半導体層と、ゲート電極と、当該酸化物半導体層と当該ゲート電極との間に配置された電荷蓄積層と、を備え、
    前記酸化物半導体層は、ｎ型酸化物半導体層とｐ型酸化物半導体層との積層構造を含み、
    前記酸化物半導体層の一部にはコンタクト層が配置され、
    前記ｎ型酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有し、
    前記ｐ型酸化物半導体層は、スズ（Ｓｎ）及び酸素（Ｏ）を含有し、
    前記コンタクト層は、酸化インジウムスズ（ＩＴＯ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）及び金（Ａｕ）のうち少なくとも１つを含む
    ことを特徴とする半導体記憶装置。
  2. 前記メモリセルへの書き込み動作及び消去動作を行う制御部をさらに備え、
    前記制御部は、前記電荷蓄積層に蓄積されたデータを消去する際は、前記酸化物半導体層に前記ゲート電極より高い電圧を与える
    ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記メモリセルを複数備え、
    前記電荷蓄積層は、前記複数のメモリセルに跨って配置されている
    ことを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記酸化物半導体層は、前記電荷蓄積層側からｎ型酸化物半導体層とｐ型酸化物半導体層とがこの順に設けられた構造を含む
    ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記酸化物半導体層は、前記電荷蓄積層側からｐ型酸化物半導体層とｎ型酸化物半導体層とがこの順に設けられた構造を含む
    ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  6. 前記半導体記憶装置は、
    基板を備え、
    前記酸化物半導体層が前記基板上に配置され、前記電荷蓄積層が前記酸化物半導体層の上に配置され、前記ゲート電極が前記電荷蓄積層の上に配置された構造である
    ことを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
  7. 複数のメモリセルを備え、
    前記複数のメモリセルは、
    複数積層された導電層と、
    前記複数の導電層の側面に沿って配置された電荷蓄積層と、
    前記電荷蓄積層の前記導電層と反対側の側面に沿って配置された酸化物半導体層と、を備え、
    前記酸化物半導体層は、ｎ型酸化物半導体層とｐ型酸化物半導体層との積層構造を含み、
    前記酸化物半導体層は、前記導電層が積層された方向に延び、かつ前記ｎ型酸化物半導体層と前記ｐ型酸化物半導体層のうち一方が他方の周囲を取り囲む
    ことを特徴とする半導体記憶装置。
  8. 前記メモリセルへの書き込み動作及び消去動作を行う制御部をさらに備え、
    前記制御部は、前記電荷蓄積層に蓄積されたデータを消去する際は、前記酸化物半導体層に前記導電層より高い電圧を与える
    ことを特徴とする請求項７に記載の半導体記憶装置。
  9. 前記電荷蓄積層は、前記複数のメモリセルに跨って配置されている
    ことを特徴とする請求項７又は８に記載の半導体記憶装置。
  10. 前記酸化物半導体層は、前記電荷蓄積層側からｎ型酸化物半導体層とｐ型酸化物半導体層とがこの順に設けられた構造を含む
    ことを特徴とする請求項７乃至９のいずれかに記載の半導体記憶装置。
  11. 前記酸化物半導体層は、前記電荷蓄積層側からｐ型酸化物半導体層とｎ型酸化物半導体層とがこの順に設けられた構造を含む
    ことを特徴とする請求項７乃至９のいずれかに記載の半導体記憶装置。
  12. 前記ｎ型酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有し、
    前記ｐ型酸化物半導体層は、銅（Ｃｕ）及びスズ（Ｓｎ）のうち少なくとも１つ及び酸素（Ｏ）を含有する
    ことを特徴とする請求項７乃至１１のいずれかに記載の半導体記憶装置。
  13. 前記酸化物半導体層の一部にはコンタクト層が配置され、
    前記ｎ型酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有し、
    前記ｐ型酸化物半導体層は、スズ（Ｓｎ）及び酸素（Ｏ）を含有し、
    前記コンタクト層は、酸化インジウムスズ（ＩＴＯ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）及び金（Ａｕ）のうち少なくとも１つを含む
    ことを特徴とする請求項７乃至１２のいずれかに記載の半導体記憶装置。
  14. 前記酸化物半導体層の一部には、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムスズ（ＩＴＯ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、金（Ａｕ）、酸化ガリウム亜鉛（ＧＺＯ）、アルミニウム（Ａｌ）、酸化亜鉛（ＺｎＯ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及びスズ（Ｓｎ）のうち少なくとも１つを含むコンタクト層が配置されている
    ことを特徴とする請求項７乃至１２のいずれかに記載の半導体記憶装置。
  15. 前記ｎ型酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有し、
    前記ｐ型酸化物半導体層は、銅（Ｃｕ）及び酸素（Ｏ）を含有し、
    前記コンタクト層は、酸化インジウム亜鉛（ＩＺＯ）及び金（Ａｕ）のうち少なくとも１つを含む
    ことを特徴とする請求項１４に記載の半導体記憶装置。
  16. 複数のメモリセルを備え、
    前記複数のメモリセルは、
    複数積層された導電層と、
    前記複数の導電層の側面に沿って配置された電荷蓄積層と、
    前記電荷蓄積層の前記導電層と反対側の側面に沿って配置された酸化物半導体層と、を備え、
    前記酸化物半導体層は、ｎ型酸化物半導体層とｐ型酸化物半導体層との積層構造を含み、
    前記酸化物半導体層の一部にはコンタクト層が配置され、
    前記ｎ型酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有し、
    前記ｐ型酸化物半導体層は、スズ（Ｓｎ）及び酸素（Ｏ）を含有し、
    前記コンタクト層は、酸化インジウムスズ（ＩＴＯ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）及び金（Ａｕ）のうち少なくとも１つを含む
    ことを特徴とする半導体記憶装置。


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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374130B2 (en) 2020-02-07 2022-06-28 Kioxia Corporation Semiconductor device and semiconductor memory device
US11605647B2 (en) 2020-08-21 2023-03-14 Kioxia Corporation Ferroelectric-type semiconductor memory device with hole transfer-type layer

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI648825B (zh) * 2017-03-16 2019-01-21 日商東芝記憶體股份有限公司 半導體記憶體
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US11114470B2 (en) 2017-06-02 2021-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
CN110731013B (zh) * 2017-06-05 2023-10-24 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US10593693B2 (en) * 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP7137913B2 (ja) * 2017-06-23 2022-09-15 株式会社半導体エネルギー研究所 半導体装置
CN117276353A (zh) 2017-06-27 2023-12-22 株式会社半导体能源研究所 半导体装置、半导体晶片、存储装置及电子设备
WO2019003042A1 (ja) * 2017-06-27 2019-01-03 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
JP7013295B2 (ja) 2018-03-20 2022-01-31 キオクシア株式会社 半導体記憶装置
JP2020047702A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体装置およびその製造方法
US10629732B1 (en) * 2018-10-09 2020-04-21 Micron Technology, Inc. Elevationally-extending transistors, devices comprising elevationally-extending transistors, and methods of forming a device comprising elevationally-extending transistors
WO2020177048A1 (en) * 2019-03-04 2020-09-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
JP7102363B2 (ja) 2019-03-18 2022-07-19 キオクシア株式会社 半導体記憶装置
CN110767655B (zh) * 2019-10-31 2022-04-01 长江存储科技有限责任公司 三维存储器的制作方法
TW202135286A (zh) * 2019-10-31 2021-09-16 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US11776596B2 (en) 2019-11-11 2023-10-03 Semiconductor Energy Laboratory Co., Ltd. Data processing device and method for operating data processing device
JP2020120123A (ja) * 2020-04-16 2020-08-06 株式会社半導体エネルギー研究所 半導体装置
JP7266728B2 (ja) * 2020-04-16 2023-04-28 株式会社半導体エネルギー研究所 半導体装置
KR102373847B1 (ko) * 2020-06-05 2022-03-14 한양대학교 산학협력단 복합 채널 물질 기반 3차원 플래시 메모리
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
US20210408038A1 (en) * 2020-06-25 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. 3d memory array contact structures
TWI776357B (zh) * 2021-01-15 2022-09-01 旺宏電子股份有限公司 記憶體裝置
JP2023045215A (ja) 2021-09-21 2023-04-03 キオクシア株式会社 半導体装置及び半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5118347B2 (ja) 2007-01-05 2013-01-16 株式会社東芝 半導体装置
KR20080088284A (ko) * 2007-03-29 2008-10-02 삼성전자주식회사 플래시 메모리 소자
WO2010106922A1 (ja) * 2009-03-19 2010-09-23 株式会社 東芝 半導体装置及びその製造方法
WO2011058864A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Device including nonvolatile memory element
JP2011155061A (ja) * 2010-01-26 2011-08-11 Sony Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置、電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374130B2 (en) 2020-02-07 2022-06-28 Kioxia Corporation Semiconductor device and semiconductor memory device
US11605647B2 (en) 2020-08-21 2023-03-14 Kioxia Corporation Ferroelectric-type semiconductor memory device with hole transfer-type layer

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US20170040416A1 (en) 2017-02-09
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