JP6078327B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、例えば不揮発性メモリセルを有する半導体装置に好適に利用できるものである。

不揮発性メモリセルとして、浮遊状態（フローティング状態とも言う）にある導体膜に電子などの電荷を蓄積することで、データ（情報とも言う）を記憶する素子がある。

例えば特開２０１１−９４５４号公報（特許文献１）には、浮遊ゲート電極を第１ｎウェルの一部と第２ｎウェルとに重なるようにして配置し、第２ｎウェルに正電圧を印加して、浮遊ゲート電極の電子を第２ｎウェルに放出することで記憶データを消去する技術が開示されている。

また、米国特許第６７１１０６４号明細書（特許文献２）には、消去用のゲートを備えたＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）が開示されている。

また、米国特許出願公開第２００８／００１７９１７号明細書（特許文献３）には、浮遊ゲートトランジスタ、誘電性層、および浮遊ゲート上に消去ゲートとして導電性プラグを具備した不揮発性メモリが開示されている。

特開２０１１−９４５４号公報 米国特許第６７１１０６４号明細書 米国特許出願公開第２００８／００１７９１７号明細書

浮遊状態にある導体膜をゲート電極として有するＭＩＳ（Metal Insulator Semiconductor）構造の電界効果トランジスタにより構成した不揮発性メモリセルでは、例えば浮遊ゲート電極（フローティングゲート電極とも言う）に電子が注入された状態を書き込み状態とし、浮遊ゲート電極から電子が引き抜かれた状態を消去状態としている。しかし、不揮発性メモリの書き込み速度の高速化を実現するため、選択不揮発性メモリセルが接続されるビット線の電圧を高くすると、同じビット線に接続される非選択不揮発性メモリセルにおいてディスターブ現象が生じ、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分けることが難しくなるという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、不揮発性メモリセルをｎ型導電型の第１ウェルと、それとは異なる場所に形成されたｎ型導電型の第２ウェルと、第１ウェル内に形成された選択トランジスタと、平面視において第１ウェルの一部と第２ウェルの一部とに重なるように形成された浮遊ゲート電極と、浮遊ゲート電極の両側の第２ウェルに形成されたｎ型導電型の半導体領域によって構成する。そして、書き込み動作時において、選択不揮発性メモリセルのドレインおよび選択トランジスタのゲート電極にそれぞれ電圧を印加し、さらに、第２ウェルに形成された半導体領域に電圧を印加することによって書き込み速度を高速化する。これにより、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分ける。

一実施の形態によれば、高性能で、かつ高信頼度の不揮発性メモリセルを有する半導体装置を提供することができる。

実施の形態１による不揮発性メモリセルの要部平面図である。 図１のＡ−Ａ線に沿った要部断面図である。 図１のＢ−Ｂ線に沿った要部断面図である。 実施の形態１による不揮発性メモリの要部回路図である。 実施の形態１による不揮発性メモリの６ビット分のメモリセルのメモリセルアレイを示す要部平面図である。 実施の形態１による不揮発メモリの書き込み動作を説明する要部回路図である。 実施の形態１による不揮発性メモリの消去動作を説明する要部回路図である。 実施の形態１による不揮発性メモリの読み出し動作を説明する要部回路図である。 （ａ）は実施の形態１の第１の変形例による不揮発性メモリセルの第１方向に沿った要部断面図、（ｂ）は実施の形態１の第１の変形例による不揮発性メモリセルの第２方向に沿った要部断面図である。 実施の形態１の第２の変形例による不揮発性メモリセルの第２方向に沿った要部断面図である。 実施の形態２による不揮発性メモリセルの要部平面図である。 図１０のＣ−Ｃ線に沿った要部断面図である。 実施の形態３による不揮発性メモリセルの要部平面図である。 図１２のＤ−Ｄ線に沿った要部断面図である。 実施の形態４による不揮発性メモリセルの要部平面図である。 図１４のＥ−Ｅ線に沿った要部断面図である。 実施の形態５による不揮発性メモリセルの要部平面図である。 図１６のＦ−Ｆ線に沿った要部断面図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。

半導体装置に備えられる記憶装置を構成するメモリセルとして、例えば浮遊状態にある導体膜を浮遊ゲート電極として有するＭＩＳ構造の電界効果トランジスタによって構成された不揮発性メモリセルがある。

この不揮発性メモリセルでは、浮遊ゲート電極に電子などの電荷を蓄積することで、データが記憶される。また、浮遊ゲート電極に蓄積された電荷を引き抜くことで、データが消去される。浮遊ゲート電極の荷電状態は閾値電圧の変化として現れ、ドレイン電流などから記憶状態を読み出すことができる。そして、浮遊ゲート電極に蓄積された電荷は外部に漏れ難いので、電源の供給が無くてもデータを保持することができる。

浮遊ゲート電極への電荷の蓄積は、例えばホットエレクトロン（Hot Electron）注入などにより行われる。また、浮遊ゲート電極に蓄積された電荷の引き抜きは、例えば基板に形成されたウェルとのカップリング容量によるＦＮ（Fowler Nordheim）トンネリング現象、または浮遊ゲート電極へのＵＶ（Ultraviolet：紫外線）照射などによって行われる。例えば前述の特開２０１１−９４５４号公報（特許文献１）では、浮遊ゲート電極の電荷が注入される電荷蓄積部とは異なる部分において、浮遊ゲート電極の一部と重なる第２ｎウェルへ電子を放出することにより記憶データを消去している。これにより、不揮発性メモリセルにおいて電気的な消去を可能としている。

本発明者が検討した不揮発性メモリセルでは、電荷を蓄積する浮遊ゲート電極を有する電荷蓄積部と、アクセス制御を行う選択トランジスタとを一つずつ有し、これらは同一の活性領域に形成され、一つのメモリセルを構成している。また、浮遊ゲート電極の上層には制御ゲート電極などは配置されておらず、浮遊ゲート電極は単層の導体膜（例えば多結晶シリコン）によって構成されている。

しかし、このような不揮発性メモリセルを有する半導体装置に関して、本発明者が検討したところ、選択不揮発性メモリセルにデータを書き込む際、以下に説明する不具合が生じることが明らかとなった。

データの書き込み時には、選択不揮発性メモリセルのドレインに、例えば−７Ｖのドレイン電圧を印加し、選択不揮発性メモリセルの選択トランジスタのゲート電極に、例えば−８Ｖのゲート電圧を印加する。これにより、選択不揮発性メモリセルの浮遊ゲート電極に電子を注入してデータを書き込む。一方、非選択不揮発性メモリセルの選択トランジスタのゲート電極には、例えば０Ｖのゲート電圧を印加することにより、非選択不揮発性メモリセルの浮遊ゲート電極に電子が注入されないようにしている。

ところで、不揮発性メモリの書き込み速度の高速化を実現するためには、選択不揮発性メモリセルのドレインに印加されるドレイン電圧、すなわち選択不揮発性メモリセルのドレインに電気的に接続されるビット線の電圧を高くすることが必要である。しかし、選択不揮発性メモリセルのドレインが電気的に接続されたビット線の電圧を高くすると、このビット線に電気的に接続される選択不揮発性メモリセルのドレインだけではなく、このビット線に電気的に接続される非選択不揮発性メモリセルのドレインに印加されるドレイン電圧も高くなる。

そのため、選択不揮発性メモリセルのドレインに印加されたドレイン電圧に引きずられて非選択不揮発性メモリセルの浮遊ゲート電極にも僅かに電子が注入されるというディスターブ現象が生じ、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分けることが難しくなるという問題が生じる。特に、メモリセルアレイを縮小した場合には、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分けることがますます難しくなる。

なお、前述の特許文献１（特開２０１１−９４５４号公報）、特許文献２（米国特許第６７１１０６４号明細書）、および特許文献３（米国特許出願公開第２００８／００１７９１７号明細書）それぞれについては、不揮発性メモリセルの書き込み動作において、非選択不揮発性メモリセルのディスターブ現象についての記載や示唆はなく、前述の特許文献１〜３の構造においても同様の課題が発生するものと考えられる。

（実施の形態１）
＜不揮発性メモリセルの構造＞
実施の形態１による不揮発性メモリセル（単位データを記憶する一つのメモリセル）の構造を図１〜図３を用いて説明する。図１は不揮発性メモリセルの要部平面図である。図２は図１のＡ−Ａ線に沿った要部断面図である。図３は図１のＢ−Ｂ線に沿った要部断面図である。

実施の形態１による不揮発性メモリセルＮＶＭ１は、選択トランジスタＱＳと、電荷蓄積部ＣＡと、注入ＭＯＳ容量ＰＴとから構成される。

不揮発性メモリセルＮＶＭ１は、単結晶のシリコン（Ｓｉ）からなるシリコン基板（半導体基板とも言う）ＳＳに形成されている。シリコン基板ＳＳはｐ型導電型とする。ここで、ｐ型導電型とは、シリコンを主体とする半導体領域などにおいて、ＩＩＩ族のホウ素（Ｂ）やＩＩ族の元素を含み、多数キャリアが正孔（ホールとも言う）となるような半導体領域の導電型を表す。

シリコン基板ＳＳの主面には、浅い溝型の絶縁膜（Shallow Trench Isolation：ＳＴＩ）構造からなる分離部ＴＩが形成され、第１活性領域（アクティブ領域とも言う）ＡＲ１第２活性領域ＡＲ２、および第３活性領域ＡＲ３を規定している。このように分離部ＴＩによって規定された第１活性領域ＡＲ１、第２活性領域ＡＲ２、および第３活性領域ＡＲ３に、素子を形成したり給電部を形成したりする。

シリコン基板ＳＳの主面側には、ｎ型導電型の半導体領域である第１ｎウェルＮＷ１が形成されている。ここで、ｎ型導電型とは、シリコンを主体とする半導体領域などにおいて、Ｖ族のリン（Ｐ）やヒ素（Ａｓ）またはＶＩ族の元素を含み、多数キャリアが電子となるような半導体領域の導電型を表す。第１ｎウェルＮＷ１には、選択トランジスタＱＳおよび電荷蓄積部ＣＡが備わる第１活性領域ＡＲ１と、第１ｎウェルＮＷ１の給電部が備わる第２活性領域ＡＲ２とが形成されている。

また、シリコン基板ＳＳの主面側には、第１ｎウェルＮＷ１と第１方向Ｘに離間して、第１ｎウェルＮＷ１とは異なる箇所に、ｎ型導電型の半導体領域である第３ｎウェルＭＮＷが形成されている。さらに、第３ｎウェルＭＮＷに内包されるようにして、ｎ型導電型の半導体領域である第２ｎウェルＮＷ２が形成されている。第２ｎウェルＮＷ２には、注入ＭＯＳ容量ＰＴが備わる第３活性領域ＡＲ３が形成されている。

また、シリコン基板ＳＳの主面側であって、第１ｎウェルＮＷ１および第３ｎウェルＭＮＷが形成されていない領域には、ｐ型導電型の半導体領域である素子用ｐウェルＭＰＷが形成されている。従って、第１ｎウェルＮＷ１と第３ｎウェルＭＮＷとの間には、分離部ＴＩおよび素子用ｐウェルＭＰＷが配置され、これらにより、第１ｎウェルＮＷ１と第３ｎウェルＭＮＷとは互いに電気的に分離された状態となっている。

ここで、第３ｎウェルＭＮＷの不純物濃度は、第１ｎウェルＮＷ１の不純物濃度と同じかまたはそれよりも低く設定されている。従って、第３ｎウェルＭＮＷと素子用ｐウェルＭＰＷとの間の耐圧は、第１ｎウェルＮＷ１と素子用ｐウェルＭＰＷとの間の耐圧と同じかまたはそれよりも高い。第１ｎウェルＮＷ１の不純物濃度と第２ｎウェルＮＷ２の不純物濃度とは同じであってもよい。

第１ｎウェルＮＷ１の第１活性領域ＡＲ１には、選択トランジスタＱＳが形成されている。選択トランジスタＱＳは、ゲート電極ＥＧ、ゲート絶縁膜ＩＧｑ、および第１ｎウェルＮＷ１をＭＩＳ構造として有する電界効果トランジスタである。ゲート電極ＥＧは多結晶シリコン（ポリシリコンとも言う）を主体とする導体膜からなり、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＩＧｑ上に形成されている。また、ゲート電極ＥＧは第１方向Ｘに延在している。

ゲート電極ＥＧとゲート絶縁膜ＩＧｑとは、その側壁が、酸化シリコン膜などの絶縁体からなるサイドウォールＳＷで覆われている。ｐ型導電型の半導体領域が、第１ｎウェルＮＷ１内においてゲート電極ＥＧを挟み込む位置にゲート電極ＥＧに対して自己整合的に形成されている。ゲート電極ＥＧの側方下部にあたる第１ｎウェルＮＷ１の表面には、ｐ型導電型の半導体領域であるｐ−型半導体領域ｐ１が形成されている。また、サイドウォールＳＷの側方下部にあたる第１ｎウェルＮＷ１の表面には、ｐ型導電型の半導体領域であるｐ＋型半導体領域ｐ２が形成されている。ｐ＋型半導体領域ｐ２は、シリコン基板ＳＳの主面からの深さがｐ−型半導体領域ｐ１よりも浅く、ｐ型不純物濃度がｐ−型半導体領域ｐ１よりも濃い。ゲート電極ＥＧおよびｐ＋型半導体領域ｐ２のそれぞれの表面にシリサイド層ＳＩを形成しても良い。

さらに、第１ｎウェルＮＷ１の第１活性領域ＡＲ１には、電荷蓄積部ＣＡが形成されている。電荷蓄積部ＣＡは、浮遊ゲート電極ＦＧ、ゲート絶縁膜ＩＧｃ、および第１ｎウェルＮＷ１をＭＩＳ構造として有する電界効果トランジスタである。浮遊ゲート電極ＦＧは多結晶シリコンを主体とする導体膜からなり、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＩＧｃ上に形成されている。また、浮遊ゲート電極ＦＧは第１方向Ｘに延在している。

浮遊ゲート電極ＦＧとゲート絶縁膜ＩＧｃとは、その側壁が、酸化シリコン膜などの絶縁体からなるサイドウォールＳＷで覆われている。そして、ｐ型導電型の半導体領域が、第１ｎウェルＮＷ１内において浮遊ゲート電極ＦＧを挟み込む位置に浮遊ゲート電極ＦＧに対して自己整合的に形成されている。浮遊ゲート電極ＦＧの側方下部にあたる第１ｎウェルＮＷ１の表面には、ｐ型導電型の半導体領域であるｐ−型半導体領域ｐ１が形成されている。また、サイドウォールＳＷの側方下部にあたる第１ｎウェルＮＷ１の表面には、ｐ型導電型の半導体領域であるｐ＋型半導体領域ｐ２が形成されている。浮遊ゲート電極ＦＧおよびｐ＋型半導体領域ｐ２のそれぞれの表面にシリサイド層ＳＩを形成しても良い。

選択トランジスタＱＳのゲート電極ＥＧと電荷蓄積部ＣＡの浮遊ゲート電極ＦＧとは、第２方向Ｙに離間して設けられており、ゲート電極ＥＧと浮遊ゲート電極ＦＧとの間に位置するｐ＋型半導体領域ｐ２は、選択トランジスタＱＳおよび電荷蓄積部ＣＡの共有領域となっている。

第１ｎウェルＮＷ１の第２活性領域ＡＲ２には、第１ｎウェルＮＷ１の給電部が形成されており、これによって、第１ｎウェルＮＷ１に独立に電圧（ウェル電圧Ｖｎｗ）を印加することができる。

第２ｎウェルＮＷ２の第３活性領域ＡＲ３には、注入ＭＯＳ容量ＰＴが形成されている。注入ＭＯＳ容量ＰＴは、浮遊ゲート電極ＦＧ、ゲート絶縁膜ＩＧｐ、および第２ｎウェルＮＷ２をＭＩＳ構造として有する容量である。浮遊ゲート電極ＦＧは、電荷蓄積部ＣＡを構成する浮遊ゲート電極ＦＧと同一層の多結晶シリコンを主体とする導体膜からなり、酸化シリコンを主体とする絶縁膜からなるゲート絶縁膜ＩＧｐ上に形成されている。また、浮遊ゲート電極ＦＧは第１方向Ｘに延在している。

浮遊ゲート電極ＦＧとゲート絶縁膜ＩＧｐとは、その側壁が、酸化シリコン膜などの絶縁体からなるサイドウォールＳＷで覆われている。ｎ型導電型の半導体領域が、第２ｎウェルＮＷ２内において浮遊ゲート電極ＦＧを挟み込む位置に浮遊ゲート電極ＦＧに対して自己整合的に形成されている。浮遊ゲート電極ＦＧの側方下部にあたる第２ｎウェルＮＷ２の表面には、ｎ型導電型の半導体領域であるｎ−型半導体領域ｎ３が形成されている。また、サイドウォールＳＷの側方下部にあたる第２ｎウェルＮＷ２の表面には、ｎ型導電型の半導体領域であるｎ＋型半導体領域ｎ４が形成されている。ｎ＋型半導体領域ｎ４は、シリコン基板ＳＳの主面からの深さがｎ−型半導体領域ｎ３よりも浅く、ｐ型不純物濃度がｎ−型半導体領域ｎ３よりも濃い。ｎ＋型半導体領域ｎ４の表面にシリサイド層ＳＩを形成しても良い。

ここで、浮遊ゲート電極ＦＧは、他のいかなる導体材料にも接触せず、浮遊状態となっている。また、浮遊ゲート電極ＦＧは、平面視において、第１ｎウェルＮＷ１の一部と、第２ｎウェルＮＷ２の一部とに重なるようにしてシリコン基板ＳＳ上に配置されている。浮遊ゲート電極ＦＧは、第１ｎウェルＮＷ１および第２ｎウェルＮＷ２と容量結合（容量性カップリングとも言う）を形成していることになる。従って、第１ｎウェルＮＷ１または第２ｎウェルＮＷ２に給電することによって、カップリング容量により、浮遊ゲート電極ＦＧから電子を引き抜くことができる。

また、選択トランジスタＱＳのゲート電極ＥＧの延在方向（第１方向Ｘ）と同一の方向に延在するようにして、浮遊ゲート電極ＦＧを配置している。これにより、素子レイアウトを密にしやすくしている。

さらに、注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧの第２方向Ｙの幅（ゲート長）は、電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧの第２方向Ｙの幅（ゲート長）よりも細く形成されている。電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧのゲート長は、例えば０．６μｍ、注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧのゲート長は、例えば０．１μｍである。これにより、素子レイアウトを密にしやすくしており、また、後述するように、第２ｎウェルＮＷ２側の容量が第１ｎウェルＮＷ１側の容量よりも小さくなることから、ＦＮトンネリング現象による浮遊ゲート電極ＦＧからの電荷の引き抜きが生じやすくなる。

また、浮遊ゲート電極ＦＧは、選択トランジスタＱＳのゲート電極ＥＧと同一の工程で形成されることから、浮遊ゲート電極ＦＧも、多結晶シリコンを主体とする導体膜によって形成されている。また、電荷蓄積部ＣＡのゲート絶縁膜ＩＧｃおよび注入ＭＯＳ容量ＰＴのゲート絶縁膜ＩＧｐは、選択トランジスタＱＳのゲート絶縁膜ＩＧｑと同一の工程で形成されることから、ゲート絶縁膜ＩＧｃ，ＩＧｐも、酸化シリコンを主体とする絶縁膜によって形成されている。

不揮発性メモリセルＮＶＭ１を覆うようにして、シリコン基板ＳＳ上には層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、酸化シリコンを主体とする絶縁膜からなる。さらに、層間絶縁膜ＩＬの所定の個所にはコンタクトＣＮが形成されている。コンタクトＣＮは、不揮発性メモリセルＮＶＭ１のソースを構成するｐ＋型半導体領域ｐ２上のシリサイド層ＳＩ、不揮発性メモリセルＮＶＭ１のドレインを構成するｐ＋型半導体領域ｐ２上のシリサイド層ＳＩ、および選択トランジスタＱＳのゲート電極ＥＧ上のシリサイド層ＳＩにそれぞれ達するように形成されている。さらに、コンタクトＣＮは、第１ｎウェルＮＷ１上のシリサイド層ＳＩおよび注入ＭＯＳ容量ＰＴのｎ＋型半導体領域ｎ４上のシリサイド層ＳＩにそれぞれ達するように形成されている。

コンタクトＣＮの内部にはプラグＰＬＧが埋め込まれている。プラグＰＬＧは、例えばタングステン（Ｗ）などを主体とする導体膜からなる。

層間絶縁膜ＩＬ上には、ソース配線Ｍｓ、ドレイン配線Ｍｄ、選択メモリセルＱＳのゲート配線Ｍｓｗ、ウェル配線Ｍｎｗ、および容量配線Ｍｐｔが形成されている。ソース配線Ｍｓ、ドレイン配線Ｍｄ、選択メモリセルＱＳのゲート配線Ｍｓｗ、ウェル配線Ｍｎｗ、および容量配線Ｍｐｔは、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）などを主体とする導体膜からなる。

ソース配線Ｍｓは、不揮発性メモリセルＮＶＭ１のソースを構成するｐ型半導体領域と電気的に接続してソース電圧Ｖｓを供給する。ドレイン配線Ｍｄは、不揮発性メモリセルＮＶＭ１のドレインを構成するｐ型半導体領域と電気的に接続してドレイン電圧Ｖｄを供給する。選択メモリセルＱＳのゲート配線Ｍｓｗは、選択トランジスタＱＳのゲート電極ＥＧと電気的に接続してゲート電圧Ｖｓｗを供給する。ウェル配線Ｍｎｗは、第１ｎウェルＮＷ１と電気的に接続してウェル電圧Ｖｎｗを供給する。容量配線Ｍｐｔは、注入ＭＯＳ容量ＰＴのｎ型半導体領域と電気的に接続して注入電圧Ｖｐｔを供給する。

＜不揮発性メモリの回路構成＞
次に、実施の形態１による不揮発性メモリの回路構成を図４を用いて説明する。図４は不揮発性メモリの要部回路図である。

この不揮発性メモリは、メモリセルアレイと周辺回路領域とを有している。メモリセルアレイには、第２方向Ｙに沿って延在する複数のワード線ＷＬ（ＷＬ０，ＷＬ１・・・）と、複数のリード線ＲＬ（ＲＬ０，ＲＬ１，ＲＬ２，ＲＬ３・・・）と、複数の消去線ＥＬ（ＥＬ０，ＥＬ１，ＥＬ２，ＥＬ３・・・）とが配置されている。また、メモリセルアレイには、第２方向Ｙと直交する第１方向Ｘに沿って延在する複数のビット線ＢＬ（ＢＬ０，ＢＬ１，ＢＬ２・・・）と、複数のソース線ＳＬとが配置されている。

このようなワード線ＷＬと、ビット線ＢＬおよびソース線ＳＬとの格子状交点の近傍に、１ビット分の不揮発性メモリセルＭＣが電気的に接続されている。ここでは、１ビットが一つの不揮発性メモリセルＭＣで構成されている場合が例示されている。

各不揮発性メモリセルＭＣは、第１ｎウェルＮＷ１領域に形成され、データの書き込みおよび読み出し用の蓄積容量部ＣＡと、第１ｎウェルＮＷ１領域に形成された選択トランジスタＱＳと、第２ｎウェルＮＷ２領域に形成された注入ＭＯＳ容量ＰＴとを有している（前述の図１〜図３参照）。

不揮発性メモリセルＭＣのドレインはビット線ＢＬに電気的に接続され、不揮発性メモリセルＭＣのソースはソース線ＳＬに電気的に接続されている。そして、第１ｎウェルＮＷ１はワード線ＷＬに電気的に接続され、選択トランジスタＱＳのゲート電極ＥＧはリード線ＲＬに接続され、注入ＭＯＳ容量ＰＴの一方の電極は消去線ＥＬに電気的に接続されている。注入ＭＯＳ容量ＰＴの他方の電極は、第１ｎウェルＮＷ１の一部と平面的に重なって配置された浮遊ゲート電極ＦＧである。

このようなメモリセルアレイにおいては、ソース線ＳＬを共通とした複数の不揮発性メモリセルＭＣが配置されている。そして、ソース線ＳＬを共通として第２方向Ｙに隣り合って配置された不揮発性メモリセルＭＣにおいては、消去線ＥＬを共通としているが、リード線ＲＬおよびビット線ＢＬは共通としていない。また、第２方向Ｙに一つおきの不揮発性メモリセルＭＣにおいてリード線ＲＬを共通としている。

＜不揮発性メモリのメモリセルアレイ＞
次に、不揮発性メモリのメモリセルアレイについて図５を用いて説明する。図５は６ビット分の不揮発性メモリセルのメモリセルアレイを示す要部平面図である。

前述の図４に示した回路図を用いて説明したように、ソース線ＳＬを共通として第２方向Ｙに隣り合って配置された不揮発性メモリセルＭＣにおいては、第２方向Ｙに延在する消去線ＥＬを共通としているが、第２方向Ｙに延在するリード線ＲＬおよび第１方向Ｘに延在するビット線ＢＬは共通としていない。また、第２方向Ｙに一つおきの不揮発性メモリセルＭＣにおいてリード線ＲＬを共通としている。

図５に示すように、選択トランジスタＱＳおよび蓄積容量部ＣＡが形成される第１ｎウェルＮＷ１および第１活性領域ＡＲ１は、第２方向Ｙに沿って延在している。そして、第１方向Ｘに沿って延在するソース線ＳＬを挟んで、第１メモリセルＭＣ１と第２メモリセルＭＣ２とが配置されている。

第１メモリセルＭＣ１と第２メモリセルＭＣ２との間には、それぞれのソースにソース電圧が印加されるコンタクトＣＮｓが第１ｎウェルＮＷ１に達するように形成されていおり、第１メモリセルＭＣ１と第２メモリセルＭ２とはコンタクトＣＮｓを共有している。そして、第１メモリセルＭＣ１のソースと第２メモリセルＭＣ２のソースとは、同一のソース線ＳＬに電気的に接続されている。ソース線ＳＬは、例えば第１方向Ｘに沿って延在する第１層目の配線によって構成されている。

上記コンタクトＣＮｓを第２方向Ｙに挟んで、第１メモリセルＭＣ１の選択メモリセルＱＳのゲート電極ＥＧと、第２メモリセルＭＣ２の選択メモリセルＱＳのゲート電極ＥＧとが配置されている。ここで、第１メモリセルＭＣ１の選択メモリセルＱＳのゲート電極ＥＧにゲート電圧を印加するコンタクトＣＮｓｗと、第２メモリセルＭＣ２の選択メモリセルＱＳのゲート電極ＥＧにゲート電圧を印加するコンタクトＣＮｓｗとは、第１活性領域ＡＲ１を第１方向Ｘに挟んで両側に配置されている。

すなわち、第１メモリセルＭＣ１の選択メモリセルＱＳのゲート電極ＥＧは、第１活性領域ＡＲ１の一方の側の分離部上に延びて形成されており、その分離部上のゲート電極ＥＧに達するようにコンタクトＣＮｓｗは形成されている。一方、第２メモリセルＭＣ２の選択メモリセルＱＳのゲート電極ＥＧは、第１活性領域ＡＲ１の他方の側（上記一方の側と反対側）の分離部上に延びて形成されており、その分離部上のゲート電極ＥＧに達するようにコンタクトＣＮｓｗは形成されている。そして、第１メモリセルＭＣ１の選択メモリセルＱＳのゲート電極ＥＧはリード線ＲＬ１に電気的に接続され、第２メモリセルＭＣ２の選択メモリセルＱＳのゲート電極ＥＧはリード線ＲＬ０に電気的に接続されて、個別にゲート電圧を制御することができる。リード線ＲＬ０，ＲＬ１は、例えば第１層目の配線よりも上層で、第２方向Ｙに沿って延在する第２層目の配線によって構成されている。

第１メモリセルＭＣ１の選択メモリセルＱＳのゲート電極ＥＧおよび第２メモリセルＭＣ２の選択メモリセルＱＳのゲート電極ＥＧを第１活性領域ＡＲ１の一方の側の分離部上に伸ばして形成し、それぞれのゲート電極ＥＧに達するコンタクトＣＮｓｗを形成することも可能である。しかし、この場合は、第１活性領域ＡＲ１と第３活性領域ＡＲ３との間の分離部の間に、第１メモリセルＭＣ１用と第２メモリセルＭＣ２用のコンタクトＣＮｓｗを第１方向Ｘにずらして形成しなければならない。そのため、第１活性領域ＡＲ１と第３活性領域ＡＲ３との第１方向Ｘの間隔を広くする必要があり、メモリセルアレイの面積が増加してしまう。

第１メモリセルＭＣ１の蓄積容量部ＣＡの浮遊ゲート電極ＦＧは、選択メモリセルＱＳを挟んで、ソース線ＳＬ（またはコンタクトＣＮｓ）と反対側に形成されている。同様に、第２メモリセルＭＣ２の蓄積容量部ＣＡの浮遊ゲート電極ＦＧは、選択メモリセルＱＳを挟んで、ソース線ＳＬ（またはコンタクトＣＮｓ）と反対側に形成されている。すなわち、第２方向Ｙに沿って、活性領域ＡＲ１には第１メモリセルＭＣ１の蓄積容量部ＣＡの浮遊ゲート電極ＦＧ、第１メモリセルＭＣ１の選択メモリセルＱＳのゲート電極ＥＧ、第２メモリセルＭＣ２の選択メモリセルＱＳのゲート電極ＥＧ、第２メモリセルＭＣ２の蓄積容量部ＣＡの浮遊ゲート電極ＦＧの順に配置されている。

さらに、第１メモリセルＭＣ１のドレインは、浮遊ゲート電極ＦＧおよび選択メモリセルＱＳを挟んで、ソース線（またはコンタクトＣＮｓ）と反対側に配置されている。同様に、第２メモリセルＭＣ２のドレインは、浮遊ゲート電極ＦＧおよび選択メモリセルＱＳを挟んで、ソース線（またはコンタクトＣＮｓ）と反対側に配置されている。それぞれのドレインでは、ドレイン電圧が印加されるコンタクトＣＮｄが第１ｎウェルＮＷ１に達するように形成されている。そして、第１メモリセルＭＣ１のドレインはビット線ＢＬ１に電気的に接続され、第２メモリセルＭＣ２のドレインはビット線ＢＬ２に電気的に接続されて、個別にドレイン電圧を制御することができる。ビット線ＢＬ０，ＢＬ１は、例えば第１方向Ｘに沿って延在する第１層目の配線によって構成されている。

第１活性領域ＡＲ１と第１方向Ｘに離間して第３活性領域ＡＲ３が形成されており、この第３活性領域ＡＲ３には、第１メモリセルＭＣ１の注入ＭＯＳ容量ＰＴと第２メモリセルＭＣ２の注入ＭＯＳ容量ＰＴとが形成されている。

選択トランジスタＱＳおよび電荷蓄積部ＣＡが形成される第１活性領域ＡＲ１は、第１メモリセルＭＣ１および第１メモリセルＭＣ２のみだけではなく、第２方向Ｙに沿って配置される複数のメモリセルＭＣにおいて共有されるように形成されている。これに対して、注入ＭＯＳ容量ＰＴが形成される第３活性領域ＡＲ３は、第１メモリセルＭＣ１および第１メモリセルＭＣ２のみ、すなわち、第２方向Ｙに沿って配置された隣り合う２つの不揮発性メモリセルにおいて共有されるように形成されている。

第１メモリセルＭＣ１の注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧと第２メモリセルＭＣ２の注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧとの間には、それぞれの注入ＭＯＳ容量ＰＴのｎ型導電型の半導体領域に注入電圧が印加されるコンタクトＣＮｐｔが第２ｎウェルＮＷ２に達するように形成されている。そして、第１メモリセルＭＣ１と第２メモリセルＭＣ２とはコンタクトＣＮｐｔを共有しており、第１メモリセルＭＣ１の注入ＭＯＳ容量ＰＴの一方のｎ型導電型の半導体領域と第２メモリセルＭＣ２の注入ＭＯＳ容量ＰＴの一方のｎ型導電型の半導体領域とは、同一の消去線ＥＬ０に電気的に接続されている。消去線ＥＬ０，ＥＬ１は、例えば第２方向Ｙに沿って延在する第２層目の配線によって構成されている。

第１メモリセルＭＣ１の注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧの第２方向Ｙの幅（すなわちゲート長）は、電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧの第２方向Ｙの幅（すなわちゲート長）よりも細く形成されている。この浮遊ゲート電極ＦＧの細い部分は選択メモリセルＱＳ側に形成されている。実施の形態１では、電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧの選択トランジスタＱＳ側の側面と、注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧの選択トランジスタＱＳ側の側面とが平面視において同一線上になるように、浮遊ゲート電極ＦＧは形成されている。

同様に、第２メモリセルＭＣ２の注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧの第２方向Ｙの幅（すなわちゲート長）は、電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧの第２方向Ｙの幅（すなわちゲート長）よりも細く形成されている。この浮遊ゲート電極ＦＧの細い部分は選択メモリセルＱＳ側に形成されている。実施の形態１では、電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧの選択トランジスタＱＳ側の側面と、注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧの選択トランジスタＱＳ側の側面とが平面視において同一線上になるように、浮遊ゲート電極ＦＧは形成されている。

浮遊ゲート電極ＦＧを上記のような形状とすることにより、第２方向Ｙの第３活性領域ＡＲ３の長さを短くできるので、メモリセルアレイの面積を小さくすることができる。これは以下の理由による。

注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧの両側の第２ｎウェルＮＷ２にはｎ型導電型の半導体領域が形成されるので、浮遊ゲート電極ＦＧの選択メモリセルＱＳと反対側に形成されたｎ型導電型の半導体領域を形成する第３活性領域ＡＲ３が必要となる。そのため、注入ＭＯＳ容量ＰＴにおける浮遊ゲート電極ＦＧの幅を電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧの幅と同じとした場合または浮遊ゲート電極ＦＧの細い部分を選択メモリセルＱＳと反対側に形成した場合は、浮遊ゲート電極ＦＧの細い部分を選択メモリセルＱＳ側に形成した場合と比べて、第２方向Ｙに延びる第３活性領域ＡＲ３が長くなる。そこで、浮遊ゲート電極ＦＧの細い部分を選択メモリセルＱＳ側に形成することにより、第２方向Ｙのサイズを小さくしてメモリセルアレイの面積を小さくしている。

実施の形態１によるメモリセルアレイでは、上述した第１メモリセルＭＣ１と第２メモリセルＭＣ２とが第２方向Ｙに繰り返されて、配置されている。従って、第１メモリセルＭＣ１と、第１メモリセルＭＣ１を挟んで第２メモリセルＭＣ２と反対側に配置される第３メモリセルＭＣ３との間には、それぞれのドレインにドレイン電圧が印加されるコンタクトＣＮｄが第１ｎウェルＮＷ１に達するように形成されており、第１メモリセルＭＣ１と第３メモリセルＭＣ３とはコンタクトＣＮｄを共有している。そして、第１メモリセルＭＣ１のドレインと第３メモリセルＭＣ３のドレインとは、同一のビット線ＢＬ１に電気的に接続されている。

＜不揮発性メモリの動作＞
次に、実施の形態１による不揮発性メモリの書き込み動作、消去動作、および読み出し動作を図６〜図８を用いて説明する。図６は不揮発性メモリの書き込み動作を説明する回路図、図７は不揮発性メモリの消去動作を説明する回路図、図８は不揮発性メモリの読み出し動作を説明する回路図である。

まず、データ書き込み動作の一例を図６を用いて説明する。ここでは、電子を浮遊ゲート電極に注入することをデータ書き込みと定義する。

書き込み動作では、ホットエレクトロン注入によって、浮遊ゲート電極ＦＧに電子を注入する。例えばソース／ドレイン間において電位差を大きくすると、加速された電子が格子と電離衝突を繰り返して、雪崩増幅的に多量に電子を発生させる。それらの電子が高いエネルギーを獲得し、電荷蓄積部ＣＡのゲート絶縁膜ＩＧｃの禁制帯を通り抜けて、浮遊ゲート電極ＦＧに注入される。

データの書き込み時には、選択不揮発性メモリセル（図６中、選択ｂｉｔと記載）の選択トランジスタＱＳのゲート電極ＥＧが接続されているリード線ＲＬ０に、例えば−８Ｖの負の電圧を印加し、それ以外のリード線ＲＬ１，ＲＬ２，ＲＬ３には、例えば０Ｖの電圧を印加する。また、選択不揮発性メモリセルのドレインＤが接続されているビット線ＢＬ１に、例えば−７Ｖの負の電圧を印加し、それ以外のビット線ＢＬ０，ＢＬ２には、例えば０Ｖの電圧を印加する。また、第１ｎウェルＮＷ１が接続されているワード線ＷＬ０，ＷＬ１およびソースＳが接続されているソース線ＳＬには、例えば０Ｖの電圧を印加する。

さらに、選択不揮発性メモリセルの注入ＭＯＳ容量ＰＴのｐ型導電型の半導体領域が接続されている消去線ＥＬ０に、例えば−３Ｖの負の電圧を印加し、それ以外の消去線ＥＬ１，ＥＬ２，ＥＬ３には、例えば０Ｖの電圧を印加する。

ここで、注入ＭＯＳ容量ＰＴのｐ型導電型の半導体領域に負の電圧を印加した選択不揮発性メモリセルでは、注入ＭＯＳ容量ＰＴのｐ型導電型の半導体領域に負の電圧を印加しない非選択不揮発性メモリセル（図６中、書き込みディスターブｂｉｔと記載）と比べて、書き込み速度が３〜４桁程度速くなる。このような書き込み時間の差を利用することによって、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分けることができる。

例えば１μＡのドレイン電流で判定する場合、選択不揮発性メモリセルでは１０μ秒のときにドレイン電流は１μＡ以上となるが、非選択不揮発性メモリセルでは１秒以上でドレイン電流が１μＡ以上となる。従って、選択不揮発性メモリセルの書き込み速度の高速化を実現するために、選択不揮発性メモリセルのドレインＤに印加するドレイン電圧、すなわちこのドレインＤに電気的に接続されるビット線ＢＬ１の電圧を高くしたことにより、非選択不揮発性メモリセルにおいてディスターブ現象が生じても、選択不揮発性メモリセルと非選択不揮発性メモリセルとの書き込み時間が著しく異なる。この書き込み時間の差を利用することによって、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分けることができる。

次に、データ消去動作の一例を図７を用いて説明する。ここでは、浮遊ゲート電極ＦＧに蓄積された電子を引き抜くことをデータ消去と定義する。

消去動作では、ＦＮ（Fowler Nordheim）トンネリング現象によって、浮遊ゲート電極ＦＧに蓄積された電子を第２ｎウェルＮＷ２に放出させる。データの消去時には、全てのリード線ＲＬ０，ＲＬ１，ＲＬ２，ＲＬ３に、例えば０Ｖの電圧を印加する。また、全てのビット線ＢＬ０，ＢＬ１，ＢＬ２に、例えば０Ｖの電圧を印加するか開放状態とする。また、選択不揮発性メモリセル（図７中、選択ｂｉｔと記載）の第１ｎウェルＮＷ１が接続されているワード線ＷＬ０に、例えば−８Ｖの負の電圧を印加し、それ以外のワード線ＷＬ１に、例えば０Ｖの電圧を印加する。また、全てのソース線ＳＬには、例えば０Ｖの電圧を印加する。

さらに、選択不揮発性メモリセルの注入ＭＯＳ容量ＰＴのｐ型導電型の半導体領域が接続されている消去線ＥＬ０，ＥＬ１に、例えば＋８Ｖの正の電圧を印加し、それ以外の消去線ＥＬ２，ＥＬ３には、例えば０Ｖの電圧を印加する。

上記のような電圧条件とすることで、浮遊ゲート電極ＦＧ下の第１ｎウェルＮＷ１に−８Ｖが印加され、浮遊ゲート電極ＦＧ下の他の箇所である第２ｎウェルＮＷ２に＋８Ｖが印加されることになる。従って、浮遊ゲート電極ＦＧには、浮遊ゲート電極ＦＧと第１ｎウェルＮＷ１と間の容量、および浮遊ゲート電極ＦＧと第２ｎウェルＮＷ２との間の容量に応じた容量結合による電位が印加される。より具体的には、浮遊ゲート電極ＦＧの電位は、第１ｎウェルＮＷ１の負電位によって負の方向に誘導され、第２ｎウェルＮＷ２の正電位によって正の方向に誘導され、誘導される電位は容量の合計に占める、印加する部分の容量の比によって決定される。

前述の図１および図５に示したように、第２ｎウェルＮＷ２上の浮遊ゲート電極ＦＧの幅は、第１ｎウェルＮＷ１上の浮遊ゲート電極ＦＧの幅よりも細く形成されている。従って、第２ｎウェルＮＷ２側の容量が第１ｎウェルＮＷ１側の容量よりも小さくなることから、浮遊ゲート電極ＦＧの電位は第１ｎウェルＮＷ１側の電位の影響を強く受けることになり、浮遊ゲート電極ＦＧと第２ｎウェルＮＷ２との間にはより強い電位差が発生することになる。

従って、浮遊ゲート電極ＦＧに蓄積された電子は、第２ｎウェルＮＷ２の大きな正の電界を受けて、ＦＮトンネリング現象により第２ｎウェルＮＷ２に放出される。このようにして、浮遊ゲート電極ＦＧの電荷が除去され、消去状態が実現される。

次に、データ読み出し動作の一例を図８を用いて説明する。

データの読み出し時には、選択不揮発性メモリセル（図６には、選択ｂｉｔと記載）の選択トランジスタＱＳのゲート電極ＥＧが接続されているリード線ＲＬ０に、例えば−８Ｖの負の電圧を印加し、それ以外のリード線ＲＬ１，ＲＬ２，ＲＬ３には、例えば０Ｖの電圧を印加する。また、選択不揮発性メモリセルのドレインＤが接続されているビット線ＢＬ１に、例えば−１．５Ｖの負の電圧を印加し、それ以外のビット線ＢＬ０，ＢＬ２には、例えば０Ｖの電圧を印加する。また、第１ｎウェルＮＷ１が接続されているワード線ＷＬ０，ＷＬ１、ソースＳが接続されているソース線ＳＬ、選択メモリセルＭＣの注入ＭＯＳ容量ＰＴのｐ型導電型の半導体領域が接続されている消去線ＥＬ０，ＥＬ１，ＥＬ２，ＥＬ３には、例えば０Ｖの電圧を印加する。

これにより、選択トランジスタＱＳはオン状態となる。そして、電荷蓄積部ＣＡの浮遊ゲート電極ＦＧの荷電状態に応じて、ｐ型導電型の半導体領域の間のチャネルにドレイン電流が流れる。より具体的には、選択メモリセルの浮遊ゲート電極ＦＧに電子が蓄積されている場合は、浮遊ゲート電極ＦＧ下の第１ｎウェルＮＷ１には反転層が形成されて、チャネルにドレイン電流が流れることになる。一方、選択メモリセルの浮遊ゲート電極ＦＧには電子が蓄積されていない場合は、書き込み状態と比較して、浮遊ゲート電極ＦＧ下の第１ｎウェルＮＷ１にはほとんど反転層は形成されない。従って、ドレイン電流は微小または流れない状態となる。以上のようにして、選択不揮発性メモリセルの記憶状態を判別することができる。

＜実施の形態１の変形例＞
次に、実施の形態１による不揮発性メモリセルの変形例について図９Ａおよび図９Ｂを用いて説明する。図９Ａ（ａ）および（ｂ）はそれぞれ第１の変形例による不揮発性メモリセルの前述の図１の第１方向Ｘ（すなわちＢ−Ｂ線）に沿った要部断面図、および前述の図１の第２方向Ｙに沿った注入ＭＯＳ容量の要部断面図である。図９Ｂは第２の変形例による不揮発性メモリセルの前述の図１の第２方向Ｙに沿った注入ＭＯＳ容量の要部断面図である。

図９Ａ（ａ）および（ｂ）に示すように、第１の変形例による不揮発性メモリセルＮＶＭ１ａでは、注入ＭＯＳ容量ＰＴａを、浮遊ゲート電極ＦＧ、ゲート絶縁膜ＩＧｐ、ｐ型導電型のｐウェルＰＷ、および第２ｎウェルＮＷ２をＭＩＳ構造として有する容量から構成する。すなわち、ゲート絶縁膜ＩＧｐと第２ｎウェルＮＷ２との間にｐウェルＰＷを形成する。そして、ｐウェルＰＷに消去線ＥＬを接続して注入電圧Ｖｐｔを印加する。

上記ｐウェルＰＷを形成せずに、注入ＭＯＳ容量ＰＴａを、いわゆるアキュムレーション容量とすることもできる。しかし、この場合、書き込み動作時に、選択トランジスタＱＳのゲート電極ＥＧに−８Ｖの電圧を印加し、ドレインに−７Ｖの電圧を印加し、第１ｎウェルＮＷ１およびソースに０Ｖの電圧を印加し、第２ｎウェルＮＷ２に−３Ｖの電圧を印加し、シリコン基板ＳＳに−８Ｖの電圧を印加すると、第２ｎウェルＮＷ２とシリコン基板ＳＳとの間が順方向となり、消費電力の増加を招く恐れがある。

これを回避するために、不揮発性メモリセルＮＶＭ１ａでは、注入ＭＯＳ容量ＰＴａの第２ｎウェルＮＷ２の表面にｐウェルＰＷを形成している。

しかし、消去動作に、前述した不揮発性メモリセルＮＶＭ１と同じ電圧、すなわち選択トランジスタのゲート電極ＥＧ、ソース、およびドレインに０Ｖの電圧を印加し、第２ｎウェルＮＷ２に−８Ｖの電圧を印加し、ｐウェルＰＷに＋８Ｖの電圧を印加すると、第１ｎウェルＮＷ１とシリコン基板ＳＳとの間が順方向となる。そこで、不揮発性メモリセルＮＶＭ１ａの消去動作では、第１ｎウェルＮＷ１を、例えば０Ｖの電圧に固定し、第１ｎウェルＮＷ１とｐウェルＰＷとの電位差はそのままになるように、ｐウェルＰＷに印加する電圧を、例えば１６Ｖとする。

なお、前述した不揮発性メモリセルＮＶＭ１ａでは、注入ＭＯＳ容量ＰＴａにおいてゲート絶縁膜ＩＧｐと第２ｎウェルＮＷ２との間の全領域にｐウェルＰＷを形成するとしたが、これに限定されるものではない。

例えば、図９Ｂに示す第２の変形例による不揮発性メモリセルＮＶＭ１ｂのように、注入ＭＯＳ容量ＰＴｂにおいて、ｎ−型半導体領域ｎ３とｎ＋型半導体領域ｎ４の代わりに、ｐ−型半導体領域ｐ３とｐ＋型半導体領域ｐ４を用いた構成としてもよい。この場合、前述の第１の変形例のｐウェルＰＷは形成しなくても良い。これにより、不揮発性メモリセルＮＶＭ１ｂでは、注入ＭＯＳ容量ＰＴｂの浮遊ゲート電極ＦＧとオーバーラップした領域において、浮遊ゲート電極ＦＧと、ｐ−型半導体領域ｐ３およびｐ＋型半導体領域ｐ４とが容量結合を備えた構造となる。

このように、実施の形態１の不揮発性メモリセルＮＶＭ１によれば、注入ＭＯＳ容量ＰＴを配置し、データの書き込み動作時に注入ＭＯＳ容量ＰＴに電圧を印加することによって、非選択不揮発性メモリセルにディスターブ現象が生じても、選択不揮発性メモリセルに高速にデータを書き込むことができるので、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分けることができる。これにより、メモリセルアレイを縮小しても不揮発性メモリセルの誤動作を回避することができるので、高性能で、かつ高信頼度の不揮発性メモリセルを実現することができる。

（実施の形態２）
実施の形態２による不揮発性メモリセルの構造を図１０および図１１を用いて説明する。図１０は不揮発性メモリセルの要部平面図である。図１１は図１０のＣ−Ｃ線に沿った要部断面図である。

実施の形態２による不揮発性メモリセルの注入ＭＯＳ容量が、前述した実施の形態１による不揮発性メモリセルＮＶＭ１の注入ＭＯＳ容量ＰＴと構造が異なる。その他の構造（選択トランジスタＱＳ、電荷蓄積部ＣＡ、および第１ｎウェルＮＷ１等）は、不揮発性メモリセルＮＶＭ１と同様であるので、ここでの説明は省略する。

図１０および図１１に示すように、実施の形態２による不揮発性メモリセルＮＶＭ２は、選択トランジスタＱＳと、電荷蓄積部ＣＡと、注入ＭＯＳ容量ＰＴ２とから構成される。

注入ＭＯＳ容量ＰＴ２は、第２ｎウェルＮＷ２の第３活性領域ＡＲ３に形成されている。注入ＭＯＳ容量ＰＴ２は、浮遊ゲート電極ＦＧ２、ゲート絶縁膜ＩＧｐ、および第２ｎウェルＮＷ２をＭＩＳ構造として有する容量であり、浮遊ゲート電極ＦＧ２は第１方向Ｘに延在している。

ここで、浮遊ゲート電極ＦＧ２は、他のいかなる導体材料にも接触せず、浮遊状態となっている。また、浮遊ゲート電極ＦＧ２は、平面視において、第１ｎウェルＮＷ１の一部と、第２ｎウェルＮＷ２の一部とに重なるようにしてシリコン基板ＳＳ上に配置されている。

しかし、前述の実施の形態１に示した浮遊ゲート電極ＦＧとは異なり、注入ＭＯＳ容量ＰＴ２における浮遊ゲート電極ＦＧ２の第２方向Ｙの幅（すなわちゲート長）は、電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧ２の第２方向Ｙの幅（すなわちゲート長）と同じである。そして、第２ｎウェルＮＷ２に形成された分離部ＴＩによって規定される第４活性領域ＡＲ４に、浮遊ゲート電極ＦＧ２、ゲート絶縁膜ＩＧｐ、および第２ｎウェルＮＷ２をＭＩＳ構造として有する容量が形成されている。

このような構造であっても、浮遊ゲート電極ＦＧ２は、第１ｎウェルＮＷ１および第２ｎウェルＮＷ２と容量結合を形成していることになる。従って、第１ｎウェルＮＷ１または第２ｎウェルＮＷ２に給電することによって、カップリング容量により、浮遊ゲート電極ＦＧ２から電子を引き抜くことができる。

また、第４活性領域ＡＲ４の第２方向Ｙの幅は、浮遊ゲート電極ＦＧ２の第２方向Ｙの幅よりも小さく形成されている。電荷蓄積部ＣＡにおける浮遊ゲート電極ＦＧ２のゲート長は、例えば０．６μｍ、注入ＭＯＳ容量ＰＴにおける第４活性領域ＡＲ４の幅は、例えば０．１μｍである。これにより、第２ｎウェルＮＷ２側の容量が第１ｎウェルＮＷ１側の容量よりも小さくなることから、ＦＮトンネリング現象による浮遊ゲート電極ＦＧ２からの電荷の引き抜きが生じやすくなる。

さらに、第２ｎウェルＮＷ２には、浮遊ゲート電極ＦＧ２と平面的に重ならない領域に、分離部ＴＩによって規定される第５活性領域ＡＲ５が形成されている。この第５活性領域ＡＲ５の第２ｎウェルＮＷ２の表面にはｎ型導電型の半導体領域ｎ５が形成されている。ｎ型導電型の半導体領域ｎ５の表面にシリサイド層ＳＩを形成しても良い。このｎ型導電型の半導体領域ｎ５には、コンタクトＣＮに埋め込まれたプラグＰＬＧを介して、消去線ＥＬ（前述の図４参照）が電気的に接続されている。

そして、前述した実施の形態１と同様に、データの書き込み動作時に、選択不揮発性メモリセルの注入ＭＯＳ容量ＰＴ２のｎ型導電型の半導体領域ｎ５に負の電圧を印加する。注入ＭＯＳ容量ＰＴ２のｎ型導電型の半導体領域ｎ５に負の電圧を印加した選択不揮発性メモリセルでは、注入ＭＯＳ容量ＰＴ２のｎ型導電型の半導体領域ｎ５に負の電圧を印加しない非選択不揮発性メモリセルと比べて、書き込み速度が３〜４桁程度速くなる。このような書き込み時間の差を利用することによって、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分けることができる。

このように、実施の形態２の不揮発性メモリセルＮＶＭ２によれば、前述の実施の形態１の不揮発性メモリセルＮＶＭ１と同様に、注入ＭＯＳ容量ＰＴ２を配置し、データの書き込み動作時に注入ＭＯＳ容量ＰＴ２に電圧を印加することによって、非選択不揮発性メモリセルにディスターブ現象が生じても、選択不揮発性メモリセルに高速にデータを書き込むことができるので、選択不揮発性メモリセルと非選択不揮発性メモリセルとを分けることができる。

（実施の形態３）
実施の形態３による不揮発性メモリセルの構造を図１２および図１３を用いて説明する。図１２は不揮発性メモリセルの要部平面図である。図１３は図１２のＤ−Ｄ線に沿った要部断面図である。

図１２および図１３に示すように、実施の形態３による不揮発性メモリセルＮＶＭ３は、選択トランジスタＱＳと、電荷蓄積部ＣＡと、注入ＭＯＳ容量ＰＴとから構成され、不揮発性メモリセルＮＶＭ３の構造は、前述した実施の形態１による不揮発性メモリセルＮＶＭ１の構造とは基本的には同じである。しかし、浮遊ゲート電極ＦＧの表面を絶縁膜ＩＢで覆うことにより、浮遊ゲート電極ＦＧの表面にシリサイド層ＳＩを形成していない。

浮遊ゲート電極ＦＧの表面にシリサイド層ＳＩを形成しないことにより、浮遊ゲート電極ＦＧに蓄積された電荷保持の向上を図ることができる。なお、その他の部分、例えば選択メモリセルＱＳのゲート電極ＥＧの表面、ならびにコンタクトＣＮが形成される第１ｎウェルＮＷ１および第２ｎウェルＮＷ２の表面には、プラグＰＬＧとの接触抵抗を低減して高速動作を得るために、シリサイド層ＳＩは形成している。

このように、実施の形態３によれば、浮遊ゲート電極ＦＧの表面にシリサイド層ＳＩを形成しないことにより、浮遊ゲート電極ＦＧの電荷保持特性を向上させて、不揮発性メモリセルＮＶＭ３の信頼度の向上を図ることができる。

（実施の形態４）
実施の形態４による不揮発性メモリセルの構造を図１４および図１５を用いて説明する。図１４は不揮発性メモリセルの要部平面図である。図１５は図１４のＥ−Ｅ線に沿った要部断面図である。

図１４および図１５に示すように、実施の形態４による不揮発性メモリセルＮＶＭ４は、選択トランジスタＱＳと、電荷蓄積部ＣＡと、注入ＭＯＳ容量ＰＴとから構成され、不揮発性メモリセルＮＶＭ４の構造は、前述した実施の形態１による不揮発性メモリセルＮＶＭ１の構造とは基本的には同じである。しかし、浮遊ゲート電極ＦＧの上方に金属膜からなるメタルカバー層ＭＬを形成する。そして、メタルカバー層ＭＬは、不揮発性メモリセルＮＶＭ４のドレイン配線Ｍｄ、選択メモリセルＱＳのゲート配線Ｍｓｗ、ソース配線Ｍｓ、または容量配線Ｍｐｔのいずれかと電気的に接続している。

浮遊ゲート電極ＦＧの上方に金属膜からなるメタルカバー層ＭＬを形成することにより、浮遊ゲート電極ＦＧに蓄積された電荷の消失を防止することができる。メタルカバー層ＭＬは、例えば不揮発性メモリセルＮＶＭ４を覆う層間絶縁膜ＩＬ上に形成される第１層目の配線と同一層の金属膜によって形成することができる。

このように、実施の形態４によれば、浮遊ゲート電極ＦＧの上方をメタルカバー層ＭＬで覆うことにより、浮遊ゲート電極ＦＧからの電荷の消失を防止して、不揮発性メモリセルＮＶＭ４の信頼度の向上を図ることができる。

（実施の形態５）
実施の形態５による不揮発性メモリセルの構造を図１６および図１７を用いて説明する。図１６は不揮発性メモリセルの要部平面図である。図１７は図１６のＦ−Ｆ線に沿った要部断面図である。

図１６および図１７に示すように、実施の形態５による不揮発性メモリセルＮＶＭ５は、選択トランジスタＱＳと、電荷蓄積部ＣＡと、注入ＭＯＳ容量ＰＴとから構成され、不揮発性メモリセルＮＶＭ５の構造は、前述した実施の形態１による不揮発性メモリセルＮＶＭ１の構造とは基本的には同じである。しかし、浮遊ゲート電極ＦＧの表面を絶縁膜ＩＢで覆うことにより、浮遊ゲート電極ＦＧの表面にシリサイド層ＳＩを形成しておらず、さらに、浮遊ゲート電極ＦＧの上方に金属膜からなるメタルカバー層ＭＬを形成している。そして、メタルカバー層ＭＬは、不揮発性メモリセルＮＶＭ５のドレイン配線Ｍｄ、選択メモリセルＱＳのゲート配線Ｍｓｗ、ソース配線Ｍｓ、または容量配線Ｍｐｔのいずれかと電気的に接続している。

浮遊ゲート電極ＦＧの表面にシリサイド層ＳＩを形成しないことにより、浮遊ゲート電極ＦＧに蓄積された電荷保持の向上を図ることができる。なお、その他の部分、例えば選択メモリセルＱＳのゲート電極ＥＧの表面、ならびにコンタクトＣＮが形成される第１ｎウェルＮＷ１および第２ｎウェルＮＷ２の表面には、プラグＰＬＧとの接触抵抗を低減して高速動作を得るために、シリサイド層ＳＩは形成されている。

さらに、浮遊ゲート電極ＦＧの上方に金属膜からなるメタルカバー層ＭＬを形成することにより、浮遊ゲート電極ＦＧに蓄積された電荷の消失を防止することができる。メタルカバー層ＭＬは、例えば不揮発性メモリセルＮＶＭ５を覆う層間絶縁膜ＩＬ上に形成される第１層目の配線と同一層の金属膜によって形成することができる。

このように、実施の形態５によれば、浮遊ゲート電極ＦＧの表面にはシリサイド層ＳＩを形成せず、さらに、浮遊ゲート電極ＦＧの上方をメタルカバー層ＭＬで覆うことにより、不揮発性メモリセルＮＶＭ５の信頼度の向上を図ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＲ１ 第１活性領域
ＡＲ２ 第２活性領域
ＡＲ３ 第３活性領域
ＡＲ４ 第４活性領域
ＡＲ５ 第５活性領域
ＢＬ，ＢＬ０，ＢＬ１，ＢＬ２ ビット線
ＣＡ 電荷蓄積部
ＣＮ，ＣＮｓ，ＣＮｄ，ＣＮｓｗ，ＣＮｐｔ コンタクト
Ｄ ドレイン
ＥＧ ゲート電極
ＥＬ，ＥＬ０，ＥＬ１，ＥＬ２，ＥＬ３ 消去線
ＦＧ，ＦＧ２ 浮遊ゲート電極
ＩＢ 絶縁膜
ＩＧｃ，ＩＧｐ，ＩＧｑ ゲート絶縁膜
ＩＬ 層間絶縁膜
ＭＣ 不揮発性メモリセル
ＭＣ１ 第１メモリセル
ＭＣ２ 第２メモリセル
ＭＣ３ 第３メモリセル
Ｍｄ ドレイン配線
ＭＬ メタルカバー層
Ｍｎｗ ウェル配線
ＭＮＷ 第３ｎウェル
Ｍｐｔ 容量配線
ＭＰＷ 素子用ｐウェル
Ｍｓ ソース配線
Ｍｓｗ ゲート配線
ｎ３ ｎ−型半導体領域
ｎ４ ｎ＋型半導体領域
ｎ５ ｎ型導電型の半導体領域
ＮＶＭ１，ＮＶＭ１ａ，ＮＶＭ１ｂ 不揮発性メモリセル
ＮＶＭ２，ＮＶＭ３，ＮＶＭ４，ＮＶＭ５ 不揮発性メモリセル
ＮＷ１ 第１ｎウェル
ＮＷ２ 第２ｎウェル
ｐ１，ｐ３ ｐ−型半導体領域
ｐ２，ｐ４ ｐ＋型半導体領域
ｐ５ ｐ型導電型の半導体領域
ＰＬＧ プラグ
ＰＴ，ＰＴａ，ＰＴｂ，ＰＴ２ 注入ＭＯＳ容量
ＰＷ ｐウェル
ＱＳ 選択トランジスタ
ＲＬ，ＲＬ０，ＲＬ１，ＲＬ２，ＲＬ３ リード線
Ｓ ソース
ＳＩ シリサイド層
ＳＬ ソース線
ＳＳ シリコン基板
ＳＷ サイドウォール
ＴＩ 分離部
Ｖｄ ドレイン電圧
Ｖｎｗ ウェル電圧
Ｖｐｔ 注入電圧
Ｖｓ ソース電圧
Ｖｓｗ ゲート電圧
ＷＬ，ＷＬ０，ＷＬ１ ワード線

Claims (13)

1. 第１導電型の半導体基板に形成された第１不揮発性メモリセルおよび第２不揮発性メモリセルを備える半導体装置であって、
   前記第１不揮発性メモリセルは、
   （ａ）前記半導体基板の主面に形成された前記第１導電型とは異なる第２導電型の第１ウェルと、前記第１ウェルに形成された第１活性領域；
   （ｂ）第１方向に前記第１ウェルと離間し、前記半導体基板の主面に形成された前記第２導電型の第２ウェルと、前記第２ウェルに形成された第２活性領域；
   （ｃ）平面視において前記第１活性領域の一部と重なり、前記第１方向に沿って前記半導体基板上に形成された第１選択トランジスタの第１ゲート電極；
   （ｄ）前記第１方向と直交する第２方向に前記第１ゲート電極と離間し、平面視において前記第１活性領域の一部と前記第２活性領域の一部とに重なり、前記第１方向に沿って前記半導体基板上に形成された第１浮遊ゲート電極；
   （ｅ）前記第１ゲート電極と前記第１浮遊ゲート電極との間の前記第１ウェルに形成された前記第１導電型の第１半導体領域；
   （ｆ）前記第１ゲート電極を挟んで、前記第１半導体領域と反対側の前記第１ウェルに形成された前記第１導電型の第２半導体領域；
   （ｇ）前記第１浮遊ゲート電極を挟んで、前記第１半導体領域と反対側の前記第１ウェルに形成された前記第１導電型の第３半導体領域；
   （ｈ）前記第１浮遊ゲート電極の一方の側面側の前記第２ウェルに形成された前記第２導電型の第４半導体領域；
   （ｉ）前記第１浮遊ゲート電極の他方の側面側の前記第２ウェルに形成された前記第２導電型の第５半導体領域、を有し、
   前記第２不揮発性メモリセルは、
   （ｊ）前記第１浮遊ゲート電極と反対側の前記第２方向に前記第１ゲート電極と離間し、平面視において前記第１活性領域の一部と重なり、前記第１方向に沿って前記半導体基板上に形成された第２選択トランジスタの第２ゲート電極；
   （ｋ）前記第１ゲート電極と反対側の前記第２方向に前記第２ゲート電極と離間し、平面視において前記第１活性領域の一部と前記第２活性領域の一部とに重なり、前記第１方向に沿って前記半導体基板上に形成された第２浮遊ゲート電極；
   （ｌ）前記第２ゲート電極と前記第２浮遊ゲート電極との間の前記第１ウェルに形成された前記第１導電型の第６半導体領域；
   （ｍ）前記第２ゲート電極を挟んで、前記第６半導体領域と反対側の前記第１ウェルに形成された前記第２半導体領域；
   （ｎ）前記第２浮遊ゲート電極を挟んで、前記第６半導体領域と反対側の前記第１ウェルに形成された前記第１導電型の第７半導体領域；
   （ｏ）前記第２浮遊ゲート電極の一方の側面側の前記第２ウェルに形成された前記第４半導体領域；
   （ｐ）前記第２浮遊ゲート電極の他方の側面側の前記第２ウェルに形成された前記第１導電型の第８半導体領域、を有し、
   前記第１浮遊ゲート電極、前記第１ゲート電極、前記第２ゲート電極、および前記第２浮遊ゲート電極が、順次前記第２方向に沿って配置されており、
   前記第１不揮発性メモリセルおよび前記第２不揮発性メモリセルが、前記第２半導体領域および前記第４半導体領域を共有しており、
   前記第１ゲート電極、前記第２ゲート電極、前記第１ウェル、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、および前記第７半導体領域は別個独立に電圧が印加される。
2. 請求項１記載の半導体装置において、
   前記第２活性領域上の前記第１浮遊ゲート電極の前記第２方向の幅が、前記第１活性領域上の前記第１浮遊ゲート電極の前記第２方向の幅よりも細く、前記第２活性領域上の前記第２浮遊ゲート電極の前記第２方向の幅が、前記第１活性領域上の前記第２浮遊ゲート電極の前記第２方向の幅よりも細い。
3. 請求項１記載の半導体装置において、
   前記第２ウェルを包含するように前記第２導電型の第３ウェルが前記半導体基板に形成されている。
4. 請求項３記載の半導体装置において、
   前記第１ウェルと前記第３ウェルとの間の前記半導体基板に前記第１導電型の第４ウェルが形成されており、前記第３ウェルと前記第４ウェルとの間の耐圧が、前記第１ウェルと前記第４ウェルとの間の耐圧と同じか、または前記第１ウェルと前記第４ウェルとの間の耐圧よりも高い。
5. 請求項１記載の半導体装置において、
   前記第１浮遊ゲート電極の表面および前記第２浮遊ゲート電極の表面にはシリサイド層が形成されておらず、前記第１ゲート電極、前記第２ゲート電極、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第６半導体領域、および前記第７半導体領域のそれぞれの表面にはシリサイド層が形成されている。
6. 請求項１記載の半導体装置において、
   前記第１浮遊ゲート電極上および前記第２浮遊ゲート電極上には、第１層目の配線と同一層の金属膜からなるメタルカバー層が層間絶縁膜を介して形成されている。
7. 請求項１記載の半導体装置において、
   前記第１浮遊ゲート電極の表面および前記第２浮遊ゲート電極の表面にはシリサイド層が形成されておらず、前記第１ゲート電極、前記第２ゲート電極、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第６半導体領域、および前記第７半導体領域のそれぞれの表面にはシリサイド層が形成されており、
   前記第１浮遊ゲート電極上および前記第２浮遊ゲート電極上には、第１層目の配線と同一層の金属膜からなるメタルカバー層が層間絶縁膜を介して形成されている。
8. 請求項１記載の半導体装置において、
   前記第２半導体領域、前記第３半導体領域、および前記第７半導体領域には、それぞれ第１層目の配線が電気的に接続されており、
   前記第１ゲート電極、前記第２ゲート電極、および前記第４半導体領域には、それぞれ第２層目の配線が電気的に接続されている。
9. 請求項１記載の半導体装置において、
   前記第２活性領域上の前記第１浮遊ゲート電極の前記第２方向の幅が、前記第１活性領域上の前記第１浮遊ゲート電極の前記第２方向の幅よりも細く、前記第２活性領域上の前記第２浮遊ゲート電極の前記第２方向の幅が、前記第１活性領域上の前記第２浮遊ゲート電極の前記第２方向の幅よりも細く、
   前記第２活性領域上の前記第１浮遊ゲート電極の細い部分は、第１選択メモリセル側に形成されており、前記第２活性領域上の前記第２浮遊ゲート電極の細い部分は、第２選択メモリセル側に形成されている。
10. 請求項１記載の半導体装置において、
    前記第１ゲート電極は、前記第１活性領域の一方の側の分離部上に延びて形成され、前記第１活性領域の前記一方の側の分離部上の前記第１ゲート電極に第１リード線が電気的に接続され、
    前記第２ゲート電極は、前記第１活性領域の前記一方の側の分離部と反対の他方の側の分離部上に延びて形成され、前記第１活性領域の前記他方の側の分離部上の前記第２ゲート電極に第２リード線が電気的に接続され、
    前記第１リード線と、前記第２リード線とは別個独立に電圧が印加される。
11. 請求項１記載の半導体装置において、
    前記第１不揮発性メモリセルおよび前記第２不揮発性メモリセルが共有する前記第２半導体領域にソース線が電気的に接続される。
12. 請求項１記載の半導体装置において、
    前記第１不揮発性メモリセルの前記第３半導体領域に第１ビット線が電気的に接続され、
    前記第２不揮発性メモリセルの前記第７半導体領域に第２ビット線が電気的に接続され、
    前記第１ビット線と、前記第２ビット線とは別個独立に電圧が印加される。
13. 請求項１記載の半導体装置において、
    前記第１方向に延在する第１ビット線、ソース線、および第２ビット線が、前記第２方向に順次配置され、
    前記第２方向に延在する第１リード線、第２リード線、第１消去線、および第２消去線が、前記第１方向に順次配置され、
    前記第１不揮発性メモリセルでは、前記第３半導体領域が前記第１ビット線に電気的に接続され、前記第２半導体領域が前記ソース線に電気的に接続され、前記第１ゲート電極が前記第２リード線に電気的に接続され、前記第４半導体領域が前記第１消去線に電気的に接続され、
    前記第２不揮発性メモリセルでは、前記第７半導体領域が前記第２ビット線に電気的に接続され、前記第２半導体領域が前記ソース線に電気的に接続され、前記第２ゲート電極が前記第１リード線に電気的に接続され、前記第４半導体領域が前記第１消去線に電気的に接続されている。

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