TW201428942A - 半導體裝置 - Google Patents

Abstract

本發明之目的在於提供一種具有高性能且高可靠度之非揮發性記憶胞之半導體裝置。本發明之非揮發性記憶胞NVM1包含：第1n井NW1；第2n井NW2，其在第1方向X上與第1n井NW1分離而形成；選擇電晶體QS，其形成於第1n井NW1內；浮閘電極FG，其以平面視時與第1n井NW1之一部分及第2n井NW2之一部分重疊之方式而形成；及n型導電型之半導體區域，其形成於浮閘電極FG之兩側之第2n井NW2中。且，在寫入動作時，藉由對選擇非揮發性記憶胞之汲極施加-7 V之電壓，對選擇電晶體QS之閘極電極EG施加-8 V之電壓，進而，對p型導電型之半導體區域施加-3 V，使寫入速度高速化。藉此，區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞。

Description

半導體裝置

本發明係關於半導體裝置，係可適合利用於具有例如非揮發性記憶胞之半導體裝置者。

作為非揮發性記憶胞，具有於處於浮動狀態(亦可稱作floating狀態)之導體膜中累積電子等之電荷，藉此記憶資料(亦可稱作資訊)之元件。

例如於日本特開2011-9454號公報(專利文獻1)中，揭示有將浮閘電極以與第1n井之一部分及第2n井重疊之方式配置，並藉由對第2n井施加正電壓，將浮閘電極之電子放出至第2n井，而抹除記憶資料之技術。

又，於美國專利第6711064號說明書(專利文獻2)中，揭示有一種具備抹除用閘極之EEPROM(Electrically Erasable Programmable Read-Only Memory：電子可抹除可程式化唯讀記憶體)。

又，於美國專利申請公開第2008/0017917號說明書(專利文獻3)中，揭示有一種於浮閘電晶體、介電層、及浮閘上具備導電性插塞作為抹除閘極之非揮發性記憶胞。

[先前技術文獻]

[專利文獻]

[專利文獻1]日本特開2011-9454號公報

[專利文獻2]米國專利第6711064號說明書

[專利文獻3]美國專利申請公開第2008/0017917號說明書

在由作為閘極電極具有處於浮動狀態之導體膜之MIS(Metal Insulator Semiconductor：金屬-絕緣體-半導體)構造之場效電晶體構成之非揮發性記憶胞中，例如將於浮閘電極(亦稱作浮動閘極電極)中注入有電子之狀態作為寫入狀態，將自浮閘電極提取電子之狀態作為抹除狀態。但，若為實現非揮發性記憶體之寫入速度之高速化，而提高選擇非揮發性記憶胞所連接之位元線之電壓，則在連接於相同位元線之非選擇非揮發性記憶胞中產生干擾現象，從而存在難以區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞之問題。

其他問題與新穎之特徵根據本說明書之記述及附加圖式可明白。

根據一實施形態，非揮發性記憶胞包含：n型導電型之第1井；n型導電型之第2井，其形成於不同於第1井之位置；選擇電晶體，其形成於第1井內；浮閘電極，其以平面視時與第1井之一部分及第2井之一部分重疊之方式形成；及n型導電型之半導體區域，其形成於浮閘電極之兩側之第2井中。且，在寫入動作時，藉由分別對選擇非揮發性記憶胞之汲極及選擇電晶體之閘極電極施加電壓，進而，對形成於第2井之半導體區域施加電壓，使寫入速度高速化。藉此，區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞。

根據一實施形態，可提供一種具有高性能且高可靠度之非揮發性記憶胞之半導體裝置。

AR1‧‧‧第1活性區域

AR2‧‧‧第2活性區域

AR3‧‧‧第3活性區域

AR4‧‧‧第4活性區域

AR5‧‧‧第5活性區域

BL‧‧‧位元線

BL0‧‧‧位元線

BL1‧‧‧位元線

BL2‧‧‧位元線

CA‧‧‧電荷累積部(累積電容部)

CN‧‧‧接點

CNd‧‧‧接點

CNpt‧‧‧接點

CNs‧‧‧接點

CNsw‧‧‧接點

D‧‧‧汲極

EG‧‧‧閘極電極

EL‧‧‧抹除線

EL0‧‧‧抹除線

EL1‧‧‧抹除線

EL2‧‧‧抹除線

EL3‧‧‧抹除線

FG‧‧‧浮閘電極

FG2‧‧‧浮閘電極

IB‧‧‧絕緣膜

IGc‧‧‧閘極絕緣膜

IGp‧‧‧閘極絕緣膜

IGq‧‧‧閘極絕緣膜

IL‧‧‧層間絕緣膜

MC‧‧‧非揮發性記憶胞

MC1‧‧‧第1記憶胞

MC2‧‧‧第2記憶胞

MC3‧‧‧第3記憶胞

Md‧‧‧汲極配線

ML‧‧‧金屬保護層

Mnw‧‧‧井配線

MNW‧‧‧第3n井

Mpt‧‧‧電容配線

MPW‧‧‧元件用p井

Ms‧‧‧源極配線

Msw‧‧‧閘極配線

n3‧‧‧n-型半導體區域

n4‧‧‧n+型半導體區域

n5‧‧‧n型導電型之半導體區域

NVM1‧‧‧非揮發性記憶胞

NVM1a‧‧‧非揮發性記憶胞

NVM1b‧‧‧非揮發性記憶胞

NVM2‧‧‧非揮發性記憶胞

NVM3‧‧‧非揮發性記憶胞

NVM4‧‧‧非揮發性記憶胞

NVM5‧‧‧非揮發性記憶胞

NW1‧‧‧第1n井

NW2‧‧‧第2n井

p1‧‧‧p-型半導體區域

p2‧‧‧p+型半導體區域

p3‧‧‧p-型半導體區域

p4‧‧‧p+型半導體區域

p5‧‧‧p型導電型之半導體區域

PLG‧‧‧插塞

PT‧‧‧注入MOS電容

PT2‧‧‧注入MOS電容

PTa‧‧‧注入MOS電容

PTb‧‧‧注入MOS電容

PW‧‧‧p井

QS‧‧‧選擇電晶體(選擇記憶胞)

RL‧‧‧引線

RL0‧‧‧引線

RL1‧‧‧引線

RL2‧‧‧引線

RL3‧‧‧引線

S‧‧‧源極

SI‧‧‧矽化物層

SL‧‧‧源極線

SS‧‧‧矽基板

SW‧‧‧側壁

TI‧‧‧分離部

Vd‧‧‧汲極電壓

Vnw‧‧‧井電壓

Vpt‧‧‧注入電壓

Vs‧‧‧源極電壓

Vsw‧‧‧閘極電壓

WL‧‧‧字元線

WL0‧‧‧字元線

WL1‧‧‧字元線

圖1係實施形態1之非揮發性記憶胞之主要部分平面圖。

圖2係沿著圖1之A-A線之主要部分剖面圖。

圖3係沿著圖1之B-B線之主要部分剖面圖。

圖4係實施形態1之非揮發性記憶體之主要部分電路圖。

圖5係顯示實施形態1之非揮發性記憶體之6位元量之記憶胞之記憶胞陣列之主要部分平面圖。

圖6係說明實施形態1之非揮發性記憶體之寫入動作之主要部分電路圖。

圖7係說明實施形態1之非揮發性記憶體之抹除動作之主要部分電路圖。

圖8係說明實施形態1之非揮發性記憶體之讀取動作之主要部分電路圖。

圖9A之(a)係實施形態1之第1變化例之非揮發性記憶胞之沿著第1方向之主要部分剖面圖，(b)係實施形態1之第1變化例之非揮發性記憶胞之沿著第2方向之主要部分剖面圖。

圖9B係實施形態1之第2變化例之非揮發性記憶胞之沿著第2方向之主要部分剖面圖。

圖10係實施形態2之非揮發性記憶胞之主要部分平面圖。

圖11係沿著圖10之C-C線之主要部分剖面圖。

圖12係實施形態3之非揮發性記憶胞之主要部分平面圖。

圖13係沿著圖12之D-D線之主要部分剖面圖。

圖14係實施形態4之非揮發性記憶胞之主要部分平面圖。

圖15係沿著圖14之E-E線之主要部分剖面圖。

圖16係實施形態5之非揮發性記憶胞之主要部分平面圖。

圖17係沿著圖16之F-F線之主要部分剖面圖。

在以下之實施形態中為方便起見在必要時，分割成複數個部分或實施形態進行說明，除了特別明示之情形，此等並非相互無關係者，而存在一者為另一者之一部分或全部之變化例、詳細、補充說明等之關係。

又，在以下之實施形態中，言及要件之數量等(包含個數、數值、量、範圍等)之情形，除特別明示之情形及原理上明確限定於特定之數量之情形等，並非限定於該特定之數，可為特定之數以上或以下。

又，在以下之實施形態中其構成要件(包含要件步驟等)，除特別明示之情形及認為原理上必須明確之情形等，當然並非一定為必須。

又，說明[由A構成]、[由A形成]、[具有A]、[包含A]時，除特別明示僅為此要件之情形等，當然並非排除除此以外之要件。同樣，在以下之實施形態中言及構成要件等之形狀、位置關係等時，除特別明示之情形及認為原理上明確並非如此之情形等，係包含實質上與該形狀等近似或類似者等。此情況對於上述數值及範圍亦相同。

又，在以下之實施形態所使用之圖式中，存在即使係平面圖但為容易觀察圖式而附加陰影線之情形。又，在用於說明以下之實施形態之全圖中，具有相同功能者原則上附加相同之符號，並省略其重複之說明。以下，基於圖式詳細地說明本實施形態。

作為構成半導體裝置所具備之記憶裝置之記憶胞，存在藉由具有例如處於浮動狀態之導體膜作為浮閘電極之MIS(metal-insulator-semiconductor：金屬-絕緣體-半導體)構造之場效電晶體構成之非揮發性記憶胞。

在此非揮發性記憶胞中，係藉由將電子等之電荷累積於浮閘電極來記憶資料。又，藉由提取累積於浮閘電極之電荷來抹除資料。浮 閘電極之帶電狀態表現為閾值電壓之變化，從而可根據汲極電流等讀取記憶狀態。且，因累積於浮閘電極之電荷難以向外部洩漏，故即使無電源之供給仍可保持資料。

向浮閘電極累積電荷係藉由例如熱電子(Hot Electron)注入等進行。又，提取累積於浮閘電極之電荷係藉由例如由與形成於基板之井之耦合電容引起之FN(Fowler Nordheim：隧道效應)穿隧現象、或向浮閘電極照射UV(Ultraviolet：紫外線)等進行。於例如上述之日本特開2011-9454號公報(專利文獻1)中，在不同於注入有浮閘電極之電荷之電荷聚積部之部分中，藉由向與浮閘電極之一部分重疊之第2n井放出電子以抹除記憶資料。藉此，在非揮發性記憶胞中可實現電性抹除。

在本發明者所研究之非揮發性記憶胞中，具有包含累積電荷之浮閘電極之電荷累積部、與進行存取控制之選擇電晶體各一個，此等形成於同一活性區域，而構成一個記憶胞。又，於浮閘電極之上層未配置控制閘極電極等，浮閘電極係由單層之導體膜(例如多晶矽)構成。

但，關於具有如此之非揮發性記憶胞之半導體裝置經本發明者研究後，結果可知於選擇非揮發性記憶胞中寫入資料時，會產生以下所說明之問題。

在資料之寫入時，對選擇非揮發性記憶胞之汲極施加例如-7V之汲極電壓，對選擇非揮發性記憶胞之選擇電晶體之閘極電極施加例如-8V之閘極電壓。藉此，於選擇非揮發性記憶胞之浮閘電極中注入電子從而寫入資料。另一方面，對非選擇非揮發性記憶胞之選擇電晶體之閘極電極施加例如0V之閘極電壓，藉此不於非選擇非揮發性記憶胞之浮閘電極中注入電子。

然而，為實現非揮發性記憶體之寫入速度之高速化，需要提高 對選擇非揮發性記憶胞之汲極所施加之汲極電壓、即與選擇非揮發性記憶胞之汲極電性連接之位元線之電壓。但，若提高選擇非揮發性記憶胞之汲極所電性連接之位元線之電壓，則不僅對與此位元線電性連接之選擇非揮發性記憶胞之汲極所施加之汲極電壓變高，而且對與此位元線電性連接之非選擇非揮發性記憶胞之汲極所施加之汲極電壓亦變高。

因此，產生所謂受施加於選擇非揮發性記憶胞之汲極之汲極電壓影響，於非選擇非揮發性記憶胞之浮閘電極中亦略微地注入電子之干擾現象，從而產生難以區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞之問題。尤其，在縮小記憶胞陣列之情形時，區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞更加困難。

另，關於上述專利文獻1(日本特開2011-9454號公報)、專利文獻2(美國專利第6711064號說明書)、及專利文獻3(美國專利申請公開第2008/00171917號說明書)各者，關於在非揮發性記憶胞之寫入動作中非選擇非揮發性記憶胞之干擾現象並無記載或啟發，認為在上述專利文獻1~3之構造中亦發生同樣之問題。

(實施形態1)〈非揮發性記憶胞之構造〉使用圖1~圖3說明實施形態1之非揮發性記憶胞(記憶單位資料之一個記憶胞)之構造。圖1係非揮發性記憶胞之主要部分平面圖。圖2係沿著圖1之A-A線之主要部分剖面圖。圖3係沿著圖1之B-B之主要部分剖面圖。

實施形態1之非揮發性記憶胞NVM1包含選擇電晶體QS、電荷累積部CA、及注入MOS電容PT。

非揮發性記憶胞NVM1形成於包含單晶矽(Si)之矽基板(亦稱作半導體基板)SS。矽基板SS採用p型導電型。此處，所謂p型導電型表示在將矽作為主體之半導體區域等中包含III族之硼(B)或II族之元素，且多數載子成為電洞(亦稱作hole)之半導體區域之導電型。

於矽基板SS之主表面上形成包含淺溝槽型之絕緣膜(Shallow Trench Isolation：STI)之分離部TI，並劃分第1活性區域(亦稱作作用區域)AR1、第2活性區域AR2、及第3活性區域AR3。於如此般由分離部TI劃分之第1活性區域AR1、第2活性區域AR2、及第3活性區域AR3中，形成元件或形成供電部。

於矽基板SS之主表面側形成有作為n型導電型之半導體區域之第1n井NW1。此處，所謂n型導電型表示於將矽作為主體之半導體區域等中包含V族之磷(P)或砷(As)或VI族之元素，且多數載子成為電子之半導體區域之導電型。於第1n井NW1中形成有具備選擇電晶體QS及電荷累積部CA之第1活性區域AR1、及具備第1n井NW1之供電部之第2活性區域AR2。

又，於矽基板SS之主表面側，在第1方向X上與第1n井NW1分離且不同於第1n井NW1之部位，形成有作為n型導電型之半導體區域之第3n井MNW。進而，以內包於第3n井MNW之方式形成有作為n型導電型之半導體區域之第2n井NW2。於第2n井NW2中形成有具備注入MOS電容PT之第3活性區域AR3。

又，在矽基板SS之主表面側且未形成第1n井NW1及第3n井MNW之區域中，形成有作為p型導電型之半導體區域之元件用p井MPW。因此，於第1n井NW1與第3n井MNW之間配置有分離部TI及元件用p井MPW，藉此，可使第1n井NW1與第3n井MNW成為相互電性分離之狀態。

此處，第3n井MNW之雜質濃度設定成與第1n井NW1之雜質濃度相同或較其更低。因此，第3n井MNW與元件用p井MPW之間之耐壓，係與第1n井NW1與元件用p井MPW之間之耐壓相同或較其更高。第1n井NW1之雜質濃度與第2n井NW2之雜質濃度亦可相同。

於第1n井NW1之第1活性區域AR1中形成選擇電晶體QS。選擇電 晶體QS係作為MIS構造具有閘極電極EG、閘極絕緣膜IGq、及第1n井NW1之場效電晶體。閘極電極EG包含將多晶矽(亦稱作polysilicon)作為主體之導體膜，形成於包含將氧化矽作為主體之絕緣膜之閘極絕緣膜IGq上。又，閘極電極EG於第1方向X延伸。

閘極電極EG與閘極絕緣膜IGq係其側壁以包含氧化矽膜等之絕緣體之側壁SW覆蓋。p型導電型之半導體區域相對閘極電極EG自對準地形成於在第1n井NW1內夾住閘極電極EG之位置。在處於閘極電極EG之側方下部之第1n井NW1之表面上，形成有作為p型導電型之半導體區域之p-型半導體區域p1。又，在處於側壁SW之側方下部之第1n井NW1之表面上，形成有作為p型導電型之半導體區域之p+型半導體區域p2。p+型半導體區域p2係距離矽基板SS之主表面之深度較p-型半導體區域p1更淺，而p型雜質濃度較p-型半導體區域p1更濃。亦可於閘極電極EG及p+型半導體區域p2各者之表面上形成矽化物層SI。

再者，於第1n井NW1之第1活性區域AR1中形成有電荷累積部CA。電荷累積部CA係作為MIS構造具有浮閘電極FG、閘極絕緣膜IGc、及第1n井NW1之場效電晶體。浮閘電極FG包含將多晶矽作為主體之導體膜，形成於包含將氧化矽作為主體之絕緣膜之閘極絕緣膜IGc上。又，浮閘電極FG於第1方向X延伸。

浮閘電極FG與閘極絕緣膜IGc係其側壁以包含氧化矽膜等之絕緣體之側壁SW覆蓋。且，p型導電型之半導體區域相對浮閘電極FG自對準地形成於在第1n井NW1內夾住浮閘電極FG之位置。在處於浮閘電極FG之側方下部之第1n井NW1之表面上，形成有作為p型導電型之半導體區域之p-型半導體區域p1。又，在處於側壁SW之側方下部之第1n井NW1之表面上，形成有作為p型導電型之半導體區域之p+型半導體區域p2。亦可於浮閘電極FG及p+型半導體區域p2各者之表面上形成矽化物層SI。

選擇電晶體QS之閘極電極EG與電荷累積部CA之浮閘電極FG係於第2方向Y分離而設置，位於閘極電極EG與浮閘電極FG之間之p+型半導體區域p2，成為選擇電晶體QS及電荷累積部CA之共用區域。

於第1n井NW1之第2活性區域AR2中形成有第1n井NW1之供電部，藉此，可對第1n井NW1獨立地施加電壓(井電壓Vnw)。

於第2n井NW2之第3活性區域AR3中形成有注入MOS電容PT。注入MOS電容PT係作為MIS構造具有浮閘電極FG、閘極絕緣膜IGp、及第2n井NW2之電容。浮閘電極FG包含將與構成電荷累積部CA之浮閘電極FG同一層之多晶矽作為主體之導體膜，形成於包含將氧化矽作為主體之絕緣膜之閘極絕緣膜IGp上。又，浮閘電極FG於第1方向X延伸。

浮閘電極FG與閘極絕緣膜IGp係其側壁以包含氧化矽膜等之絕緣體之側壁SW覆蓋。n型導電型之半導體區域相對浮閘電極FG自對準地形成於在第2n井NW2內夾住浮閘電極FG之位置。在處於浮閘電極FG之側方下部之第2n井NW2之表面上，形成有作為n型導電型之半導體區域之n-型半導體區域n3。又，在處於側壁SW之側方下部之第2n井NW2之表面上，形成有作為n型導電型之半導體區域之n+型半導體區域n4。n+型半導體區域n4係距離矽基板SS之主表面之深度較n-型半導體區域n3更淺，而p型雜質濃度較n-型半導體區域n3更濃。亦可於n+型半導體區域n4之表面上形成矽化物層SI。

此處，浮閘電極FG亦不接觸於其他任何導體材料而成為浮動狀態。又，浮閘電極FG在平面視時係以重疊於第1n井NW1之一部分、及第2n井NW2之一部分之方式配置於矽基板SS上。浮閘電極FG與第1n井NW1及第2n井NW2形成電容耦合(亦可稱作電容性耦合)。因此，藉由對第1n井NW1或第2n井NW2供電，根據耦合電容可自浮閘電極FG提取電子。

又，以與選擇電晶體QS之閘極電極EG之延伸方向(第1方向X)相同之方向延伸之方式，配置浮閘電極FG。因此，容易使元件佈局變緊密。

再者，注入MOS電容PT之浮閘電極FG之第2方向Y之寬度(閘極長度)，較電荷累積部CA之浮閘電極FG之第2方向Y之寬度(閘極長度)更窄地形成。電荷累積部CA之浮閘電極FG之閘極長度為例如0.6μm，注入MOS電容PT之浮閘電極FG之閘極長度為例如0.1μm。因此，容易使元件佈局變緊密，又如後述般，因第2n井NW2側之電容小於第1n井NW1側之電容，故容易產生因FN穿隧現象引起自浮閘電極FG提取電荷。

又，因浮閘電極FG係在與選擇電晶體QS之閘極電極EG相同之製程中形成，故浮閘電極FG亦由將多晶矽作為主體之導體膜形成。又因電荷累積部CA之閘極絕緣膜IGc及注入MOS電容PT之閘極絕緣膜IGp，係在與選擇電晶體QS之閘極絕緣膜IGq相同之製程中形成，故閘極絕緣膜IGc、IGp亦由將氧化矽作為主體之絕緣膜形成。

以覆蓋非揮發性記憶胞NVM1之方式，於矽基板SS上形成層間絕緣膜IL。層間絕緣膜IL包含將氧化矽作為主體之絕緣膜。進而，於層間絕緣膜IL之特定之部分形成接點CN。接點CN形成為分別到達構成非揮發性記憶胞NVM1之源極之p+型半導體區域p2上之矽化物層SI、構成非揮發性記憶胞NVM1之汲極之p+型半導體區域p2上之矽化物層SI、及選擇電晶體QS之閘極電極EG上之矽化物層SI。進而，接點CN形成為分別到達第1n井NW1上之矽化物層SI及注入MOS電容PT之n+型半導體區域n4上之矽化物層SI。

於接點CN之內部埋入有插塞PLG。插塞PLG包含將例如鎢(W)作為主體之導體膜。

於層間絕緣膜IL上形成有源極配線Ms、汲極配線Md、選擇記憶 胞QS之閘極配線Msw、井配線Mnw、及電容配線Mpt。源極配線Ms、汲極配線Md、選擇記憶胞QS之閘極配線Msw、井配線Mnw、及電容配線Mpt包含將例如銅(Cu)、或鋁(Al)等作為主體之導體膜。

源極配線Ms與構成非揮發性記憶胞NVM1之源極之p型半導體區域電性連接，而供給源極電壓Vs。汲極配線Md與構成非揮發性記憶胞NVM1之汲極之p型半導體區域電性連接，而供給汲極電壓Vd。選擇記憶胞QS之閘極配線Msw與選擇電晶體QS之閘極電極EG電性連接，而供給閘極電壓Vsw。井配線Mnw與第1n井NW1電性連接，而供給井電壓Vnw。電容配線Mpt與注入MOS電容PT之n型半導體區域電性連接，而供給注入電壓Vpt。

〈非揮發性記憶體之電路構成〉

接著使用圖4說明實施形態1之非揮發性記憶體之電路構成。圖4係非揮發性記憶體之主要部分電路圖。

該非揮發性記憶體具有記憶胞陣列與周邊電路區域。於記憶胞陣列中配置有沿著第2方向Y延伸之複數條字元線WL(WL0、WL1‧‧‧)、複數條引線RL(RL0、RL1、RL2、RL3‧‧‧)、及複數條抹除線EL(EL0、EL1、EL2、EL3‧‧‧)。又，於記憶胞陣列中配置有沿著與第2方向Y正交之第1方向X延伸之複數條位元線BL(BL0、BL1、BL2‧‧‧)、及複數條源極線SL。

1位元量之非揮發性記憶胞MC電性連接於如此之字元線WL、與位元線BL及源極線SL之格柵狀交點之附近。此處，例示以1個非揮發性記憶胞MC構成1位元之情形。

各非揮發性記憶胞MC具有：形成於第1n井NW1區域，用於資料之寫入及讀取之累積電容部CA、形成於第1n井NW1區域之選擇電晶體QS、及形成於第2n井NW2區域之注入MOS電容PT(參照上述之圖1~圖3)。

非揮發性記憶胞MC之汲極與位元線BL電性連接，非揮發性記憶胞MC之源極與源極線SL電性連接。且，第1n井NW1與字元線WL電性連接，選擇電晶體QS之閘極電極EG與引線RL連接，注入MOS電容PT之一個電極與抹除線EL電性連接。注入MOS電容PT之另一個電極係與第1n井NW1之一部分平面重疊而配置之浮閘電極FG。

在如此之記憶胞陣列中，配置有共用源極線SL之複數個非揮發性記憶胞MC。且，在共用源極線SL且鄰接於第2方向Y而配置之非揮發性記憶胞陣列MC中，雖共用抹除線EL但不共用引線RL及位元線BL。又，在於第2方向Y隔一個配置之非揮發性記憶胞MC中共用引線RL。

〈非揮發性記憶體之記憶胞陣列〉

接著，使用圖5說明非揮發性記憶體之記憶胞陣列。圖5係顯示6位元量之非揮發性記憶胞之記憶胞陣列之主要部分平面圖。

如使用上述圖4所示之電路圖所說明般，在共用源極線SL且鄰接於第2方向Y而配置之非揮發性記憶胞MC中，共用於第2方向Y延伸之抹除線EL，但不共用於第2方向Y延伸之引線RL及於第1方向X延伸之位元線BL。又，在於第2方向Y隔一個配置之非揮發性記憶胞MC中共用引線RL。

如圖5所示般，形成有選擇電晶體QS及累積電容部CA之第1n井NW1及第1活性區域AR1，沿著第2方向Y延伸。且，夾著沿著第1方向X延伸之源極線SL，而配置第1記憶胞MC1與第2記憶胞MC2。

在第1記憶胞MC1與第2記憶胞MC2之間，對各者之源極施加源極電壓之接點CNs以到達第1n井NW1之方式形成，且第1記憶胞MC1與第2記憶胞MC2共用接點CNs。且，第1記憶胞MC1之源極與第2記憶胞MC2與同一源極線SL電性連接。源極線SL係由例如沿著第1方向X延伸之第1層之配線構成。

於第2方向Y夾著上述接點CNs，而配置第1記憶胞MC1之選擇記憶胞QS之閘極電極EG、及第2記憶胞MC2之選擇記憶胞QS之閘極電極EG。此處，對第1記憶胞MC1之選擇記憶胞QS之閘極電極EG施加閘極電壓之接點CNsw、與對第2記憶胞MC2之選擇記憶胞QS之閘極電極EG施加閘極電壓之接點CNsw，係於第1方向X夾著第1活性區域AR1而配置於兩側。

即，第1記憶胞MC1之選擇記憶胞QS之閘極電極EG，於第1活性區域AR1之一側之分離部上延伸而形成，並以到達此分離部上之閘極電極EG之方式形成接點CNsw。另一方面，第2記憶胞MC2之選擇記憶胞QS之閘極電極EG，於第1活性區域AR1之另一側(與上述一側相反側)之分離部上延伸而形成，並以到達此分離部上之閘極電極EG之方式形成接點CNsw。且，第1記憶胞MC1之選擇記憶胞QS之閘極電極EG與引線RL1電性連接，第2記憶胞MC2之選擇記憶胞QS之閘極電極EG與引線RL0電性連接，從而可個別地控制閘極電壓。引線RL0、RL1例如較第1層之配線更上層，且由沿著第2方向Y延伸之第2層之配線構成。

亦可使第1記憶胞MC1之選擇記憶胞QS之閘極電極EG及第2記憶胞MC2之選擇記憶胞QS之閘極電極EG形成為向第1活性區域AR1之一側之分離部上延伸，並形成到達各自之閘極電極EG之接點CNsw。但，此情形，必須使第1記憶胞MC1用與第2記憶胞MC2用之接點CNsw，於第1方向X上錯開而形成於第1活性區域AR1與第3活性區域AR3之間之分離部之間。因此，必須擴大第1活性區域AR1與第3活性區域AR3之第1方向X之間隔，導致記憶胞陣列之面積增加。

第1記憶胞MC1之累積電容部CA之浮閘電極FG夾著選擇記憶胞QS，形成於與源極線SL(或接點CNs)相反側。同樣，第2記憶胞MC2之累積電容部CA之浮閘電極FG夾著選擇記憶胞QS，形成於與源極線 SL(或接點CNs)相反側。即，沿著第2方向Y於活性區域AR1中依序配置第1記憶胞MC1之累積電容部CA之浮閘電極FG、第1記憶胞MC1之選擇記憶胞QS之閘極電極EG、第2記憶胞MC2之選擇記憶胞QS之閘極電極EG、第2記憶胞MC2之累積電容部CA之浮閘電極FG。

再者，第1記憶胞MC1之汲極夾著浮閘電極FG及選擇記憶胞QS，配置於與源極線(或接點CNs)相反側。同樣，第2記憶胞MC2之汲極夾著浮閘電極FG及選擇記憶胞QS，配置於與源極線(或接點CNs)相反側。在各者之汲極上，施加汲極電壓之接點CNd以達到第1n井NW1之方式形成。且，第1記憶胞MC1之汲極與位元線BL1電性連接，第2記憶胞MC2之汲極與位元線BL2電性連接，從而可個別地控制汲極電壓。位元線BL0、BL1例如由沿著第1方向X延伸之第一層之配線構成。

在第1方向X上與第1活性區域AR1分離而形成第3活性區域AR3，於此第3活性區域AR3中形成第1記憶胞MC1之注入MOS電容PT與第2記憶胞MC2之注入MOS電容PT。

形成有選擇電晶體QS及電荷累積部CA之第1活性區域AR1，不僅在第1記憶胞MC1及第2記憶胞MC2，且在沿著第2方向Y配置之複數個記憶胞MC中以共用之方式形成。與此相對，形成有注入MOS電容PT之第3活性區域AR3，僅在第1記憶胞MC1及第2記憶胞MC2、即在沿著第2方向Y配置之鄰接之2個非揮發性記憶胞中，以共用之方式形成。

在第1記憶胞MC1之注入MOS電容PT之浮閘電極FG與第2記憶胞MC2之注入MOS電容PT之浮閘電極FG之間，對各者之注入MOS電容PT之n型導電型之半導體區域施加注入電壓之接點CNpt，以到達第2n井NW2之方式形成。且，第1記憶胞MC1與第2記憶胞MC2共用接點CNpt，且第1記憶胞MC1之注入MOS電容PT之一側之n型導電型之半 導體區域與第2記憶胞MC2之注入MOS電容PT之一側之n型導電型之半導體區域，與同一抹除線EL0電性連接。抹除線EL0、EL1例如由沿著第2方向Y延伸之第2層之配線構成。

第1記憶胞MC1之注入MOS電容PT之浮閘電極FG之第2方向Y之寬度(即閘極長度)，較電荷累積部CA之浮閘電極FG之第2方向Y之寬度(即閘極長度)更窄地形成。此浮閘電極FG之較細之部分形成於選擇記憶胞QS側。在實施形態1中，係以電荷累積部CA之浮閘電極FG之選擇電晶體QS側之側面、與注入MOS電容PT之浮閘電極FG之選擇電晶體QS側之側面在平面視時成為處於同一線上之方式，形成浮閘電極FG。

同樣，第2記憶胞MC2之注入MOS電容PT之浮閘電極FG之第2方向Y之寬度(即閘極長度)，較電荷累積部CA之浮閘電極FG之第2方向Y之寬度(即閘極長度)更窄地形成。此浮閘電極FG之較細之部分形成於選擇記憶胞QS側。在實施形態1中，係以電荷累積部CA之浮閘電極FG之選擇電晶體QS側之側面、與注入MOS電容PT之浮閘電極FG之選擇電晶體QS側之側面在平面視時成為處於同一線上之方式，形成浮閘電極FG。

藉由浮閘電極FG採用上述之形狀，可縮短第2方向Y之第3活性區域AR3之長度，從而可縮小記憶胞陣列之面積。此係根據如下之理由。

因在注入MOS電容PT之浮閘電極FG之兩側之第2n井NW2中形成有n型導電型之半導體區域，故需要形成形成於浮閘電極FG之選擇記憶胞QS相反側之n型導電型之半導體區域之第3活性區域AR3。因此，將注入MOS電容PT之浮閘電極FG之寬度設成與電荷累積部CA之浮閘電極FG之寬度相同之情形，或將浮閘電極FG之較細之部分形成於與選擇記憶胞QS相反側之情形，與將浮閘電極FG之較細之部分形成於 選擇記憶胞QS側之情形相比，於第2方向Y延伸之第3活性區域AR3變長。因此，藉由將浮閘電極FG之較細之部分形成於選擇記憶胞QS側，以縮小第2方向Y之尺寸從而縮小記憶胞陣列之面積。

在實施形態1之記憶胞陣列中，上述第1記憶胞MC1與第2記憶胞MC2於第2方向Y重複而配置。因此，在第1記憶胞MC1、與夾著第1記憶胞MC1而配置於第2記憶胞MC2相反側之第3記憶胞MC3之間，對各者之汲極施加汲極電壓之接點CNd，以到達第1n井NW1之方式形成，且第1記憶胞MC1與第3記憶胞MC3共用接點CNd。且，第1記憶胞MC1之汲極與第3記憶胞MC3之汲極，與同一位元線BL1電性連接。

〈非揮發性記憶體之動作〉

接著，使用圖6~圖8說明實施形態1之非揮發性記憶體之寫入動作、抹除動作、及讀取動作。圖6係說明非揮發性記憶體之寫入動作之電路圖，圖7係說明非揮發性記憶體之抹除動作之電路圖。圖8係說明非揮發性記憶體之讀取動作之電路圖。

首先，使用圖6說明資料寫入動作之一例。此處，將於浮閘電極中注入電子定義為資料寫入。

在寫入動作中藉由熱電子注入，於浮閘電極FG中注入電子。當在例如源極/汲極間增大電位差，則經加速之電子與晶格重複游離碰撞，雪崩放大般地大量產生電子。此等電子獲得較高之能量，穿過電荷累積部CA之閘極絕緣膜IGc之禁帶，從而注入浮閘電極FG。

在資料寫入時，對選擇非揮發性記憶胞(圖6中記載為選擇bit)之選擇電晶體QS之閘極電極EG所連接之引線RL0，施加例如-8V之負之電壓，對除此以外之引線RL1、RL2、RL3施加例如0V之電壓。又，對選擇非揮發性記憶胞之汲極D所連接之位元線BL1施加例如-7V之負之電壓，對除此以外之位元線BL0、BL2例如施加0V之電壓。又， 對第1n井NW1所連接之字元線WL0、WL1及源極S所連接之源極線SL施加例如0V之電壓。

再者，對選擇非揮發性記憶胞之注入MOS電容PT之p型導電型之半導體區域所連接之抹除線EL0，施加例如-3V之負之電壓，對除此以外之抹除線EL1、EL2、EL3施加例如0V之電壓。

此處，在對注入MOS電容PT之p型導電型之半導體區域施加負之電壓之選擇非揮發性記憶胞中，寫入速度與未對注入MOS電容PT之p型導電型之半導體區域施加負之電壓之非選擇非揮發性記憶胞(圖6中記載為寫入干擾bit)相比，快3~4位數左右。藉由利用如此之寫入時間之差，可區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞。

例如以1μA汲極電流判定之情形，在選擇非揮發性記憶胞中10μ秒時汲極電流成為1μA以上，而在非選擇非揮發性記憶胞中1秒以上時汲極電流成為1μA以上。因此，為實現選擇非揮發性記憶胞之寫入速度之高速化，而提高施加於選擇非揮發性記憶胞之汲極D之汲極電壓，即與此汲極D電性連接之位元線BL1之電壓，藉此即使在非選擇非揮發性記憶胞中產生干擾現象，選擇非揮發性記憶胞與非選擇非揮發性記憶胞之寫入時間仍顯著不同。藉由利用此寫入時間之差，可區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞。

接著，使用圖7說明資料抹除動作之一例。此處，將提取累積於浮閘電極FG之電子定義為資料抹除。

在抹除動作中藉由FN(Fowler Nordheim)穿隧現象，將累積於浮閘電極FG之電子放出至第2n井NW2。在資料之抹除時，對全部之引線RL0、RL1、RL2、RL3施加例如0V之電壓。又，對全部之位元線BL0、BL1、BL2施加例如0V之電壓或設成開放狀態。又，對選擇非揮發性記憶胞(圖7中記載為選擇bit)之第1n井NW1所連接之字元線WL0，施加例如-8V之負之電壓，對除此以外之字元線WL1施加例如 0V之電壓。又，對全部之源極線SL施加例如0V之電壓。

再者，對選擇非揮發性記憶胞之注入MOS電容PT之p型導電型之半導體區域所連接之抹除線EL0、EL1，施加例如+8V之正之電壓，對除此以外之抹除線EL2、EL3施加例如0V之電壓。

藉由設成上述之電壓條件，對浮閘電極FG下之第1n井NW1施加-8V，對浮閘電極FG下之其他部位即第2n井NW2施加+8V。因此，對浮閘電極FG施加由對應浮閘電極FG與第1n井NW1間之電容、及浮閘電極FG與第2n井NW2間之電容之電容耦合所產生之電位。更具體而言，浮閘電極FG之電位因第1n井NW1之負電位向負之方向感應，因第2n井NW2之正電位向正之方向感應，所感應之電位由於電容之總和中所占之施加部分之電容之比決定。

如上述圖1及圖5所示般，第2n井NW2上之浮閘電極FG之寬度較第1n井NW1上之浮閘電極FG之寬度更窄地形成。因此，由於第2n井NW2側之電容較第1n井NW1側之電容變小，故浮閘電極FG之電位較強地受到第1n井NW1側之電位之影響，從而於浮閘電極FG與第2n井NW2之間產生更強之電位差。

因此，累積於浮閘電極FG之電子接受第2n井NW2之較大之正之電場，藉由FN穿隧現象而放出至第2n井NW2。如此般，除去浮閘電極FG之電荷，從而實現抹除狀態。

接著，使用圖8說明資料寫入動作之一例。

在資料之讀取時，對選擇非揮發性記憶胞(圖6中記載為選擇bit)之選擇電晶體QS之閘極電極EG所連接之引線RL0，施加例如-8V之負之電壓，對除此以外之引線RL1、RL2、RL3施加例如0V之電壓。又，對選擇非揮發性記憶胞之汲極D所連接之位元線BL1施加例如-1.5V之負之電壓，對除此以外之位元線BL0、BL2例如施加0V之電壓。又，對第1n井NW1所連接之字元線WL0、WL1、源極S所連接之源極 線SL、選擇記憶胞MC之注入MOS電容PT之p型導電型之半導體區域所連接之抹除線EL0、EL1、EL2、EL3施加例如0V之電壓。

藉此，選擇電晶體QS成為接通狀態。且，根據電荷累積部CA之浮閘電極FG之帶電狀態，汲極電流向p型導電型之半導體區域之間之通道流動。更具體而言，於選擇記憶胞之浮閘電極FG中累積電子之情形，在浮閘電極FG下之第1n井NW1中形成反轉層，且汲極電流向通道流動。另一方面，不於選擇記憶胞之浮閘電極FG中累積電子之情形，與寫入狀態相比，在浮閘電極FG下之第1n井NW1中幾乎未形成反轉層。因此，汲極電流成為微小或不流動之狀態。如以上般，可判別選擇非揮發性記憶胞之記憶狀態。

〈實施形態1之變化例〉

接著，使用圖9A及圖9B說明實施形態1之非揮發性記憶胞之變化例。圖9A(a)及(b)分別係第1變化例之非揮發性記憶胞之沿著上述圖1之第1方向X(即B-B線)之主要部分剖面圖，及沿著上述圖1之第2方向Y之注入MOS電容之主要部分剖面圖。圖9B係第2變化例之非揮發性記憶胞之沿著上述圖1之第2方向Y之注入MOS電容之主要部分剖面圖。

如圖9A(a)及(b)所示般，在第1變化例之非揮發性記憶胞NVM1a中，根據作為MIS構造具有浮閘電極FG、閘極絕緣膜IGp、p型導電型之p井PW、及第2n井NW2之電容構成注入MOS電容PTa。即，在閘極絕緣膜IGp與第2n井NW2之間形成p井PW。且，於p井PW上連接抹除線EL而施加注入電壓Vpt。

亦可不形成上述p井PW，而將注入MOS電容PTa作為所謂的累積電容。但，此情形在寫入動作時，若對選擇電晶體QS之閘極電極EG施加-8V之電壓，對汲極施加-7V之電壓，對第1n井NW1及源極施加0V電壓，對第2n井NW2施加-3V之電壓，對矽基板SS施加-8V之電 壓，則第2n井NW2與矽基板SS之間成為順向，可能導致消耗電力增加。

為避免此問題，在非揮發性記憶胞NVM1a中，於注入MOS電容PTa之第2n井NW2之表面上形成p井PW。

但，若在抹除動作時施加與上述非揮發性記憶胞NVM1相同之電壓，即對選擇電晶體之閘極電極EG、源極、及汲極施加0V之電壓，對第2n井NW2施加-8V之電壓，對p井PW施加+8V之電壓，則第1n井NW1與矽基板SS之間成為順向。因此，在非揮發性記憶胞NVM1a之抹除動作中，將第1n井NW1固定成例如0V電壓，且為使第1n井NW1與P井PW之電位差保持原樣，而將施加於P井PW之電壓設成例如16V。

另，在上述非揮發性記憶胞NVM1a中，雖係在注入MOS電容PTa中於閘極絕緣膜IGp與第2n井NW2之間之全部區域中形成p井PW，但並非限定於此。

例如，如圖9B所示之第2變化例之非揮發性記憶胞NVM1b般，亦可採用在注入MOS電容PTb中，替代n-型半導體區域n3與n+型半導體區域n4，而使用p-型半導體區域p3與p+型半導體區域p4之構成。此情形，亦可不形成上述第1變化例之p井PW。藉此，於非揮發性記憶胞NVM1b中，在與注入MOS電容PTb之浮閘電極FG重疊之區域中，浮閘電極FG、與p-型半導體區域p3及p+型半導體區域p4成為具備電容耦合之構成。

如此，根據實施形態1之非揮發性記憶胞NVM1，因配置注入MOS電容PT，且在資料之寫入動作時對注入MOS電容PT施加電壓，藉此，即使於非選擇非揮發性記憶胞中產生干擾現象，仍可於選擇非揮發性記憶胞中高速地寫入資料，故可區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞。藉此，因即使縮小記憶胞陣列仍可避免非揮發 性記憶胞之錯誤動作，故可實現高性能且高可靠度之非揮發性記憶胞。

(實施形態2)

使用圖10及圖11說明實施形態2之非揮發性記憶胞之構造。圖10係非揮發性記憶胞之主要部分平面圖。圖11係沿著圖10之C-C線之主要部分剖面圖。

實施形態2之非揮發性記憶胞之注入MOS電容，構造與上述實施形態1之非揮發性記憶胞NVM1之注入MOS電容PT不同。因其他構造(選擇電晶體QS、電荷累積部CA、及第1n井NW1等)與非揮發性記憶胞NVM1相同，故省略此處之說明。

如圖10及圖11所示般，實施形態2之非揮發性記憶胞NVM2包含選擇電晶體QS、電荷累積部CA、注入MOS電容PT2構成。

注入MOS電容PT2形成於第2n井NW2之第3活性區域AR3。注入MOS電容PT2係作為MIS構造具有浮閘電極FG2、閘極絕緣膜IGp、及第2n井NW2之電容，又，浮閘電極FG2於第1方向X延伸。

此處，浮閘電極FG2亦不接觸於其他任何導體材料，成為浮動狀態。又，浮閘電極FG2在平面視時係以重疊於第1n井NW1之一部分、及第2n井NW2之一部分之方式配置於矽基板SS上。

但，與上述實施形態1所示之浮閘電極FG不同，注入MOS電容PT2之浮閘電極FG2之第2方向Y之寬度(即閘極長度)，與電荷累積部CA之浮閘電極FG2之第2方向Y之寬度(即閘極長度)相同。且，在由形成於第2n井NW2之分離部TI所劃分之第4活性區域AR4中，形成作為MIS構造具有浮閘電極FG2、閘極絕緣膜IGp、及第2n井NW2之電容。

即使在如此之構造中，浮閘電極FG2仍與第1n井NW1及第2n井NW2形成電容耦合。因此，藉由對第1n井NW1或第2n井NW2供電。藉由耦合電容可自浮閘電極FG2提取電子。

又，第4活性區域AR4之第2方向Y之寬度，較浮閘電極FG2之第2方向Y之寬度更窄地形成。電荷累積部CA之浮閘電極FG2之閘極長度為例如0.6μm，注入MOS電容PT之第4活性區域AR4之寬度為例如0.1μm。藉此，因第2n井NW2側之電容小於第1n井NW1側之電容，故容易產生因FN穿隧現象引起自浮閘電極FG2提取電荷。

再者，於第2n井NW2中，在不與浮閘電極FG2平面重疊之區域中，形成由分離部TI所劃分之第5活性區域AR5。於此第5活性區域AR5之第2n井NW2之表面上形成n型導電型之半導體區域n5。亦可於n型導電型之半導體區域n5之表面上形成矽化物層SI。於此n型導電型之半導體區域n5上，介隔埋入於接點CN之插塞PLG電性連接有抹除線EL(參照上述圖4)。

且，與上述實施形態1相同，在資料之寫入動作時，對選擇非揮發性記憶胞之注入MOS電容PT2之n型導電型之半導體區域n5施加負之電壓。在對注入MOS電容PT2之n型導電型之半導體區域n5施加負之電壓之選擇非揮發性記憶胞中，寫入速度與未對注入MOS電容PT2之n型導電型之半導體區域n5施加負之電壓之非選擇非揮發性記憶胞相比，快3~4位數左右。藉由利用如此之寫入時間之差，可區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞。

如此般，根據實施形態2之非揮發性記憶胞NVM2，因與上述實施形態1之非揮發性記憶胞NVM1相同，配置注入MOS電容PT2，且在資料之寫入動作時對注入MOS電容PT2施加電壓，藉此，即使於非選擇非揮發性記憶胞中產生干擾現象，仍可於選擇非揮發性記憶胞中高速地寫入資料，故可區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞。

(實施形態3)

使用圖12及圖13說明實施形態3之非揮發性記憶胞之構造。圖12 係非揮發性記憶胞之主要部分平面圖。圖13係沿著圖12之D-D線之主要部分剖面圖。

如圖12及圖13所示般，實施形態3之非揮發性記憶胞NVM3包含選擇電晶體QS、電荷累積部CA、注入MOS電容PT，非揮發性記憶胞NVM3之構造與上述實施形態1之非揮發性記憶胞NVM1之構造基本相同。但，藉由以絕緣膜IB覆蓋浮閘電極FG之表面，而不於浮閘電極FG之表面上形成矽化物層SI。

藉由不於浮閘電極FG之表面上形成矽化物層SI，可謀求累積於浮閘電極FG之電荷保持之提高。另，於其他之部分例如選擇記憶胞QS之閘極電極EG之表面、及形成接點CN之第1n井NW1及第2n井NW2之表面上，為降低與插塞PLG之接觸電阻以取得高速動作，形成有矽化物層SI。

如此般，根據實施形態3，藉由不於浮閘電極FG之表面上形成矽化物層SI，使浮閘電極FG之電荷保持特性提高，從而可謀求非揮發性記憶胞NVM3之可靠度之提高。

(實施形態4)

使用圖14及圖15說明實施形態4之非揮發性記憶胞之構造。圖14係非揮發性記憶胞之主要部分平面圖。圖15係沿著圖14之E-E線之主要部分剖面圖。

如圖14及圖15所示般，實施形態4之非揮發性記憶胞NVM4包含選擇電晶體QS、電荷累積部CA、注入MOS電容PT，非揮發性記憶胞NVM4之構造與上述實施形態1之非揮發性記憶胞NVM1之構造基本上相同。但，於浮閘電極FG之上方形成包含金屬膜之金屬保護層ML。且，金屬保護層ML與非揮發性記憶胞NVM4之汲極配線Md、選擇記憶胞QS之閘極配線Msw、源極配線Ms、或電容配線Mpt中之任一者電性連接。

藉由於浮閘電極FG之上方形成包含金屬膜之金屬保護層ML，可防止累積於浮閘電極FG之電荷之消失。金屬保護層ML可由與例如形成於覆蓋非揮發性記憶胞NVM4之層間絕緣膜IL上之第1層之配線同一層之金屬膜形成。

如此般，根據實施形態4，藉由將浮閘電極FG之上方以金屬保護層ML覆蓋，可防止電荷自浮閘電極FG消失，從而可謀求非揮發性記憶胞NVM4之可靠度之提高。

(實施形態5)

使用圖16及圖17說明實施形態5之非揮發性記憶胞之構造。圖16係非揮發性記憶胞之主要部分平面圖。圖17係沿著圖16之F-F線之主要部分剖面圖。

如圖16及圖17所示般，實施形態5之非揮發性記憶胞NVM5包含選擇電晶體QS、電荷累積部CA、注入MOS電容PT，非揮發性記憶胞NVM5之構造與上述實施形態1之非揮發性記憶胞NVM1之構造基本上相同。但，藉由以絕緣膜IB覆蓋浮閘電極FG之表面，而不於浮閘電極FG之表面上形成矽化物層SI，進而，於浮閘電極FG之上方形成包含金屬膜之金屬保護層ML。且，金屬保護層ML與非揮發性記憶胞NVM5之汲極配線Md、選擇記憶胞QS之閘極配線Msw、源極配線Ms、或電容配線Mpt中之任一者電性連接。

藉由不於浮閘電極FG之表面上形成矽化物層SI，可謀求累積於浮閘電極FG之電荷保持之提高。另，於其他之部分例如選擇記憶胞QS之閘極電極EG之表面、及形成接點CN之第1n井NW1及第2n井NW2之表面上，為降低與插塞PLG之接觸電阻以取得高速動作，形成有矽化物層SI。

再者，藉由於浮閘電極FG之上方形成包含金屬膜之金屬保護層ML，可防止累積於浮閘電極FG之電荷之消失。金屬保護層ML可由與 例如形成於覆蓋非揮發性記憶胞NVM5之層間絕緣膜IL上之第1層之配線同一層之金屬膜形成。

如此般，根據實施形態5，藉由不於浮閘電極FG之表面上形成矽化物層SI，再者，將浮閘電極FG之上方以金屬保護層ML覆蓋，可謀求非揮發性記憶胞NVM5之可靠度之提高。

以上，雖基於實施形態具體地說明由本發明者完成之發明，但本發明並非限定於上述實施形態，當然在不脫離其主旨之範圍內可進行各種變更。

AR1‧‧‧第1活性區域

AR2‧‧‧第2活性區域

AR3‧‧‧第3活性區域

CA‧‧‧電荷累積部

CN‧‧‧接點

EG‧‧‧閘極電極

FG‧‧‧浮閘電極

MNW‧‧‧第3n井

MPW‧‧‧元件用p井

NVM1‧‧‧非揮發性記憶胞

NW1‧‧‧第1n井

NW2‧‧‧第2n井

PT‧‧‧注入MOS電容

QS‧‧‧選擇電晶體

Vd‧‧‧汲極電壓

Vnw‧‧‧井電壓

Vpt‧‧‧注入電壓

Vs‧‧‧源極電壓

Vsw‧‧‧閘極電壓

Claims (15)

1. 一種半導體裝置，其包含形成於第1導電型之半導體基板之第1非揮發性記憶胞，上述第1非揮發性記憶胞包含以下者：(a)第2導電型之第1井，其不同於形成於上述半導體基板之主表面之上述第1導電型；及形成於上述第1井之第1活性區域；(b)上述第2導電型之第2井，其在第1方向上與上述第1井分離，且形成於上述半導體基板之主表面；及形成於上述第2井之第2活性區域；(c)第1選擇電晶體之第1閘極電極，其在平面視時與上述第1活性區域之一部分重疊，沿著上述第1方向形成於上述半導體基板上；(d)第1浮閘電極，其在與上述第1方向正交之第2方向上與上述第1閘極電極分離，並在平面視時與上述第1活性區域之一部分及上述第2活性區域之一部分重疊，沿著上述第1方向形成於上述半導體基板上；(e)上述第1導電型之第1半導體區域，其形成於上述第1閘極電極與上述第1浮閘電極之間之上述第1井；(f)上述第1導電型之第2半導體區域，其夾著上述第1閘極電極，形成於與上述第1半導體區域相反側之上述第1井；(g)上述第1導電型之第3半導體區域，其夾著上述第1浮閘電極，形成於與上述第1半導體區域相反側之上述第1井；(h)上述第2導電型之第4半導體區域，其形成於上述第1浮閘電極之一側面側之上述第2井；及(i)上述第2導電型之第5半導體區域，其形成於上述第1浮閘電極之另一側面側之上述第2井；且 此處，上述第1閘極電極、上述第1井、上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域係個別獨立地被施加電壓。
2. 如請求項1之半導體裝置，其中上述第2活性區域上之上述第1浮閘電極之上述第2方向之寬度，較上述第1活性區域上之上述第1浮閘電極之上述第2方向之寬度更窄。
3. 如請求項1之半導體裝置，其中上述第2導電型之第3井以包含上述第2井之方式形成於上述半導體基板。
4. 如請求項3之半導體裝置，其中於上述第1井與上述第3井之間之上述半導體基板上形成有上述第1導電型之第4井；且上述第3井與上述第4井之間之耐壓與上述第1井與上述第4井之間之耐壓相同，或低於上述第1井與上述第4井之間之耐壓。
5. 如請求項1之半導體裝置，其中不於上述第1浮閘電極之表面上形成矽化物層，而於上述第1閘極電極、上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域之各者之表面上形成矽化物層。
6. 如請求項1之半導體裝置，其中於上述第1浮閘電極上，介隔層間絕緣膜形成有包含與第1層之配線同一層之金屬膜之金屬保護層。
7. 如請求項1之半導體裝置，其中不於上述第1浮閘電極之表面上形成矽化物層，而於上述第1閘極電極、上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域之各者之表面上形成矽化物層；且於上述第1浮閘電極上，介隔層間絕緣膜形成有包含與第1層之配線同一層之金屬膜之金屬保護層。
8. 如請求項1之半導體裝置，其中於上述第2半導體區域及上述第3 半導體區域中，分別電性連接有第1層之配線；於上述第1閘極電極及上述第4半導體區域中，分別電性連接有第2層之配線。
9. 如請求項1之半導體裝置，其係進而包含形成於上述半導體基板之第2非揮發性記憶胞，且上述第2非揮發性記憶胞包含以下者：(j)第2選擇電晶體之第2閘極，其在與上述第1浮閘電極相反側之上述第2方向上與上述第1閘極電極分離，在平面視時與上述第1活性區域之一部分重疊，沿著上述第1方向形成於上述半導體基板上；(k)第2浮閘電極，其在與上述第1閘極電極相反側之上述第2方向上與上述第2閘極電極分離，並在平面視時與上述第1活性區域之一部分及上述第2活性區域之一部分重疊，沿著上述第1方向形成於上述半導體基板上；(l)上述第1導電型之第6半導體區域，其形成於上述第2閘極電極與上述第2浮閘電極之間之上述第1井；(m)上述第2半導體區域，其夾著上述第2閘極電極，形成於與上述第6半導體區域相反側之上述第1井；(n)上述第1導電型之第7半導體區域，其夾著上述第2浮閘電極，形成於與上述第6半導體區域相反側之上述第1井；(o)上述第4半導體區域，其形成於上述第2浮閘電極之一側面側之上述第2井；及(p)上述第1導電型之第8半導體區域，其形成於上述第2浮閘電極之另一側面側之上述第2井；且此處，上述第1浮閘電極、上述第1閘極電極、上述第2閘極電極、及上述第2浮閘電極依序沿著上述第2方向配置； 上述第1非揮發性記憶胞及上述第2非揮發性記憶胞，共用上述第2半導體區域及上述第4半導體區域；上述第1閘極電極、上述第2閘極電極、上述第1井、上述第2半導體區域、上述第3半導體區域、上述第4半導體區域、及上述第7半導體區域係個別獨立地被施加電壓。
10. 如請求項9之半導體裝置，其中上述第2活性區域上之上述第2浮閘電極之上述第2方向之寬度，較上述第1活性區域上之上述第2浮閘電極之上述第2方向之寬度更窄。
11. 如請求項9之半導體裝置，其中上述第2活性區域上之上述第1浮閘電極之上述第2方向之寬度，較上述第1活性區域上之上述第1浮閘電極之上述第2方向之寬度更窄，上述第2活性區域上之上述第2浮閘電極之上述第2方向之寬度，較上述第1活性區域上之上述第2浮閘電極之上述第2方向之寬度更窄；且上述第2活性區域上之上述第1浮閘電極之較細之部分形成於第1選擇記憶胞側，上述第2活性區域上之上述第2浮閘電極之較細之部分形成於第2選擇記憶胞側。
12. 如請求項9之半導體裝置，其中上述第1閘極電極形成為延伸於上述第1活性區域之一側之分離部上，於上述第1活性區域之上述一側之分離部上之上述第1閘極電極電性連接有第1引線；且上述第2閘極電極形成為延伸於與上述第1活性區域之上述一側之分離部相反之另一側之分離部上，於上述第1活性區域之上述另一側之分離部上之上述第2閘極電極電性連接有第2引線；上述第1引線與上述第2引線為個別獨立地被施加電壓。
13. 如請求項9之半導體裝置，其中於上述第1非揮發性記憶胞及上述第2非揮發性記憶胞所共用之上述第2半導體區域電性連接有源極線。
14. 如請求項9之半導體裝置，其中於上述第1非揮發性記憶胞之上述第3半導體區域電性連接有第1位元線；且於上述第2非揮發性記憶胞之上述第7半導體區域電性連接有第2位元線；上述第1位元線與上述第2位元線為個別獨立地被施加電壓。
15. 如請求項9之半導體裝置，其中延伸於上述第1方向之第1位元線、源極線、及第2位元線於上述第2方向上依序配置；且延伸於上述第2方向之第1字元線、第2字元線、第1抹除線、及第2抹除線於上述第1方向上依序配置；在上述第1非揮發性記憶胞中，上述第3半導體區域與上述第1位元線電性連接，上述第2半導體區域與上述源極線電性連接，上述第1閘極電極與上述第2字元線電性連接，上述第4半導體區域與上述第1抹除線電性連接；在上述第2非揮發性記憶胞中，上述第7半導體區域與上述第2位元線電性連接，上述第2半導體區域與上述源極線電性連接，上述第2閘極電極與上述第1字元線電性連接，上述第4半導體區域與上述第1抹除線電性連接。