TWI518889B - 包括隧道結構的電子裝置 - Google Patents

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泰瑞 卡非 賀夫 姚
葛瑞格 詹姆士 史考特
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Description

包括隧道結構的電子裝置
本公開涉及電子裝置和形成電子裝置的工藝，且更特別地，涉及包括隧道結構的電子裝置和形成該電子裝置的工藝。
積體電路可包括邏輯塊，該邏輯塊包括資料處理單元，例如中央處理單元、圖形處理單元或類似物、以及儲存可由資料處理單元使用或在硬碟驅動器、儲存網路、或其他大的記憶體件內儲存的資料的記憶塊。記憶塊可包括揮發性記憶體、非揮發性記憶體、或其組合。許多非揮發性記憶體包括與邏輯塊內的電晶體比較的附加層。傳統的非揮發性記憶體可包括基板上佈置的電荷儲存層、和覆蓋在電荷儲存層上的控制閘極。電荷儲存層可包括浮閘層、氮化層、奈米晶體層或奈米團簇層、或類似物。附加層增加成本，增加生產時間，且減少產量。
一些積體電路具有記憶單元，其只具有一個閘極電極層。這種積體電路可使用單一的閘極層來形成用於邏輯塊內非揮發性記憶單元和電晶體的閘極電極。獨立的電荷儲存層和控制閘極層的組合不被需要。製造這種積體電路的工藝被稱為單一多晶工藝，同時非揮發性記憶單元可只用單層的多晶矽而被製造。
圖1包括一部分的可用單一多晶工藝製造的傳統非揮發性記憶體陣列10的示意性圖。非揮發性記憶體陣列10包括以行和列排列的四個記憶單元100，101，110和111。每個記憶單元包括電容器12和14、狀態電晶體16以及存取電晶體18。電容器12和14的電極與狀態電晶體16的閘極在電浮動節點相互連接。電容器12和14是以p通道-金屬-絕緣體-半導體場效應電晶體結構的形式。這種結構在下文中被稱作「PMOS電容器」。狀態電晶體16和存取電晶體18是n通道電晶體且在每個非揮發性記憶單元內串聯連接。
電容器12的其他電極被電連接到控制線140和141，而電容器14的其他電極被電連接到抹除線130和131。狀態電晶體16的源極被電連接到共同的地，且存取電晶體18的汲極被電連接到位元線170和171。存取電晶體18的閘極被電連接到存取線150和151。記憶體陣列還包括p通道電晶體1900和1901。p通道電晶體1900和1901的汲極分別在記憶單元100和101內被電連接到存取電晶體18的汲極，p通道電晶體1900和1901的源極被電連接到VDD線180，而p通道電晶體1900和1901的閘極被電連接到讀出使能線。
圖2包括一表格，其中的電壓用來讀取、抹除、以及編程記憶單元100、101、110、和111。在圖2中，BL指的是位元線，AL指的是存取線，CL指的是控制線，EL指的是抹除線，以及RD_en指的是讀出使能線。如在本說明書中之後將更具體地討論的，非揮發性記憶單元的架構和它的使用可導致抹除干擾和可靠性問題。
實施方式藉由實施例的方式被說明且不限於附圖。
具有通常知識者理解到，圖中元件是為了簡單和清楚而被說明，且不一定按比例繪製。例如圖中一些元件的尺寸相對其他元件可以被誇大，以幫助改進對本發明的實施方式的理解。
與附圖結合的以下描述被提供，來幫助理解此處公開的教導。以下討論將本教導的具體實現和實施方式作為焦點。該焦點被提供用來幫助描述本教導，且不應被理解成限制本教導的適用性或範圍。然而，其他教導當然可在本應用中使用。當數值範圍在此描述以提供特定實施方式的更好理解時，在讀完本說明書之後，具有通常知識者應理解到，在數值範圍外的值可以被使用而不偏離本發明的範圍。
術語「耦合」旨在意味著兩個或更多電子元件、電路、系統或以下項的任何組合的連接、鏈結、或關聯：(1)至少一個電子元件、(2)至少一個電路、或(3)至少一個系統，以此方式，信號(例如，電流、電壓或光信號)可以部分地或完全地從一個到另一個轉移。「耦合」的非限制性實施例可包括在電子元件、電路或電子元件或具有連接在它們之間的開關(例如電晶體)的電路之間的直接電連接。因此，電連接是一種具體類型的耦合；然而，不是所有的耦合都是電連接。
術語「重度摻雜」旨在意味著至少1×1019原子/立方公分的摻雜濃度。
術語「中度摻雜」旨在意味著摻雜濃度在(1)1×1017原子/立方公分和1×1019原子/立方公分之間或(2)高於鄰近的輕度摻雜區且低於鄰近的重度摻雜區。因此，當靠近具有1×1015原子/立方公分的摻雜濃度的輕度摻雜區且靠近重度摻雜區時，中度摻雜區可具有1×1016原子/立方公分的摻雜濃度。
術語「輕度摻雜」，除了當指的是輕度摻雜汲極(「LDD」)區時以外，旨在意味著不大於約1×1017原子/立方公分的摻雜濃度。
術語「LDD區」旨在意味著靠近源極區、汲極區、或電晶體的源極/汲極區的摻雜區，其中這種摻雜區可幫助減少電晶體的熱電荷載流子的降低。在許多實施方式中，LDD區可具有在約1×1016原子/立方公分至約1×1018原子/立方公分的範圍中的摻雜濃度。LDD區也可以被稱作延伸區。
術語「金屬」或任何它的變形，當指的是材料時，旨在意味著包括在任何族1至12內、族13至16內的元素、沿著和低於由原子序數13(Al)、31(Ga)、50(Sn)、51(Sb)、以及84(Po)所限定的線的元素的材料。金屬不包括Si或Ge。
術語「包含(comprises)」、「包含(comprising)」、「包括(includes)」、「包括(including)」、「具有(has)」、「具有(having)」或其任何其他變形旨在覆蓋非排他的包含。例如，包含一系列特徵的方法、物品、或器械不一定僅限於那些特徵，但可以包括非明確列舉的、或這種方法、物品、或器械固有的其他特徵。進一步地，除非明確聲明相反，「或者」指的是「包括在內的或者」而不是「排他的或者」。例如，狀態A或B滿足下列任何一種：A是真(或存在)且B是假(或不存在)、A是假(或不存在)且B是真(或存在)、以及A與B都是真(或存在)。
同樣，「一個(a)」或「一個(an)」的使用被用來描述此處所述的元件和元件。這樣做僅是為了方便並給出本發明範圍的通常認識。應閱讀該描述，使得複數包括一個或至少一個，而單數也包括複數，除非顯然另外特指。例如，當此處描述單一項目時，多於一個項目可以代替單一項目使用。類似地，當多於一個項目在此被描述時，單一項目便可以被替換以該多於一個項目。
對應於元素週期表內的列的族號使用「新表示法」約定，參見如第81版(2000-2001)的化學和物理CRC手冊(CRC Handbook of Chemistry and Physics)。
除非另外規定，此處使用的所有技術和科學術語具有如本發明所屬領域中具有通常知識者所普遍理解的相同含義。材料、方法、以及實施例僅僅是說明而不旨在限制。在非此處所述的範圍內，許多關於具體材料的細節和處理行為是傳統的且可以在半導體和電子技術內的課本和其他資源中找到。
用於非揮發性記憶體陣列、物理設計的新穎記憶體架構設計以及使用記憶體陣列的方法可被用來改進對於抹除干擾的抵抗和改進非揮發性記憶體陣列的可靠性。特別是，抹除線的朝向和編程與抹除方法可在記憶單元內的不同元件內允許電荷載流子穿越隧道。電荷載流子可以被轉移穿過不同元件的電介質層，與單一元件內的單一電介質層相反。因此，當由於積累的陷井電荷導致的電介質失敗與根據圖1所描述的記憶體陣列相比持續更長時，可靠性被改進。進一步地，大體上防止未選中的記憶單元在抹除選中記憶單元期間其資料被干擾，因為用於未選中記憶單元的端子的電壓可被置於相互接近的電壓。關於記憶體架構、物理設計的更多細節和使用記憶體陣列的方法將根據以下附圖被更具體地描述。
圖3包括積體電路20的邏輯描述，該積體電路20包括耦合到編程單元24、抹除單元26、以及讀取單元28的非揮發性記憶(「NVM」)單元陣列。編程、抹除、以及讀取單元24，26和28中的每個可被用來給NVM單元陣列22提供合適電壓，用於在NVM單元陣列22內編程、抹除、以及讀取記憶單元。單元24，26和28可包括電晶體、電容器、電阻器、二極體以及類似物，其可被連接來形成邏輯門、分壓器、電荷充、開關、鎖存器、列或陣列選通(strobe)、讀出放大器、與非揮發性記憶體陣列共同使用的另一個電路、或其任何組合。儘管單元24，26和28被描述成獨立單元，但是操作可被合併。例如，單一電荷充可被用於編程和抹除，或者相同的分壓器可被用於編程和讀取。因此，圖3被呈現來在概念層次上提供積體電路20的不同部分的基本理解而且不限制NVM陣列的架構、物理設計、或操作。
圖4包括一部分NVM陣列31的示意性圖。在特定的實施方式中，NVM陣列可在圖3的積體電路20中使用。NVM陣列31包括以行和列排列的四個記憶單元3100、3101、3110和3111。在特定的實施方式中，記憶單元3100、3101、3110和3111在相同部分內且沿著直接鄰近的行和列。在圖3中所示的實施方式中，NVM陣列31的每列由耦合到三條線的三個端子驅動：存取線、控制線以及抹除線。NVM陣列的每行由耦合到兩條線的兩個端子驅動：位元線和存取線。一個端子驅動整個陣列：主體(bulk)。
每個記憶單元包括電容器32、隧道結構34、狀態電晶體36以及存取電晶體38。電容器32和隧道結構34中的每個包括電極，電介質佈置在電極之間。在一個實施方式中，電容器32、電容器34、或兩者可從電晶體結構中形成。在本實施方式中，電容器32和隧道結構34中的每個具有被稱作閘極的電極，而另一個電極被稱作有效電極。在特定的實施方式中，電容器32是PMOS電容器。隧道結構34可包括之後在本說明書中更具體地描述的許多不同的物理設計。在另一個實施方式中(未說明)，電容器32、隧道結構34、或兩者可被實現為薄膜電容器。
狀態電晶體36和存取電晶體38中的每個包括源極區、汲極區、主體區、閘極電介質層以及閘極電極。在一個實施方式中，狀態電晶體36和存取電晶體38是n通道電晶體。電容器32、隧道結構34以及狀態電晶體36的閘極相互連接在被稱為浮閘的電浮動節點。狀態電晶體36的汲極區和存取電晶體38的源極區相互耦合，且在特定的實施方式中，狀態電晶體和存取電晶體被串聯電連接。對於記憶單元3100、3101、3110和3111中的每個，存取電晶體38的汲極是記憶單元的汲極。狀態電晶體36的源極是記憶單元的源極。存取電晶體38的閘極是存取閘極記憶單元的存取閘極。電容器32的有效電極充當記憶單元的控制閘極。抹除結構34的有效電極充當記憶單元的抹除閘極。
每個位元線耦合到沿著對應行的至少部分的記憶單元的汲極。每個源極線耦合到沿著對應行的至少部分的記憶單元的源極。每個存取線耦合到沿著對應列的至少部分的記憶單元的存取閘極。每個控制線耦合到沿著對應列的至少部分的記憶單元的控制閘極。每個抹除線耦合到沿著對應列的至少部分的所有記憶單元的抹除閘極。參考NVM陣列31，單元3100和3101分別使其存取閘極、控制閘極以及抹除閘極耦合到存取線3150、控制線3140以及抹除線3130。單元3110和3111分別使其存取閘極、控制閘極以及抹除閘極耦合到存取線3151、控制線3141以及抹除線3131。單元3100和3110分別使其汲極和源極連接到位元線3170和源極線3160。單元3101和3111分別使其汲極和源極連接到位元線3171和源極線3161。所有單元的主體(例如，基板或基板內的井區)是接地的。在圖4中所示的實施方式中，本自然段中提到的耦合中的每個可以是電連接的形式。例如，狀態電晶體36的源區電連接到源極線3170和3171，而狀態電晶體和存取電晶體36和38的主體電連接到地或Vss。
圖5包括一表格，其中的電壓用來讀取、抹除以及編程包括記憶單元3100、3101、3110和3111的NVM陣列31。在圖5中，BL指的是位元線，AL指的是存取線，CL指的是控制線，EL指的是抹除線，以及SL指的是源極線。在圖5中，在讀取操作期間，VDread是應用到正被讀取的記憶單元的汲極的電壓。VAccess可大約在用於積體電路的VDD。在特定的實施方式中，VDD可在大約0.9至5伏特的範圍中。VGread可被選定，使得電流可流出未編程或抹除的記憶單元。在特定的實施方式中，VGread可在大約0伏特至大約VDD的範圍中。關於抹除和編程脈衝，VPP可在大約8伏特至大約25伏特的範圍中。Vinhibit可在大約1.8伏特至大約1/2VPP的範圍中。
在閱讀本說明書之後，具有通常知識者將理解到，所用的特定電壓可依靠記憶單元的技術和物理參數(例如，隧道電介質層的厚度)而變化。進一步地，儘管給出電壓的絕對值，但端子之間的電壓差比終端上電壓的絕對值更顯著。例如，在抹除脈衝期間，選中的抹除線和其他線之間的電壓差大約是VPP。在另一個實施方式中，選中的抹除線可以在+3/4VPP而其他線可在大約-1/4VPP。如果擊穿電壓(例如，如果在抹除單元內的使可電晶體具有小於VPP的汲極到源極的穿通電壓)或另一個關注物件被呈現，這種實施方式可以是有用的。除了抹除操作之外或代替抹除操作，讀取或編程操作可被執行。
NVM陣列31的記憶體架構和操作允許更好的可靠性和在抹除操作期間未選中的記憶單元中干擾資料的更少問題。當比較圖1和4的示意圖時，抹除線的朝向是不同的。在圖4中，抹除線3130和3131在與控制線3140和3141的相同方向中被定向。在特定的實施方式中，抹除線和控制線3130、3131、3140以及3141沿著記憶單元的列被定向。將此比作在抹除線和控制線之間具有正交關係的圖1中的記憶體陣列10。更特別地，其中抹除線130和131沿著記憶單元的行被定向，而控制線140和141沿著記憶單元的行被定向。
參考NVM陣列31，在用於選定的記憶單元的編程脈衝期間，電子從狀態電晶體36的通道打開隧道至浮閘極電極，穿過狀態電晶體36的閘極電介質層。在抹除脈衝期間，電子從浮閘極電極打開隧道至隧道結構34的有效電極，經由隧道結構34的隧道電介質層。因此，電子在編程期間打開隧道穿過狀態電晶體36的閘極電介質層，而電子在抹除期間打開隧道穿過隧道結構34的隧道電介質層。參考圖1中的記憶體陣列10，電子在編程和抹除期間打開隧道穿過電容器14的電介質層。當更多的電荷載流子，例如電子，穿過相同元件的相同電介質層時，更多的缺陷在電介質內產生。如果電介質層內積累的缺陷變得過大，電介質層損壞且致使記憶單元不可操作。因此，NVM陣列31內的記憶單元可以具有更好的可靠性，因為與電荷載流子在編程和抹除期間打開隧道穿過相同元件的相同電介質層的記憶體陣列10內的記憶單元比較，電荷載流子在編程和抹除期間打開隧道穿過不同元件的不同電介質層。
抹除干擾可用NVM陣列31減少或甚至大體上消除。在抹除脈衝期間，記憶單元作為列或部分列被抹除，例如字(word)。選定的抹除線是在特定電壓，例如VPP，而所有其他線處於大體上相同的電壓，例如0伏特，這與特定電壓不同。因此，除了浮閘極電極，未選中單元的所有電極處於大約相同的電壓，這顯著地減少未選中記憶單元在抹除脈衝期間被干擾的可能性。參考記憶體陣列10，記憶單元將在逐個位元的基礎上被抹除。因此，在抹除脈衝期間，不同電壓在未選中記憶單元的電極上使用。狀態電晶體16的源區接地，抹除線130在10伏特，抹除線131在VDD，控制線140在0伏特，以及其他控制線141在0伏特。因此，在抹除脈衝期間，記憶體陣列10內的任何未選中的記憶單元將在(i)狀態電晶體16的源區、(ii)電容器12的電極、以及(iii)電容器14的電極的至少兩個之間具有電壓差。抹除干擾的可能性隨著電壓差和時間的乘積而增加。如果記憶體陣列10中的記憶單元100被頻繁地編程和抹除，其他記憶單元101、110以及111具有抹除干擾問題的更大可能性，特別是如果記憶單元101、110以及111很少被編程和抹除。因此，當使用圖5表格中的電壓時，關於NVM陣列31，抹除干擾問題的可能性顯著地少於當使用圖2表格中的電壓時，關於圖1中的記憶體陣列10的可能性。
多種物理設計可用於NVM陣列31。所示記憶單元的佈局僅是簡化記憶單元的不同部分的理解。具有通常知識者將理解到，其他佈局可被用來獲得更緊湊的記憶單元。下面描述提供可被使用的一些實施方式。例如，NVM陣列31可利用單一多晶類型的工藝而形成。獨立的浮閘和控制層不被需要。在閱讀本說明書之後，具有通常知識者應理解到許多其他的實施方式可被使用而不偏離所附申請專利範圍的範圍。
圖6包括工件40的一部分的橫截面視圖的圖示，工件40包含具有主表面43的基板42。基板42可包括單晶半導體晶片、半導體在絕緣體上的晶片、平板顯示(例如，玻璃板上方的矽層)、或傳統上用來形成電子裝置的另一個基板。圖6中所示的基板42部分包括以n類型或p類型摻雜物被輕度摻雜的族14元素(例如，碳、矽、鍺、或其任何組合)。絕緣體層46在基板42上方形成，而且場隔離區44在部分基板42內形成。絕緣層46可包括焊墊層和停止層(例如，磨光停止層或蝕刻停止層)，該焊墊層和停止層利用熱生長技術、沉積技術、或其組合順序地在基板42上方形成。焊墊層和停止層中的每個可包括氧化物、氮化物、氮氧化合物、或其任何組合。在一個實施方式中，焊墊層與停止層相比具有不同成分。在特定的實施方式中，焊墊層包括氧化物，而停止層包括氮化物。場隔離區44可利用淺溝渠隔離、矽的局部氧化、或另一技術而形成。場隔離區44限定有效區48，其位於場隔離區44之間的基板42的部分。
在形成井區52、54、56和58之後，圖7包括圖6的工件。絕緣層46被移除且植入屏幕層50在有效區上方形成。井區52和56具有相同的傳導性類型，而且井區54和58與井區52和56相比具有相反的傳導性類型。在特定的實施方式中，井區52，56和58至少部分確定隨後形成的結構的主體區的摻雜濃度。井區54可是通道停止區。場隔離區44和井區54的結合可說明井區52和56相互電隔離。在特定的實施方式中，井區52和56是n井區，而井區54和58是p井區。井區52，54，56和58是輕度摻雜，而且具有比基板42高的摻雜濃度。
井區52和56可具有相同的摻雜濃度或不同的摻雜濃度，而且井區54和58可具有相同的摻雜濃度或不同的摻雜濃度。井區52和56可在相同摻雜操作或不同摻雜操作期間形成，而且井區54和58可以在相同摻雜操作或不同摻雜操作期間形成。在一個實施方式中，當使用高能量離子植入物時，摻雜離子可被放置於充分高的能量下，使得摻雜物被植入到場隔離區44下的基板42中以形成井區54。在本實施方式中，井區54和58可在相同摻雜操作期間形成。在另一個實施方式中(未說明)，任何或所有的井區52、54、56和58可在場隔離區44之前形成。在特定的實施方式中，高能量離子植入物不可用，而且所有的井區52，54，56和58可在場隔離區44之前形成。在另一個特定的實施方式中，在使絕緣層46圖案化以限定開口和摻雜基板42以在形成場隔離區44之前形成井區54之後，井區54可以被形成。其他井區52、56和58可在形成場隔離區之後被形成。
在另一個實施方式中(未說明)，一個或多個井區被省略。例如，如果用於隨後形成的電容器和(井區52和56所形成的)隧道結構的主體區的摻雜濃度大於隨後形成的存取電晶體和狀態電晶體的主體區的摻雜濃度，則基板42可具有傳導性類型和摻雜濃度，使得井區58不被需要。
在讀取本說明書之後，具有通常知識者將理解到，井區52、54、56和58的形成的時機和摻雜濃度既相對於彼此又關於場隔離區44而可被調節到特定的應用。進一步地，不是所有的井區52、54、56和58被需要。因此，井區52、54、56和58，或其不存在，可被調整，用於將在井區內形成的特定元件。
在移除植入屏幕層50以及形成電介質層70和圖案化的傳導層62之後，圖8和9包括分別頂視圖和橫截面視圖的說明。圖9包括在圖8中的剖面線9-9的橫截面視圖。植入屏幕層50被移除，而電介質層70在井區52，56和58上方形成。電介質層70可包括將作為井區52上方的電容器電介質層、井區56上方的隧道電介質層、以及井區58上方的閘電介質層的多個部分。電介質層70可包括氧化物、氮化物、氮氧化合物、或其任何組合。在一個實施方式中，電介質層70的厚度不大於約20 nm，且在另一個實施方式中，電介質層70至少約5 nm。在特定的實施方式中，電介質層70具有約11 nm至約15 nm範圍中的厚度。電介質層的不同部分可具有相同成分或不同成分，和相同厚度或不同厚度。電介質層70可利用熱生長技術、沉積技術、或其組合而形成。
一層多晶的或非結晶的半導體材料藉由在基板42上方沉澱多晶或非結晶的半導體材料而形成，而且被摻雜來包括p類型的重度摻雜部分和n類型的重度摻雜部分，以使層能夠傳導。多晶或非結晶的半導體材料包括一個或多個族14元素。在一個實施方式中，層具有不大於約500 nm的厚度，且在另一個實施方式中，層具有至少50 nm的厚度。在特定的實施方式中，層具有約100 nm至約300 nm的範圍中的厚度。層被圖案化以形成傳導構件62和字元線66，如圖8中所示。傳導構件62是用於記憶單元的浮閘。傳導構件62的部分622和624具有相反的傳導性類型。在特定的實施方式中，部分622具有p類型傳導性，而部分624和字元線66具有n類型傳導性。隨後形成的含金屬層將在部分622和624上方被形成，使得這些部分相互電連接，以形成用於記憶單元的浮閘極電極。參考圖9，在井區52上方所佈置的傳導構件62一部分是用於電容器的上電極72，在井區56上方所佈置的傳導構件62的另一部分是用於隧道結構的上電極74，而井區58上方所佈置的傳導構件62的又一部分是用於狀態電晶體的閘極電極76。井區58上方所佈置的字元線66的部分是用於存取電晶體的閘極電極78。
圖10包括在形成中度摻雜區82、84和86與絕緣分隔物88之後的橫截面視圖的圖示。在形成中度摻雜區82、84和86之前，氧化層(未示出)可藉由熱氧化傳導構件62和字元線66而形成，包括上電極72和74與閘極電極76和78。氧化層具有不大於約20 nm的厚度。在一個實施方式中，中度摻雜區82和84具有相同的傳導性類型，而中度摻雜區具有相反的傳導性類型。在特定的實施方式中，中度摻雜區82和84具有p類型傳導性，而中度摻雜區86具有n類型傳導性。在一個實施方式中，中度摻雜區82、84和86具有少於1×1019原子/立方公分的摻雜濃度，而在另一個實施方案中，中度摻雜區82、84和86具有分別大於井區52、56和58的摻雜濃度。在特定的實施方式中，中度摻雜區82、84和86具有約1×1017原子/立方公分至約1×1018原子/立方公分的範圍內的摻雜濃度。
絕緣層被共形地沉澱且各向異性地蝕刻，以形成絕緣分隔物88。絕緣分隔物88包括氧化物、氮化物、氮氧化合物、或其任何組合。如在它們底部所測量的，絕緣分隔物88的寬度一般對應於被沉澱的絕緣層的厚度。在一個實施方式中，所沉澱的絕緣層的厚度不大於約500 nm，而在另一個實施方式中，厚度至少約20 nm。在特定的實施方式中，厚度在約50至200 nm的範圍內。
圖11包括形成重度摻雜區92、94、96、98和99之後的橫截面視圖的圖示。在一個實施方式中，重度摻雜區92、96和98具有與重度摻雜區94和99相反的傳導性類型。在特定的實施方式中，重度摻雜區92、96和98具有n類型的傳導性，而重度摻雜區94和99具有p類型的傳導性。重度摻雜區92、96和99是分別用於井區52、56和58的井接觸區。如果井區58不存在，重度摻雜區99將是用於基板42的基板接觸區。重度摻雜區98是用於狀態電晶體和存取電晶體的源極、源極/汲極、以及汲極區。重度摻雜區92、94、96、98和99可具有相同的摻雜濃度或不同的摻雜濃度。在特定的實施方式中，重度摻雜區92、94、96、98和99具有至少約1×1020原子/立方公分的摻雜濃度。重度摻雜區92、94、96、98和99的深度相對淺，而且可具有不大於約500 nm的深度。在特定的實施方式中，重度摻雜區92、94、96、98和99是在約50 nm至300 nm的範圍內。在所示的實施方式中，重度摻雜區92和96具有分別比中度摻雜區82和84更深的接合深度。
圖12包括在形成大體上完整的記憶單元之後的橫截面視圖的圖示。電介質層70的任何暴露部分被移除，而傳導層在工件上方形成。傳導層可以是包括諸如難熔金屬的含金屬材料的含金屬層。典型難熔金屬包括鈦、鉭、鎢、鈷、白金、銥、或類似物。包括傳導層的工件被加熱，以允許傳導層與半導體材料的部分反應，以形成金屬半導體化合物。傳導層非顯著地與絕緣材料反應，例如場隔離區44和絕緣分隔物88。傳導層的未反應部分被移除，來形成金屬半導體構件102、104和106。
金屬半導體構件102包括有效區內的半導體材料，而金屬半導體構件104和106包括傳導構件62和字元線66內的半導體材料(見圖6)，傳導構件62包括上電極72和74與閘極電極76，字元線66包括閘極電極78。金屬半導體構件104相互電連接傳導構件62的不同摻雜部分622和624。如在此所使用的，難熔金屬和難熔含金屬化合物能承受高溫(例如，這種金屬的熔點至少可以是1400℃)且比重度摻雜半導體材料具有較低的體電阻率。
記憶單元包括電容器122、隧道結構124、狀態電晶體126、以及存取電晶體128。在所示的實施方式中，電容器122是PMOS電容器，而狀態電晶體126和存取電晶體128是n通道電晶體。如本說明書中之後所提到的，其他隧道結構可用於圖12中的隧道結構124。
進一步的處理被實施，使得重度摻雜區92和94耦合到控制閘極端子1102，重度摻雜區96耦合到抹除端子1104，最接近圖12中心的重度摻雜區98耦合到源極端子1106，閘極電極78耦合到存取端子1108，最接近圖12右手側的重度摻雜區98耦合到汲極端子1110，以及重度摻雜區99耦合到地或VSS端子1112。在特定的實施方式中(未說明)，一個或多個層間電介質和互連層被形成，以完成積體電路的形成。在本實施方式中，重度摻雜區92和94耦合到控制線，重度摻雜區96耦合到抹除線，最接近圖12中心的重度摻雜區98耦合到源極線，閘極電極78耦合到存取線，最接近圖12右手側的重度摻雜區98耦合到位元線，以及重度摻雜區99耦合到積體電路的地或VSS。在更特定的實施方式中，耦合可由電連接代替。例如，重度摻雜區92和94電連接到控制閘極端子1102，重度摻雜區96電連接到抹除端子1104，最接近圖12中心的重度摻雜區98電連接到源極端子1106，閘極電極78電連接到存取端子1108，最接近圖12右手側的重度摻雜區98電連接到汲極端子1110，以及重度摻雜區99電連接到地或VSS端子1112。
在一個實施方式中(未說明)，一個或多個層間電介質和互連層被形成以完成積體電路的形成。在本實施方式中，重度摻雜區92和94耦合到控制線，重度摻雜區96耦合到抹除線，最接近圖12中心的重度摻雜區98耦合到源極線，閘極電極78耦合到存取線，最接近圖12右手側的重度摻雜區98耦合到位元線，以及重度摻雜區99耦合到積體電路的地或VSS。
儘管未說明，其他電元件利用如前述的工藝流程而形成。例如，編程、抹除和讀取單元內、(和如果存在)邏輯塊內的電子元件可利用上述工藝流程而形成。因為NVM單元利用單一多晶工藝而不是雙多晶工藝而被形成，NVM單元可被形成而不添加用來在NVM單元陣列外部形成電子元件且特別是電晶體結構的任何額外操作。
記憶單元的操作根據圖4中的記憶單元3100和圖12中的物理設計而被討論。在編程脈衝期間，SL 1370、源極端子1106、AL 3150、存取端子1108、BL 3160、以及汲極端子1110大約是在0伏特或VSS。CL 3140、控制閘極端子1102、EL 3130、以及抹除端子1104大約是在VPP。在特定的實施方式中，VPP是在約10伏特至約18伏特的範圍中。在抹除脈衝期間，井區58內的電子隧道穿入狀態電晶體126的閘極電極76。因此，電荷載流子穿過狀態電晶體126的電介質層70(即閘極電介質層)。電荷載流子影響用於記憶單元的浮閘的電壓。當電荷載流子是電子時，浮閘的電壓在編程脈衝期間減少。
在抹除脈衝期間，CL 3140、控制閘極端子1102、SL 1370、源極端子1106、AL 3150、存取端子1108、BL 3160、以及汲極端子1110大約是在0伏特或VSS。EL 3130和抹除端子1104大約是在VPP。在抹除脈衝期間，浮閘內的電子穿入隧道結構124的井區56。因此，電荷載流子穿過隧道結構124的電介質層70。電荷載流子影響用於記憶單元的浮閘的電壓。當電荷載流子是電子時，浮閘的電壓在抹除脈衝期間增加。
因此，關於圖12中所示的根據本發明的實施方式的記憶單元，電荷載流子在編程脈衝期間穿過狀態電晶體126的電介質層70，且電荷載流子在抹除脈衝期間穿過隧道結構124的電介質層70。比較圖1中所示的記憶單元，其中電荷載流子在編程脈衝和抹除脈衝兩者期間穿過電容器14的電介質層。因此，與狀態電晶體126的電介質層70和隧道結構124的電介質層70的每一個相比，對於相同數量的編程和抹除週期，更多電荷可困在電容器14的電介質內。因此，圖4和12中的記憶單元與圖1的記憶單元相比，在記憶單元的正常操作期間對電介質擊穿更有抵抗作用。
在讀取操作期間，SL 1370和源極端子1106大約是在0伏特或VSS。CL 3140、控制閘極端子1102、EL 3130、以及抹除端子1104大約是在VGread。在一個實施方式中，VGread大約是VDD。AL 3150和存取端子1108大約是在VAccess，這大約是VDD。用於VDD的電壓將依靠所用技術而改變。VDD可在約0.9伏特至約5.0伏特的範圍中。BL 3160和汲極端子1110可以在讀取操作之前被預充電到預定電壓，例如VDD、1/2VDD、或不同於SL 1370與源極端子1106上電壓的另一電壓。在讀取操作期間，讀取單元內的讀出放大器和其他電路可耦合到BL 3160且可確定記憶單元3100的狀態。如果BL 3160上的電壓保持高於預定臨界值，沒有顯著的電流流過狀態電晶體126，而記憶單元被確定在編程狀態中。如果BL 3160上的電壓被減少低於預定臨界值，顯著的電流流過狀態電晶體126和存取電晶體128，而記憶單元被確定處在抹除狀態中。
隧道結構124具有顯著特徵。中度摻雜區84可以或不可以鄰接覆蓋在重度摻雜區96上的金屬半導體構件102。進一步地，中度摻雜區84與井區56相比，顯著地更加被重度摻雜。在特定的實施方式中，中度摻雜區84具有p類型傳導性，而井區56和重度摻雜區96具有n類型傳導性。中度摻雜區84可與金屬半導體構件102、重度摻雜區96、或兩者形成滲漏接合。在抹除脈衝和編程脈衝期間，抹除端子1104上的電壓可充分地高，足以引發中度摻雜區84與金屬半導體構件102和重度摻雜區96中任一個或兩者之間的擊穿。因此，在抹除或編程脈衝期間，中度摻雜區84上的電壓可接近抹除端子1104上的電壓。中度摻雜區84可幫助控制在井區56內形成的空間電荷區，以限制到直接位於上電極74下方的井區56的部分。因此，隧道結構124在抹除脈衝期間不可以進入深度耗盡。
另一個隧道結構可用於隧道結構124。圖13包括部分形成隧道結構134的頂視圖。場隔離區44、井區56、以及包括上電極74的傳導構件利用前述實施方式中的任何一個被形成。遮罩形成且具有如虛線1384所示的形狀。遮罩遮蔽場隔離區44和直接鄰近場隔離區44的部分井區56。遮罩限定開口，其中上電極74和直接鄰近上電極74的部分井區56被暴露。摻雜操作形成大體上類似於中度摻雜區84的中度摻雜區，除了使用遮罩的中度摻雜區將不延伸到場隔離區44。例如，第一中度摻雜區可具有佈置在第二電極和有效區的外緣之間且與第二電極和有效區的外緣間隔開的邊緣，其中外緣由場隔離區所限定。遮罩被移除，儘管未說明，絕緣分隔物88和井區56內的重度摻雜區被形成。重度摻雜區將大體上類似於重度摻雜區96。不像重度摻雜區96，利用圖13中所示的實施方式而形成的重度摻雜區可具有比中度摻雜區淺的結深，而且仍然與井區56接觸良好。
圖14包括隧道結構144的橫截面視圖的圖示。隧道結構144大體上與隧道結構124或134相同，除了它不具有中度摻雜區84。隧道結構144具有在井區56內形成的空間電荷區，該空間電荷區將被限制到在重度摻雜區96之間的部分井區56。因此，隧道結構144在抹除或編程脈衝期間可能不進入深度耗盡。
圖15包括可以是PMOS電容器的隧道結構152的橫截面視圖的圖示。隧道結構152大體上類似於電容器122，除了隧道結構152稍小。隧道結構152內的特徵以電容器122中大體上對應的特徵而被形成。因此，隧道結構152的上電極1572與電容器122的上電極72相比，具有相同的傳導性類型和大體上相同的摻雜濃度。進一步地，隧道結構152的中度摻雜區1582與電容器122的中度摻雜區82具有相同的傳導性類型和大體上相同的摻雜濃度和深度，隧道結構152的重度摻雜區1592與電容器122的重度摻雜區92具有相同的傳導性類型和大體上相同的摻雜濃度和深度，隧道結構152的重度摻雜區1594與電容器122的重度摻雜區94具有相同的傳導性類型和大體上相同的摻雜濃度和深度。
圖16包括隧道結構164的橫截面視圖的圖示，該隧道結構164包括類似於電晶體122的p通道電晶體結構的部分和類似於狀態電晶體126和存取電晶體128的n通道電晶體結構的部分。隧道結構164內的特徵以電容器122和狀態電晶體126和存取電晶體128中大體上對應的特徵而被形成。因此，隧道結構164的上電極的一部分1672與電容器122的上電極72相比，具有相同的傳導性類型和大體上相同的摻雜濃度，而隧道結構164的上電極的另一部分1676與電晶體的上電極76和78相比，具有相同的傳導性類型和大體上相同的摻雜濃度。儘管未說明，但是與金屬半導體構件104大體上相同的傳導區在部分1672和1676上方形成，使得所述部分相互電連接。
隧道結構164的中度摻雜區1682與電容器122的中度摻雜區82具有相同的傳導性類型和大體上相同的摻雜濃度和深度，而隧道結構164的中度摻雜區1686與狀態電晶體126和存取電晶體128的中度摻雜區86具有相同的傳導性類型和大體上相同的摻雜濃度和深度。隧道結構164的重度摻雜區1692與電容器122的重度摻雜區92具有相同的傳導性類型和大體上相同的摻雜濃度和深度，而隧道結構164的重度摻雜區1698與狀態電晶體126和存取電晶體128的重度摻雜區98具有相同的傳導性類型和大體上相同的摻雜濃度和深度。
此處描述的不同隧道結構可具有不同的抹除電壓。用於抹除的電壓描述被單獨呈現，以允許不同隧道結構之間的抹除電壓的比較，而且不把任何隧道結構限於具體一組的抹除電壓。對於正被抹除的記憶單元，控制端子、源極端子、字元線、以及汲極端子全部在0伏特。在抹除脈衝期間，當抹除端子在約9.1伏特至約9.6伏特的範圍中時，隧道結構124和134可被抹除。對於隧道結構144，抹除端子可在約9.7伏特至約10.1伏特，而對於隧道結構152，抹除端子可在約10.6伏特至約11.0伏特的範圍中。儘管可使用比所描述的那些電壓更高的電壓，但是較低電壓可允許在抹除單元內使用較小的電荷充。
其他實施方式被使用而不偏離本發明的範圍。記憶體陣列31的朝向可藉由反向行和列而被改變。在特定的實施方式中，圖4中的圖示可旋轉90°。抹除線保持平行於控制線。在另一個實施方式中，參考圖12，部分的重摻雜區94和96不需要佈置在用於電容器122和隧道結構124的有效區的兩側。例如，不在端子(即，控制閘極端子1102或抹除端子1104)下佈置的部分的重摻雜區94和96不被需要，而重度摻雜區94和96的其他部分位於控制閘極端子1102或抹除端子1104之下，而且給對應的井區提供良好的歐姆接觸。
進一步地，金屬半導體構件102、104以及106可在不同時間形成或可以被另一種材料代替。參考圖8，在形成和摻雜用於傳導構件62和66的傳導層之後，可在圖案化之前在傳導層上方形成含金屬層，以形成傳導構件62和66。關於金屬半導體構件102、104以及106，含金屬層可包括如前述材料中的任何一種。另外，含金屬層可包括金屬氮化物或金屬半導體氮化物的化合物。金屬氮化物或金屬半導體氮化物的化合物可以是傳導的，而且充當抗反射層。更進一步，反應可以或可以不被執行。含金屬層可以是元素形式，或可以作為化合物被沉澱。關於金屬半導體構件102，可執行接觸矽化工藝，而不是形成如所示的金屬半導體構件102。
更堅固的對電介質擊穿更有抵抗作用的NVM單元可從NVM單元的重複編程和抹除週期而被形成。進一步地，當抹除選中的記憶單元時，NVM陣列31的架構和它的操作減少未選中的記憶單元的抹除干擾的可能性。因此，資料完整性對NVM陣列31比對圖1的NVM陣列10更好。更進一步，用於形成NVM陣列31的工藝流程可大體上與用於在積體電路的邏輯塊內形成電晶體的工藝流程相同。
在閱讀本說明書之後，技術人員將理解到，許多不同佈局和處理操作可被使用而不偏離本發明。圖8中所示的佈局被提供來簡化用於記憶單元的示範性佈局的理解。許多其他佈局可被使用，而且更緊湊的單元可在另一個實施方式中形成。記憶單元內每個元件的確切物理朝向可被改變，只要此處描述的耦合和電連接被保持。一些處理操作的順序在需要或期望時可被改變。
圖12中所示和所描述的實施方式中的記憶單元利用Fowler-Nordheim tunneling技術被編程和抹除。在另一個實施方式中，圖12的記憶單元可以利用熱電荷載流子的注入而被編程。在本實施方式中，CL 3140上的電壓、控制閘極端子1102、EL 3130、以及抹除端子1104可在約6伏特至約8伏特的範圍中，SL 3170和源極端子1106大約是在0伏特或VSS，而AL 3150、存取端子1108、BL 3160、以及汲極端子1110可在約4伏特至約6伏特的範圍中。在特定的實施方式中，電子可被注入在狀態電晶體126的閘極電極76的浮閘。所有未選中的線和端子將大體上在0伏特，並因此，與圖1中的NVM陣列10相比，NVM陣列31可以對編程干擾問題更有抵抗作用。如果用於熱電荷載流子注入的編程性可被改進，p類型光暈(halo)區可靠近狀態電晶體126的汲極而被形成。抹除操作可保持相同，並因此，電荷載流子在編程和抹除脈衝期間穿過不同元件的電介質層。
在其他另外的實施方式中，編程狀態和抹除狀態可被反向，使得編程狀態對應於相對較高的浮閘電壓，而抹除狀態對應於相對較低的浮閘電壓。這種實施方式可藉由反向圖5中表格的抹除部分和編程部分中的電壓的極性而取得。例如，VPP可是約-10伏特至約-18伏特。另外，傳導性類型可以被反向。
在閱讀本說明書之後，具有通常知識者將認識到實現不同佈局、工藝流程、操作技術(編程、抹除、讀取)、或其任何組合中的靈活性，其允許NVM記憶單元陣列適合於特定應用。因此，利用用於NVM記憶體的現有編程、抹除、以及讀取單元，沒有或僅有一些改變，NVM記憶單元陣列可被集成到現有的邏輯工藝流程。
許多不同方面和實施方式是可能的。那些方面和實施方式中的一些在下面描述。在閱讀本說明書之後，具有通常知識者將認識到，那些方面和實施方式僅是說明性的且不限制本發明的範圍。
在第一方面中，電子裝置可包括隧道結構，該隧道結構包括具有主表面和有效區的基板。隧道結構可包括含有基板的輕度摻雜區的第一電極、佈置在第一電極上方的第二電極、以及佈置在第一電極和第二電極之間的隧道電介質層，其中第一電極延伸到主表面且具有第一傳導性類型，其中至少一部分的第二電極具有第一傳導性類型。隧道結構也可包括基板的第一中度摻雜區，其中第一中度摻雜區是在主表面，鄰接輕度摻雜區，具有與第一傳導性類型相反的第二傳導性類型，且具有比輕度摻雜區的摻雜濃度大的摻雜濃度。隧道結構還可包括基板的第一重度摻雜區，其中第一重度摻雜區是在主表面，鄰接輕度摻雜區，具有第一傳導性類型以及比第一中度摻雜區的摻雜濃度高的摻雜濃度，而且從頂視圖來看，其與第二電極間隔開。
在第一方面的實施方式中，其中第一重度摻雜區的摻雜濃度比第一中度摻雜區的摻雜濃度至少高出一個數量級。在另一個實施方式中，第一中度摻雜區的摻雜濃度至少約是1×1017原子/立方公分。在還有另一個實施方式中，電子裝置還包括限定有效區的場隔離區，其中第一中度摻雜區具有第一邊緣和與第一邊緣相對的第二邊緣，第二電極被佈置得更接近第一邊緣而非第二邊緣，有效區在場隔離區具有外緣，而第一中度區的第二邊緣被佈置在第二電極和有效區的外緣之間且與第二電極和有效區的外緣間隔開。
在第一方面的另外的實施方式中，電子裝置還包括與第一中度摻雜區間隔開的第二中度摻雜區，其中第二電極具有第一側和第二側，第一中度摻雜區被佈置得更接近第一側而非第二側，而第二中度摻雜區被佈置得更接近第二側而非第一側。在特定的實施方式中，大體上所有的第二電極具有第一傳導性類型。在更特定的實施方式中，第一中度摻雜區和第二中度摻雜區具有大體上相同的摻雜濃度。在另一個更特定的實施方式中，電子裝置還包括與第一重度摻雜區間隔開的第二重度摻雜區，其中第一重度摻雜區被佈置得更接近第二電極的第一側而非第二電極的第二側，第二重度摻雜區被佈置得更接近第二電極的第二側而非第二電極的第一側，從頂視圖來看，第一中度摻雜區被佈置在第一重度摻雜區和第二電極的第一側之間，且從頂視圖來看，第二中度摻雜區被佈置在第二重度摻雜區和第二電極的第二側之間。在另一個特定的實施方式中，第二電極的第一部分在第二電極的第一側上具有第二傳導性類型，而第二電極的第二部分在第二側上具有第一傳導性類型。在更特定的實施方式中，電子裝置還包括與第一中度摻雜區間隔開的第二中度摻雜區，其中第一中度摻雜區被佈置得更接近第二電極的第一部分而非第二電極的第二部分，而第二中度摻雜區具有第一傳導性類型且被佈置得更接近第二電極的第二部分而非第二電極的第一部分。在甚至更特定的實施方式中，電子裝置還包括與第一重度摻雜區間隔開的第二重度摻雜區，其中第一重度摻雜區被佈置得更接近第二電極的第一側而非第二側，第二重度摻雜區具有第一傳導性類型且鄰接第二中度摻雜區，而且被佈置得更接近第二電極的第二側而非第一側，從頂視圖來看，第一中度摻雜區被佈置在第一重度摻雜區和第二電極的第一側之間，而且從頂視圖來看，第二中度摻雜區被佈置在第二重度摻雜區和第二電極的第二側之間。
在第二方面中，電子裝置可包括隧道結構，該隧道結構可包括具有主表面和有效區的基板、包含基板的輕度摻雜區的第一電極、佈置在第一電極上方的第二電極、以及佈置在第一電極和第二電極之間的隧道電介質層，其中第一電極延伸到主表面且具有第一傳導性類型，其中第二電極具有第一傳導性類型。隧道結構還可包括基板的第一重度摻雜區，其中第一重度摻雜區是在主表面，鄰接第一電極的輕度摻雜區，具有第一傳導性類型，其中從頂視圖來看，第一重度摻雜區與第二電極間隔開，而且在有效區內的主表面，第二電極僅被佈置在輕度摻雜區上方。
在第二方面的實施方式中，輕度摻雜區的摻雜濃度不大於約1×1017原子/立方公分。在另一個實施方式中，輕度摻雜區、重度摻雜區、以及大體上所有的第二電極具有n類型的傳導性類型。
在第三方面中，形成電子裝置的工藝可包括提供具有主表面和有效區的基板，其中有效區包括在主表面的輕度摻雜區，輕度摻雜區具有第一傳導性類型，而隧道結構的第一電極包括一部分的輕度摻雜區。工藝也可包括在有效區上方形成隧道電介質層和在隧道電介質層上方形成隧道結構的第二電極，其中至少一部分第二電極具有第一傳導性類型。工藝也可包括在一部分輕度摻雜區內形成第一中度摻雜區，其中第一中度摻雜區是在主表面，鄰接輕度摻雜區，具有與第一傳導性類型相反的第二傳導性類型，而且具有比輕度摻雜區的摻雜濃度大的摻雜濃度。工藝還可包括在有效區內形成第一重度摻雜區，其中第一重度摻雜區是在主表面，鄰接輕度摻雜區，具有第一傳導性類型和比第一中度摻雜區高的濃度，而且從頂視圖看來，其與第二電極間隔開。
在第三方面的實施方式中，工藝還包括在形成第一中度摻雜區之後和在形成第一重度摻雜區之前，鄰近第二電極的一側形成間隔物。在特定的實施方式中，工藝還包括在形成第二電極之後和在形成第一中度摻雜區之前形成遮罩，其中遮罩僅在一部分有效區上方限定開口，和形成第一中度摻雜區，包括植入摻雜物穿過遮罩中的開口並進入有效區。在另一個實施方式中，形成第一中度摻雜區包括在一部分的有效區中摻雜，使摻雜濃度不大於約1×1018原子/立方公分。在另外的實施方式中，工藝還包括形成與第一中度摻雜區間隔開的第二中度摻雜區，其中第二電極具有第一側和第二側，第一中度摻雜區被佈置得更接近第一側而非第二側，而第二中度摻雜區被佈置得更接近第二側而非第一側。在特定的實施方式中，形成第二電極被執行，使得大體上所有的第二電極具有第一傳導性類型。
注意，不是所有的上述活動在一般描述或實施例中是需要的，一部分具體活動可以不需要，而且除了所描述的那些活動之外，一個或多個另外的活動可以被執行。更進一步，活動被列出的順序不一定是它們被執行的順序。
為了清楚，在分別的實施方式的背景中在此所描述的某些特徵，也可以被共同提供在單一的實施方式中。相反地，為了簡潔，在單一實施方式的背景中所描述的各種特徵，也可以被分別提供或以任何子組合被提供。進一步地，提到範圍中所規定的值包括在那個範圍內的各個值和每一個值。
利益、其他優勢、以及問題的解決辦法根據具體實施方式而在上面被描述。然而，利益、優勢、問題的解決辦法、以及可引起任何利益、優勢或解決辦法發生或變得更加明顯的任何特徵將不被理解為任何或全部申請專利範圍的關鍵性的、期望的、必要的特徵。
在此描述的實施方式的說明書和圖示旨在提供各種實施方式的結構的一般理解。說明書和圖示不旨在用作使用在此描述的結構或方法的裝置和系統的全部元件和特徵的詳盡和全面的描述。分別的實施方式也可以被共同提供在單一的實施方式中，而相反地，為了簡潔而在單一實施方式的背景中所描述的各種特徵，也可以被分別提供或以任何子組合被提供。進一步地，提到範圍中所規定的值包括在那個範圍內的各個值和每一個值。僅在閱讀本說明書之後，許多其他實施方式對具有通常知識者可以是明顯的。其他實施方式可以被使用且來源於本公開，使得可進行結構替代、邏輯替代、或其他變化而不偏離本公開的範圍。因此，本內容被看作說明性的而不是限制性的。
10．．．非揮發性記憶體陣列
12．．．電容器
14．．．電容器
16．．．狀態電晶體
18．．．存取電晶體
20．．．積體電路
22．．．NVM單元陣列
24．．．編程單元
26．．．抹除單元
28．．．讀取單元
31．．．NVM陣列
32．．．電容器
34．．．隧道結構
36．．．狀態電晶體
38．．．存取電晶體
40．．．工件
42．．．基板
43．．．主表面
44．．．場隔離區
46．．．絕緣層
48．．．有效區
50．．．屏幕層
52．．．井區
54．．．井區
56．．．井區
58．．．井區
62．．．傳導層/傳導構件
66．．．字元線
70．．．電介質層
72．．．上電極
74．．．上電極
76．．．閘極電極
78．．．閘極電極
82．．．中度摻雜區
84．．．中度摻雜區
86．．．中度摻雜區
88．．．絕緣分隔物
92．．．重度摻雜區
94．．．重度摻雜區
96．．．重度摻雜區
98．．．重度摻雜區
99．．．重度摻雜區
100．．．記憶單元
101．．．記憶單元
102．．．金屬半導體構件
104．．．金屬半導體構件
110．．．記憶單元
111．．．記憶單元
122．．．電容器
124．．．隧道結構
126．．．狀態電晶體
128．．．存取電晶體
130．．．抹除線
131．．．抹除線
134．．．隧道結構
140．．．控制線
141．．．控制線
144．．．隧道結構
150．．．存取線
151．．．存取線
152．．．隧道結構
170．．．位元線
171．．．位元線
180．．．VDD線
622．．．傳導構件62的部分
624．．．傳導構件62的部分
1102．．．控制閘極端子
1104．．．抹除端子
1106．．．源極端子
1108．．．存取端子
1110．．．汲極端子
1112．．．地或VSS端子
1384．．．虛線
1572．．．上電極
1582．．．中度摻雜區
1592．．．重度摻雜區
1594．．．重度摻雜區
1672．．．上電極的一部分
1676．．．上電極的另一部分
1682．．．中度摻雜區
1686．．．中度摻雜區
1692．．．重度摻雜區
1698．．．重度摻雜區
1900．．．p通道電晶體
1901．．．p通道電晶體
3100．．．記憶單元
3101．．．記憶單元
3110．．．記憶單元
3111．．．記憶單元
3130．．．抹除線
3131．．．抹除線
3140．．．控制線
3141．．．控制線
3150．．．存取線
3151．．．存取線
3160．．．源極線
3161．．．源極線
3170．．．源極線/位元線
3171．．．源極線/位元線
圖1包括傳統非揮發性記憶體陣列的一部分的示意圖。(現有技術)
圖2包括一操作表格，其中的電壓在圖1的非揮發性記憶體陣列中用來讀取、抹除、以及編程記憶單元。(現有技術)
圖3根據實施方式包括積體電路的描述，該積體電路包括非揮發性記憶單元陣列、編程單元、抹除單元、以及讀取單元。
圖4根據實施方式包括非揮發性記憶體陣列的一部分的示意圖。
圖5包括一操作表格，其中的電壓在圖4的非揮發性記憶體陣列中用來讀取、抹除、以及編程記憶單元。
圖6包括在形成絕緣層和場隔離區之後，包括基板的工件的一部分橫截面視圖的圖示。
圖7包括在形成井區之後，圖6的工件的橫截面視圖的圖示。
圖8和圖9包括在形成電介質層和圖案化的傳導層之後，圖7的工件的分別的頂視圖和橫截面視圖的圖示。
圖10包括在未被圖案化的傳導層覆蓋的有效區內形成摻雜區之後且在形成絕緣分隔物之後，圖8和圖9的工件的橫截面視圖的圖示。
圖11包括在有效區的一些部分內形成重度摻雜區之後，圖10的工件的橫截面視圖的圖示。
圖12包括在形成大體上完整的非揮發性記憶單元之後，圖11的工件的橫截面視圖的圖示。
圖13至16根據其他實施方式包括隧道結構的橫截面視圖的圖示。
42．．．基板
44．．．場隔離區
52．．．井區
54．．．井區
56．．．井區
58．．．井區
70．．．電介質層
72．．．上電極
74．．．上電極
76．．．閘極電極
78．．．閘極電極
82．．．中度摻雜區
86．．．中度摻雜區
92．．．重度摻雜區
94．．．重度摻雜區
96．．．重度摻雜區
98．．．重度摻雜區
99．．．重度摻雜區
102．．．金屬半導體構件
104．．．金屬半導體構件
122．．．電容器
124．．．隧道結構
126．．．狀態電晶體
128．．．存取電晶體
1102．．．控制閘極端子
1104．．．抹除端子
1106．．．源極端子
1108．．．存取端子
1110．．．汲極端子
1112．．．地或Vss端子

Claims (8)

  1. 一種電子裝置，包括：一隧道結構，其包括：一基板，其具有一主表面和一有效區；一第一電極，其包括所述基板的一輕度摻雜區，其中所述第一電極延伸到所述主表面且具有一第一傳導性類型；一第二電極，其佈置在所述第一電極上方，其中：該第二電極係該隧道結構佈置在所述基板上方之一唯一電極；及實質上全部的所述第二電極具有所述第一傳導性類型；一隧道電介質層，其佈置在所述第一電極和所述第二電極之間；所述基板的一第一中度摻雜區，其中所述第一中度摻雜區是在所述主表面處、鄰接所述輕度摻雜區、具有與所述第一傳導性類型相反的一第二傳導性類型，且具有比所述輕度摻雜區的一摻雜濃度大的一摻雜濃度；以及所述基板的一第一重度摻雜區，其中所述第一重度摻雜區是在所述主表面處、鄰接所述輕度摻雜區、具有所述第一傳導性類型和比所述第一中度摻雜區的所述摻雜濃度高的一摻雜濃度，且從一頂視圖看來，與所述第二電極間隔開。
  2. 如請求項1之電子裝置，其中所述第一中度摻雜區的所述摻雜濃度至少大約是1×1017原子/立方公分。
  3. 如請求項1之電子裝置，還包括限定所述有效區的一場隔離區，其中：所述第一中度摻雜區具有一第一邊緣和與所述第一邊緣相對的一第二邊緣：與接近於所述第二邊緣的程度相比，所述第二電極被佈置得更接近於所述第一邊緣；所述有效區在所述場隔離區處具有一外緣；以及所述第一中度區的所述第二邊緣被佈置在所述第二電極與所述有效區的所述外緣之間且與所述第二電極及所述有效區的所述外緣間隔開。
  4. 如請求項1之電子裝置，還包括與所述第一中度摻雜區間隔開的一第二中度摻雜區，其中：所述第二電極具有一第一側和一第二側；與接近於所述第二側的程度相比，所述第一中度摻雜區被佈置得更接近於所述第一側；以及與接近於所述第一側的程度相比，所述第二中度摻雜區被佈置得更接近於所述第二側。
  5. 如請求項1之電子裝置，還包括與所述第一重度摻雜區間隔開的一第二重度摻雜區，其中：與接近於所述第二電極的所述第二側的程度相比，所述第一重度摻雜區被佈置得更接近於所述第二電極的所述第一側； 與接近於所述第二電極的所述第一側的程度相比，所述第二重度摻雜區被佈置得更接近於所述第二電極的所述第二側；從一頂視圖看來，所述第一中度摻雜區被佈置在所述第一重度摻雜區和所述第二電極的所述第一側之間；以及從一頂視圖看來，所述第二中度摻雜區被佈置在所述第二重度摻雜區和所述第二電極的所述第二側之間。
  6. 一種電子裝置，包括：一隧道結構，其包括：一基板，其具有一主表面和一有效區；一第一電極，其包括所述基板的一輕度摻雜區，其中所述第一電極延伸到所述主表面且具有一第一傳導性類型；一第二電極，其佈置在所述第一電極上方；一隧道電介質層，其佈置在所述第一電極和所述第二電極之間；所述基板的一第一重度摻雜區，其中所述第一重度摻雜區是在所述主表面處、鄰接所述第一電極的所述輕度摻雜區、具有所述第一傳導性類型，其中：從一頂視圖看來，所述第一重度摻雜區與所述第二電極間隔開，且佈置在該隧道結構之該有效區上方之全部的所述第二電極具有所述第一傳導性類型；以及在所述有效區內的所述主表面處，所述第二電極僅 被佈置在所述輕度摻雜區上方。
  7. 一種形成一電子裝置的方法，包括：提供具有一主表面和一有效區的一基板，其中：所述有效區包括在所述主表面處的一輕度摻雜區；所述輕度摻雜區具有一第一傳導性類型；以及一隧道結構的一第一電極包括所述輕度摻雜區的一部分；在所述有效區上方形成一隧道電介質層；在所述隧道電介質層上方形成所述隧道結構的一第二電極，其中實質上全部的所述第二電極具有所述第一傳導性類型；在所述輕度摻雜區的一部分內形成一第一中度摻雜區，其中所述第一中度摻雜區是在所述主表面處、鄰接所述輕度摻雜區、具有與所述第一傳導性類型相反的一第二傳導性類型，且具有比所述輕度摻雜區的一摻雜濃度大的一摻雜濃度；以及在所述有效區內形成一第一重度摻雜區，其中所述第一重度摻雜區是在所述主表面處、鄰接所述輕度摻雜區、具有所述第一傳導性類型和比所述第一中度摻雜區高的一濃度，且從一頂視圖看來，與所述第二電極間隔開。
  8. 如請求項7之方法，還包括：在形成所述第一中度摻雜區之後且在形成所述第一重度摻雜區之前，形成鄰近於所述第二電極的一側的一間 隔物；以及在形成所述第二電極之後且在形成所述第一中度摻雜區之前形成一遮罩，其中：所述遮罩僅在所述有效區的一部分上方限定一開口；以及形成所述第一中度摻雜區包括植入一摻雜物穿過所述遮罩中的所述開口並進入所述有效區。
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