CN103887312A - 半导体器件 - Google Patents

Abstract

本发明提供了一种包括具有高性能并且还具有高可靠度的非易失性存储器单元的半导体器件。非易失性存储器单元包括第一n阱、在第一方向上与第一n阱分离的第二n阱、形成于第一n阱中的选择晶体管、形成为在平面视图中与第一n阱的一部分和第二n阱的一部分重叠的浮置栅极电极、以及形成于浮置栅极电极的两侧上的第二n阱中的n导电类型半导体区。在写入操作中，-7V被施加到被选择的非易失性存储器单元的漏极，-8V被施加到选择晶体管的栅极电极，并且此外-3V被施加到n导电类型半导体区，以便获得更高的写入速度。由此，区分被选择的非易失性存储单元与未被选择的非易失性存储器单元。

Description

半导体器件

相关申请的交叉引用

于2012年12月19日提交的日本专利申请No.2012-277362的公开内容，包括其说明书、附图和摘要，通过对其整体的引用而被结合于本文中。

背景技术

本发明涉及半导体器件，并且可以优选地被利用于包括例如非易失性存储器单元的半导体器件。

存在一种元件，该元件通过积累电荷（诸如在具有浮置状态的导体薄膜中的电子），将数据（也称为信息）存储为非易失性存储器单元。

例如，日本专利公开No.2011-9454号（专利文献1）公开了一种技术，其中浮置栅极电极被处理以便与第一n阱和第二n阱的一部分重叠，并且通过向第二n阱施加正电压并且将浮置栅极电极的电子发射至第二n阱，将所存储的数据擦除。

此外，美国专利No.6711064（专利文献2）公开了一种被提供有擦除栅极的EEPROM（电可擦除可编程只读取存储器）。

另外，美国专利申请公布No.2008/0017917（专利文献3）公开了一种非易失性存储器，被提供有浮置栅极晶体管、介电层和通过浮置栅极形成的作为擦除栅极的导电塞。

发明内容

在非易失性存储器单元中，该非易失性存储器单元被配置有MIS（金属绝缘体半导体）结构的场效应晶体管，该场效应晶体管具有作为栅极电极的处于浮置状态的导体薄膜，例如，将电子被注入浮置栅极电极中的状态定义为写入状态，并且将电子从浮置栅极电极被提取的状态定义为擦除状态。然而，当被选择的非易失性存储器单元所耦合至的位线的电压增加以便在非易失性存储器中实现更高的写入速度时，出现了一个问题，其中在耦合至同一位线的未被选择的非易失性存储器单元中引发了干扰现象，并且变得难以区分被选择的非易失性存储器单元和未被选择的非易失性存储器单元。

通过本说明书的描述和附图，其它问题和新特征将变得清晰。

根据一个实施例，非易失性存储器单元被配置有：第一阱，具有n型导电类型；第二阱，具有n型导电类型，形成在与第一阱的位置不同的位置；晶体管，形成于第一阱中；浮置栅极电极，形成为在平面视图中与第一阱的一部分以及第二阱的一部分重叠；以及半导体区，具有n型导电类型，形成于该浮置栅极电极两侧上的第二阱中。然后，在写入操作中，电压分别被施加到被选择的非易失性存储器单元的漏极以及选择晶体管的栅极电极，并且进一步地，电压被施加到形成于第二阱中的半导体区，以使得写入速度更快。因而，从未被选择的非易失性存储器单元中区分了该被选择的非易失性存储器单元。

根据一个实施例，可以提供一种半导体器件，包括具有高性能并且还具有高可靠度的非易失性存储器单元。

附图说明

图1是根据第一实施例的非易失性存储器单元的主要部分平面视图；

图2是沿图1的A-A线的主要部分横截面视图；

图3是沿图1的B-B线的主要部分横截面视图；

图4是根据第一实施例的非易失性存储器的主要部分电路图；

图5是示出了包括对应于根据第一实施例的非易失性存储器中的6比特的存储器单元的存储器单元阵列的主要部分电路图；

图6是解释了根据第一实施例的非易失性存储器的写入操作的主要部分电路图；

图7是解释了根据第一实施例的非易失性存储器的擦除操作的主要部分电路图；

图8是解释了根据第一实施例的非易失性存储器的读取操作的主要部分电路图；

图9A：图9A（a）是根据第一实施例的第一变形的沿非易失性存储器单元的第一方向的主要部分横截面视图，并且图9A（b）是根据第一实施例的第一变形的非易失性存储器单元的沿第二方向的主要部分横截面视图；

图9B是根据第一实施例的第二变形的沿非易失性存储器单元的第二方向的主要部分横截面视图；

图10是根据第二实施例的非易失性存储器单元的主要部分平面视图；

图11是沿图10的C-C线的主要部分横截面视图；

图12是根据第三实施例的非易失性存储器单元的主要部分平面视图；

图13是沿图12的D-D线的主要部分横截面视图；

图14是根据第四实施例的非易失性存储器单元的主要部分平面视图；

图15是沿图14的E-E线的主要部分横截面视图；

图16是根据第五实施例的非易失性存储器单元的主要部分平面视图；以及

图17是沿图16的F-F线的主要部分横截面视图。

具体实施方式

如果出于方便而言必要的，以下实施例将被划分为多个部分或实施例进行解释。除非在清楚地特别示出的情况下，这些实施例并非相互无关的，并且一个实施例与另一个实施例的一些或全部具有诸如修改、细节和辅助解释之类的联系。

在下列实施例中，在提及元件的标号之类（包括标号、数值、数量、范围等）时，它们可以不被局限于具体数字，而是可以比该具体数字更大或者更小，除非是在它们清楚地被特别指定以及它们清楚地被局限于理论上的具体数字的情况。

此外，在下列实施例中，无需说明元件（包括元件步骤等）不是必不可少的，除非是在它们清楚地被特别指定以及从理论角度来看被认为是明显地不可缺少的情况等等。

进一步地，当提及“由A形成”、“被配置有A”、“具有A”和“包括A”时，显然A不被排除，除非是在仅该元件清楚地被特别指定的情况。类似地，在下列实施例中，当提及元件之类的形状、位置关系等时，应当包括与该形状基本上相像或相似的形状，除非在它清楚地被特别指定的以及从理论角度来看被认为是明显地不正确的情况下。

进一步地，将在下列实施例中所使用的附图中，为了使得附图可理解，即使是平面附图，也可能附加了阴影。进一步地，在用于解释实施例的所有附图中，作为一项原则，相同的编号被附件至相同的构件，并且其重复的解释被省略了。在下文中，将根据附图详细解释本实施例。

正如配置被包括在半导体器件中的存储器件的存储器单元，存在一种非易失性存储器单元，其被配置有具有MIS结构的场效应晶体管，该场效应晶体管包括例如处于浮置状态的导体薄膜，作为浮置栅极电极。

在这一非易失性存储器单元中，通过积累电荷（诸如在浮置栅极电极中的电子）而存储数据。此外，通过提取在浮置栅极电极中所积累的电荷的方法而擦除该数据。浮置栅极电极的充电状态呈现为阈值电压改变，并且能够从漏极电流等读取存储状态。此外，在浮置栅极电极中所积累的电荷不容易泄漏到外部，则可能无需供电而保留数据。

通过例如热电子注入而执行电荷到浮置栅极电极的积累。此外，通过穿过具有形成于衬底中的阱的耦合电容的FN（Fowler Nordheim）隧穿现象，例如该浮置栅极电极的UV（紫外线）辐照等，执行对该浮置栅极电极中所积累的电荷的提取。例如，在上述日本专利公开No.2011-9454（专利文献1）中，通过将电子发射至与浮置栅极电极的一部分重叠的第二n阱，进入与浮置栅极电极的电荷被注入的电荷积累部分不同的部分，将所存储的数据擦除。这使得能够在该非易失性存储器单元中电擦除。

本发明人所研究的非易失性存储器单元包括具有积累电荷的浮置栅极电极的电荷积累部分以及执行接入控制的选择晶体管中每一个，并且这些形成于同一有源区中并且配置一个存储器单元。另外，控制栅极电极等不被布置在浮置栅极电极的上层，并且浮置栅极电极被配置有单层导体薄膜（例如，多晶硅薄膜）。

然而，在本发明人研究包括这种非易失性存储器单元的半导体器件时，已经变得明显的是当数据被写入到被选择的存储器单元时产生以下问题。

当数据被写入时，例如-7V的漏极电压被施加到被选择的非易失性存储器单元的漏极，并且例如-8V的栅极电压被施加到被选择的非易失性存储器单元的栅极。由此，注入到被选择的非易失性存储器单元的浮置栅极电极中的电子允许数据写入。相反地，例如0V的栅极电压被施加到未被选择的非易失性存储单元中的选择晶体管的栅极电极，并且因此不会使得电子被注入在未被选择的非易失性存储器单元中的浮置栅极电极。

附带地，为了实现非易失性存储器中更高的写入速度，有必要增加被施加到被选择的非易失性存储器单元的漏极的漏极电压，也就是，电耦合至被选择的非易失性存储器单元的漏极的位线的电压。然而，当电耦合至被选择的非易失性存储器单元的漏极的位线的电压增加时，更高的漏极电压不仅被施加到电耦合至这个位线的被选择的非易失性存储器单元的漏极，而且还被施加到电耦合至这个位线的未被选择的非易失性存储器单元的漏极。

因此，发生了如下的干扰现象，其中由于漏极电压被施加到被选择的非易失性存储单元的漏极，电子也略微地被注入到未被选择的非易失性存储器单元的浮置栅极电极，并且引发了难以区分被选择的非易失性存储器单元和未被选择的非易失性存储器单元的问题。具体地，当存储器单元阵列被缩小尺寸时，变得更难以在被选择的非易失性存储器单元与未被选择的非易失性存储器单元之间进行区分。

注意到，上述专利文献1、专利文献2和专文献件3中的每一个没有描述或暗示在非易失性存储器单元的写入操作中未被选择的非易失性存储器单元的干扰现象，并且被认为在上述专利文献1至3的结构中也引发了相似的问题。

（第一实施例）

<非易失性存储器单元的结构>

将通过使用图1到图3来解释根据第一实施例的非易失性存储器单元（存储单位数据的一个存储器单元）的结构。图1是该非易失性存储器单元的主要部分平面视图。图2是沿图1的A-A线的主要部分横截面视图。图3是沿图1的B-B线的主要部分横截面视图。

根据第一实施例的非易失性存储器单元NVM1被配置有选择晶体管QS、电荷积累部分CA、以及注入MOS电容PT。

非易失性存储器单元NVM1形成于包括单晶硅（Si）的硅衬底（也称为半导体衬底）SS上。假设硅衬底SS具有p型导电类型。此处，p型导电类型表示半导体区的一种导电类型，其中III族的硼（B）或II族的元素被包含在主要包含硅的半导体区等，并且多数载体被配置有空穴。

在硅衬底SS的主表面上，形成具有浅沟槽型绝缘薄膜结构（浅沟槽隔离：STI）的分离部分TI，以及定义了第一有源区AR1、第二有源区AR2和第三有源区AR3。形成了一种元件，并且在以这种方式由分离部分TI所限定的第一有源区AR1、第二有源区AR2或者第三有源区AR3中形成供电部分。

第一n阱NW1形成于硅衬底SS的主表面侧上，该第一n阱NW1是具有n型导电类型的半导体区。此处，n型导电类型表示半导体区的一种导电类型，其中V族的磷（P）或砷（As）或者VI族的元素被包含在半导体区（诸如主要包含硅的半导体区）中，并且多数载体被配置有电子。被配置有选择晶体管QS和电荷积累部分CA的第一有源区AR1以及被配置有第一n阱NW1的供电部分的第二有源区AR2形成于第一n阱NW1中。

此外，在硅衬底SS的主表面上，第三n阱MNW形成于与第一n阱NW1的位置不同的位置，在第一方向X上与第一n阱NW1分离，该第三n阱MNW是具有n型导电类型的半导体区。而且，形成具有n型导电类型的半导体区的第二n阱NW2，以便被包括在第三n阱MNW中。在第二n阱NW2中，形成被提供有注入MOS电容PT的第三有源区AR3。

另外，元件p阱MPW形成于硅衬底SS的主表面侧上的一个区域中，在该区域中并未形成第一n阱NW1或第三n阱MNW，该元件p阱MPW是具有p型导电类型的半导体区。因此，分离部分TI和元件p阱MPW被布置在第一n阱NW1与第三n阱MNW之间，并且因而第一n阱NW1和第三n阱MNW被置于相互电分离的状态。

此处，第三n阱MNW的杂质浓度被设置为与第一n阱NW1的杂质浓度相同，或者低于第一n阱NW1的杂质浓度。因此，第三n阱MNW和元件p阱MPW之间的耐受电压与第一n阱NW1和元件p阱MPW之间的耐受电压相同，或者高于第一n阱NW1和元件p阱MPW之间的耐受电压。第一n阱NW1的杂质浓度和第二n阱NW2的杂质浓度可以相同。

选择晶体管QS形成于第一n阱NW1的第一有源区AR1。选择晶体管QS是场效应晶体管，该场效应晶体管包括栅极电极EG、栅极绝缘薄膜IGq以及第一n阱NW1，如同MIS结构。栅极电极EG被配置有主要包含多晶硅的导体薄膜，并且形成于包括主要包含二氧化硅的绝缘薄膜的栅极绝缘薄膜IGq之上。另外，栅极电极EG在第一方向X上延伸。

栅极电极EG和栅极绝缘薄膜IGq的每个侧壁由包括诸如二氧化硅薄膜的绝缘材料的侧壁SW覆盖。以关于栅极电极EG自对准的方式，在夹着栅极电极EG的位置处的第一n阱NW1中形成半导体区，每个半导体区具有p型导电类型。p-型半导体区p1形成于栅极电极EG的较低侧部分处的第一n阱NW1的表面上，该p-型半导体区p1是具有p型导电类型的半导体区。另外，p⁺型半导体区p2形成于侧壁SW的较低侧部分处的第一n阱NW1的表面上，该p⁺型半导体区p2是具有p型导电类型的半导体区。从硅衬底SS的主表面起，p⁺型半导体区p2具有比p-型半导体区p1更小的深度，并且p⁺型半导体区p2具有比p-型半导体区p1更高的p型杂质浓度。硅化物层SI可以形成于栅极电极EG和p⁺型半导体区p2的每个表面上。

此外，电荷积累部分CA形成于第一n阱NW1的第一有源区AR1中。电荷积累部分CA是场效应晶体管，该场效应晶体管包括浮置栅极电极FG、栅极绝缘薄膜IGc以及第一n阱NW1，如同MIS结构。浮置栅极电极FG被配置有主要包含多晶硅的导体薄膜，并且形成于被配置有主要包含二氧化硅的绝缘薄膜的栅极绝缘薄膜IGc之上。另外，浮置栅极电极FG在第一方向X上延伸。

浮置栅极电极FG和绝缘薄膜IGc的每个侧壁由侧壁SW覆盖，该侧壁SW被配置有诸如二氧化硅薄膜的绝缘材料。此外，以关于浮置栅极电极FG自对准的方式，在夹着浮置栅极电极FG的位置处，在第一n阱NW1中，形成了半导体区，每个半导体区具有p型导电类型。p-型半导体区p1形成于浮置栅极电极FG的较低侧部分处的第一n阱NW1的表面上，该p-型半导体区p1是具有p型导电类型的半导体区。此外，p⁺型半导体区p2形成于侧壁SW的较低侧部分处的第一n阱NW1的表面上，该p⁺型半导体区p2是具有p型导电类型的半导体区。硅化物层SI可以形成于浮置栅极电极FG和p⁺型半导体区p2的每个表面上。

选择晶体管QS的栅极电极EG和电荷积累部分CA的栅极电极FG提供为在第二方向Y上相互分离，并且位于栅极电极EG和浮置栅极电极FG之间的p⁺型半导体区p2是选择晶体管QS和电荷积累部分CA的公共区。

第一n阱NW1的供电部分形成于第二有源区AR2中，并且因而电压（阱电压Vnw）能够独立地被施加至第一n阱NW1。

注入MOS电容PT形成于第二n阱NW2的第三有源区AR3中。该注入MOS电容PT是包括浮置栅极电极FG、栅极绝缘薄膜IGp和第二n阱NW2的电容，如同MIS结构。浮置栅极电极FG被配置有导体薄膜，该导体薄膜主要包含具有与配置电荷积累部分CA的浮置栅极电极FG相同的层的多晶硅，并且浮置栅极电极FG形成于主要包含二氧化硅的绝缘薄膜的栅极绝缘薄膜IGp之上。另外，浮置栅极电极FG在第一方向X上延伸。

浮置栅极电极FG和绝缘薄膜IGp的每个侧壁由侧壁SW覆盖，该侧壁SW被配置有诸如二氧化硅薄膜的绝缘材料。以关于浮置栅极电极FG自对准的方式，在夹着浮置栅极电极FG的位置处，在第二n阱NW2中，形成半导体区，每个半导体区具有n型导电类型。n-型半导体区n3形成于浮置栅极电极FG的较低侧部分处的第二n阱NW2的表面上，该n-型半导体区n3是具有n型导电类型的半导体区。此外，n⁺型半导体区n4形成于侧壁SW的较低侧部分处的第二n阱NW2的表面上，该n⁺型半导体区n4是具有n型导电类型的半导体区。n⁺型半导体区n4具有比硅衬底SS的主表面的n-型半导体区n3更小的深度，并且具有比n-型半导体区n3更高的n型杂质浓度。硅化物层SI可以形成于n⁺型半导体区n4的表面上。

此处，浮置栅极电极FG不与任何其他导体材料接触，并且处于浮置状态。另外，浮置栅极电极被布置在硅衬底SS之上，以便在平面视图中与第一n阱NW1的一部分和第二n阱NW2的一部分重叠。浮置栅极电极FG形成与第一n阱NW1和第二n阱NW2的电容耦合。因此，通过将电力供应到第一n阱NW1和第二n阱NW2，可以穿过该耦合电容从浮置栅极电极FG提取电子。

此外，浮置栅极电极FG被布置以便在与选择晶体管QS的栅极电极EG的延伸方向（第一方向X）相同的方向上延伸。因此，元件布局被配置为容易制作得更密集。

而且，注入MOS电容PT中的浮置栅极电极FG的第二方向Y上的宽度（栅极长度）形成为小于电荷积累部分CA中的浮置栅极电极FG的第二方向Y上的宽度（栅极长度）。电荷积累部分CA中的浮置栅极电极FG的栅极长度为例如0.6μm，并且注入MOS电容PT中的浮置栅极电极FG的栅极长度为例如0.1μm。因此，元件布局被配置为容易制作得更密集，并且正如将在下文中描述的，由于第二n阱NW2的侧面上的电容变得小于第一n阱NW1的侧面上的电容，变得容易引发通过FN隧穿现象从浮置栅极电极FG提取电子。

另外，由于浮置栅极电极FG以与选择晶体管QS的栅极电极EG相同的步骤来形成，浮置栅极电极FG也由主要包含多晶硅的导体薄膜形成。此外，由于电荷积累部分CA的栅极绝缘薄膜IGc和注入MOS电容PT的栅极绝缘薄膜IGp以与选择晶体管QS的栅极绝缘薄膜IGq相同的步骤来形成，栅极绝缘薄膜IGc和IGp中的每个薄膜也由主要包含二氧化硅的绝缘薄膜形成。

层间绝缘薄膜IL形成于硅衬底SS之上，以便覆盖非易失性存储器单元NVM1。层间绝缘薄膜IL被配置有主要包含二氧化硅的绝缘薄膜。另外，接触件CN形成于层间绝缘薄膜IL中的预定位置处。接触件CN被形成以便触及以下每个硅化物层SI：配置非易失性存储器单元NVM1的源极的p⁺型半导体区p2之上的硅化物层SI、配置非易失性存储器单元NVM1的漏极的p⁺型半导体区p2之上的硅化物层SI、以及选择晶体管QS的栅极电极EG之上的硅化物层SI。此外，接触件CN被形成以便触及以下每个硅化物层SI：第一n阱NW1之上的硅化物层SI以及注入MOS电容PT的n+型半导体区n4之上的硅化物层SI。

插塞PLG被嵌入在接触件CN内部。该插塞PLG被配置有主要包含例如钨（W）之类的导体薄膜。

选择晶体管QS的源极布线Ms、选择晶体管QS的漏极布线Md、选择晶体管QS的栅极布线Msw、阱布线Mnw以及电容布线Mpt，形成于层间绝缘薄膜IL之上。选择晶体管QS的源极布线Ms、漏极布线Md、栅极布线Msw、阱布线Mnw以及电容布线Mpt中的每一个被配置有主要包含例如铜（Cu）、铝（Al）之类的导体薄膜。

源极布线Ms电耦合至配置非易失性存储器单元NVM1的源极的p型半导体区，并且供应源极电压Vs。漏极布线Md电耦合至配置非易失性存储器单元NVM1的漏极的p型半导体区，并且供应漏极电压Vd。选择晶体管QS的栅极布线Msw电耦合至选择晶体管QS的栅极电极EG，并且供应栅极电压Vsw。阱布线Mnw电耦合至第一n阱NW1，并且供应阱电压Vnw。电容布线Mpt电耦合至注入MOS电容PT的n型半导体区，并且供应注入电压Vpt。

<非易失性存储器的电路配置>

接下来，将通过使用图4来解释根据第一实施例的非易失性存储器的电路配置。图4是非易失性存储器的主要部分电路图。

这个非易失性存储器包括存储器单元阵列和外围电路区。在存储器单元阵列中，布置有沿第二方向Y延伸的多个字线（word line）WL（WL0、WL1、……）、多个读取线RL（RL0、RL1、RL2、RL3、……）以及多个擦除线EL（EL0、EL1、EL2、EL3、……）。另外，在存储器单元阵列中，布置有沿垂直于第二方向Y的第一方向X延伸的多个位线BL（BL0、BL1、BL2、……）和多个源极线SL。

对应于一个位（bit）的非易失性存储器单元MC电耦合至字线WL与位线BL和源极线SL的栅格状交点的附近。此处，图示了一个位配置有一个非易失性存储器单元MC的情况。

每个非易失性存储器单元MC包括，用于数据写入和读取的、形成于第一n阱NW1区的电荷积累部分CA，形成于第一n阱NW1区的选择晶体管QS，以及形成于第二n阱NW2区的注入MOS电容PT（参见上述图1至图3）。

非易失性存储器单元MC的漏极电耦合至位线BL，并且非易失性存储器单元MC的源极电耦合至源极线SL。另外，第一n阱NW1电耦合至字线WL，选择晶体管的栅极电极EG耦合至读取线RL，并且注入MOS电容PT的一个电极电耦合至擦除线EL。注入MOS电容PT的其它电极是浮置栅极电极FG，在平面配置中该浮置栅极电极FG被布置为与第一n阱NW1的一部分重叠。

在这样的存储器单元阵列中，多个非易失性存储器单元MC被布置为共享源极线SL。另外，共享源极线SL并且被布置为在第二方向Y上相互邻近的非易失性存储器单元MC共享擦除线EL，但是不共享读取线RL或位线BL。此外，在第二方向Y上交替布置的非易失性存储器单元MC共享读取线RL。

<非易失性存储器的存储器单元阵列>

接下来，将通过使用图5来解释非易失性存储器的存储器单元阵列。图5是示出对应于6位的非易失性存储器单元的存储器单元阵列的主要部分平面视图。

正如通过使用上述在图4中示出的电路图所解释的，共享源极线SL并且被布置为在第二方向Y上相互邻近的非易失性存储器单元MC共享在第二方向Y上延伸的擦除线EL，但是不共享在第二方向Y上延伸的读取线RL和在第一方向X上延伸的位线BL。此外，在第二方向Y上交替布置的非易失性存储器单元MC共享读取线RL。

如图5中所示出的，在其中形成选择晶体管QS和电荷积累部分CA的第一n阱NW1和第一有源区AR1在第二方向Y上延伸。另外，第一存储器单元MC1和第二存储器单元MC2通过夹着在第一方向X上延伸的源极线SL而被布置。

在第一存储器单元MC1和第二存储器单元MC2之间，形成对每个源极供应源极电压的接触件CN，以便触及第一n阱NW1，并且第一存储器单元MC1和第二存储器MC2共享接触件CN。另外，第一存储器单元MC1的源极和第二存储器单元MC2的源极电耦合至同一源极线SL。源极线SL被配置有例如沿第一方向X延伸的第一层布线。

在第一存储器单元MC1中的选择晶体管QS的栅极电极EG以及在第二存储器单元MC2中的选择晶体管QS的栅极电极EG被布置为在第二方向Y上夹着上述接触件CN。此处，将栅极电压施加到第一存储器单元MC1中的选择晶体管QS的栅极电极EG的接触件CNsw以及将栅极电压施加到第二存储器单元MC2中的选择晶体管QS的栅极电极EG的接触件CNsw被布置在这样的两侧上，这两侧在第一方向X上夹着第一有源区AR1。

就是说，第一存储器单元MC1中的选择晶体管QS的栅极电极EG被形成，以在第一有源区AR1的一侧上的分离部分之上延伸；并且接触件CNsw被形成，以便在该分离部分之上触及栅极电极EG。相反，第二存储器单元MC2中的选择晶体管QS的栅极电极EG被形成，以在第一有源区AR1的另一侧（上述一侧的相对侧）上的分离部分之上延伸；并且接触件CNsw被形成，以便在该分离部分之上触及栅极电极EG。然后，第一存储器单元MC1中的选择晶体管QS的栅极电极EG电耦合至读取线RL1，并且第二存储器单元MC2的选择晶体管QS的栅极电极EG电耦合至读取线RL0，并且因此可以单独地控制栅极电压。读取线RL0和读取线RL1中的每一个被配置有例如第二层布线，该第二层布线是第一层布线的上层并且沿第二方向Y延伸。

第一存储器单元MC1中的选择晶体管QS的栅极电极EG以及第二存储器单元MC2中的选择晶体管QS的栅极电极EG还能够被形成，以在第一有源区AR1的一侧上的分离部分之上延伸；并且接触件CNsw能够被形成，以便触及相应的栅极电极EG。然而，在这种情况下，用于第一存储器单元MC1和第二存储器单元MC2的接触件CNsw必须被形成于第一有源区AR1和第三有源区AR3之间的分离部分中，在第一方向X上彼此偏移。因此，有必要使在第一方向X上在第一有源区AR1和第三有源区AR3之间的空间变得更宽，并且增加存储器单元阵列的面积。

通过夹着选择晶体管QS，在相对于源极线SL（或接触件CN）的侧面上形成第一存储器单元MC1中的电荷积累部分CA的浮置栅极电极FG。以同样的方式，通过夹着选择晶体管QS，在相对于源极线SL（或接触件CN）的侧面上形成在第二存储器单元MC2中的电荷积累部分CA的浮置栅极电极FG。就是说，在第一有源区AR1中，沿第二方向Y，第一存储器单元MC1中的电荷积累部分CA的浮置栅极电极FG、第一存储器单元MC1中的选择晶体管QS的栅极电极EG、第二存储器单元MC2中的选择晶体管QS的栅极电极EG以及第二存储器单元MC2中的电荷积累部分CA的浮置栅极电极FG按照这样的顺序被布置。

此外，通过夹着浮置栅极电极FG和选择晶体管QS，在相对于源极线（或接触件CN）的侧面上布置第一存储器单元MC1的漏极。以相同的方式，通过夹着浮置栅极电极FG和选择晶体管QS，在相对于源极线（或接触件CN）的侧面布置第二存储器单元MC2的漏极。在每个漏极中，形成向其施加漏极电压的接触件CNd，以便触及第一n阱NW1。另外，第一存储器单元MC1的漏极电耦合至位线BL1，并且第二存储器单元MC2的漏极电耦合至位线BL2，并且因此可以单独地控制漏极电压。位线BL1和BL2中的每个被配置有在第一方向X上延伸的例如第一层布线。

第三有源区AR3被形成以在第一方向X上与第一有源区AR1分离，并且第一存储器单元MC1的注入MOS电容PT和第二存储器单元MC2的注入MOS电容PT形成于第三有源区AR3中。

在其中形成了选择晶体管QS和电荷积累部分CA的第一有源区AR1被形成，以便不仅由第一存储器单元MC1和第二存储器单元MC2共享，而且也由沿第二方向Y布置的多个存储器单元MC共享。与此相反，在其中形成了注入MOS电容PT的第三有源区AR3被形成，以便仅由第一存储器单元MC1和第二存储器单元MC2共享，就是说，由沿第二方向Y相互邻近地被布置的两个非易失性存储器单元共享。

在第一存储器单元MC1的注入MOS电容PT中的浮置栅极电极FG与第二存储器单元MC2的注入MOS电容PT之间，形成接触件CNpt以便触及第二n阱NW2，经过该接触件CNpt，注入电压被施加到每个注入MOS电容PT中具有n型半导电类型的半导体区。另外，第一存储器单元MC1和第二存储器单元MC2共享接触件CNpt，并且分别具有第一存储器单元MC1的注入MOS电容PT中的n型导电类型的半导体区中的一个以及分别具有第二存储器单元MC1的注入MOS电容PT中的n型导电类型的半导体区中的一个，电耦合至同一擦除线EL0。擦除线EL0和EL1中的每个擦除线被配置有例如在第二层中的、沿第二方向Y延伸的布线。

在第一存储器单元MC1的注入MOS电容PT中的浮置栅极电极FG在第二方向Y上的宽度（即栅极长度）被形成为小于在电荷积累部分CA中的浮置栅极电极FG在第二方向Y上的宽度（即栅极长度）。在浮置栅极电极FG中具有较小宽度的部分形成于选择晶体管QS的一侧上。在第一实施例中，浮置栅极电极FG被形以便电荷积累部分CA中在选择晶体管QS的一侧上的浮置栅极电极FG的横向面以及注入MOS电容PT中在选择晶体管QS的一侧上的浮置栅极电极FG的横向面在平面视图中处于同一条线上。

以相同的方式，在第二存储器单元MC2的注入MOS电容PT中的浮置栅极电极FG在第二方向Y上的宽度（即栅极长度）被形成为小于在电荷积累部分CA中的浮置栅极电极FG在第二方向Y上的宽度（即栅极长度）。在浮置栅极电极FG中具有更小宽度的部分形成于选择晶体管QS的一侧上。在第一实施例中，浮置栅极电极FG被形成，以便电荷积累部分CA中在选择晶体管QS的一侧上的浮置栅极电极FG的横向面以及注入MOS电容PT的浮置栅极电极FG中的选择晶体管QS的一侧上的横向面在平面视图中处于同一条线上。

通过将浮置栅极电极FG形成为上述形状，可以在第二方向Y上减小第三有源区AR3的长度，并且因此可以减小存储器单元阵列的面积。原因如下。

由于各自具有n型导电类型的半导体区形成于注入MOS电容PT中的浮置栅极电极FG的两侧上的第二n阱NW2中，所以第三有源区AR3需要形成于选择晶体管QS关于浮置栅极电极FG的相对的一侧上，以便形成具有n型导电类型的半导体区。因此，当注入MOS电容PT中的浮置栅极电极FG的宽度被制作为与电荷积累部分CA中的浮置栅极电极FG的宽度相同时，或者当浮置栅极电极FG中具有较小宽度的部分形成于选择晶体管QS的相对侧上时，在第二方向Y上延伸的第三有源区AR3变得与在选择晶体管QS的一侧上形成浮置栅极电极FG中具有较小宽度的部分的情况相比更长。因此，在浮置栅极电极FG中具有较小宽度的部分形成于选择晶体管QS的一侧上，并且因此减小了第二方向Y上的尺寸，并且减小了存储器单元阵列的面积。

在根据第一实施例的存储器单元阵列中，上述第一存储器单元MC1和第二存储器单元MC2被重复地布置在第二方向Y上。因此，在第一存储器单元MC1与通过夹着第一存储器单元MC1而被布置于第二存储器单元MC2的相对侧上的第三存储器单元MC3之间，形成接触件CNd以便触及第一n阱NW1，经过该接触件CNd向每个漏极施加漏极电压，并且第一存储器单元MC1和第三存储器单元MC3共享接触件CNd。另外，第一存储器单元MC1的漏极和第三存储器单元MC3的漏极电耦合至同一位线BL1。

<非易失性存储器的操作>

接下来，将通过图6至图8的使用来解释根据第一实施例的写入操作、擦除操作和读取操作。图6是解释非易失性存储器的写入操作的电路图，图7是解释非易失性存储器的擦除操作的电路图，并且图8是解释非易失性存储器的读取操作的电路图。

首先，将通过图6的使用来解释数据写入操作。此处，将电子注入到浮置栅极电极中被定义为数据写入。

在写入操作中，通过热电子注入，将电子注入到浮置栅极电极FG中。例如，当源极和漏极之间的电位差异增加时，加速的电子重复与栅格的电离碰撞，并且大量电子以雪崩放大的方式生成。这些电子获得高能量，穿过在电荷积累部分CA中的绝缘薄膜IGc的禁带（forbidden band），并且被注入到浮置栅极电极FG中。

当写入数据时，例如-8V的负电压被施加到读取线RL0，在被选择的非易失性存储器单元（在图6中描述为被选择的位）中的选择晶体管QS的栅极电极EG耦合至该读取线RL0；并且例如0V的电压被施加到其它读取线RL1、RL2和RL3。另外，例如-7V的负电压被施加到位线BL1，被选择的非易失性存储器的漏极D耦合至该位线BL1；并且例如0V的电压被施加到其它位线BL0和BL2。此外，例如0V的电压被施加到字线WL0和WL1，第一n阱NW1耦合至该字线WL0和WL1；并且例如0V的电压被施加到源极线SL，源极S耦合至该源极线SL。

而且，例如-3V的负电压被施加到擦除线EL0，在被选择的非易失性存储器单元的注入MOS电容PT中具有n型导电类型的半导体区耦合至该擦除线EL0；并且例如0V的电压被施加到其它擦除线EL1、EL2和EL3。

此处，在被选择的非易失性存储单元（其中负电压被施加到注入MOS电容PT中具有n型导电类型的半导体区）中，写入速度变得比未被选择的非易失性存储器单元（图6中写入干扰的位）快约三至四个数量级，在该未被选择的非易失性存储器单元中，未对注入MOS电容PT中具有n型导电类型的半导体区施加负电压。通过利用写入时间上这样的差异，可以在被选择的非易失性存储器单元与未被选择的非易失性存储器单元之间进行区分。

当在被选择的非易失性存储器单元中确定漏极电流为例如1μA而在10μs后该漏极电流变为1μA或更大时，在未被选择的非易失性存储器单元中在1秒或更长时间后，漏极电流变为1μA或更大。因此，为了在被选择的非易失性存储器单元中实现更快的写入速度，当被施加到被选择的非易失性存储器单元的漏极D的漏极电压（也就是这个漏极D所耦合至的位线BL1的电压）增加时，即使在未被选择的非易失性存储器单元中引起了干扰现象，写入速度在被选择的非易失性存储器单元与未被选择的非易失性存储器单元之间变得相当不同。

接下来，将通过图7的使用来解释数据擦除操作的一个示例。此处，提取积累在浮置栅极电极FG中的电子被定义为数据擦除。

在擦除操作中，通过FN（Fowler Nordheim）隧穿现象，积累在浮置栅极电极FG中的电子被发射到第二n阱NW2。当擦除数据时，例如0V的电压被施加到所有读取线RL0、RL1、RL2和RL3中。另外，例如0V的电压被施加到所有位线BL0、BL1和BL2中，或者这些位线中的每个位线被置于开放状态(open state)。此外，例如-8V的负电压被施加到字线WL0，在被选择的非易失性存储器单元（图7中所描述的被选择的位）中的第一n阱NW1耦合至该字线WL0；并且例如0V的电压被施加到其他字线WL1。而且，例如0V的电压被施加到所有源极线SL。

而且，例如+8V的正电压被施加到擦除线EL0和EL1，擦除线EL0和EL1中的每个擦除线耦合至在被选择的非易失性存储器单元的注入MOS电容PT中具有n型导电类型的半导体区；并且例如0V的电压被施加到其他擦除线EL2和EL3。

在如上所描述的电压条件下，-8V被施加到浮置栅极电极FG之下的第一n阱NW1，并且+8V被施加到浮置栅极电极FG之下的另一个位置中的第二n阱NW2。因此，根据浮置栅极电极FG与第一n阱NW1之间的电容以及浮置栅极电极FG与第二n阱NW2之间的电容，经过电容耦合的电位被施加到浮置栅极电极FG。更具体地，由到负极侧的第一n阱NW1的负电位以及由到浮置栅极电极FG正极侧的第二n阱NW2的正电位，来感应浮置栅极电极FG的电位；并且所感应电位由向其施加电压的部分的电容与总电容的比率来确定。

如上述图1至图5中所示，在第二n阱NW2之上的浮置栅极电极FG的宽度被形成为小于在第一n阱NW1之上的浮置栅极电极FG的宽度。因此，由于第二n阱NW2的一侧上的电容变得小于第一n阱的一侧上的电容，浮置栅极电极FG的电位受到第一n阱的一侧上的电位强烈地影响，并且在浮置栅极电极FG和第二n阱NW2之间生成更大的电位差。

因此，在浮置栅极电极FG中积累的电子接收第二n阱NW2的很大的正电场，并且通过FN隧穿现象被发射到第二n阱NW2。以这种方式，浮置栅极电极FG的电荷被移除，并且实现了擦除状态。

接下来，将通过图8的使用来解释读取操作的一个示例。

当读取数据时，例如-8V的负电压被施加到读取线RL0，在被选择的非易失性存储单元（如图8中所描述的被选择的位）中的选择晶体管QS的栅极电极EG耦合至该读取线RL0；并且例如0V的电压被施加到其它读取线RL1、RL2和RL3。另外，例如-1.5V的负电压被施加到位线BL1，该位线BL1与被选择的非易失性存储器单元的漏极D耦合；并且例如0V的电压被施加到其他位线BL0和BL2。此外，例如0V的电压被施加到字线WL0和WL1，第一n阱NW1耦合至字线WL0和WL1。此外，例如0V的电压被施加到字线WL0和WL1，第一n阱NW1耦合至该字线WL0和WL1，例如0V的电压被施加到源极线SL，源极S耦合至该源极线SL；并且例如0V的电压被施加到擦除线EL0、EL1、EL2和EL3，在被选择的存储器单元MC的注入MOS电容PT中各自具有n型导电类型的半导体区耦合至擦除线EL0、EL1、EL2和EL3。

由此，选择晶体管QS达到通路状态（on-state）。另外，根据电荷积累部分CA的浮置栅极电极FG的充电状态，漏极电流流经各自具有p型导电类型的半导体区之间的沟道。更具体地，当电子在被选择的存储器单元的浮置栅极电极FG中积累时，在浮置栅极电极FG之下的第一n阱NW1中形成反型层，并且漏极电流流经该沟道。相反地，当电子不在被选择的存储器单元的浮置栅极电极FG中积累时，与写入状态相比较，在浮置栅极电极FG之下在第一n阱NW1中几乎不形成反型层。因此，漏极电流变得非常小，或者置于不流动的状态。如上所述，可以确定被选择的非易失性存储单元的存储状态。

<第一实施例的变形>

接下来，将通过使用图9A和图9B来解释根据第一实施例的非易失性存储器单元的变形。图9A（a）和图9A（b）分别是根据第一变形的，沿上述图1的第一方向X（即B-B线）的非易失性存储单元的主要部分横截面视图以及沿上述图1的第二方向Y的注入MOS电容的主要部分横截面视图。图9B是沿上述图1的第二方向Y的根据第二变形的非易失性存储器单元中的注入MOS电容的主要部分横截面视图。

如图9A（a）和图9A（b）中示出的，在根据第一变形的非易失性存储器单元NVM1a中，注入MOS电容PTa被配置有如下的电容，该电容包括浮置栅极电极FG、栅极绝缘薄膜IGp、具有p型导电类型的p阱PW以及第二n阱NW2，如同MIS结构。就是说，p阱PW形成于栅极绝缘薄膜IGp和第二n阱NW2之间。然后，擦除线EL耦合至p阱PW，并且注入电压Vpt被施加。

在不形成上述p阱PW的情况下，还可以将注入MOS电容PTa用作所谓的积累电容。然而，在这种情况下，当在写入操作中，-8V的电压被施加到选择晶体管QS的栅极电极EG、-7V的电压被施加到漏极、0V的电压被施加到第一n阱NW1和源极、-3V的电压被施加到第二n阱NW2、并且-8V的电压被施加到硅衬底SS时，在第二n阱NW2和硅衬底SS之间形成正向方向，并且导致功率消耗增加的问题产生了。

为了避免这个问题，在非易失性存储器单元NVM1a中，在注入MOS电容PTa中的第二n阱NW2的表面上形成p阱PW。

然而，在擦除操作中，当同样的电压被施加在上述非易失性存储器单元NVM1中时，也就是说，当0V的电压被施加到选择晶体管的栅极电极EG、源极和漏极，-8V的电压被施加到第二n阱NW2，并且+8V的电压被施加到p阱PW时，在第一n阱NW1和硅衬底SS之间形成正向方向。因此，在非易失性存储器单元NVM1a的擦除操作中，施加到第一n阱NW1的电压固定于例如0V，并且施加到p阱PW的电压被设置为例如16V，以便不改变第一n阱NW1和p阱PW之间的电位差。

注意到，虽然在上述非易失性存储器单元NVM1a中，假设了p阱PW形成于注入MOS电容PTa中在栅极绝缘薄膜IGp和第二n阱NW2之间的全部区域，本示例并不限于这种情况。

例如，如在图9B中示出的根据第二变形的非易失性存储器单元NVM1b的情况，在注入MOS电容PTb中，可以使用一种使用p-型半导体区p3和p⁺型半导体区来替代n-型半导体区n3和n⁺型半导体区n4的配置。在这种情况下，可以不形成上述在第一变形中的p阱PW。由此，非易失性存储器单元NVM1b在与注入MOS电容PTb中的浮置栅极电极FG重叠的区域中，具有如下的结构，在该结构中浮置栅极电极FG形成与p-型半导体区p3和p⁺型半导体区p4的电容耦合。

以这种方式，根据第一实施例的非易失性存储器单元NVM1，布置注入MOS电容PT，并且电压在数据写入操作中被施加到注入MOS电容PT，并且因此，即使在未被选择的非易失性存储器单元中引发干扰现象时，数据仍然能够以高速度被写入到被选择的非易失性存储器单元中。因此，可以在被选择的非易失性存储器单元与未被选择的非易失性存储器单元之间进行区分。因此，即使存储器单元缩小，也可以避免非易失性存储器单元的误操作，并且因此可以实现具有高性能以及还具有高可靠度的非易失性存储器单元。

（第二实施例）

通过使用图10和图11来解释根据第二实施例的非易失性存储器单元的结构。图10是非易失性存储器的主要部分平面视图。图11是沿图10的C-C线的主要部分横截面视图。

在根据第二实施例的非易失性存储器单元中的注入MOS电容具有与在上述根据第一实施例的非易失性存储器单元NVM1中的注入MOS电容PT的结构不同的结构。其他结构（选择晶体管QS、电荷积累部分CA、第一n阱NW1等的结构）与在非易失性存储器单元NVM1中的结构相同，并且将在此处省略解释。

如图10和图11中示出的，根据第二实施例的非易失性存储器单元NVM2被配置有选择晶体管QS、电荷积累部分CA和注入MOS电容PT2。

注入MOS电容PT2形成于第二n阱NW2的第三有源区AR3中。注入MOS电容PT2是包括浮置栅极电极FG2、栅极绝缘薄膜IGp和第二n阱NW2的电容，如同MIS结构，并且浮置栅极电极FG2在第一方向X上延伸。

此处，浮置栅极电极FG2不与任何其它导电材料进行接触，并且处于浮置态。另外，浮置栅极电极FG2被布置在硅衬底SS之上，以便在平面视图中与第一n阱NW1的一部分以及第二n阱NW2的一部分重叠。

然而，与在上述第一实施例中所示出的浮置栅极电极FG不同，注入MOS电容PT2中的浮置栅极电极FG2在第二方向Y上的宽度（就是说，栅极长度）与电荷积累部分CA中的浮置栅极电极FG2在第二方向Y上的宽度（即栅极长度）相同。然后，在由形成于第二n阱NW2中的分离部分TI所限定的第四有源区AR4中形成如下的电容，该电容包括浮置栅极电极FG2、栅极绝缘薄膜IGp和第二n阱NW2，如同MIS结构。

还是在这样的结构中，浮置栅极电极FG2形成与第一n阱NW1和第二n阱NW2的电容耦合。因此，通过将电力供应到第一n阱NW1和第二n阱NW2，可以经过耦合电容，从浮置栅极电极FG2提取电子。

此外，第四有源区AR4在第二方向Y上的宽度形成为小于浮置栅极电极FG2在第二方向Y上的宽度。电荷积累部分CA中的浮置栅极电极FG2的栅极长度是例如0.6μm，并且注入MOS电容PT中的第四有源区AR4的宽度是例如0.1μm。由此，由于在第二n阱NW2侧上的电容变得小于在第一n阱NW1侧上的电容，变得容易通过FN隧穿现象从浮置栅极电极FG2提取电子。

另外，在第二n阱中NW2，由分离部分TI限定的第五有源区AR5形成于在平面配置中不与浮置栅极电极FG2重叠的区域中。具有n型导电类型的半导体区n5形成于第五有源区AR5中在第二n阱NW2的表面上。硅化物层SI可以形成于具有n型导电类型的半导体区n5的表面上。擦除线EL（参照上述图4）经由嵌入在接触件CN中的插塞PLG电耦合至这个具有n型导电类型的半导体区n5。

然后，以与上述第一实施例中相同的方式，在数据写入操作中，负电压被施加到被选择的非易失性存储器单元的注入MOS电容PT2中具有n型导电类型的半导体区n5。在被选择的非易失性存储器单元（其中负电压被施加到注入MOS电容PT2中具有n型导电类型的半导体区n5）中，写入速度变得比未被选择的非易失性存储器单元快约三至四个数量级，在该未被选择的非易失性存储器单元中，未对注入MOS电容PT2中具有n型导电类型的半导体区n5施加负电压。通过利用写入时间上这种的差异，可以在被选择的非易失性存储器单元与未被选择的非易失性存储器单元之间进行区分。

如上所述，根据第二实施例的非易失性存储器单元NVM2，以与上述第一实施例的非易失性存储器单元NVM1相同的方式，布置注入MOS电容PT2，并且在数据写入操作中对注入MOS电容PT2施加电压，并且因此，即使在未被选择的非易失性存储器单元中引发干扰现象，数据仍然能够以高速度被写入到被选择的非易失性存储器单元中，并且由此可以在被选择的非易失性存储器单元与未被选择的非易失性存储器单元之间进行区分。

（第三实施例）

通过使用图12和图13来解释根据第三实施例的非易失性存储器单元的结构。图12是非易失性存储器的主要部分平面视图。图13是沿图12的D-D线的主要部分横截面视图。

如图12和图13中所示的，根据第三实施例的非易失性存储器单元NVM3被配置有选择晶体管QS、电荷积累部分CA和注入MOS电容PT，并且非易失性存储器单元NVM3的结构与上述根据第一实施例的非易失性存储器单元NVM1的结构基本相同。然而，浮置栅极电极FG的表面由绝缘薄膜IB覆盖，并且因此在浮置栅极电极FG的表面上不形成硅化物层SI。

通过不在浮置栅极电极FG的表面上形成硅化物层SI，可以增强在浮置栅极电极FG中积累的电荷的电荷保有能力。注意到，硅化物层SI形成于其他部分上，例如形成于选择晶体管QS中的栅极电极EG的表面上以及形成于第一n阱NW1和第二n阱NW2的表面上，其中接触件CN形成于该第一n阱NW1和第二n阱NW2的表面上，以便例如减少与插塞PLG的接触电阻，从而实现高速操作。

以这种方式，根据第三实施例，通过不在浮置栅极电极FG的表面上形成硅化物层SI，可以提高浮置栅极电极FG的电荷保有能力，并且可以提高非易失性存储器单元NVM3的可靠度。

（第四实施例）

通过使用图14和图15来解释根据第四实施例的非易失性存储器单元的结构。图14是非易失性存储器的主要部分平面视图。图15是沿图14的E-E线的主要部分横截面视图。

如图14和图15中所示的，根据第四实施例的非易失性存储器单元NVM4被配置有选择晶体管QS、电荷积累部分CA和注入MOS电容PT，并且非易失性存储器单元NVM4的结构与上述根据第一实施例的非易失性存储器单元NVM1的结构基本相同。然而，包括金属薄膜的金属覆盖层ML形成于浮置栅极电极FG的上方。另外，在非易失性存储器单元NVM4中，金属覆盖层ML电耦合至漏极布线Md、选择晶体管QS的栅极布线Msw、源极布线Ms和电容布线Mpt中的任一个。

通过在浮置栅极电极FG的上方形成包括金属薄膜的金属覆盖层ML，可以避免丢失在浮置栅极电极FG中积累的电荷。金属覆盖层ML能够由在与层间绝缘薄膜IL之上形成的第一层布线的相同层中的金属薄膜形成，该层间绝缘薄膜IL覆盖例如非易失性存储器单元NVM4。

如上所述，根据第四实施例，通过用金属覆盖层ML覆盖浮置栅极电极FG的上部，可以避免浮置栅极电极FG中的电荷损失，并且可以增强非易失性存储器单元NVM4的可靠度。

（第五实施例）

通过使用图16和图17来解释根据第五实施例的非易失性存储器单元的结构。图16是非易失性存储器的主要部分平面视图。图17是沿图16的F-F线的主要部分横截面视图。

如图16和图17中所示的，根据第五实施例的非易失性存储器单元NVM5被配置有选择晶体管QS、电荷积累部分CA和注入MOS电容PT，并且非易失性存储器单元NVM5的结构与上述根据第一实施例的非易失性存储器单元NVM1的结构基本相同。然而，浮置栅极电极FG的表面由绝缘薄膜IB覆盖，并且因此不在浮置栅极电极FG的表面上形成硅化物层SI，并且进一步地，包括金属薄膜的金属覆盖层ML形成于浮置栅极电极FG上方。另外，在非易失性存储器单元NVM5中，金属覆盖层ML电耦合至漏极布线Md、选择晶体管QS的栅极布线Msw、源极布线Ms和电容布线Mpt中的任一个。

通过不在浮置栅极电极FG的表面上形成硅化物层SI，可以增强浮置栅极电极FG中积累的电荷的电荷保有能力。注意到，硅化物层SI形成于其他部分上，例如形成于选择晶体管QS中的栅极电极EG的表面上以及形成于第一n阱NW1和第二n阱NW2的表面上，其中接触件CN形成于该第一n阱NW1和第二n阱NW2的表面上，以便例如减少与插塞PLG的接触电阻，从而实现高速操作。

而且，通过在浮置栅极电极FG的上方形成包括金属薄膜的金属覆盖层ML，可以避免丢失在浮置栅极电极FG中积累的电荷。金属覆盖层ML可以由在与层间绝缘薄膜IL之上形成的第一层布线的相同层中的金属薄膜形成，该层间绝缘薄膜IL覆盖例如非易失性存储器单元NVM5。

如上所述，根据第五实施例，不在浮置栅极电极FG的表面上形成硅化物层SI，并且进一步地由金属覆盖层ML覆盖浮置栅极电极FG的上部，并且因此可以增强非易失性存储器单元NVM5的可靠度。

尽管在上文中已经基于实施例具体描述了本发明人的发明，不需要说明的是，本发明并不限于上述实施例，并且能够在不脱离本文的主旨的范围中做出各种修改。

Claims (15)

1.一种半导体器件，包括在具有第一导电类型的半导体衬底上形成的第一非易失性存储器单元，

所述第一非易失性存储器单元包括：

（a）第一阱，所述第一阱形成于所述半导体衬底的主表面上，并且具有与所述第一导电类型不同的第二导电类型，并且第一有源区形成于所述第一阱中；

（b）第二阱，所述第二阱形成于所述半导体衬底的所述主表面上，在第一方向上与所述第一阱分离，并且具有所述第二导电类型，并且第二有源区形成于所述第二阱中；

（c）第一选择晶体管的第一栅极电极，所述第一栅极电极沿所述第一方向形成于所述半导体衬底之上，在平面视图中与所述第一有源区的一部分重叠；

（d）第一浮置栅极电极，所述第一浮置栅极电极沿所述第一方向形成于所述半导体衬底之上，在垂直于所述第一方向的第二方向上与所述第一栅极电极分离，并且在所述平面视图中与所述第一有源区的一部分以及所述第二有源区的一部分重叠；

（e）第一半导体区，所述第一半导体区在所述第一栅极电极与所述第一浮置栅极电极之间形成于所述第一阱中，并且具有第一导电类型；

（f）第二半导体区，所述第二半导体区通过夹着所述第一栅极电极而在所述第一半导体区的相对侧上形成于所述第一阱中，并且具有所述第一导电类型；

（g）第三半导体区，所述第三半导体区通过夹着所述第一浮置栅极电极而在所述第一半导体区的相对侧上形成于所述第一阱中，并且具有所述第一导电类型；

（h）第四半导体区，所述第四半导体区在所述第一浮置栅极电极的一个横向侧上形成于所述第二阱中，并且具有所述第二导电类型；以及

（i）第五半导体区，所述第五半导体区在所述第一浮置栅极电极的另一个横向侧上形成于所述第二阱中，并且具有所述第二导电类型，

其中电压单独地并且独立地被施加至所述第一栅极电极、所述第一阱、所述第二半导体区、所述第三半导体区以及所述第四半导体区。

2.根据权利要求1所述的半导体器件，

其中在所述第二有源区之上的所述第一浮置栅极电极在所述第二方向上的宽度小于在所述第一有源区之上的所述第一浮置栅极电极在所述第二方向上的宽度。

3.根据权利要求1所述的半导体器件，

其中具有所述第二导电类型的第三阱形成于所述半导体衬底上，以便包括所述第二阱。

4.根据权利要求3所述的半导体器件，

其中具有所述第一导电类型的第四阱在所述第一阱与所述第三阱之间形成于所述半导体衬底上，并且在所述第三阱和所述第四阱之间的耐受电压与在所述第一阱和所述第四阱之间的耐受电压相同，或者高于在所述第一阱和所述第四阱之间的所述耐受电压。

5.根据权利要求1所述的半导体器件，

其中硅化物层不形成于所述第一浮置栅极电极的表面上，并且硅化物层形成于所述第一栅极电极、所述第二半导体区、所述第三半导体区和所述第四半导体区的相应表面上。

6.根据权利要求1所述的半导体器件，

其中包括在与第一层布线相同层中的金属薄膜的金属覆盖层经由层间绝缘薄膜而形成于所述第一浮置栅极电极之上。

7.根据权利要求1所述的半导体器件，

其中硅化物层不形成于所述第一浮置栅极电极的表面上，并且硅化物层形成于所述第一栅极电极、所述第二半导体区、所述第三半导体区和所述第四半导体区的相应表面上，并且

其中包括在与第一层布线相同层中的金属薄膜的金属覆盖层经由层间绝缘薄膜而形成于所述第一浮置栅极电极之上。

8.根据权利要求1所述的半导体器件，

其中所述第一层的相应布线电耦合至所述第二半导体区以及所述第三半导体区，并且

其中所述第二层的相应布线电耦合至所述第一栅极电极和所述第四半导体区。

9.根据权利要求1所述的半导体器件，进一步包括

第二非易失性存储器单元，形成于所述半导体衬底上，

其中所述第二非易失性存储器单元包括：

（j）第二选择晶体管的第二栅极电极，所述第二栅极电极沿所述第一方向形成于所述半导体衬底之上，在所述第一浮置栅极电极的相对侧上在所述第二方向上与所述第一栅极电极分离，并且在所述平面视图中与所述第一有源区的一部分重叠；

（k）第二浮置栅极电极，所述第二浮置栅极电极沿所述第一方向形成于所述半导体衬底之上，在所述第一栅极电极的相对侧上在所述第二方向上与所述第二栅极电极分离，并且在所述平面视图中与所述第一有源区的一部分以及所述第二有源区的一部分重叠；

（l）第六半导体区，所述第六半导体区在所述第二栅极电极与所述第二浮置栅极电极之间形成于所述第一n阱中，并且具有第一导电类型；

（m）所述第二半导体区，所述第二半导体区通过夹着所述第二栅极电极而在所述第六半导体区的相对侧上形成于所述第一阱中；

（n）第七半导体区，所述第七半导体区通过夹着所述第二浮置栅极电极而在所述第六半导体区的相对侧上形成于所述第一阱中，并且具有第一导电类型；

（o）所述第四半导体区，所述第四半导体区在所述第二浮置栅极电极的一个横向侧上形成于所述第二阱中；

（p）第八半导体区，所述第八半导体区在所述第二浮置栅极电极的另一个横向侧上形成于所述第二阱中，并且具有所述第二导电类型，

其中

所述第一浮置栅极电极、所述第一栅极电极、所述第二栅极电极和所述第二浮置栅极电极沿所述第二方向顺序布置，

所述第一非易失性存储器单元和所述第二非易失性存储器单元共享所述第二半导体区和所述第四半导体区，并且

电压单独地并且独立地被施加到所述第一栅极电极、所述第二栅极电极、所述第一阱、所述第二半导体区、所述第三半导体区、所述第四半导体区和所述第七半导体区。

10.根据权利要求9所述的半导体器件，

其中在所述第二有源区之上的所述第二浮置栅极电极在所述第二方向上的宽度小于在所述第一有源区之上的所述第二浮置栅极电极在所述第二方向上的宽度。

11.根据权利要求9所述的半导体器件，

其中在所述第二有源区之上的所述第一浮置栅极电极在所述第二方向上的宽度小于在所述第一有源区之上的所述第一浮置栅极电极在所述第二方向上的宽度，并且在所述第二有源区之上的所述第二浮置栅极电极在所述第二方向上的宽度小于在所述第一有源区之上的所述第二浮置栅极电极在所述第二方向上的宽度，并且

在所述第二有源区之上的所述第一浮置栅极电极中具有所述更小宽度的部分形成于所述第一选择晶体管的侧上，并且在所述第二有源区之上的所述第二浮置栅极电极中具有所述更小宽度的部分形成于所述第二选择晶体管的侧上。

12.根据权利要求9所述的半导体器件，

其中所述第一栅极电极被形成为在所述第一有源区的一个侧上的分离部分之上延伸，并且第一引线在所述第一有源区的所述一个侧上的所述分离部分之上电耦合至所述第一栅极电极，

其中所述第二栅极电极形成于与所述第一有源区的所述一个侧上的所述分离部分相对的与此相反的分离部分之上，并且第二引线在所述第一有源区的所述与此相反的分离部分之上电耦合至所述第二栅极电极，并且

其中电压单独地并且独立地被施加到相应的第一引线和第二引线。

13.根据权利要求9所述的半导体器件，

其中源极线电耦合至由所述第一非易失性存储器单元和所述第二非易失性存储器单元共享的所述第二半导体区。

14.根据权利要求9所述的半导体器件，

其中第一位线电耦合至所述第一非易失性存储器单元的所述第三半导体区，

其中第二位线电耦合至所述第二非易失性存储器单元的所述第七半导体区，并且

其中电压单独地并且独立地被施加到相应的所述第一位线和所述第二位线。

15.根据权利要求9所述的半导体器件，

其中在所述第一方向上延伸的第一位线、源极线和第二位线在所述第二方向上顺序布置，

其中在所述第二方向上延伸的第一字线、第二字线、第一擦除线和第二擦除线在所述第一方向上顺序布置，

其中在所述第一非易失性存储器单元中，所述第三半导体区电耦合至所述第一位线，所述第二半导体区电耦合至所述源极线，所述第一栅极电极电耦合至所述第二字线，并且所述第四半导体区电耦合至所述第一擦除线，并且

其中在所述第二非易失性存储器单元中，所述第七半导体区电耦合至所述第二位线，所述第二半导体区电耦合至所述源极线，所述第二栅极电极电耦合至所述第一字线，并且所述第四半导体区电耦合至所述第一擦除线。

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