JP6759235B2 - フラッシュメモリシステムにおける選択していないビット線のプログラミングを禁止する方法及び装置 - Google Patents

フラッシュメモリシステムにおける選択していないビット線のプログラミングを禁止する方法及び装置 Download PDF

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Description

本発明は、不揮発性メモリアレイに関する。
（関連出願の相互参照）
本出願は、２０１５年３月３１日出願の「ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＩＮＨＩＢＩＴＩＮＧ ＴＨＥ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＵＮＳＥＬＥＣＴＥＤ ＢＩＴＬＩＮＥＳ ＩＮ Ａ ＦＬＡＳＨ ＭＥＭＯＲＹ ＳＹＳＴＥＭ」と題する米国特許仮出願第６２／１４１，０８２号の利益を主張するものであり、この特許は参照により本明細書に明示的に組み込まれるものとする。
分割ゲート型不揮発性フラッシュメモリセルは周知である。例示的な不揮発性分割ゲートメモリセルを図３３に示す。メモリセルは、Ｐ型などの第１の導電型の半導体基板１０を備える。この基板は、その上にＮ型などの第２の導電型の第１の領域１７（ソース線ＳＬとしても知られる）が形成される表面を有する。やはりＮ型の第２の領域１８（ドレイン線としても知られる）が、基板の表面に形成される。第１の領域と第２の領域との間には、チャネル領域２２が設けられている。ビット線ＢＬ ２０は、第２の領域１８に接続される。ワード線ＷＬ ２６は、チャネル領域２２の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２６は、第２の領域１８とほとんど又は全く重ならない。浮遊ゲートＦＧ １２は、チャネル領域２２の他の部分の上方にある。浮遊ゲート１２は、そこから絶縁され、ワード線２６に隣接する。浮遊ゲート１２はまた、第１の領域１７にも隣接する。浮遊ゲート１２は、第１の領域１７に重なり、領域から浮遊ゲート１２への結合を提供することができる。結合ゲートＣＧ １４（制御ゲートとしても知られる）は、浮遊ゲート１２の上方にあり、そこから絶縁される。消去ゲートＥＧ １６は、第１の領域１７の上方にあり、浮遊ゲート１２及び結合ゲート１４に隣接し、そこから絶縁される。浮遊ゲート１２の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート１６の内側隅部の方に向けることができる。消去ゲート１６はまた、第１の領域１７からも絶縁される。セルは、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第７，８６８，３７５号に更に具体的に記述されている。
不揮発性メモリセルの消去及びプログラムのための１つの例示的な操作は次のとおりである。セルは、消去ゲート１６に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリング機構を通して消去される。電子が浮遊ゲート１２から消去ゲート１６の中へトンネリングすることで、浮遊ゲート１２を正に帯電させ、読み出し状態においてセルをオンにする。その結果生じるセルの消去状態は、「１」状態として知られる。セルは、結合ゲート１４に高電圧を印加し、ソース線１７に高電圧を印加し、消去ゲート１６に中電圧を印加し、ビット線２０にプログラミング電流を印加することによって、ソース側ホットエレクトロンプログラミング機構を通してプログラムされる。ワード線２６と浮遊ゲート１２との間の間隙を横断して流れる電子の一部は、十分なエネルギーを得て、浮遊ゲート１２に注入され、浮遊ゲート１２を負に帯電させ、読み出し状態においてセルをオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。
図３３のメモリセルの例示的な作動パラメーターセットを図３４に示す。
図３３のメモリセルの別の例示的な作動パラメーターセットを図３５に示す。
図３３のメモリセルの別の例示的な作動パラメーターセットを図３６に示す。
図３３に示されているタイプのメモリセルを備えるフラッシュメモリシステムの例示的なレイアウトを図３７に示す。
従来技術のシステムでは、メモリセルは通常はあるコンポーネントを共有する対で形成される。例えば、米国特許第６，７４７，３１０号は、間にチャネル領域を画定するソース領域及びドレイン領域と、チャネル領域の一部の上方にある選択ゲートと、チャネル領域の他の一部の上方にある浮遊ゲートと、ソース領域の上方にある消去ゲートと、を有する、かかるメモリセルを開示する。これらのメモリセルは、共通ソース領域及び共通消去ゲートを共有する対で形成され、各メモリセルは、ソース領域とドレイン領域との間に延在する基板内に独自のチャネル領域を有する（すなわち、各メモリセル対には、２つの別個のチャネル領域が存在する）。所定列内のメモリセル用のすべての制御ゲートを接続する線は、垂直方向に走る。消去ゲートと選択ゲートとを接続する線、及びソース線も同様である。メモリセルの各行のドレイン領域を接続するビット線は、水平方向に走る。
図１は第１のかかるメモリセル設計（セル番号１）を図示するものであり、各メモリセルは、基板１０の上方に絶縁状態で配設される浮遊ゲート１２（ＦＧ）と、浮遊ゲート１２の上方に絶縁状態で配設される制御ゲート１４（ＣＧ）と、浮遊ゲート１２及び制御ゲート１４の上方に絶縁状態で配設され、かつ基板１０の上方に絶縁状態で配設される消去ゲート１６（ＥＧ）であって、制御ゲートＣＧの上隅部がＴ字形の消去ゲートの内側隅部に面して消去効率を向上させるように、Ｔ字形で形成される消去ゲートと、（ビット線コンタクト２０（ＢＬ）がドレイン拡散領域１８（ＤＲ）に接続されている）浮遊ゲート１２に隣接した基板内のドレイン領域１８（ＤＲ）と、を含む。メモリセルは、メモリセル対（左側のＡ及び右側のＢ）として形成され、共通消去ゲート１６を共有する。このセル設計は、少なくとも、消去ゲートＥＧの下のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、各メモリセルのチャネル領域を欠く点で、上記の’３１０特許とは異なる。代わりに、単一の連続チャネル領域２２が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１８から他方のメモリセルのドレイン領域１８まで延在する）。一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート１４を十分な電圧まで上昇させて、それらの間にある浮遊ゲート１２への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢからの電圧結合によってＦＧＢ上の電圧を上昇させて、ＦＧＢ下のチャネル領域を起動させる）。
図２は、ドレイン領域１８（ＤＲ）と電気的に接触しているビット線コンタクト２０が存在せず、代わりに、メモリセル行内のすべての消去ゲート１６（ＥＧ）を接続する消去ゲート線２４（ＥＧＬ）が存在することを除いてセル番号１と同一である、第２のかかるメモリセル設計（セル番号２）を図示する。
図３は、各メモリセルが、基板の上方に絶縁状態で配設される浮遊ゲート１２（ＦＧ）と、浮遊ゲート１２の上方に絶縁状態で配設される制御ゲート１４（ＣＧ）と、を含む、第３のかかるメモリセル設計（セル番号３）を図示する。浮遊ゲート１２及び制御ゲート１４の片側は、ワード線（選択）ゲート２６（ＷＬ）であり、浮遊ゲート１２及び制御ゲート１４のもう一方の側は、消去ゲート１６（ＥＧ）である。ドレイン領域１８（ＤＲ）は、消去ゲート１６（ＥＧ）の下の基板１０内に配設される。メモリセルは、共通ワード線ゲート２６を共有するメモリセル対として形成され、単一の連続チャネル領域２２が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１８から他方のメモリセル１８のドレイン領域１８まで延在する）。セル番号１及び番号２と同様に、一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート１４を十分な電圧まで上昇させて、それらの間にある浮遊ゲート１２への電圧結合によって、下にあるチャネル領域部分を起動させる。
セル番号１、２、及び３のコンポーネントの近接性に起因した、１つの欠点はプログラミングエラーが頻繁に発生することである。例えば、第１のビット線に連結された選択したメモリセルをプログラムするためにプログラミング電流が第１のビット線に印加されると、第２のビット線に連結されたセルが不注意で同様にプログラムされる恐れがある。必要なのは、選択したセルに連結されたビット線を除くすべてのビット線に連結されたセルのプログラミングを禁止する機構である。
上記の問題及び需要は、選択していないビット線に連結されたセルのプログラミングを禁止するための、各種の回路実施形態によって処理される。本発明の他の目的及び特徴は、明細書、請求項、添付図面を検討することによって明らかになるであろう。
第１のメモリセル設計（セル番号１）の側断面図である。 第２のメモリセル設計（セル番号２）の側断面図である。 第３のメモリセル設計（セル番号３）の側断面図である。 セル番号２に適用できる、第１のメモリセルアレイアーキテクチャ（アーキテクチャ番号１）の概略図である。 アーキテクチャ番号１のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号１の、第１の別のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号１の、第２の別のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号１の動作電圧の表である。 アーキテクチャ番号１の動作電圧の表である。 セル番号１及び番号２に適用できる、第２のメモリセルアレイアーキテクチャ（アーキテクチャ番号２）の概略図である。 アーキテクチャ番号２のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号２の動作電圧の表である。 アーキテクチャ番号２の動作電圧の表である。 セル番号１及び番号２に適用できる、第３のメモリセルアレイアーキテクチャ（アーキテクチャ番号３）の概略図である。 アーキテクチャ番号３のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号３の、第１の別のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号３の動作電圧の表である。 アーキテクチャ番号３の動作電圧の表である。 セル番号１及び番号２に適用できる、第４のメモリセルアレイアーキテクチャ（アーキテクチャ番号４）の概略図である。 アーキテクチャ番号４のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号４の動作電圧の表である。 アーキテクチャ番号４の動作電圧の表である。 セル番号１に適用できる、第５のメモリセルアレイアーキテクチャ（アーキテクチャ番号５）、の概略図である。 アーキテクチャ番号５のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号５の、第１の別のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号５の動作電圧の表である。 アーキテクチャ番号５の動作電圧の表である。 セル番号３に適用できる、第６のメモリセルアレイアーキテクチャ（アーキテクチャ番号６）の概略図である。 アーキテクチャ番号６のメモリセルアレイレイアウトの平面図である。 アーキテクチャ番号６の動作電圧の表である。 アーキテクチャ番号６の動作電圧の表である。 すべてのアーキテクチャのメモリセルデバイスの構成要素の平面図である。 従来技術のスプリットゲートフラッシュメモリセルを示す。 図３３のメモリセルの例示的な従来技術の作動パラメーターを示す。 図３３のメモリセルの例示的な従来技術の作動パラメーターを示す。 図３３のメモリセルの例示的な従来技術の作動パラメーターを示す。 図３３に示されているタイプのメモリセルを備えるフラッシュメモリデバイスの例示的な従来技術のレイアウトを示す。 プログラミング禁止回路の第１の実施形態を示す。 選択したセルにプログラミングされた値に基づく漏れ電流のグラフを示す。 選択したセルのプログラミング中に発生する漏れ電流を相殺する方法を示す。 プログラミング回路の実施形態を示す。 プログラミング回路の別の実施形態を示す。 プログラミング禁止回路の第２の実施形態を示す。 プログラミング禁止回路の第３の実施形態を示す。 プログラミング禁止回路の第４の実施形態を示す。 プログラミング禁止回路の第５の実施形態を示す。
メモリセルレイアウトの改善されたアーキテクチャを最初に記述する。
アーキテクチャ番号１
図４は、第１のアーキテクチャ（番号１）を示し、図５は、セル番号２に適用できる、対応メモリセルアレイレイアウトを示す。メモリセル対、及びこれらが形成される活性領域３６は水平方向に延在し、水平方向に延在する分離領域３４（例えば、基板内に形成されたＳＴＩ絶縁材料）の間にインターレースされている。ビット線ＢＬ０、ＢＬ１などは、メモリセルの列に沿って走る基板１０内の導電性拡散の線である（すなわち、各列について、ドレイン領域１８及び列方向でそれらの間に延在する拡散部は、ドレイン領域の列を互いに電気的に接続する、導電性ビット線を形成する）。消去ゲート線ＥＧ０、ＥＧ１などは、好ましくは、メモリセルの該当行の消去ゲート１６（ＥＧ）をそれぞれ形成し、ポリシリコンストライプの上方を（水平方向に）走る金属線２８にそれぞれ固定される（すなわち、繰り返し接続される）、導電性ポリシリコン２４のストライプである。制御ゲート線ＣＧ０、ＣＧ１などは、好ましくは、メモリセルの該当列の制御ゲート１４（ＣＧ）をそれぞれ形成し、ポリシリコンストライプの上方を（垂直方向に）走る金属線にそれぞれ固定され得る（すなわち、各制御ゲート線は、制御ゲート１４及びこれらを接続するポリシリコン、並びに／又は制御ゲートポリシリコンに固定される金属線であり得る）、導電性ポリシリコンのストライプである。
この実施形態では、メモリセル対は、各メモリセル対について、チャネル領域が第１のドレイン領域ＤＲＡから第２のドレイン領域ＤＲＢまで同一方向に（図５では、水平右方向に）延在するように、アレイに構成される。加えて、各活性領域では、メモリセル対は、一方のメモリセル対の第１の領域が、同一活性領域内の隣接したメモリセル対の第２の領域と隣接して形成され（電気的に接続され）、一方のメモリセル対の第２の領域が、同一活性領域内の他方の隣接したメモリセル対の第１の領域と隣接して形成される（電気的に接続される）ように、端と端とを接続して構成される。
図６は、セル番号１及び番号２に適用できる、第１のアーキテクチャ（番号１）の第１の別のレイアウトを示す。このレイアウトは、消去ゲート１６（ＥＧ）が個別ポリブロックとして形成され、垂直コンタクト３０によって（水平方向に延在する）金属ストラップ線２８に接続されることを除いて、図５と同一である。加えて、垂直方向に延在する金属ビット線３２は、各メモリセルのコンタクト２０を介してドレイン拡散部に接続する。
図７は、セル番号１及び番号２に適用できる、第１のアーキテクチャ（番号１）の第２の別のレイアウトを示す。このレイアウトは、消去ゲートブロック１６が活性領域３６からＳＴＩ分離領域３４まで延在し、金属ＥＧ線２８及びそこから消去ゲートブロック１６までのコンタクト３０は、分離領域３４に配設される（これにより、消去ゲート１６の下の酸化物をより保護する）ことを除いて、図６と同一である。
図８は、アーキテクチャ番号１の選択したメモリセル（この場合は、ＥＧ０、ＢＬ０、及びＣＧ０＿Ａに対応するメモリセルＭ０）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ０を含む行対内のすべてのメモリセルを消去する。図９は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図８と同一の動作電圧の第２の表を含む。読み出し動作では、（選択したメモリセル対内の選択したメモリセルのＢＬ、ＥＧ、及びＣＧに接続している）選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、（選択したメモリセル対の選択していないメモリセル他のＣＧに接続されている）選択したメモリ対の他のＣＧ線は、読み出しパスバイアス電圧でバイアスされる。一方、他の選択していないＣＧ線は０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ、ＥＧ、及びＣＧは、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬは、プログラム電流でバイアスされ、選択したメモリセル対の他のＣＧ線は、プログラムパスバイアス電圧でバイアスされ、選択したメモリセル対に接する、次の隣接したメモリセル対の隣接したＣＧ線はプログラム禁止バイアスでバイアスされ、他の選択していないＣＧ線は０ボルトでバイアスされる。
アーキテクチャ番号２
図１０は第２のアーキテクチャ（番号２）を示し、図１１は、セル番号１及び番号２に適用できる、対応レイアウトを示す。この構成では、メモリセル対は、アーキテクチャ番号１に対して直交するように方向付けられる（すなわち、アーキテクチャ番号２では、共通消去ゲート１６（ＥＧ）を共有する各メモリセル対は、活性領域３６及び分離領域３４のように垂直方向に延在する。つまり、消去ゲートを共有するメモリセル対の一方のメモリセルは、列内の他方のメモリセルの上方にある）。これはまた、制御ゲート線１４（ＣＧ０、ＣＧ１など）が垂直方向ではなく、水平方向に走ることを意味する。ビット線３２（ＢＬ）は、引き続き（列の長さに沿って）概ね垂直方向に走る。ただし、完全に垂直なビット線３２（ＢＬ）は、仮想接地型メモリセル構成に適合しない。これは、各メモリセル対について２つのドレイン領域１８を独立して動作させる（すなわち、異なる電圧において）必要があるためである。したがって、ビット線３２（ＢＬ０、ＢＬ１、ＢＬ２など）（すなわち、コンタクト２０によって個別ドレイン領域に接続される金属など導線）はジグザグ形状であり、メモリセルの２つの隣接した列に交互に接続する。具体的には、共通消去ゲート１６を共有する、任意の所定のメモリセル対では、２つの異なるビット線３２が、２つのドレイン領域１８にそれぞれ接続する。図１０及び１１に示すように、各ビット線３２はメモリセル対の一方のドレイン１８に接続し、次いで横方向に移動し、他のドレイン領域１８（ただし、異なる列にある）に接続し、次いで次のメモリセル対に対してその逆を行うなどである。したがって、（共通消去ゲート１６を共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２に接続される。好ましくは、各メモリセル行の消去ゲート１６は、水平方向の金属線２８に固定された連続ポリシリコンストライプである。同様に、各メモリセル行の制御ゲート１４は、これもまた水平方向の金属線に固定され得る、水平方向の連続ポリである。
この実施形態では、メモリセル対は、各メモリセル対について、チャネル領域が第１のドレイン領域ＤＲＡから第２のドレイン領域ＤＲＢまで同一方向に（図１１では、垂直下方向に）延在するように、アレイに構成される。加えて、各活性領域では、メモリセル対は、一方のメモリセル対の第１の領域が、同一活性領域内の隣接したメモリセル対の第２の領域と隣接して形成され（電気的に接続され）、一方のメモリセル対の第２の領域が、同一活性領域内の他方の隣接したメモリセル対の第１の領域と隣接して形成される（電気的に接続される）ように、端と端を接続して構成される。
図１２は、アーキテクチャ番号２の選択したメモリセル（この場合は、ＥＧ０、ＢＬ１、及びＣＧ０＿Ａに対応するメモリセルＭ２）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ２を含む行対内のすべてのメモリセルを消去する。図１３は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図１２と同一の動作電圧の第２の表を含む。読み出し動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧは、読み出しパスバイアス電圧でバイアスされる。一方、他の選択していないＣＧは０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされる。一方、選択したＢＬ線及びＣＧ線を共有する選択していないメモリセル対の他の隣接したＢＬ線は、禁止電圧ＶＢＬＩＮＨでバイアスされ、他の選択していないＢＬ線は、禁止電圧ＶＢＬＩＮＨ（又はフロート、又は０ボルト）でバイアスされ、一方、選択したメモリセル対の他のＣＧ線は、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、０ボルトでバイアスされる。
アーキテクチャ番号３
図１４は第３のアーキテクチャ（番号３）を示し、図１５は、セル番号１及び番号２に適用できる、対応レイアウトを示す。この構成は第２のアーキテクチャ（番号２）の構成に類似するが、ビット線３２（ＢＬ）は、ジグザグ形状ではなく、（活性領域の方向に対して）斜線形状に配置され、したがって、連続する各ドレイン接続は隣接した列内にある。具体的には、各ビット線３２（ＢＬ）は、ある列内のあるドレイン領域１８（ＤＲ）に接続し、次いで、次のドレイン領域１８（ＤＲ）（ただし、次の列内にある）に接続するなどである。例えば、ビット線ＢＬ３は、列３内のメモリ対０の左側ドメインに接続し、次いで、メモリ対０の右側ドレイン（ただし、列２内にある）に接続し、次いで、列１内のメモリ対１の左側ドレインに接続するなどである。したがって、（共通消去ゲート１６を共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２に接続される。好ましくは、消去ゲート１６は、水平方向の金属線２８に固定された連続ポリシリコンストライプである。同様に、制御ゲートは、メモリセルの各行の水平方向の連続ポリであり、水平方向の金属線に固定され得る。
下記の図１６は、アーキテクチャ番号３の別のレイアウトを示す。このレイアウトは、直線的な傾斜部を有するビット線３２（ＢＬ）ではなく、コンタクトの上方に（列方向に延在する）垂直部３２ｖを有し、（列方向に対してゼロ以外の角度で延在する）傾斜部３２ｓは、次の隣接した列と接続することを除いて、図１６のレイアウトと同一である。
図１７は、アーキテクチャ番号３の選択したメモリセル（この場合は、ＥＧ０、ＢＬ１、及びＣＧ０＿Ａに対応するメモリセルＭ２）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ２を含む行対内のすべてのメモリセルを消去する。図１８は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図１７と同一の動作電圧の第２の表を含む。読み出し動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧ線は、読み出しパスバイアス電圧でバイアスされ、他の選択していないＣＧは０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされ、選択したＢＬ線及びＣＧ線を共有する選択していないメモリセル対の他の隣接したＢＬ線は、禁止電圧ＶＢＬＩＮＨでバイアスされ、他の選択していないＢＬは、禁止電圧ＶＢＬＩＮＨ（又はフロート、又は０ボルト）でバイアスされ、選択したメモリセル対の他のＣＧは、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、０ボルトでバイアスされる。
アーキテクチャ番号４
図１９は第４のアーキテクチャ（番号４）を示し、図２０は、セル番号１及び番号２に適用できる、対応レイアウトを示す。この構成は、第２のアーキテクチャ（番号２）及び第３のアーキテクチャ（番号３）の構成に類似するが、ジグザグ形状、直線的な斜線、又は傾斜部を有する垂直に配置されたビット線３２（ＢＬ）ではなく（同一ビット線に接続されている、共通消去ゲートを共有する各メモリセル対の両ドレイン領域を回避するため）、各メモリセル列に対して２つの垂直ビット線３２ａ及び３２ｂが存在し、ビット線３２ａ及び３２ｂからドレイン領域１８に至るまでのコンタクト２０はジグザグ形状である。具体的には、列３では、第１のビット線３２ａ（ＢＬ３＿Ａ）は、コンタクト２０を介して各メモリ対の右側ドレイン１８のみに接続され、第２のビット線３２ｂ（ＢＬ３＿Ｂ）は、コンタクト２０を介して各メモリ対の左側ドレイン１８のみに接続される。ドレイン領域２０は、水平方向に十分広い。したがって、ビット線３２ａ及び３２ｂは、各ドレイン領域１８の上方を通過する。したがって、（共通消去ゲート１６を共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２ａ／３２ｂに接続される。
図２１は、アーキテクチャ番号４の選択したメモリセル（この場合は、ＥＧ０、ＢＬ０＿Ａ、及びＣＧ０＿Ａに対応するメモリセルＭ０）のプログラミング及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ０を含む行対内のすべてのメモリセルを消去する。図２２は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図２１と同一の動作電圧の第２の表を含む。読み出し動作では、選択したセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧ線は、読み出しパスバイアスパス電圧でバイアスされ、他の選択していないＣＧ線は０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされ、他の選択していないＢＬは、禁止電圧ＶＢＬＩＮＨでバイアスされ、選択したメモリセル対の他のＣＧは、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、０ボルトでバイアスされる。
アーキテクチャ番号５
図２３は第５のアーキテクチャ（番号５）を示し、図２４〜２５は、セル番号１に適用できる、対応レイアウトを示す。この構成では、ジグザグ形状、直線的な斜線、又は傾斜部を有する垂直、又はメモリセルの列ごとに複数のビット線を有して配置されたビット線３２（ＢＬ）ではなく（同一ビット線に接続されている、共通消去ゲートを共有する各メモリセル対の両ドレイン領域を回避するため）、各メモリセル列に対して単一の垂直ビット線３２が存在し、各ビット線３２は、列内の１つおきのドレイン領域１８にのみ接続されている。例えば、ビット線ＢＬ０は、行１、４〜５、８〜９などのドレイン１８に接続される（ドレイン領域１８が隣接したメモリセル対間で共有されている場合）。ビット線ＢＬ１は、行２〜３、６〜７、１０〜１１などのドレイン１８に接続される。ビット線３２に対するコンタクトを有するすべてのドレイン１８はまた、隣接した列内のうちの１つにあるドレイン１８に電気的に接続される。これらの電気的接続はまた、交互である。例えば、行１では、列１〜２、３〜４、５〜６などのドレイン１８が接続される。行２〜３では、列０〜１、２〜３、４〜５などのドレイン１８が接続される。これらの接続は、図２４に示すように、分離領域を通って延在する拡散接続であり得る。あるいは、図２５に示すように、金属コネクタ３８は、電気的接続を形成することができる。したがって、（共通消去ゲート１６を共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２に接続される。
図２６は、アーキテクチャ番号５の選択したメモリセル（この場合は、ＥＧ０、ＢＬ２、及びＣＧ０＿Ａに対応するメモリセルＭ２）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ２を含む行対内のすべてのメモリセルを消去する。図２７は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図２６と同一の動作電圧の第２の表を含む。読み出し動作では、選択したセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧ線は、読み出しパスバイアスパス電圧でバイアスされ、他の選択していないＣＧ線は０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされ、他の選択していないＢＬは、禁止電圧ＶＢＬＩＮＨ（又はフロート、又は０ボルト）でバイアスされ、選択したメモリセル対の他のＣＧは、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、０ボルトでバイアスされる。
アーキテクチャ番号６
図２８は第６のアーキテクチャ（番号６）を示し、図２９は、セル番号３に適用できる、対応レイアウトを示す。この構成では、活性領域３６内に形成されたメモリセル対は、垂直方向に延在する。ポリシリコンワード線２６（ＷＬ）及び制御ゲートポリ線１４（ＣＧ）は、水平方向に延在する。消去ゲート１６（ＥＧ）の対は、２つの隣接した活性領域３６間にある分離領域３４を水平方向に交差して延在するポリ線として形成される（すなわち、同一行内であるが、別の列内にあるＥＧゲート１６の対は、単一のポリストライプによって形成される）。ＥＧコンタクト３０は、上方に延在する金属ＥＧ線２８に、各ＥＧポリを接続させ、同一行内のすべてのＥＧポリに接続する。前述したアーキテクチャと同様に、各メモリセル列には単一の垂直ビット線３２が存在し、各ビット線３２は、コンタクト２０によって、列内の１つおきのドレイン領域１８にのみ接続される。同様に、分離領域３４を通って延在する隣接した列の交互のドレイン領域１８の間には、拡散接続部１８が存在する。各拡散接続部に対するドレイン１８のコンタクトは、該当する列対の金属ビット線３２に接続するビット線コンタクト２０ａが形成される制御ゲート線の１つの上方まで下方に延在する、そこに接続された金属ブリッジ４２に沿って分離領域３４内に形成される。各金属ビット線３２は、接続する２つのメモリセル列間の分離領域３４の上方を垂直方向に延在する。したがって、（共通消去ゲートを共有する）各メモリセル対の２つのドレイン領域１８は、２つの異なるビット線３２に接続される。
図３０は、アーキテクチャ番号６の選択したメモリセル（この場合は、ＥＧ０、ＢＬ２、及びＷＬ０及びＣＧ０＿Ａに対応するメモリセルＭ２）のプログラム及び読み出し用の動作電圧（実電圧の非限定例を含む）の表を含む。この図で示す消去電圧（選択したＥＧ線上のＶＥＧＥ）は、選択したメモリセルＭ２を含む行対内のすべてのメモリセルを消去する。図３１は、より低い消去電圧ＶＥＧＥが使用され、消去中に負電圧ＶＣＧＥが制御ゲートに印加されることを除いて、図３０と同一の動作電圧の第２の表を含む。読み出し動作では、選択したセル対の選択したＢＬ線、ＷＬ線、ＥＧ線、及びＣＧ線は、選択した読み出しバイアス電圧でバイアスされ、選択したメモリセル対の他のＣＧ線は、読み出しパスバイアスパス電圧でバイアスされ、他の選択していないＣＧ線は０ボルトでバイアスされ、他のＢＬ線は０ボルトでバイアスされ、他の選択していないＷＬ線は０ボルトでバイアスされる。プログラム動作では、選択したメモリセル対の選択したＢＬ線、ＷＬ線、ＥＧ線、及びＣＧ線は、選択したプログラムバイアス電圧でバイアスされ、選択したメモリセル対の他のＢＬ線は、プログラム電流でバイアスされ、他の選択していないＢＬは、禁止電圧ＶＢＬＩＮＨ（又はフロート、又は０ボルト）でバイアスされ、選択したメモリセル対の他のＣＧは、プログラムパスバイアス電圧でバイアスされ、他の選択していないＣＧは、禁止電圧ＶＣＧＩＮＨ又は０ボルトでバイアスされ、他の選択していないＷＬ線は、０ボルトでバイアスされる。
図３２に、上記の６つのアーキテクチャのいずれかによるメモリデバイス５０の構成要素を図示する。メモリデバイス５０は、単一チップ上に形成された、上記の実施形態のいずれかによる不揮発性メモリセルの２つの別個のアレイ５２及び５４を含む。不揮発性メモリセルのアレイ５２及び５４に隣接しているのは、選択したメモリセルの読み出し、プログラム、及び消去動作中にアドレスをデコードし、上記の線に各種の電圧を供給するために使用されるアドレスデコーダ５６、５８、及び６０である。チャージポンプ６２は、動作中に電圧を供給する。検知増幅器６４は、読み出し動作中に読み出しメモリセルチャネル電流を読み出して、選択したメモリセルの状態を決定するために使用される。制御回路６６は、読み出し、プログラム、及び消去動作中に、メモリデバイス５０の構成要素を制御して、上記の各種の線で各種の電圧及び電流を供給するように構成されている。
図３８は、選択したセルのプログラミング中に選択していないビット線のプログラミングを禁止するための第１の実施形態を示す。回路３８００は、電流ＩＮＨＩＢＩＴの印加によりプログラミング操作中に選択していないビット線を引き上げることでそれらのビット線に連結されたセルのプログラミングを禁止する役割を果たす複数の電流源３８０２を備える。各ビット線は電流源３８０２の１つに連結される。電流源３８０２も選択したビット線に連結される。これにより、プログラミングすることを意図する選択したメモリセルを含むカラム上にあるセルのプログラムに必要な電流のプログラミングが削減される。電流源３８０４は、プログラミング中にプログラミングバイアス電流ＩＰＲＯＧを選択したセルに印加する。選択したメモリセルのプログラムに使用される実際のプログラミング電流はＩＤＰ−ｃａｌ＝ＩＰＲＧ−ＩＮＨＩＢＩＴ＋ＩＬＥＡＫである（ＩＤＰは較正プログラミング電流であり、ＩＬＥＡＫは漏れ電流である）。
図３９は、プログラミング操作中に選択したビット線での漏れ電流ＩＬＥＡＫの例示的なデータを示すグラフを含む。漏れ電流は、該当ビット線に連結されたメモリセルにプログラムされるデータによって異なる。例えば、すべてのビット線に連結されたメモリセルが「０」でプログラムされる場合（Ａｒｒａｙ＝「００」、別名ＩＬＥＡＫ０として示される）、漏れ電流はすべてのビット線に連結されたメモリセルが「１」でプログラムされる場合（Ａｒｒａｙ＝「ＦＦ」、別名ＩＬＥＡＫ１として示される）よりも著しく小さい。メモリセルが「０」と「１」の両方でプログラムされると、漏れ電流は２つの漏れ値であるＩＬＥＡＫ０とＩＬＥＡＫ１との間である。ＩＬＥＡＫ１とＩＬＥＡＫ０との差異は左端のデータセットとして示される。
図４０は、プログラミング操作中に発生する漏れ電流ＩＬＥＡＫを相殺する方法４０００を示す。方法４０００は、漏れ電流がプログラムされているデータに応じて掲示的に変化する場合があることを認識する。第１に、ビット線の漏れ電流がサンプリングされ、サンプル及び保持回路によって保持される（工程４００２）。第２に、ビット線の漏れ電流と等しい電流をビット線から減算することでビット線の漏れが相殺される（工程４００４）。第３に、プログラミング電流ＩＰＲＯＧがビット線に提供される（工程４００６）。第４に、選択したセルがプログラムされる（工程４００８）。
図４１は、選択したセルをプログラムするために電流ＩＰＲＯＧを提供する精密電源４１００を示す。精密電源４１００を使用して図４０の方法を実行することができる。スイッチ４１０２（Ｓ１）は、選択したビット線の漏れＩＬＥＡＫをサンプリングするために閉じていて、漏れ情報はデバイス４１０４（Ｍ２）のゲート上のバイアス電圧の形式で格納され、キャパシター４１０６に格納された電圧としてここでモデル化される。別の実施形態では、キャパシター４１０６は存在しない。この場合、デバイス４１０４（Ｍ２）のゲート容量はサンプリングバイヤス電圧を保持する役割を果たす。漏れのサンプリング後、スイッチ４１０２（Ｓ１）が開く。ここで、トランジスタ４１０４（Ｍ２）は、トランジスタ４１０４（Ｍ２）のゲートに格納された漏れ電圧によって制御される電流をビット線に注入する。事実上、トランジスタ４１０４（Ｍ２）が、選択したビット線からのビット線漏れの減算を制御する。トランジスタ４１０８（Ｍ３）及び４１１０（Ｍ４）は、選択したメモリセルをプログラムするために、電流ＩＰＲＯＧを選択したビット線に提供する。
図４２は、選択したセルをプログラムするために電流ＩＰＲＯＧを提供する他の精密電源４１０２を示す。精密電源４１０２を使用して図４０の方法を実行することができる。ダミーのビット線からビット線の漏れＩＬＥＡＫをサンプリングするために、トランジスタ４２０２（Ｍ１）が使用される。カレントミラー構成においてトランジスタ４２０２（Ｍ１）及び４２０４（Ｍ２）が連結されるため、同じビット線の漏れを選択したビット線から減算するためにトランジスタ４２０４（Ｍ２）が使用される。トランジスタ４２０６（Ｍ３）及び４２０８（Ｍ４）は、選択したメモリセルをプログラムするために、電流ＩＰＲＯＧを選択したビット線に提供する。
図４３は、選択したセルのプログラミング中に選択していないビット線のプログラミングを禁止するための第２の実施形態を示す。回路４３００は、プログラミング操作中にバイアス禁止源（inhibit bias source）（電流又は電圧であり得る）を選択していないビット線に連結し、これらのビット線に連結されているセルのプログラミングを禁止するために、マルチプレクサ（ビット線禁止デコーダ）４３０２を備える。この実施形態では、マルチプレクサ４３０２は、各ビット線に連結されるＰＭＯＳトランジスタ（例示的なＰＭＯＳトランジスタ４３０４など）を備える。ＰＭＯＳトランジスタは、ビット線の選択及び非選択を簡略化するために、各グループが階層復号化法で別のＰＭＯＳトランジスタ（例示的なＰＭＯＳトランジスタ４３０６など）に連結されるようにグループ化できる。別個のビット線読み出しデコーダ（図示せず）は、ビット線からメモリセルを感知するために使用される。
図４４は、選択したセルのプログラミング中に選択していないビット線のプログラミングを禁止するための第３の実施形態を示す。回路４４００は、プログラミング操作中にバイアス禁止源（電流又は電圧であり得る）を選択していないビット線に連結することでこれらのビット線に連結されているセルのプログラミングを禁止するために、各ビット線をデコーダ回路（例示的なデコーダ回路４４０４など）の一部であるビット線禁止デコーダＰＭＯＳ回路（例示的なＰＭＯＳ回路４４０６など）に連結するマルチプレクサ（ビット線禁止及び読み出し統合デコーダ）４４０２を備える。各ビット線はまた、読み出し操作中に使用されるデコーダ回路の一部であるビット線読み出しデコーダＣＭＯＳ回路（例示的なＣＭＯＳ回路４４０８など）に連結される。
図４５は、選択したセルのプログラミング中に選択していないビット線のプログラミングを禁止するための第４の実施形態を示す。回路４５００は、プログラミング操作中にバイアス禁止源（電流又は電圧であり得る）を選択していないビット線に連結することでこれらのビット線に連結されているセルのプログラミングを禁止するために、各ビット線をデコーダ回路（例示的なデコーダ回路４５０４など）の一部であるビット線禁止デコーダＰＭＯＳ回路（例示的なＰＭＯＳ回路４５０６など）に連結するマルチプレクサ（ビット線禁止及び読み出し統合デコーダ）４５０２を備える。各ビット線はまた、読み出し操作中に使用されるデコーダ回路の一部であるビット線読み出しデコーダＮＭＯＳ回路（例示的なＮＭＯＳ回路４５０８など）に連結される。
図４６は、選択したセルのプログラミング中に選択していないビット線のプログラミングを禁止するための第５の回路の実施形態を示す。回路４６００は、プログラミング操作中にバイアス禁止源（電流又は電圧であり得る）を選択していないビット線に連結することでこれらのビット線に連結されているセルのプログラミングを禁止するために、各ビット線をデコーダ回路（例示的なデコーダ回路４６０４など）の一部であるＮＭＯＳ回路（非選択の禁止及び読み出しの両機能の役割を果たす、例示的なＮＭＯＳ回路４６０６など）に連結するマルチプレクサ（ビット線禁止及び読み出しＮＭＯＳ統合デコーダ）４６０２を備える。ＮＭＯＳ回路４６０５はまた、読み出し時に選択していないビット線を接地など低レベルへと除外する役目を果たす。各ビット線はまた、読み出し操作中に使用されるデコーダ回路の一部であるＮＭＯＳ回路（例示的なＮＭＯＳ回路４５０８など）に連結される。
本発明は、図示した上記実施例（複数可）に限定されるものではなく、添付の請求の範囲にあるあらゆるすべての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求及び明細書を見てわかるように、すべての方法の工程を例示又は請求した正確な順序で実施する必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される、用語「〜の上方に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (15)

  1. フラッシュメモリデバイスであって、
    行及び列に組織されているフラッシュメモリセルのアレイであって、前記フラッシュメモリセルの各々は、ビット線端子を有し、フラッシュメモリセルの各列が、前記列内の前記フラッシュメモリセルの前記ビット線端子を介してビット線に連結される、アレイと、
    選択したビット線からプログラミング電流を引き抜くために前記アレイに連結される、プログラミング回路と、
    前記アレイ内の選択していないビット線に、前記プログラミング電流と異なるバイアス禁止電流を印加するためのプログラミング禁止回路と、を含み、
    プログラミング操作中に、前記選択したビット線に連結される選択したセルはプログラムされるが、前記選択していないビット線に連結されたすべてのセルはプログラムされず、
    前記プログラミング禁止回路は、プログラミング禁止制御信号を受信し、前記プログラミング禁止制御信号に応じて、選択していないビット線に前記バイアス禁止電流を供給するためのデコーダを備え、前記デコーダは、
    ＰＭＯＳトランジスタの第１セットであって、前記選択していないビット線に前記バイアス禁止電流を供給するために、各ビット線が、前記ＰＭＯＳトランジスタの第１セット内の各ＰＭＯＳトランジスタに連結される、ＰＭＯＳトランジスタの第１セットと、
    ＰＭＯＳトランジスタの第２セットであって、前記バイアス禁止電流を受けるために、前記ＰＭＯＳトランジスタの第２セット内の各ＰＭＯＳトランジスタが、前記ＰＭＯＳトランジスタの第１セット内の複数のＰＭＯＳトランジスタに連結される、ＰＭＯＳトランジスタの第２セットと、を備える、フラッシュメモリデバイス。
  2. 各メモリセルがソース側注入フラッシュメモリセルである、請求項１に記載のフラッシュメモリデバイス。
  3. 各メモリセルが、先端消去部を備えるソース側注入フラッシュメモリセルである、請求項１に記載のフラッシュメモリデバイス。
  4. 前記メモリセルが、消去ゲートを共有する２つの浮遊ゲートを有して対で配置される、請求項１に記載のフラッシュメモリデバイス。
  5. 前記メモリセルが、ワード線を共有する２つの浮遊ゲートを有して対で配置される、請求項１に記載のフラッシュメモリデバイス。
  6. 前記プログラミング回路は、第１のトランジスタ及び第２のトランジスタを含むカレントミラーを含み、前記第１のトランジスタがプログラミング電流源に連結され、前記第２のトランジスタが前記選択したビット線に連結される、請求項１に記載のフラッシュメモリデバイス。
  7. 各メモリセルがソース側注入フラッシュメモリセルである、請求項６に記載のフラッシュメモリデバイス。
  8. 各メモリセルが、先端消去部を備えるソース側注入フラッシュメモリセルである、請求項６に記載のフラッシュメモリデバイス。
  9. 前記メモリセルが、消去ゲートを共有する２つの浮遊ゲートを有して対で配置される、請求項６に記載のフラッシュメモリデバイス。
  10. 前記メモリセルが、ワード線を共有する２つの浮遊ゲートを有して対で配置される、請求項６に記載のフラッシュメモリデバイス。
  11. フラッシュメモリデバイスであって、
    行及び列に組織されているフラッシュメモリセルのアレイであって、フラッシュメモリセルの各列がビット線に連結される、アレイと、
    選択したビット線からプログラミング電流を引き抜くために前記アレイに連結される、プログラミング回路と、を備え、前記プログラミング回路は、
    第１のトランジスタ及び第２のトランジスタを含むカレントミラーであって、前記第１のトランジスタがプログラミング電流源に連結され、前記第２のトランジスタが前記選択したビット線に連結される、カレントミラーと、
    漏れ電流をサンプリングし、前記選択したビット線に前記漏れ電流を注入するための回路と、を含み、
    前記フラッシュメモリデバイスは、さらに、選択していないビット線に、前記プログラミング電流と異なるバイアス禁止電流を印加するために前記アレイに連結されたプログラミング禁止回路を含み、前記プログラミング禁止回路は、プログラミング禁止制御信号を受信し、前記プログラミング禁止制御信号に応じて、選択していないビット線に前記バイアス禁止電流を供給するためのデコーダを備え、
    プログラミング操作中に、前記選択したビット線に連結される選択したセルはプログラムされるが、前記選択していないビット線に連結されたすべてのセルはプログラムされず、
    漏れ電流をサンプリングするための前記回路は、第３のトランジスタ及び第４のトランジスタを含むカレントミラーを備え、前記第３のトランジスタは、漏れ電流をサンプリングするためにダミーのビット線に連結され、前記第４のトランジスタは、前記選択したビット線に連結されている、フラッシュメモリデバイス。
  12. 各メモリセルがソース側注入フラッシュメモリセルである、請求項１１に記載のフラッシュメモリデバイス。
  13. 各メモリセルが、先端消去部を備えるソース側注入フラッシュメモリセルである、請求項１１に記載のフラッシュメモリデバイス。
  14. 前記メモリセルが、消去ゲートを共有する２つの浮遊ゲートを有して対で配置される、請求項１１に記載のフラッシュメモリデバイス。
  15. 前記メモリセルが、ワード線を共有する２つの浮遊ゲートを有して対で配置される、請求項１１に記載のフラッシュメモリデバイス。
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