TWI597735B - 用於在一快閃記憶體系統中抑制未經選取位元線之程式化的方法及設備 - Google Patents

用於在一快閃記憶體系統中抑制未經選取位元線之程式化的方法及設備 Download PDF

Info

Publication number
TWI597735B
TWI597735B TW105106889A TW105106889A TWI597735B TW I597735 B TWI597735 B TW I597735B TW 105106889 A TW105106889 A TW 105106889A TW 105106889 A TW105106889 A TW 105106889A TW I597735 B TWI597735 B TW I597735B
Authority
TW
Taiwan
Prior art keywords
flash memory
bit line
source
coupled
memory device
Prior art date
Application number
TW105106889A
Other languages
English (en)
Other versions
TW201638941A (zh
Inventor
曉萬 陳
英 李
順 武
雄國 阮
Original Assignee
超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 超捷公司 filed Critical 超捷公司
Publication of TW201638941A publication Critical patent/TW201638941A/zh
Application granted granted Critical
Publication of TWI597735B publication Critical patent/TWI597735B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

用於在一快閃記憶體系統中抑制未經選取位元線之程式化的方法及設備 相關申請案之交互參考
本申請案主張2015年3月31日申請之標題為METHOD AND APPARATUS FOR INHIBITING THE PROGRAMMING OF UNSELECTED BITLINES IN A FLASH MEMORY SYSTEM之美國臨時申請案第62/141,082號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性記憶體陣列。
分離閘非揮發性快閃記憶體單元係習知的。圖33展示一例示性之非揮發性分離閘記憶體單元。該記憶體單元包含一半導體基材10，其為一第一導電類型，諸如P類型。該基材具有一表面，其上形成有一第一區域17(亦已知為源極線SL)，該第一區域17為一第二導電類型，諸如N類型。在該基材的表面上形成有一第二區域18(亦已知為汲極線)，該第二區域18亦為N類型。該第一區域與該第二區域之間係一通道區域22。位元線BL 20連接至第二區域18。字線WL 26定位於通道區域22之一第一部分上方且與該第一部分絕緣。字線26幾乎沒有或完全沒有與第二區域18重疊。浮閘FG 12係在通道區域22的另一部分上方。浮閘12與字線26相鄰且與其絕緣。 浮閘12亦與第一區域17相鄰。浮閘12可與第一區域17重疊以提供自該區域至浮閘12中之耦合。一耦合閘CG 14(亦已知為控制閘)係在浮閘12上方且與浮閘12絕緣。一抹除閘EG 16係在第一區域17上方，並與浮閘12及耦合閘14相鄰且與浮閘12及耦合閘14絕緣。浮閘12之頂隅角可指向T形抹除閘16之內側隅角以增強抹除效率。抹除閘16亦與第一區域17絕緣。美國專利案第7,868,375號更加具體描述該單元，其揭露之全部內容係以引用方式併入本文中。
下文係該非揮發性記憶體單元之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘16上施加一高電壓來抹除該單元。從浮閘12穿隧至抹除閘16中的電子致使浮閘12帶正電，使該單元在讀取狀況下為接通狀態。所得的單元抹除狀態係已知為「1」狀態。透過一源極側熱電子程式化機制，藉由在耦合閘14上施加一高電壓、在源極線17上施加一高電壓、在抹除閘16中施加一中電壓、及在位元線20上施加一程式化電流來程式化該單元。流過字線26與浮閘12間之間隙的一部分電子獲得足夠的能量以注入浮閘12中，致使浮閘12帶負電，使該單元在讀取狀況中為關斷狀態。所得的單元程式化狀態係已知為「0」狀態。
圖34展示用於圖33之記憶體單元的一組例示性操作參數。
圖35展示用於圖33之記憶體單元的另一組例示性操作參數。
圖36展示用於圖33之記憶體單元的另一組例示性操作參數。
圖37展示一例示性佈局，其係用於包含圖33所示之類型的記憶體單元之一快閃記憶體系統。
在先前技術系統中，記憶體單元一般係以共用某些組件之成對方式形成。舉例而言，美國專利第6,747,310號揭示此類記憶體單元，該等記憶體單元具有：源極區域及汲極區域，源極區域與汲極區域之間界定一通道區域；一選擇閘，其位於通道區域之一部分上方；一浮閘，其位於通道區域之其他部分上方；及一抹除閘，其位於源極區域上方。該等記憶體單元以共用一共同源極區域及共同抹除閘之成對方式形成，且各記憶體單元在基材中具有自己的通道區域，通道區域延伸於源極區域與汲極區域之間(即，記憶體單元的各對有兩個分開之通道區域)。連接一給定行中的記憶體單元之所有控制閘的線係垂直延行。此對於連接抹除閘及選擇閘的線還有源極線亦成立。連接各列記憶體單元的汲極區域之位元線係水平延行。
圖1繪示一第一此類記憶體單元設計(單元#1)，其中各記憶體單元包括：一浮閘12(FG)，其設置於基材10上方且與基材10絕緣；一控制閘14(CG)，其設置於浮閘12上方且與浮閘12絕緣；一抹除閘16(EG)，其設置成相鄰於浮閘12及控制閘14且與浮閘12及控制閘14絕緣，且抹除閘16設置於基材10上方且與基材10絕緣，其中該抹除閘經建立成具有一T形狀，使得控制閘CG之一頂部隅角面對該T形狀之抹除閘之內側隅角，以改良抹除效率；及在基 材中的一汲極區域18(DR)，其相鄰於浮閘12(且有一連接至汲極擴散區域18(DR)的位元線接觸件20(BL))。記憶體單元形成為共用一共同抹除閘16的成對之記憶體單元(A在左方及B在右方)。此單元設計與上文論述之’310專利之差異至少在於，此單元設計對於各記憶體單元而言，缺乏在抹除閘EG下方的一源極區域、缺乏一選擇閘(亦稱為一字線)及缺乏一通道區域。而是，一單一連續通道區域22延伸在一對記憶體單元兩者之下方(即，自一個記憶體單元之汲極區域18延伸至另一個記憶體單元之汲極區域18)。為了讀取或程式化一個記憶體單元，使另一個記憶體單元之控制閘14上升至一足夠的電壓，經由電壓耦合到在該另一個記憶體單元之控制閘14與下方的通道區域部分之間的浮閘12，來接通在下方的通道區域部分(例如，為了讀取或程式化A，經由來自CGB之電壓耦合使FGB的電壓上升以接通在FGB下方的通道區域部分)。
圖2繪示一第二此類記憶體單元設計(單元#2)，除了沒有與汲極區域18(DR)電性接觸之位元線接觸件20、而是有將記憶體單元列中的所有抹除閘16(EG)連接在一起的一抹除閘線24(EGL)之外，其相同於單元#1。
圖3繪示一第三此類記憶體單元設計(單元#3)，其中各記憶體單元包括：一浮閘12(FG)，其設置於基材上方且與基材絕緣；及一控制閘14(CG)，其設置於浮閘12上方且與浮閘12絕緣。在浮閘12及控制閘14之一側係一字線(選擇)閘26(WL)，且在浮閘12及控制閘14之另一側係一抹除閘16(EG)。一汲極區域18(DR) 設置在基材10中且在抹除閘16(EG)下方。記憶體單元形成為共用一共同字線閘26的成對之記憶體單元，且有一單一連續通道區域22延伸在一對記憶體單元兩者之下方(即，自一個記憶體單元之汲極區域18延伸至另一個記憶體單元18之汲極區域18)。如同單元#1及單元#2，為了讀取或程式化一個記憶體單元，使另一個記憶體單元之控制閘14上升至一足夠的電壓，經由電壓耦合到在該另一個記憶體單元與下方的通道區域部分之間的浮閘12，來接通在下方的通道區域部分。
由於單元#1、單元#2、及單元#3中之組件緊密鄰近，有一項缺點即常發生程式化誤差。舉例而言，當施加一程式化電流至一第一位元線以將耦合至彼第一位元線之一經選取記憶體單元程式化時，一附接至該第二位元線的單元也可能在無意間被程式化。所需要者係一機制，用於抑制對附接至所有位元線(附接至該經選取單元之位元線除外)之單元的程式化。
以一多種用於抑制對附接至未經選取位元線之單元的程式化之電路實施例來解決前述之該等問題及需求。本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧半導體基材/基材
12‧‧‧浮閘/浮閘FG
14‧‧‧耦合閘/控制閘/控制閘CG/控制閘線/控制閘多晶矽線
16‧‧‧抹除閘/抹除閘EG/抹除閘區塊
17‧‧‧第一區域/源極線
18‧‧‧第二區域/汲極區域/汲極區域DR/汲極擴散區域/汲極/右方汲極/左方汲極/記憶體單元
18a‧‧‧擴散連接件
20‧‧‧位元線BL/位元線接觸件/接觸件/汲極區域
20a‧‧‧位元線接觸件
22‧‧‧通道區域/連續通道區域
24‧‧‧抹除閘線EGL/傳導多晶矽條
26‧‧‧字線WL/字線(選擇)閘/多晶矽字線/共同字線閘
28‧‧‧金屬線/金屬搭接線/金屬EG線/水平金屬線
30‧‧‧接觸件
32‧‧‧位元線BL
32a‧‧‧位元線/第一位元線/垂直位元線
32b‧‧‧位元線/第二位元線/垂直位元線
32s‧‧‧斜度部分
32v‧‧‧垂直部分
34‧‧‧隔離區域/STI隔離區域
36‧‧‧作用區域
38‧‧‧金屬連接器
42‧‧‧金屬橋接件
50‧‧‧記憶體裝置
52‧‧‧陣列
54‧‧‧陣列
56‧‧‧位址解碼器
58‧‧‧位址解碼器
60‧‧‧位址解碼器
62‧‧‧電荷泵
64‧‧‧感測放大器
66‧‧‧控制電路系統
3800‧‧‧電路
3802‧‧‧電流源
3804‧‧‧電流源
4000‧‧‧方法
4002‧‧‧步驟
4004‧‧‧步驟
4006‧‧‧步驟
4008‧‧‧步驟
4100‧‧‧精確供應
4102‧‧‧開關/精確供應
4104‧‧‧裝置/電晶體
4106‧‧‧電容器
4108‧‧‧電晶體
4110‧‧‧電晶體
4202‧‧‧電晶體
4204‧‧‧電晶體
4206‧‧‧電晶體
4208‧‧‧電晶體
4300‧‧‧電路
4302‧‧‧多工器
4304‧‧‧PMOS電晶體
4306‧‧‧PMOS電晶體
4400‧‧‧電路
4402‧‧‧多工器
4404‧‧‧解碼器電路
4406‧‧‧PMOS電路
4408‧‧‧CMOS電路
4500‧‧‧電路
4502‧‧‧多工器
4504‧‧‧解碼器電路
4506‧‧‧PMOS電路
4508‧‧‧NMOS電路
4600‧‧‧電路
4602‧‧‧多工器
4604‧‧‧解碼器電路
4605‧‧‧NMOS電路
4606‧‧‧NMOS電路
M0‧‧‧記憶體單元
M1‧‧‧電晶體
M2‧‧‧裝置/電晶體
M3‧‧‧電晶體
M4‧‧‧電晶體
S1‧‧‧開關
圖1係一第一記憶體單元設計(單元#1)之側剖面圖。
圖2係一第二記憶體單元設計(單元#2)之側剖面圖。
圖3係一第三記憶體單元設計(單元#3)之側剖面圖。
圖4係適用於單元#2的一第一記憶體單元陣列架構(架構#1)之示意圖。
圖5係用於架構#1的記憶體單元陣列佈局之平面圖。
圖6係用於架構#1的一第一替代記憶體單元陣列佈局之平面圖。
圖7係用於架構#1的一第二替代記憶體單元陣列佈局之平面圖。
圖8及圖9係用於架構#1的操作電壓表。
圖10係適用於單元#1及單元#2的一第二記憶體單元陣列架構(架構#2)之示意圖。
圖11係用於架構#2的記憶體單元陣列佈局之平面圖。
圖12及圖13係用於架構#2的操作電壓表。
圖14係適用於單元#1及單元#2的一第三記憶體單元陣列架構(架構#3)之示意圖。
圖15係用於架構#3的記憶體單元陣列佈局之平面圖。
圖16係用於架構#3的一第一替代記憶體單元陣列佈局之平面圖。
圖17及圖18係用於架構#3的操作電壓表。
圖19係適用於單元#1及單元#2的一第四記憶體單元陣列架構(架構#4)之示意圖。
圖20係用於架構#4的記憶體單元陣列佈局之平面圖。
圖21及圖22係用於架構#4的操作電壓表。
圖23係適用於單元#1的一第五記憶體單元陣列架構(架構#5)之示意圖。
圖24係用於架構#5的記憶體單元陣列佈局之平面圖。
圖25係用於架構#5的一第一替代記憶體單元陣列佈局之平面圖。
圖26及圖27係用於架構#5的操作電壓表。
圖28係適用於單元#3的一第六記憶體單元陣列架構(架構#6)之示意圖。
圖29係用於架構#6的記憶體單元陣列佈局之平面圖。
圖30及圖31係用於架構#6的操作電壓表。
圖32係用於所有架構的記憶體單元裝置之組件之平面圖。
圖33描繪一先前技術的分離閘快閃記憶體單元。
圖34描繪用於圖33之記憶體單元的例示性先前技術操作參數。
圖35描繪用於圖33之記憶體單元的例示性先前技術操作參數。
圖36描繪用於圖33之記憶體單元的例示性先前技術操作參數。
圖37描繪一例示性先前技術佈局，其用於一包含圖33所示類型之記憶體單元的快閃記憶體裝置。
圖38描繪一程式化抑制電路之一第一實施例。
圖39描繪基於經程式化至一經選取單元中之值之漏電流的一圖表。
圖40描繪用於補償在一經選取單元的程式化期間發生之漏電流的一方法。
圖41描繪一程式化電路之實施例。
圖42描繪一程式化電路之另一實施例。
圖43描繪一程式化抑制電路之一第二實施例。
圖44描繪一程式化抑制電路之一第三實施例。
圖45描繪一程式化抑制電路之一第四實施例。
圖46描繪一程式化抑制電路之一第五實施例。
首先說明用於記憶體單元佈局之經改良架構。
架構#1
圖4展示一第一架構(#1)，及圖5展示相對應之記憶體單元陣列佈局，其適用於單元#2。記憶體單元對以及作用區域36(記憶體單元對形成於其中)水平延伸，且於水平延伸之隔離區域34(例如，形成於基材中的STI絕緣材料)之間交錯(interlaced)。位元線BL0、BL1等等係沿記憶體單元行延行之在基材10中的傳導擴散(conductive diffusion)線(即，對於各行，汲極區域18、及在行的方向上延伸於汲極區域之間的擴散形成使該行之汲極區域彼此電性連接的一傳導位元線)。抹除閘線EG0、EG1等等較佳地係傳導多晶矽條24，各傳導多晶矽條形成用於彼記憶體單元列的抹除閘16(EG)，且 各傳導多晶矽條搭接(strapped)至(即，重複連接至)延行於多晶矽條上方(在水平方向上)的一金屬線28。控制閘線CG0、CG1等等較佳地係傳導多晶矽條，各傳導多晶矽條形成用於彼記憶體單元行的控制閘14(CG)，且各傳導多晶矽條可搭接至延行於該多晶矽條上方(在垂直方向上)的一金屬線(即，各控制閘線可係控制閘14及連接控制閘的多晶矽，及/或搭接至控制閘多晶矽的一金屬線)。
在此實施例中，該等對記憶體單元經組態成一陣列，使得對於該等對記憶體單元之各對而言，通道區域自第一汲極區域DRA至第二汲極區域DRB在相同方向上延伸(於圖5中係水平向右)。另外，在各作用區域中，該等對記憶體單元經組態成端對端(end to end)，使得一個記憶體單元對之第一區域與在相同作用區域中相鄰的一記憶體單元對之第二區域鄰接地(contiguously)形成(且電性連接)，且該一個記憶體單元對之第二區域與在相同作用區域中相鄰的另一個記憶體單元對之第一區域連續地形成(且電性連接)。
圖6展示適用於單元#1及單元#2的第一架構(#1)之第一替代佈局。除了抹除閘16(EG)被形成為個別多晶矽區塊且藉由垂直接觸件30連接至一金屬搭接線(metal strap line)28(在水平方向上延伸)之外，此佈局相同於圖5中的佈局。另外，在垂直方向上延伸的金屬位元線32經由各記憶體單元的接觸件20而連接至汲極擴散。
圖7展示適用於單元#1及單元#2的第一架構(#1)之一第二替代佈局。除了抹除閘區塊16自作用區域36延伸至STI隔離區域34中、且金屬EG線28及從金屬EG線28至抹除閘區塊16之接 觸件30設置在隔離區域34中(其更佳地保護在抹除閘16下方的氧化物)之外，此佈局相同於圖6中的佈局。
圖8包括架構#1的用於程式化及讀取一經選取記憶體單元(在此例子中係記憶體單元M0，其對應於EG0、BL0及CG0_A)之一操作電壓表(包括實際電壓之非限制性實例)。此圖中指示的抹除電壓(經選取EG線上的VEGE)將抹除含有經選取記憶體單元M0的該對列中的所有記憶體單元。圖9包括一第二表，除了使用一較低的抹除電壓VEGE、及在抹除期間施加一負電壓VCGE至控制閘之外，其相同於圖8中的表。在一讀取操作中，一經選取記憶體單元對的經選取BL、EG及CG線(其等連接至一經選取記憶體單元對內的一經選取記憶體單元之BL、EG及CG)以經選取讀取偏壓電壓予以偏壓，該經選取記憶體對之另一CG線(其連接至經選取記憶體單元對的未經選取記憶體單元之其他CG)以一通過讀取偏壓電壓(pass read bias voltage)予以偏壓，同時其他未經選取CG線以0伏特予以偏壓，且其他BL線以0伏特予以偏壓。在一程式化操作中，經選取記憶體單元對的經選取BL、EG及CG以經選取程式化偏壓電壓予以偏壓，經選取記憶體單元對的其他BL以一程式化電流予以偏流，經選取記憶體單元對的其他CG線以一通過程式化偏壓電壓(pass program bias voltage)予以偏壓，且毗連經選取記憶體單元對的下一相鄰記憶體單元對之相鄰CG線以一抑制程式化偏壓(inhibit program bias)予以偏壓，且其他未經選取CG線以0伏特予以偏壓。
架構#2
圖10展示一第二架構(#2)，且圖11展示相對應之佈局，其適用於單元#1及單元#2。在此組態中，該等對記憶體單元相對於架構#1正交定向(即，在架構#2中，共用一共同抹除閘16(EG)的各對記憶體單元在垂直方向上延伸，如同作用區域36及隔離區域34一樣，意指共用一抹除閘的該對記憶體單元的一個記憶體單元在行中於另一者之上方)。此亦意指控制閘線14(CG0、CG1等等)水平延行，而非垂直延行。位元線32(BL)仍然大體上垂直延行(沿行之長度)。然而，完全垂直的位元線32(BL)不相容於虛擬接地記憶體單元組態，此係因為對於各記憶體單元對的兩個汲極區域18之獨立操作(即，以不同電壓)的需求。因此，位元線32(BL0、BL1、BL2等等)(即傳導線，諸如藉由接觸件20連接至個別汲極區域的金屬)係一之字形(zig zag)組態，其中該等位元線依交替方式連接至兩個相鄰記憶體單元行。確切而言，對於共用一共同抹除閘16的任何給定之記憶體單元對，兩個不同位元線32分別連接至兩個汲極區域18。如圖10及圖11中所展示，各位元線32連接至記憶體單元對之一者的汲極18，接著橫向移動且連接至在一不同行中的另一汲極區域18，且接著對於下一對記憶體單元反向，並依此類推。因此，各對記憶體單元(共用一共同抹除閘16)的兩個汲極區域18連接至兩個不同位元線32。較佳地，各列記憶體單元的抹除閘16係搭接至水平金屬線28的連續多晶矽條。類似地，各列記憶體單元的控制閘14係連續水平多晶矽，其亦可搭接至水平金屬線。
在此實施例中，該等對記憶體單元經組態成一陣列，使得對於該等對記憶體單元之各對而言，通道區域自第一汲極區域DRA至第二汲極區域DRB在相同方向延上伸(於圖11中係垂直向下)。另外，在各作用區域中，該等對記憶體單元經組態成端對端(end to end)，使得一個記憶體單元對之第一區域與在相同作用區域中相鄰的一記憶體單元對之第二區域鄰接地(contiguously)形成(且電性連接)，且該一個記憶體單元對之第二區域與在相同作用區域中相鄰的另一個記憶體單元對之第一區域連續地形成(且電性連接)。
圖12包括架構#2的用於程式化及讀取一經選取之記憶體單元(在此例子中係記憶體單元M2，其對應於EG0、BL1及CG0_A)之一操作電壓表(包括實際電壓之非限制性實例)。此圖中指示的抹除電壓(經選取EG線上的VEGE)將抹除含有經選取記憶體單元M2的該對列中的所有記憶體單元。圖13包括一第二表，除了使用一較低的抹除電壓VEGE、及在抹除期間施加一負電壓VCGE至控制閘之外，其相同於圖12中的表。在一讀取操作中，一經選取記憶體單元對的經選取BL、EG及CG線以經選取讀取偏壓電壓予以偏壓，經選取記憶體單元對的另一CG以通過讀取偏壓電壓予以偏壓，同時其他未經選取CG以0伏特予以偏壓，且其他BL線以0伏特予以偏壓。在一程式化操作中，經選取記憶體單元對的經選取BL、EG及CG線以經選取程式化偏壓電壓予以偏壓，經選取記憶體單元對的另一BL線以一程式化電流予以偏流，同時共用經選取BL及CG線的未經選取記憶體單元對之另一相鄰BL線以一抑制電壓VBLINH予以偏 壓，且其他未經選取BL線以一抑制電壓VBLINH(或浮動或0伏特)予以偏壓，同時經選取記憶體單元對的另一CG線以一通過程式化偏壓電壓予以偏壓，且其他未經選取CG以0伏特予以偏壓。
架構#3
圖14展示一第三架構(#3)，且圖15展示相對應之佈局，其適用於單元#1及單元#2。此組態類似於第二架構#2之組態，但位元線32(BL)經配置成對角組態(相對於作用區域之方向)而非之字形組態，所以各相繼的汲極連接係在一相鄰行中。確切而言，各位元線32(BL)連接至一個行中的一個汲極區域18(DR)且接著連接至在下一行中的下一汲極區域18(DR)，依此類推。舉例而言，位元線BL3連接至行3中記憶體對0之左方汲極，且接著連接至行2中記憶體對0之右方汲極，且接著連接至行1中記憶體對1之左方汲極，依此類推。因此，各對記憶體單元(共用一共同抹除閘16)的兩個汲極區域18連接至兩個不同位元線32。較佳地，抹除閘16係搭接至水平金屬線28的連續多晶矽條。類似地，控制閘係用於各列記憶體單元的連續水平多晶矽，且可搭接至一水平金屬線。
圖16展示用於架構#3的一替代佈局。除了位元線32(BL)不具有線性斜度(slant)、而是具有在接觸件上方的垂直部分32v(在行的方向上延伸)及建立與下一相鄰行之連接的斜度部分32s(在相對於行為非零角度的方向上延伸)之外，此佈局相同於圖16中的佈局。
圖17包括架構#3的用於程式化及讀取一經選取之記憶體單元(在此例子中係記憶體單元M2，其對應於EG0、BL1及CG0_A)之一操作電壓表(包括實際電壓之非限制性實例)。此圖中指示的抹除電壓(經選取EG線上的VEGE)將抹除含有經選取記憶體單元M2的該對列中的所有記憶體單元。圖18包括一第二表，除了使用一較低的抹除電壓VEGE、及在抹除期間施加一負電壓VCGE至控制閘之外，其相同於圖17中的表。在一讀取操作中，一經選取記憶體單元對的經選取BL、EG及CG線以經選取讀取偏壓電壓予以偏壓，經選取記憶體單元對的另一CG以通過讀取偏壓電壓予以偏壓，其他未經選取CG以0伏特予以偏壓，且其他BL線以0伏特予以偏壓。在一程式化操作中，經選取記憶體單元對的經選取BL、EG及CG線以一經選取程式化偏壓電壓予以偏壓，經選取記憶體單元對的另一BL線以一程式化電流予以偏流，共用經選取BL及CG線的未經選取記憶體單元對之其他相鄰BL線以一抑制電壓VBLINH予以偏壓，其他未經選取BL以一抑制電壓VBLINH(或浮動或0伏特)予以偏壓，經選取記憶體單元對的另一CG以一通過程式化偏壓電壓予以偏壓，且其他未經選取CG以0伏特予以偏壓。
架構#4
圖19展示一第四架構(#4)，且圖20展示相對應之佈局，其適用於單元#1及單元#2。此組態類似於第二架構#2及第三架構#3之組態，但是對於各記憶體單元行有兩個垂直位元線32a及垂直位元線32b(其中自位元線32a及位元線32b向下至汲極區域18的接觸 件20係參差(staggered))，而非位元線32(BL)以之字形配置、線性對角配置或有傾斜分段的垂直配置(以避免共用一共同抹除閘的各對記憶體單元之兩個汲極區域連接至相同位元線)。確切而言，對於行3，第一位元線32a(BL3_A)經由接觸件20僅連接至各記憶體對之右方汲極18，且第二位元線32b(BL3_B)經由接觸件20僅連接至各記憶體對之左方汲極18。汲極區域20在水平方向上足夠寬，使得位元線32a及32b兩者垂直通過各汲極區域18上方。因此，各對記憶體單元(共用一共同抹除閘16)的兩個汲極區域18連接至兩個不同位元線32a/32b。
圖21包括架構#4的用於程式化及讀取一經選取記憶體單元(在此例子中係記憶體單元M0，其對應於EG0、BL0_A及CG0_A)之一操作電壓表(包括實際電壓之非限制性實例)。此圖中指示的抹除電壓(經選取EG線上的VEGE)將抹除含有經選取記憶體單元M0的該對列中的所有該等記憶體單元。圖22包括一第二表，除了使用一較低的抹除電壓VEGE、及在抹除期間施加一負電壓VCGE至控制閘之外，其相同於圖21中的表。在一讀取操作中，一經選取單元對的經選取B線、EG線及CG線以經選取讀取偏壓電壓予以偏壓，經選取記憶體單元對的另一CG線以一通過讀取偏壓電壓予以偏壓，其他未經選取CG線以0伏特予以偏壓，且其他BL線以0伏特予以偏壓。在一程式化操作中，經選取記憶體單元對的經選取BL線、EG線及CG線以經選取程式化偏壓電壓予以偏壓，經選取記憶體單元對的另一BL線以一程式化電流予以偏流，其他未經選取BL以一 抑制電壓VBLINH予以偏壓，經選取記憶體單元對的另一CG以一通過程式化偏壓電壓予以偏壓，且其他未經選取CG以0伏特予以偏壓。
架構#5
圖23展示一第五架構(#5)，且圖24至圖25展示相對應之佈局，其適用於單元#1。在此組態中，各記憶體單元行有一單一垂直位元線32，其中各位元線32僅連接至該行中的每隔一個汲極區域18，而非位元線32(BL)以之字形配置、線性對角配置或有傾斜分段之垂直配置、或每一記憶體單元行有多個位元線之配置(以避免用於共用一共同抹除閘的各對記憶體單元的兩個汲極區域連接至相同位元線)。舉例而言，位元線BL0連接至列1、列4至列5、列8至列9等等的汲極18(考慮到相鄰記憶體單元對之間共用汲極區域18)。位元線BL1連接至列2至列3、列6至列7、列10至列11等等的汲極18。任何具有至一位元線32之接觸件的汲極18亦電性連接至相鄰行之一者中的汲極18。這些電性連接亦交替。舉例而言，在列1中，行1至行2、行3至行4、行5至行6等等的汲極18連接在一起。在列2至3中，行0至行1、行2至行3、行4至行5等等的汲極18連接在一起。該等連接可係延伸穿過隔離區域的擴散連接(diffusion connection)，如圖24中所展示。替代地，金屬連接器38可建立該等電性連接，如圖25中所展示。因此，各對記憶體單元(共用一共同抹除閘16)的兩個汲極區域18連接至兩個不同位元線32。
圖26包括架構#5的用於程式化及讀取一經選取記憶體單元(在此例子中係記憶體單元M2，其對應於EG0、BL2及CG0_A)之一操作電壓表(包括實際電壓之非限制性實例)。此圖中指示的抹除電壓(經選取EG線上的VEGE)將抹除含有經選取記憶體單元M2的該對列中的所有該等記憶體單元。圖27包括一第二表，除了使用一較低的抹除電壓VEGE、及在抹除期間施加一負電壓VCGE至控制閘之外，其相同於圖26中的表。在一讀取操作中，一經選取單元對的經選取BL線、EG線及CG線以經選取讀取偏壓電壓予以偏壓，經選取記憶體單元對的另一CG線以一通過讀取偏壓電壓予以偏壓，其他未經選取CG線以0伏特予以偏壓，且其他BL線以0伏特予以偏壓。在一程式化操作中，經選取記憶體單元對的經選取BL線、EG線及CG線以經選取程式化偏壓電壓予以偏壓，經選取記憶體單元對的另一BL線以一程式化電流予以偏流，其他未經選取BL以一抑制電壓VBLINH(或浮動或0伏特)予以偏壓，經選取記憶體單元對的另一CG以一通過程式化偏壓電壓予以偏壓，且其他未經選取CG以0伏特予以偏壓。
架構#6
圖28展示一第六架構(#6)，且圖29展示相對應之佈局，其適用於單元#3。在此組態中，形成於作用區域36中的該等對記憶體單元垂直延伸。多晶矽字線26(WL)及控制閘多晶矽線14(CG)水平延伸。成對之抹除閘16(EG)被形成為水平延伸跨越介於兩個相鄰作用區域36之間之隔離區域34的多晶矽線(即，在相同列但不同 行中的成對之EG閘16係藉由一單一多晶矽條形成)。一EG接觸件30連接各EG多晶矽至一金屬EG線28，該金屬EG線28延伸於相同列中的所有EG多晶矽上方且連接至該等EG多晶矽。如同先前架構，對於各記憶體單元行有一單一垂直位元線32，其中各位元線32藉由接觸件20僅連接至該行中的每隔一個汲極區域18。類似地，相鄰行之交替的汲極區域18之間有擴散連接件18a延伸穿過隔離區域34。至各擴散連接件的汲極18接觸件連同連接至其等的一金屬橋接件42經形成於隔離區域34中，金屬橋接件42向下延伸至控制閘線之一者上方，即形成連接至彼對行之一金屬位元線32的一位元線接觸件20a之處。各金屬位元線32垂直延伸於其所連接的兩個記憶體單元行之間之隔離區域34上方。因此，各對記憶體單元(共用一共同抹除閘)的兩個汲極區域18連接至兩個不同位元線32。
圖30包括架構#6的用於程式化及讀取一經選取記憶體單元(在此例子中係記憶體單元M2，其對應於EG0、BL2、WL0及CG0_A)之一操作電壓表(包括實際電壓之非限制性實例)。此圖中指示的抹除電壓(經選取EG線上的VEGE)將抹除含有經選取記憶體單元M2的該對列中的所有該等記憶體單元。圖31包括一第二表，除了使用一較低的抹除電壓VEGE、及在抹除期間施加一負電壓VCGE至控制閘之外，其相同於圖30中的表。在一讀取操作中，一經選取單元對的經選取BL線、EG線及CG線以經選取讀取偏壓電壓予以偏壓，經選取記憶體單元對的另一CG線以一通過讀取偏壓電壓予以偏壓，其他未經選取CG線以0伏特予以偏壓，其他BL線以0伏特 予以偏壓，且其他未經選取WL線以0伏特予以偏壓。在一程式化操作中，經選取記憶體單元對的經選取BL線、WL線、EG線及CG線以經選取程式化偏壓電壓予以偏壓，經選取記憶體單元對的另一BL線以一程式化電流予以偏流，其他未經選取BL以一抑制電壓VBLINH(或浮動或0伏特)予以偏壓，經選取記憶體單元對的另一CG以一通過程式化偏壓電壓予以偏壓，其他未經選取CG以抑制電壓VCGINH或0伏特予以偏壓，且其他未經選取WL線以0伏特予以偏壓。
圖32中繪示根據上文描述之六種架構的記憶體裝置50之組件。記憶體裝置50包括根據上文描述之實施例之任一者的非揮發性記憶體單元之兩個分開之陣列52及陣列54，其等形成於一單一晶片上。位址解碼器56、位址解碼器58、及位址解碼器60相鄰於非揮發性記憶體單元之陣列52及陣列54，位址解碼器56、位址解碼器58、及位址解碼器60用以在經選取記憶體單元的讀取、程式化、及抹除操作期間解碼位址且供應多種電壓至上文描述之線。電荷泵62在操作期間供應電壓。感測放大器64用於在讀取操作期間讀取記憶體單元通道電流，以判定經選取記憶體單元的狀態。控制電路系統66經組態成用以控制記憶體裝置50之組件，以在讀取、程式化及抹除操作期間提供多種電壓及電流至在上文描述之多種線上。
圖38描繪一第一實施例，其用於在一經選取單元的程式化期間抑制未經選取之位元線的程式化。電路3800包含作用以在一程式化操作期間藉由施加一電流INHIBIT來拉高該等未經選取之位元 線的複數個電流源3802，其抑制經耦合至彼等位元線之單元的程式化。各位元線耦合至該等電流源3802中之一者。該等電流源3802亦耦合至經選取之位元線。這降低了將含有意欲程式化之經選取記憶體單元之行上的單元程式化所需的程式化電流。電流源3804在程式化期間施加一程式化偏壓電流IPROG至該經選取單元。用於程式化該經選取記憶體單元之實際程式化電流係IDP-cal=IPROG-INHIBIT+ILEAK(其中IDP係經校準程式化電流，而ILEAK係漏電流)。
圖39含有一圖表，其描繪在一經選取位元線中之漏電流ILEAK在一程式化操作期間之例示性資料。漏電流取決於程式化至耦合至彼位元線之記憶體單元中的資料而變化。舉例而言，若以一「0」狀態(顯示為Array=’00’，又稱ILEAK0)程式化所有耦合至該位元線之該等記憶體單元，漏電流顯著少於若以一「1」狀態(顯示為Array=‘FF’，又稱ILEAK1)程式化所有耦合至該位元線之該等記憶體單元。若以「0」及「1」二者程式化該等記憶體單元，則漏電流係介於ILEAK0與ILEAK1兩個漏電值之間。ILEAK1與ILEAK0之間的差異係以在左側遠端的資料集顯示其中。
圖40描繪用於補償在一程式化操作期間發生的漏電流ILEAK的一方法4000。方法4000辨識出漏電流可取決於經程式化的資料而隨時間變化。第一，以一取樣保持電路取樣並保持該位元線漏電流(步驟4002)。第二，藉由從該位元線減去等於該位元線漏電流之一電流來補償該位元線漏電(步驟4004)。第三，將程式化電流 IPROG提供至該位元線(步驟4006)。第四，將該經選取單元程式化(步驟4008)。
圖41描繪供應電流IPROG以程式化一經選取單元之精確供應(precision supply)4100。可使用精確供應4100以實施圖40之方法。閉合開關4102(S1)以取樣經選取位元線漏電ILEAK，該漏電資訊以裝置4104(M2)之閘極上之一偏壓電壓的形式儲存，在此模型化成儲存在電容器4106上的一電荷。在另一實施例中並沒有電容器4106。在此情形下，裝置4104(M2)之閘極電容作用以保持該取樣偏壓電壓。在取樣該漏電後，斷開開關4102(S1)。現在電晶體4104(M2)將一電流注入該位元線，該電流係由電晶體4104(M2)之該閘極上的該經儲存漏電壓控制。實際上，電晶體4104(M2)控制從該經選取位元線減去位元線漏電。電晶體4108(M3)及電晶體4110(M4)提供電流IPROG至該經選取位元線以程式化該經選取記憶體單元。
圖42描繪供應電流IPROG以程式化一經選取單元之另一精確供應4102。可使用精確供應4102以實施圖40之方法。使用電晶體4202(M1)以從一虛置位元線取樣位元線漏電ILEAK。使用電晶體4204(M2)以從該經選取位元線減去相同的位元線漏電，因為電晶體4202(M1)及電晶體4204(M2)係以一電流鏡(current mirror)組態耦合。電晶體4206(M3)及電晶體4208(M4)供應電流IPROG至該經選取位元線以程式化該經選取記憶體單元。
圖43描繪一第二實施例，其用於在一經選取單元的程式化期間抑制未經選取之位元線的程式化。電路4300包含用於在一程 式化操作期間將一抑制偏壓源極(其可係電流或電壓)耦合至未經選取之位元線的多工器(位元線抑制解碼器)4302，其抑制耦合至彼等位元線之單元的程式化。在此實施例中，多工器4302包含耦合至各位元線之一PMOS電晶體(諸如例示性PMOS電晶體4304)。該等PMOS電晶體可群組在一起，且各組以一階層式解碼(hierarchical decoding)方式連接至另一PMOS電晶體(諸如例示性PMOS電晶體4306)以簡化位元線之選取及未選取。使用一分開的位元線讀取解碼器(未顯示)來從該等位元線感測記憶體單元。
圖44描繪一第三實施例，其用於在一經選取單元的程式化期間抑制未經選取之位元線的程式化。電路4400包含將各位元線耦合至一位元線抑制解碼器PMOS電路(諸如例示性PMOS電路4406)之多工器(結合抑制與讀取位元線解碼器)4402，該位元線抑制解碼器PMOS電路係用於在一程式化操作期間將一抑制偏壓源極(其可係電流或電壓)耦合至未經選取位元線之一解碼器電路(諸如例示性解碼器電路4404)的一部分，其抑制耦合至彼等位元線之單元的程式化。各位元線亦耦合至一位元線讀取解碼器CMOS電路(諸如例示性CMOS電路4408)，該位元線讀取解碼器CMOS電路係讀取操作期間所用之一解碼器電路的部件。
圖45描繪一第四實施例，其用於在一經選取單元程式化期間抑制未經選取之位元線的程式化。電路4500包含將各位元線耦合至一位元線抑制解碼器PMOS電路(諸如例示性PMOS電路4506)之多工器(結合抑制與讀取位元線解碼器)4502，該位元線抑 制解碼器PMOS電路係用於在一程式化操作期間將一抑制偏壓源極(其可係電流或電壓)耦合至未經選取位元線之一解碼器電路(諸如例示性解碼器電路4504)的一部分，其抑制耦合至彼等位元線之單元的程式化。各位元線亦耦合至一位元線讀取解碼器NMOS電路(諸如例示性NMOS電路4508)，該位元線讀取解碼器NMOS電路係讀取操作期間所用之一解碼器電路的部件。
圖46描繪一第五電路實施例，其用於在一經選取單元的程式化期間抑制未經選取之位元線的程式化。電路4600包含將各位元線耦合至一NMOS電路(諸如作用抑制及讀取取消選取功能兩者的例示性NMOS電路4606)之多工器(結合抑制與讀取NMOS位元線解碼器)4602，該NMOS電路係用於在一程式化操作期間將一抑制偏壓源極(其可係電流或電壓)耦合至未經選取位元線之一解碼器電路(諸如例示性解碼器電路4604)的一部分，其抑制耦合至彼等位元線之單元的程式化。NMOS電路4605亦作用以在讀取中取消選取未經選取位元線至一低位準(諸如接地)。各位元線亦耦合至一NMOS電路(諸如例示性NMOS電路4508)，該NMOS電路係讀取操作期間所用之一解碼器電路的部件。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、 程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如從申請專利範圍及說明中可明白顯示，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任意的順序來執行，只要是可適當地形成本發明之記憶體單元陣列即可。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電性耦合(electrically coupled)」一詞則包括了「直接電性耦合」(無居中的材料或元件於其間將各元件電性相連接)及「間接電性耦合」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
12‧‧‧浮閘/浮閘FG
14‧‧‧耦合閘/控制閘/控制閘CG/控制閘線/控制閘多晶矽線
16‧‧‧抹除閘/抹除閘EG/抹除閘區塊
17‧‧‧第一區域/源極線
18‧‧‧第二區域/汲極區域/汲極區域DR/汲極擴散區域/汲極/右方汲極/左方汲極/記憶體單元
20‧‧‧位元線BL/位元線接觸件/接觸件/汲極區域
22‧‧‧通道區域/連續通道區域

Claims (54)

  1. 一種快閃記憶體裝置，其包含：一快閃記憶體單元陣列，其經組織成列與行，快閃記憶體單元之各行經耦合至一位元線；一程式化電路，其經耦合至該陣列以施加一程式化電流至一經選取位元線；以及一程式化抑制電路，其經耦合至該陣列以施加一抑制偏壓源至未經選取位元線，該程式化抑制電路包含一第一組PMOS電晶體，其中該等未經選取位元線之各者耦合至該第一組PMOS電晶體中的一PMOS電晶體以接收該抑制偏壓源；其中在一程式化操作期間，耦合至該經選取位元線之一經選取單元經程式化，但所有耦合至該等未經選取位元線之單元則未經程式化。
  2. 如請求項1之快閃記憶體裝置，其中該抑制偏壓源係一電流源。
  3. 如請求項1之快閃記憶體裝置，其中該抑制偏壓源係一電壓源。
  4. 如請求項1之快閃記憶體裝置，其中各記憶體單元係一源極側注入(source side injection)快閃記憶體單元。
  5. 如請求項1之快閃記憶體裝置，其中各記憶體單元係一具有尖端抹除(tip erase)之源極側注入快閃記憶體單元。
  6. 如請求項1之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一抹除閘。
  7. 如請求項1之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一字線。
  8. 如請求項1之快閃記憶體裝置，其中該程式化抑制電路更包含：一第二組PMOS電晶體，其中在該第二組PMOS電晶體中的各PMOS電晶體耦合至在該第一組PMOS電晶體中之複數個PMOS電晶體，以提供該抑制偏壓源。
  9. 如請求項1之快閃記憶體裝置，其中該程式化抑制電路更包含：一CMOS電晶體，其耦合至各位元線以在當一位元線係該經選取位元線時執行一讀取操作。
  10. 如請求項1之快閃記憶體裝置，其中該程式化抑制電路更包含：一NMOS電晶體，其耦合至各位元線以在當一位元線係該經選取位元線時執行一讀取操作。
  11. 如請求項1之快閃記憶體裝置，其中該程式化抑制電路更包含：一NMOS電晶體，其耦合至各位元線以在當一位元線係該經選取位元線時執行一讀取操作。
  12. 一種快閃記憶體裝置，其包含：一快閃記憶體單元陣列，其經組織成列與行，快閃記憶體單元之各行經耦合至一位元線；一程式化電路，其耦合至該陣列以供應一程式化電流至一經選取位元線，該程式化電路包含一電流鏡，該電流鏡包含一第一電晶 體及一第二電晶體，該第一電晶體耦合至一程式化電流源且該第二電晶體耦合至該經選取位元線；以及一程式化抑制電路，其經耦合至該陣列以施加一抑制偏壓源至未經選取位元線，該程式化抑制電路包含一第一組PMOS電晶體，其中該等未經選取位元線之各者耦合至該第一組PMOS電晶體中的一PMOS電晶體以接收該抑制偏壓源；其中在一程式化操作期間，耦合至該經選取位元線之一經選取單元經程式化，但所有耦合至該等未經選取位元線之單元則未經程式化。
  13. 如請求項12之快閃記憶體裝置，其中該抑制偏壓源係一電流源。
  14. 如請求項12之快閃記憶體裝置，其中該抑制偏壓源係一電壓源。
  15. 如請求項12之快閃記憶體裝置，其中各記憶體單元係一源極側注入快閃記憶體單元。
  16. 如請求項12之快閃記憶體裝置，其中各記憶體單元係一具有尖端抹除之源極側注入快閃記憶體單元。
  17. 如請求項12之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一抹除閘。
  18. 如請求項12之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一字線。
  19. 一種快閃記憶體裝置，其包含： 一快閃記憶體單元陣列，其經組織成列與行，快閃記憶體單元之各行經耦合至一位元線；一程式化電路，其經耦合至該陣列以施加一程式化電流至一經選取位元線，該程式化電路包含：一電流鏡，其包含一第一電晶體及一第二電晶體，該第一電晶體耦合至一程式化電流源且該第二電晶體耦合至該經選取位元線；以及一電路，其用於取樣一漏電流及將該漏電流注入該經選取位元線；以及一程式化抑制電路，其經耦合至該陣列以施加一抑制偏壓源至未經選取位元線；其中在一程式化操作期間，耦合至該經選取位元線之一經選取單元經程式化，但所有耦合至該等未經選取位元線之單元則未經程式化。
  20. 如請求項19之快閃記憶體裝置，其中該抑制偏壓源係一電流源。
  21. 如請求項19之快閃記憶體裝置，其中該抑制偏壓源係一電壓源。
  22. 如請求項19之快閃記憶體裝置，其中各記憶體單元係一源極側注入快閃記憶體單元。
  23. 如請求項19之快閃記憶體裝置，其中各記憶體單元係一具有尖端抹除之源極側注入快閃記憶體單元。
  24. 如請求項19之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一抹除閘。
  25. 如請求項19之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一字線。
  26. 如請求項19之快閃記憶體裝置，其中該用於取樣一漏電流之電路包含：一PMOS電晶體，其包含一第一終端、一第二終端、及一閘極；以及一開關，其選擇性地耦合於該PMOS電晶體之該第一終端與該閘極之間。
  27. 如請求項26之快閃記憶體裝置，其中該抑制偏壓源係一電流源。
  28. 如請求項26之快閃記憶體裝置，其中該抑制偏壓源係一電壓源。
  29. 如請求項26之快閃記憶體裝置，其中各記憶體單元係一源極側注入快閃記憶體單元。
  30. 如請求項26之快閃記憶體裝置，其中各記憶體單元係一具有尖端抹除之源極側注入快閃記憶體單元。
  31. 如請求項26之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一抹除閘。
  32. 如請求項26之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一字線。
  33. 如請求項19之快閃記憶體裝置，其中該用於取樣一漏電流之電路包含：一電流鏡，其包含一第三電晶體及一第四電晶體，該第三電晶體耦合至一虛置位元線以取樣漏電流且該第二電晶體耦合至該經選取位元線。
  34. 如請求項33之快閃記憶體裝置，其中該抑制偏壓源係一電流源。
  35. 如請求項33之快閃記憶體裝置，其中該抑制偏壓源係一電壓源。
  36. 如請求項33之快閃記憶體裝置，其中各記憶體單元係一源極側注入快閃記憶體單元。
  37. 如請求項33之快閃記憶體裝置，其中各記憶體單元係一具有尖端抹除之源極側注入快閃記憶體單元。
  38. 如請求項33之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一抹除閘。
  39. 如請求項33之快閃記憶體裝置，其中該等記憶體單元經成對配置且兩個浮閘共用一字線。
  40. 一種快閃記憶體方法，其用於在耦合至一經選取位元線之一快閃記憶體的一程式化操作期間補償漏電流，該方法包含：使用一取樣保持電路在該經選取位元線上取樣一漏電流；從該經選取位元線減去等於該漏電流之一電流；以及提供一程式化電流至該經選取位元線以程式化耦合至該經選取位元線之一快閃記憶體單元。
  41. 如請求項40之快閃記憶體方法，其中該記憶體單元係一源極側注入快閃記憶體單元。
  42. 如請求項40之快閃記憶體方法，其中各記憶體單元係一具有尖端抹除之源極側注入快閃記憶體單元。
  43. 如請求項40之快閃記憶體方法，其中該記憶體單元係一對記憶體單元之部分且該對記憶體之兩個浮閘共用一抹除閘。
  44. 如請求項40之快閃記憶體方法，其中該等記憶體單元係一對記憶體單元之部分且該對記憶體之兩個浮閘共用一字線。
  45. 一種快閃記憶體方法，其用於在耦合至一經選取位元線之一快閃記憶體單元的一程式化操作期間補償漏電流，該方法包含：使用一取樣保持電路在一虛置位元線上取樣一漏電流；從該經選取位元線減去等於該漏電流之一電流；以及提供一程式化電流至該經選取位元線以程式化耦合至該經選取位元線之一快閃記憶體單元。
  46. 如請求項45之快閃記憶體方法，其中該記憶體單元係一源極側注入快閃記憶體單元。
  47. 如請求項45之快閃記憶體方法，其中各記憶體單元係一具有尖端抹除之源極側注入快閃記憶體單元。
  48. 如請求項45之快閃記憶體方法，其中該記憶體單元係一對記憶體單元之部分且該對記憶體之兩個浮閘共用一抹除閘。
  49. 如請求項45之快閃記憶體方法，其中該等記憶體單元係一對記憶體單元之部分且該對記憶體之兩個浮閘共用一字線。
  50. 一種快閃記憶體方法，其用於耦合至一經選取位元線之一快閃記憶體單元的程式化操作，該方法包含：提供一程式化電流至該經選取位元線以程式化耦合至該經選取位元線之一快閃記憶體單元，其中該程式化電流包括提供至該經選取位元線之另一程式化電流，及該經選取位元線上的漏電流。
  51. 如請求項50之快閃記憶體方法，其中該記憶體單元係一源極側注入快閃記憶體單元。
  52. 如請求項50之快閃記憶體方法，其中各記憶體單元係一具有尖端抹除之源極側注入快閃記憶體單元。
  53. 如請求項50之快閃記憶體方法，其中該記憶體單元係一對記憶體單元之部分且該對記憶體之兩個浮閘共用一抹除閘。
  54. 如請求項50之快閃記憶體方法，其中該等記憶體單元係一對記憶體單元之部分且該對記憶體之兩個浮閘共用一字線。
TW105106889A 2015-03-31 2016-03-07 用於在一快閃記憶體系統中抑制未經選取位元線之程式化的方法及設備 TWI597735B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562141082P 2015-03-31 2015-03-31
US15/048,707 US10134475B2 (en) 2015-03-31 2016-02-19 Method and apparatus for inhibiting the programming of unselected bitlines in a flash memory system
PCT/US2016/019112 WO2016160177A1 (en) 2015-03-31 2016-02-23 Method and apparatus for inhibiting the programming of unselected bitlines in a flash memory system

Publications (2)

Publication Number Publication Date
TW201638941A TW201638941A (zh) 2016-11-01
TWI597735B true TWI597735B (zh) 2017-09-01

Family

ID=55456963

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105106889A TWI597735B (zh) 2015-03-31 2016-03-07 用於在一快閃記憶體系統中抑制未經選取位元線之程式化的方法及設備

Country Status (7)

Country Link
US (1) US10134475B2 (zh)
EP (1) EP3278339B1 (zh)
JP (1) JP6759235B2 (zh)
KR (1) KR102114393B1 (zh)
CN (1) CN107430891B (zh)
TW (1) TWI597735B (zh)
WO (1) WO2016160177A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI684097B (zh) * 2018-09-18 2020-02-01 日商東芝記憶體股份有限公司 半導體記憶裝置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10600484B2 (en) * 2017-12-20 2020-03-24 Silicon Storage Technology, Inc. System and method for minimizing floating gate to floating gate coupling effects during programming in flash memory
US10827143B2 (en) * 2018-02-23 2020-11-03 Omnivision Technologies, Inc. CMOS image sensor clamping method with divided bit lines
US10910061B2 (en) * 2018-03-14 2021-02-02 Silicon Storage Technology, Inc. Method and apparatus for programming analog neural memory in a deep learning artificial neural network
US10797142B2 (en) * 2018-12-03 2020-10-06 Silicon Storage Technology, Inc. FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication
US10902921B2 (en) * 2018-12-21 2021-01-26 Texas Instruments Incorporated Flash memory bitcell erase with source bias voltage
US11682459B2 (en) 2020-05-13 2023-06-20 Silicon Storage Technology, Inc. Analog neural memory array in artificial neural network comprising logical cells and improved programming mechanism
US11863594B2 (en) 2021-01-07 2024-01-02 Samsung Electronics Co., Ltd. Electronic device and method for processing call request in electronic device
US11742025B2 (en) * 2021-05-17 2023-08-29 Macronix International Co., Ltd. Memory device and operation method thereof

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH029098A (ja) * 1988-06-27 1990-01-12 Nec Corp 読出専用半導体記憶装置
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US6128221A (en) * 1998-09-10 2000-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit and programming method for the operation of flash memories to prevent programming disturbances
US6219279B1 (en) * 1999-10-29 2001-04-17 Zilog, Inc. Non-volatile memory program driver and read reference circuits
TWI231938B (en) * 2001-07-06 2005-05-01 Halo Lsi Inc Bit line decoding scheme and circuit for dual bit memory with a dual bit selection
JP2003091996A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003091999A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003091998A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003091997A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
US6870770B2 (en) * 2001-12-12 2005-03-22 Micron Technology, Inc. Method and architecture to calibrate read operations in synchronous flash memory
EP1376676A3 (en) * 2002-06-24 2008-08-20 Interuniversitair Microelektronica Centrum Vzw Multibit non-volatile memory device and method
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6765825B1 (en) 2003-03-12 2004-07-20 Ami Semiconductor, Inc. Differential nor memory cell having two floating gate transistors
US7161844B2 (en) 2004-03-30 2007-01-09 Silicon Storage Technology, Inc. Method and apparatus for compensating for bitline leakage current
JP2005346819A (ja) * 2004-06-02 2005-12-15 Renesas Technology Corp 半導体装置
KR100594280B1 (ko) * 2004-06-23 2006-06-30 삼성전자주식회사 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법
US7227783B2 (en) * 2005-04-28 2007-06-05 Freescale Semiconductor, Inc. Memory structure and method of programming
US7269066B2 (en) * 2005-05-11 2007-09-11 Micron Technology, Inc. Programming memory devices
JP4855773B2 (ja) * 2005-12-26 2012-01-18 株式会社東芝 半導体記憶装置及びそのデータ読み出し方法
KR100725373B1 (ko) * 2006-01-20 2007-06-07 삼성전자주식회사 플래쉬 메모리 장치
JP2009529755A (ja) * 2006-03-16 2009-08-20 フリースケール セミコンダクター インコーポレイテッド 不揮発性メモリアレイ用のビット線電流発生器及び不揮発性メモリアレイ
US7598561B2 (en) * 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
US7480183B2 (en) * 2006-07-05 2009-01-20 Panasonic Corporation Semiconductor memory device, and read method and read circuit for the same
KR100822804B1 (ko) * 2006-10-20 2008-04-17 삼성전자주식회사 커플링 영향을 차단할 수 있는 플래시 메모리 장치 및 그프로그램 방법
US7573748B2 (en) 2007-01-12 2009-08-11 Atmel Corporation Column leakage compensation in a sensing circuit
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US7800159B2 (en) * 2007-10-24 2010-09-21 Silicon Storage Technology, Inc. Array of contactless non-volatile memory cells
US8072811B2 (en) 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array
JP2010079977A (ja) * 2008-09-25 2010-04-08 Toppan Printing Co Ltd 定電流型電源回路を有する不揮発性半導体メモリ装置
JP5306401B2 (ja) * 2011-03-24 2013-10-02 株式会社東芝 抵抗変化メモリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI684097B (zh) * 2018-09-18 2020-02-01 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI775025B (zh) * 2018-09-18 2022-08-21 日商鎧俠股份有限公司 半導體記憶裝置
TWI845995B (zh) * 2018-09-18 2024-06-21 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
JP6759235B2 (ja) 2020-09-23
KR20170131648A (ko) 2017-11-29
TW201638941A (zh) 2016-11-01
US10134475B2 (en) 2018-11-20
KR102114393B1 (ko) 2020-05-25
EP3278339A1 (en) 2018-02-07
WO2016160177A1 (en) 2016-10-06
US20160293260A1 (en) 2016-10-06
CN107430891B (zh) 2021-01-22
CN107430891A (zh) 2017-12-01
EP3278339B1 (en) 2020-04-22
JP2018517223A (ja) 2018-06-28

Similar Documents

Publication Publication Date Title
TWI597735B (zh) 用於在一快閃記憶體系統中抑制未經選取位元線之程式化的方法及設備
TWI604453B (zh) 虛擬接地非揮發性記憶體陣列
TWI613654B (zh) 記憶體單元及記憶體陣列
US9818484B2 (en) Systems, methods, and apparatus for memory cells with common source lines
US20190244669A1 (en) Array Of Three-Gate Flash Memory Cells With Individual Memory Cell Read, Program And Erase
US9443598B2 (en) Method for programming a non-volatile memory cell comprising a shared select transistor gate
EP1531493A2 (en) Flash memory array
US9368215B2 (en) Method for biasing an embedded source plane of a non-volatile memory having vertical select gates
KR20150121449A (ko) 불휘발성 메모리소자 및 그 동작방법
US20060098486A1 (en) P-channel nand flash memory and operating method thereof
US20050286303A1 (en) Floating-gate MOS transistor with double control gate