TWI775025B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種可抑制電路面積及配線面積増加之半導體記憶裝置。 一實施形態之半導體記憶裝置具備：第1至第4平面，其等各自包含複數個區塊；第1及第2信號線，其等分別與第1及第2平面連接；第1及第2匯流排，其等分別與第1及第3平面、以及第2及第4平面共通連接；及控制電路，其構成為使用第1及第2信號線，可相互獨立地選擇第1及第2平面，且於接收到包含第1及第2位址之第1命令時，執行同步處理。控制電路於同步處理中，一邊經由第1匯流排將第1位址傳送至第1及第3平面，一邊經由第2匯流排將第2位址傳送至第2及第4平面，且一邊使用第1信號線，選擇第1平面內之基於被傳送之第1位址之第1區塊，一邊使用第2信號線，選擇第2平面內之基於第2位址之第2區塊。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置之NAND型快閃記憶體已經眾所周知。
實施形態提供一種可抑制電路面積及配線面積増加之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1平面、第2平面、第3平面、及第4平面，其等各自包含記憶胞陣列，此處，上述記憶胞陣列包含各自具有複數個記憶胞之複數個區塊；第1信號線，其與上述第1平面連接；第2信號線，其與上述第2平面連接；第1位址匯流排，其與上述第1平面及上述第3平面共通連接；第2位址匯流排，其與上述第2平面及上述第4平面共通連接，且與上述第1位址匯流排不同；及控制電路，其構成為使用上述第1信號線及上述第2信號線，可相互獨立地選擇上述第1平面及上述第2平面，當接收到包含第1位址及第2位址之第1命令集後，執行使上述第1平面及上述第2平面同步之同步處理。上述控制電路構成為於上述同步處理中，一邊經由上述第1位址匯流排將上述第1位址傳送至上述第1平面及上述第3平面，一邊經由上述第2位址匯流排將上述第2位址傳送至上述第2平面及上述第4平面，且一邊使用上述第1信號線，選擇上述第1平面內之基於上述被傳送之第1位址之上述複數個區塊中之第1區塊，一邊使用上述第2信號線，選擇上述第2平面內之基於上述被傳送之第2位址之上述複數個區塊中之第2區塊。
以下，參照圖式，對實施形態進行說明。再者，於以下之說明中，對於具有同一功能及構成之構成要素，標註共通之參照符號。又，於區別具有共通之參照符號之複數個構成要素之情形時，對該共通之參照符號標註下標進行區別。再者，對於複數個構成要素無需特別區別之情形時，該複數個構成要素中，僅標註共通之參照符號，而不標註下標。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。
1.1 關於構成 首先，對第1實施形態之半導體記憶裝置之構成進行說明。
1.1.1 關於記憶系統之整體構成 圖1係表示包含第1實施形態之半導體記憶裝置之記憶系統之構成一例之方塊圖。記憶系統1係例如與外部之未圖示主機機器進行通信。記憶系統1保持來自主機機器(未圖示)之資料，又，將資料讀出至主機機器。
如圖1所示，記憶系統1具備記憶體控制器10及半導體記憶裝置(NAND快閃記憶體)20。記憶體控制器10從主機機器接收命令，基於接收到之命令控制半導體記憶裝置20。具體而言，記憶體控制器10將由主機機器指示寫入之資料寫入至半導體記憶裝置20，並將由主機機器指示讀出之資料從半導體記憶裝置20讀出，發送至主機機器。記憶體控制器10藉由NAND匯流排而與半導體記憶裝置20連接。半導體記憶裝置20具備複數個記憶胞，非揮發地記憶資料。
NAND匯流排係對於遵循NAND介面之信號/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞各自經由個別之信號線進行收發。信號/CE係用以將半導體記憶裝置20賦能之信號。信號CLE係對半導體記憶裝置20通知於信號CLE為“H(High)”位準期間流入至半導體記憶裝置20之信號I/O＜7：0＞為命令。信號ALE係對半導體記憶裝置20通知於信號ALE為“H”位準期間流入至半導體記憶裝置20之信號I/O＜7：0＞為位址。信號/WE指示將於信號/WE為“L(Low)”位準期間流入至半導體記憶裝置20之信號I/O＜7：0＞擷取至半導體記憶裝置20。信號/RE指示將信號I/O＜7：0＞輸出至半導體記憶裝置20。信號/WP對半導體記憶裝置20指示禁止資料寫入及抹除。信號/RB表示半導體記憶裝置20係就緒狀態(接收來自外部之命令之狀態)抑或是忙碌狀態(不接受來自外部之命令之狀態)。信號I/O＜7：0＞係例如8位元之信號。信號I/O＜7：0＞係於半導體記憶裝置20與記憶體控制器10之間進行收發之資料之實體，包括命令CMD、位址ADD、及資料DAT。資料DAT包括寫入資料及讀出資料。
1.1.2 關於控制器之構成 接著使用圖1，對第1實施形態之記憶系統之控制器進行說明。記憶體控制器10包含處理器(CPU：Central Processing Unit)11、內建記憶體(RAM：Random Access Memory)12、ECC(Error Check and Correction，檢錯與糾錯)電路13、NAND介面電路14、緩衝記憶體15、及主機介面電路16。
處理器11控制記憶體控制器10整體之動作。處理器11回應例如從主機機器接收之資料之讀出命令，對半導體記憶裝置20發佈基於NAND介面之讀出命令。該動作對於寫入及抹除亦情況相同。又，處理器11具有對於來自半導體記憶裝置20之讀出資料執行各種運算之功能。
內建記憶體12係例如DRAM(Dynamic RAM)等半導體記憶體，被用作處理器11之作業區域。內建記憶體12保持用以管理半導體記憶裝置20之韌體、及各種管理表格等。
ECC電路13進行錯誤檢測及錯誤校正處理。更具體而言，於資料寫入時，基於從主機機器接收之資料，於每個某一數量之資料組中產生ECC碼。又，於資料讀出時，基於ECC碼將ECC解碼，檢測有無錯誤。繼而，於檢測到錯誤時，確定其位元之位置，將錯誤校正。
NAND介面電路14經由NAND匯流排而與半導體記憶裝置20連接，負責與半導體記憶裝置20之通信。NAND介面電路14藉由處理器11之指示，將命令CMD、位址ADD、及寫入資料發送至半導體記憶裝置20。又，NAND介面電路14從半導體記憶裝置20接收讀出資料。
緩衝記憶體15暫時地保持記憶體控制器10從半導體記憶裝置20及主機機器接收之資料等。緩衝記憶體15例如被用作暫時地保持來自半導體記憶裝置20之讀出資料、及對讀出資料之運算結果等之記憶區域。
主機介面電路16係與主機機器，負責與主機機器之通信。主機介面電路16將例如從主機機器接收之命令及資料分別傳送至處理器11及緩衝記憶體15。
1.1.3 關於半導體記憶裝置之構成 其次，對第1實施形態之半導體記憶裝置之構成例進行說明。
圖2係表示第1實施形態之半導體記憶裝置之構成一例之方塊圖。如圖2所示，半導體記憶裝置20具有：核心部21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器25、電壓產生電路26、及驅動裝置27。
核心部21包含例如16個平面PB(PB0、PB1、...、PB15)。16個平面PB分別分類為4個群GRP。於圖2之例中，例如平面PB0～PB3、平面PB4～PB7、平面PB8～PB11、及平面PB12～PB15分別分類為群GRP0～GRP3。可使同一群GRP內之複數個平面PB可相互同步地動作，亦可使各平面PB相互獨立地動作。
各平面PB以包含複數個記憶胞電晶體(未圖示)之區塊(未圖示)為單位進行上述各種動作。具體而言，例如各平面PB對於某一區塊內之一部分記憶胞電晶體進行資料之寫入動作、及資料之讀出動作，且對於某一區塊內之所有記憶胞電晶體，進行被寫入資料之抹除動作。再者，本實施形態中之平面PB0～PB15各自除非特別記載，均具有同等之構成。對於平面PB之構成之詳情隨後描述。
輸入輸出電路22係與記憶體控制器10收發信號I/O＜7：0＞。輸入輸出電路22將信號I/O＜7：0＞中之命令CMD及位址ADD傳送至暫存器24。又，輸入輸出電路22係與核心部21收發寫入資料及讀出資料(資料DAT)。
邏輯控制電路23從記憶體控制器10接收信號/CE、CLE、ALE、/WE、/RE、及/WP。又，邏輯控制電路23將信號/RB傳送至記憶體控制器10，對外部通知半導體記憶裝置20之狀態。
暫存器24保持命令CMD及位址ADD。位址ADD包含可個別地識別平面PB之平面位址、及可個別地識別平面PB內之區塊之區塊位址。暫存器24將例如該位址ADD及命令CMD傳送至定序器25。
定序器25接收包含命令CMD及位址ADD之命令集，按照基於已接收之命令集之序列，控制半導體記憶裝置20之整體。定序器25例如藉由輸出控制信號CNT，而同步地控制複數個平面PB中分類至特定群GRP中之平面PB，執行資料之讀出動作、寫入動作、或抹除動作等。
電壓產生電路26基於來自定序器25之指示，產生資料之寫入動作、讀出動作、及抹除動作等所需之電壓。電壓產生電路26將產生之電壓供給至驅動裝置27。
驅動裝置27包含複數個驅動器，且基於來自暫存器24之位址，將來自電壓產生電路26之各種電壓供給至核心部21。
1.1.4 關於暫存器及定序器之構成 繼而，對第1實施形態之半導體記憶裝置之暫存器及定序器之構成進行說明。
圖3係用以說明第1實施形態之半導體記憶裝置之暫存器及定序器之構成之方塊圖。圖3中，基於輸入至暫存器24之命令集(命令CMD及位址ADD)，模式性表示從定序器25輸出之控制信號CNT(信號PB＿CNT＜15：0＞及BLKADD＿BUS＜3：0＞)。
如圖3所示，暫存器24包含命令暫存器241、平面位址暫存器242＜15：0＞、及區塊位址暫存器243＜3：0＞。定序器25包含平面控制信號產生電路251、及區塊位址信號產生電路252。
命令暫存器241具備從輸入輸出電路22接收到命令CMD後，暫時地保持該命令CMD之功能。
平面位址暫存器242＜15：0＞具有例如可保持16位元之記憶區域，各位元對應於核心部21內之平面PB。即，平面位址暫存器242＜k＞(0≦k≦15)具備暫時地保持從輸入輸出電路22收到表示平面PBk之平面位址PBADD之內容之功能。
區塊位址暫存器243＜3：0＞具有例如可暫時地保持從輸入輸出電路22收到之區塊位址BLKADD中之4個區塊位址BLKADD之功能。
命令暫存器241、平面位址暫存器242＜15：0＞、及區塊位址暫存器243＜3：0＞根據定序器25之請求，將所保持之信息向定序器25送出。
平面控制信號產生電路251基於暫存器24中保持之信息，產生信號PB＿CNT＜15：0＞，並將該信號PB＿CNT＜15：0＞輸出。信號PB＿CNT＜15：0＞係例如各自輸出至與1個平面PB對應之16條信號線之信號，且包含指示將哪個平面PB激活(active)之信息。
區塊位址信號產生電路252基於暫存器24中保持之信息，產生信號BLKADD＿BUS＜3：0＞，並將該信號BLKADD＿BUS＜3：0＞輸出。信號BLKADD＿BUS＜3：0＞係分別輸出至4條位址匯流排之信號，信號BLKADD＿BUS＜3：0＞分別與例如不同於上述群GRP且包含複數個平面PB之組PSET(未圖示)對應。信號BLKADD＿BUS＜3：0＞包括激活之平面PB中與動作對象之區塊對應之區塊位址BLKADD。再者，輸出信號BLKADD＿BUS＜3：0＞之4條位址匯流排各自包含複數條信號線，且採取藉由該複數條信號線確定特定之區塊位址BLKADD之構成。
圖4係用以說明第1實施形態之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。
如圖4所示，信號PB＿CNT＜15：0＞分別被輸入至對應之平面PB。於圖4之例中，表示信號PB＿CNT＜k＞被輸入至平面PBk之情形。又，信號BLKADD＿BUS＜3：0＞各自輸入至對應之組PSET(PSET0～PSET3)。更具體而言，例如，信號BLKADD＿BUS＜0＞共通地輸入至包含平面PB0、PB4、PB8、及PB12之組PSET0，信號BLKADD＿BUS＜1＞共通地輸入至包含平面PB1、PB5、PB9、及PB13之組PSET1。又，信號BLKADD＿BUS＜2＞共通地輸入至包含平面PB2、PB6、PB10、及PB14之組PSET2，信號BLKADD＿BUS＜3＞共通地輸入至包含平面PB3、PB7、PB11、及PB15之組PSET3。
1.1.5 關於平面之構成 繼而，對第1實施形態之半導體記憶裝置之平面之構成進行說明。
圖5係表示第1實施形態之半導體記憶裝置之平面之構成一例之方塊圖。圖5中，作為一例表示了平面PB0，但其他平面PB亦具有同等之構成。
如圖5所示，平面PB0包含記憶胞陣列211、列解碼器212、及感測放大器模組213。
記憶胞陣列211具有複數個區塊BLK(BLK0、BLK1、...)。再者，平面PB0以外之平面PB亦與平面PB0相同地包含與區塊位址BLKADD對應之區塊BLK。於不同之平面PB間被分配相同之區塊位址BLKADD之區塊BLK彼此藉由確定平面位址PBADD而區別。區塊BLK包含與字線及位元線建立關聯之複數個非揮發性記憶胞電晶體(未圖示)。區塊BLK成為例如資料之抹除單位，同一區塊BLK內之資料被一次性抹除。各區塊BLK具備複數個字串單元SU(SU0、SU1、...)。各字串單元SU具備複數個NAND字串NS。再者，記憶胞陣列211內之區塊數、1個區塊BLK內之字串單元數、1個字串單元SU內之NAND字串數設定為任意數。
列解碼器212基於暫存器24中保持之位址ADD中之區塊位址BLKADD，選擇區塊BLK等。繼而，對被選擇之區塊BLK，經由列解碼器212傳送來自驅動裝置27之電壓。
感測放大器模組213於資料讀出時，藉由感測記憶胞電晶體之閾值電壓而將資料讀出，並傳送至輸入輸出電路22。感測放大器模組213於資料寫入時，經由位元線將被寫入之寫入資料傳送至記憶胞電晶體。又，感測放大器模組213從暫存器24收取位址ADD中之行位址，並將基於該行位址之行之資料輸出。
1.1.6 關於記憶胞陣列之構成 繼而，對第1實施形態之半導體記憶裝置之記憶胞陣列之構成進行說明。圖6係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖之一例。圖6中，表示記憶胞陣列211中之1個區塊BLK之電路圖。
如圖6所示，各字串單元SU包含NAND字串NS之集合。NAND字串NS各自具有例如8個記憶胞電晶體MT(MT0～MT7)、選擇電晶體ST1、及選擇電晶體ST2。再者，1個NAND字串NS中所含之記憶胞電晶體MT之個數不限於8個，亦可為16個、32個、64個、96個、128個等，此數字並無限定。記憶胞電晶體MT具備包含控制閘極與電荷儲存層之積層閘極。各記憶胞電晶體MT串列連接於選擇電晶體ST1及ST2之間。再者，以下說明中所謂『連接』亦包括夾層有另外之可導電要素之情形。
於某一區塊BLK中，字串單元SU0～SU3之選擇電晶體ST1之閘極分別與選擇閘極線SGD0～SGD3連接。又，區塊BLK內之所有字串單元SU之選擇電晶體ST2之閘極與選擇閘極線SGS共通連接。同一區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別與字線WL0～WL7連接。即，相同位址之字線WL與同一區塊BLK內之所有字串單元SU共通連接，選擇閘極線SGS與同一區塊BLK內之所有字串單元SU共通連接。另一方面，選擇閘極線SGD僅與同一區塊BLK內之1個字串單元SU連接。
又，記憶胞陣列211內矩陣狀配置之NAND字串NS中處於同一列之NAND字串NS之選擇電晶體ST1之另一端與m條位元線BL(BL0～BL(m－1)(m為自然數))之任一位元線連接。又，位元線BL遍佈複數個區塊BLK，與同一行NAND字串NS共通連接。
又，選擇電晶體ST2之另一端與源極線CELSRC連接。源極線CELSRC遍佈複數個區塊BLK，與複數個NAND字串NS共通連接。
如上所述，資料抹除係對例如位於同一區塊BLK內之記憶胞電晶體MT一次性進行。與此相對，資料之讀出動作及寫入動作可對任一區塊BLK之任一字串單元SU中與任一字線WL共通連接之複數個記憶胞電晶體MT之每一個記憶胞電晶體MT一次性進行。如此地於1個字串單元SU中共享字線WL之記憶胞電晶體MT之組被稱為例如單元單位CU。即，單元單位CU係可一次性執行寫入動作、或讀出動作之記憶胞電晶體MT之組。
再者，1個記憶胞電晶體MT可保持例如複數個位元資料。又，於同一單元單位CU中，將記憶胞電晶體MT各自於同位之位元中保持之1位元之集合稱為「頁面」。即，所謂「頁面」亦可定義為同一單元單位CU內之記憶胞電晶體MT之組中形成之記憶空間之一部分。
1.1.7 關於列解碼器之構成 繼而，對第1實施形態之半導體記憶裝置之列解碼器之構成進行說明。圖7係用以說明第1實施形態之半導體記憶裝置之列解碼器之構成之電路圖。圖7中，以一例表示與圖5中所示之平面PB0對應之列解碼器212之構成。
再者，於以下說明中，將成為寫入動作、讀出動作、及抹除動作等各種動作之動作對象之區塊BLK稱為「選擇區塊BLK」，將選擇區塊BLK以外之區塊BLK稱為「非選擇區塊BLK」。同樣地，於以下說明中，有時對於成為各種動作之動作對象之構成要素，於前置處標註「選擇」字樣，對於非動作對象之構成要素，於前置處標註「非選擇」字樣，分別加以區別。
如圖7所示，列解碼器212包含複數個傳送開關群51(51A、51B、...)、及複數個區塊解碼器52(52A、52B、...)。
1個傳送開關群51及1個區塊解碼器52被分配給例如1個區塊BLK。於圖7之例中，傳送開關群51A及區塊解碼器52A被分配給區塊BLK0，傳送開關群51B及區塊解碼器52B被分配給區塊BLK1。
傳送開關群51包含例如13個傳送電晶體TTr(TTr0～TT12)。
傳送電晶體TTr0～TTr7分別將從驅動裝置27供給至配線CG(CG0～CG7)之電壓傳送至選擇區塊BLK之字線WL0～WL7。傳送電晶體TTr0～TTr7分別包含與對應之區塊BLK之字線WL0～WL7連接之第1端、與配線CG0～CG7連接之第2端、及與節點BLKSEL共通連接之閘極。
傳送電晶體TTr8～TTr11分別將從驅動裝置27供給至配線SGDL(SGDL0～SGDL3)之電壓傳送至選擇區塊BLK之選擇閘極線SGD0～SGD3。傳送電晶體TTr8～TTr11分別包含與對應之區塊BLK之選擇閘極線SGD0～SGD3連接之第1端、與配線SGDL0～SGDL3連接之第2端、及與節點BLKSEL共通連接之閘極。
傳送電晶體TTr12將從驅動裝置27供給至配線SGSL之電壓傳送至選擇區塊BLK之選擇閘極線SGS。傳送電晶體TTr12包含與對應之區塊BLK之選擇閘極線SGS連接之第1端、與配線SGSL連接之第2端、及與節點BLKSEL連接之閘極。
平面PB0內之區塊解碼器52中，被共通地輸入例如信號PB＿CNT＜0＞、及BLKADD＿BUS＜0＞。區塊解碼器52於自身之平面PB為選擇平面PB之情形時被激活，於自身之平面PB為非選擇平面PB之情形時成為非激活。繼而，選擇平面PB之區塊解碼器52於資料之寫入動作、讀出動作、及抹除動作等時，將從暫存器24接收之信號BLKADD＿BUS＜0＞解碼。
區塊解碼器52於解碼之結果，判定與該區塊解碼器52對應之區塊BLK為選擇區塊BLK之情形時，將“H”位準之信號輸出至節點BLKSEL。輸出至節點BLKSEL之信號將傳送電晶體TTr0～TTr12以“H”位準設為接通狀態，以“L”位準設為斷開狀態。
因此，選擇平面PB內之列解碼器212中與選擇區塊BLK對應之傳送開關群51係傳送電晶體TTr0～TTr12可成為接通狀態。藉此，於選擇平面PB內之選擇區塊BLK中，字線WL0～WL7分別與配線CG0～CG7連接，選擇閘極線SGD0～SGD3分別與配線SGDL0～SGDL3連接，選擇閘極線SGS與配線SGSL連接。
另一方面，選擇平面PB之區塊解碼器52於判定對應之區塊BLK不是選擇區塊BLK之情形時，將“L”位準之信號輸出至節點BLKSEL。
因此，選擇平面PB內之列解碼器212中與非選擇區塊BLK對應之傳送開關群51係傳送電晶體TTr0～TTr12可成為斷開狀態。藉此，於選擇平面PB內之非選擇區塊BLK中，字線WL與配線CG電性切斷，選擇閘極線SGD及SGS分別與配線SGDL及SGSL電性切斷。
又，非選擇平面PB之區塊解碼器52不取決於對應之區塊BLK為選擇區塊BLK抑或是非選擇區塊BLK地成為非激活，將“L”位準之信號輸出至節點BLKSEL。
因此，非選擇平面PB內之列解碼器212之傳送開關群51係傳送電晶體TTr0～TTr12可成為斷開狀態。藉此，於非選擇平面PB內之所有區塊BLK中，字線WL與配線CG電性切斷，選擇閘極線SGD及SGS分別與配線SGDL及SGSL電性切斷。
驅動裝置27按照從暫存器24接收之位址ADD，對配線CG、SGDL、及SGSL供給電壓。配線CG、SGDL、及SGSL將從驅動裝置27供給之各種電壓對傳送開關群51A、51B、...分別傳送。即，從驅動裝置27供給之電壓經由與選擇區塊BLK對應之傳送開關群51內之傳送電晶體TTr0～TTr12，傳送至選擇區塊BLK內之字線WL、選擇閘極線SGD及SGS。
圖8係用以說明第1實施形態之半導體記憶裝置之區塊解碼器之構成之電路圖。圖8中，表示圖7中所示之平面PB0內之區塊解碼器52之構成之一例。
如圖8所示，區塊解碼器52包含邏輯電路LC1及AND1、以及位準偏移器LS。
邏輯電路LC1包括藉由複數條信號線供給信號BLKADD＿BUS＜0＞之輸入端、及與邏輯電路AND1之第1輸入端連接之輸出端。邏輯電路LC1具有相應於對應之區塊BLK而於每一區塊解碼器52中不同之構成。
具體而言，例如，與區塊BLK0對應之區塊解碼器52A內之邏輯電路LC1構成為當從信號BLKADD＿BUS＜0＞被供給區塊BLK0之區塊位址BLKADD之後，將“H”位準之信號輸出至所有之輸出端。又，區塊解碼器52A內之邏輯電路LC1構成為當從信號BLKADD＿BUS＜0＞被供給區塊BLK0以外之區塊位址BLKADD之後，將“L”位準之信號輸出到至少1個輸出端。
又，例如與區塊BLK1對應之區塊解碼器52B內之邏輯電路LC1構成為當從信號BLKADD＿BUS＜0＞被供給區塊BLK1之區塊位址BLKADD之後，將“H”位準之信號輸出至所有輸出端。又，區塊解碼器52B內之邏輯電路LC1構成為當從信號BLKADD＿BUS＜0＞被供給區塊BLK1以外之區塊位址BLKADD之後，將“L”位準之信號輸出到至少1個輸出端。
於以下之說明中，將邏輯電路LC1於所有之輸出端中輸出“H”位準信號之情形亦稱為「區塊位址BLKAD D命中邏輯電路LC1(或區塊解碼器52)」。
邏輯電路AND1係包含與邏輯電路LC1之輸出端連接之第1輸入端、被供給信號PB＿CNT＜0＞之第2輸入端、及與位準偏移器LS之輸入端連接之輸出端之邏輯積(AND)電路。邏輯電路AND1於第1輸入端及第2輸入端全部被輸入“H”位準之情形時，輸出“H”位準，於第1輸入端及第2輸入端中之至少1個中被輸入“L”位準之情形時，輸出“L”位準。信號PB＿CNT＜0＞例如於對應之平面PB0為選擇平面PB之情形時成為“H”位準，於對應之平面PB0為非選擇平面PB之情形時成為“L”位準。
位準偏移器LS於輸入端中被輸入“H”位準信號之後，將該輸入之信號放大，將所得之“H”位準信號輸出至節點BLKSEL。又，位準偏移器LS構成為於輸入端被輸入如“L”位準信號後，將“L”位準信號輸出至節點BLKSEL。
因以如上方式構成，與平面PB0之區塊BLK對應之區塊解碼器52於選擇平面PB0，且信號BLKADD＿BUS＜0＞命中之情形時，若未將“H”位準信號命中，則可將“L”位準信號分別輸出至節點BLKSEL。又，與平面PB0之區塊BLK對應之區塊解碼器52於平面PB0為非選擇或信號BLKADD＿BUS＜0＞未命中之情形時，可將“L”位準之信號輸出至節點BLKSEL。
1.2 關於複數個平面之同步動作 繼而，對第1實施形態之半導體記憶裝置中之複數個平面之同步動作進行說明。
1.2.1 關於命令序列 圖9係用以說明第1實施形態之半導體記憶裝置中之複數個平面之同步動作之命令序列。圖9中，作為一例，示出同步地控制平面PB0～PB15中之群GRP0中所含之平面PB0～PB3之情形時之命令序列。
如圖9所示，首先，記憶體控制器10發佈對平面PB0之命令集，並發送至半導體記憶裝置20。
更具體而言，記憶體控制器10發佈命令“XXh”，並發送至半導體記憶裝置20。命令“XXh”係例如指定成為來自半導體記憶裝置20之資料之讀出動作、或對半導體記憶裝置20之資料之寫入動作等各種動作之對象之位址ADD時發佈之命令。
記憶體控制器10係遍及例如5個週期發佈位址ADD，並發送至半導體記憶裝置20。該位址ADD包含平面PB0之平面位址PBADD、及平面PB0中選擇之區塊BLK之區塊位址BLKADD(以下，亦稱為平面PB0用之區塊位址BLKADD)。再者，位址ADD不限於5個週期，亦可藉由任意週期數進行發佈。
記憶體控制器10發佈命令“YYh”，並發送至半導體記憶裝置20。藉由命令“YYh”，定序器25將信號/RB設為“L”位準，將剛才接收之命令集儲存於暫存器24。更具體而言，平面PB0被選擇之內容之信息、及平面PB0用之區塊位址BLKADD分別被儲存於平面位址暫存器242＜0＞及區塊位址暫存器243＜0＞。命令集之儲存完成後，定序器25將信號/RB設為“H”位準，將半導體記憶裝置20為就緒狀態通知記憶體控制器10。再者，於上述命令序列指示之動作為寫入動作之情形時，記憶體控制器10例如於命令“YYh”(或以後說明之命令“ZZh”)之前，將該寫入動作時寫入至半導體記憶裝置20之資料發送至半導體記憶裝置20。
繼而，記憶體控制器10發佈對平面PB1之命令集(即，命令“XXh”、遍及5個週期之位址ADD、及命令“YYh”)，並發送至半導體記憶裝置20。此處，該位址ADD包含平面PB1之平面位址PBADD、及平面PB1用之區塊位址BLKADD。定序器25將信號/RB設為“L”位準，平面PB1被選擇之內容之信息、及平面PB1用之區塊位址BLKADD分別儲存於平面位址暫存器242＜1＞及區塊位址暫存器243＜1＞。命令集之儲存完成後，定序器25將信號/RB設為“H”位準，將半導體記憶裝置20為就緒狀態通知記憶體控制器10。
繼而，記憶體控制器10發佈對平面PB2之命令集(即，命令“XXh”、遍及5個週期之位址ADD、及命令“YYh”)，並發送至半導體記憶裝置20。此處，該位址ADD包含平面PB2之平面位址PBADD、及平面PB2用之區塊位址BLKADD。定序器25將信號/RB設為“L”位準，將平面PB2被選擇之內容之信息、及平面PB2用之區塊位址BLKADD分別儲存於平面位址暫存器242＜2＞及區塊位址暫存器243＜2＞。命令集之儲存完成後，定序器25將信號/RB設為“H”位準，將半導體記憶裝置20為就緒狀態通知記憶體控制器10。
繼而，記憶體控制器10發佈對平面PB3之命令集(即，命令“XXh”、遍及5個週期之位址ADD、及命令“ZZh”)，並發送至半導體記憶裝置20。此處，該位址ADD包含平面PB3之平面位址PBADD、及平面PB3用之區塊位址BLKADD。定序器25將信號/RB設為“L”位準，將平面PB3被選擇之內容之信息、及平面PB3用之區塊位址BLKADD分別儲存於平面位址暫存器242＜3＞及區塊位址暫存器243＜3＞。又，於接收到命令“ZZh”之後，定序器25基於命令集之儲存完成後儲存於暫存器24中之命令CMD及位址ADD之信息，使平面PB0～PB3之動作同步地執行。當該動作結束後，定序器25將信號/RB設為“H”位準，將半導體記憶裝置20為就緒狀態通知記憶體控制器10。
以上，平面PB0～PB3之同步動作結束。
再者，於上述同步動作為寫入動作之情形時，例如命令“80h”、“11h”、及“10h”分別可相當於命令“XXh”、“YYh”、及“ZZh”。又，於上述同步動作為讀出動作之情形時，例如命令“00h”、“32h”、及“30h”可相當於命令“XXh”、“YYh”、及“ZZh”。但，該命令之具體例僅為例示，並不限於此。
再者，對平面PB0～PB3設定之區塊位址BLKADD可分別不同。即，平面PB0～PB3可相互同步地執行對相互不同之區塊BLK之動作。
1.2.2 關於時序圖 圖10係用以說明第1實施形態之半導體記憶裝置中之複數個平面之同步動作之時序圖。圖10中，示出根據圖9中所示之命令序列於定序器25中產生之控制信號CNT之一例。
如圖10所示，於時刻T1中，區塊位址信號產生電路252產生分別包含平面PB0用之區塊位址BLKADD～平面PB3用之區塊位址BLKADD之信號BLKADD＿BUS＜0＞～BLKADD＿BUS＜3＞。產生之信號BLKADD＿BUS＜0＞～BLKADD＿BUS＜3＞分別傳送至各自包含4個平面PB之組PSET0～PSET3。
例如，平面PB0用之區塊位址BLKADD傳送至組PSET0內之平面PB0、PB4、PB8、及PB12各自之中。此處，根據區塊位址BLKADD其本身，可確定各平面中之區塊，但無法判別哪一個平面設為對象。因此，平面PB0用之區塊位址BLKADD命中組PSET0內之平面PB0、PB4、PB8、及PB12各自中之對應之區塊解碼器52。然而，於時刻T1中，因信號PB＿CNT＜15：0＞為“L”位準，故平面PB0用之區塊位址BLKADD所命中之任一個區塊解碼器52，皆不會將“H”位準信號輸出至節點BLKSEL。上述動作對於其他組PSET1～PSET3亦情況相同。
繼而，於時刻T2中，平面控制信號產生電路251將信號PB＿CNT＜3：0＞設為“H”位準。信號PB＿CNT＜3：0＞中供給至組PSET0內之信號，僅為與平面PB0連接之信號PB＿CNT＜0＞。藉此，組PSET0內之平面PB0、PB4、PB8、及PB12中，僅設於平面PB0內之區塊解碼器52之邏輯電路AND1輸出“H”位準。因此，平面PB0中之選擇區塊BLK成為選擇狀態，執行特定之動作。同樣地，僅藉由剩餘之信號PB＿CNT＜3：1＞分別設置於組PSET1內之平面PB1、組PSET2內之平面PB2、及組PSET3內之平面PB3內之區塊解碼器52之邏輯電路AND1，輸出“H”位準。因此，平面PB1～PB3中之選擇區塊BLK成為選擇狀態，與平面PB0同步地執行特定之動作。
繼而，於時刻T3中，平面控制信號產生電路251將信號PB＿CNT＜3：0＞設為“L”位準。藉此，平面PB0～PB3中之選擇區塊BLK成為非選擇狀態，同步動作之執行期間結束。
繼而，於時刻T4中，區塊位址信號產生電路252結束平面PB0～PB3用之區塊位址BLKADD之傳送。以上，複數個平面之同步動作結束。
1.3 本實施形態之效果 根據第1實施形態，可抑制能夠使複數個平面PB同步地動作之半導體記憶裝置之電路面積及配線面積之增加。對於本效果，以下進行說明。
包含複數個平面PB0～PB15之記憶胞陣列211中，經由4條信號線被供給信號BLKADD＿BUS＜3：0＞。信號BLKADD＿BUS＜3：0＞分別被供給至平面PB之組PSET0～PSET3。又，定序器25可使用信號PB＿CNT＜15：0＞，相互獨立地選擇平面PB0～PB15。當定序器25於收到命令集(命令“XXh”、位址ADD、及命令“YYh”之組、以及命令“XXh”、位址ADD、及命令“ZZh”之組)時，對特定之群GRP內之平面PB，執行同步動作。即，定序器25經由信號BLKADD＿BUS＜3：0＞，將平面PB0～PB3用之區塊位址BLKADD分別同時地傳送至平面PB0～PB3，使用信號PB＿CNT＜3：0＞，同時地選擇平面PB0～PB3。藉此，可減少用於供給信號BLKADD＿BUS之信號線之條數、及區塊位址暫存器243之大小。
補充而言，根據抑制與記憶胞電晶體MT連接之位元線BL或字線WL等配線之容量之觀點，將記憶胞陣列211分割為複數個平面PB。一般而言，該等複數個平面PB設計為可使所有之平面PB同步地動作。然而，於伴隨記憶容量增加，平面PB數增加之後，用於將同步動作所需之控制信號CNT供給至各平面PB之信號線之條數增加，且保持各平面PB用之區塊位址BLKADD之區塊位址暫存器243之數量亦增加。
具體而言，於第1實施形態中，已就一邊同時地傳送複數個平面PB用之區塊位址BLKADD，一邊與該傳送同時地執行同步動作之構成進行了說明。於如此構成之情形時，第1比較例中，可將信號BLKADD＿BUS對於16個平面PB，藉由16條信號線個別地供給至各平面PB。又，區塊位址暫存器243可構成為能夠保持16個區塊位址BLKADD。因此，第1比較例中，存在定序器25及暫存器24之電路面積及配線面積臃腫化，對設計造成之負荷增大之可能性。
與此相對，於第1實施形態中，對於記憶胞陣列211內之(例如16個)平面數，抑制了可同步動作之平面數(例如4個)。藉此，可將供給信號BLKADD＿BUS之條數從16條減少到4條，並且將區塊位址暫存器243之個數從相當於16個區塊位址BLKADD減少到4個。因此，可抑制電路面積及配線面積增加。
1.4 變化例 再者，於第1實施形態中，就對於相互同步地執行動作之複數個平面PB，分別個別地分配應選擇之區塊位址BLKADD之情形進行了說明，但不限於此。例如，亦可將複數個平面PB視為虛擬之1個虛擬平面，對該1個虛擬平面，共通地分配應選擇之區塊位址BLKADD。繼而，亦可設定複數個如此之虛擬平面，使該複數個虛擬平面相互同步地執行動作。於以下說明中，對於與第1實施形態同等之構成及動作，為簡單起見而省略說明，主要對與第1實施形態不同之構成及動作進行說明。
1.4.1 關於暫存器及定序器之構成 圖11係用以說明第1實施形態之變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。圖11對應於第1實施形態中說明之圖4。
如圖11所示，平面PB0～PB15分類為4個虛擬平面IPB(IPB0～IPB3)。即，虛擬平面IPB0包含平面PB0～PB3，虛擬平面IPB1包含平面PB4～PB7，虛擬平面IPB2包含平面PB8～PB11，虛擬平面IPB3包含平面PB12～PB15。虛擬平面IPB構成為藉由將各種信號線如下所示地連接，而可虛擬地如1個平面PB般動作。
即，信號BLKADD＿BUS＜3：0＞分別輸入至各自對應之虛擬平面IPB0～IPB3。更具體而言，例如信號BLKADD＿BUS＜0＞共通地輸入至虛擬IPB0內之平面PB0～PB3，信號BLKADD＿BUS＜1＞共通地輸入至虛擬IPB1內之平面PB4～PB7，信號BLKADD＿BUS＜2＞共通地輸入至虛擬IPB2內之平面PB8～PB11，信號BLKADD＿BUS＜3＞共通地輸入至虛擬IPB3內之平面PB12～PB15。
再者，與圖4之情形同樣地，信號PB＿CNT＜k＞被輸入至平面PBk。
1.4.2 關於複數個平面之同步動作 繼而，對第1實施形態之變化例之半導體記憶裝置中之複數個平面之同步動作進行說明。圖12係用以說明第1實施形態之變化例之半導體記憶裝置中之複數個平面之同步動作之命令序列。圖12對應於第1實施形態中之圖9。
如圖12所示，本變化例中之複數個平面之同步動作之命令序列係從記憶體控制器10發佈之位址ADD不同於圖9之情形。
即，記憶體控制器10發佈對虛擬平面IPB0之命令集(即，命令“XXh”、遍及5個週期之位址ADD、及命令“YYh”)，並發送至半導體記憶裝置20。此處，該位址ADD包含可共通地選擇虛擬平面IPB0內之平面PB0～PB3之平面位址PBADD(以下，稱為虛擬平面IPB0用之平面位址PBADD)、及虛擬平面IPB0內之平面PB0～PB3中共通地選擇之區塊BLK之區塊位址BLKADD(以下，稱為虛擬平面IPB0用之區塊位址BLKADD)。定序器25將信號/RB設為“L”位準，將虛擬平面IPB0被選擇之內容之信息、及虛擬平面IPB0用之區塊位址BLKADD分別儲存於平面位址暫存器242＜0＞及區塊位址暫存器243＜0＞。命令集之儲存完成後，定序器25將信號/RB設為“H”位準，將半導體記憶裝置20為就緒狀態通知記憶體控制器10。
以後同樣地，記憶體控制器10於對虛擬平面IPB1～IPB3發佈命令集時，分別發佈包含虛擬平面IPB1～IPB3用之平面位址PBADD、及虛擬平面IPB1～IPB3用之區塊位址BLKADD之位址ADD。定序器25將信號/RB設為“L”位準，將虛擬平面IPB1～IPB3被選擇之內容之信息、及虛擬平面IPB1～IPB3用之區塊位址BLKADD分別儲存於平面位址暫存器242＜3：1＞及區塊位址暫存器243＜3：1＞。
定序器25接收到命令“ZZh”後，基於暫存器24中儲存之命令CMD及位址ADD之信息，同步地執行虛擬平面IPB0～IPB3之動作。該動作結束後，定序器25將信號/RB設為“H”位準，將半導體記憶裝置20為就緒狀態通知記憶體控制器10。
以上，虛擬平面IPB0～IPB3之同步動作結束。
圖13係用以說明第1實施形態之變化例之半導體記憶裝置中之複數個平面同步動作之時序圖。圖13對應於第1實施形態中之圖10，且示出根據第1實施形態中之圖9所示之命令序列於定序器25中產生之控制信號CNT之一例。
如圖13所示，於時刻T1中，區塊位址信號產生電路252產生分別包含虛擬平面IPB0用之區塊位址BLKADD～虛擬平面IPB3用之區塊位址BLKADD之信號BLKADD＿BUS＜0＞～BLKADD＿BUS＜3＞。產生之信號BLKADD＿BUS＜0＞～BLKADD＿BUS＜3＞分別傳送至各自包含4個平面PB之虛擬平面IPB0～IPB3。
例如，於虛擬平面IPB0內之平面PB0～PB3各自之中，虛擬平面IPB0用之區塊位址BLKADD命中特定之區塊解碼器52。然而，於時刻T1中，因信號PB＿CNT＜15：0＞為“L”位準，故虛擬平面IPB0用之區塊位址BLKADD命中之任一個區塊解碼器52均不將“H”位準之信號輸出至節點BLKSEL。上述動作對於其他虛擬平面IPB1～IPB3亦情況相同。
繼而，於時刻T2中，平面控制信號產生電路251將信號PB＿CNT＜15：0＞設為“H”位準。藉此，所有之平面PB0～PB15內設置之區塊解碼器52之邏輯電路AND1輸出“H”位準。因此，與虛擬平面IPB0～IPB3分別對應之選擇區塊BLK成為選擇狀態，執行特定之同步動作。
繼而，於時刻T3中，平面控制信號產生電路251將信號PB＿CNT＜15：0＞設為“L”位準。藉此，與虛擬平面IPB0～IPB3分別對應之選擇區塊BLK成為非選擇狀態，同步動作之執行期間結束。
繼而，於時刻T4中，區塊位址信號產生電路252使虛擬平面IPB0～IPB3用之區塊位址BLKADD之傳送結束。以上，複數個虛擬平面IPB之同步動作結束。
1.4.3 本變化例之效果 根據本變化例，使16個平面PB作為4個虛擬平面IPB同步動作。藉此，於1個虛擬平面IPB中，可以選擇與同一區塊位址BLKADD對應之區塊BLK為條件，藉由4個區塊位址暫存器243及用於信號BLKADD＿BUS之4條信號線實現同步動作。因此，可抑制電路面積及配線面積增加。
再者，根據如本變化例之構成，例如可適用如以下般之動作。即，於出現從記憶體控制器10向對於1個單元單位CU之複數個頁面(例如4頁面)之寫入命令之情形時，半導體記憶裝置20可對於虛擬平面IPB0內之4個平面PB0～PB3，分別寫入1頁份之資料。可藉由以如上方式動作，使對1個記憶胞電晶體MT之存取數分散，從而減少寫入動作所需之時間。又，記憶體控制器10即便於記憶胞陣列211無法將2頁面以上之資料保持於1個單元單位CU中之情形時，亦可藉由對虛擬平面IPB之寫入指示，將複數頁份之資料分散地寫入至複數個平面PB中。
2. 第2實施形態 於第1實施形態中，對傳送至區塊解碼器52中之區塊位址BLKADD立即輸入至邏輯電路AND1 (無需時鐘輸入等)之情形進行了說明，但不限於此。第2實施形態於區塊解碼器52具備可暫時地儲存被傳送之區塊位址BLKADD之暫存器之方面，不同於第1實施形態。於以下說明中，對於與第1實施形態同等之構成及動作，為簡單起見而省略說明，主要對調用與第1實施形態不同之構成之動作進行說明。
2.1 關於構成 首先，對第2實施形態之半導體記憶裝置之構成進行說明。
2.1.1 關於暫存器及定序器之構成 圖14係用以說明第2實施形態之半導體記憶裝置之暫存器及定序器之構成之方塊圖。圖14對應於第1實施形態中之圖3，且模式性示出基於輸入至暫存器24中之命令集(命令CMD及位址ADD)從定序器25輸出之控制信號CNT(信號PB＿CNT＜15：0＞、BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜3：0＞)。
如圖14所示，定序器25包含區塊位址信號產生電路252a而取代區塊位址信號產生電路252。又，定序器25更包含區塊位址設定信號產生電路253、及平面選擇信號產生電路254。
暫存器24之構成因與圖3之情形同等而省略說明。
區塊位址信號產生電路252a基於命令暫存器241、平面位址暫存器242＜15：0＞、及區塊位址暫存器243＜3：0＞中保持之信息，產生1個信號BLKADD＿BUS，並將其輸出。信號BLKADD＿BUS係例如輸出至與所有平面PB共通連接之1條位址匯流排之信號，且時序上連續地包含相互同步動作之複數個平面PB各自每一個之選擇區塊BLK之區塊位址BLKADD。再者，於以下說明中，輸出信號BLKADD＿BUS之1條位址匯流排包含複數條信號線，且採取藉由該複數條信號線確定特定之區塊位址BLKADD之構成。
區塊位址設定信號產生電路253基於命令暫存器241、平面位址暫存器242＜15：0＞、及區塊位址暫存器243＜3：0＞中保持之信息，產生1個信號BLKADD＿SET，並將其輸出。信號BLKADD＿SET係例如共通地輸入至所有平面PB之信號，且指定信號BLKADD＿BUS中所含之區塊位址BLKADD有效之期間。即，信號BLKADD＿SET具有指定以時序傳送之複數個區塊位址BLKADD各自有效之期間，且於該指定期間中允許區塊位址BLKADD對平面PB傳送之功能。
平面選擇信號產生電路254基於命令暫存器241、平面位址暫存器242＜15：0＞、及區塊位址暫存器243＜3：0＞中保持之信息，產生可個別地確定平面PB0～PB15之4位元之信號PB＿SEL＜3：0＞，並逐個位元地分開輸出至4條信號線。信號PB＿SEL＜3：0＞係例如與信號BLKADD＿SET一同地共通輸入至所有平面PB之信號，且具有識別可傳送信號BLKADD＿SET指定之區塊位址BLKADD之期間對應於哪一個平面PB之功能。
圖15係用以說明第2實施形態之半導體記憶裝置之平面選擇信號產生電路中產生之信號與平面之對應關係之表格。
如圖15所示，信號PB＿SEL＜3：0＞將個別之資料分配至每一平面PB。具體而言，例如信號PB＿SEL＜3：0＞之資料為“0000”之情形對應於平面PB0，“0001”之情形對應於平面PB1、...，“1111”之情形對應於平面PB15。再者，圖15中所示之對應關係僅為一例，若能夠以4位元之信號識別平面PB0～PB15，則可適用任意之分配。
圖16係用以說明第2實施形態之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。圖16對應於第1實施形態中說明之圖4。
如圖16所示，信號BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜3：0＞被共通地輸入至所有之平面PB0～PB15。
再者，與圖4之情形同樣地，將信號PB＿CNT＜k＞輸入至平面PBk。
2.1.2 關於區塊解碼器之構成 繼而，對於第2實施形態之半導體記憶裝置之區塊解碼器之構成，利用圖17進行說明。圖17對應於第1實施形態中之圖8，且示出區塊解碼器52a而取代圖8中說明之區塊解碼器52。
如圖17所示，區塊解碼器52a更包含邏輯電路LC2及AND2、以及暫存器FF，而取代區塊解碼器52之構成。
邏輯電路LC2包含藉由4條信號線被供給信號PB＿SEL＜3：0＞之輸入端、及與邏輯電路AND2之第1輸入端連接之輸出端。邏輯電路LC2根據對應之平面PB，具有不同之構成。
具體而言，例如與平面PB0對應之邏輯電路LC2構成為被供給具有與平面PB0對應之資料“0000”之信號PB＿SEL＜3：0＞後，對輸出端輸出“H”位準之信號。繼而，與平面PB0對應之邏輯電路LC2構成為被供給具有與平面PB0以外之平面PB對應之資料之信號PB＿SEL＜3：0＞後，對輸出端輸出“L”位準之信號。
再者，與其他平面PB對應之邏輯電路LC2亦情況相同。例如與平面PB1對應之邏輯電路LC2於信號PB＿SEL＜3：0＞具有與平面PB1對應之資料“0001”之情形時，對輸出端輸出“H”位準之信號，於此外之資料之情形時輸出“L”位準之信號。
邏輯電路AND2包含被供給來自邏輯電路LC2之輸出之第1輸入端、被供給信號BLKADD＿SET之第2輸入端、及與暫存器FF之時鐘輸入端連接之輸出端。邏輯電路AND2係例如邏輯積運算器，且構成為於第1輸入端及第2輸入端均為“H”位準之情形時輸出“H”位準，此外之情形時輸出“L”位準。
暫存器FF包含藉由複數條信號線被供給信號BLKADD＿BUS之輸入端、被供給邏輯電路AND2之輸出信號之時鐘輸入端、及與邏輯電路LC1之輸入端連接之輸出端。暫存器FF係例如正反器電路，且構成為於時鐘輸入端中被輸入“H”位準信號之情形時，將供給至輸入端之信號一邊暫時地保持，一邊可從輸出端輸出。
藉由以如上方式構成，暫存器FF於信號PB＿SEL＜3：0＞命中對應之平面PB，且信號BLKADD＿SET為“H”位準之情形時，可保持信號BLKADD＿BUS內之區塊位址BLKADD。
再者，於圖17之例中，對於邏輯電路LC2及AND2、以及暫存器FF於各平面PB內之所有區塊解碼器52a中各設置1組之情形進行了說明，但不限於此。即，邏輯電路LC2及AND2、以及暫存器FF於各平面PB中各設置1組即可，且來自暫存器FF之輸出信號供給至同一平面PB內之所有之區塊解碼器52a內之邏輯電路LC1即可。
2.2 關於複數個平面之同步動作 繼而，對第2實施形態之半導體記憶裝置中之複數個平面之同步動作進行說明。
圖18係用以說明第2實施形態之半導體記憶裝置中之複數個平面之同步動作之時序圖。圖18對應於第1實施形態中之圖10。
如圖18所示，信號BLKADD＿BUS於期間T10～T13、T13～T16、T16～T19、及T19～T22中以時序於分別包含平面PB0用之區塊位址BLKADD～平面PB3用之區塊位址BLKADD之狀態下傳送至所有之平面PB。
具體而言，於時刻T10中，區塊位址信號產生電路252a產生包含平面PB0用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254產生包含用以選擇平面PB0之資料“0000”之信號PB＿SEL＜3：0＞，並將其傳送至所有之平面PB。藉此，平面PB0內之區塊解碼器52a之邏輯電路LC2對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他平面PB1～PB15內之區塊解碼器52a之邏輯電路LC2輸出“L”位準。
於時刻T11中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對平面PB0內之區塊解碼器52a之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於平面PB0內之區塊解碼器52a之暫存器FF中保持平面PB0用之區塊位址BLKADD。
於時刻T12中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對平面PB0內之區塊解碼器52a之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對平面PB0進行位址傳送，平面PB0用之區塊位址BLKLADD命中平面PB0內之特定之區塊解碼器52a。然而，於時刻T12中，因信號PB＿CNT＜0＞為“L”位準，故平面PB0用之區塊位址BLKADD命中之區塊解碼器52a不將“H”位準信號輸出至節點BLKSEL。
繼而，於時刻T13中，區塊位址信號產生電路252a產生包含平面PB1用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254產生包含用以選擇平面PB1之資料“0001”之信號PB＿SEL＜3：0＞，並將其傳送至所有之平面PB。藉此，平面PB1內之區塊解碼器52a之邏輯電路LC2對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他平面PB0、及PB2～PB15內之區塊解碼器52a之邏輯電路LC2輸出“L”位準。
於時刻T14中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對平面PB1內之區塊解碼器52a之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於平面PB1內之區塊解碼器52a之暫存器FF中保持平面PB1用之區塊位址BLKADD。
於時刻T15中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對平面PB1內之區塊解碼器52a之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對平面PB1進行位址傳送，平面PB1用之區塊位址BLKLADD命中平面PB1內之特定之區塊解碼器52a。然而，於時刻T15中，因信號PB＿CNT＜1＞為“L”位準，故平面PB1用之區塊位址BLKADD命中之區塊解碼器52a不將“H”位準信號輸出至節點BLKSEL。
繼而，於時刻T16中，區塊位址信號產生電路252a產生包含平面PB2用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254產生包含用以選擇平面PB2之資料“0010”之信號PB＿SEL＜3：0＞，並將其傳送至所有之平面PB。藉此，平面PB2內之區塊解碼器52a之邏輯電路LC2對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他平面PB0、PB1、及PB3～PB15內之區塊解碼器52a之邏輯電路LC2輸出“L”位準。
於時刻T17中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對平面PB2內之區塊解碼器52a之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於平面PB2內之區塊解碼器52a之暫存器FF中保持平面PB2用之區塊位址BLKADD。
於時刻T18中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對平面PB2內之區塊解碼器52a之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對平面PB2進行位址傳送，平面PB2用之區塊位址BLKLADD命中平面PB2內之特定之區塊解碼器52a。然而，於時刻T18中，因信號PB＿CNT＜2＞為“L”位準，故平面PB2用之區塊位址BLKADD命中之區塊解碼器52a不將“H”位準之信號輸出至節點BLKSEL。
於時刻T19中，區塊位址信號產生電路252a產生包含平面PB3用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254產生包含用以選擇平面PB3之資料“0011”之信號PB＿SEL＜3：0＞，並將其傳送至所有之平面PB。藉此，平面PB3內之區塊解碼器52a之邏輯電路LC2對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他平面PB0～PB2、及PB4～PB15內之區塊解碼器52a之邏輯電路LC2輸出“L”位準。
於時刻T20中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對平面PB3內之區塊解碼器52a之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於平面PB3內之區塊解碼器52a之暫存器FF中保持平面PB3用之區塊位址BLKADD。
於時刻T21中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對平面PB3內之區塊解碼器52a之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對平面PB3進行位址傳送，平面PB3用之區塊位址BLKLADD命中平面PB3內之特定之區塊解碼器52a。然而，於時刻T21中，因信號PB＿CNT＜3＞為“L”位準，故平面PB3用之區塊位址BLKADD命中之區塊解碼器52a不將“H”位準之信號輸出至節點BLKSEL。
於時刻T22中，區塊位址信號產生電路252a使包含區塊位址BLKADD之信號BLKADD＿BUS之產生結束。藉此，所有之區塊位址BLKADD之傳送結束。
於時刻T23中，平面控制信號產生電路251將信號PB＿CNT＜3：0＞設為“H”位準。藉此，將平面PB0～PB3內設置之區塊解碼器52a之邏輯電路AND1驅動。因此，可將平面PB0～PB3中之選擇區塊BLK設為選擇狀態。因此，於平面PB0～PB3中，對選擇區塊BLK執行特定之同步動作。
於時刻T24中，平面控制信號產生電路251將信號PB＿CNT＜3：0＞設為“L”位準。藉此，平面PB0～PB3中之選擇區塊BLK成為非選擇狀態，從而同步動作之執行期間結束。以上，複數個平面之同步動作結束。
2.3 本實施形態之效果 定序器25接收到命令集(命令“XXh”、位址ADD、及命令“YYh”之組、以及命令“XXh”、位址ADD、及命令“ZZh”之組)後，對特定之群GRP內之平面PB，執行同步動作。即，定序器25以時序將包含特定之平面PB用之區塊位址BLKADD之信號BLKADD＿BUS傳送至所有之平面PB0～PB15。定序器25使用信號BLKADD＿SET及BLKADD＿SEL＜3：0＞，於特定之期間內使特定之平面PB之暫存器FF保持信號BLKADD＿BUS。繼而，定序器25於區塊位址BLKADD對同步地動作之所有平面PB之傳送完成後，使用信號PB＿CNT＜3：0＞，同時選擇平面PB0～PB3。藉此，可降低用以供給信號BLKADD＿BUS之信號線之條數、及區塊位址暫存器243之大小。
補充而言，一般而言，半導體記憶裝置20設計為可使核心部21內之所有平面PB同步地動作。然而，若伴隨記憶容量增加，平面PB數增加，則用以將同步動作所需之控制信號CNT供給至各平面PB之信號線之條數增加，並且保持各平面PB用之區塊位址BLKADD之區塊位址暫存器243之個數增加。
具體而言，於第2實施形態中，對一邊以時序傳送複數個平面PB用之區塊位址BLKADD，一邊於該傳送完成後執行同步動作之構成進行了說明。於如此構成之情形時，第2比較例中，信號BLKADD＿SEL可利用16條信號線個別地供給至16個平面PB。又，區塊位址暫存器243可構成為能夠保持16個區塊位址BLKADD。因此，比較例中，存在定序器25及暫存器24之電路面積及配線面積臃腫化，對設計造成之負荷增大之可能性。
與此相對，第1實施形態中，對於記憶胞陣列211內之(例如16個)平面數，抑制了可同步動作之平面數(例如4個)。藉此，可將供給信號BLKADD＿SEL之信號線之條數從16條減少到4條，並且將區塊位址暫存器243之個數從相當於16個區塊位址BLKADD減少到4個。因此，可抑制電路面積及配線面積增加。
2.4 第1變化例 再者，第2實施形態係與第1實施形態之變化例同樣地，可將複數個平面PB視為虛擬之1個虛擬平面，並對該1個虛擬平面，共通地分配應選擇之區塊位址BLKADD。繼而，將如此之虛擬平面設定複數個，使該複數個虛擬平面相互同步地執行動作。於以下說明中，對於與第1實施形態之變化例及第2實施形態同等之構成及動作，為簡單起見而省略說明，主要對與第1實施形態之變化例及第2實施形態不同之構成及動作進行說明。
2.4.1 關於暫存器及定序器之構成 圖19係用以說明第2實施形態之第1變化例之半導體記憶裝置之暫存器及定序器之構成之方塊圖。圖19對應於第2實施形態中之圖14，且模式性示出基於輸入至暫存器24中之命令集(命令CMD及位址ADD)從定序器25輸出之控制信號CNT(信號PB＿CNT＜15：0＞、BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞)。
如圖19所示，定序器25包含平面選擇信號產生電路254a而取代平面選擇信號產生電路254。
暫存器24之構成因與圖3之情形同等而省略說明。
平面選擇信號產生電路254a產生可個別地確定虛擬平面IPB0～IPB3之2位元之信號PB＿SEL＜1：0＞，並將其逐個位元地分開輸出至2條信號線。信號PB＿SEL＜1：0＞係例如與信號BLKADD＿SET一同地共通輸入至所有之平面PB之信號，且具有識別可傳送信號BLKADD＿SET指定之區塊位址BLKADD之期間對應於哪一個虛擬平面IPB之功能。
圖20係用以說明第2實施形態之第1變化例之半導體記憶裝置之平面選擇信號產生電路中產生之信號與平面之對應關係之表格。
如圖20所示，信號PB＿SEL＜1：0＞將個別之資料分配至每一虛擬平面IPB。具體而言，例如信號PB＿SEL＜1：0＞之資料為“00”之情形對應於虛擬平面IPB0，“01”之情形對應於虛擬平面IPB1，“10”之情形對應於虛擬平面IPB2，“11”之情形對應於虛擬平面IPB3。再者，圖20中所示之對應關係僅為一例，若可以2位元之信號識別虛擬平面IPB0～IPB3，則可適用任意之分配。
圖21係用以說明第2實施形態之第1變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。圖21對應於第2實施形態中說明之圖16。
如圖21所示，信號BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞被共通地輸入至所有之平面PB0～PB15。
再者，與圖16之情形同樣地，信號PB＿CNT＜k＞被輸入至平面PBk。
2.4.2 關於區塊解碼器之構成 圖22係用以說明第2實施形態之第1變化例之半導體記憶裝置之區塊解碼器之構成之電路圖。圖22對應於第2實施形態中之圖17，且以一例表示平面PB0內設置之區塊解碼器52b。
如圖22所示，區塊解碼器52b包含邏輯電路LC3而取代區塊解碼器52a中之邏輯電路LC2。
邏輯電路LC3包含藉由2條信號線被供給信號PB＿SEL＜1：0＞之輸入端、及與邏輯電路AND2之第1輸入端連接之輸出端。邏輯電路LC3根據對應之虛擬平面IPB，具有不同之構成。
具體而言，例如與虛擬平面IPB0對應之平面PB0～PB3內之邏輯電路LC3構成為被供給具有與虛擬平面IPB0對應之資料“00”之信號PB＿SEL＜1：0＞後，對輸出端輸出“H”位準信號。繼而，與虛擬平面IPB0對應之邏輯電路LC3構成為被供給具有與虛擬平面IPB0以外之虛擬平面IPB對應之資料之信號PB＿SEL＜1：0＞後，對輸出端輸出“L”位準信號。
再者，與其他虛擬平面IPB對應之邏輯電路LC3亦情況相同。例如與虛擬平面IPB1對應之平面PB4～PB7內之邏輯電路LC3於信號PB＿SEL＜1：0＞具有與虛擬平面IPB1對應之資料“01”之情形時，對輸出端輸出“H”位準信號，於除此以外之資料之情形時輸出“L”位準信號。
藉由以如上方式構成，暫存器FF於信號PB＿SEL＜1：0＞命中對應之虛擬平面IPB，且信號BLKADD＿SET為“H”位準之情形時，可保持信號BLKADD＿BUS內之區塊位址BLKADD。
再者，於圖22之例中，對邏輯電路LC3及AND2、以及暫存器FF對於各平面PB內之所有之區塊解碼器52b各設置1組之情形進行了說明，但不限於此。即，邏輯電路LC3及AND2、以及暫存器FF對於各虛擬平面IPB各設置1組即可，從暫存器FF之輸出信號供給至同一虛擬平面IPB內之所有之區塊解碼器52b內之邏輯電路LC1即可。
2.4.3 關於複數個平面之同步動作 繼而，對第2實施形態之第1變化例之半導體記憶裝置中之複數個平面之同步動作進行說明。圖23係用以說明第2實施形態之第1變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。圖23對應於第2實施形態中之圖18。
如圖23所示，信號BLKADD＿BUS於期間T10～T13、T13～T16、T16～T19、及T19～T22中以時序於分別包含虛擬平面IPB0用之區塊位址BLKADD～虛擬平面IPB3用之區塊位址BLKADD之狀態下，傳送至所有之平面PB。
具體而言，於時刻T10中，區塊位址信號產生電路252a產生包含虛擬平面IPB0用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254a產生包含用以選擇虛擬平面IPB0之資料“00”之信號PB＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，虛擬平面IPB0內之區塊解碼器52b之邏輯電路LC3對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他虛擬平面IPB1～IPB3內之區塊解碼器52b之邏輯電路LC3輸出“L”位準。
於時刻T11中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對虛擬平面IPB0內之區塊解碼器52b之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於虛擬平面IPB0內之區塊解碼器52b之暫存器FF中保持虛擬平面IPB0用之區塊位址BLKADD。
於時刻T12中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對虛擬平面IPB0內之區塊解碼器52b之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，若對虛擬平面IPB0進行位址傳送，則虛擬平面IPB0用之區塊位址BLKLADD命中虛擬平面IPB0內之特定之區塊解碼器52b。然而，於時刻T12中，因信號PB＿CNT＜3：0＞為“L”位準，故虛擬平面IPB0用之區塊位址BLKADD命中之區塊解碼器52b不將“H”位準信號輸出至節點BLKSEL。
繼而，於時刻T13中，區塊位址信號產生電路252a產生包含虛擬平面IPB1用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254a產生包含用以選擇虛擬平面IPB1之資料“01”之信號PB＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，虛擬平面IPB1內之區塊解碼器52b之邏輯電路LC3對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他虛擬平面IPB0、IPB2、及IPB3內之區塊解碼器52b之邏輯電路LC3將“L”位準輸出。
於時刻T14中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對虛擬平面IPB1內之區塊解碼器52b之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於虛擬平面IPB1內之區塊解碼器52b之暫存器FF中保持虛擬平面IPB1用之區塊位址BLKADD。
於時刻T15中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對虛擬平面IPB1內之區塊解碼器52b之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對虛擬平面IPB1進行位址傳送，虛擬平面IPB1用之區塊位址BLKLADD命中虛擬平面IPB1內之特定之區塊解碼器52b。然而，於時刻T15中，因信號PB＿CNT＜7：4＞為“L”位準，故虛擬平面IPB1用之區塊位址BLKADD命中之區塊解碼器52b不將“H”位準之信號輸出至節點BLKSEL。
繼而，於時刻T16中，區塊位址信號產生電路252a產生包含虛擬平面IPB2用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254a產生包含用以選擇虛擬平面IPB2之資料“10”之信號PB＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，虛擬平面IPB2內之區塊解碼器52b之邏輯電路LC3對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他虛擬平面IPB0、IPB1、及IPB3內之區塊解碼器52b之邏輯電路LC3將“L”位準輸出。
於時刻T17中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對虛擬平面IPB2內之區塊解碼器52b之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於虛擬平面IPB2內之區塊解碼器52b之暫存器FF中保持虛擬平面IPB2用之區塊位址BLKADD。
於時刻T18中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對虛擬平面IPB2內之區塊解碼器52b之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對虛擬平面IPB2進行位址傳送，虛擬平面IPB2用之區塊位址BLKLADD命中虛擬平面IPB2內之特定之區塊解碼器52b。然而，於時刻T18中，因信號PB＿CNT＜11：8＞為“L”位準，故虛擬平面IPB2用之區塊位址BLKADD命中之區塊解碼器52b不將“H”位準之信號輸出至節點BLKSEL。
於時刻T19中，區塊位址信號產生電路252a產生包含虛擬平面IPB3用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254a產生包含用以選擇虛擬平面IPB3之資料“11”之信號PB＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，虛擬平面IPB3內之區塊解碼器52b之邏輯電路LC3對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他虛擬平面IPB0～IPB2內之區塊解碼器52b之邏輯電路LC3輸出“L”位準。
於時刻T20中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對虛擬平面IPB3內之區塊解碼器52b之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於虛擬平面IPB3內之區塊解碼器52b之暫存器FF中保持虛擬平面IPB3用之區塊位址BLKADD。
於時刻T21中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對虛擬平面IPB3內之區塊解碼器52b之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對虛擬平面IPB3進行位址傳送，虛擬平面IPB3用之區塊位址BLKLADD命中虛擬平面IPB3內之特定之區塊解碼器52b。然而，於時刻T21中，因信號PB＿CNT＜15：12＞為“L”位準，故虛擬平面IPB3用之區塊位址BLKADD命中之區塊解碼器52b不將“H”位準之信號輸出至節點BLKSEL。
於時刻T22中，區塊位址信號產生電路252a使包含區塊位址BLKADD之信號BLKADD＿BUS之產生結束。藉此，所有之區塊位址BLKADD之傳送結束。
於時刻T23中，平面控制信號產生電路251將信號PB＿CNT＜15：0＞設為“H”位準。藉此，將虛擬平面IPB0～IPB3(即，所有之平面PB)內設置之區塊解碼器52b之邏輯電路AND1驅動。因此，可將虛擬平面IPB0～IPB3中之選擇區塊BLK設為選擇狀態。因此，於虛擬平面IPB0～IPB3中，對選擇區塊BLK，執行特定之動作。
於時刻T24中，平面控制信號產生電路251將信號PB＿CNT＜15：0＞設為“L”位準。藉此，虛擬平面IPB0～IPB3中之選擇區塊BLK成為非選擇狀態，從而動作之執行期間結束。以上，複數個平面之同步動作結束。
2.4.4 本變化例之效果 根據本變化例，即便於如第2實施形態中所示般一邊以時序傳送複數個平面PB用之區塊位址BLKADD，一邊於該傳送完成後執行同步動作之構成中，仍可起到與第1實施形態之變化例同等之效果。
再者，於第2實施形態之第1變化例中，對藉由從2條信號線供給之信號PB＿SEL＜1：0＞選擇虛擬平面IPB0～IPB3中之1個之情形進行了說明，但不限於此。例如，信號PB＿SEL亦可從能夠獨立地選擇各虛擬平面IPB之4條信號線供給。藉由如此地構成，不僅可對包含如第2實施形態之第1變化例般之4個平面PB之虛擬平面IPB動作，且可構成包含8個平面PB之虛擬平面、或包含所有之16個平面PB之虛擬平面。
2.5 第2變化例 於第2實施形態中，就使16個平面PB中之4個平面PB同步地執行動作之情形進行了說明，但不限於此。例如，亦可藉由複數次重複用於使4個平面PB同步執行之命令集，使16個平面PB全部同步地執行動作。於以下說明中，就第2實施形態同樣之構成及動作，為簡單起見而省略說明，主要就與第2實施形態不同之構成及動作進行說明。
圖24係用於說明第2實施形態之第2變化例之半導體記憶裝置中之複數個平面之同步動作之命令序列。圖24對應於第1實施形態及第2實施形態中共通使用之圖9。
如圖24所示，本變化例中之複數個平面之同步動作之命令序列，於發佈包含定序器25中可保持之相當於1群GRP0(平面PB0～PB3)之區塊位址BLKADD之命令集後，暫時進行與之相應之位址傳送。此後，發佈包含相當於與群GRP0不同之群GRP1(平面PB4～PB7)之區塊位址BLKADD之命令集。
即，記憶體控制器10藉由與圖9同樣之序列發佈對平面PB0～PB2之命令集，並發送至半導體記憶裝置20。繼而，記憶體控制器10發佈對平面PB3之命令集(即，命令“XXh”、遍及5個週期之位址ADD、及命令“WWh”)，並發送至半導體記憶裝置20。此處，命令“WWh”將相當於1群GRP之命令集之發佈結束、相當於該1群GRP之區塊位址BLKADD之傳送指示、及該區塊位址BLKADD傳送後進而存在相當於群GRP之命令集發佈之內容，通知半導體記憶裝置20。
具體而言，半導體記憶裝置20收到命令“WWh”後，將信號/RB設為“L”位準，將暫存器24內儲存之區塊位址BLKADD傳送至動作對象之平面PB0～PB3。傳送結束後，定序器25將信號/RB設為“H”位準，將半導體記憶裝置20為就緒狀態通知記憶體控制器10。於該時點，不再需要暫存器24內保持之信息，從而可進而受理命令集。
繼而，記憶體控制器10發佈對各個平面PB4～PB6之命令集(即，命令“XXh”、遍及5個週期之位址ADD、及命令“YYh”)，並發送至半導體記憶裝置20。
繼而，記憶體控制器10發佈對平面PB7之命令集(即，命令“XXh”、遍及5個週期之位址ADD、及命令“ZZh”)，並發送至半導體記憶裝置20。若收到命令“ZZh”，則定序器25將信號/RB設為“L”位準，將命令集儲存於暫存器24後，將暫存器24中儲存之區塊位址BLKADD傳送至動作對象之平面PB4～PB7。傳送結束後，定序器25同步地執行平面PB0～PB7之動作。該動作結束後，定序器25將信號/RB設為“H”位準，將半導體記憶裝置20為就緒狀態通知記憶體控制器10。
以上，平面PB0～PB7之同步動作結束。
藉由以如上方式動作，即便將供給信號BLKADD＿SEL之信號線之條數減少到4條，將區塊位址暫存器243之個數減少到相當於4個區塊位址BLKADD，亦可使16個平面PB同步地動作。
2.6 第3變化例 第2實施形態中，對為了同時地選擇16個中之4個平面PB，而使用4位元之信號PB＿SEL＜3：0＞之情形進行了說明，但不限於此。例如，亦可為了同時地選擇16個中之4個平面PB，而使用2位元之信號PB＿SEL＜1：0＞。於以下說明中，對於與第2實施形態同樣之構成及動作，為簡單起見而省略說明，主要對與第2實施形態不同之構成及動作進行說明。
2.6.1 關於暫存器及定序器之構成 圖25係用以說明第2實施形態之第3變化例之半導體記憶裝置之暫存器及定序器之構成之方塊圖。圖25對應於第2實施形態中之圖14，且模式性表示基於輸入至暫存器24之命令集(命令CMD及位址ADD)從定序器25輸出之控制信號CNT(信號PB＿CNT＜15：0＞、BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞)。
如圖25所示，定序器25包含平面選擇信號產生電路254b而取代平面選擇信號產生電路254。
暫存器24之構成因與圖14之情形同等而省略說明。
平面選擇信號產生電路254b產生可個別地確定平面PB之組PSET0～PSET3之2位元之信號PB＿SEL＜1：0＞，並逐個位元地分開輸出至2條信號線。信號PB＿SEL＜1：0＞係例如與信號BLKADD＿SET一同地共通輸入至所有之平面PB之信號，且具有識別可傳送信號BLKADD＿SET指定之區塊位址BLKADD之期間對應於哪一個平面PB之功能。
圖26係用以說明第2實施形態之第3變化例之半導體記憶裝置之平面選擇信號產生電路中產生之信號與平面之對應關係之表格。
如圖26所示，信號PB＿SEL＜1：0＞將個別之資料分配至每一組PSET。具體而言，例如，信號PB＿SEL＜1：0＞之資料為“00”之情形對應於組PSET0，“01”之情形對應於組PSET1，“10”之情形對應於組PSET2，“11”之情形對應於組PSET3。再者，圖26中所示之對應關係僅為一例，若可以2位元之信號識別組PSET0～PSET3，則可適用任意之分配。
圖27係用以說明第2實施形態之第3變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。圖27對應於第2實施形態中說明之圖16。
如圖27所示，信號BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞被共通地輸入至所有之平面PB0～PB15。
再者，與圖16之情形同樣地，信號PB＿CNT＜k＞被輸入至平面PBk。
2.6.2 關於區塊解碼器之構成 圖28係用以說明第2實施形態之第3變化例之半導體記憶裝置之區塊解碼器構成之電路圖。圖28對應於第2實施形態中之圖17，且以一例表示平面PB0內設置之區塊解碼器52c。
如圖28所示，區塊解碼器52c包含邏輯電路LC4而取代區塊解碼器52a中之邏輯電路LC2。
邏輯電路LC4包含藉由2條信號線被供給信號PB＿SEL＜1：0＞之輸入端、及與邏輯電路AND2之第1輸入端連接之輸出端。邏輯電路LC4根據對應之組PSET，具有不同之構成。
具體而言，例如與組PSET0對應之平面PB0、PB4、PB8、及PB12內之邏輯電路LC4構成為被供給具有與組PSET0對應之資料“00”之信號PB＿SEL＜1：0＞後，對輸出端輸出“H”位準信號。繼而，與組PSET0對應之邏輯電路LC4構成為被供給具有與組PSET0以外之組PSET對應之資料之信號PB＿SEL＜1：0＞後，對輸出端輸出“L”位準信號。
再者，與其他組PSET對應之邏輯電路LC4亦情況相同。例如與組PSET1對應之平面PB1、PB5、PB9、及PB13內之邏輯電路LC4於信號PB＿SEL＜1：0＞具有與組PSET1對應之資料“01”之情形時對輸出端輸出“H”位準信號，於除此以外之資料之情形時輸出“L”位準之信號。
藉由以如上方式構成，暫存器FF於信號PB＿SEL＜1：0＞命中對應之組PSET，且信號BLKADD＿SET為“H”位準之情形時，可保持信號BLKADD＿BUS內之區塊位址BLKADD。
再者，於圖28之例中，對邏輯電路LC4及AND2、以及暫存器FF對於各平面PB內之所有區塊解碼器52c各設置1組之情形進行了說明，但不限於此。即，邏輯電路LC4及AND2、以及暫存器FF對於各組PSET各設置1組即可，從暫存器FF之輸出信號供給至同一組PSET內之所有之區塊解碼器52c內之邏輯電路LC1即可。
2.6.3 關於複數個平面之同步動作 繼而，對第2實施形態之第3變化例之半導體記憶裝置中之複數個平面之同步動作進行說明。圖29係用以說明第2實施形態之第3變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。圖29對應於第2實施形態中之圖18。
如圖29所示，信號BLKADD＿BUS於期間T10～T13、T13～T16、T16～T19、及T19～T22中以時序於分別包含組PSET0用之區塊位址BLKADD～組PSET3用之區塊位址BLKADD之狀態下，傳送至所有之平面PB。
具體而言，於時刻T10中，區塊位址信號產生電路252a產生包含平面PB0用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254b產生包含用以選擇組PSET0之資料“00”之信號PB＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，組PSET0內之區塊解碼器52c之邏輯電路LC4對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他組PSET1～PSET3內之區塊解碼器52c之邏輯電路LC4輸出“L”位準。
於時刻T11中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對組PSET0內之區塊解碼器52c之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於組PSET0內之區塊解碼器52c之暫存器FF中保持平面PB0用之區塊位址BLKADD。
於時刻T12中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對組PSET0內之區塊解碼器52c之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對組PSET0進行位址傳送，平面PB0用之區塊位址BLKLADD命中組PSET0內之特定之區塊解碼器52c。然而，於時刻T12中，因信號PB＿CNT＜0＞、PB＿CNT＜4＞、PB＿CNT＜8＞、及PB＿CNT＜12＞為“L”位準，故平面PB0用之區塊位址BLKADD命中之區塊解碼器52c不將“H”位準信號輸出至節點BLKSEL。
繼而，於時刻T13中，區塊位址信號產生電路252a產生包含平面PB1用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254b產生包含用以選擇組PSET1之資料“01”之信號PB＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，組PSET1內之區塊解碼器52c之邏輯電路LC4對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他組PSET0、PSET2、及PSET3內之區塊解碼器52c之邏輯電路LC4輸出“L”位準。
於時刻T14中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對組PSET1內之區塊解碼器52c之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於組PSET1內之區塊解碼器52c之暫存器FF中保持平面PB1用之區塊位址BLKADD。
於時刻T15中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對組PSET1內之區塊解碼器52c之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對組PSET1進行位址傳送，平面PB1用之區塊位址BLKLADD命中組PSET1內之特定之區塊解碼器52c。然而，於時刻T15中，因信號PB＿CNT＜1＞、PB＿CNT＜5＞、PB＿CNT＜9＞、及PB＿CNT＜13＞為“L”位準，故平面PB1用之區塊位址BLKADD命中之區塊解碼器52c不將“H”位準之信號輸出至節點BLKSEL。
繼而，於時刻T16中，區塊位址信號產生電路252a產生包含平面PB2用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254a產生包含用以選擇組PSET2之資料“10”之信號PB＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，組PSET2內之區塊解碼器52c之邏輯電路LC4對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他組PSET0、PSET1、及PSET3內之區塊解碼器52c之邏輯電路LC4輸出“L”位準。
於時刻T17中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對組PSET2內之區塊解碼器52c之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於組PSET2內之區塊解碼器52c之暫存器FF中保持平面PB2用之區塊位址BLKADD。
於時刻T18中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對組PSET2內之區塊解碼器52c之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對組PSET2進行位址傳送，平面PB2用之區塊位址BLKLADD命中組PSET2內之特定之區塊解碼器52c。然而，於時刻T18中，因信號PB＿CNT＜2＞、PB＿CNT＜6＞、PB＿CNT＜10＞、及PB＿CNT＜14＞為“L”位準，故平面PB2用之區塊位址BLKADD命中之區塊解碼器52c不將“H”位準之信號輸出至節點BLKSEL。
於時刻T19中，區塊位址信號產生電路252a產生包含平面PB3用之區塊位址BLKADD之信號BLKADD＿BUS，並將其傳送至所有之平面PB。又，平面選擇信號產生電路254a產生包含用以選擇組PSET3之資料“11”之信號PB＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，組PSET3內之區塊解碼器52c之邏輯電路LC4對邏輯電路AND2之第1輸入端輸出“H”位準。另一方面，其他組PSET0～PSET2內之區塊解碼器52c之邏輯電路LC4輸出“L”位準。
於時刻T20中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“H”位準。藉此，對組PSET3內之區塊解碼器52c之邏輯電路AND2之第2輸入端輸入“H”位準，對暫存器FF之時鐘輸入端輸入“H”位準。隨之，於組PSET3內之區塊解碼器52c之暫存器FF中保持平面PB3用之區塊位址BLKADD。
於時刻T21中，區塊位址設定信號產生電路253將信號BLKADD＿SET設為“L”位準。藉此，對組PSET3內之區塊解碼器52c之暫存器FF之時鐘輸入端輸入“L”位準，從而對暫存器FF之位址傳送結束。
再者，藉由對組PSET3進行位址傳送，平面PB3用之區塊位址BLKLADD命中組PSET3內之特定之區塊解碼器52c。然而，於時刻T21中，因信號PB＿CNT＜3＞、PB＿CNT＜7＞、PB＿CNT＜11＞、及PB＿CNT＜15＞為“L”位準，故平面PB3用之區塊位址BLKADD命中之區塊解碼器52c不將“H”位準之信號輸出至節點BLKSEL。
於時刻T22中，區塊位址信號產生電路252a使包含區塊位址BLKADD之信號BLKADD＿BUS之產生結束。藉此，所有之區塊位址BLKADD之傳送結束。
於時刻T23中，平面控制信號產生電路251將信號PB＿CNT＜3：0＞設為“H”位準。藉此，將平面PB0～PB3內設置之區塊解碼器52c之邏輯電路AND1驅動。因此，可將平面PB0～PB3中之選擇區塊BLK設為選擇狀態。因此，於平面PB0～PB3中，對選擇區塊BLK執行特定之動作。
於時刻T24中，平面控制信號產生電路251將信號PB＿CNT＜15：0＞設為“L”位準。藉此，平面PB0～PB3中之選擇區塊BLK成為非選擇狀態，從而動作之執行期間結束。以上，複數個平面之同步動作結束。
2.6.4 本變化例之效果 根據本變化例，可將供給信號BLKADD＿SEL之信號線之條數從4條進而減少到2條。藉此，於平面PB0用之區塊位址BLKADD傳送時，亦於組PSET0內之其他平面PB4、PB8、及PB12內之暫存器FF中保持平面PB0用之區塊位址BLKADD。然而，定序器25可藉由信號PB＿CNT＜15：0＞，個別地選擇平面PB0～PB15。因此，定序器25藉由將信號PB＿CNT＜0＞設為“H”位準，將信號PB＿CNT＜4＞、PB＿CNT＜8＞、及PB＿CNT＜12＞設為“L”位準，而避免選擇平面PB4、PB8、及PB12內之區塊BLK。因此，可藉由更少條數之信號線，達成與第2實施形態同等之效果。
2.7 第4變化例 於第2實施形態之第3變化例中，對於為同時地選擇16個中之4個平面PB，而對各平面PB使用個別之信號PB＿CNT＜15：0＞之情形進行了說明，但不限於此。例如，亦可為了同時地選擇16個中之4個平面PB，而減少供給信號PB＿CNT之信號線之條數。於以下說明中，對於與第2實施形態之第3變化例同樣之構成及動作，為簡單起見而省略說明，主要對與第2實施形態之第3變化例不同之構成及動作進行說明。
2.7.1 關於暫存器及定序器之構成 圖30係用以說明第2實施形態之第4變化例之半導體記憶裝置之暫存器及定序器之構成之方塊圖。圖30對應於第2實施形態之第3變化例中之圖25，且模式性表示基於輸入至暫存器24之命令集(命令CMD及位址ADD)從定序器25輸出之控制信號CNT(信號PB＿CNT＜3：0＞、BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞)。
如圖30所示，定序器25包含平面控制信號產生電路251a而取代平面控制信號產生電路251。
暫存器24之構成因與圖25之情形同等而省略說明。
平面控制信號產生電路251a產生信號PB＿CNT＜3：0＞，並將其輸出。信號PB＿CNT＜3：0＞係例如對各自與1個群GRP對應之4條信號線輸出之信號，且包含指示將哪一個群GRP激活之信息。
圖31係用以說明第2實施形態之第4變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。圖31對應於第2實施形態之第3變化例中說明之圖27。
如圖31所示，信號PB＿CNT＜0＞～PB＿CNT＜3＞分別輸入至群GRP0(平面PB0～PB3)～GRP3(PB12～PB15)。
再者，與圖25之情形同樣地，信號BLKADD＿BUS、BLKADD＿SET、及PB＿SEL＜1：0＞共通地輸入至所有之平面PB0～PB15。
2.7.2 關於複數個平面之同步動作 繼而，對第2實施形態之第4變化例之半導體記憶裝置中之複數個平面之同步動作進行說明。圖32係用以說明第2實施形態之第4變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。圖32對應於第2實施形態之第3變化例中之圖29。
如圖32所示，到時刻T10～T22為止之動作與圖29相同，故省略其說明。
於時刻T23中，平面控制信號產生電路251a將信號PB＿CNT＜0＞設為“H”位準。藉此，將群GRP0(平面PB0～PB3)內設置之區塊解碼器52c之邏輯電路AND1驅動。因此，可將平面PB0～PB3中之選擇區塊BLK設為選擇狀態。因此，於平面PB0～PB3中，對選擇區塊BLK，執行特定之同步動作。
於時刻T24中，平面控制信號產生電路251a將信號PB＿CNT＜3：0＞設為“L”位準。藉此，平面PB0～PB3中之選擇區塊BLK成為非選擇狀態，從而同步動作之執行期間結束。以上，複數個平面之同步動作結束。
2.7.4 本變化例之效果 根據本變化例，將供給信號PB＿CNT之信號線之條數從16條進而減少到4條。藉此，於選擇同步動作之平面PB時，同時地使對於被傳送“H”位準之4個平面PB0～PB3之信號PB＿CNT共通化。因此，定序器25可藉由將對平面PB0～PB3共通地供給之信號PB＿CNT＜0＞設為“H”位準，選擇平面PB0～PB3內之區塊BLK。又，定序器25可藉由將信號PB＿CNT＜3：1＞設為“L”位準，而避免選擇平面PB4～PB15內之區塊BLK。因此，可藉由更少條數之信號線，達成與第2實施形態同等之效果。
再者，於第2實施形態之第4變化例中，對一邊藉由信號PB＿SEL＜1：0＞選擇組PSET，一邊藉由信號PB＿CNT＜3：0＞選擇群GRP之情形進行了說明，但不限於此。例如亦可使信號PB＿SEL＜1：0＞與信號PB＿CNT＜3：0＞選擇之範圍顛倒。即，亦可一邊藉由信號PB＿SEL＜1：0＞選擇群GRP，一邊藉由信號PB＿CNT＜3：0＞選擇組PSET。
2.8 第5變化例 於第2實施形態之第4變化例中，對藉由減少供給信號PB＿CNT之信號線之條數，始終同時選擇16個中之4個平面PB之情形進行了說明，但不限於此。例如，亦可構成為能夠一邊減少供給信號PB＿CNT之信號線之條數，一邊個別地選擇16個中之任意平面PB。於以下說明中，對於與第2實施形態之第4變化例同樣之構成及動作，為簡單起見而省略說明，主要對與第2實施形態之第4變化例不同之構成及動作進行說明。
2.8.1 關於暫存器及定序器之構成 圖33係用以說明第2實施形態之第5變化例之半導體記憶裝置之暫存器及定序器之構成之方塊圖。圖33對應於第2實施形態之第4變化例中之圖30，且模式性表示基於輸入至暫存器24之命令集(命令CMD及位址ADD)從定序器25輸出之控制信號CNT(信號PB＿CNT＜3：0＞、BLKADD＿BUS、BLKADD＿SET、PBSET＿SEL＜1：0＞、及PBGRP＿SEL＜1：0＞)。
如圖33所示，定序器25包含平面控制信號產生電路251b而取代平面控制信號產生電路251a，且包含平面選擇信號產生電路254c而取代平面選擇信號產生電路254b。
暫存器24之構成因與圖30之情形同等而省略說明。
平面控制信號產生電路251b產生信號PB＿CNT＜3：0＞，並將其輸出。信號PB＿CNT＜3：0＞係例如輸出至各自與1個組PSET對應之4條信號線之信號，且包含指示將哪個組PSET激活之信息。
平面選擇信號產生電路254c產生可個別地確定平面PB之組PSET0～PSET3之2位元之信號PBSET＿SEL＜1：0＞，並逐個位元地分開輸出至2條信號線。又，平面選擇信號產生電路254c產生可個別地確定平面PB之群GRP0～GRP3之2位元之信號PBGRP＿SEL＜1：0＞，並逐個位元地分開輸出至2條信號線。信號PBSET＿SEL＜1：0＞及PBGRP＿SEL＜1：0＞係例如與信號BLKADD＿SET一同地共通輸入至所有平面PB之信號，且具有識別可傳送信號BLKADD＿SET指定之區塊位址BLKADD之期間對應於哪一個平面PB之功能。
圖34係用以說明第2實施形態之第5變化例之半導體記憶裝置之平面選擇信號產生電路中產生之信號與平面之對應關係之表格。
如圖34所示，信號PBSET＿SEL＜1：0＞將個別之資料分配至每一組PSET。具體而言，例如，信號PBSET＿SEL＜1：0＞之資料為“00”之情形對應於組PSET0，“01”之情形對應於組PSET1，“10”之情形對應於組PSET2，“11”之情形對應於組PSET3。
又，信號PBGRP＿SEL＜1：0＞將個別之資料分配至每一群GRP。具體而言，例如，信號PBGRP＿SEL＜1：0＞之資料為“00”之情形對應於群GRP0，“01”之情形對應於群GRP1，“10”之情形對應於群GRP2，“11”之情形對應於群GRP3。再者，圖34中所示之對應關係僅為一例，若可一邊以2位元之信號識別組PSET0～PSET3，一邊以進而2位元之信號識別群GRP0～GRP3，則可適用任意之分配。
圖35係用以說明第2實施形態之第5變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。圖35對應於第2實施形態之第4變化例中說明之圖31。
如圖35所示，信號PB＿CNT＜0＞～PB＿CNT＜3＞分別被輸入至組PSET0(平面PB0、PB4、PB8、及PB12)～PSET3(PB3、PB7、PB11、及PB15)。
又，信號PBSET＿SEL＜1：0＞及PBGRP＜1：0＞與信號BLKADD＿BUS、及BLKADD＿SET同樣地，共通地輸入至所有之平面PB0～PB15。
2.8.2 關於區塊解碼器之構成 圖36係用以說明第2實施形態之第5變化例之半導體記憶裝置之區塊解碼器構成之電路圖。圖36對應於第2實施形態之第3變化例中之圖28，且以一例表示平面PB0內設置之區塊解碼器52d。
如圖36所示，區塊解碼器52d相對於區塊解碼器52c，更包含邏輯電路LC5及AND3。
邏輯電路LC5包含藉由2條信號線被供給信號PBGRP＿SEL＜1：0＞之輸入端、及與邏輯電路AND3之第1輸入端連接之輸出端。邏輯電路LC5根據對應之群GRP，具有不同之構成。
具體而言，例如與群GRP0對應之平面PB0～PB3內之邏輯電路LC5構成為被供給具有與群GRP0對應之資料“00”之信號PBGRP＿SEL＜1：0＞後，對輸出端輸出“H”位準信號。繼而，與群PGRP0對應之邏輯電路LC5構成為被供給具有與群GRP0以外之群GRP對應之資料之信號PBGRP＿SEL＜1：0＞後，對輸出端輸出“L”位準信號。
再者，與其他群GRP對應之邏輯電路LC5亦情況相同。例如與群GRP1對應之平面PB4～PB7內之邏輯電路LC5於信號PB＿SEL＜1：0＞具有與群GRP1對應之資料“01”之情形時，對輸出端輸出“H”位準信號，於除此以外之資料之情形時輸出“L”位準信號。
邏輯電路AND3包含被供給來自邏輯電路LC5之輸出之第1輸入端、被供給信號PB＿CNT＜3：0＞之任一個(圖36之情形為信號PB＿CNT＜0＞)之第2輸入端、及與邏輯電路AND1之第2輸入端連接之輸出端。邏輯電路AND3係例如邏輯積運算器，且構成為於第1輸入端及第2輸入端均為“H”位準之情形時輸出“H”位準，於除此以外之情形時輸出“L”位準。
藉由以如上方式構成，邏輯電路AND1於信號PBGRP＿SEL＜1：0＞命中對應之群GRP，且輸入至邏輯電路AND3之信號PB＿CNT＜3：0＞為“H”位準之情形時，對第1輸入端輸入“H”位準。
再者，於圖36之例中，對邏輯電路LC5及AND3對於各平面PB內之所有之區塊解碼器52d各設置1組之情形進行了說明，但不限於此。即，邏輯電路LC5及AND3對於各群GRP各設置1組即可，邏輯電路AND3之輸出信號供給至同一群GRP內之所有區塊解碼器52d內之邏輯電路AND1即可。
2.8.2 關於複數個平面之同步動作 繼而，對第2實施形態之第5變化例之半導體記憶裝置中之複數個平面之同步動作進行說明。圖37係用以說明第2實施形態之第5變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。圖37對應於第2實施形態之第4變化例中之圖32。
如圖37所示，時刻T10～T21為止之動作因與圖32相同，故省略其說明。
於時刻T22中，平面選擇信號254c產生包含用以選擇群GRP0之資料“00”之信號PBGRP＿SEL＜1：0＞，並將其傳送至所有之平面PB。藉此，群GRP0內之區塊解碼器52d之邏輯電路LC5對邏輯電路AND3之第1輸入端輸出“H”位準。另一方面，其他組GRP1～GRP3內之區塊解碼器52d之邏輯電路LC5輸出“L”位準。
於時刻T23中，平面控制信號產生電路251b將信號PB＿CNT＜3：0＞設為“H”位準。藉此，平面PB0～PB3內設置之區塊解碼器52d之邏輯電路AND3輸出“H”位準，結果而言，邏輯電路AND1輸出“H”位準。因此，可將平面PB0～PB3中之選擇區塊BLK設為選擇狀態。因此，於平面PB0～PB3中，對選擇區塊BLK執行特定之動作。
於時刻T24中，平面控制信號產生電路251將信號PB＿CNT＜3：0＞設為“L”位準。藉此，平面PB0～PB3中之選擇區塊BLK成為非選擇狀態，從而動作之執行期間結束。以上，複數個平面之同步動作結束。
2.8.4 本變化例之效果 根據本變化例，可將供給信號PB＿CNT之信號線之條數從16條進而減少到4條。藉此，於選擇同步動作之平面PB時，同時使分別對被傳送“H”位準之4個組PSET0～PSET3之信號PB＿CNT共通化。又，平面選擇信號PBGRP＿SEL＜1：0＞構成為可獨立地選擇各群GRP。因此，定序器25可藉由一邊藉由信號PBGRP＿SEL＜1：0＞選擇群GRP0，一邊將信號PB＿CNT＜3：0＞設為“H”位準，而選擇平面PB0～PB3內之區塊BLK。因此，可執行複數個平面之同步動作。
又，例如亦可藉由將信號PB＿CNT＜3：0＞中之信號PB＿CNT＜0＞設為“H”位準，將信號PB＿CNT＜3：1＞設為“L”位準，而僅將平面PB0設為選擇狀態。藉此，便可構築複數個平面PB之同步動作與單數平面PB之單獨動作均可執行之構成。
3.其他 對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提示，並非意於限定發明範圍。該等實施形態可利用其他各種方式實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於權利要求書中記載之發明及其均等之範圍中。
[相關申請案] 本申請案係享有以日本專利申請2018-173374號(申請日：2018年9月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶系統 10:記憶體控制器 11:處理器 12:內建記憶體 13:ECC電路 14:NAND介面電路 15:緩衝記憶體 16:主機介面電路 20:半導體記憶裝置 21:核心部 22:輸入輸出電路 23:邏輯控制電路 24:暫存器 25:定序器 26:電壓產生電路 27:驅動裝置 51:傳送開關群 52、52a、52b、52c、52d:區塊解碼器 211:記憶胞陣列 212:列解碼器 213:感測放大器模組 241:命令暫存器 242:平面位址暫存器 243:區塊位址暫存器 251、251a、251b:平面控制信號產生電路 252、252a:區塊位址信號產生電路 253:區塊位址設定信號產生電路 254、254a、254b、254c:平面選擇信號產生電路 ADD:位址 AND1、AND2、AND3:邏輯電路 BLK(BLK0、BLK1、...):區塊 BLKADD:區塊位址 /CE、CLE、ALE、/WE、/RE、/WP、/RB、I/O＜7：0＞、PB＿CNT＜15：0＞、BLKADD＿BUS＜3：0＞、BLKADD＿BUS、BLKADD＿BUS＜1＞、BLKADD＿BUS＜2＞、BLKADD＿BUS＜3＞、BLKADD＿SET、PB＿SEL:信號 CMD:命令 CNT:控制信號 DAT:資料 FF:暫存器 GRP0～GRP3:群 IPB、IPB0～IPB3:虛擬平面 LC1、LC2、LC3、LC4、LS:位準偏移器 MT(MT0～MT7):記憶胞電晶體 PB(PB0、PB1、...、PB15):平面 PBADD:平面位址 PSET(PSET0～PSET3):複數個平面PB之組 ST1、ST2:選擇電晶體
圖1係用以說明第1實施形態之記憶系統之構成之方塊圖。  圖2係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。  圖3係用以說明第1實施形態之半導體記憶裝置之暫存器及定序器之構成之方塊圖。  圖4係用以說明第1實施形態之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。  圖5係用以說明第1實施形態之半導體記憶裝置之平面構成之方塊圖。  圖6係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列構成之電路圖。  圖7係用以說明第1實施形態之半導體記憶裝置之列解碼器構成之電路圖。  圖8係用以說明第1實施形態之半導體記憶裝置之區塊解碼器構成之電路圖。  圖9係用以說明第1實施形態之半導體記憶裝置中之複數個平面之同步動作之命令序列。  圖10係用以說明第1實施形態之半導體記憶裝置中之複數個平面之同步動作之時序圖。  圖11係用以說明第1實施形態之變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。  圖12係用以說明第1實施形態之變化例之半導體記憶裝置中之複數個平面之同步動作之命令序列。  圖13係用以說明第1實施形態之變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。  圖14係用以說明第2實施形態之半導體記憶裝置之暫存器及定序器之構成之模式圖。  圖15係用以說明第2實施形態之半導體記憶裝置之平面選擇信號產生電路中產生之信號與平面之對應關係之表格。  圖16係用以說明第2實施形態之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。  圖17係用以說明第2實施形態之半導體記憶裝置之區塊解碼器構成之電路圖。  圖18係用以說明第2實施形態之半導體記憶裝置中之複數個平面之同步動作之時序圖。  圖19係用以說明第2實施形態之第1變化例之半導體記憶裝置之暫存器及定序器之構成之模式圖。  圖20係用以說明第2實施形態之第1變化例之半導體記憶裝置之平面選擇信號產生電路中產生之信號與平面之對應關係之表格。  圖21係用以說明第2實施形態之第1變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。  圖22係用以說明第2實施形態之第1變化例之半導體記憶裝置之區塊解碼器構成之電路圖。  圖23係用以說明第2實施形態之第1變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。  圖24係用以說明第2實施形態之第2變化例之半導體記憶裝置中之複數個平面之同步動作之命令序列。  圖25係用以說明第2實施形態之第3變化例之半導體記憶裝置之暫存器及定序器之構成之模式圖。  圖26係用以說明第2實施形態之第3變化例之半導體記憶裝置之平面選擇信號產生電路中產生之信號與平面之對應關係之表格。  圖27係用以說明第2實施形態之第3變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。  圖28係用以說明第2實施形態之第3變化例之半導體記憶裝置之區塊解碼器構成之電路圖。  圖29係用以說明第2實施形態之第3變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。  圖30係用以說明第2實施形態之第4變化例之半導體記憶裝置之暫存器及定序器之構成之模式圖。  圖31係用以說明第2實施形態之第4變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。  圖32係用以說明第2實施形態之第4變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。  圖33係用以說明第2實施形態之第5變化例之半導體記憶裝置之暫存器及定序器之構成之模式圖。  圖34係用以說明第2實施形態之第5變化例之半導體記憶裝置之平面選擇信號產生電路中產生之信號與平面之對應關係之表格。  圖35係用以說明第2實施形態之第5變化例之半導體記憶裝置中從定序器輸出之控制信號與核心部之連接關係之模式圖。  圖36係用以說明第2實施形態之第5變化例之半導體記憶裝置之區塊解碼器構成之電路圖。  圖37係用以說明第2實施形態之第5變化例之半導體記憶裝置中之複數個平面之同步動作之時序圖。
21:核心部
PB(PB0、PB1、...、PB15):平面
PSET(PSET0~PSET3):複數個平面PB之組
PB＿CNT<15：0>、BLKADD＿BUS<3：0>:信號

Claims (20)

  1. 一種半導體記憶裝置，其包括：複數個平面，其等包含第1平面、第2平面、第3平面、及第4平面，上述平面各自包含記憶胞陣列，上述記憶胞陣列包含各自具有複數個記憶胞之複數個區塊；第1信號線，其係與上述第1平面連接；第2信號線，其係與上述第2平面連接；第3信號線，其係與上述第3平面連接；第4信號線，其係與上述第4平面連接；第1位址匯流排，其係與上述第1平面及上述第3平面共通連接；第2位址匯流排，其係與上述第2平面及上述第4平面共通連接，且與上述第1位址匯流排不同；及控制電路，其構成為回應於接收到包含第1位址及第2位址之第1命令集而執行使至少2個平面同步操作之同步處理；其中上述控制電路構成為：經由上述第1位址匯流排將上述第1位址傳送至上述第1平面及上述第3平面，且經由上述第2位址匯流排將上述第2位址傳送至上述第2平面及上述第4平面；且於上述同步處理中，分別使用上述第1及第3信號線，選擇上述第1及第3平面中之一者內之基於上述被傳送之第1位址之第1區塊，且分別使用上述第2及第4信號線，選擇上述第2及第4平面中之一者內之基於上述被傳送之第2位址之第2區塊。
  2. 如請求項1之半導體記憶裝置，其中上述控制電路進而構成為於上述同步處理中：藉由將選擇信號施加至上述第1信號線及上述第3信號線中之一者來選擇上述第1及第3平面中之一者，且藉由將非選擇信號施加至上述第1信號線及上述第3信號線中之另一者而不選擇上述第1及第3平面中之另一者；且藉由將選擇信號施加至上述第2信號線及上述第4信號線中之一者來選擇上述第2及第4平面中之一者，且藉由將非選擇信號施加至上述第2信號線及上述第4信號線中之另一者而不選擇上述第2及第4平面中之另一者。
  3. 如請求項2之半導體記憶裝置，其中上述被選擇之第1區塊為上述第1平面內之在藉由將上述選擇信號施加至上述第1信號線來選擇上述第1平面時具有上述第1位址之區塊及上述第3平面內之在藉由將上述選擇信號施加至上述第3信號線來選擇上述第3平面時具有上述第1位址之區塊；且上述被選擇之第2區塊為上述第2平面內之在藉由將上述選擇信號施加至上述第2信號線來選擇上述第2平面時具有上述第2位址之區塊及上述第4平面內之在藉由將上述選擇信號施加至上述第4信號線來選擇上述第4平面時具有上述第2位址之區塊。
  4. 如請求項3之半導體記憶裝置，其中 將上述選擇信號施加至上述第1信號線及上述第3信號線中之上述一者且施加至上述第2信號線及上述第4信號線中之上述一者。
  5. 如請求項1之半導體記憶裝置，其中上述控制電路進而構成為於上述同步處理中，藉由將選擇信號施加至上述第1至第4信號線中之對應一者來選擇上述第1至第4平面中之各者；且上述被選擇之第1區塊為包含與上述第1位址相關聯之上述第1平面及上述第3平面之第1平面組中之區塊，且上述被選擇之第2區塊為包含與上述第2位址相關聯之上述第2平面及上述第4平面之第2平面組中之區塊。
  6. 一種半導體記憶裝置，其包括：第1平面、第2平面、第3平面、及第4平面，其等各自包含記憶胞陣列及暫存器，上述記憶胞陣列包含各自具有複數個記憶胞之複數個區塊；第1信號線，其係與上述第1平面連接；第2信號線，其係與上述第2平面連接；位址匯流排及多位元選擇信號線，其等各自係與上述第1平面、上述第2平面、上述第3平面、及上述第4平面共通連接；及控制電路，其構成為回應於接收到包含第1位址及第2位址之第1命令集而執行使上述第1平面及上述第2平面同步操作之同步處理；其中上述控制電路構成為：於第1期間內，經由上述位址匯流排將上述第1位址傳送至上述第1平面、上述第2平面、上述第3平面、及上述第4平面且回應於施加至上述多 位元選擇信號線之第1控制信號而將上述第1位址儲存於上述第1平面之上述暫存器中，且於與上述第1期間不同之第2期間內，經由上述位址匯流排將上述第2位址傳送至上述第1平面、上述第2平面、上述第3平面、及上述第4平面且回應於施加至上述多位元選擇信號線之第2控制信號而將上述第2位址儲存於上述第2平面之上述暫存器中；及於上述同步處理中，使用上述第1信號線，選擇上述第1平面內之基於儲存於上述第1平面之上述暫存器中之上述第1位址之第1區塊，且使用上述第2信號線，選擇上述第2平面內之基於儲存於上述第2平面之上述暫存器中之上述第2位址之第2區塊。
  7. 如請求項6之半導體記憶裝置，其進而包括：第3信號線，其係與上述第3平面連接；及第4信號線，其係與上述第4平面連接；其中上述控制電路進而構成為於上述同步處理中，將選擇信號施加至上述第1信號線及上述第2信號線中之各者以選擇上述第1平面及上述第2平面，且將非選擇信號施加至上述第3信號線及上述第4信號線中之各者以不選擇上述第3平面及上述第4平面。
  8. 如請求項6之半導體記憶裝置，其中回應於施加至上述多位元選擇信號線之上述第1控制信號而選擇上述第1平面及上述第3平面，且回應於施加至上述多位元選擇信號線之上述第2控制信號而選擇上述第2平面及上述第4平面；且上述控制電路構成為於上述同步處理中，回應於施加至上述多位元 選擇信號線之上述第1控制信號而將上述第1位址儲存於上述第1平面及上述第3平面中之各者之上述暫存器中，且回應於施加至上述多位元選擇信號線之上述第2控制信號而將上述第2位址儲存於上述第2平面及上述第4平面中之各者之上述暫存器中。
  9. 如請求項8之半導體記憶裝置，其進而包括：第3信號線，其係與上述第3平面連接；及第4信號線，其係與上述第4平面連接；其中上述控制電路構成為於上述同步處理中，將選擇信號施加至上述第1信號線、上述第2信號線、上述第3信號線、及上述第4信號線中之各者以選擇上述第1平面、上述第2平面、上述第3平面、及上述第4平面中之各者。
  10. 如請求項9之半導體記憶裝置，其中於上述同步處理中，上述第1平面之上述暫存器及上述第3平面之上述暫存器儲存相同資料，且上述第2平面之上述暫存器及上述第4平面之上述暫存器儲存相同資料。
  11. 如請求項6之半導體記憶裝置，其中施加至上述多位元選擇信號線之上述控制信號僅選擇1個平面。
  12. 如請求項6之半導體記憶裝置，其中上述第1、第2、第3、及第4平面中之各者之上述暫存器具有時鐘輸入端，且上述控制電路構成為針對上述 暫存器產生時序信號，上述時序信號觸發將上述位址匯流排上之資料儲存於上述暫存器中。
  13. 一種半導體記憶裝置，其包括：第1平面、第2平面、第3平面、及第4平面，其等各自包含記憶胞陣列及暫存器，上述記憶胞陣列包含各自具有複數個記憶胞之複數個區塊；及控制電路，其構成為回應於在接收到包含第3位址及第4位址之第2命令集之後，接收到包含第1位址及第2位址之第1命令集而執行使上述第1平面、上述第2平面、上述第3平面、及上述第4平面同步操作之同步處理；其中上述控制電路構成為：於接收到上述第2命令集之後且接收到上述第1命令集之前，將上述第3位址儲存於上述第3平面之上述暫存器中且將上述第4位址儲存於上述第4平面之上述暫存器中；於接收到上述第1命令集之後，將上述第1位址儲存於上述第1平面之上述暫存器中且將上述第2位址儲存於上述第2平面之上述暫存器中；且於上述同步處理中，基於上述被儲存之第1位址、第2位址、第3位址、及第4位址，選擇上述第1平面內、上述第2平面內、上述第3平面內、及上述第4平面內之區塊。
  14. 如請求項13之半導體記憶裝置，其進而包括：第1信號線，其係與上述第1平面連接； 第2信號線，其係與上述第2平面連接；第3信號線，其係與上述第3平面連接；及第4信號線，其係與上述第4平面連接；其中上述控制電路進而構成為於上述同步處理中，將選擇信號施加至上述第1、第2、第3、及第4信號線中之各者以選擇上述第1、第2、第3、及第4平面。
  15. 如請求項13之半導體記憶裝置，其進而包括：第1信號線，其係與上述第1及第2平面連接；及第2信號線，其係與上述第2及第4平面連接；其中上述控制電路進而構成為於上述同步處理中，將選擇信號施加至上述第1及第2信號線中之各者以選擇上述第1、第2、第3、及第4平面。
  16. 如請求項13之半導體記憶裝置，其進而包括：多位元選擇信號線，其係與上述第1、第2、第3、及第4平面中之各者連接；其中上述控制電路進而構成為於不同時間將控制信號施加至上述多位元選擇信號線以選擇將要儲存上述第1、第2、第3、及第4位址之上述平面。
  17. 如請求項16之半導體記憶裝置，其進而包括：位址匯流排，其係與上述第1、第2、第3、及第4平面連接； 其中上述控制電路進而構成為經由上述位址匯流排依次傳輸上述第1、第2、第3、及第4位址，且根據上述第1、第2、第3、及第4位址傳輸於上述位址匯流排上之時序來控制施加至上述多位元選擇信號線之上述控制信號之時序。
  18. 如請求項17之半導體記憶裝置，其中施加至上述多位元選擇信號線之上述控制信號僅選擇1個平面。
  19. 如請求項17之半導體記憶裝置，其中施加至上述多位元選擇信號線之上述控制信號選擇多於1個平面。
  20. 如請求項17之半導體記憶裝置，其中上述第1、第2、第3、及第4平面中之各者之上述暫存器具有時鐘輸入端，且上述控制電路構成為針對上述暫存器產生時序信號，上述時序信號觸發將上述位址匯流排上之資料儲存於上述暫存器中。
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