JP2014179141A - 半導体記憶装置 - Google Patents

Abstract

【課題】チップ面積を縮小可能な半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、複数のメモリセルアレイ11と、複数のセンスアンプ12と、バスBD, BCI, BCOと、スイッチSWと、制御回路50と備える。バスBD, BCI, BCOは、一部領域が複数のメモリセルアレイを横断するようにして配置される。制御回路50は、スイッチを制御して、活性化されているメモリセルアレイとオーバーラップする経路を含むことなくクロック及びデータを転送する信号経路をバスによって生成する
【選択図】図４

Description

本発明の実施形態は半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１１−２５８２８９号公報

チップ面積を縮小可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、複数のメモリセルアレイと、クロック生成器と、入出力回路と、バスと、スイッチと、制御回路と備える。複数のメモリセルアレイは、複数のメモリセルを備える。クロック生成器は、クロックを生成する。入出力回路は、データを送受信する。バスは、一部領域が複数のメモリセルアレイを横断するようにして配置される。スイッチは、バスに設けられる。制御回路は、スイッチを制御して、活性化されているメモリセルアレイとオーバーラップする経路を含むことなくクロック及びデータを転送する信号経路を、バスを用いて生成する。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイのブロック図。 第１実施形態に係るメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る信号転送部の動作を示すダイアグラム。 第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置のブロック図。 半導体記憶装置のブロック図。 第２実施形態に係る半導体記憶装置のブロック図。 第２実施形態に係る信号転送部の動作を示すダイアグラム。 第２実施形態に係る半導体記憶装置のブロック図。 第１、第２実施形態の変形例に係る半導体記憶装置のブロック図。 第１、第２実施形態の変形例に係る半導体記憶装置の断面図。 第１、第２実施形態の変形例に係るメモリセルアレイの回路図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。

１．１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、複数のプレーン１０（図１の例では、３つのプレーン１０−０、１０−１、及び１０−２）、入出力回路２０、クロック生成器３０、信号転送部４０、及び制御回路５０を備えている。

プレーン１０の各々は、メモリセルアレイ１１、センスアンプ１２、及びロウデコーダ１０を備えている。なお以下の説明において、これらのブロックをプレーン１０−０〜１０−２間で区別する際には、これらの参照符号にも同様のsuffixを付与する。メモリセルアレイ１１は複数のメモリセルを備え、データを不揮発に保持する。センスアンプ１２は、メモリセルアレイ１１から読み出したデータをセンス・増幅し、一時的に保持する。またセンスアンプ１２は、メモリセルアレイ１１への書き込みデータを一時的に保持し、このデータに基づいてメモリセルにデータを書き込む。ロウデコーダ１３は、メモリセルアレイ１１のロウ方向を選択する。

入出力回路２０は、ＮＡＮＤ型フラッシュメモリ１外部のコントローラまたはホスト機器との間のデータの授受を司る。入出力回路２０は、ＦＩＦＯ（First-In First-Out）メモリ２１及びデータドライバ２２を有する。ＦＩＦＯメモリ２１は、信号転送部４０からクロックＣＬＫ及びデータＤＯＵＴを受信する。そしてＦＩＦＯメモリ２１は、クロックＣＬＫに同期してデータＤＯＵＴを外部にシリアルに出力する。データドライバ２２は、外部からデータＤＩＮを受信する。

クロック生成器３０は、クロックＣＬＫを生成する。

信号転送部４０は、信号を伝送するバスと複数のスイッチとを含む。そして信号転送部４０は、これらのバスとスイッチを用いて、クロック生成器３０の生成したクロックＣＬＫをセンスアンプ１２及びＦＩＦＯメモリ２１に転送する。また信号転送部４０は、各センスアンプ１２−０〜１２−２から読み出されたデータＤＯＵＴをＦＩＦＯメモリ２１に転送し、データドライバ２２からのデータＤＩＮを各センスアンプ１２−０〜１２−２に転送する。信号転送部４０の詳細については後述する。

１．１．２ メモリセルアレイについて
次に、メモリセルアレイ１１の詳細について、図２を用いて説明する。図２はメモリセルアレイ１１のブロック図である。

図示するようにメモリセルアレイ１１は、不揮発性のメモリセルの集合である複数（例えばＮ個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１４の集合である複数（例えばＭ個）のメモリグループＧＰ（ＧＰ０、ＧＰ１、ＧＰ２、…）を備えている。メモリセルアレイ１１内のブロック数及びブロック内のメモリグループ数は任意である。

次に、各ブロックＢＬＫの構成の詳細について図３を用いて説明する。図３は、ブロックＢＬＫ０の回路図である。その他のブロックＢＬＫも同様の構成を有している。

図示するように、ブロックＢＬＫ０は複数のメモリグループＧＰを含み、各々のメモリグループＧＰは、複数（本例ではＬ個）のＮＡＮＤストリング１４を含む。

ＮＡＮＤストリング１４の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。

メモリグループＧＰ０〜ＧＰ（Ｍ−１）の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）では、それぞれＢＧ０〜ＢＧ（Ｎ−１））に共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ毎に独立している。

また、メモリセルアレイ１１内でマトリクス状に配置されたＮＡＮＤストリング１４のうち、同一列にあるＮＡＮＤストリング１４の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１４を共通に接続する。また選択トランジスタＳＴ２の電流経路の他端は、いずれかのソース線ＳＬに接続されている。ソース線ＳＬは、例えば複数のメモリグループＧＰ間で、ＮＡＮＤストリング１４を共通に接続する。

前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。

上記構成のメモリセルアレイ１１において、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２、及びバックゲートトランジスタＢＴは、半導体基板上方に三次元的に積層されている。一例としては、半導体基板上に例えばセンスアンプ１２等の周辺回路の一部が形成され、この周辺回路の上方にメモリセルアレイ１１が形成される。

メモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．３ センスアンプ１２について
次に、センスアンプ１２の構成について図４を用いて説明する。図４はＮＡＮＤ型フラッシュメモリ１のブロック図であり、特にセンスアンプ１２及び信号転送部４０につき詳細に示したものである。

図示するようにセンスアンプ１２は、キャッシュ動作用のラッチ回路ＬＡＴ（ＬＡＴ０〜ＬＡＴ２）を備えている。ラッチ回路ＬＡＴはクロックＣＬＫを受信して動作し、またそのクロックＣＬＫを出力する。更に、データＤＩＮを受信し、データＤＯＵＴを出力する。データＤＩＮは、データドライバ２２から与えられるメモリセルアレイ１１への書き込みデータであり、データＤＯＵＴは、メモリセルアレイ１１からの読み出しデータである。

センスアンプ１２は、図示せぬその他のラッチ回路及びビット線制御部を含む。このラッチ回路は、メモリセルアレイ１１へのデータ書き込み時にはラッチ回路ＬＡＴからデータＤＩＮを受信し、読み出し時にはラッチ回路ＬＡＴにデータＤＯＵＴを送信する。ビット線制御部は、メモリセルアレイ１１へのデータの書き込み時には該ラッチ回路内のデータＤＩＮに基づいてビット線に電圧を印加し、読み出し時には読み出しデータをデータＤＯＵＴとして該ラッチ回路に格納する。

前述の通り、ラッチ回路ＬＡＴはキャッシュ動作用のラッチ回路である。従って、例えばプレーン１０−０においてメモリセルアレイ１１にデータが書き込み中であっても、ラッチ回路ＬＡＴ０が空いていれば、ラッチ回路ＬＡＴ０にアクセスすることが出来る。また、例えばプレーン１０−０へのデータ書き込み中に、ラッチ回路ＬＡＴ１、ＬＡＴ２にデータＤＩＮを格納したり、またはデータＤＯＵＴを読み出したりすることも可能である。

１．１．４ 信号転送部４０について
次に、信号転送部４０の詳細について引き続き図４を用いて説明する。

図示するように信号転送部４０は、データ用バスＢＤ、クロック入力用バスＢＣＩ、及びクロック出力用バスＢＣＯと、これらのバスに設けられた複数のスイッチＳＷ０〜ＳＷ５、ＳＷ１０〜ＳＷ１２、ＳＷ２０、ＳＷ２１、ＳＷ３０〜ＳＷ３５、ＳＷ４０〜ＳＷ４２、及びＳＷ５０を備えている。

バスＢＤ、ＢＣＩ、ＢＣＯは、図４に示すようにリング状に設けられ、その一部はプレーン１１−０〜１１−２（メモリセルアレイ１１−０〜１１−２）を横断し、残りの部分はプレーン１１−０〜１１−２とオーバーラップしないようにして配置される。そしてバスＢＤは、ラッチ回路ＬＡＴから出力されるデータＤＯＵＴを、ＦＩＦＯメモリ２１に転送する。バスＢＣＩは、クロック生成器３０で生成されるクロックＣＬＫをラッチ回路ＬＡＴに転送する。バスＢＣＯは、ラッチ回路ＬＡＴから出力されるクロックＣＬＫをＦＩＦＯメモリ２１に転送する。

バスＢＤは、バスＢＤ０〜ＢＤ４を備えている。バスＢＤ０は、スイッチＳＷ３０及びＳＷ４０によりラッチ回路ＬＡＴ０に接続され、スイッチＳＷ３０及びＳＷ３１によりバスＢＤ１に接続され、スイッチＳＷ５１によりバスＢＤ４に接続される。バスＢＤ０は、その一部がメモリセルアレイ１１−０直下の領域に位置してスイッチＳＷ３０に接続され、残りの部分はメモリセルアレイ１１−０〜１１−２のいずれともオーバーラップしないように位置してスイッチＳＷ５１に接続される。

バスＢＤ１は、スイッチＳＷ３１及びＳＷ４０によりラッチ回路ＬＡＴ０に接続され、スイッチＳＷ３２及びＳＷ４１によりラッチ回路ＬＡＴ１に接続され、スイッチＳＷ３２及びＳＷ３３によりバスＢＤ２に接続される。バスＢＤ１は、メモリセルアレイ１１−１直下の領域に配置される。

バスＢＤ２は、スイッチＳＷ３３及びＳＷ４１によりラッチ回路ＬＡＴ１に接続され、スイッチＳＷ３４及びＳＷ４２によりラッチ回路ＬＡＴ２に接続され、スイッチＳＷ３４及びＳＷ３５によりバスＢＤ３に接続される。バスＢＤ２は、メモリセルアレイ１１−２直下の領域に配置される。

バスＢＤ３は、スイッチＳＷ３５及びＳＷ４２によりラッチ回路ＬＡＴ２に接続され、スイッチＳＷ５０によりバスＢＤ４に接続される。バスＢＤ３は、メモリセルアレイ１１−０〜１１−２とオーバーラップしないように配置される。

バスＢＤ４もまた、メモリセルアレイ１１−０〜１１−２とオーバーラップしないように配置され、ＦＩＦＯメモリ２１のデータ入力端子ＤＡＴに接続される。

次にバスＢＣＩ及びＢＣＯについて説明する。バスＢＣＩ及びＢＣＯはそれぞれ、バスＢＣＩ０〜ＢＣＩ４及びバスＢＣＯ０〜ＢＣＯ４を備えている。バスＢＣＩ０及びバスＢＣＯ０は、スイッチＳＷ０及びＳＷ１０によりラッチ回路ＬＡＴ０に接続され、スイッチＳＷ０及びＳＷ１によりバスＢＣＩ１及びバスＢＣＩ１に接続され、スイッチＳＷ２１によりバスＢＣＩ４及びバスＢＣＯ４に接続される。バスＢＣＩ０及びバスＢＣＯ０は、その一部がメモリセルアレイ１１−０直下の領域に位置してスイッチＳＷ０に接続され、残りの部分はメモリセルアレイ１１−０〜１１−２のいずれともオーバーラップしないように位置してスイッチＳＷ２１に接続される。

バスＢＣＩ１及びバスＢＣＩ１は、スイッチＳＷ１及びＳＷ１０によりラッチ回路ＬＡＴ０に接続され、スイッチＳＷ２及びＳＷ１１によりラッチ回路ＬＡＴ１に接続され、スイッチＳＷ２及びＳＷ３によりバスＢＣＩ２及びＢＣＯ２に接続される。バスＢＣＩ１及びバスＢＣＯ１は、メモリセルアレイ１１−１直下の領域に配置される。

バスＢＣＩ２及びＢＣＯ２は、スイッチＳＷ３及びＳＷ１１によりラッチ回路ＬＡＴ１に接続され、スイッチＳＷ４及びＳＷ１２によりラッチ回路ＬＡＴ２に接続され、スイッチＳＷ４及びＳＷ５によりバスＢＣＩ３及びＢＣＯ３に接続される。バスＢＣＩ２及びＢＣＯ２は、メモリセルアレイ１１−２直下の領域に配置される。

バスＢＣＩ３及びＢＣＯ３は、スイッチＳＷ５及びＳＷ１２によりラッチ回路ＬＡＴ２に接続され、スイッチＳＷ２０によりバスＢＣＩ４及びＢＣＯ４に接続される。バスＢＣＩ３及びＢＣＯ３は、メモリセルアレイ１１−０〜１１−２とオーバーラップしないように配置される。

バスＢＣＩ４及びＢＣＯ４もまた、メモリセルアレイ１１−０〜１１−２とオーバーラップしないように配置され、それぞれクロック生成器３０のクロック出力端子及びＦＩＦＯメモリ２１のクロック入力端子ＣＬＫinに接続される。

なお、以下の説明ではスイッチＳＷ１０〜１２及びＳＷ４０〜ＳＷ４２を信号転送部４０の一部として説明するが、これらはセンスアンプ１２の一部であっても良い。

１．２ データ出力動作について
次に、各プレーン１０からのデータ出力動作につき、特に信号転送部４０の動作に着目して以下説明する。

図５は一例として、プレーン１０−０のラッチ回路ＬＡＴ０からデータを読み出す際における信号転送部４０のスイッチの動作状態を示している。図５において、“０”はスイッチがオフされることを示し、“１”はスイッチがオンされることを意味する。図示するように、ラッチ回路ＬＡＴ０からのデータ読み出し時にいずれのメモリセルアレイ１１が活性化されているか（データアクセスがなされているか）によって、スイッチの制御は異なる。この制御は例えば制御回路５０によって行われ、制御回路５０は、活性化されているメモリセルアレイ直下のバスを用いずにデータ及びクロックの転送経路を形成するように制御する。以下、具体的に説明する。なお、全てのメモリセルアレイ１１が不活性の状態では、データ及びクロックの転送経路は特に限定されない。

まず、メモリセルアレイ１１−０が活性化されている際にラッチ回路ＬＡＴ０からデータを読み出す場合につき、図５及び図６を用いて説明する。図６は、図４において信号の転送経路を分かりやすく示したものであり、破線で示したバスは信号経路として機能しないことを示し、また斜線で示したブロックがアクセス対象であることを示している。

図５に示すように制御回路５０は、スイッチＳＷ０、ＳＷ３０、ＳＷ２１、及びＳＷ５１をオフ状態とする。これにより、図６に示すようにバスＢＣＩ０、ＢＣＯ０、ＢＤ０は、センスアンプ１２−０、クロック生成器３０、及びＦＩＦＯメモリ２１から電気的に切り離される。また制御回路５０は、ラッチ回路ＬＡＴ１及びＬＡＴ２がアクセス対象では無いので、スイッチＳＷ１１、ＳＷ４１、ＳＷ１２、ＳＷ４２をオフ状態とする。そしてその他のスイッチをオン状態とする。

以上の結果、クロック生成器３０からラッチ回路ＬＡＴ０へのクロック転送経路は、スイッチＳＷ１０、ＳＷ１〜ＳＷ５、及びＳＷ２０を介して、バスＢＣＩ１〜ＢＣＩ４によって形成される。また、ラッチ回路ＬＡＴ０からＦＩＦＯメモリ２１へのクロック転送経路は、スイッチＳＷ１０、ＳＷ１〜ＳＷ５、及びＳＷ２０を介して、バスＢＣＯ１〜ＢＣＯ４によって形成される。更に、ラッチ回路ＬＡＴ０からＦＩＦＯメモリ２１へのデータ転送経路は、スイッチＳＷ４０、ＳＷ３１〜ＳＷ３５、及びＳＷ５０を介して、バスＢＤ１〜ＢＤ４によって形成される。

次に、メモリセルアレイ１１−１が活性化されている際にラッチ回路ＬＡＴ０からデータを読み出す場合につき、図５及び図７を用いて説明する。図５に示すように制御回路５０は、スイッチＳＷ０、ＳＷ３０、ＳＷ１０、ＳＷ４０、ＳＷ２１、及びＳＷ５１をオン状態とし、その他のスイッチをオフ状態とする。これにより、図７に示すようにバスＢＣＩ１〜ＢＣＩ３、ＢＣＯ１〜ＢＣＯ３、及びＢＤ１〜ＢＤ３は、センスアンプ１２−０、クロック生成器３０、及びＦＩＦＯメモリ２１から電気的に切り離される。

以上の結果、クロック生成器３０からラッチ回路ＬＡＴ０へのクロック転送経路は、スイッチＳＷ１０、ＳＷ０、及びＳＷ２１を介して、バスＢＣＩ０及びＢＣＩ４によって形成される。また、ラッチ回路ＬＡＴ０からＦＩＦＯメモリ２１へのクロック転送経路は、スイッチＳＷ１０、ＳＷ０、及びＳＷ２１を介して、バスＢＣＯ０及びＢＣＩ４によって形成される。更に、ラッチ回路ＬＡＴ０からＦＩＦＯメモリ２１へのデータ転送経路は、スイッチＳＷ４０、ＳＷ３０、及びＳＷ５１を介して、バスＢＤ０及びＢＤ４によって形成される。

次に、メモリセルアレイ１１−２が活性化されている際にラッチ回路ＬＡＴ０からデータを読み出す場合につき、図５及び図８を用いて説明する。図示するように、この場合は前述のメモリセルアレイ１１−１が活性化されている場合（図７参照）と同様である。

なお、ラッチ回路ＬＡＴ１、ＬＡＴ２にアクセスする場合も同様に、活性化されているメモリセルアレイ直下のバスを用いることなく信号転送経路が形成される。例えば、ラッチ回路ＬＡＴ１にアクセスする場合であって、メモリセルアレイ１１−０または１１−１が活性化されている際には、バスＢＣＩ０〜ＢＣＩ１、ＢＣＯ０〜ＢＣＯ１、及びＢＤ０〜ＢＤ１は使用されず、バスＢＣＩ２〜ＢＣＩ４、ＢＣＯ２〜ＢＣＯ４、及びＢＤ２〜ＢＤ４が使用される。他方、ラッチ回路ＬＡＴ１にアクセスする場合であって、メモリセルアレイ１１−２が活性化されている際には、逆にバスＢＣＩ２、ＢＣＯ２、及びＢＤ２が使用されず、バスＢＣＩ０〜ＢＣＩ１、ＢＣＩ４、ＢＣＯ０〜ＢＣＯ１、ＢＣＯ４、ＢＤ０〜ＢＤ１、及びＢＤ４が使用される。

１．３ 本実施形態に係る効果
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリのチップ面積を縮小出来る。本効果につき、以下説明する。

複数のプレーンを有するＮＡＮＤ型フラッシュメモリでは、各プレーンに対してクロックを転送する信号経路や、各プレーンからのデータを転送する信号経路が必要である。これらの信号経路を単純にプレーン毎に配置した場合、図９に示すようなレイアウトが考えられる。図９は、本実施形態の比較例に係るＮＡＮＤ型フラッシュメモリのブロック図である。しかしながら、図９に示す配線レイアウトであると、プレーン毎に余計な配線領域が必要となり、チップサイズを増大させる原因となり得る。

この点、本実施形態に係る配線レイアウトは、図４に示すようにループ形状を有し、その一部分が複数のプレーン１０とオーバーラップしながらこれらのプレーン１０を横断している。そしてループ状の配線は、プレーン１０とオーバーラップする部分において、各プレーン１０のセンスアンプ１２と接続されている。そのため、図４に示すように、図９のレイアウトに比べて配線領域を削減出来る。例えば、図９における少なくとも隣接プレーン間に必要な配線領域は不要となる。従って、ＮＡＮＤ型フラッシュメモリ１のチップ面積を縮小出来る。

また本実施形態に係る構成では、ＮＡＮＤ型フラッシュメモリ１の動作信頼性を向上出来る。上記の比較例で説明したようにクロックやデータの信号配線をプレーンとオーバーラップさせた場合、いずれかのメモリセルアレイが活性化されることで、信号の伝達に悪影響を与える可能性がある。

すなわち、例えばメモリセルへのデータの書き込み時には、選択ワード線には大きなプログラム電圧が印加される。またデータの消去時には、ビット線及びソース線には大きな消去電圧が印加される。そして、活性化されたメモリセルアレイでは、これらの高電圧を用いて“Ｈ”レベル及び“Ｌ”レベルのスイッチングが繰り返し行われる。このように大きな電位変動の発生している領域近辺に信号配線を設けると、例えば容量カップリングの影響等、信号配線によって伝達される信号の波形が崩れたり、遅延したり、あるいはその情報が破壊されたりする恐れがある。

この点、本実施形態に係る構成では、クロックＣＬＫ及びデータＤＯＵＴを伝送する信号配線はループ形状を有し、且つ複数のスイッチにより複数の領域に分割可能とされている。そして、いずれかのメモリセルアレイ１１が活性化されている場合には、そのメモリセルアレイ１１直下に位置する配線を無効とし、その他の配線を使って各プレーン１０とクロック生成器３０及びＦＩＦＯメモリ２１とを接続している。従って、活性化メモリセルアレイからの影響を受けることなく、信号を伝送出来る。そのため、ＮＡＮＤ型フラッシュメモリ１の動作信頼性を向上出来る。

２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態はセンスアンプ１０からデータＤＯＵＴが出力される場合に着目したのに対して、本実施形態は、センスアンプ１０にデータＤＩＮを入力するする場合に着目したものである。以下では、第１実施形態と異なる点についてのみ説明する。

２．１ 信号転送部４０について
本実施形態に係る信号転送部４０について、図１０を用いて説明する。図１０はＮＡＮＤ型フラッシュメモリ１のブロック図であり、特にセンスアンプ１２及び信号転送部４０の詳細を示したものである。

図示するように信号転送部４０は、データ用バスＢＤ及びクロック入力用バスＢＣＩと、これらのバスに設けられた複数のスイッチＳＷ０〜ＳＷ５、ＳＷ１０〜ＳＷ１２、ＳＷ２０、及びＳＷ２１を備えている。

バスＢＤ及びＢＣＩは、第１実施形態と同様にリング状にレイアウトされている。バスＢＤは、データドライバ２２からの書き込みデータＤＩＮをラッチ回路ＬＡＴに転送する。バスＢＣＩは、クロック生成器３０で生成されるクロックＣＬＫをラッチ回路ＬＡＴに転送する。そして第１実施形態同様、バスＢＤはバスＢＤ０〜ＢＤ４を備え、バスＢＣＩはバスＢＣＩ０〜ＢＣＩ４を備えている。

バスＢＤ０及びＢＣＩ０は、スイッチＳＷ０及びＳＷ１０によりラッチ回路ＬＡＴ０に接続され、スイッチＳＷ０及びＳＷ１によりバスＢＤ１及びＢＣＩ１に接続され、スイッチＳＷ２１によりバスＢＤ４及びＢＣＩ４に接続される。バスＢＤ０及びＢＣＩ０は、その一部がメモリセルアレイ１１−０直下の領域に位置してスイッチＳＷ０に接続され、残りの部分はメモリセルアレイ１１−０〜１１−２のいずれともオーバーラップしないように位置してスイッチＳＷ２１に接続される。

バスＢＤ１及びＢＣＩ１は、スイッチＳＷ１及びＳＷ１０によりラッチ回路ＬＡＴ０に接続され、スイッチＳＷ２及びＳＷ１１によりラッチ回路ＬＡＴ１に接続され、スイッチＳＷ２及びＳＷ３によりバスＢＤ２及びＢＣＩ２に接続される。バスＢＤ１及びＢＣＩ１は、メモリセルアレイ１１−１直下の領域に配置される。

バスＢＤ２及びＢＣＩ２は、スイッチＳＷ３及びＳＷ１１によりラッチ回路ＬＡＴ１に接続され、スイッチＳＷ４及びＳＷ１２によりラッチ回路ＬＡＴ２に接続され、スイッチＳＷ４及びＳＷ５によりバスＢＤ３及びＢＣＩ３に接続される。バスＢＤ２及びＢＣＩ３は、メモリセルアレイ１１−２直下の領域に配置される。

バスＢＤ３及びＢＣＩ３は、スイッチＳＷ５及びＳＷ１２によりラッチ回路ＬＡＴ２に接続され、スイッチＳＷ２０によりバスＢＤ４及びＢＣＩ４に接続される。バスＢＤ３及びＢＣＩ３は、メモリセルアレイ１１−０〜１１−２とオーバーラップしないように配置される。

バスＢＤ４及びＢＣＩ４もまた、メモリセルアレイ１１−０〜１１−２とオーバーラップしないように配置され、データドライバ２２のデータ出力端子ＤＡＴ及びクロック生成器３０のクロック出力端子にそれぞれ接続される。

２．２ データ入力動作について
次に、各プレーン１０へのデータ入力動作につき、特に信号転送部４０の動作に着目して以下説明する。

図１１は一例として、プレーン１０−０のラッチ回路ＬＡＴ０からデータを読み出す際における信号転送部４０のスイッチの動作状態を示している。図５と同様に図１１では、“０”はスイッチがオフされることを示し、“１”はスイッチがオンされることを意味する。そして制御回路５０は第１実施形態と同様、活性化されているメモリセルアレイ直下のバスを用いずにデータ及びクロックの転送経路を形成するように制御する。以下、具体的に説明する。

メモリセルアレイ１１−０が活性化されている際にラッチ回路ＬＡＴ０へデータを入力する場合につき、図１１及び図１２を用いて説明する。

図１１に示すように制御回路５０は、スイッチＳＷ０及びＳＷ２１をオフ状態とする。これにより、図１２に示すようにバスＢＤ０及びＢＣＩ０は、センスアンプ１２−０、クロック生成器３０、及びデータドライバ２２から電気的に切り離される。また制御回路５０は、ラッチ回路ＬＡＴ１及びＬＡＴ２がアクセス対象では無いので、スイッチＳＷ１１及びＳＷ１２をオフ状態とする。そしてその他のスイッチをオン状態とする。

以上の結果、クロック生成器３０からラッチ回路ＬＡＴ０へのクロックＣＬＫの転送経路は、スイッチＳＷ１０、ＳＷ１〜ＳＷ５、及びスイッチＳＷ２０を介して、バスＢＣＩ１〜ＢＣＩ４によって形成される。また、データドライバ２２からラッチ回路ＬＡＴ０へのデータＤＩＮの転送経路も同様に、スイッチＳＷ１０、ＳＷ１〜ＳＷ５、及びスイッチＳＷ２０を介して、バスＢＤ１〜ＢＤ４によって形成される。

メモリセルアレイ１１−１及び１１−２が活性化される場合も、図１１に示す通りである。また図示を省略するが、データＤＩＮをラッチ回路ＬＡＴ１、ＬＡＴ２に転送する場合も同様に、活性化されているメモリセルアレイ直下のバスを用いることなく信号転送経路が形成される。例えば、ラッチ回路ＬＡＴ１にデータＤＩＮを入力する場合であって、メモリセルアレイ１１−０または１１−１が活性化されている際には、バスＢＣＩ０〜ＢＣＩ１及びＢＤ０〜ＢＤ１は使用されず、バスＢＣＩ２〜ＢＣＩ４及びＢＤ２〜ＢＤ４が使用される。他方、ラッチ回路ＬＡＴ１にアクセスする場合であって、メモリセルアレイ１１−２が活性化されている際には、逆にバスＢＣＩ２及びＢＤ２が使用されず、バスＢＣＩ０〜ＢＣＩ１、ＢＣＩ４、ＢＤ０〜ＢＤ１、及びＢＤ４が使用される。

２．３ 本実施形態に係る効果
本実施形態に係る構成であると、センスアンプに書き込みデータＤＩＮを入力する場合にも、第１実施形態と同様の効果が得られる。

３．変形例等
上記のように、実施形態に係る半導体記憶装置は、複数のメモリセルアレイ(11 in FIG1)と、クロック生成器(30 in FIG1)と、入出力回路(20 in FIG1)と、バス(BD, BCI, BCO in FIG4)と、スイッチ(SW in FIG4)と、制御回路(50 in FIG1)と備える。複数のメモリセルアレイ(11 in FIG1)は、複数のメモリセルを備える。クロック生成器(30 in FIG1)は、クロックを生成する。入出力回路(20 in FIG1)は、データを送受信する。バス(BD, BCI, BCO in FIG4)は、一部領域が複数のメモリセルアレイを横断するようにして配置される。スイッチ(SW in FIG4)は、バスに設けられる。制御回路(50)は、スイッチを制御して、活性化されているメモリセルアレイとオーバーラップする経路を含むことなくクロック及びデータを転送する信号経路を、バスを用いて生成する(FIG5-8)。
本構成によれば、半導体記憶装置のチップ面積を縮小出来る。

更に、実施形態に係る構成は、次の形態を有しても良い。すなわち、半導体記憶装置は複数のセンスアンプを更に備える。複数のメモリセルアレイは、第１及び第２メモリセルアレイ(11-0,11-2 in FIG4)を含む。複数のセンスアンプは、第１メモリセルアレイ(11-0 in FIG4)に対応する第１センスアンプ(12-0 in FIG4)と、第２メモリセルアレイ(11-1 in FIG4)に対応する第２センスアンプ(12-1 in FIG4)とを含む。バスは、第１乃至第３バス(BCI0,BCO0,BD0/ BCI1,BCO1,BD1/ BCI3,BCO3,BD3 in FIG4)を含む。スイッチは、第１乃至第８スイッチ(SW10,SW40/ SW0,SW30 /SW1,SW31/ SW11,SW41/ SW2,SW32/ SW3,SW33/ SW20,SW50/ SW21,SW51 in FIG4)を含む。第１バス(BCI0,BCO0,BD0 in FIG4)は、一部領域が第１メモリセルアレイ(11-0 in FIG4)にオーバーラップし、残りの領域がいずれのメモリセルアレイともオーバーラップしない。第２バス(BCI1,BCO1,BD1 in FIG4)は、第２メモリセルアレイ(11-1 in FIG4)にオーバーラップする。第３バス(BCI3,BCO3,BD3 in FIG4)は、いずれのメモリセルアレイともオーバーラップしない。第１センスアンプ(12-0)は、第１、第２スイッチ(SW10,SW40/ SW0,SW30)により前記第１バス(BCI0,BCO0,BD0)に接続され、第１、第３スイッチ(SW10,SW40/ SW1,SW31)により第２バス(BCI1,BCO1,BD1)に接続される。第２センスアンプ(12-0)は、第４、第５スイッチ(SW11,SW41/ SW2,SW32)により第２バス(BCI1,BCO1,BD1)に接続され、第４、第６スイッチ(SW11,SW41/ SW3,SW33)により第３バス(BCI3,BCO3,BD3)に接続される。第３バス(BCI3,BCO3,BD3)は、第７スイッチ(SW20,SW50)によりクロック生成器及び入出力回路に接続される。第１バス(BCI0,BCO0,BD0)は、第８スイッチ(SW21,SW51)によりクロック生成器及び前記入出力回路に接続される。

上記構成において、以下のように制御することが出来る。すなわち、第１センスアンプ(12-0)にアクセスする際において、第１メモリセルアレイが活性化されている場合(FIG5-6)、第２、第４、第８スイッチ(SW0,SW30 /SW11,SW41/ SW21,SW51)がオフ状態され、第１、第３、第５、第６、第７スイッチ(SW10,SW40/ SW1,SW31/ SW2,SW32/ SW3,SW33/ SW20,SW50)がオン状態とされる(FIG6)。他方で、第２メモリセルアレイが活性化されている場合(FIG5 and 7)、第３、第４、第５、第６、第７スイッチ(SW1,SW31/ SW11,SW41/ SW2,SW32/ SW3,SW33/ SW20,SW50)がオフ状態とされ、第１、第２、第８スイッチ(SW10,SW40/ SW0,SW30/ SW21,SW51)がオン状態とされる(FIG7)。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば、第１、第２実施形態はそれぞれ単独で実施されてもよいし、組み合わせて実施しても良い。図１３は、第１、第２実施形態を組み合わせた際の信号転送部４０の詳細を示している。この場合、データバスＢＤは、センスアンプ１２からＦＩＦＯメモリ２１へのデータ転送、及びデータドライバ２２からセンスアンプ１２へのデータ転送の両方に使用されても良い。もちろん、それぞれに専用のバスを設けても良い。

また前述のように、メモリセルアレイ１１とセンスアンプ１２は、半導体基板上で積層されても良く、両者は半導体基板面の鉛直方向においてオーバーラップしていても良い。この様子を図１４に示す。図１４は、ＮＡＮＤ型フラッシュメモリ１の断面構造を簡略化して示しており、特にプレーン１１−０及び１１−１のみを示している。

図示するように、センスアンプ１２は半導体基板１００上に形成されている。そして半導体基板１００上には、図示せぬ絶縁膜がセンスアンプ１２を被覆するようにして形成され、この絶縁膜内にバスＢＤ０及びＢＤ１（並びに図示せぬＢＣＩ及びＢＣＯ）が形成されている。更に、この絶縁膜上にメモリセルアレイ１１−０及び１１−１が形成され、これらのビット線ＢＬは、コンタクトプラグＣＰ０によって、対応するセンスアンプ１２−０及び１２−１に接続される。

本構成において、メモリセルアレイ１１とセンスアンプ１２とをオーバーラップさせることで、ＮＡＮＤ型フラッシュメモリ１のチップ面積を削減出来る。

また、信号転送部４０は、図４、図１０、及び図１３で説明した構成に限定されるものでは無く、活性化中のメモリセルアレイ１１の影響を回避出来る経路を形成出来るものであれば良い。従って、スイッチ及びバスの組み合わせは適宜選択出来、またバス全体のレイアウトも、必ずしもループ形状である必要はない。

更に上記実施形態では、半導体記憶装置として三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。三次元の積層構造は特に所定の構造に限定されるものでは無く、図２に示す回路に等価な構成であれば良い。例えば、半導体基板の鉛直方向にトランジスタＭＴ０〜ＭＴ７が積み重なる構成であっても良いし、あるいはトランジスタＭＴ０〜ＭＴ８の直列接続が、半導体基板上方にＵ字型に配列される構成であっても良い。また上記実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。

更に、図２に示したメモリセルアレイは、図１５のような構成としても良い。図１５はブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫも同様の構成を有し得る。図示するように、各メモリグループＧＰはセレクトゲート線ＳＧＤ、ＳＧＳに隣接するダミーワード線ＷＬＤＤ及びＷＬＤＳを有する。そしてワード線ＷＬ０〜ＷＬ３、ワード線ＷＬ０に隣接するダミーワード線ＷＬＤＤ、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１１の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、ワード線ＷＬ７に隣接するダミーワード線ＷＬＤＳ、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばワード線ＷＬを選択するロウデコーダを２つのロウデコーダに分割し、メモリセルアレイ１１を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＷＬＤＤ、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、ワード線ＷＬ４〜ＷＬ７、及びダミーワード線ＷＬＤＳを選択するようにしても良い。本構成によれば、ロウ系の周辺回路（ロウデコーダやロウドライバ）とメモリセルアレイ１１との間の領域のセレクトゲート線やワード線等の配線の混雑を緩和出来る。

更に上記実施形態は、ＮＡＮＤ型フラッシュメモリに限らず、例えば抵抗変化型メモリ（ＲｅＲＡＭ）等、その他の半導体メモリにも広く適用出来る。また、上記実施形態で説明した信号の電位はあくまで一例であり、その機能を果たすことが出来れば、上記説明した値に限定されるものではない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＮＡＮＤ型フラッシュメモリ、１０…プレーン、１１…メモリセルアレイ、１２…センスアンプ、１３…ロウデコーダ、１４…ＮＡＮＤストリング、２０…入出力回路、２１…ＦＩＦＯメモリ、２２…データドライバ、３０…クロック生成器、４０…信号転送部、５０…制御回路

Claims (5)

1. 複数のメモリセルを備えた複数のメモリセルアレイと、
   クロックを生成するクロック生成器と、
   データを送受信する入出力回路と、
   一部領域が前記複数のメモリセルアレイを横断するようにして配置されたバスと、
   前記バスに設けられたスイッチと、
   前記スイッチを制御して、活性化されているメモリセルアレイとオーバーラップする経路を含むことなく前記クロック及びデータを転送する信号経路を、前記バスを用いて生成する制御回路と
   を具備することを特徴とする半導体記憶装置。
2. 前記バスはループ形状を有し、該ループ形状の一部領域において、前記複数のメモリセルアレイとオーバーラップすると共に、前記スイッチが設けられる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 複数のセンスアンプを更に備え、
   前記複数のメモリセルアレイは、第１及び第２メモリセルアレイを含み、
   前記複数のセンスアンプは、前記第１メモリセルアレイに対応する第１センスアンプと、前記第２メモリセルアレイに対応する第２センスアンプとを含み、
   前記バスは、第１乃至第３バスを含み、
   前記スイッチは、第１乃至第８スイッチを含み、
   前記第１バスは、一部領域が前記第１メモリセルアレイにオーバーラップし、残りの領域がいずれのメモリセルアレイともオーバーラップせず、
   前記第２バスは、前記第２メモリセルアレイにオーバーラップし、
   前記第３バスは、いずれの前記メモリセルアレイともオーバーラップせず、
   前記第１センスアンプは、前記第１、第２スイッチにより前記第１バスに接続され、前記第１、第３スイッチにより前記第２バスに接続され、
   前記第２センスアンプは、前記第４、第５スイッチにより前記第２バスに接続され、前記第４、第６スイッチにより前記第３バスに接続され、
   前記第３バスは、前記第７スイッチにより前記クロック生成器及び前記入出力回路に接続され、
   前記第１バスは、前記第８スイッチにより前記クロック生成器及び前記入出力回路に接続される
   ことを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記第１センスアンプにアクセスする際において、
   前記第１メモリセルアレイが活性化されている場合、前記第２、第４、第８スイッチがオフ状態され、前記第１、第３、第５、第６、第７スイッチがオン状態とされ、
   前記第２メモリセルアレイが活性化されている場合、前記第３、第４、第５、第６、第７スイッチがオフ状態とされ、前記第１、第２、第８スイッチがオン状態とされる
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記センスアンプは、半導体基板上に形成され、
   前記センスアンプの上方に前記バスが形成され、
   前記バスの上方に前記メモリセルアレイが形成され、
   前記メモリセルは、三次元に積層されている
   ことを特徴とする請求項３または４記載の半導体記憶装置。

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