KR20210007503A - 메모리 컨트롤러 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 컨트롤러 및 이를 포함하는 메모리 시스템 Download PDF

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KR20210007503A
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Abstract

본 기술은, 프로그램 동작을 수행하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것이다. 본 기술은, 프로그램 데이터를 저장하는 버퍼 메모리; 상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 타겟 메모리 블록들에 프로그램하기 위한 절차가 기술된 인스트럭션 셋을 구성하는 인스트럭션 셋 구성부; 상기 인스트럭션 셋에 포함된 인스트럭션들을 순차적으로 수행하되, 상기 인스트럭션들 중 마지막 인스트럭션의 수행 완료 시에 인터럽트를 발생시키는 인스트럭션 셋 수행부; 및 상기 인스트럭션 셋 수행부로부터 상기 인터럽트가 수신되는 경우, 상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 소거하는 중앙 처리 장치를 포함하는 메모리 컨트롤러를 포함한다. 상기 상기 인스트럭션 셋 구성부는, 상기 타겟 메모리 블록들 중 비인터리빙 블록 쌍이 존재하는지 여부에 따라 상기 인스트럭션 셋을 서로 다르게 구성할 수 있다.

Description

메모리 컨트롤러 및 이를 포함하는 메모리 시스템{Memory controller and memory system having the memory controller}
본 발명은, 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 프로그램 동작을 수행하는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)은, 메모리 컨트롤러(memory controller) 및 메모리 장치(memory device)를 포함할 수 있다.
메모리 컨트롤러는, 호스트로(host)부터 프로그램 요청(program request), 논리 어드레스(logical address) 및 데이터(data)가 수신되는 경우, 수신된 논리 어드레스에 대응하는 물리 어드레스(physical address)를 할당하고, 할당된 물리 어드레스에 데이터가 저장될 수 있도록 메모리 장치를 제어할 수 있다.
본 발명의 실시 예들은, 프로그램 동작의 완료를 보장할 수 있는 메모리 컨트롤러 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 프로그램 데이터를 저장하는 버퍼 메모리; 상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 타겟 메모리 블록들에 프로그램하기 위한 절차가 기술된 인스트럭션 셋을 구성하는 인스트럭션 셋 구성부; 상기 인스트럭션 셋에 포함된 인스트럭션들을 순차적으로 수행하되, 상기 인스트럭션들 중 마지막 인스트럭션의 수행 완료 시에 인터럽트를 발생시키는 인스트럭션 셋 수행부; 및 상기 인스트럭션 셋 수행부로부터 상기 인터럽트가 수신되는 경우, 상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 소거하는 중앙 처리 장치를 포함하되, 상기 인스트럭션 셋 구성부는, 상기 타겟 메모리 블록들 중 비인터리빙 블록 쌍이 존재하는지 여부에 따라 상기 인스트럭션 셋을 서로 다르게 구성할 수 있다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 비인터리빙 블록 쌍을 포함하는 제 1 다이; 인터리빙 블록 쌍을 포함하는 제 2 다이; 및 버퍼 메모리에 저장되어 있는 프로그램 데이터 중 제 1 데이터를 상기 비인터리빙 블록 쌍에 프로그램하고 상기 프로그램 데이터 중 제 2 데이터를 상기 인터리빙 블록 쌍에 프로그램하기 위하여, 상기 제 1 데이터 중 제 1 부분 데이터를 상기 제 1 다이에게 전송한 이후에 상기 제 2 데이터를 상기 제 2 다이에게 전송하고, 상기 제 2 데이터를 전송한 이후에 상기 제 1 데이터 중 제 2 부분 데이터를 상기 제 1 다이에게 전송하며, 상기 제 2 부분 데이터를 전송한 이후에 상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 소거하는 메모리 컨트롤러를 포함할 수 있다.
본 기술에 따르면, 프로그램 데이터의 프로그램 완료가 보장되는 한도 내에서 버퍼 메모리에 저장된 프로그램 데이터를 빨리 소거시킬 수 있기 때문에, 버퍼 메모리의 용량을 빠르게 확보할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 다이들 중 어느 하나의 다이를 구체적으로 설명하기 위한 도면이다.
도 3 및 도 4는 도 2에 도시된 메모리 셀 어레이와 페이지 버퍼 그룹을 설명하기 위한 예시도이다.
도 5는 슈퍼 블록과 인터리빙 블록 쌍을 설명하기 위한 예시도이다.
도 6 및 도 7은 대체 슈퍼 블록과 비인터리빙 블록 쌍을 설명하기 위한 예시도이다.
도 8은 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 9는 디스크립터를 설명하기 위한 예시도이다.
도 10 내지 도 12는 인스트럭션 셋을 설명하기 위한 예시도이다.
도 13 내지 도 16은 도 1 및 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "A 또는 B 중 적어도 하나" 또는 "A 및 B 중 적어도 하나"는, "A", "B" 또는 "A 및 B"로 해석될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 요청(request)에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, 메모리 시스템(2000)에 데이터를 저장하거나 메모리 시스템(2000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 예를 들어, 호스트(1000)는, 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어할 수 있다. 메모리 컨트롤러(2100)는, 호스트(1000)로부터의 요청에 따라 다양한 동작(operation)을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대하여 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등을 수행할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(2100)는 프로그램 커맨드(program command), 어드레스(address) 및 데이터 등을 메모리 장치(2200)에 전송할 수 있다. 리드 동작 시, 메모리 컨트롤러(2100)는 리드 커맨드(read command) 및 어드레스 등을 메모리 장치(2200)에게 전송하고, 메모리 장치(2200)로부터 리드 데이터(read data)를 수신할 수 있다. 소거 동작 시, 메모리 컨트롤러(2100)는, 소거 커맨드(erase command) 및 어드레스 등을 메모리 장치(2200)에게 전송할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(2200)는 적어도 하나의 다이들(dies, D11~D1i, D21~D2i, Dk1~Dki)을 포함할 수 있다. k 및 i는 자연수일 수 있다. 예를 들어, 다이들(D11~D1i, D21~D2i, Dk1~Dki)은 전원 공급이 중단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device) 또는 전원 공급이 중단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구현될 수 있다. 예를 들어, 다이들(D11~D1i, D21~D2i, Dk1~Dki)은, 낸드 플래시 메모리 장치(NAND flash memory device)일 수 있다.
다이들(D11~D1i, D21~D2i, Dk1~Dki)은, 복수의 채널들(channels; CH1~CHk)을 통해 컨트롤러(2100)에 연결될 수 있다. 예를 들어, 제 1 채널(CH1)에는 다이들(D11~D1i)이 연결될 수 있고, 제 2 채널(CH2)에는 다이들(D21~D2i)이 연결될 수 있으며, 제 k 채널(CHk)에는 다이들(Dk1~Dki)이 연결될 수 있다.
다이들(D11~D1i, D21~D2i, Dk1~Dki) 각각은, 메모리 컨트롤러(2100)로부터 프로그램 커맨드, 어드레스 및 데이터를 수신하고, 프로그램 커맨드 및 어드레스에 따라 데이터를 저장할 수 있다. 다이들(D11~D1i, D21~D2i, Dk1~Dki) 각각은, 메모리 컨트롤러(2100)로부터 수신되는 리드 커맨드 및 어드레스에 따라 리드 동작을 수행하고, 리드 데이터를 메모리 컨트롤러(2100)에게 제공할 수 있다. 다이들(D11~D1i, D21~D2i, Dk1~Dki) 각각은, 메모리 컨트롤러(2100)로부터 수신되는 소거 커맨드 및 어드레스에 따라 소거 동작을 수행할 수 있다.
도 2는 도 1에 도시된 다이들 중 어느 하나의 다이를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 다이(Dki)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 2210)와, 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로들(2220, 2230, 2240, 2250, 2260)과, 주변 회로들(2220, 2230, 2240, 2250, 2260)을 제어하는 제어 로직(logic circuit; 2270)을 포함할 수 있다.
메모리 셀 어레이(2210)는, 복수의 플래인(plane)들을 포함할 수 있다. 플래인들 각각은, 데이터가 저장되는 복수의 메모리 블록(memory block)들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다. 메모리 셀 어레이(2210)에 대하여는 도 3 및 도 4를 참조하여 좀 더 상세히 설명된다.
주변 회로들(2220, 2230, 2240, 2250, 2260)은, 전압 생성부(voltage generator; 2220), 로우 디코더(row decoder; 2230), 페이지 버퍼 그룹(page buffer group; 2240), 컬럼 디코더(column decoder; 2250) 및 입출력 회로(input/output circuit; 2260)를 포함할 수 있다.
전압 생성부(2220)는, 동작 신호(OPS)에 응답하여 다양한 동작들에 필요한 동작 전압(Vop)들을 생성할 수 있다. 예를 들어, 동작 전압(Vop)은, 프로그램 전압, 검증 전압, 리드 전압, 패스 전압 또는 소거 전압 중 적어도 하나를 포함할 수 있다. 전압 생성부(2220)는, 생성된 동작 전압(Vop)을 로우 디코더(2230)로 출력할 수 있다.
로우 디코더(2230)는, 메모리 셀 어레이(2210)에 포함된 메모리 블록들 중 로우 어드레스(RADD)에 따라 선택된 메모리 블록에 연결된 로컬 라인들(local lines)을 통해 동작 전압(Vop)을 선택된 메모리 블록에 전송할 수 있다.
페이지 버퍼 그룹(2240)은, 비트 라인들(bit lines)에 연결된 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 그룹(2240)은, 다이(Dki)에 포함된 플래인들 각각에 대응하는 페이지 버퍼들 또는 멀티 레벨 버퍼들을 포함할 수 있다. 페이지 버퍼들 또는 멀티 레벨 버퍼들은, 제어 신호(PBSIG)에 응답하여 프로그램, 리드 및 검증 동작 시 데이터를 임시로 저장할 수 있다. 페이지 버퍼들 또는 멀티 레벨 버퍼들 각각은, 프로그램, 리드 및 검증 동작 시 데이터를 임시로 저장하기 위한 복수의 래치들(latches)을 포함할 수 있다. 페이지 버퍼 그룹(2240)은 도 3 및 도 4를 참조하여 좀 더 상세히 설명된다.
컬럼 디코더(2250)는, 프로그램 동작 시 컬럼 어드레스(CADD)에 응답하여, 입출력 회로(2260)로부터 수신되는 데이터를 페이지 버퍼 그룹(2240)에 전달하거나, 리드 동작 시 페이지 버퍼 그룹(2240)으로부터 수신되는 데이터를 입출력 회로(2260)에 전달할 수 있다.
입출력 회로(2260)는, 채널(CHk)에 포함된 입출력 라인들을 통해 컨트롤러(도 1의 2100)에 연결되어 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들어, 프로그램 동작 시, 입출력 회로(2260)는, 컨트롤러(2100)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2270)으로 전송하고, 데이터(DATA)를 컬럼 디코더(2250)로 전송할 수 있다. 입출력 회로(2260)에 입력되는 어드레스(ADD)는 컨트롤러(2100)가 출력한 물리 어드레스(physical address)일 수 있다. 예를 들어, 리드 동작 시, 입출력 회로(2260)는, 컬럼 디코더(2250)로부터 수신되는 데이터(DATA)를 입출력 라인들을 통해 컨트롤러(2100)로 출력할 수 있다.
제어 로직(2270)은, 입출력 회로(2260)를 통해 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220, 2230, 2240, 2250, 2260)을 제어할 수 있다. 제어 로직(2270)은 커맨드(CMD)에 응답하여 동작 신호(OPS) 및 제어 신호(PBSIG)를 생성할 수 있으며, 어드레스(ADD)에 응답하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 생성할 수 있다. 로우 어드레스(RADD)는 로우 디코더(2230)으로 출력될 수 있고, 컬럼 어드레스(CADD)는 컬럼 디코더(2250)로 출력될 수 있다.
도 3은 도 2에 도시된 메모리 셀 어레이와 페이지 버퍼 그룹을 설명하기 위한 예시도이다.
메모리 셀 어레이(2210)는, 복수의 플래인들을 포함할 수 있다. 도 3에는, 일 예로서, 메모리 셀 어레이(2210)에 두 개의 플래인들, 즉 플래인 1(plane 1; 2212) 및 플래인 2(plane 2; 2214)가 포함되는 예가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀 어레이(2210)에는 세 개 이상의 플래인들이 포함될 수도 있다.
플래인들(2212, 2214) 각각은, 복수의 메모리 블록들을 포함할 수 있다. 도 3에는, 일 예로서, 플래인들(2212, 2214) 각각에 k개의 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)이 포함되는 예가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 플래인 1(2212)에 포함된 메모리 블록들의 개수는 플래인 2(2214)에 포함된 메모리 블록들의 개수보다 많거나 또는 적을 수 있다.
메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k) 각각은, 복수의 물리 페이지(physical page)들을 포함할 수 있다. 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k) 각각에 포함된 물리 페이지들의 개수는 서로 동일할 수도 있고 서로 상이할 수도 있다. 물리 페이지들 각각은, 복수의 메모리 셀들을 포함할 수 있다.
물리 페이지들 각각은, 하나의 논리 페이지(logical page)를 포함할 수 있다. 예를 들어, 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)이 SLC(single-level cell) 모드로 동작하는 SLC 블록인 경우, 메모리 블록들(BLK 11~BLK1k, BLK21~BLK2k)에 포함된 물리 페이지들 각각은 하나의 논리 페이지들을 포함할 수 있다.
페이지 버퍼 그룹(2240)은, 메모리 셀 어레이(2210)에 포함된 플래인들 각각에 대응하는 페이지 버퍼들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(2210)에 두 개의 플래인들(2212, 2214)이 포함되는 경우, 페이지 버퍼 그룹(2240)은 플래인 1(2212)에 대응하는 페이지 버퍼 1(page buffer 1; 2242) 및 플래인 2(2214)에 대응하는 페이지 버퍼 2(page buffer 2; 2244)를 포함할 수 있다.
페이지 버퍼들(2242, 2244) 각각은, 하나의 논리 페이지 데이터를 저장할 수 있다. 하나의 논리 페이지 데이터는, 하나의 물리 페이지에 포함된 메모리 셀의 개수만큼의 데이터 비트들을 포함할 수 있다.
페이지 버퍼 1(2242)에 저장된 논리 페이지 데이터는 플래인 1(2212)에 포함된 메모리 블록들(BLK 11~BLK 1k) 중 어느 하나의 메모리 블록에 포함된 물리 페이지에 프로그램될 수 있고, 페이지 버퍼 2(2244)에 저장된 논리 페이지 데이터는 플래인 2(2214)에 포함된 메모리 블록들(BLK 21~BLK 2k) 중 어느 하나의 메모리 블록에 포함된 물리 페이지에 프로그램될 수 있다. 프로그램 동작 시 플래인 인터리빙 방식이 이용되는 경우, 페이지 버퍼 1(2242)에 저장된 논리 페이지 데이터와 페이지 버퍼 2(2244)에 저장된 논리 페이지 데이터는, 동시에 프로그램될 수 있다.
도 4는 도 2에 도시된 메모리 셀 어레이와 페이지 버퍼 그룹을 설명하기 위한 예시도이다.
메모리 셀 어레이(2210)는, 복수의 플래인들을 포함할 수 있다. 도 4에는, 일 예로서, 메모리 셀 어레이(2210)에 두 개의 플래인들, 즉 플래인 1(plane 1; 2212) 및 플래인 2(plane 2; 2214)가 포함되는 예가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀 어레이(2210)에는 세 개 이상의 플래인들이 포함될 수도 있다.
플래인들(2212, 2214) 각각은, 복수의 메모리 블록들을 포함할 수 있다. 도 4에는, 일 예로서, 플래인들(2212, 2214) 각각에 k개의 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)이 포함되는 예가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 플래인 1(2212)에 포함된 메모리 블록들의 개수는 플래인 2(2214)에 포함된 메모리 블록들의 개수보다 많거나 또는 적을 수 있다.
메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k) 각각은, 복수의 물리 페이지(physical page)들을 포함할 수 있다. 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k) 각각에 포함된 물리 페이지들의 개수는 서로 동일할 수도 있고 서로 상이할 수도 있다. 물리 페이지들 각각은, 복수의 메모리 셀들을 포함할 수 있다.
물리 페이지들 각각은, 복수의 논리 페이지(logical page)들을 포함할 수 있다. 예를 들어, 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)이 m-비트 MLC(multi-level cell) 모드로 동작하는 m-비트 MLC 블록인 경우, 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)에 포함된 물리 페이지들 각각은 m개의 논리 페이지들을 포함할 수 있다. m은 자연수일 수 있다. 도 4에는, 일 예로서, 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)이 2-비트 MLC 블록인 경우, 즉 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k) 각각에 2개의 논리 페이지들(LSB(least significant bit) page, MSB(most significant bit) page)이 포함되는 경우의 예가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)은 3-비트 MLC 블록(TLC 블록으로 언급될 수 있다)이거나, 4-비트 MLC 블록(QLC 블록으로 언급될 수 있다)일 수 있다.
멀티 레벨 버퍼 그룹(2240)은, 메모리 셀 어레이(2210)에 포함된 플래인들 각각에 대응하는 멀티 레벨 버퍼들을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(2210)에 두 개의 플래인들(2212, 2214)이 포함되는 경우, 멀티 레벨 버퍼 그룹(2240)은 플래인 1(2212)에 대응하는 멀티 레벨 버퍼 1(multi-level buffer 1; 2242) 및 플래인 2(2214)에 대응하는 멀티 레벨 버퍼 2(multi-level buffer 2; 2244)를 포함할 수 있다.
멀티 레벨 버퍼들(2242, 2244) 각각은, 복수의 논리 페이지 버퍼들을 포함할 수 있다. 도 4에는 일 예로서, 멀티 레벨 버퍼(2242)에 두 개의 논리 페이지 버퍼들, 즉 LSB 페이지 버퍼(LSB page buffer; 2242a) 및 MSB 페이지 버퍼(MSB page buffer; 2242b)가 포함되고, 멀티 레벨 버퍼(2244)에 두 개의 논리 페이지 버퍼들, 즉 LSB 페이지 버퍼(LSB page buffer; 2244a) 및 MSB 페이지 버퍼(MSB page buffer; 2244b)가 포함되는 예가 도시되었으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다. 예를 들어, 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)이 m-비트 MLC 블록인 경우, 멀티 레벨 버퍼들(2242, 2244) 각각에는, m개의 논리 페이지에 대응하는 개수의 논리 페이지 버퍼들이 포함될 수 있다. 예를 들어, 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)이 3-비트 MLC 블록인 경우 멀티 레벨 버퍼들(2242, 2244) 각각에는 3개의 논리 페이지 버퍼들이 포함될 수 있고, 메모리 블록들(BLK 11~BLK 1k, BLK 21~BLK 2k)이 4-비트 MLC 블록인 경우 멀티 레벨 버퍼들(2242, 2244) 각각에는 4개의 논리 페이지 버퍼들이 포함될 수 있다.
논리 페이지 버퍼들(2242a, 2242b, 2244a, 2244b) 각각은, 하나의 논리 페이지 데이터를 저장할 수 있다. 예를 들어, 논리 페이지 버퍼들(2242a, 2244a) 각각은 LSB 페이지 데이터를 저장할 수 있고, 논리 페이지 버퍼들(2242b, 2244b) 각각은 MSB 페이지 데이터를 저장할 수 있다. 하나의 논리 페이지 데이터는, 하나의 물리 페이지에 포함된 메모리 셀의 개수만큼의 데이터 비트들을 포함할 수 있다.
멀티 레벨 버퍼 1(2242)에 저장된 복수의 논리 페이지 데이터들(LSB 페이지 데이터, MSB 페이지 데이터)은 플래인 1(2212)에 포함된 메모리 블록들(BLK 11~BLK 1k) 중 어느 하나의 메모리 블록에 포함된 물리 페이지에 프로그램될 수 있고, 멀티 레벨 버퍼 2(2244)에 저장된 복수의 논리 페이지 데이터들(LSB 페이지 데이터, MSB 페이지 데이터)은 플래인 2(2214)에 포함된 메모리 블록들(BLK 21~BLK 2k) 중 어느 하나의 메모리 블록에 포함된 물리 페이지에 프로그램될 수 있다. 프로그램 동작 시 플래인 인터리빙 방식이 이용되는 경우, 멀티 레벨 버퍼 1(2242)에 저장된 논리 페이지 데이터들과 멀티 레벨 버퍼 2(2244)에 저장된 논리 페이지 데이터들은, 동시에 프로그램될 수 있다.
이하, 본 발명의 실시 예들을 설명함에 있어 메모리 블록들이 SLC 블록들인 것으로 가정하여 설명하나, 본 발명의 실시 예들은, 메모리 블록들이 m-비트 MLC 블록들인 경우에도 동일하게 적용될 수 있다.
도 5는 슈퍼 블록과 인터리빙 블록 쌍을 설명하기 위한 예시도이다.
도 5에는, 일 에로서, 도 1에 도시된 다이들 중 채널(CHk)에 연결된 다이들(Dk1, Dk2)이 도시되었다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 병렬 처리 성능을 향상시키기 위하여 복수의 다이들(Dk1, Dk2)에 포함된 메모리 블록들을 논리적으로 연결하여 슈퍼 블록을 구성할 수 있다.
일 예로서, 하나의 슈퍼 블록은, 다이들(Dk1, Dk2) 각각에 포함된 플래인들 하나당 하나의 메모리 블록을 포함할 수 있다. 예를 들어, 다이(Dk1)의 플래인 1(plane 1)에 포함된 메모리 블록(BLK 11), 다이(Dk1)의 플래인 2(plane 2)에 포함된 메모리 블록(BLK 21), 다이(Dk2)의 플래인 3(plane 3)에 포함된 메모리 블록(BLK 31) 및 다이(Dk2)의 플래인 4(plane 4)에 포함된 메모리 블록(BLK 41)이 하나의 슈퍼 블록 1(super BLK 1)을 구성할 수 있다. 동일한 원리로, 슈퍼 블록 2(super BLK 2)가 구성될 수 있다.
한편, 메모리 블록들(BLK 13, BLK 23, BLK 33, BLK 43)은, 슈퍼 블록들에 포함된 메모리 블록들 중 배드 메모리 블록을 대체하는 용도로 이용될 수 있다.
한편, 다이들(Dk1, Dk2)은 다이 인터리빙 방식으로 동작할 수 있다. 즉, 다이들(Dk1, Dk2)은 서로 병렬적으로 동작할 수 있다. 예를 들어, 다이(Dk1)에서 프로그램 동작이 수행되는 동안 다이(DK2)에서도 프로그램 동작이 수행될 수 있다.
한편, 슈퍼 블록들(super BLK 1, super BLK 2) 각각은 인터리빙 블록 쌍(interleaving block pair)들을 포함할 수 있다. 인터리빙 블록 쌍들 각각은, 하나의 다이에 포함된 플래인들의 개수만큼의 메모리 블록들을 포함할 수 있으며, 플래인들 각각에 포함된 메모리 블록들 중 하나의 메모리 블록을 포함할 수 있다. 즉, 인터리빙 블록 쌍들 각각은, 동일한 다이에 포함된 메모리 블록들 중 서로 다른 플래인에 포함된 메모리 블록들을 포함할 수 있다. 예를 들어, 다이(Dk1)의 플래인 1(plane 1)에 포함된 메모리 블록(BLK 11)과 다이(Dk1)의 플래인 2(plane 2)에 포함된 메모리 블록(BLK21)이 하나의 인터리빙 블록 쌍을 구성할 수 있다.
동일한 인터리빙 블록 쌍에 포함된 메모리 블록들은, 플래인 인터리빙 방식으로 동작할 수 있다. 즉, 동일한 인터리빙 블록 쌍에 포함된 메모리 블록에 대하여 프로그램 동작이 병렬적으로 수행될 수 있다. 예를 들어, 동일한 인터리빙 블록 쌍에 포함된 메모리 블록(BLK 11)과 메모리 블록(BLK21)에 대하여 프로그램 동작이 동시에 수행될 수 있다.
도 6 및 도 7은 대체 슈퍼 블록과 비인터리빙 블록 쌍을 설명하기 위한 예시도이다.
메모리 컨트롤러(2100)는, 슈퍼 블록을 구성하는 메모리 블록들 중 배드 메모리 블록이 발생하는 경우, 배드 메모리 블록과 동일한 다이에 포함된 메모리 블록들 중 어느 하나로 배드 메모리 블록을 대체하여 대체 슈퍼 블록을 구성할 수 있다. 배드 메모리 블록을 대체하는 메모리 블록을 대체 메모리 블록이라 할 수 있다.
일 실시 예에서, 메모리 컨트롤러(2100)는, 배드 메모리 블록이 포함된 플래인과는 다른 플래인에 포함된 대체 메모리 블록으로 배드 메모리 블록을 대체할 수 있다. 이러한 경우, 인터리빙 블록 쌍이 유지될 수 있다. 인터리빙 블록 쌍이 유지되는 경우의 예가 도 6에 도시되었다.
도 6에는, 다이(Dk1)에 포함된 배드 메모리 블록(BLK 22)이 대체 메모리 블록(BLK 23)으로 대체되어 대체 슈퍼 블록 2(replacement super BLK 2)가 생성된 예가 도시되었다. 도 6에 도시된 예에서, 대체 슈퍼 블록 2에 포함된 메모리 블록(BLK 12)과 대체 메모리 블록(BLK 23)은 서로 다른 플래인들(plane 1, plane 2)에 속함을 알 수 있다. 따라서, 메모리 블록(BLK 12)과 대체 메모리 블록(BLK 23)은 플래인 인터리빙 방식으로 동작할 수 있고, 메모리 블록(BLK 12)과 대체 메모리 블록(BLK 23)을 인터리빙 블록 쌍이라 할 수 있다.
일 실시 예에서, 메모리 컨트롤러(2100)는, 배드 메모리 블록이 포함된 플래인과 동일한 플래인에 포함된 대체 메모리 블록으로 배드 메모리 블록을 대체할 수 있다. 이러한 경우, 인터리빙 블록 쌍이 유지되지 않을 수 있다. 인터리빙 블록 쌍이 유지되지 않는 경우의 예가 도 7에 도시되었다.
도 7에는, 다이(Dk1)에 포함된 배드 메모리 블록(BLK 22)이 대체 메모리 블록(BLK 13)으로 대체되어 대체 슈퍼 블록 2(replacement super BLK 2)가 생성된 예가 도시되었다. 도 7에 도시된 예에서, 대체 슈퍼 블록 2에 포함된 메모리 블록(BLK 12)과 대체 메모리 블록(BLK 13)은 서로 동일한 플래인(plane 1)에 속함을 알 수 있다. 따라서, 메모리 블록(BLK 12)과 대체 메모리 블록(BLK 13)은 플래인 인터리빙 방식으로 동작할 수 없고, 메모리 블록(BLK 12)과 대체 메모리 블록(BLK 13)을 비인터리빙 블록 쌍이라 할 수 있다.
비인터리빙 블록 쌍은, 하나의 다이에 포함된 플래인들의 개수만큼의 메모리 블록들을 포함할 수 있으며, 비인터리빙 블록 쌍에 포함된 메모리 블록들은 서로 동일한 플래인에 속할 수 있다.
도 8은 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), 중앙 처리 장치(central processing unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 오류 정정 회로(error correction circuit; 2150) 또는 내부 메모리(internal memory; 2160) 중 적어도 하나를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 오류 정정 회로(2150) 및 내부 메모리(2160)는, 중앙 처리 장치(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 호스트(1000)로부터 수신되는 프로그램 요청, 리드 요청 및 소거 요청 등을 중앙 처리 장치(2120)에게 전달할 수 있다. 호스트 인터페이스(2110)는, 호스트(1000)로부터 수신되는 프로그램 데이터를 버퍼 메모리(2140)에 저장할 수 있다.
호스트 인터페이스(2110)는, 다양한 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2110)는, NVMe(Non-Volatile Memory express), PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), UFS(Universal Flash Storage), SCSI(Small Computer Small Interface) 또는 SAS(serial attached SCSI) 중 적어도 하나의 인터페이스 프로토콜을 이용하여 호스트(1000)와 통신할 수 있으나, 본 발명의 실시 예들이 이에 한정되는 것은 아니다.
중앙 처리 장치(2120)는, 어드레스 할당부(2120a), 디스크립터 생성부(2120b) 및 버퍼 메모리 관리부(2120c)를 포함할 수 있다.
어드레스 할당부(2120a)는, 버퍼 메모리(2140)에 저장되어 있는 프로그램 데이터가 저장될 저장 영역을 결정하고, 결정된 저장 영역에 대응하는 가상 어드레스를 프로그램 데이터에 대응하여 할당할 수 있다. 여기서, 프로그램 데이터가 저장될 저장 영역은 하나의 슈퍼 블록에 대응할 수 있으며, 가상 어드레스는 슈퍼 블록을 식별하는 정보일 수 있다. 예를 들어, 가상 어드레스는, 다이에 대한 정보 또는 슈퍼 블록에 대한 정보 중 적어도 하나를 포함할 수 있다. 어드레스 할당부(2120a)는, 프로그램 데이터에 대응하는 가상 어드레스를 디스크립터 생성부(2120b)에게 제공할 수 있다.
디스크립터 생성부(2120b)는, 버퍼 메모리(2140)에 저장되어 있는 프로그램 데이터를 타겟 메모리 블록들(예를 들어, 하나의 슈퍼 블록)에 프로그램하기 위하여 필요한 작업들이 기술된, 일종의 작업 지시서(work order)인 디스크립터(descriptor)를 생성할 수 있다. 디스크립터에는, 동작 정보, 데이터 위치 정보 또는 어드레스 할당부(2120a)로부터 제공받은 가상 어드레스 중 적어도 하나가 포함될 수 있다. 디스크립터 생성부(2120b)는, 디스크립터에 기술된 작업들 중 가장 마지막 작업에 대응하여 인터럽트 발생을 지시하는 정보를 삽입할 수 있다. 디스크립터의 일 예가 도 9를 참조하여 후술된다.
버퍼 메모리 관리부(2120c)는, 버퍼 메모리(2140)에 저장되는 프로그램 데이터를 모니터링하고, 버퍼 메모리(2140)에 하나의 저장 영역(예를 들어, 하나의 슈퍼 블록)을 채울 만큼의 프로그램 데이터가 모인 경우, 이를 어드레스 할당부(2120a)에게 통지할 수 있다. 버퍼 메모리 관리부(2120c)는, 메모리 인터페이스(2130)로부터 인터럽트가 수신되는 경우, 버퍼 메모리(2140)에 저장되어 있는 프로그램 데이터를 소거할 수 있다.
메모리 인터페이스(2130)는, 메모리 블록 관리부(2130a), 인스트럭션 셋 구성부(2130b) 및 인스트럭션 셋 수행부(2130c)를 포함할 수 있다.
메모리 블록 관리부(2130a)는, 슈퍼 블록 및 대체 슈퍼 블록을 관리할 수 있다. 예를 들어, 메모리 블록 관리부(2130a)는, 가상 어드레스와 물리 어드레스 간의 맵핑 관계를 관리할 수 있다. 예를 들어, 물리 어드레스는, 슈퍼 블록에 포함된 메모리 블록들 또는 대체 슈퍼 블록에 포함된 메모리 블록들에 대응할 수 있다.
메모리 블록 관리부(2130a)는, 슈퍼 블록에 포함된 메모리 블록들 중 배드 메모리 블록이 존재하는 경우, 배드 메모리 블록을 대체 메모리 블록으로 대체할 수 있다.
메모리 블록 관리부(2130a)는, 대체 슈퍼 블록에 포함된 메모리 블록들이 인터리빙 블록 쌍인지 또는 비인터리빙 블록 쌍인지 여부에 대한 정보를 관리할 수 있다. 예를 들어, 메모리 블록 관리부(2130a)는, 대체 슈퍼 블록에 포함된 메모리 블록들 중 어느 다이에 포함된 메모리 블록들이 인터리빙 블록 쌍인지 또는 비인터리빙 블록 쌍인지 여부에 대한 정보를 관리할 수 있다.
메모리 블록 관리부(2130a)는, 디스크립터 생성부(2120b)로부터 수신되는 디스크립터를 모니터링하고, 디스크립터에 포함된 가상 어드레스가 슈퍼 블록에 대응하는지 또는 대체 슈퍼 블록에 대응하지는 여부를 확인할 수 있다. 메모리 블록 관리부(2130a)는, 디스크립터에 포함된 가상 어드레스가 대체 슈퍼 블록에 대응하는 경우, 대체 슈퍼 블록에 비인터리빙 블록 쌍이 존재하는지 여부를 확인할 수 있다.
메모리 블록 관리부(2130a)는, 디스크립터에 포함된 가상 어드레스가 슈퍼 블록에 대응하거나 비인터리빙 블록 쌍을 포함하지 않는 대체 슈퍼 블록에 대응하는 경우, 비인터리빙 블록 쌍이 존재하지 않음을 나타내는 정보를 인스트럭션 셋 구성부(2130b)에게 제공할 수 있다.
메모리 블록 관리부(2130a)는, 디스크립터에 포함된 가상 어드레스가 비인터리빙 블록 쌍을 포함하는 대체 슈퍼 블록에 대응하는 경우, 비인터리빙 블록 쌍이 어느 다이에 위치하는지를 나타내는 정보를 인스트럭션 셋 구성부(2130b)에게 제공할 수 있다.
인스트럭션 셋 구성부(2130b)는, 디스크립터 생성부(2120b)로부터 디스크립터를 수신하고, 수신된 디스크립터에 기반하여 인스트럭션 셋을 구성할 수 있다. 인스트럭션 셋 구성부(2130b)는, 구성된 인스트럭션 셋을 인스트럭션 셋 수행부(2130c)에게 제공할 수 있다.
인스트럭션 셋에는, 디스크립터에 기술된 작업들을 수행하는 데 필요한 절차가 기술될 수 있다. 예를 들어, 인스트럭션 셋에는, 버퍼 메모리(2140)에 저장되어 있는 프로그램 데이터를 타겟 메모리 블록들(예를 들어, 슈퍼 블록 또는 대체 슈퍼 블록)에 프로그램하는 데 이용되는 인스트럭션들이 기술될 수 있다.
인스트럭션 셋 구성부(2130b)는, 타겟 메모리 블록들(예를 들어, 슈퍼 블록 또는 대체 슈퍼 블록) 중 비인터리빙 블록 쌍이 존재하는지 여부에 따라 인스트럭션 셋을 서로 다르게 구성할 수 있다.
예를 들어, 타겟 메모리 블록들이 다이 1에 포함된 비인터리빙 블록 쌍과 다이 2에 포함된 인터리빙 블록 쌍을 포함하는 경우를 가정한다. 이러한 경우, 인스트럭션 셋 구성부(2130b)는, 다이 1에 포함된 비인터리빙 블록 쌍에 포함된 메모리 블록들 중 제 1 메모리 블록에 대응하는 제 1 인스트럭션들과 다이 1에 포함된 비인터리빙 블록 쌍에 포함된 메모리 블록들 중 제 2 메모리 블록에 대응하는 제 2 인스트럭션들을 별개로 구성할 수 있다. 또한, 인스트럭션 셋 구성부(2130b)는, 다이 2에 포함된 인터리빙 블록 쌍에 대응하는 제 3 인스트럭션들을 제 1 및 제 2 인스트럭션들과 별개로 구성할 수 있다. 이 때, 인스트럭션 셋 구성부(2130b)는, 제 2 인스트럭션들이 제 3 인스트럭션들보다 뒤에 위치하도록 인스트럭션 셋을 구성할 수 있다.
예를 들어, 타겟 메모리 블록들이 다이 1에 포함된 제 1 인터리빙 블록 쌍과 다이 2에 포함된 제 2 인터리빙 블록 쌍을 포함하는 경우를 가정한다. 이러한 경우, 인스트럭션 셋 구성부(2130b)는, 제 1 인터리빙 블록 쌍에 대응하는 인스트럭션들과 제 2 인터리빙 블록 쌍에 대응하는 인스트럭션들을 별개로 구성할 수 있다.
인스트럭션 셋의 일 예가, 도 10 내지 도 12를 참조하여 후술된다.
인스트럭션 셋 수행부(2130c)는, 인스트럭션 셋 구성부(2130b)로부터 인스트럭션 셋을 수신하고, 수신된 인스트럭션 셋에 포함된 인스트럭션들을 순차적으로 수행할 수 있다. 예를 들어, 인스트럭션 셋 수행부(2130c)는, 인스트럭션 셋에 기술된 인스트럭션들에 따라 커맨드, 물리 어드레스 및 프로그램 데이터를 타겟 메모리 블록들을 포함하는 다이들에 전송할 수 있다. 또한, 인스트럭션 셋 수행부(2130c)는, 소정의 다이에 대응하는 인스트럭션 셋에 포함된 소정의 인스트럭션에 대응하여 홀딩을 지시하는 정보가 포함되어 있는 경우, 해당 인스트럭션이 포함된 인스트럭션 셋의 수행이 모두 완료되기 전까지 다른 인스트럭션 셋에 포함된 인스트럭션에 의하여 상기 소정의 다이에 대한 액세스가 이루어지지 않도록 상기 다른 인스트럭션 셋에 포함된 인스트럭션을 홀딩할 수 있다.
인스트럭션 셋 수행부(2130c)는, 인스트럭션 셋에 포함된 인스트럭션들 중 마지막 인스트럭션의 수행 완료 시에 중앙 처리 장치(2120)에게 인터럽트를 발생시킬 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 버퍼 메모리(2140)는, 프로그램 데이터를 저장할 수 있다.
오류 정정 회로(2150)는, 프로그램 동작 시 오류 정정 인코딩을 수행하고, 리드 동작 시 오류 정정 디코딩을 수행할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage)로서 사용될 수 있다.
도 9는 디스크립터를 설명하기 위한 예시도이다.
디스크립터는, 동작 정보, 데이터 위치 정보 또는 가상 어드레스 중 적어도 하나를 포함할 수 있다.
동작 정보는, 수행할 동작이 프로그램 동작인지, 리드 동작인지, 소거 동작인지 또는 대기 동작인지를 나타내는 정보를 포함할 수 있다. 도 9에는, 일 예로서, 프로그램 동작을 나타내는 정보(Data In)와 대기 동작을 나타내는 정보(Tprog)가 기술된 예가 도시되었다.
데이터 위치 정보는, 프로그램 데이터가 버퍼 메모리 상에 저장된 위치에 대한 정보를 포함할 수 있다. 도 9에는, 일 예로서, 프로그램 데이터 중 제 1 데이터가 저장된 위치에 대한 정보(pDATA(1-2))와 프로그램 데이터 중 제 2 데이터가 저장된 위치에 대한 정보(pDATA(3-4))가 기술된 예가 도시되었다.
가상 어드레스는, 슈퍼 블록에 대응하는 정보 또는 다이 정보 중 적어도 하나를 포함할 수 있다. 도 9에는, 일 예로서, 슈퍼 블록에 대응하는 인덱스 정보(SB1)와 다이에 대응하는 인덱스 정보(Die 1, Die 2)가 기술된 예가 도시되었다.
디스크립터의 첫 번째 구문(Data In / pDATA(1-2) / Die 1 / SB1)은, 버퍼 메모리의 저장 위치(pDATA(1-2))에 저장된 제 1 데이터를 다이 1(Die 1)에 포함된 슈퍼 블록 1(SB 1)에 전송하는 동작을 나타낼 수 있다.
디스크립터의 두 번째 구문(Tprog / Die 1)은, 다이 1(Die 1)에 전송된 제 1 데이터가 프로그램되는 시간 동안 대기하는 동작을 나타낼 수 있다.
디스크립터의 세 번째 구문(Data In / pDATA(3-4) / Die 2 / SB1)은, 버퍼 메모리의 저장 위치(pDATA(3-4))에 저장된 제 2 데이터를 다이 2(Die 2)에 포함된 슈퍼 블록 1(SB 1)에 전송하는 동작을 나타낼 수 있다.
디스크립터의 네 번째 구문(Tprog / Die 2 / ITR)은, 다이 2(Die 2)에 전송된 제 2 데이터가 프로그램되는 시간 동안 대기하는 동작을 나타낼 수 있다.
한편, 디스크립터의 마지막 구문인 네 번째 구문(Tprog / Die 2 / ITR)에는 해당 구문에 대응하는 인스트럭션의 수행이 완료되는 경우 인터럽트를 발생시킬 것을 나타내는 정보(ITR)가 포함될 수 있다.
도 10은 인스트럭션 셋을 설명하기 위한 예시도이다.
도 10에는, 타겟 메모리 블록들 중 비인터리빙 블록 쌍이 존재하지 않는 경우가 도시되었다.
인스트럭션 셋은, 디스크립터에 포함된 각 구문에 대응하는 인스트럭션(들)을 포함할 수 있다. 예를 들어, 인스트럭션 셋은, 디스크립터의 첫 번째 구문(Data In / pDATA(1-2) / Die 1 / SB1)에 대응하는 인스트럭션들(1-1, 1-2, 1-3), 디스크립터의 두 번째 구문(Tprog / Die 1)에 대응하는 인스트럭션(2), 디스크립터의 세 번째 구문(Data In / pDATA(3-4) / Die 2 / SB1)에 대응하는 인스트럭션들(3-1, 3-2, 3-3) 및 디스크립터의 네 번째 구문(Tprog / Die 2 / ITR)에 대응하는 인스트럭션(4)을 포함할 수 있다. 인스트럭션 셋에 포함된 인스트럭션들 중 마지막 인스트럭션(4)에는, 디스크립터에 기술된 바에 따라, 마지막 인스트럭션(4) 인스트럭션의 수행 완료 시에 인터럽트를 발생시킬 것을 나타내는 정보(ITR)가 포함될 수 있다.
인스트럭션들(1-1, 1-2, 1-3)에 따라 커맨드(CMD 1), 어드레스(ADD 1-2) 및 데이터(DATA 1-2)가 다이 1(die 1)에 전송될 수 있고, 인스트럭션(2)에 따라 다이 1(die 1)에서 프로그램 동작(program operation)이 완료되기 까지 대기 동작이 이루어질 수 있다.
마찬가지로, 인스트럭션들(3-1, 3-2, 3-3)에 따라 커맨드(CMD 2), 어드레스(ADD 3-4) 및 데이터(DATA 3-4)가 다이 2(die 2)에 전송될 수 있고, 인스트럭션(4)에 따라 다이 2(die 2)에서 프로그램 동작(program operation)이 완료되기 까지 대기 동작이 이루어질 수 있다. 설정된 시간 동안의 대기 동작이 완료되면 인터럽트가 발생할 수 있다. 이에 따라, 버퍼 메모리에 저장된 프로그램 데이터가 소거될 수 있다.
도 11은 인스트럭션 셋을 설명하기 위한 예시도이다.
도 11에는, 타겟 메모리 블록들 중 비인터리빙 블록 쌍이 존재하는 경우가 도시되었다. 도 11을 참조하여 설명하는 실시 예에서, 도 10을 참조하여 설명한 실시 예와 중복되는 설명은 생략한다.
타겟 메모리 블록들 중 비인터리빙 블록 쌍이 존재하는 경우, 비인터리빙 블록 쌍에 포함된 메모리 블록들에 대응하는 인스트럭션들이 별개로 구성될 수 있다. 도 11에는, 일 예로서, 다이 1(die)에 포함된 메모리 블록들이 비인터리빙 블록 쌍인 경우가 도시되었다.
인스트럭션 셋은, 디스크립터의 첫 번째 구문(Data In / pDATA(1-2) / Die 1 / SB1)에 대응하는 인스트럭션들(1-1, 1-2, 1-3, 5-1, 5-2, 5-3), 디스크립터의 두 번째 구문(Tprog / Die 1)에 대응하는 인스트럭션들(2, 6), 디스크립터의 세 번째 구문(Data In / pDATA(3-4) / Die 2 / SB1)에 대응하는 인스트럭션들(3-1, 3-2, 3-3), 디스크립터의 네 번째 구문(Tprog / Die 2 / ITR)에 대응하는 인스트럭션(4)을 포함할 수 있다. 인스트럭션 셋에 포함된 인스트럭션들 중 중간에 위치하는 인스트럭션(4)에는 디스크립터에 기술된 바에 따라 인스트럭션(4)의 수행 완료 시에 인터럽트를 발생시킬 것을 나타내는 정보(ITR)가 포함될 수 있다.
인스트럭션들(1-1, 1-2, 1-3)에 따라 커맨드(CMD 1), 어드레스(ADD 1) 및 데이터(DATA 1)가 다이 1(die 1)에 전송될 수 있고, 인스트럭션(2)에 따라 다이 1(die 1)에서 데이터(DATA 1)에 대한 프로그램 동작(program operation)이 완료되기 까지 대기 동작이 이루어질 수 있다.
마찬가지로, 인스트럭션들(3-1, 3-2, 3-3)에 따라 커맨드(CMD 2), 어드레스(ADD 3-4) 및 데이터(DATA 3-4)가 다이 2(die 2)에 전송될 수 있고, 인스트럭션(4)에 따라 다이 2(die 2)에서 데이터(DATA 3-4)에 대한 프로그램 동작이 완료되기 까지 대기 동작이 이루어질 수 있다.
마찬가지로, 인스트럭션들(5-1, 5-2, 5-3)에 따라 커맨드(CMD 3), 어드레스(ADD 2) 및 데이터(DATA 2)가 다이 1(die 1)에 전송될 수 있고, 인스트럭션(6)에 따라 다이 1(die 1)에서 데이터(DATA 2)에 대한 프로그램 동작이 완료되기 까지 대기 동작이 이루어질 수 있다.
한편, 인스트럭션 셋에는 인스트럭션(4)의 수행 완료 시에 인터럽트를 발생시킬 것을 나타내는 정보(ITR)가 포함되어 있기 때문에 데이터(DATA 3-4)에 대한 프로그램 동작이 완료되는 경우 인터럽트가 발생하고, 그에 따라 버퍼 메모리에 저장된 프로그램 데이터가 소거될 수 있다.
그런데, 인스트럭션(4)의 수행 완료 시에 인스트럭션들(5-1, 5-2, 5-3, 6)의 완료가 보장되지 않을 수 있다. 예를 들어, 데이터(DATA 2)가 다이 1(die 1)에 전송되지 않았거나 또는 데이터(DATA 2)에 대한 프로그램 동작이 완료되지 않은 상태에서, 인스트럭션(4)의 수행이 완료될 수 있다. 즉, 데이터(DATA 2)가 다이 1(die 1)에 전송되지 않았거나 또는 데이터(DATA 2)에 대한 프로그램 동작이 완료되지 않은 상태에서 인터럽트가 발생할 수 있다. 이에 따라, 데이터(DATA 2)가 전송되지 않은 상태에서 버퍼 메모리에 저장된 프로그램 데이터가 소거되거나, 데이터(DATA 2)에 대한 프로그램 동작이 실패하여 데이터(DATA 2)에 대한 재전송이 요구되는 상태에서 버퍼 메모리에 저장된 프로그램 데이터가 소거되는 문제가 발생할 수 있다.
도 12는 인스트럭션 셋을 설명하기 위한 예시도이다.
도 12에는, 타겟 메모리 블록들 중 비인터리빙 블록 쌍이 존재하는 경우가 도시되었다. 도 12를 참조하여 설명하는 실시 예에서, 도 11을 참조하여 설명한 실시 예와 중복되는 설명은 생략한다.
타겟 메모리 블록들 중 비인터리빙 블록 쌍이 존재하는 경우, 비인터리빙 블록 쌍에 포함된 메모리 블록들에 대응하는 인스트럭션들이 별개로 구성될 수 있다. 도 12에는, 일 예로서, 다이 1(die)에 포함된 메모리 블록들이 비인터리빙 블록 쌍인 경우가 도시되었다.
인스트럭션 셋은, 디스크립터의 첫 번째 구문(Data In / pDATA(1-2) / Die 1 / SB1)에 대응하는 인스트럭션들(1-1, 1-2, 1-3, 5-1, 5-2, 5-3), 디스크립터의 두 번째 구문(Tprog / Die 1)에 대응하는 인스트럭션들(2, 6), 디스크립터의 세 번째 구문(Data In / pDATA(3-4) / Die 2 / SB1)에 대응하는 인스트럭션들(3-1, 3-2, 3-3), 디스크립터의 네 번째 구문(Tprog / Die 2 / ITR)에 대응하는 인스트럭션(4)을 포함할 수 있다.
도 11을 참조하여 설명한 바와 달리, 도 12에 도시된 예에서 인스트럭션 셋에 포함된 인스트럭션들 중 가장 마지막에 위치하는 인스트럭션(6)에는 인스트럭션(6)의 수행 완료 시에 인터럽트를 발생시킬 것을 나타내는 정보(ITR)가 포함될 수 있다. 그리고, 디스크립터의 네 번째 구문(Tprog / Die 2 / ITR)에 대응하는 인스트럭션(4)에는 인스트럭션(4)의 수행 완료 시에 인터럽트를 발생시킬 것을 나타내는 정보가 포함되지 않을 수 있다.
도 11을 참조하여 설명한 바와 마찬가지로, 도 12에 도시된 예에서, 인스트럭션들(1-1, 1-2, 1-3), 인스트럭션(2), 인스트럭션들(3-1, 3-2, 3-3), 인스트럭션(4) 및 인스트럭션들(5-1, 5-2, 5-3) 및 인스트럭션(6)이 순차적으로 수행될 수 있다.
한편, 인스트럭션 셋에는 인스트럭션(6)의 수행 완료 시에 인터럽트를 발생시킬 것을 나타내는 정보(ITR)가 포함되어 있기 때문에 데이터(DATA 2)에 대한 프로그램 동작이 완료되는 경우 인터럽트(interrupt)가 발생하고, 그에 따라 버퍼 메모리에 저장된 프로그램 데이터가 소거될 수 있다. 즉, 도 12에 도시된 실시 예에 따를 때, 디스크립터에 기술된 모든 작업들이 성공적으로 완료될 수 있다.
한편, 다이 1(die 1)에 대응하는 인스트럭션들 중 인스트럭션(2)에는 현재 수행 중인 인스트럭션 셋 이외의 다른 인스트럭션 셋에 포함된 인스트럭션에 의하여 다이 1(die 1)에 대한 액세스를 금지하는 정보(HOLD)가 포함될 수 있다. 이에 따라, 인스트럭션들(5-1, 5-2, 5-3, 6)의 수행이 완료되기 이전에 데이터(DATA 2) 이외의 다른 데이터가 다이 1(die 1)에게 전송되는 것을 방지할 수 있다.
도 13은 도 1 및 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 14는 도 1 및 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(Processor; 4100)는, 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 15는 도 1 및 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 16은 도 1 및 도 8에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
2120a: 어드레스 할당부
2120b: 디스크립터 생성부
2120c: 버퍼 메모리 관리부
2130a: 메모리 블록 관리부
2130b: 인스트럭션 셋 구성부
2130c: 인스트럭션 셋 수행부

Claims (16)

  1. 프로그램 데이터를 저장하는 버퍼 메모리;
    상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 타겟 메모리 블록들에 프로그램하기 위한 절차가 기술된 인스트럭션 셋을 구성하는 인스트럭션 셋 구성부;
    상기 인스트럭션 셋에 포함된 인스트럭션들을 순차적으로 수행하되, 상기 인스트럭션들 중 마지막 인스트럭션의 수행 완료 시에 인터럽트를 발생시키는 인스트럭션 셋 수행부; 및
    상기 인스트럭션 셋 수행부로부터 상기 인터럽트가 수신되는 경우, 상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 소거하는 중앙 처리 장치를 포함하되,
    상기 인스트럭션 셋 구성부는, 상기 타겟 메모리 블록들 중 비인터리빙 블록 쌍이 존재하는지 여부에 따라 상기 인스트럭션 셋을 서로 다르게 구성하는
    메모리 컨트롤러.
  2. 제 1 항에 있어서, 상기 인스트럭션 셋 구성부는,
    상기 비인터리빙 블록 쌍이 존재하는 경우, 상기 비인터리빙 블록 쌍에 포함된 메모리 블록들 중 제 1 메모리 블록에 대응하는 제 1 인스트럭션들과 상기 비인터리빙 블록 쌍에 포함된 메모리 블록들 중 제 2 메모리 블록에 대응하는 제 2 인스트럭션들을 별개로 구성하는
    메모리 컨트롤러.
  3. 제 2 항에 있어서, 상기 인스트럭션 셋 구성부는,
    상기 타겟 메모리 블록들 중 인터리빙 블록 쌍에 대응하는 제 3 인스트럭션들을 상기 제 1 및 제 2 인스트럭션들과 별개로 구성하는
    메모리 컨트롤러.
  4. 제 3 항에 있어서, 상기 인스트럭션 셋 구성부는,
    상기 제 2 인스트럭션들이 상기 제 3 인스트럭션들보다 뒤에 위치하도록 상기 인스트럭션 셋을 구성하는
    메모리 컨트롤러.
  5. 제 2 항에 있어서,
    상기 타겟 메모리 블록들은 복수의 다이들에 포함되고,
    상기 타겟 메모리 블록들 중 상기 비인터리빙 블록 쌍에 포함된 제 1 및 제 2 메모리 블록들은, 상기 다이들 중 어느 하나의 다이에 포함된 복수의 플래인들 중 동일한 플래인에 포함되는
    메모리 컨트롤러.
  6. 제 5 항에 있어서, 상기 인스트럭션 셋 수행부는,
    상기 제 1 인스트럭션들, 상기 제 2 인스트럭션들 또는 상기 인스트럭션 셋에 포함되지 않은 별도의 인스트럭션 중 적어도 하나에 따라 상기 비인터리빙 블록 쌍이 포함된 다이에 액세스하되,
    상기 제 2 인스트럭션들의 수행이 완료되기 전에는 상기 별도의 인스트럭션을 홀딩(holding)하는
    메모리 컨트롤러.
  7. 제 1 항에 있어서, 상기 인스트럭션 셋 구성부는,
    상기 비인터리빙 블록 쌍이 존재하지 않는 경우, 상기 타겟 메모리 블록들 중 제 1 인터리빙 블록 쌍에 대응하는 제 1 인스트럭션들과 상기 타겟 메모리 블록들 중 제 2 인터리빙 블록 쌍에 대응하는 제 2 인스트럭션들을 별개로 구성하는
    메모리 컨트롤러.
  8. 비인터리빙 블록 쌍을 포함하는 제 1 다이;
    인터리빙 블록 쌍을 포함하는 제 2 다이; 및
    버퍼 메모리에 저장되어 있는 프로그램 데이터 중 제 1 데이터를 상기 비인터리빙 블록 쌍에 프로그램하고 상기 프로그램 데이터 중 제 2 데이터를 상기 인터리빙 블록 쌍에 프로그램하기 위하여, 상기 제 1 데이터 중 제 1 부분 데이터를 상기 제 1 다이에게 전송한 이후에 상기 제 2 데이터를 상기 제 2 다이에게 전송하고, 상기 제 2 데이터를 전송한 이후에 상기 제 1 데이터 중 제 2 부분 데이터를 상기 제 1 다이에게 전송하며, 상기 제 2 부분 데이터를 전송한 이후에 상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 소거하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  9. 제 8 항에 있어서, 상기 메모리 컨트롤러는,
    상기 제 1 부분 데이터, 상기 제 2 부분 데이터 및 상기 제 2 데이터를 프로그램하기 위한 절차가 기술된 인스트럭션 셋을 구성하는 인스트럭션 셋 구성부; 및
    상기 인스트럭션 셋에 포함된 인스트럭션들을 순차적으로 수행하여, 상기 제 1 부분 데이터 및 상기 제 2 부분 데이터를 상기 제 1 다이에게 전송하고 상기 제 2 데이터를 상기 제 2 다이에게 전송하는 인스트럭션 셋 수행부
    를 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 인스트럭션 셋 수행부는, 상기 인스트럭션 셋에 포함된 인스트럭션들 중 마지막 인스트럭션의 수행 완료 시에 인터럽트를 발생시키고,
    상기 마지막 인스트럭션은, 상기 제 2 부분 데이터와 관련된 인스트럭션인
    메모리 시스템.
  11. 제 10 항에 있어서, 상기 메모리 컨트롤러는,
    상기 인스트럭션 셋 수행부로부터 상기 인터럽트가 수신되는 경우 상기 버퍼 메모리에 저장되어 있는 프로그램 데이터를 소거하는 중앙 처리 장치
    를 포함하는 메모리 시스템.
  12. 제 9 항에 있어서, 상기 인스트럭션 셋 구성부는,
    상기 제 1 부분 데이터에 대응하는 제 1 인스트럭션들과 상기 제 2 부분 데이터에 대응하는 제 2 인스트럭션들을 별개로 구성하는
    메모리 시스템.
  13. 제 12 항에 있어서, 상기 인스트럭션 셋 구성부는,
    상기 제 2 데이터에 대응하는 제 3 인스트럭션들을 상기 제 1 및 제 2 인스트럭션들과 별개로 구성하는
    메모리 시스템.
  14. 제 13 항에 있어서, 상기 인스트럭션 셋 구성부는,
    상기 제 2 인스트럭션들이 상기 제 3 인스트럭션들보다 뒤에 위치하도록 상기 인스트럭션 셋을 구성하는
    메모리 시스템.
  15. 제 12 항에 있어서, 상기 인스트럭션 셋 수행부는,
    상기 제 1 인스트럭션들, 상기 제 2 인스트럭션들 또는 상기 인스트럭션 셋에 포함되지 않은 별도의 인스트럭션 중 적어도 하나에 따라 상기 제 1 다이에 액세스하되,
    상기 제 2 인스트럭션들의 수행이 완료되기 전에는 상기 별도의 인스트럭션을 홀딩(holding)하는
    메모리 시스템.
  16. 제 8 항에 있어서,
    상기 비인터리빙 블록 쌍은 상기 제 1 다이에 포함된 플래인들 중 동일한 플래인에 포함되고,
    상기 인터리빙 블록 쌍은 상기 제 2 다이에 포함된 플래인들 중 서로 다른 플래인에 포함되는
    메모리 시스템.
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