KR102578188B1 - 메모리 컨트롤러 및 이의 동작 방법 - Google Patents

메모리 컨트롤러 및 이의 동작 방법 Download PDF

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Abstract

본 발명은, 하나의 슈퍼 블록을 복수의 단위 영역으로 구분하는 레지스터 할당부; 상기 복수의 단위 영역들 각각에 대응되며, 상기 복수의 단위 영역들 중 자신에 대응하는 단위 영역에 대한 액세스가 이루어지는 경우 카운트 값을 증가시키는 복수의 제 1 카운터들; 상기 슈퍼 블록에 대응되며, 상기 복수의 제 1 카운터들 중 제 1 임계 값에 도달한 제 1 카운터가 존재하는 경우 카운트 값을 증가시키는 제 2 카운터; 및 상기 제 2 카운터의 카운트 값이 제 2 임계 값에 도달한 경우, 리드 리클레임 동작을 위한 커맨드를 생성하는 커맨드 생성부를 포함하는 메모리 컨트롤러 및 이의 동작 방법을 포함한다.

Description

메모리 컨트롤러 및 이의 동작 방법{Memory controller and operating method thereof}
본 발명은, 메모리 컨트롤러 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 K 비트 아키텍처 레지스터를 이용하여 슈퍼 블록의 액세스 횟수를 카운팅하는 메모리 컨트롤러 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은, 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는, 메모리 컨트롤러의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들어, 메모리 장치는, 전압 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전압 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 컨트롤러는, 호스트(host)와 메모리 장치 사이의 데이터 통신을 제어할 수 있다.
호스트는, PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 사용하여 메모리 시스템과 통신을 수행할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않는다. 예를 들어, 호스트는, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 다양한 인터페이스를 이용하여 메모리 시스템과 통신할 수 있다.
본 발명의 실시 예들은, K 비트 아키텍처 레지스터를 이용하여 슈퍼 블록의 액세스 횟수를 카운팅하는 메모리 컨트롤러 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 슈퍼 블록을 복수의 단위 영역들로 구분하는 단계; K(K는 자연수) 비트 아키텍처 레지스터의 K개의 비트들 중 제 1 임계 값까지 카운팅 하는 데 이용될 수 있는 N(N은 자연수)비트씩을, 상기 복수의 단위 영역들 각각에 대한 액세스 횟수를 카운팅 하는데 할당하는 단계; 및 상기 K 비트 아키텍처 레지스터의 잔여 비트들 중 제 2 임계 값까지 카운팅 하는 데 이용될 수 있는 비트들을 상기 슈퍼 블록에 대응하는 액세스 횟수를 카운팅하는데 할당하는 단계를 포함하되, 상기 N은, 상기 제 1 임계 값과 상기 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 결정된다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, K(K는 자연수) 비트 아키텍처 레지스터의 K개의 비트들 중 N(N은 자연수)개의 비트들을 이용하여, 슈퍼 블록을 구성하는 복수의 단위 영역들 중 자신에 대응하는 단위 영역에 대한 액세스 횟수를 제 1 임계 값까지 각각 카운팅할 수 있는 복수의 제 1 카운터들이 포함된 제 1 카운터 그룹; 상기 K 비트 아키텍처 레지스터의 잔여 비트들을 이용하여, 상기 슈퍼 블록에 대응하는 액세스 횟수를 제 2 임계 값까지 카운팅할 수 있는 제 2 카운터; 및 상기 제 1 임계 값과 상기 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 상기 N을 결정하는 레지스터 할당부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 하나의 슈퍼 블록을 복수의 단위 영역으로 구분하는 레지스터 할당부; 상기 복수의 단위 영역들 각각에 대응되며, 상기 복수의 단위 영역들 중 자신에 대응하는 단위 영역에 대한 액세스가 이루어지는 경우 카운트 값을 증가시키는 복수의 제 1 카운터들; 상기 슈퍼 블록에 대응되며, 상기 복수의 제 1 카운터들 중 제 1 임계 값에 도달한 제 1 카운터가 존재하는 경우 카운트 값을 증가시키는 제 2 카운터; 및 상기 제 2 카운터의 카운트 값이 제 2 임계 값에 도달한 경우, 리드 리클레임 동작을 위한 커맨드를 생성하는 커맨드 생성부를 포함한다.
본 기술에 따르면, 리드 리클레임을 위한 기준 값을 정교하게 카운팅할 수 있으므로, 리드 리클레임이 과도하게 이루어지는 것을 방지할 수 있고, 이로 인해 메모리 시스템의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 구체적으로 설명하기 위한 예시도이다.
도 3은 도 1에 도시된 메모리 장치를 구체적으로 설명하기 위한 예시도이다.
도 4는 도 3에 도시된 다이를 설명하기 위한 예시도이다.
도 5는 슈퍼 블록을 설명하기 위한 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 슈퍼 블록을 구성하는 단위 영역을 설명하기 위한 예시도이다.
도 7은 메모리 블록을 설명하기 위한 예시도이다.
도 8은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 9는 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 12는 단위 영역당 할당되는 비트 수에 따른 차이를 설명하기 위한 예시도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 14는 소거 횟수에 따라 상이하게 할당되는 비트 수를 설명하기 위한 예시도이다.
도 15는 슈퍼 블록이 시퀀셜 블록인지 또는 랜덤 블록인지 여부에 따라 상이하게 결정되는 단위 영역의 수를 설명하기 위한 예시도이다.
도 16 내지 도 19는 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 사용하여 메모리 시스템(2000)과 통신할 수 있다. 호스트(1000)와 메모리 시스템(2000) 간에 이용되는 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 인터페이스 프로토콜이 이용될 수도 있다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 호스트(1000)와 메모리 장치(2200) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 변환된 정보를 저장 및 출력할 수 있다. 예를 들어, 프로그램 동작 시, 메모리 컨트롤러(2100)는, 커맨드(command), 어드레스(address) 및 데이터(data) 등을 메모리 장치(2200)에 전송할 수 있다. 예를 들어, 리드 동작 시, 메모리 컨트롤러(2100)는, 커맨드 및 어드레스 등을 메모리 장치(2200)에 전송할 수 있다.
메모리 컨트롤러(2100)는 K(K는 자연수) 비트 아키텍처(architecture)로 구현될 수 있다. 즉, 메모리 컨트롤러(2100)는, 커맨드, 어드레스 및 데이터 등을 K 비트 단위로 수신하거나, 생성하거나, 또는 전송할 수 있다. K 비트 아키텍처가 이용될 때, 메모리 컨트롤러(2100)는, K 비트 아키텍처 레지스터를 이용하여 각 종 연산을 처리할 수 있다. K 비트 아키텍처 레지스터는, K 비트의 길이를 갖는 레지스터를 의미한다.
메모리 컨트롤러(2100)는, K 비트 아키텍처 레지스터의 모든 비트들 또는 일부 비트들을 목표 카운트 값을 카운팅하는데 할당할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, K 비트 아키텍처 레지스터를 이용하여 메모리 블록 또는 슈퍼 블록에 대한 액세스 횟수를 카운팅할 수 있다. 여기서 액세스 횟수는, 예를 들어, 프로그램 횟수, 리드 횟수 및 소거 횟수 중 어느 하나일 수 있다.
메모리 컨트롤러(2100)는, 슈퍼 블록을 복수의 단위 영역들로 구분하고, 하나의 K 비트 아키텍처 레지스터의 비트들을 슈퍼 블록 및 해당 슈퍼 블록을 구성하는 복수의 단위 영역들에 할당할 수 있다. 메모리 컨트롤러(2100)는, 슈퍼 블록 및 복수의 단위 영역들에 할당된 비트들을 이용하여 목표 카운트 값을 카운팅하고 카운팅 결과에 따른 동작을 수행할 수 있다. 여기서, 동작은 리드 리클레임(read reclaim) 동작일 수 있다. 리드 리클레임 동작은, 리드 횟수가 목표 카운트 값을 초과한 슈퍼 블록의 데이터를 다른 슈퍼 블록에 다시 프로그램하는 동작일 수 있다. 메모리 컨트롤러(2100)의 구체적인 동작은 관련되는 도면을 참조하여 후술한다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)로부터 수신된 커맨드에 따라 동작을 수행할 수 있다. 예를 들어, 메모리 장치(2200)는, 프로그램 커맨드, 리드 커맨드 및 소거 커맨드 등을 메모리 컨트롤러(2100)로부터 수신할 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 구체적으로 설명하기 위한 예시도이다.
도 2를 참조하면, 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), ECC 유닛(Error Correcting Code unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 중앙 처리 장치(Central Processing Unit; CPU; 2150), 정책 저장부(2160) 및 내부 메모리(internal memory; 2170)를 포함할 수 있다. 호스트 인터페이스(2110), ECC 유닛(2120), 메모리 인터페이스(2130), 버퍼 메모리(2140), 정책 저장부(2160) 및 내부 메모리(2170)는 CPU(2150)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 통신 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다.
ECC 유닛(2120)은, 프로그램 동작 또는 리드 동작 시 에러 정정을 위한 인코딩 및 디코딩을 수행할 수 있다.
메모리 인터페이스(2130)는, 통신 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들어, 호스트(1000)로부터 수신된 데이터는, 프로그램 동작이 완료될 때까지 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 리드된 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다. 실시 예에 따라, 버퍼 메모리(2140)는 메모리 컨트롤러(2100)의 외부에 포함될 수도 있다.
CPU(2150)는, 메모리 장치(2200)의 동작을 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다.
CPU(2150)는, 커맨드 생성부(2151), 레지스터 할당부(2152), 제 1 카운터 그룹(2153), 제 2 카운터(2154) 및 카운터 관리부(2155)를 포함할 수 있다.
커맨드 생성부(2151)는, 프로그램 동작, 리드 동작, 소거 동작, 서스펜드 동작, 카피백 동작 및 리드 리클레임 동작들에 필요한 다양한 커맨드들(commands)과 각각의 커맨드에 대응하는 어드레스를 생성할 수 있다.
레지스터 할당부(2152)는, 하나의 슈퍼 블록을 복수의 단위 영역으로 구분할 수 있다. 레지스터 할당부(2152)는, K 비트 아키텍처 레지스터의 K개의 비트들 중 N(N은 자연수) 비트씩을 슈퍼 블록을 구성하는 복수의 단위 영역들 각각에 대응하여 할당할 수 있다. 하나의 슈퍼 블록을 구성하는 단위 영역들의 개수는, 레지스터 할당부(2152)가 소정의 기준에 따라 결정하거나, 외부로부터 수신될 수 있다. 단위 영역은, 슈퍼 블록을 구성하는 메모리 블록들 중 적어도 하나의 메모리 블록을 포함할 수 있다. 각각의 단위 영역에 할당되는 N 비트는, 제 1 카운터 그룹(2153)에 속한 제 1 카운터들(2153a, 2153b) 각각이 제 1 임계 값을 카운팅하는 데 이용될 수 있다. 따라서, 각각의 단위 영역에 대응하여 N 비트씩을 할당한다는 것은, 각각의 단위 영역에 대응하는 제 1 카운터들(2153a, 2153b)이 제 1 임계 값을 카운팅 할 수 있도록 제 1 카운터들(2153a, 2153b)에 N 비트씩을 할당하는 것을 의미할 수 있다. 여기서, 제 1 임계 값은, N 비트를 이용하여 카운팅 가능한 최대 값이거나, N 비트를 이용하여 카운팅 가능한 최대 값 이내의 값일 수 있다.
레지스터 할당부(2152)는, K 비트 아키텍처 레지스터의 잔여 비트들, 또는 잔여 비트들의 일부를 슈퍼 블록에 대응하여 할당할 수 있다. 여기서, 단위 영역들의 개수가 M(M은 자연수)개라고 가정할 때, 잔여 비트들은 (K-M×N)의 길이를 가질 수 있다. 따라서, 슈퍼 블록에 대응하여 할당되는 비트들은, (K-M×N)비트 이거나 그보다 적은 수의 비트일 수 있다. 슈퍼 블록에 대응하여 할당되는 비트들은 제 2 카운터(2154)가 제 2 임계 값을 카운팅하는 데 이용될 수 있다. 따라서, 슈퍼 블록에 대응하여 잔여 비트를 할당한다는 것은, 제 2 카운터(2154)가 제 2 임계 값을 카운팅할 수 있도록 제 2 카운터(2154)에 잔여 비트를 할당하는 것을 의미할 수 있다. 여기서, 제 2 임계 값은, 잔여 비트들을 이용하여 카운팅 가능한 최대 값이거나, 잔여 비트들을 이용하여 카운팅 가능한 최대 값 이내의 값일 수 있다.
레지스터 할당부(2152)는, 복수의 단위 영역들 각각에 대응하여 N 비트씩을 할당함에 있어, 제 1 임계 값과 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 N을 결정할 수 있다. 만약, 제 1 임계 값과 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 하는 N이 복수인 경우, 레지스터 할당부(2152)는 가장 큰 N을 선택할 수 있다. 또한, 레지스터 할당부(2152)는, 제 1 임계 값과 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 제 2 임계 값을 결정할 수 있다. 여기서 목표 카운트 값은, 리드 리클레임 동작을 수행하기 위한 기준 값일 수 있다.
제 1 카운터 그룹(2153)은, 복수개의 제 1 카운터들(2153a, 2153b)을 포함할 수 있다. 제 1 카운터들(2153a, 2153b) 각각은, 하나의 슈퍼 블록을 구성하는 복수의 단위 영역들 중 어느 하나의 단위 영역에 대응되게 할당될 수 있다. 예를 들어, 하나의 슈퍼 블록을 구성하는 단위 영역들의 개수가 M개라고 가정할 때, 제 1 카운터들(2153a, 2153b)의 개수는 M개일 수 있다. 도 2에는 설명의 편의를 위하여 두 개의 제 1 카운터들(2153a, 2153b)만을 도시하였다. 제 1 카운터들(2153a, 2153b)은 소프트웨어적으로 구현될 수 있으며, CPU(2150)는 하나의 슈퍼 블록을 구성하는 단위 영역들의 개수에 대응되게 제 1 카운터들(2153a, 2153b)을 생성할 수 있다. 이를 위하여 CPU(2150)는, 카운터를 생성할 수 있는 알고리즘을 보유할 수 있다. 제 1 카운터들(2153a, 2153b) 각각은, 자신에 대응하는 단위 영역에 할당된 비트들을 이용하여 제 1 임계 값을 카운팅할 수 있다.
제 1 카운터들(2153a, 2153b) 각각은, 자신에 대응하는 단위 영역에 대응하는 액세스가 이루어질 때마다 카운트 값을 1씩 증가시킬 수 있다. 예를 들어, 제 1 카운터들(2153a, 2153b) 각각은, 자신에 대응하는 단위 영역이 리드될 때마다 카운트 값을 1씩 증가시킬 수 있다. 이를 위하여, 레지스터 할당부(2152)는, 슈퍼 블록 및 단위 영역들의 어드레스를 관리할 수 있다. 또한, 레지스터 할당부(2152)는, 제 1 카운터들(2153a, 2153b) 각각이 어느 단위 영역들에 대응하는지에 대한 정보를 관리할 수 있다. 예를 들어, 레지스터 할당부(2152)는, 제 1 카운터(2153a)가 복수의 단위 영역들 중 제 1 단위 영역에 대응한다는 것을 관리할 수 있고, 제 1 카운터(2153b)가 복수의 단위 영역들 중 제 2 단위 영역에 대응한다는 것을 관리할 수 있다. 따라서, 레지스터 할당부(2152)는, 커맨드 생성부(2151)에서 생성되는 리드 커맨드에 대응하는 어드레스를 확인하여, 복수의 단위 영역들 중 어느 단위 영역에 대한 리드가 이루어지는지 여부를 확인할 수 있다. 그리고, 레지스터 할당부(2152)는, 제 1 카운터들(2153a, 2153b) 중 리드가 이루어지는 단위 영역에 대응하는 제 1 카운터(예를 들어, 제 1 카운터(2153a))에게 리드가 이루어졌음을 통지할 수 있다. 이에 따라, 레지스터 할당부(2152)로부터 자신에 대응하는 단위 영역에 리드가 이루어졌음을 통지받은 제 1 카운터(예를 들어, 제 1 카운터(2153a))는 자신의 카운트 값을 1 증가시킬 수 있다.
제 1 카운터 그룹(2153)에 속한 복수의 제 1 카운터들(2153a, 2153b) 중 임계 값에 도달한 제 1 카운터(예를 들어, 제 1 카운터(2153a))는 자신이 제 1 임계 값에 도달하였음을 카운터 관리부(2155)에게 통지할 수 있다. 이에 따라, 카운터 관리부(2155)는, 제 1 카운터 그룹(2153)에 속한 모든 제 1 카운터들(2153a, 2153b)에게 카운트 값을 초기화할 것을 지시할 수 있다. 이에 따라, 제 1 카운터 그룹(2153)에 속한 모든 제 1 카운터들(2153a, 2153b)은 카운트 값을 초기화할 수 있다. 즉, 제 1 카운터 그룹(2153)에 속한 복수의 제 1 카운터들(2153a, 2153b) 중 어느 하나의 제 1 카운터(예를 들어, 제 1 카운터(2153a))가 제 1 임계 값에 도달할 때마다 제 1 카운터 그룹(2153)에 속한 모든 제 1 카운터들(2153a, 2153b)이 초기화될 수 있다.
제 2 카운터(2154)는, 하나의 슈퍼 블록에 대응되게 할당될 수 있다. 제 1 카운터 그룹과 마찬가지로, 제 2 카운터(2154)는 소프트웨어적으로 구현될 수 있으며, CPU(2150)에 의해 생성될 수 있다. 제 2 카운터(2154)는, 제 1 카운터 그룹에 속하는 복수의 제 1 카운터들(2153a, 2153b) 중 어느 하나의 제 1 카운터(예를 들어, 제 1 카운터(2153a))가 임계 값에 도달할 때마다 카운트 값을 1 증가시킬 수 있다. 예를 들어, 제 1 카운터 그룹(2153)에 속한 복수의 제 1 카운터들(2153a, 2153b) 중 임계 값에 도달한 제 1 카운터(예를 들어, 제 1 카운터(2153a))는 자신이 제 1 임계 값에 도달하였음을 제 2 카운터(2154)에게 통지할 수 있다. 이에 따라, 제 2 카운터(2154)는 자신의 카운트 값을 1 증가시킬 수 있다. 제 2 카운터(2154)의 카운트 값이 제 2 임계 값에 도달하는 경우, 제 2 카운터(2154)는, 자신의 카운트 값이 제 2 임계 값에 도달하였음을 커맨드 생성부(2151) 및 카운터 관리부(2155) 중 적어도 하나에게 통지할 수 있다. 이에 따라, 커맨드 생성부(2151)는 리드 리클레임을 위한 커맨드 및 어드레스 등을 생성하여 메모리 장치(2200)에게 전송할 수 있고, 카운터 관리부(2155)는 제 1 카운터 그룹에 속한 모든 제 1 카운터들(2153a, 2153b) 및 제 2 카운터(2154)에게 카운트 값을 초기화할 것을 지시할 수 있다.
레지스터 할당부(2152)는, 커맨드 생성부(2151)에서 생성되는 커맨드 및 어드레스를 확인하고, 슈퍼 블록에 대한 소거 커맨드가 생성된 경우 카운터 관리부(2155)에게 슈퍼 블록에 대한 소거가 이루어졌음을 통지할 수 있다. 이에 따라, 카운터 관리부(2155)는, 제 1 카운터 그룹(2153)에 속한 모든 제 1 카운터들(2153a, 2153b) 및 제 2 카운터(2154)에게 카운트 값을 초기화할 것을 지시할 수 있다. 즉, 제 1 카운터 그룹(2153)에 속한 모든 제 1 카운터들(2153a, 2153b) 및 제 2 카운터(2154)는, 슈퍼 블록이 소거될 때마다 초기화될 수 있다.
한편, 레지스터 할당부(2152)는, 슈퍼 블록의 소거 횟수에 대응하는 목표 카운트 값을 규정하는 정책을 기반으로, 슈퍼 블록 및 해당 슈퍼 블록을 구성하는 단위 영역에 대응하여 할당되는 비트 수를 조절할 수 있다. 즉, 레지스터 할당부(2152)는 제 1 임계 값과 제 2 임계 값의 곱이 정책에 규정된 슈퍼 블록의 소거 횟수에 대응하는 목표 카운트 값을 나타낼 수 있도록 N을 결정할 수 있다. 다시 말해, 레지스터 할당부(2152)는, 슈퍼 블록의 소거 횟수가 많을수록 단위 영역에 대응하여 할당되는 비트 수를 많게 하고, 슈퍼 블록에 대응하여 할당되는 비트 수를 적게 할 수 있다. 다시 말해, 슈퍼 블록의 소거 횟수가 증가할수록, 제 1 임계 값은 커지고, 제 2 임계 값은 작아질 수 있다.
레지스터 할당부(2152)는, 슈퍼 블록이 랜덤(random) 데이터를 저장하는 슈퍼 블록(이하, 랜덤 블록)인지 또는 시퀀셜(sequential) 데이터를 저장하는 슈퍼 블록(이하, 시퀀셜 블록)인지 여부에 따라, 단위 영역의 개수를 달리 결정할 수 있다. 즉, 레지스터 할당부(2152)는, 슈퍼 블록이 랜덤 데이터를 저장하는지 또는 시퀀셜 데이터를 저장하는지 여부에 따라 슈퍼 블록을 서로 다른 개수의 단위 영역들로 구분할 수 있다. 예를 들어, 레지스터 할당부(2152)는, 시퀀셜 블록에 비하여 랜덤 블록의 단위 영역을 더 많게 결정할 수 있다. 시퀀셜 데이터는, 예를 들어, 복수의 메모리 블록들에 걸쳐 기록되는 데이터일 수 있다. 예를 들어, 시퀀셜 데이터는, 대용량 파일(file)을 이루는 데이터일 수 있다. 랜덤 데이터는, 예를 들어, 하나의 메모리 블록에 기록될 수 있는 데이터일 수 있다. 예를 들어, 랜덤 데이터는, 저용량 파일을 이루는 데이터일 수 있다. 이를 위하여, 레지스터 할당부(2152)는, 슈퍼 블록이 랜덤 블록인지 또는 시퀀셜 블록인지에 대한 정보를 관리할 수 있다. 예를 들어, 레지스터 할당부(2152)는, 슈퍼 블록에 대한 프로그램 동작이 이루어질 때, 시퀀셜 데이터가 저장되는지 또는 랜덤 데이터가 저장되는지 여부를 확인하고, 확인된 정보를 해당 슈퍼 블록에 대응되게 관리할 수 있다. 예를 들어, 레지스터 할당부(2152)는, 커맨드 생성부(2151)에서 생성된 프로그램 커맨드 및 해당 프로그램 커맨드에 대응하는 어드레스를 확인하고, 하나의 프로그램 동작이 몇 개의 메모리 블록에 대하여 이루어지는지 확인할 수 있다. 만약, 하나의 프로그램 동작이 하나의 메모리 블록에 대하여 이루어지는 것으로 확인되는 경우, 레지스터 할당부(2152)는, 해당 프로그램 동작이 이루어진 메모리 블록이 속하는 슈퍼 블록을 랜덤 블록으로 관리할 수 있다. 만약, 하나의 프로그램 동작이 복수의 메모리 블록에 대하여 이루어지는 것으로 확인되는 경우, 레지스터 할당부(2152)는, 해당 프로그램 동작이 이루어진 복수의 메모리 블록들이 속하는 슈퍼 블록을 시퀀셜 블록으로 관리할 수 있다. 따라서, 레지스터 할당부(2152)는, 해당 슈퍼 블록에 대응하여 관리되고 있는 정보를 참조하여, 해당 슈퍼 블록을 몇 개의 단위 영역들로 구분할지 여부를 결정할 수 있다.
정책 저장부(2160)는, 슈퍼 블록의 소거 횟수에 대응하는 목표 카운트 값을 규정하는 정책을 저장할 수 있다.
내부 메모리(2170)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2170)는 맵 테이블(map table)을 포함할 수 있다. 예를 들어, 맵 테이블에는 물리-논리 어드레스 정보와 논리-물리 어드레스 정보가 저장될 수 있다.
도 3은 도 1에 도시된 메모리 장치를 구체적으로 설명하기 위한 예시도이다.
도 3에 도시된 메모리 컨트롤러(2100) 및 메모리 장치(2200)는, 도 1 및 도 2를 참조하여 설명한 메모리 컨트롤러(2100) 및 메모리 장치(2200)와 동일한 구성을 가질 수 있으며, 동일한 동작을 수행할 수 있다.
도 3을 참조하여 설명하는 실시 예에서는, 도 1 및 도 2를 참조하여 설명한 실시 예와 중복되는 내용은 생략한다.
도 3을 참조하면, 메모리 컨트롤러(2100)는, 복수의 채널들(CH1, ..., CHk)을 통해 메모리 장치(2200)에 연결될 수 있다. 메모리 장치(2200)는 복수의 다이들(dies; D1~DN; N은 양의 정수)을 포함할 수 있다. 복수의 다이들(D1~DN)은 복수의 채널들(CH1, ..., CHk)을 통해 메모리 컨트롤러(2100)와 통신할 수 있다. 예를 들어, 채널들(CH1~CHk) 각각에는 복수의 다이들(D1~DN)이 연결될 수 있다. 서로 다른 채널에 연결된 다이들은 서로 독립적으로 동작할 수 있다. 예를 들어, 채널(CH1)에 연결된 다이(D1)와 채널(CHk)에 연결된 다이(D1)는 동시에 동작할 수 있다.
도 4는 도 3에 도시된 다이를 설명하기 위한 예시도이다. 도 3에 도시된 다이들(D1~DN)은 서로 동일하게 구성될 수 있으므로, 이 중에서 어느 하나의 다이(D1)를 예를 들어 설명하도록 한다.
도 4를 참조하면, 다이(D1)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 2에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다. 제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS), 허용 비트(VRY_BIT<#>) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은, 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 글로벌 라인들을 통해 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(2232)은 플래인들(2240a, 2240b) 각각에 대응하여 하나씩 배치될 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 복수의 플래인들(2240a, 2240b)을 포함할 수 있다. 도 4에는 두 개의 플래인들(2240a, 2240b)을 도시하였으나, 다이(D1)에 포함되는 플래인들의 개수는 이에 한정되지 않는다. 복수의 플래인들(2240a, 2240b) 각각은, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 5는 슈퍼 블록을 설명하기 위한 예시도이다.
도 5에는, 일 예로서, 메모리 장치가 4개의 다이들(D1, D2, D3, D4)을 포함하고, 다이들(D1, D2, D3, D4) 각각은 두 개의 플래인들(plane 1, plane 2)을 포함하며, 플래인들(plane 1, plane 2) 각각은 i개의 메모리 블록들(BLK1~BLKi)을 포함하는 경우를 도시하였다. 메모리 장치에 포함되는 다이들의 수 및 각각의 다이들에 포함되는 플래인들의 수는 이에 한정되지 않는다.
메모리 컨트롤러는, 복수의 다이들에 속한 메모리 블록들을 그룹핑하여 하나의 슈퍼 블록으로 관리할 수 있다. 예를 들어, 다이 1(D1)의 플래인 1(plane 1)에 속한 메모리 블록(BLK1), 다이 1(D1)의 플래인 2(plane 2)에 속한 메모리 블록(BLK1), 다이 2(D2)의 플래인 1(plane 1)에 속한 메모리 블록(BLK1), 다이 2(D2)의 플래인 2(plane 2)에 속한 메모리 블록(BLK1), 다이 3(D3)의 플래인 1(plane 1)에 속한 메모리 블록(BLK1), 다이 3(D3)의 플래인 2(plane 2)에 속한 메모리 블록(BLK1) 및 다이 4(D4)의 플래인 1(plane 1)에 속한 메모리 블록(BLK1), 다이 4(D4)의 플래인 2(plane 2)에 속한 메모리 블록(BLK1)이 그룹핑 되어 하나의 슈퍼 블록으로 관리될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 슈퍼 블록을 구성하는 단위 영역을 설명하기 위한 예시도이다.
도 6에는, 설명의 편의를 위하여, 도 5에 도시된 슈퍼 블록들 중 하나의 슈퍼 블록(super block 1)만을 도시하였다.
슈퍼 블록은, 복수 개의 단위 영역으로 구분될 수 있다. 도 6에는, 일 예로서, 하나의 슈퍼 블록이 4개의 단위 영역으로 구분된 예를 도시하였다. 메모리 컨트롤러는, 하나의 슈퍼 블록을 구성하는 단위 영역의 수를 소정의 기준에 따라 결정하거나, 외부로부터 수신할 수 있다.
한편, 도 6에는, 단위 영역들 각각이 두 개의 메모리 블록을 포함하는 예를 도시하였으나, 실시 예에 따라, 단위 영역들 각각에 포함되는 메모리 블록의 수는 달라질 수 있다. 예를 들어, 하나의 단위 영역은 하나의 메모리 블록만을 포함할 수 있고, 이러한 경우 하나의 슈퍼 블록은 8개의 단위 영역으로 구성될 수 있다. 또한, 예를 들어, 하나의 단위 영역은 4개의 메모리 블록을 포함할 수 있고, 이러한 경우 하나의 슈퍼 블록은 2개의 단위 영역으로 구성될 수 있다.
도 7은 메모리 블록을 설명하기 위한 예시도이다.
도 7을 참조하면, 메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 이상의 비트 데이터를 저장할 수 있다. 이를 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 물리 페이지(PPG)에 포함된 복수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 복수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 메모리 장치(1100)는 메모리 블록(BLKi)의 단위로 소거 동작을 수행할 수 있다. 이때 메모리 블록(BLKi)을 소거 단위 블록(erase unit block)이라고 부를 수 있다. 예를 들면, 하나의 메모리 블록(BLKi)에 저장된 데이터의 일부를 업데이트 하기 위해서는 해당 메모리 블록(BLKi)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(BLKi)에 프로그램 할 수 있다.
도 8은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 8에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 8에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 8에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 9는 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 9에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 9의 제 1 메모리 블록(BLK1)은 도 8의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 10을 참조하여 설명하는 실시 예는, 도 1 내지 도 3을 참조하여 설명한 메모리 컨트롤러에 적용될 수 있다.
단계(1001)에서, 메모리 컨트롤러는, K 비트 아키텍처 레지스터의 K개의 비트들 중 N비트씩을, 하나의 슈퍼 블록을 구성하는 복수의 단위 영역들 각각에 대응되게 할당할 수 있다. 이는 각각의 단위 영역에 대응하는 제 1 카운터에 N 비트씩을 할당하는 것을 의미할 수 있다. N 비트가 제 1 카운터에 할당되는 경우, 제 1 카운터는, N 비트를 이용하여 카운팅 가능한 최대 값인 제 1 임계 값까지 카운팅할 수 있다. 예를 들어, K 비트 아키텍처 레지스터가 32 비트 아키텍처 레지스터이고 하나의 슈퍼 블록을 구성하는 단위 영역들의 개수가 4개라고 가정할 때, 메모리 컨트롤러는, 각 단위 영역당 4 비트씩을 할당할 수 있다. 따라서, 카운터는 제 1 임계 값인 16까지 카운팅할 수 있다. 제 1 카운터가 소프트웨어적으로 구현되는 경우, 메모리 컨트롤러는, 각 단위 영역에 대응하는 제 1 카운터를 생성할 수 있다. 예를 들어, 단위 영역들의 개수가 4개인 경우, 4개의 제 1 카운터가 생성될 수 있다.
단계(1003)에서, 메모리 컨트롤러는, K 비트 아키텍처 레지스터의 K 개의 비트들 중 잔여 비트들을 하나의 슈퍼 블록에 대응되게 할당할 수 있다. 예를 들어, K 비트 아키텍처 레지스터가 32 비트 아키텍처 레지스터이고, 하나의 슈퍼 블록을 구성하는 단위 영역들의 개수가 4개이며, 각각의 단위 영역당 4비트씩 할당된 경우라면, 잔여 비트들은 16비트가 될 것이다. 메모리 컨트롤러는, 잔여 비트들 모두 또는 일부를 하나의 슈퍼 블록에 대응되게 할당할 수 있다. 이는 슈퍼 블록에 대응하는 제 2 카운터에 잔여 비트들을 할당하는 것을 의미할 수 있다. 예를 들어, 16 비트가 제 2 카운터에 할당되는 경우, 제 2 카운터는 16 비트로 카운팅 가능한 최대 값 내에서 제 2 임계 값을 카운팅할 수 있다. 제 2 카운터가 소프트웨어적으로 구현되는 경우, 메모리 컨트롤러는, 슈퍼 블록에 대응하는 제 2 카운터를 생성할 수 있다.
한편, 단계(1001) 및 단계(1003)는, 동시에 수행될 수 있으며, 메모리 컨트롤러는, 제 1 임계 값과 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록, 단위 영역들 각각에 대응되게 할당되는 비트 수 N과 제 2 임계 값을 결정할 수 있다. 이와 관련하여서는, 도 11을 참조하여 후술한다.
단계(1005) 내지 단계(1013)는, 액세스 횟수가 리드 횟수이고, 목표 카운트 값이 리드 리클레임을 위한 기준 값인 경우를 가정한 것이다.
단계(1005)에서, 메모리 컨트롤러는, 슈퍼 블록을 구성하는 복수의 단의 영역들 중 어느 하나의 단위 영역에 대한 리드 동작이 수행될 때마다 해당 단위 영역에 대응하는 제 1 카운터의 카운트 값인 제 1 카운트 값을 1씩 증가시킬 수 있다.
단계(1007)에서, 메모리 컨트롤러는, 제 1 임계 값에 도달한 제 1 카운트 값이 존재하는지 확인할 수 있다. 이는, 제 1 카운트 값이 십진수 '2N-1'에서 십진수 '0'으로 바뀐 경우를 의미할 수 있다. 예를 들어, 제 1 카운터에 할당된 비트 수(N)가 4라고 가정할 때, 제 1 카운트 값이 이진수 '1111'에서 이진수 '0000'으로 바뀌는 순간에 제 1 카운터의 카운트 값이 제 1 임계 값에 도달하였다고 할 수 있다. 제 1 임계 값에 도달한 제 1 카운트 값이 있는 경우 단계(1009)가 진행되고 그렇지 않은 경우 단계(1005)가 진행될 수 있다.
단계(1009)에서, 메모리 컨트롤러는, 모든 제 1 카운트 값을 초기화하고 제 2 카운트 값을 1 증가시킬 수 있다. 즉, 메모리 컨트롤러는, 어느 하나의 제 1 카운트 값이 임계 값에 도달할 때마다 모든 제 1 카운트 값을 십진수 '0'으로 초기화할 수 있다.
단계(1011)에서, 메모리 컨트롤러는, 제 2 카운트 값이 제 2 임계 값에 도달하였는지 확인할 수 있다. 제 2 카운트 값이 제 2 임계 값에 도달한 경우 단계(1013)가 진행되고, 그렇지 않은 경우 단계(1005)가 진행될 수 있다.
단계(1013)에서, 메모리 컨트롤러는, 슈퍼 블록에 대한 리드 리클레임 동작을 수행할 수 있다. 메모리 컨트롤러는, 리드 리클레임 동작 시 모든 제 1 카운트 값 및 제 2 카운트 값을 초기화할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 11에는, 32 비트 아키텍처 레지스터가 이용되며, 하나의 슈퍼 블록이 4개의 단위 영역으로 구성되는 경우의 예를 도시하였다.
전술한 바와 같이, 메모리 컨트롤러는, K 비트 아키텍처 레지스터의 K개의 비트들 중 N 비트씩을 각각의 단위 영역에 대응되게 할당하고, 잔여 비트들을 슈퍼 블록에 대응되게 할당할 수 있다. 또한, 전술한 바와 같이, N은, N 비트를 이용하여 카운팅할 수 있는 최대 값인 제 1 임계 값과 잔여 비트를 이용하여 카운팅할 수 있는 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 결정될 수 있다. 또한, 메모리 컨트롤러는, 제 1 임계 값과 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 제 2 임계 값을 결정할 수 있다.
예를 들어, 메모리 컨트롤러는, <수학식 1>을 만족하는 N을 선택할 수 있다.
Figure 112018047648293-pat00001
여기서, N은 단위 영역당 할당되는 비트의 개수, K는 K 비트 아키텍처 레지스터의 비트 수, M은 단위 영역의 개수이다.
예를 들어, 32 비트 아키텍처 레지스터가 이용되고, 단위 영역의 개수가 4개이며, 목표 카운트 값이 200000이라고 가정하면, <수학식 1>은 <수학식 2> 및 <수학식 3>과 같이 계산될 수 있다.
Figure 112018047648293-pat00002
Figure 112018047648293-pat00003
여기서, <수학식 3>을 만족하는 N의 값은, 1, 2, 3 및 4이다. 따라서, 메모리 컨트롤러는, 단위 영역당 1비트, 2비트, 3비트 또는 4비트를 할당할 수 있다.
여기서, 메모리 컨트롤러는, <수학식 3>을 만족하는 N의 값들 중 가장 큰 값을 각각의 단위 영역에 할당할 수 있다. 즉, 위의 예에서, 메모리 컨트롤러는 단위 영역당 4비트를 할당할 수 있다. 그리고, 잔여 비트들인 16비트를 슈퍼 블록에 대응되게 할당할 수 있다. 단위 영역들에 할당될 비트 수(N)가 결정되면, 메모리 컨트롤러는, 제 1 임계 값과 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 제 2 임계 값을 결정할 수 있다. 단위 영역당 4비트가 할당된 경우, 제 1 임계 값은 16이므로, 목표 카운트 값인 200000을 16으로 나눈 값인 12500이 제 2 임계 값으로 결정될 수 있다.
한편, N의 값을 크게 선택할수록 메모리 시스템의 성능이 향상될 수 있다. 이를 도 12를 참조하여 살펴본다.
도 12는 단위 영역당 할당되는 비트 수에 따른 차이를 설명하기 위한 예시도이다.
도 12의 참조 번호(1202)는, 4개의 단위 영역 각각에 2비트가 할당된 경우를 나타낸다. 리드 리클레임을 위한 목표 카운트 값이 200000이라 가정할 때, 단위 영역당 제 1 임계 값은 4이므로, 제 2 임계 값은 50000이 된다.
만약, 단위 영역 1 내지 3의 리드 횟수가 각각 3회인 상태에서, 단위 영역 4에 대한 리드 횟수가 4회가 되는 경우, 제 2 카운트 값은 1 증가할 것이다. 즉, 단위 영역들(단위 영역 1 내지 단위 영역 4)에 대한 총 리드 횟수가 13회인 경우에 제 2 카운트 값이 1 증가할 것이다. 만약, 이러한 상황이 반복해서 발생한다면, 모든 단위 영역들(단위 영역 1 내지 단위 영역 4)을 리드한 총 횟수가 650000(13×50000)회인 경우에 리드 리클레임이 수행될 것이다.
한편, 도 12의 참조 번호(1204)는, 4개의 단위 영역 각각에 4비트가 할당된 경우를 나타낸다. 참조 번호(1202)의 경우와 동일하게 리드 리클레임을 위한 목표 카운트 값이 200000이라 가정할 때, 단위 영역당 제 1 임계 값은 16 이므로, 제 2 임계 값은 12500이 된다.
만약, 단위 영역 1 내지 3의 리드 횟수가 각각 15회인 상태에서, 단위 영역 4에 대한 리드 횟수가 16회가 되는 경우, 제 2 카운트 값은 1 증가할 것이다. 즉, 단위 영역들(단위 영역 1 내지 단위 영역 4)에 대한 총 리드 횟수가 61회인 경우에 제 2 카운트 값이 1 증가할 것이다. 만약, 이러한 상황이 반복해서 발생한다면, 모든 단위 영역들(단위 영역 1 내지 단위 영역 4)을 리드한 총 횟수가 762500(61×12500)회인 경우에 리드 리클레임이 수행될 것이다.
즉, 참조 번호(1202)의 경우와 참조 번호(1204)의 경우 모두 단위 영역 4가 200000회 리드된 경우에 리드 리클레임 동작이 수행되는 것은 동일하지만, 단위 영역당 할당된 비트 수가 더 많은 참조 번호(1204)의 경우에 리드 리클레임이 더 빈번하지 않게 수행될 수 있다.
한편, 제 1 카운트 값 및 제 2 카운트 값은 슈퍼 블록이 소거될 때마다 초기화될 수 있으며, 슈퍼 블록의 소거 횟수에 따라 제 1 임계 값 및 제 2 임계 값이 달라질 수 있다. 이를 도 13을 참조하여 살펴본다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 13에 도시된 단계들 중 적어도 일부는, 도 10에 도시된 단계들 중 적어도 일부가 수행되는 중에 함께 수행될 수 있다.
단계(1301)에서, 메모리 컨트롤러는, 슈퍼 블록에 대한 소거 커맨드가 발생하였는지 여부를 확인할 수 있다. 슈퍼 블록에 대한 소거 커맨드가 발생하는 경우, 메모리 컨트롤러는, 제 1 카운트 값과 제 2 카운트 값을 초기화할 수 있으며, 이후, 단계(1303)가 수행될 수 있다. 만약, 슈퍼 블록에 대한 소거 커맨드가 발생하지 않은 경우 단계(1301)가 수행될 수 있다.
단계(1303)에서, 메모리 컨트롤러는, 슈퍼 블록에 대한 소거 횟수를 업데이트할 수 있다.
단계(1305)에서, 메모리 컨트롤러는, K 비트 아키텍처 레지스터의 비트들을 재할당할 것이 필요한지 여부를 판단할 수 있다. 이러한 판단은, 설정된 정책에 따라 이루어질 수 있다. 예를 들어, 정책은, 슈퍼 블록의 소거 횟수에 따라 서로 다른 목표 카운트 값을 적용하도록 규정할 수 있다. 예를 들어, 정책에는, 슈퍼 블록의 소거 횟수가 100회 미만인 경우에는 200000번의 리드 동작이 이루어진 경우에 리드 리클레임을 수행하고, 슈퍼 블록의 소거 횟수가 100회 이상인 경우에는 40000회의 리드 동작이 이루어진 경우에 리드 리클레임을 수행할 것이 규정될 수 있다. 즉, 정책은, 슈퍼 블록의 소거 횟수가 많을수록 낮은 목표 카운트 값을 규정할 수 있다. 메모리 컨트롤러는, 정책을 참조하여 K 비트 아키텍처 레지스터의 비트들을 재할당할 것이 필요한지 여부를 판단할 수 있다. K 비트 아키텍처 레지스터의 비트들을 재할당할 것이 필요하다고 판단되는 경우 단계(1307)가 진행되고, 그렇지 않은 경우 단계(1301)가 진행될 수 있다.
단계(1307)에서, 메모리 컨트롤러는, 슈퍼 블록을 구성하는 복수의 단위 영역들 및 슈퍼 블록에 대응되게 K 비트 아키텍처 레지스터의 비트들을 할당할 수 있다. 이러한 할당은, 도 10의 단계(1001) 및 단계(1003)를 참조하여 설명한 바와 동일한 원리로 이루어질 수 있다. 다만, 목표 카운트 값이 달라지기 때문에 각 단위 영역들 및 슈퍼 블록에 할당되는 비트 수는 상이해질 수 있다. 예를 들어, 목표 카운트 값이 작아지는 경우 제 1 임계 값을 카운팅하는데 이용되는 비트 수와 제 2 임계 값을 카운팅하는데 이용되는 비트 수는 상이해질 수 있다. 전술한 바와 같이, 제 1 임계 값을 카운팅하는 데 이용되는 비트 수가 작아질수록 시스템 신뢰도가 개선될 수 있으므로, 때문에 각 단위 영역들 및 슈퍼 블록에 할당되는 비트 수를 재할당할 수 있다. 이를 도 14를 참조하여 살펴본다.
도 14는 소거 횟수에 따라 상이하게 할당되는 비트 수를 설명하기 위한 예시도이다.
도 14에 도시된 바와 같이, 소거 횟수가 100회 미만인 경우 목표 카운트 값(200000회)에 도달하는 경우 리드 리클레임을 수행하고, 소거 횟수가 100회 이상인 경우 목표 카운트 값(40000회)에 도달하는 경우 리드 리클레임을 수행하는 정책이 규정된 경우를 가정한다. 또한, 슈퍼 블록을 구성하는 단위 영역의 개수는 4개이며, 32비트 아키텍처 레지스터가 이용된 경우를 가정한다.
도 14의 참조 번호(1402)는 소거 횟수가 100회 미만인 경우에 각 단위 영역 및 슈퍼 블록에 할당된 비트 수를 나타낸다. 소거 횟수가 100회 미만인 경우에는 목표 카운트 값이 200000회이므로, 각 단위 영역들에 4비트가 할당되고 슈퍼 블록에 16비트가 할당될 수 있다. 이는 도 11을 참조하여 설명한 바와 같다.
한편, 도 14의 참조 번호(1404)는 소거 횟수가 100회 이상이 경우에 각 단위 영역 및 슈퍼 블록에 할당된 비트 수를 나타낸다. 소거 횟수가 100회 이상인 경우에는 목표 카운트 값이 40000회이므로, 각 단위 영역들 및 슈퍼 블록에 할당되는 비트 수가 조절될 필요가 있다.
따라서, <수학식 3>이 <수학식 4>와 같이 수정될 수 있다.
Figure 112018047648293-pat00004
여기서, <수학식 4>를 만족하는 N의 값은, 1, 2, 3, 4 및 5이다. 따라서, 메모리 컨트롤러는, 단위 영역당 1비트, 2비트, 3비트, 4비트 또는 5비트를 할당할 수 있다. 도 11 및 도 12를 참조하여 설명한 바와 같이, N의 값이 클수록 메모리 시스템의 성능이 향상되므로, 메모리 컨트롤러는, <수학식 4>를 만족하는 N 값 중 가장 큰 값인 5를 선택할 수 있다. 즉, 메모리 컨트롤러는, 단위 영역들에 5비트씩을 할당하고, 슈퍼 블록에 12비트를 할당할 수 있다. 메모리 컨트롤러는, 변경된 비트 수에 맞게 제 2 임계 값을 조절할 수 있다. 전술한 예에서, 제 2 임계 값은 1250이 될 것이다. 즉, 메모리 컨트롤러는, 제 2 카운트 값이 1250이 되는 경우 리드 리클레임을 수행할 수 있다.
한편, 전술한 바와 같이, 슈퍼 블록이 시퀀셜 블록인지 또는 랜덤 블록인지 여부에 따라 단위 영역의 개수를 달리 정할 수 있다. 이를 도 15를 참조하여 살펴본다.
도 15는 슈퍼 블록이 시퀀셜 블록인지 또는 랜덤 블록인지 여부에 따라 상이하게 결정되는 단위 영역의 수를 설명하기 위한 예시도이다.
도 15의 참조 번호(1502)는 슈퍼 블록이 4개의 단위 영역으로 구성되고, 각각의 단위 영역이 두 개의 메모리 블록을 포함하는 경우를 나타낸다. 설명의 편의를 위하여 도 15의 참조 번호(1502)에는 하나의 단위 영역(단위 영역 1)만을 도시하였다.
슈퍼 블록이 랜덤 블록이라고 가정할 때, 단위 영역 1에 포함된 메모리 블록(BLK1) 및 메모리 블록(BLK2) 중 어느 하나의 메모리 블록에 대한 리드가 이루어지면 단위 영역 1 전체에 대응하는 카운트 값이 증가하고, 따라서, 메모리 블록(BLK1) 및 메모리 블록(BLK2)을 리드한 총 횟수가 목표 카운트 값에 도달하는 경우 리드 리클레임이 수행되게 된다.
한편, 도 15의 참조 번호(1504)는, 슈퍼 블록이 8개의 단위 영역으로 구성되고, 각각의 단위 영역이 하나의 메모리 블록을 포함하는 경우를 나타낸다. 설명의 편의를 위하여 도 15의 참조 번호(1504)에는 두 개의 단위 영역(단위 영역 1 및 단위 영역2)만을 도시하였다.
슈퍼 블록이 랜덤 블록이라고 가정할 때, 메모리 블록(BLK1)에 대한 리드가 이루어지면 단위 영역 1에 대응하는 카운트 값이 증가하고, 메모리 블록(BLK2)에 대한 리드가 이루어지면 단위 영역 2에 대응하는 카운트 값이 증가한다. 만약, 단위 영역 1의 리드 횟수가 3회인 상태에서, 단위 영역 2에 대한 리드 횟수가 4회가 되는 경우, 제 2 카운트 값은 1 증가할 것이다. 즉, 메모리 블록(BLK1) 및 메모리 블록(BLK2)을 리드한 총 횟수가 7회인 경우에 제 2 카운트 값이 1 증가할 것이다. 만약, 이러한 상황이 반복해서 발생한다면, 메모리 블록(BLK1) 및 메모리 블록(BLK2)을 리드한 총 횟수가 350000(7×50000)회인 경우에 리드 리클레임이 수행될 것이다.
즉, 참조 번호(1502)의 경우와 참조 번호(1504)의 경우를 비교하면, 랜덤 블록인 경우 단위 영역의 수를 더 많게 결정할수록 리드 리클레임이 더 빈번하지 않게 수행될 수 있다.
도 16은 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다. 도 16에 도시된 메모리 장치(2200)는, 도 1 내지 도 3에 도시된 메모리 장치(2200)에 대응될 수 있다. 도 16에 도시된 메모리 컨트롤러(2100)는, 도 1 내지 도 3에 도시된 메모리 컨트롤러(2100)에 대응될 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 17은 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다. 도 17에 도시된 메모리 장치(2200)는, 도 1 내지 도 3에 도시된 메모리 장치(2200)에 대응될 수 있다. 도 17에 도시된 메모리 컨트롤러(2100)는, 도 1 내지 도 3에 도시된 메모리 컨트롤러(2100)에 대응될 수 있다.
프로세서(Processor; 4100)는, 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 18은 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다. 도 18에 도시된 메모리 장치(2200)는, 도 1 내지 도 3에 도시된 메모리 장치(2200)에 대응될 수 있다. 도 18에 도시된 메모리 컨트롤러(2100)는, 도 1 내지 도 3에 도시된 메모리 컨트롤러(2100)에 대응될 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 19는 도 1 내지 도 3에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다. 도 19에 도시된 메모리 장치(2200)는, 도 1 내지 도 3에 도시된 메모리 장치(2200)에 대응될 수 있다. 도 19에 도시된 메모리 컨트롤러(2100)는, 도 1 내지 도 3에 도시된 메모리 컨트롤러(2100)에 대응될 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
호스트 : 1000
메모리 시스템 : 2000
메모리 컨트롤러 : 2100
메모리 장치 : 2200
CPU : 2150

Claims (28)

  1. 슈퍼 블록을 복수의 단위 영역들로 구분하는 단계;
    K(K는 자연수) 비트 아키텍처 레지스터의 K개의 비트들 중 제 1 임계 값까지 카운팅 하는 데 이용될 수 있는 N(N은 자연수)비트씩을, 상기 복수의 단위 영역들 각각에 대한 액세스 횟수를 카운팅 하는데 할당하는 단계; 및
    상기 K 비트 아키텍처 레지스터의 잔여 비트들 중 제 2 임계 값까지 카운팅 하는 데 이용될 수 있는 비트들을 상기 슈퍼 블록에 대응하는 액세스 횟수를 카운팅하는데 할당하는 단계를 포함하되,
    상기 N은, 상기 제 1 임계 값과 상기 제 2 임계 값의 곱이 목표 카운트 값을 나타낼 수 있도록 결정되는
    메모리 컨트롤러의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 임계 값과 상기 제 2 임계 값의 곱이 상기 목표 카운트 값을 나타낼 수 있도록 하는 N이 복수인 경우, 가장 큰 N을 선택하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 목표 카운트 값은,
    리드 리클레임 동작을 수행해야 함을 나타내는 기준 값인
    메모리 컨트롤러의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 N개씩의 비트들은,
    상기 단위 영역들 중 해당하는 단위 영역의 리드 횟수를 카운팅하는데 이용되는
    메모리 컨트롤러의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 단위 영역들 중 어느 하나의 단위 영역에 대응하는 카운트 값이 상기 제 1 임계 값에 도달할 때마다 상기 슈퍼 블록에 대응하는 카운트 값을 1씩 증가시키는 단계; 및
    상기 슈퍼 블록에 대응하는 카운트 값이 상기 제 2 임계 값에 도달하는 경우 리드 리클레임 동작을 수행하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 어느 하나의 단위 영역에 대응하는 카운트 값이 상기 제 1 임계 값에 도달할 때마다 상기 단위 영역들 각각에 대응하는 카운트 값을 모두 초기화하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 슈퍼 블록이 소거될 때마다 상기 단위 영역들 각각에 대응하는 카운트 값과 상기 슈퍼 블록에 대응하는 카운트 값을 초기화하는 단계
    를 더 포함하는 메모리 컨트롤러의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제 1 임계 값 및 상기 제 2 임계 값은,
    상기 슈퍼 블록의 소거 횟수에 따라 달라지는
    메모리 컨트롤러의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 1 임계 값은, 상기 슈퍼 블록의 소거 횟수가 증가할수록 커지고,
    상기 제 2 임계 값은, 상기 슈퍼 블록의 소거 횟수가 증가할수록 작아지는
    메모리 컨트롤러의 동작 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 슈퍼 블록을 복수의 단위 영역들로 구분하는 단계는,
    상기 슈퍼 블록이 시퀀셜 데이터를 저장하는지 또는 랜덤 데이터를 저장하는지 여부에 따라 상기 슈퍼 블록을 서로 다른 개수의 단위 영역들로 구분하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 슈퍼 블록을 복수의 단위 영역들로 구분하는 단계는,
    상기 슈퍼 블록이 랜덤 데이터를 저장하는 경우, 시퀀셜 데이터를 저장하는 경우에 비하여 상기 슈퍼 블록을 더 많은 수의 단위 영역들로 구분하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 하나의 슈퍼 블록을 복수의 단위 영역으로 구분하는 레지스터 할당부;
    상기 복수의 단위 영역들 각각에 대응되며, 상기 복수의 단위 영역들 중 자신에 대응하는 단위 영역에 대한 액세스가 이루어지는 경우 카운트 값을 증가시키는 복수의 제 1 카운터들;
    상기 슈퍼 블록에 대응되며, 상기 복수의 제 1 카운터들 중 제 1 임계 값에 도달한 제 1 카운터가 존재하는 경우 카운트 값을 증가시키는 제 2 카운터; 및
    상기 제 2 카운터의 카운트 값이 제 2 임계 값에 도달한 경우, 리드 리클레임 동작을 위한 커맨드를 생성하는 커맨드 생성부
    를 포함하는 메모리 컨트롤러.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서, 상기 복수의 제 1 카운터들 및 상기 제 2 카운터는,
    상기 슈퍼 블록이 소거되는 경우 자신의 카운트 값을 초기화하는
    메모리 컨트롤러.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서, 상기 레지스터 할당부는,
    상기 슈퍼 블록의 소거 횟수가 많을수록 상기 제 1 임계 값을 크게 결정하고, 상기 제 2 임계 값을 작게 결정하는
    메모리 컨트롤러.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서, 상기 레지스터 할당부는,
    상기 슈퍼 블록이 랜덤 데이터를 저장하는 경우, 시퀀셜 데이터를 저장하는 경우에 비하여 더 많은 단위 영역들로 구분하는
    메모리 컨트롤러.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 복수의 제 1 카운터들 각각은, K비트 아키텍처 레지스터의 K개의 비트들 중 N비트씩을 이용하여 상기 제 1 임계 값까지 카운팅을 수행하고,
    상기 제 2 카운터는, 상기 K비트 아키텍처 레지스터의 잔여 비트들을 이용하여 상기 제 2 임계 값까지 카운팅을 수행하는
    메모리 컨트롤러.
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