KR102591888B1 - 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

Info

Publication number
KR102591888B1
KR102591888B1 KR1020180031090A KR20180031090A KR102591888B1 KR 102591888 B1 KR102591888 B1 KR 102591888B1 KR 1020180031090 A KR1020180031090 A KR 1020180031090A KR 20180031090 A KR20180031090 A KR 20180031090A KR 102591888 B1 KR102591888 B1 KR 102591888B1
Authority
KR
South Korea
Prior art keywords
address
addressing
memory
information
memory device
Prior art date
Application number
KR1020180031090A
Other languages
English (en)
Other versions
KR20190109123A (ko
Inventor
천동엽
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180031090A priority Critical patent/KR102591888B1/ko
Priority to US16/162,753 priority patent/US11126547B2/en
Priority to CN201811325983.0A priority patent/CN110275839B/zh
Publication of KR20190109123A publication Critical patent/KR20190109123A/ko
Application granted granted Critical
Publication of KR102591888B1 publication Critical patent/KR102591888B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1009—Address translation using page tables, e.g. page table structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은, 메모리 장치가 수행할 동작에 대응하는 논리 어드레스를 물리 어드레스로 변환하는 CPU(Central Processing Unit); 및 복수의 어드레싱 규칙들 중 상기 메모리 장치가 지원하는 어드레싱 규칙에 대한 정보를 획득하고, 상기 획득된 어드레싱 규칙에 대한 정보 및 상기 물리 어드레스를 이용하여 상기 동작에 대응하는 어드레싱 테이블을 구성하는 어드레싱 수행부를 포함하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Memory controller, memory system having the same and operating method thereof}
본 발명은, 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 타입에 따라 어드레싱을 수행할 수 있는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는 메모리 컨트롤러의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이의 데이터 통신을 제어할 수 있다.
호스트는, PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 사용하여 메모리 시스템과 통신을 수행할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않는다. 예를 들어, 호스트는 USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 다양한 인터페이스를 이용하여 메모리 시스템과 통신할 수 있다.
본 발명의 실시 예들은, 메모리 장치의 타입에 따라 어드레싱을 수행할 수 있는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는, 메모리 장치가 수행할 동작에 대응하는 논리 어드레스를 물리 어드레스로 변환하는 CPU(Central Processing Unit); 및 복수의 어드레싱 규칙들 중 상기 메모리 장치가 지원하는 어드레싱 규칙에 대한 정보를 획득하고, 상기 획득된 어드레싱 규칙에 대한 정보 및 상기 물리 어드레스를 이용하여 상기 동작에 대응하는 어드레싱 테이블을 구성하는 어드레싱 수행부를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템은, 메모리 장치; 및 복수의 어드레싱 규칙들 중 상기 메모리 장치가 지원하는 어드레싱 규칙에 대한 정보를 획득하고, 상기 획득된 어드레싱 규칙에 대한 정보를 이용하여 상기 메모리 장치가 수행할 동작에 대응하는 어드레싱 테이블을 구성하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법은, 메모리 장치가 수행할 동작에 대응하는 논리 어드레스를 물리 어드레스로 변환하는 단계; 복수의 어드레싱 규칙들 중 상기 메모리 장치가 지원하는 어드레싱 규칙에 대한 정보를 획득하는 단계; 및 상기 물리 어드레스 및 상기 획득된 어드레싱 규칙에 대한 정보를 이용하여, 상기 동작에 대응하는 어드레싱 테이블을 구성하는 단계를 포함한다.
본 기술에 따르면, 어드레싱 수행을 위한 하드웨어를 사용함으로써, 메모리 시스템의 어드레스 변환 동작 속도가 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 예시도이다.
도 4는 메모리 블록을 설명하기 위한 예시도이다.
도 5는 3차원 구조의 메모리 블록의 일 예를 설명하기 위한 예시도이다.
도 6은 3차원 구조의 메모리 블록의 다른 예를 설명하기 위한 예시도이다.
도 7은 본 발명의 일 실시 예에 따른 어드레싱 방법을 설명하기 위한 흐름도이다.
도 8은 메모리 장치로부터 획득된 어드레싱 규칙의 일 예를 설명하기 위한 도면이다.
도 9는 도 8에 도시된 어드레싱 규칙을 테이블로 표현한 도면이다
도 10은 도 8 및 도 9에 도시된 어드레싱 규칙에 따라 구성되는 어드레싱 테이블을 설명하기 위한 도면이다.
도 11은 메모리 장치로부터 획득된 어드레싱 규칙의 다른 예를 설명하기 위한 도면이다.
도 12는 도 11에 도시된 어드레싱 규칙을 테이블로 표현한 도면이다.
도 13은 도 11 및 도 12에 도시된 어드레싱 규칙에 따라 구성되는 어드레싱 테이블의 일 예를 설명하기 위한 도면이다.
도 14는 도 11 및 도 12에 도시된 어드레싱 규칙에 따라 구성되는 어드레싱 테이블의 다른 예를 설명하기 위한 도면이다.
도 15는 도 11 및 도 12에 도시된 어드레싱 규칙에 따라 구성되는 어드레싱 테이블의 또 다른 예를 설명하기 위한 도면이다.
도 16은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 17은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 18은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 19는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 이용하여 메모리 시스템(2000)과 통신할 수 있다. 호스트(1000)와 메모리 시스템(2000) 간에 이용되는 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 인터페이스 프로토콜이 이용될 수도 있다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 호스트(1000)와 메모리 장치(2200) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 예를 들어, 프로그램 동작 시, 메모리 컨트롤러(2100)는 커맨드(command), 어드레스(address) 및 데이터(data) 등을 메모리 장치(2200)에 전송할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)에 대한 동작 제어 시에, 메모리 장치(2200)의 타입에 따라 어드레싱을 수행할 수 있다.
메모리 컨트롤러(2100)는, 복수의 어드레싱 규칙들 중 메모리 장치(2200)가 지원하는 어드레싱 규칙에 따라 어드레싱 테이블을 구성하고, 구성된 어드레싱 테이블에 따라 메모리 장치(2200)에 대한 어드레싱을 수행할 수 있다.
어드레싱 규칙은, 메모리 장치(2200)가 지원하는 어드레스 버스 사이클에 대한 정보와, 어드레스를 표현하는데 할당된 비트 수 및 비트 위치에 대한 정보를 포함할 수 있다.
예를 들어, 메모리 장치(2200)는, 어드레스 버스 사이클로서 5 사이클을 이용하거나 6 사이클을 이용하거나, 기타 다른 횟수의 사이클을 이용할 수 있다. 즉, 메모리 장치(2200)의 타입에 따라 어드레스 버스 사이클은 서로 상이할 수 있다.
예를 들어, 복수의 어드레싱 규칙들은, 어드레스를 표현하는데 서로 다른 길이의 비트 수가 할당됨을 나타낼 수도 있고, 해당 어드레스를 표현하는 비트들이 서로 다른 위치에 할당됨을 나타낼 수도 있다. 예를 들어, 복수의 어드레싱 규칙들 중 어느 하나의 어드레싱 규칙은 칼럼 어드레스를 표현하는데 10 비트의 길이가 할당됨을 나타낼 수 있고, 다른 하나의 어드레싱 규칙은 칼럼 어드레스를 표현하는데 12 비트의 길이가 할당됨을 나탤 수 있다. 또한, 예를 들어, 복수의 어드레싱 규칙들 중 어느 하나의 어드레싱 규칙은, 칼럼 어드레스를 표현하는 비트들이 A0에서부터 A10까지의 위치에 할당됨을 나타낼 수 있고, 다른 하나의 어드레싱 규칙은 칼럼 어드레스를 표현하는 비트들이 A0에서부터 A12까지의 위치에 할당됨을 나타낼 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)가 지원하는 어드레싱 규칙을 획득하고, 획득된 어드레싱 규칙을 이용하여 메모리 장치(2200)가 수행할 동작에 대응하는 어드레싱 테이블을 구성할 수 있다. 즉, 복수의 어드레싱 규칙들 중 어떠한 어드레싱 규칙을 따른 메모리 장치가 결합된다 하더라도, 메모리 컨트롤러(2100)는, 해당 메모리 장치가 지원하는 어드레싱 규칙에 따라 어드레싱 테이블을 구성할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)의 셀 타입에 대한 정보를 획득하고, 획득된 셀 타입에 대한 정보를 이용하여 어드레싱 테이블을 구성할 수 있다. 즉, 메모리 컨트롤러(2100)는, 메모리 장치(2200)의 셀 타입이 SLC(Single Level Cell) 타입인지, MLC(Multi Level Cell) 타입인지 또는 TLC(Triple Level Cell) 타입인지에 따라 어드레싱 테이블을 구성할 수 있다. 메모리 장치(2200)의 셀 타입은 메모리 셀에 저장되는 비트 수에 따라 SLC 타입, MLC 타입 또는 TLC 타입으로 구분될 수 있다. 예를 들면, SLC 타입으로 구동되는 메모리 장치(2200)에서는 하나의 메모리 셀에 하나의 비트 데이터가 저장될 수 있고, MLC 타입으로 구동되는 메모리 장치(2200)에서는 하나의 메모리 셀에 두 개의 비트 데이터가 저장될 수 있으며, TLC 타입으로 구동되는 메모리 장치(2200)에서는 하나의 메모리 셀에 세 개의 비트 데이터가 저장될 수 있다. 이 외에도 하나의 메모리 셀에 저장되는 비트 수에 따라, 메모리 장치(2200)는 다양한 타입으로 구동될 수 있다. 메모리 컨트롤러(2100)는, 메모리 장치(2200)의 셀 타입에 따라 페이지 어드레스를 계산하고, 계산된 바에 따라 어드레싱 테이블을 구성할 수 있다.
메모리 컨트롤러(2100)는, 칼럼 어드레스 관리 사이즈에 대한 정보를 이용하여 어드레싱 테이블을 구성할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 칼럼 어드레스 관리 사이즈가 얼마인지에 따라 칼럼 어드레스를 계산하고, 계산된 바에 따라 어드레싱 테이블을 구성할 수 있다.
어드레싱 테이블은, 메모리 장치(2200)가 수행할 동작에 대응하는 어드레스를 구성한 테이블로서, 칼럼 어드레스 및 로우 어드레스가 전송될 사이클과 해당 어드레스를 표현하는 비트 수 및 비트 위치를 나타낼 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 리드 동작, 소거 동작, 데이터 압축 동작 및 카피백 동작 등을 수행할 수 있다. 메모리 장치(2200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
도 2는 도 1에 도시된 메모리 컨트롤러를 설명하기 위한 예시도이다.
도 2를 참조하면, 메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), ECC 유닛(Error Correcting Code unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 어드레싱 수행부(2150), CPU(Central Processing Unit; 2160) 및 내부 메모리(2170)를 포함할 수 있다. 호스트 인터페이스(2110), ECC 유닛(2120), 메모리 인터페이스(2130), 버퍼 메모리(2140), 어드레싱 수행부(2150) 및 내부 메모리(2170)는, CPU(2160)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 통신 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다.
ECC 유닛(2120)은, 프로그램 동작 또는 리드 동작 시 에러를 검출하고 검출된 에러를 정정할 수 있다.
메모리 인터페이스(2130)는, 통신 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들면, 프로그램 동작이 완료될 때까지 호스트로부터 수신된 데이터는 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 리드 동작 시 메모리 장치(2200)로부터 리드된 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
어드레싱 수행부(2150)는, 메모리 장치(2200)에 대한 동작 제어 시에, 복수의 어드레싱 규칙들 중 메모리 장치(2200)가 지원하는 어드레싱 규칙에 따라 어드레싱 테이블을 구성하고, 구성된 어드레싱 테이블에 따라 어드레싱을 수행할 수 있다. 또한, 어드레싱 수행부(2150)는, 메모리 장치(2200)의 셀 타입에 대한 정보 및 메모리 컨트롤러(2100)의 칼럼 어드레스 관리 사이즈에 대한 정보 중 적어도 하나를 더 고려하여 어드레싱 테이블을 구성할 수 있다. 어드레싱 수행부(2150)는, 어드레싱 규칙 관리부(2152), 셀 타입 정보 관리부(2154), 칼럼 어드레스 관리 사이즈 정보 관리부(2156) 및 어드레싱 테이블 구성부(2158)를 포함할 수 있다.
어드레싱 규칙 관리부(2152)는, 복수의 어드레싱 규칙들 중 메모리 장치(2200)가 지원하는 어드레싱 규칙을 관리할 수 있다. 메모리 장치(2200)가 지원하는 어드레싱 규칙은, CPU(2160)로부터 수신되거나, 메모리 장치(2200)로부터 수신될 수 있다. 어드레싱 규칙은, 메모리 장치(2200)가 지원하는 어드레스 버스 사이클에 대한 정보와, 어드레스를 표현하는데 할당된 비트 수 및 비트 위치에 대한 정보를 포함할 수 있다.
셀 타입 정보 관리부(2154)는, 메모리 장치(2200)의 셀 타입에 대한 정보를 관리할 수 있다. 예를 들어, 셀 타입 정보 관리부(2154)는, 메모리 장치(2200)에서 이용하는 셀 타입이 SLC 타입인지, MLC 타입인지 또는 TLC 타입인지에 대한 정보를 관리할 수 있다. 메모리 장치(2200)의 셀 타입에 대한 정보는, CPU(2160)로부터 수신되거나, 메모리 장치(2200)로부터 수신될 수 있다.
칼럼 어드레스 관리 사이즈 정보 관리부(2156)는, 메모리 컨트롤러(2100)의 칼럼 어드레스 관리 사이즈에 대한 정보를 관리할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 호스트(1000)의 타입에 따라 칼럼 어드레스를 서로 다른 사이즈로 관리할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는, 512바이트 단위로 칼럼 어드레스를 관리할 수도 있고 2K바이트 단위로 칼럼 어드레스를 관리할 수도 있다. 칼럼 어드레스 관리 사이즈에 대한 정보는, CPU(2160)로부터 수신될 수 있다.
어드레싱 테이블 구성부(2158)는, CPU(2160)로부터 수신되는 물리 페이지 어드레스를 이용하여 메모리 장치(2200)가 수행할 동작에 대응하는 어드레싱 테이블을 구성할 수 있다. 이 때, 어드레싱 테이블 구성부(2158)는, 어드레싱 규칙, 셀 타입 정보 및 칼럼 어드레스 관리 사이즈 정보 중 적어도 하나를 기반으로 어드레싱 테이블을 구성할 수 있다.
예를 들어, 어드레싱 테이블 구성부(2158)는, 어드레싱 규칙에 부합하게 각 어드레스를 변환하고, 변환된 어드레스를 해당 어드레스에 대응하는 위치에 삽입할 수 있다.
예를 들어, 어드레싱 테이블 구성부(2158)는, 메모리 장치(2200)의 셀 타입 정보에 따라, CPU(2160)로부터 수신된 로우 어드레스를 변환할 수 있다. 예를 들어, 어드레싱 테이블 구성부(2158)는, 메모리 장치(2200)의 셀 타입이 무엇인지에 따라 CPU(2160)로부터 수신된 페이지 어드레스를 해당 셀 타입에 대응되게 변환할 수 있다.
예를 들어, 어드레싱 테이블 구성부(2158)는, 칼럼 어드레스 관리 사이즈 정보에 따라, CPU(2160)로부터 수신된 칼럼 어드레스를 변환할 수 있다. 예를 들어, 어드레싱 테이블 구성부(2158)는, 칼럼 어드레스 관리 사이즈가 얼마인지에 따라 CPU(2160)로부터 수신된 칼럼 어드레스를 해당 칼럼 어드레스 관리 사이즈에 대응되게 변환할 수 있다.
어드레싱 테이블 구성부(2158)는, 구성된 어드레싱 테이블에 따라 메모리 장치(2200)에 대한 어드레싱을 수행할 수 있다.
CPU(2160)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, CPU(2160)는, 프로그램 동작, 리드 동작, 소거 동작, 데이터 압축 동작 및 카피백 동작들에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
CPU(2160)는, 메모리 장치(2200)의 동작을 제어하기 위하여 호스트(1000)로부터 입력된 논리 어드레스를 물리 어드레스로 변환하고, 물리 어드레스를 어드레싱 수행부(2150)에 전송할 수 있다. 실시 예에 따라, CPU(2160)는, 버퍼 메모리(2140)에 저장된 어드레스 맵핑 테이블을 사용하여 논리 어드레스를 물리 어드레스로 변환하거나, 물리 어드레스를 논리 어드레스로 변환할 수 있다. 실시 예에 따라, CPU(2160)는, 메모리 장치(2200)로부터 메모리 장치(2200)가 지원하는 어드레싱 규칙 및 메모리 장치(2200)의 셀 타입에 대한 정보 중 적어도 하나를 수신하고, 수신된 정보를 어드레싱 수행부(2150)에 전송할 수 있다. 실시 예에 따라, CPU(2160)는, 메모리 컨트롤러(2100)의 칼럼 어드레스 관리 사이즈 정보를 어드레싱 수행부(2150)에 전송할 수 있다.
내부 메모리(2170)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2170)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2170)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)의 맵핑 테이블을 저장할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 예시도이다. 도 3에 도시된 메모리 장치는 도 1 및 도 2에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 2에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은, 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 리드 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(2232)은 플래인들(2240a, 2240b) 각각에 대응하여 하나씩 배치될 수 있다.
전류 센싱 회로(2234)는, 리드 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 4는 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 4에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 예를 들면, 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 예를 들면, MLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지 데이터가 저장될 수 있고, TLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지 데이터가 저장될 수 있다.
도 5는 3차원 구조의 메모리 블록의 일 예를 설명하기 위한 예시도이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 5에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 5에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 6은 3차원 구조의 메모리 블록의 다른 예를 설명하기 위한 예시도이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 6에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 6의 제 1 메모리 블록(BLK1)은 도 5의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 7은 본 발명의 일 실시 예에 따른 어드레싱 방법을 설명하기 위한 흐름도이다.
단계(701)에서, 어드레싱 수행부는, 복수의 어드레싱 규칙들 중 메모리 장치가 지원하는 어드레싱 규칙을 획득할 수 있다. 예를 들어, 어드레싱 수행부는, 메모리 장치가 몇 회의 어드레스 버스 사이클을 이용하는지, 어드레스를 표현하기 위하여 몇 비트를 이용하는지, 어드레스를 표현하는 비트의 위치가 어디인지 등에 대한 정보를 획득할 수 있다. 어드레싱 규칙은, CPU로부터 수신되거나 메모리 장치로부터 수신될 수 있다.
단계(703)에서, 어드레싱 수행부는, 메모리 장치의 셀 타입 정보를 획득할 수 있다. 예를 들어, 어드레싱 수행부는, 메모리 장치의 셀 타입이 SLC 타입인지, MLC 타입인지 또는 TLC 타입인지에 대한 정보를 획득할 수 있다. 셀 타입 정보는, CPU로부터 수신되거나 메모리 장치로부터 수신될 수 있다.
단계(705)에서, 어드레싱 수행부는, 칼럼 어드레스 관리 사이즈 정보를 획득할 수 있다. 예를 들어, 어드레싱 수행부는, 메모리 컨트롤러의 칼럼 어드레스 관리 사이즈가 얼마인지에 대한 정보를 획득할 수 있다. 칼럼 어드레스 관리 사이즈 정보는, CPU로부터 수신될 수 있다.
단계(707)에서, 어드레싱 수행부는, 메모리 장치가 수행할 동작에 대응하는 물리 어드레스를 수신할 수 있다. 예를 들어, 물리 어드레스는, 칼럼(column), 페이지(page), 플래인(plane), 블록(block) 및 LUN(Logical Unit Number)에 대한 정보 중 적어도 하나를 포함할 수 있다. 물리 어드레스는, CPU로부터 수신될 수 있다.
단계(709)에서, 어드레싱 수행부는, 메모리 장치가 수행할 동작에 대응하는 어드레싱 테이블을 구성할 수 있다. 예를 들어, 어드레싱 수행부는, 메모리 장치가 지원하는 어드레싱 규칙, 메모리 장치의 셀 타입 정보 및 메모리 컨트롤러의 칼럼 어드레스 관리 사이즈 정보 중 적어도 하나를 기반으로, 메모리 장치가 수행할 동작에 대응하는 어드레싱 테이블을 구성할 수 있다. 어드레싱 수행부는, 구성된 어드레싱 테이블을 이용하여, 메모리 장치에 대한 어드레싱을 수행할 수 있다.
도 8은 메모리 장치로부터 획득된 어드레싱 규칙의 일 예를 설명하기 위한 도면이고, 도 9는 도 8에 도시된 어드레싱 규칙을 테이블로 표현한 도면이다.
어드레싱 규칙은, 복수의 어드레스들 각각에 대한 정보 및 어드레스 버스 사이클에 대한 정보 중 적어도 하나를 포함할 수 있다. 어드레스에 대한 정보는, 해당 어드레스를 표현하기 위하여 할당된 비트 수에 대한 정보 및 해당 어드레스를 표현하는 비트 위치에 대한 정보 중 적어도 하나를 포함할 수 있다. 여기서, 어드레스는, 칼럼 어드레스 및 로우 어드레스를 포함할 수 있다. 로우 어드레스는, 페이지 어드레스, 플래인 어드레스, 블록 어드레스 및 LUN 어드레스 중 적어도 하나를 포함할 수 있다. 어드레스 버스 사이클에 대한 정보는, 메모리 장치에 어드레싱을 수행할 때 이용되는 버스 사이클의 횟수에 대한 정보를 포함할 수 있다.
도 8 및 도 9를 참조하면, 메모리 장치로부터 획득된 어드레싱 규칙은, 칼럼 어드레스를 표현하는데 16 비트의 길이가 할당되고, 칼럼 어드레스를 표현하는 비트들이 A0에서부터 A15까지의 위치에 할당됨을 나타낸다.
또한, 페이지 어드레스를 표현하는데 12 비트의 길이가 할당되고, 페이지 어드레스를 표현하는 비트들이 A16에서부터 A27까지의 위치에 할당됨을 나타낸다.
또한, 플래인 어드레스를 표현하는데 4 비트의 길이가 할당되고, 플래인 어드레스를 표현하는 비트들이 A28에서부터 A31까지의 위치에 할당됨을 나타낸다.
또한, 블록 어드레스를 표현하는데 14 비트의 길이가 할당되고, 블록 어드레스를 표현하는 비트들이 A32에서부터 A45까지의 위치에 할당됨을 나타낸다.
또한, LUN 어드레스를 표현하는데 2 비트의 길이가 할당되고, LUN 어드레스를 표현하는 비트들이 A46에서부터 A47까지의 위치에 할당됨을 나타낸다.
그리고, 메모리 장치가 이용하는 어드레스 버스 사이클이 6 사이클임을 나타낸다.
도 10은 도 8 및 도 9에 도시된 어드레싱 규칙에 따라 구성되는 어드레싱 테이블을 설명하기 위한 도면이다.
도 10에서, 설명의 편의를 위하여 CPU로부터 수신된 물리 어드레스를 십진수로 표현하였다. 도 10에는, CPU로부터 수신된 물리 어드레스는, 페이지 어드레스가 '100'이고, 플래인 어드레스가 '2'이고, 블록 어드레스가 '4'이고, LUN 어드레스가 '0'인 경우를 도시하였다.
십진수로 표현된 페이지 어드레스 '100'은 이진수 '1100100'로 나타낼 수 있는데, 도 8 및 도 9를 참조하여 설명한 실시 예에서 페이지 어드레스를 표현하는 데 12 비트가 할당되었으므로 이진수 '1100100'는 이진수 '000001100100'로 변환될 수 있다. 또한, 도 8 및 도 9를 참조하여 설명한 실시 예에서, 페이지 어드레스를 표현하는 비트들은 A16에서부터 A27까지의 위치에 할당되었으므로, 해당 위치에 페이지 어드레스 '000001100100'가 삽입될 수 있다.
한편, 십진수로 표현된 플래인 어드레스 '2'는 이진수 '10'로 나타낼 수 있는데, 도 8 및 도 9를 참조하여 설명한 실시 예에서 플래인 어드레스를 표현하는데 4 비트가 할당되었으므로 이진수 '10'는 이진수 '0010'로 변환될 수 있다. 또한, 도 8 및 도 9를 참조하여 설명한 실시 예에서, 플래인 어드레스를 표현하는 비트들은 A28에서부터 A31까지의 위치에 할당되었으므로, 해당 위치에 플래인 어드레스 '0010'가 삽입될 수 있다.
한편, 십진수로 표현된 블록 어드레스 '4'는 이진수 '100'로 나타낼 수 있는데, 도 8 및 도 9를 참조하여 설명한 실시 예에서 블록 어드레스를 표현하는데 14 비트가 할당되었으므로 이진수 '100'는 이진수 '00000000000100'로 변환될 수 있다. 또한, 도 8 및 도 9를 참조하여 설명한 실시 예에서, 블록 어드레스를 표현하는 비트들은 A32에서부터 A45까지의 위치에 할당되었으므로, 해당 위치에 블록 어드레스 '00000000000100'가 삽입될 수 있다.
한편, 십진수로 표현된 LUN 어드레스 '0'는 이진수 '0'로 나타낼 수 있는데, 도 8 및 도 9를 참조하여 설명한 실시 예에서 LUN 어드레스를 표현하는데 2 비트가 할당되었으므로 이진수 '0'는 이진수 '00'로 변환될 수 있다. 또한, 도 8 및 도 9를 참조하여 설명한 실시 예에서, LUN 어드레스를 표현하는 비트들은 A46에서부터 A47까지의 위치에 할당되었으므로, 해당 위치에 LUN 어드레스 '00'가 삽입될 수 있다.
도 11은 메모리 장치로부터 획득된 어드레싱 규칙의 다른 예를 설명하기 위한 도면이고, 도 12는 도 11에 도시된 어드레싱 규칙을 테이블로 표현한 도면이다.
도 11 및 도 12를 참조하면, 메모리 장치로부터 획득된 어드레싱 규칙은, 칼럼 어드레스를 표현하는데 14 비트의 길이가 할당되고, 칼럼 어드레스를 표현하는 비트들이 A0에서부터 A13까지의 위치에 할당됨을 나타낸다.
또한, 페이지 어드레스를 표현하는데 10 비트의 길이가 할당되고, 페이지 어드레스를 표현하는 비트들이 A14에서부터 A23까지의 위치에 할당됨을 나타낸다.
또한, 플래인 어드레스를 표현하는데 2 비트의 길이가 할당되고, 플래인 어드레스를 표현하는 비트들이 A24에서부터 A25까지의 위치에 할당됨을 나타낸다.
또한, 블록 어드레스를 표현하는데 10 비트의 길이가 할당되고, 블록 어드레스를 표현하는 비트들이 A26에서부터 A35까지의 위치에 할당됨을 나타낸다.
또한, LUN 어드레스를 표현하는데 2 비트의 길이가 할당되고, LUN 어드레스를 표현하는 비트들이 A36에서부터 A37까지의 위치에 할당됨을 나타낸다.
그리고, 메모리 장치가 이용하는 어드레스 버스 사이클이 5 사이클임을 나타낸다.
한편, 도 12의 비트들(1202)은, 칼럼 어드레스와 로우 어드레스의 경계를 나타내기 위하여 삽입될 수 있으며, 비트들(1202)은 어드레싱 수행 시 '0'으로 설정될 수 있다.
도 13은 도 11 및 도 12에 도시된 어드레싱 규칙에 따라 구성되는 어드레싱 테이블의 일 예를 설명하기 위한 도면이다.
도 13에서, 설명의 편의를 위하여 CPU로부터 수신된 물리 어드레스를 십진수로 표현하였다. 도 13에는, CPU로부터 수신된 물리 어드레스는, 페이지 어드레스가 '100'이고, 플래인 어드레스가 '2'이고, 블록 어드레스가 '4'이고, LUN 어드레스가 '0'인 경우를 도시하였다.
십진수로 표현된 페이지 어드레스 '100'은 이진수 '1100100'로 나타낼 수 있는데, 도 11 및 도 12를 참조하여 설명한 실시 예에서 페이지 어드레스를 표현하는데 10 비트가 할당되었으므로 이진수 '1100100'는 이진수 '0001100100'로 변환될 수 있다. 또한, 도 11 및 도 12를 참조하여 설명한 실시 예에서, 페이지 어드레스를 표현하는 비트들은 A14에서부터 A23까지의 위치에 할당되었으므로, 해당 위치에 페이지 어드레스 '0001100100'가 삽입될 수 있다.
한편, 십진수로 표현된 플래인 어드레스 '2'는 이진수 '10'로 나타낼 수 있는데, 도 11 및 도 12를 참조하여 설명한 실시 예에서 플래인 어드레스를 표현하는데 2 비트가 할당되었으므로 이진수 '10'는 그대로 유지될 수 있다. 또한, 도 11 및 도 12를 참조하여 설명한 실시 예에서, 플래인 어드레스를 표현하는 비트들은 A24에서부터 A25까지의 위치에 할당되었으므로, 해당 위치에 플래인 어드레스 '10'가 삽입될 수 있다.
한편, 십진수로 표현된 블록 어드레스 '4'는 이진수 '100'로 나타낼 수 있는데, 도 11 및 도 12를 참조하여 설명한 실시 예에서 블록 어드레스를 표현하는데 10 비트가 할당되었으므로 이진수 '100'는 이진수 '0000000100'로 변환될 수 있다. 또한, 도 11 및 도 12를 참조하여 설명한 실시 예에서, 블록 어드레스를 표현하는 비트들은 A26에서부터 A35까지의 위치에 할당되었으므로, 해당 위치에 블록 어드레스 '0000000100'가 삽입될 수 있다.
한편, 십진수로 표현된 LUN 어드레스 '0'은 이진수 '0'으로 나타낼 수 있는데, 도 11 및 도 12를 참조하여 설명한 실시 예에서 LUN 어드레스를 표현하는데 2 비트가 할당되었으므로 이진수 '0'은 이진수 '00'으로 변환될 수 있다. 또한, 도 11 및 도 12를 참조하여 설명한 실시 예에서, LUN 어드레스를 표현하는 비트들은 A36에서부터 A37까지의 위치에 할당되었으므로, 해당 위치에 LUN 어드레스 '00'이 삽입될 수 있다.
도 14는 도 11 및 도 12에 도시된 어드레싱 규칙에 따라 구성되는 어드레싱 테이블의 다른 예를 설명하기 위한 도면이다.
도 13을 참조하여 설명한 바와 마찬가지로, 도 14에는 CPU로부터 수신된 물리 어드레스를 십진수로 표현하였으며, CPU로부터 수신된 물리 어드레스는, 페이지 어드레스가 '100'이고, 플래인 어드레스가 '2'이고, 블록 어드레스가 '4'이고, LUN 어드레스가 '0'인 경우를 도시하였다.
도 14를 참조하여 설명하는 실시 예에서는, 칼럼 어드레스 관리 사이즈 정보를 더 고려하여 어드레싱 테이블을 구성하는 예를 설명하며, 도 13을 참조하여 설명한 바와 중복되는 내용은 생략한다.
도 14를 참조하여 설명하는 실시 예에서, 칼럼 어드레스 관리 사이즈는 2K바이트이며, CPU로부터 수신된 물리 어드레스 중 칼럼 어드레스는 십진수 '3'인 경우를 가정한다.
이러한 경우, 어드레싱 수행부는, CPU로부터 수신된 칼럼 어드레스를 칼럼 어드레스 관리 사이즈에 따라 변환할 수 있다. 예를 들어, 십진수로 표현된 칼럼 어드레스 '3'는 계산(2x1024x3)에 따라 십진수 '6144'로 변환될 수 있다. 그리고, 십진수 '6144'는 이진수 '1100000000000'로 변환될 수 있다.
도 11 및 도 12를 참조하여 설명한 실시 예에서 칼럼 어드레스를 표현하는데 14비트가 할당되었으므로 이진수 '1100000000000'는 이진수 '01100000000000'로 변환될 수 있다. 또한, 도 11 및 도 12를 참조하여 설명한 실시 예에서 칼럼 어드레스를 표현하는 비트들은 A0에서부터 A13까지의 위치에 할당되었으므로, 해당 위치에 칼럼 어드레스 '01100000000000'가 삽입될 수 있다.
도 15는 도 11 및 도 12에 도시된 어드레싱 규칙에 따라 구성되는 어드레싱 테이블의 또 다른 예를 설명하기 위한 도면이다.
도 14를 참조하여 설명한 바와 마찬가지로, 도 15에는, CPU로부터 수신된 물리 어드레스를 십진수로 표현하였으며, CPU로부터 수신된 물리 어드레스는, 칼럼 어드레스가 3이고, 페이지 어드레스가 '100'이고, 플래인 어드레스가 '2'이고, 블록 어드레스가 '4'이고, LUN 어드레스가 '0'인 경우를 도시하였다. 그리고, 칼럼 어드레스 관리 사이즈가 2K바이트인 경우를 도시하였다.
도 15를 참조하여 설명하는 실시 예에서는, 메모리 장치의 셀 타입을 더 고려하여 어드레싱 테이블을 구성하는 예를 설명하며, 도 14를 참조하여 설명한 바와 중복되는 내용은 생략한다.
도 15를 참조하여 설명하는 실시 예에서, 메모리 장치의 셀 타입은 TLC 인 경우를 가정한다.
이러한 경우, 어드레싱 수행부는, CPU로부터 수신된 로우 어드레스 중 페이지 어드레스를 메모리 장치의 셀 타입에 따라 변환할 수 있다. 예를 들어, TLC 타입은 하나의 물리 페이지에 3개의 논리 페이지가 존재하므로, 십진수로 표현된 페이지 어드레스 '100'는 십진수 '34'로 변환될 수 있다. 그리고, 십진수 '34'는 이진수 '100010'로 변환될 수 있다.
도 11 및 도 12를 참조하여 설명한 실시 예에서 페이지 어드레스를 표현하는데 10 비트가 할당되었으므로 이진수 '100010'는 이진수 '0000100010'로 변환될 수 있다. 또한, 도 11 및 도 12를 참조하여 설명한 실시 예에서, 페이지 어드레스를 표현하는 비트들은 A14에서부터 A23까지의 위치에 할당되었으므로, 해당 위치에 페이지 어드레스 '0000100010'가 삽입될 수 있다.
도 16은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(input device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 17은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), PC(personal computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 18은 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 19는 도 1 및 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(universal serial bus) 프로토콜, IC(interchip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
호스트 : 1000
메모리 시스템 : 2000
메모리 컨트롤러 : 2100
메모리 장치 : 2200
어드레싱 수행부 : 2150

Claims (19)

  1. 메모리 장치가 수행할 동작에 대응하는 논리 어드레스를 물리 어드레스로 변환하는 CPU(Central Processing Unit); 및
    메모리 장치의 타입에 따라 상이한 복수의 어드레싱 규칙들 중 상기 메모리 장치가 지원하는 어드레싱 규칙에 대한 정보를 획득하고, 상기 획득된 어드레싱 규칙에 대한 정보 및 상기 물리 어드레스를 이용하여 상기 동작에 대응하는 어드레싱 테이블을 구성하는 어드레싱 수행부를 포함하되,
    상기 어드레싱 규칙에 대한 정보는,
    상기 메모리 장치가 지원하는 어드레스 버스 사이클의 수에 대한 정보, 상기 어드레스 버스 사이클의 수에 기초하여 결정되는 상기 어드레싱 테이블에 포함되는 비트들 중 상기 물리 어드레스에 대응되는 어드레스를 표현하는데 할당된 비트의 수 및 상기 할당된 비트의 위치를 포함하는 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 어드레싱 수행부는,
    상기 메모리 장치의 셀 타입에 대한 정보를 더 획득하고, 상기 획득된 셀 타입에 대한 정보를 고려하여 상기 어드레싱 테이블을 구성하는
    메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 어드레싱 수행부는,
    상기 물리 어드레스 중 페이지 어드레스를 상기 셀 타입에 따라 변환하는
    메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 어드레싱 수행부는,
    상기 메모리 컨트롤러의 칼럼 어드레스 관리 사이즈에 대한 정보를 더 고려하여 상기 어드레싱 테이블을 구성하는
    메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 어드레싱 수행부는,
    상기 물리 어드레스 중 칼럼 어드레스를 상기 칼럼 어드레스 관리 사이즈에 따라 변환하는
    메모리 컨트롤러.
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 어드레싱 규칙에 대한 정보는,
    칼럼 어드레스 및 로우 어드레스 중 적어도 하나를 표현하는데 할당된 비트 수에 대한 정보를 포함하는
    메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 로우 어드레스는,
    페이지 어드레스, 플래인 어드레스, 블록 어드레스 및 LUN(Logical Unit Number) 어드레스 중 적어도 하나를 포함하는
    메모리 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 어드레싱 규칙에 대한 정보는,
    상기 칼럼 어드레스, 상기 페이지 어드레스, 상기 플래인 어드레스, 상기 블록 어드레스 및 상기 LUN 어드레스 중 적어도 하나에 할당된 비트 위치에 대한 정보를 포함하는
    메모리 컨트롤러.
  10. 메모리 장치; 및
    메모리 장치의 타입마다 상이한 복수의 어드레싱 규칙들 중 상기 메모리 장치가 지원하는 어드레싱 규칙에 대한 정보를 획득하고, 상기 획득된 어드레싱 규칙에 대한 정보를 이용하여 상기 메모리 장치가 수행할 동작에 대응하는 어드레싱 테이블을 구성하는 메모리 컨트롤러를 포함하고,
    상기 어드레싱 규칙에 대한 정보는,
    상기 메모리 장치가 지원하는 어드레스 버스 사이클의 수에 대한 정보, 상기 어드레스 버스 사이클의 수에 기초하여 결정되는 상기 어드레싱 테이블에 포함되는 비트들 중 물리 어드레스에 대응되는 어드레스를 표현하는데 할당된 비트의 수 및 상기 할당된 비트의 위치를 포함하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 장치의 셀 타입에 대한 정보를 더 획득하고, 상기 획득된 셀 타입에 대한 정보를 고려하여 상기 어드레싱 테이블을 구성하는
    메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 메모리 컨트롤러는,
    상기 물리 어드레스 중 페이지 어드레스를 상기 셀 타입에 따라 변환하는
    메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 컨트롤러의 칼럼 어드레스 관리 사이즈에 대한 정보를 더 고려하여 상기 어드레싱 테이블을 구성하는
    메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 메모리 컨트롤러는,
    상기 물리 어드레스 중 칼럼 어드레스를 상기 칼럼 어드레스 관리 사이즈에 따라 변환하는
    메모리 시스템.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 어드레싱 규칙에 대한 정보는,
    칼럼 어드레스 및 로우 어드레스 중 적어도 하나를 표현하는데 할당된 비트 수에 대한 정보를 포함하는
    메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 로우 어드레스는,
    페이지 어드레스, 플래인 어드레스, 블록 어드레스 및 LUN(Logical Unit Number) 어드레스 중 적어도 하나를 포함하는
    메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 어드레싱 규칙에 대한 정보는,
    상기 칼럼 어드레스, 상기 페이지 어드레스, 상기 플래인 어드레스, 상기 블록 어드레스 및 상기 LUN 어드레스 중 적어도 하나에 할당된 비트 위치에 대한 정보를 포함하는
    메모리 시스템.
  19. 메모리 장치가 수행할 동작에 대응하는 논리 어드레스를 물리 어드레스로 변환하는 단계;
    메모리 장치의 타입마다 상이한 복수의 어드레싱 규칙들 중 상기 메모리 장치가 지원하는 어드레싱 규칙에 대한 정보를 획득하는 단계; 및
    상기 물리 어드레스 및 상기 획득된 어드레싱 규칙에 대한 정보를 이용하여, 상기 동작에 대응하는 어드레싱 테이블을 구성하는 단계;를 포함하되,
    상기 획득된 어드레싱 규칙에 대한 정보는,
    상기 메모리 장치가 지원하는 어드레스 버스 사이클의 수에 대한 정보, 상기 어드레스 버스 사이클의 수에 기초하여 결정되는 어드레싱 테이블에 포함되는 비트들 중 상기 물리 어드레스에 대응되는 어드레스를 표현하는데 할당된 비트의 수 및 상기 할당된 비트의 위치를 포함하는 메모리 시스템의 동작 방법.
KR1020180031090A 2018-03-16 2018-03-16 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법 KR102591888B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180031090A KR102591888B1 (ko) 2018-03-16 2018-03-16 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US16/162,753 US11126547B2 (en) 2018-03-16 2018-10-17 Memory controller, memory system having the same, and method of operating memory system
CN201811325983.0A CN110275839B (zh) 2018-03-16 2018-11-08 存储器控制器、具有该控制器的存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180031090A KR102591888B1 (ko) 2018-03-16 2018-03-16 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190109123A KR20190109123A (ko) 2019-09-25
KR102591888B1 true KR102591888B1 (ko) 2023-10-24

Family

ID=67904001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180031090A KR102591888B1 (ko) 2018-03-16 2018-03-16 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US11126547B2 (ko)
KR (1) KR102591888B1 (ko)
CN (1) CN110275839B (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060195650A1 (en) * 2005-02-25 2006-08-31 Su Zhiqiang J Method to detect NAND-flash parameters by hardware automatically
US20140019673A1 (en) * 2010-02-25 2014-01-16 Apple Inc. Dynamically allocating number of bits per cell for memory locations of a non-volatile memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160290A (ja) * 1999-12-02 2001-06-12 Toshiba Corp メモリ制御装置およびメモリアクセス方法
KR100648243B1 (ko) 2004-03-19 2006-11-24 삼성전자주식회사 낸드 플래시 메모리를 사용하는 메모리 카드
DE102005001038B3 (de) * 2005-01-07 2006-05-04 Hyperstone Ag Verfahren zur Umsetzung von logischen in reale Blockadressen in Flashspeichern
TWI341491B (en) * 2007-03-07 2011-05-01 Via Tech Inc Memory access system and memory access method thereof
US9934143B2 (en) * 2013-09-26 2018-04-03 Intel Corporation Mapping a physical address differently to different memory devices in a group
KR102469958B1 (ko) * 2017-10-27 2022-11-25 삼성전자주식회사 블록 주소 없이 액세스되는 불휘발성 메모리 장치 및 그 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060195650A1 (en) * 2005-02-25 2006-08-31 Su Zhiqiang J Method to detect NAND-flash parameters by hardware automatically
US20140019673A1 (en) * 2010-02-25 2014-01-16 Apple Inc. Dynamically allocating number of bits per cell for memory locations of a non-volatile memory

Also Published As

Publication number Publication date
US11126547B2 (en) 2021-09-21
US20190286557A1 (en) 2019-09-19
CN110275839A (zh) 2019-09-24
KR20190109123A (ko) 2019-09-25
CN110275839B (zh) 2023-08-08

Similar Documents

Publication Publication Date Title
CN110879788B (zh) 存储器控制器、存储器系统以及存储器装置的操作方法
KR102608825B1 (ko) 메모리 컨트롤러 및 이의 동작 방법
KR102567373B1 (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
KR102578188B1 (ko) 메모리 컨트롤러 및 이의 동작 방법
KR102409799B1 (ko) 메모리 시스템 및 그것의 동작 방법
KR102626048B1 (ko) 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10990539B2 (en) Controller, memory system including the same, and method of operating memory system
KR20200076491A (ko) 메모리 시스템 및 그것의 동작 방법
US10936421B2 (en) Memory system having storage device and memory controller and operating method thereof
KR20190092941A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190043860A (ko) 메모리 시스템 및 이의 동작 방법
CN110309075B (zh) 存储器控制器以及具有存储器控制器的存储器系统
US10769060B2 (en) Storage system and method of operating the same
KR102591888B1 (ko) 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US11137917B2 (en) Memory controller, memory system having the memory controller, and operating method of the memory controller
KR102542299B1 (ko) 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR102665982B1 (ko) 테스트 장치 및 그의 동작 방법
US11526288B2 (en) Memory system including a plurality of memory blocks
KR20240002571A (ko) 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR20240085237A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant