CN110275839A - 存储器控制器、具有该控制器的存储器系统及其操作方法 - Google Patents

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Abstract

本公开提供一种存储器控制器，该存储器控制器包括中央处理单元(CPU)和寻址组件，中央处理单元被配置为将对应于待由存储器装置执行的操作的逻辑地址转换为物理地址，且寻址组件被配置为获取关于多个寻址规则中由存储器装置支持的寻址规则的信息，并使用所获取的寻址规则信息和物理地址来配置对应于该操作的寻址表。

Description

存储器控制器、具有该控制器的存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2018年3月16日提交的申请号为10-2018-0031090的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开的各个实施例涉及一种存储器控制器、具有该存储器控制器的存储器系统以及操作该存储器系统的方法，并且更特别地，涉及这种能够依照存储器装置的类型执行寻址的系统、控制器和方法。
背景技术
存储器系统可以包括存储器装置和存储器控制器。
存储器装置可以在存储器控制器的控制下存储数据并输出存储的数据。可以将存储器装置实施为在电源被切断时其内存储的数据丢失的易失性存储器装置或者即使在电源被切断时其内仍保持存储的数据的非易失性存储器装置。
存储器控制器可以控制主机与存储器装置之间的数据通信。
主机能够使用诸如下列的各种接口协议中的任一种与存储器系统通信：高速外围组件互连(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串列SCSI(SAS)。主机与存储器系统之间的通信还可以通过使用诸如下列的各种接口中的任一种来实行：通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)。
发明内容
本公开的各种实施例旨在提供一种存储器控制器、具有该存储器控制器的存储器系统以及操作该存储器系统的方法，其能够依照存储器装置的类型执行寻址。
本公开的实施例提供了一种存储器控制器。存储器控制器包括：中央处理单元(CPU)，被配置为将对应于待由存储器装置执行的操作的逻辑地址转换为物理地址；以及寻址组件，被配置为获取关于在多个寻址规则中由存储器装置支持的寻址规则的信息，并且使用所获取的寻址规则信息和物理地址来配置与该操作相对应的寻址表。
本公开的实施例提供了一种存储器系统。存储器系统包括存储器装置和存储器控制器，存储器控制器被配置为获取关于在多个寻址规则中由存储器装置支持的寻址规则的信息，并且使用所获取的寻址规则信息来配置与待由存储器装置执行的操作相对应的寻址表。
本公开的实施例提供了一种操作存储器系统的方法。该方法包括通过使用存储器系统的处理器将对应于待由存储器装置执行的操作的逻辑地址转换为物理地址，通过使用存储器系统的寻址组件获取关于在多个寻址规则中由存储器装置支持的寻址规则的信息，并通过使用寻址组件、使用物理地址和所获取的寻址规则信息配置与该操作相对应的寻址表。
本公开的实施例提供了一种存储器系统。存储器系统包括存储器装置和存储器控制器，存储器控制器被配置为接收存储器装置的逻辑地址，将逻辑地址转换为包括存储器装置中的空间的列地址和行地址的物理地址，基于寻址规则配置寻址表，并且基于寻址表访问存储器装置，其中寻址表包括关于列地址和行地址的位的信息，以在多个地址总线周期中的每一个地址总线周期中访问存储器装置。
附图说明
图1是示出根据本公开的实施例的存储器系统的示图。
图2是示出根据本公开的实施例的存储器控制器的示图。
图3是示出根据本公开的实施例的存储器装置的示图。
图4是示出示例性存储块的示图。
图5是示出具有三维(3D)结构的存储块的示例的示图。
图6是示出具有三维(3D)结构的存储块的示例的示图。
图7是示出根据本公开的实施例的寻址方法的流程图。
图8是示出从存储器装置获取的寻址规则的示例的示图。
图9是以表的形式示出图8中所示的示例性寻址规则的示图。
图10是示出根据图8和图9中示出的示例性寻址规则配置的寻址表的示图。
图11是示出从存储器装置获取的寻址规则的示例的示图。
图12是以表的形式示出图11中所示的示例性寻址规则的示图。
图13是示出根据图11和图12中示出的示例性寻址规则配置的寻址表的示例的示图。
图14是示出根据图11和图12中示出的示例性寻址规则配置的寻址表的示例的示图。
图15是示出根据图11和图12中示出的示例性寻址规则配置的寻址表的示例的示图。
图16是示出根据本公开的实施例的包括存储器控制器的存储器系统的示图。
图17是示出根据本公开的实施例的包括存储器控制器的存储器系统的示图。
图18是示出根据本公开的实施例的包括存储器控制器的存储器系统的示图。
图19是示出根据本公开的实施例的包括存储器控制器的存储器系统的示图。
具体实施方式
本公开的优点和特征以及实现这些优点和特征的方法将在下面结合附图详细描述的实施例的上下文中描述。然而，本公开的各方面可以与下面所示出和描述的不同地配置或布置。因此，本发明不限于所公开的实施例。而是提供这些实施例以使本公开彻底和完整，并且向本领域技术人员充分传达本公开。还应注意的是，对“实施例”等的参考不一定仅针对一个实施例，并且对任何此类短语的不同参考不一定针对相同的实施例。
还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一组件，而且还通过一个或多个中间组件间接联接另一组件。而且，除非上下文另有说明，否则这种直接或间接的连接或联接可以是有线的或无线的。在说明书中，当元件被称为“包含”或“包括”组件时，不排除存在或添加一个或更多个其他组件，而是可以进一步包括这类其他组件，除非上下文清楚另有说明。
图1是示出根据本公开的实施例的存储器系统2000的图。
参照图1，存储器系统2000可以包括存储数据的存储器装置2200，以及在主机1000的控制下控制存储器装置2200的存储器控制器2100。
主机1000能够使用诸如下列的接口协议与存储器系统2000通信：高速外围组件互连(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串列SCSI(SAS)。主机1000和存储器系统2000之间使用的接口协议不限于上述示例；也可以使用通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或电子集成驱动器(IDE)接口协议。
存储器控制器2100可以控制存储器系统2000的全部操作，并且可以控制主机1000和存储器装置2200之间的数据交换。具体地，存储器控制器2100可以变换(或转换)接收的信息并存储和输出变换后的信息，使得可以在主机1000和存储器装置2200之间交换命令、地址及数据。例如，在编程操作期间，存储器控制器2100可以将命令、地址及数据传送到存储器装置2200。
当控制存储器装置2200的操作时，存储器控制器2100可以依照存储器装置2200的类型来执行寻址。
存储器控制器2100可以根据多个寻址规则中由存储器装置2200支持的寻址规则来配置寻址表。存储器控制器2100可以基于配置的寻址表来寻址存储器装置2200。
寻址规则可以包括关于由存储器装置2200支持的地址总线周期的信息以及关于被分配以表示地址的位数和表示地址的位位置的信息。
例如，存储器装置2200可以使用五个或六个周期或者其他合适数量的周期作为地址总线周期。地址总线周期可以根据存储器装置2200的类型而变化。
在各种实施例中，多个寻址规则可以表示分配具有不同长度的位数来表示地址，或者表示相对应地址的位被分配到不同的位置。例如，多个寻址规则中的任何一个指示分配10位长度以表示列地址，而另一个指示分配12位长度以表示列地址。又例如，多个寻址规则中的任何一个指示表示列地址的位被分配到范围从A0到A10的位置，而另一个指示表示列地址的位被分配到范围从A0到A12的位置。
存储器控制器2100可以获取由存储器装置2200支持的寻址规则，并且可以使用所获取的寻址规则来配置寻址表。寻址表对应于将由存储器装置2200执行的操作。即，存储器控制器2100可以根据由存储器装置支持的多个寻址规则中的任何一个来配置寻址表。
存储器控制器2100可以获取关于存储器装置2200的单元类型的信息，并且可以使用所获取的单元类型信息来配置寻址表。在各种实施例中，存储器控制器2100可以依照存储器装置2200的单元类型是单层单元(SLC)类型、多层单元(MLC)类型或是三层单元(TLC)类型来配置寻址表。取决于存储在每个存储器单元中的位数，存储器装置2200可以被分类为SLC类型存储器装置，MLC类型存储器装置以及TLC类型存储器装置。当存储器装置2200是SLC类型时，可以将一位数据存储在一个存储器单元中。在MLC类型的存储器装置2200中，可以将两位数据存储在一个存储器单元中。在TLC类型的存储器装置2200中，可以将三位数据存储在一个存储器单元中。另外，可以依照存储在一个存储器单元中的位数以各种类型配置存储器装置2200。存储器控制器2100可以依照存储器装置2200的单元类型来计算页面地址，并且可以基于计算结果来配置寻址表。
存储器控制器2100可以使用关于列地址管理大小的信息来配置寻址表。例如，存储器控制器2100依照列地址管理大小是多少来计算列地址，并且可以基于计算结果来配置寻址表。
使用与将由存储器装置2200执行的操作相对应的地址来配置寻址表。寻址表可以指示其中将传送列地址和行地址的周期，以及表示相对应地址的位数和位位置。
存储器装置2200可在存储器控制器2100的控制下执行编程操作、读取操作、擦除操作、数据压缩操作以及复制备份(copy-back)操作。存储器装置2200可以实施为易失性存储装置或非易失性存储装置。
图2是示出根据本公开的实施例的存储器控制器，例如，图1中示出的存储器控制器的示图。
参照图2，存储器控制器2100可以包括主机接口2110、错误校正码(ECC)部件2120、存储器接口2130、缓冲存储器2140、寻址组件2150、中央处理单元(CPU)2160和内部存储器2170。主机接口2110、ECC部件2120、存储器接口2130、缓冲存储器2140、寻址组件2150和内部存储器2170可由CPU 2160控制。
主机接口2110可以使用通信协议与主机1000执行数据交换。
ECC部件2120可以在编程操作或读取操作期间检测错误并且校正检测到的错误。
存储器接口2130可以使用通信协议与存储器装置2200通信。
缓冲存储器2140可以在存储器控制器2100控制存储器装置2200的同时临时存储数据。例如，从主机接收的数据可以被临时存储在缓冲存储器2140中，直到完成编程操作。在读取操作期间，从存储器装置2200读取的数据也可以被临时存储在缓冲存储器2140中。
寻址组件2150可以根据多个寻址规则中由存储器装置2200支持的寻址规则来配置寻址表。当控制存储器装置2200的操作时，寻址组件2150可以基于配置的寻址表执行寻址。此外，寻址组件2150可以通过额外考虑关于存储器装置2200的单元类型的信息和关于存储器控制器2100的列地址管理大小的信息中的至少一个来配置寻址表。寻址组件2150可以包括其他模块或部件以执行寻址组件2150的各种操作。这些模块或部件包括寻址规则管理部件2152、单元类型信息管理部件2154、列地址大小管理部件2156和寻址表配置部件2158。寻址组件2150及其组成模块或部件可以用硬件、软件、固件或其适当组合来实现。
寻址规则管理部件2152可以管理多个寻址规则中由存储器装置2200支持的寻址规则。存储器装置2200支持的寻址规则可以从CPU2160或存储器装置2200接收。寻址规则可以包括关于由存储器装置2200支持的地址总线周期的信息以及关于被分配以表示地址的位数和表示地址的位位置的信息。
单元类型信息管理部件2154可以管理关于存储器装置2200的单元类型的信息。例如，单元类型信息管理部件2154管理关于在存储器装置2200中使用的单元类型是否是SLC类型、MLC类型或TLC类型的信息。可以从CPU 2160或存储器装置2200接收关于存储器装置2200的单元类型的信息。
列地址大小管理部件2156可以管理关于存储器控制器2100的列地址管理大小的信息。在各个实施例中，存储器控制器2100依照主机1000的类型管理不同大小的列地址。例如，存储器控制器2100以512字节为单位或以2千字节为单位管理列地址。可以从CPU 2160接收关于列地址管理大小的信息。
寻址表配置部件2158可以使用从CPU 2160接收的物理页面地址来配置对应于将由存储器装置2200执行的操作的寻址表。在各个实施例中，寻址表配置部件2158可以基于寻址规则、单元类型信息和列地址管理大小信息中的至少一个来配置寻址表。
在实施例中，寻址表配置部件2158按照寻址规则转换单个地址，并将转换的地址插入到与地址相对应的位置。
在实施例中，寻址表配置部件2158依照存储器装置2200的单元类型信息来转换从CPU 2160接收的行地址。例如，依照存储器装置2200的单元类型是什么，寻址表配置部件2158根据对应的单元类型转换从CPU 2160接收的页面地址。
在实施例中，寻址表配置部件2158依照列地址管理大小信息来转换从CPU 2160接收的列地址。例如，依照列地址管理大小是多少，寻址表配置部件2158根据对应的列地址管理大小转换从CPU 2160接收的列地址。
寻址表配置部件2158可以基于配置的寻址表来寻址存储器装置2200。
CPU 2160可以执行各种类型的计算或者生成命令和地址以便控制存储器装置2200。例如，CPU 2160生成编程操作、读取操作、擦除操作、数据压缩操作和复制备份操作所需的各种命令。
CPU 2160可以将从主机1000接收的逻辑地址转换为物理地址并将物理地址传送到寻址组件2150，以便控制存储器装置2200的操作。在实施例中，CPU 2160可以通过利用存储在缓冲存储器2140中的地址映射表将逻辑地址转换成物理地址或将物理地址转换成逻辑地址。在实施例中，CPU 2160可以从存储器装置2200接收关于由存储器装置2200支持的寻址规则的信息和/或关于存储器装置2200的单元类型的信息，并且可以将所接收的信息传送到寻址组件2150。在实施例中，CPU 2160可以将存储器控制器2100的列地址管理大小信息传送到寻址组件2150。
内部存储器2170可以用作存储存储器控制器2100的操作所需的各种类型的信息的存储。内部存储器2170可以存储多个表。例如，内部存储器2170存储逻辑地址和物理地址之间的映射表。
图3是示出根据本公开的实施例的存储器装置2200的示图。图3中示出的存储器装置2200可以应用于图1和图2中示出的存储器系统。
参照图3，存储器装置2200可以包括控制逻辑2210、外围电路2220和存储器单元阵列2240。存储器单元阵列2240可以包括多个存储块BLK1至BLKi。外围电路2220可以包括电压生成电路2222、行解码器2224、输入/输出电路2226、列解码器2228、页面缓冲器组2232和电流感测电路2234。
控制逻辑2210可以在图2中示出的存储器控制器2100的控制下控制外围电路2220。
控制逻辑2210可以响应于通过输入/输出电路2226从存储器控制器2100接收的命令CMD和地址ADD来控制外围电路2220。例如，控制逻辑2210可以响应于命令CMD和地址ADD输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS以及使能位VRY_BIT<#>。控制逻辑2210可以响应于从电流感测电路2234接收的通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
外围电路2220可以执行在存储器单元阵列2240中存储数据的编程操作，输出存储在存储器单元阵列2240中的数据的读取操作，以及擦除存储在存储器单元阵列2240中的数据的擦除操作。
电压生成电路2222可以响应于从控制逻辑2210接收的操作信号OP_CMD生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压生成电路2222将编程电压、验证电压、通过电压、补偿编程电压、读取电压、擦除电压和导通电压传输到行解码器2224。
响应于从控制逻辑2210接收的行地址RADD，行解码器2224可以将操作电压Vop传输到局部线LL，局部线LL联接到从包括在存储器单元阵列2240中的存储块中选择的存储块。局部线LL可以包括局部字线、局部漏极选择线和局部源极选择线。另外，局部线LL可以包括联接到存储块的各种线，诸如源极线。
输入/输出电路2226可以将通过输入/输出(IO)线从外部装置，例如图2的存储器控制器2100，接收的命令CMD和地址ADD传输到控制逻辑2210，或者可以与列解码器2228交换数据。
列解码器2228可以响应于从控制逻辑2210接收的列地址CADD在输入/输出电路2226和页面缓冲器组2232之间传输数据。例如，列解码器2228通过数据线DL与页面缓冲器PB1至PBm交换数据，或者可以通过列线CL与输入/输出电路2226交换数据。
页面缓冲器组2232可以联接到共同联接到存储器块BLK1至BLKi的位线BL1至BLm。页面缓冲器组2232可以包括分别联接到位线BL1至BLm的多个页面缓冲器PB1至PBm。例如，一个页面缓冲器联接到每条位线。可以响应于从控制逻辑2210接收的页面缓冲器控制信号PBSIGNALS来操作页面缓冲器PB1至PBm。在编程操作期间，页面缓冲器PB1至PBm可以临时存储通过输入/输出线IO、列线CL和数据线DL从存储器控制器2100接收的编程数据，并且可以基于程序数据控制将施加到位线BL1至BLm的电压。在读取操作期间，页面缓冲器PB1至PBm可以临时存储通过位线BL1至BLm从存储器单元阵列2240接收的数据，或者可以感测位线BL1至BLm的电压或电流。在存储器单元阵列2240包括多个平面且每个平面包括多个存储块的情况下，页面缓冲器组2232可以布置在与其相对应的每个平面中。
在读取操作或验证操作期间，电流感测电路2234可以响应于从控制逻辑2210接收的使能位VRY_BIT<#>生成参考电流，并且可以比较由参考电流生成的参考电压与从页面缓冲器组2232接收的感测电压VPB，然后输出通过信号PASS或失败信号FAIL。
存储器单元阵列2240可以包括其内存储数据的多个存储块BLK1至BLKi。在存储块BLK1至BLKi中，可以存储用户数据和存储器装置2200的操作所需的各种类型的信息。存储块BLK1至BLKi可以各自实施为二维(2D)结构或三维(3D)结构，并且可以同等地配置。
图4是示出存储块的示图。
存储器单元阵列可以包括多个存储块，并且图4中以示例方式示出了多个存储块中的任一个存储块BLKi。
参照图4，在第一选择线和第二选择线之间并行布置的多条字线可以联接到存储块BLKi。此处，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。详细地，存储块BLKi可以包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别联接到串ST，并且源极线SL可以共同联接到串ST。每个串ST可以以相同的方式配置，因此将以示例方式详细描述联接到第一位线BL1的串ST。
串ST可以包括源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST，它们串联联接在源极线SL和第一位线BL1之间。单个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且多于图中示出的十六(16)个存储器单元(F1至F16)可以包括在串ST中。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL，包括在不同串ST中的漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，存储器单元F1至F16的栅极可以分别联接到多条字线WL1至WL16。在不同串ST中的存储器单元中联接到相同字线的一组存储器单元可以被称为“物理页面：PPG”。因此，存储块BLKi可以包括数量与字线WL1至WL16的数量相同的物理页面PPG。
当一个存储器单元存储一位数据，即单层单元(SLC)时，一个物理页面PPG可以存储对应于一个逻辑页面LPG的数据。对应于一个逻辑页面LPG的数据可以包括与一个物理页面PPG中包括的单元数量相同的多个数据位。例如，当两位或更多位的数据存储在一个存储器单元中时，一个物理页面PPG可以存储对应于两个或更多个逻辑页面LPG的数据。例如，在以MLC类型驱动的存储器装置中，对应于两个逻辑页面的数据可以存储在一个物理页面PPG中。在以TLC类型驱动的存储器装置中，对应于三个逻辑页面的数据可以存储在一个物理页面PPG中。
图5是示出具有三维(3D)结构的存储块的示例的示图。
参照图5，图3的存储器单元阵列2240可以包括多个存储块BLK1至BLKi。以示例方式描述的第一存储块BLK1可以包括多个串ST11至ST1m和ST21至ST2m。在实施例中，串ST11至ST1m和ST21至ST2m中的每一个串可以形成为“U”形。在第一存储块BLK1中，m个串可以沿行方向(例如，X方向)布置。在图5中，两个串被示出为沿列方向(例如，Y方向)布置，但这仅为示例以及为了清楚说明；在其他实施例中，可以沿列方向(例如，Y方向)布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个串可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可以具有类似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷俘获层和阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷俘获层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的串的源极选择晶体管可以联接到沿行方向延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可以联接到不同的源极选择线。在图5中，第一行中的串ST11至ST1m的源极选择晶体管可以联接到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可以联接到第二源极选择线SSL2。
在其他实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到一条源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可以在垂直方向(例如，Z方向)上顺序地布置，并且可以在源极选择晶体管SST和管道晶体管PT之间串联联接。第p+1至第n存储器单元MCp+1至MCn可以在垂直方向(例如，Z方向)上顺序地布置，并且可以在管道晶体管PT和漏极选择晶体管DST之间串联联接。第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn可以通过管道晶体管PT彼此联接。每个串中的第一至第n存储器单元MC1至MCn的栅极可以分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制对应串的电压或电流。每个串的管道晶体管PT的栅极可以联接到管线PL。
每个串的漏极选择晶体管DST可以联接在对应的位线和存储器单元MCp+1至MCn之间。沿行方向布置的串可以联接到沿行方向延伸的对应的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接到漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
沿列方向布置的串可以联接到沿列方向延伸的位线。在图5中，第一列中的串ST11和ST21可以联接到第一位线BL1。第m列中的串ST1m和ST2m可以联接到第m位线BLm。
沿行方向布置的串中，联接到相同字线的存储器单元可以构成一个页面。例如，在第一行中的串ST11至ST1m中联接到第一字线WL1的存储器单元可以构成一个页面。在第二行中的串ST21至ST2m中，联接到第一字线WL1的存储器单元可以构成另外一个页面。可以通过选择漏极选择线DSL1和DSL2中的任一个来选择沿一行的方向布置的串。可以通过选择字线WL1至WLn中的任一个从所选择的串中选择一个页面。
图6是示出具有三维(3D)结构的存储块的示例的示图。
参照图6，图3的存储器单元阵列2240可以包括多个存储块BLK1至BLKi。以示例方式描述的第一存储块BLK1可以包括多个串ST11'至ST1m'和ST21'至ST2m'。串ST11'至ST1m'和ST21'至ST2m'中的每一个串可以沿垂直方向(例如，Z方向)延伸。在存储块BLKi中，可以沿行方向(例如，X方向)布置m个串。在图6中，两个串被示出为沿列方向(例如，Y方向)布置，但这仅为示例以及为了清楚说明；在其他实施例中，可以沿列方向(例如，Y方向)布置三个或更多个串。
串ST11'至ST1m'和ST21'至ST2m'中的每一个串可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可以联接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同联接到一条源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可以分别联接至第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。当提供虚设存储器单元时，可以稳定地控制对应串的电压或电流。由此，可以提高存储在第一存储块BLK1中的数据的可靠性。
每个串的漏极选择晶体管DST可以联接在对应的位线和存储器单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可以联接到沿行方向延伸的漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
也就是说，除了从每个串中排除管道晶体管PT之外，图6的第一存储块BLK1可以与图5的第一存储块BLK1类似地配置。
图7是示出根据本发明的实施例的寻址方法的流程图。图7的寻址方法可以由图2的存储器系统2000执行。
参照图7，在步骤701，图2的寻址组件2150可以在多个寻址规则中获取由存储器装置2200支持的寻址规则。例如，寻址组件2150获取关于将由存储器装置使用的地址总线周期的数量、将用于表示地址的位数以及表示地址的位位置的信息。可以从中央处理单元(CPU)2160或存储器装置2200接收寻址规则。
在步骤703，寻址部件2150可以获取关于存储器装置2200的单元类型的信息。例如，寻址部件2150获取关于存储器装置2200的单元类型是否为SLC类型、MLC类型或TLC类型的信息。可以从CPU2160或存储器装置2200接收单元类型信息。
在步骤705，寻址组件2150可以获取关于列地址管理大小的信息。例如，寻址组件2150获取关于存储器控制器2100的列地址管理大小是多少的信息。可以从CPU 2160接收列地址管理大小信息。
在步骤707，寻址组件2150可以接收与将由存储器装置2200执行的操作相对应的物理地址。例如，物理地址包括关于列、页面、平面、块和逻辑单元号(LUN)中至少一个的信息。可以从CPU 2160接收物理地址。
在步骤709，寻址组件2150可以配置与将由存储器装置2200执行的操作相对应的寻址表。例如，寻址组件2150基于由存储器装置2200支持的寻址规则、存储器装置2200的单元类型信息、和/或存储器控制器2100的列地址管理大小信息，配置与将由存储器装置2200执行的操作相对应的寻址表。寻址组件2150可以使用配置的寻址表来寻址存储器装置2200。
图8是示出从存储器装置获取的寻址规则的示例的示图，并且图9是以表的形式表示图8中示出的寻址规则的示图。
参照图8，关于寻址规则的信息可以包括关于多个地址中的每一个地址的信息和/或关于地址总线周期的信息。地址信息可以包括关于分配以表示对应地址的位数的信息以及关于表示对应地址的位位置的信息中的至少一个。地址可以包括列地址和行地址。行地址可以包括页面地址、平面地址、块地址和/或逻辑单元号(LUN)地址。地址总线周期信息可以包括关于在寻址图2的存储器装置2200时要使用的总线周期的数量的信息。
参照图8和9，从存储器装置2200获取的寻址规则指示分配16位长度以表示列地址，并且将表示列地址的位分配到范围从A0至A15的位置，即A[15:0]。
并且，寻址规则指示分配12位长度以表示页面地址，并且将表示页面地址的位分配到范围从A16至A27的位置，即A[27:16]。
另外，寻址规则指示分配4位长度以表示平面地址，并且将表示平面地址的位分配到范围从A28至A31的位置，即A[31:28]。
再有，寻址规则指示分配14位长度以表示块地址，并且将表示块地址的位分配到范围从A32至A45的位置，即A[45:32]。
此外，寻址规则指示分配2位长度以表示LUN地址，并且将表示LUN地址的位分配到范围从A46至A47的位置，即A[47:46]。
此外，寻址规则指示存储器装置2200要使用的地址总线周期的数量为6。
图10是示出根据图8和图9示出的寻址规则配置的寻址表的示图。
在图10中，为方便起见，从图2的中央处理单元(CPU)2160接收的物理地址由十进制数表示。配置从CPU 2160接收的物理地址，以使页面地址为“100”，平面地址为“2”，块地址为“4”，并且LUN地址为“0”。
由十进制数“100”表示的页面地址可以由二进制数“1100100”表示。由于在参照图8和图9描述的实施例中分配了12位来表示页面地址，二进制数“1100100”可以被变换为二进制数“000001100100”。此外，在参照图8和图9描述的所示实施例中，表示页面地址的位被分配到范围从A16至A27的位置，因此页面地址“000001100100”可以被插入到对应的位置。
由十进制数“2”表示的平面地址可以由二进制数“10”表示。由于在参照图8和图9描述的实施例中分配了4位来表示平面地址，二进制数“10”可以被变换为二进制数“0010”。另外，在参照图8和图9描述的实施例中，表示平面地址的位被分配到范围从A28至A31的位置，因此平面地址“0010”可以被插入到对应的位置。
由十进制数“4”表示的块地址可以由二进制数“100”表示。由于在参照图8和图9描述的实施例中分配了14位来表示块地址，二进制数“100”可以被变换为二进制数“00000000000100”。再有，在参照图8和图9描述的实施例中，表示块地址的位被分配到范围从A32至A45的位置，因此块地址“00000000000100”可以被插入到对应的位置。
由十进制数“0”表示的LUN地址可以由二进制数“0”表示。由于在参照图8和图9描述的实施例中分配了2位来表示LUN地址，二进制数“0”可以被变换为二进制数“00”。再有，在参照图8和图9描述的实施例中，表示LUN地址的位被分配到范围从A46至A47的位置，因此LUN地址“00”可以被插入到对应的位置。
图11是示出从存储器装置，例如图2的存储器装置2200，获取寻址规则的示例的示图，并且图12是以表的形式示出图11中示出的寻址规则的示图。
参照图11和图12，从存储器装置2200获取的寻址规则指示分配14位长度以表示列地址，并且表示列地址的位被分配到范围从A0至A13的位置，即A[13:0]。
寻址规则指示分配10位长度以表示页面地址，并且将表示页面地址的位分配到范围从A14至A23的位置，即A[23:14]。
寻址规则指示分配2位长度以表示平面地址，并且将表示平面地址的位分配到范围从A24至A25的位置，即A[25:24]。
寻址规则指示分配10位长度以表示块地址，并且将表示块地址的位分配到范围从A26至A35的位置，即A[35:26]。
寻址规则指示分配2位长度以表示LUN地址，并且将表示LUN地址的位分配到范围从A36至A37的位置，即A[37:36]。
寻址规则指示存储器装置2200要使用的地址总线周期的数量为5。
此外，可以插入2位1202，其在图12中各以“L”表示，以便指示列地址和行地址(或页面地址)之间的边界。当执行寻址时，位1202可以被设置为“0”。
图13是示出根据图11和图12中示出的寻址规则配置的寻址表的示例的示图。
在图13中，为方便起见，从图2的中央处理单元(CPU)2160接收的物理地址由十进制数表示。配置从CPU 2160接收的物理地址，以使页面地址为“100”，平面地址为“2”，块地址为“4”，并且LUN地址为“0”。
由十进制数“100”表示的页面地址可以由二进制数“1100100”表示。由于在参照图11和图12描述的实施例中分配了10位来表示页面地址，二进制数“1100100”可以被变换为二进制数“0001100100”。此外，在参照图11和图12描述的实施例中，表示页面地址的位被分配到范围从A14至A23的位置，因此页面地址“0001100100”可以被插入到对应的位置。
由十进制数“2”表示的平面地址可以由二进制数“10”表示。由于在参照图11和图12描述的实施例中分配了2位来表示平面地址，二进制数“10”可以保持不变。另外，在参照图11和图12描述的实施例中，表示平面地址的位被分配到范围从A24至A25的位置，因此平面地址“10”可以被插入到对应的位置。
由十进制数“4”表示的块地址可以由二进制数“100”表示。由于在参照图11和图12描述的实施例中分配了10位来表示块地址，二进制数“100”可以被变换为二进制数“0000000100”。再有，在参照图11和图12描述的实施例中，表示块地址的位被分配到范围从A26至A35的位置，因此块地址“0000000100”可以被插入到对应的位置。
由十进制数“0”表示的LUN地址可以由二进制数“0”表示。由于在参照图11和图12描述的实施例中分配了2位来表示LUN地址，二进制数“0”可以被变换为二进制数“00”。再有，在参照图11和图12描述的实施例中，表示LUN地址的位被分配到范围从A36至A37的位置，因此LUN地址“00”可以被插入到对应的位置。
图14是示出根据图11和图12中示出的寻址规则配置的寻址表的示例的示图。
以与参照图13描述的方式相同的方式，图14示出了如下情况：从图2的中央处理单元(CPU)2160接收的物理地址由十进制数表示，并且配置从CPU 2160接收的物理地址以使页面地址为“100”，平面地址为“2”，块地址为“4”，并且LUN地址为“0”。
参照图14，将描述通过额外考虑列地址管理大小信息来配置寻址表的示例，但是不重复描述与图13的特征相同的特征。
在图14中，假设列地址管理大小是2千字节，并且包括在从CPU2160接收的物理地址中的列地址是十进制数“3”。
在这种情况下，寻址组件2150可以依照列地址管理大小来变换从CPU 2160接收的列地址。例如，基于列地址管理大小2千字节，即计算(2×1024×3)，将由十进制数“3”表示的列地址变换为十进制数“6144”。另外，十进制数“6144”可以被变换为二进制数“1100000000000”。
在参照图11和图12描述的实施例中，分配14位来表示列地址，因此可以将二进制数“1100000000000”变换为二进制数“01100000000000”。在参照图11和图12描述的实施例中，表示列地址的位被分配到范围从A0至A13的位置，因此列地址“01100000000000”可以被插入到对应的位置。
图15是示出根据图11和图12中示出的寻址规则配置的寻址表的示例的示图。
以与参照图14描述的方式相同的方式，图15示出了如下情况：从中央处理单元(CPU)2160接收的物理地址由十进制数表示，并且配置从CPU 2160接收的物理地址以使列地址为“3”，页面地址为“100”，平面地址为“2”，块地址为“4”，并且LUN地址为“0”。此外，示出了列地址管理大小是2千字节的情况。
参照图15，将描述通过额外考虑存储器装置2200的单元类型来配置寻址表的示例，但是不重复描述与图14的特征相同的特征。
在图15中，假设存储器装置2200是三层单元(TLC)类型存储器装置。
在这种情况下，寻址组件2150可以依照存储器装置2200的单元类型来变换包括在从CPU 2160接收的行地址中的页面地址。例如，配置TLC类型以使三个逻辑页面存在于一个物理页面中，因此由十进制数表示的页面地址“100”可以被变换为十进制数“34”。十进制数“34”可以被变换为二进制数“100010”。
在参照图11和图12描述的实施例中，分配10位来表示页面地址，因此可以将二进制数“100010”变换为二进制数“0000100010”。另外，在参照图11和图12描述的实施例中，表示页面地址的位被分配到范围从A14到A23的位置，因此页面地址“0000100010”可以被插入到对应的位置。
图16是示出包括根据本公开的实施例的存储器控制器，例如图1和图2的存储器控制器2100，的存储器系统30000的示图。
参照图16，存储器系统30000可以被实施为蜂窝电话、智能电话、平板个人计算机(PC)、PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置2200和能够控制存储器装置2200的操作的存储器控制器2100。
存储器控制器2100可以在处理器3100的控制下控制存储器装置2200的数据存取操作，例如编程操作、擦除操作或读取操作。
在存储器控制器2100的控制下，编程在存储器装置2200中的数据可以通过显示器3200输出。
无线电收发器3300可以通过天线ANT传送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号变换为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并将处理后的信号传送到存储器控制器2100或显示器3200。存储器控制器2100可以将由处理器3100处理的信号传送到存储器装置2200。此外，无线电收发器3300可以将从处理器3100输出的信号变换为无线电信号，并通过天线ANT将变换后的无线电信号传送到外部装置。输入装置3400可以用以输入用于控制处理器3100的操作的控制信号或者将由处理器3100处理的数据。输入装置3400可以被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得从存储器控制器2100输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可以被实施为处理器3100的部分或者独立于处理器3100设置的芯片。
图17是示出包括根据本公开的实施例的存储器控制器，例如图1和图2的存储器控制器2100，的存储器系统40000的示图。
参照图17，存储器系统40000可以被实现为个人计算机、平板PC、PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置2200和能够控制存储器装置2200的数据处理操作的存储器控制器2100。
处理器4100可以根据从输入装置4200输入的数据，通过显示器4300输出存储在存储器装置2200中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标的定点装置、小键盘或键盘。
处理器4100可以控制存储器系统40000的全部操作并且控制存储器控制器2100的操作。在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可以被实施为处理器4100的部分或者独立于处理器4100设置的芯片。
图18是示出包括根据本公开的实施例的存储器控制器，例如图1和图2的存储器控制器2100，的存储器系统50000的示图。
参照图18，存储器系统50000可以被实现为图像处理装置，例如，数码相机、设置有数码相机的便携式电话、设置有数码相机的智能手机、或设置有数码相机的平板个人计算机(PC)。
存储器系统50000可以包括存储器装置2200和能够控制存储器装置2200的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器2100。
存储器系统50000的图像传感器5200可以将光学图像变换为数字信号。变换后的数字信号可以被传送到处理器5100或存储器控制器2100。在处理器5100的控制下，变换后的数字信号可以通过显示器5300输出，或通过存储器控制器2100存储在存储器装置2200中。在处理器5100或存储器控制器2100的控制下，存储在存储器装置2200中的数据可以通过显示器5300输出。
在实施例中，能够控制存储器装置2200的操作的存储器控制器2100可以被实施为处理器5100的部分，或者独立于处理器5100设置的芯片。
图19是示出包括根据本公开的实施例的存储器控制器，例如图1和图2的存储器控制器2100，的存储器系统70000的示图。
参照图19，存储器系统70000可以被实现为存储卡或智能卡。存储器系统70000可以包括存储器控制器2100、存储器装置2200和卡接口7100。
存储器控制器2100可以控制存储器装置2200和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是其不限于此。
卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器2100之间的数据交换。在实施例中，卡接口7100可以支持通用串行总线(USB)协议，以及芯片间(IC)-USB协议。此处，卡接口7100可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到诸如个人计算机(PC)、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器(μP)6100的控制下通过卡接口7100和存储器控制器2100执行与存储器装置2200的数据通信。
根据本公开的实施例，使用用于执行寻址的硬件，从而可以提高存储器系统的地址转换速度。
虽然已经描述和示出了本公开的各种实施例，但是考虑到本公开，本领域技术人员将理解，各种修改、添加和替换是可行的。因此，本公开的范围由所附权利要求及其等同物来限定，而不是由前面的描述来限定。

Claims (20)

1.一种存储器控制器，包括：
中央处理单元，即CPU，将对应于待由存储器装置执行的操作的逻辑地址转换为物理地址；以及
寻址组件，获取关于多个寻址规则中由所述存储器装置支持的寻址规则的信息，并使用所获取的寻址规则信息和所述物理地址来配置对应于所述操作的寻址表。
2.根据权利要求1所述的存储器控制器，其中所述寻址组件额外地获取关于所述存储器装置的单元类型的信息，并通过考虑所获取的单元类型信息来配置所述寻址表。
3.根据权利要求2所述的存储器控制器，其中所述寻址组件基于所述单元类型信息来变换包括在所述物理地址中的页面地址。
4.根据权利要求1所述的存储器控制器，其中所述寻址组件通过额外考虑关于所述存储器控制器的列地址管理大小的信息来配置所述寻址表。
5.根据权利要求4所述的存储器控制器，其中所述寻址组件基于列地址管理大小信息来变换包括在所述物理地址中的列地址。
6.根据权利要求1所述的存储器控制器，其中所述寻址规则信息包括关于由所述存储器装置支持的地址总线周期的信息。
7.根据权利要求1所述的存储器控制器，其中所述寻址规则信息包括关于被分配以表示列地址和行地址中的至少一个的位数的信息。
8.根据权利要求7所述的存储器控制器，其中所述行地址包括页面地址、平面地址、块地址和逻辑单元号LUN地址即LUN地址中的至少一个。
9.根据权利要求8所述的存储器控制器，其中所述寻址规则信息包括关于分配到列地址、页面地址、平面地址、块地址和LUN地址中的至少一个的位位置的信息。
10.一种存储器系统，包括：
存储器装置；以及
存储器控制器，获取关于多个寻址规则中由存储器装置支持的寻址规则的信息，并使用所获取的寻址规则信息来配置对应于待由所述存储器装置执行的操作的寻址表。
11.根据权利要求10所述的存储器系统，其中所述存储控制器额外地获取关于所述存储器装置的单元类型的信息，并通过考虑所获取的单元类型信息来配置所述寻址表。
12.根据权利要求11所述的存储器系统，其中所述存储器控制器基于所述单元类型信息来变换包括在物理地址中的页面地址。
13.根据权利要求10所述的存储器系统，其中所述存储控制器通过额外考虑关于所述存储器控制器的列地址管理大小的信息来配置所述寻址表。
14.根据权利要求13所述的存储器系统，其中所述存储器控制器基于列地址管理大小信息来变换包括在物理地址中的列地址。
15.根据权利要求10所述的存储器系统，其中所述寻址规则信息包括关于由所述存储器装置支持的地址总线周期的信息。
16.根据权利要求10所述的存储器系统，其中所述寻址规则信息包括关于被分配以表示列地址和行地址中的至少一个的位数的信息。
17.根据权利要求16所述的存储器系统，其中所述行地址包括页面地址、平面地址、块地址和逻辑单元号地址即LUN地址中的至少一个。
18.根据权利要求17所述的存储器系统，其中，所述寻址规则信息包括关于分配到列地址、页面地址、平面地址、块地址和LUN地址中的至少一个的位位置的信息。
19.一种操作存储器系统的方法，包括：
使用所述存储器系统的处理器，将对应于待由存储器装置执行的操作的逻辑地址转换为物理地址；
使用所述存储器系统的寻址组件，获取关于多个寻址规则中由所述存储器装置支持的寻址规则的信息；并且
使用所述寻址组件，配置与使用所述物理地址和所获取的寻址规则信息的操作相对应的寻址表。
20.一种存储器系统，包括：
存储器装置；以及
存储器控制器：
接收所述存储器装置的逻辑地址；
将所述逻辑地址转换为包括所述存储器装置中的空间的列地址和行地址的物理地址；
基于寻址规则配置寻址表；并且
基于所述寻址表访问所述存储器装置，
其中所述寻址表包括关于所述列地址和所述行地址的位的信息，以在多个地址总线周期中的每一个地址总线周期中访问所述存储器装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160290A (ja) * 1999-12-02 2001-06-12 Toshiba Corp メモリ制御装置およびメモリアクセス方法
US20060195650A1 (en) * 2005-02-25 2006-08-31 Su Zhiqiang J Method to detect NAND-flash parameters by hardware automatically
CN101099136A (zh) * 2005-01-07 2008-01-02 海珀斯通股份公司 在快闪存储器中将逻辑块地址转换成实际块地址的方法
US20140019673A1 (en) * 2010-02-25 2014-01-16 Apple Inc. Dynamically allocating number of bits per cell for memory locations of a non-volatile memory
US20150089183A1 (en) * 2013-09-26 2015-03-26 Kuljit S. Bains Mapping a physical address differently to different memory devices in a group

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100648243B1 (ko) 2004-03-19 2006-11-24 삼성전자주식회사 낸드 플래시 메모리를 사용하는 메모리 카드
TWI341491B (en) * 2007-03-07 2011-05-01 Via Tech Inc Memory access system and memory access method thereof
KR102469958B1 (ko) * 2017-10-27 2022-11-25 삼성전자주식회사 블록 주소 없이 액세스되는 불휘발성 메모리 장치 및 그 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160290A (ja) * 1999-12-02 2001-06-12 Toshiba Corp メモリ制御装置およびメモリアクセス方法
CN101099136A (zh) * 2005-01-07 2008-01-02 海珀斯通股份公司 在快闪存储器中将逻辑块地址转换成实际块地址的方法
US20060195650A1 (en) * 2005-02-25 2006-08-31 Su Zhiqiang J Method to detect NAND-flash parameters by hardware automatically
US7657696B2 (en) * 2005-02-25 2010-02-02 Lsi Corporation Method to detect NAND-flash parameters by hardware automatically
US20140019673A1 (en) * 2010-02-25 2014-01-16 Apple Inc. Dynamically allocating number of bits per cell for memory locations of a non-volatile memory
US9189386B2 (en) * 2010-02-25 2015-11-17 Apple Inc. Dynamically allocating number of bits per cell for memory locations of a non-volatile memory
US20150089183A1 (en) * 2013-09-26 2015-03-26 Kuljit S. Bains Mapping a physical address differently to different memory devices in a group

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