CN110069426A - 存储器控制器及具有存储器控制器的存储器系统 - Google Patents

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Abstract

本发明提供一种存储器控制器和具有该存储器控制器的存储器系统。存储器控制器包括：命令队列，其用于对命令排队并且输出命令信息，该命令信息包括先前命令和后续命令的信息；命令检测器，其用于根据命令信息输出检测信号；以及命令发生器，其用于生成命令并且响应于检测信号输出用于管理紧跟在先前命令之后的最后命令的管理命令。

Description

存储器控制器及具有存储器控制器的存储器系统
相关申请的交叉引用
本申请要求于2018年1月24日提交的申请号为10-2018-0008934的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各个实施例涉及一种存储器控制器以及包括存储器控制器的存储器系统。特别地，实施例涉及一种能够执行高速缓冲读取操作的存储器控制器和包括存储器控制器的存储器系统。
背景技术
存储器系统可以包括存储器装置和存储器控制器。
存储器装置可以存储数据并且输出存储的数据。存储器装置可以被配置为当电源被中断时存储的数据丢失的易失性存储器装置或者被配置为即使在电源被中断时也保留存储的数据的非易失性存储器装置。
存储器控制器可以控制主机和存储器装置之间的数据通信。
主机可以通过使用诸如以下的接口协议通过存储器控制器与存储器装置通信：高速外围组件互连(PCI-E)、高级技术附件(SATA)、串联ATA(SATA)、并联ATA(PATA)或串列SCSI(SAS)。可以使用的主机和存储器系统之间的其它接口协议包括通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
发明内容
实施例提供一种能够根据下一个命令管理在高速缓冲读取操作期间高速缓冲的最后数据的存储器控制器，以及具有存储器控制器的存储器系统。
根据本公开的一方面，提供一种存储器控制器，其包括：命令队列，对命令排队并且输出包括先前命令和后续命令的信息的命令信息；命令检测器，根据命令信息输出检测信号；以及命令发生器，生成命令并且响应于检测信号输出用于管理紧跟在先前命令之后的最后命令的管理命令。
根据本公开的一方面，提供一种存储器系统，其包括：存储器装置，其包括用于存储数据的存储器单元，存储器装置包括用于临时存储从存储器单元读取的数据的多个页面缓冲器；以及存储器控制器，其通过通道联接到存储器装置，存储器控制器控制存储器装置，使得根据在存储器装置中执行的先前操作和在存储器装置中待执行的后续操作来控制多个页面缓冲器。
根据本公开的一方面，提供一种存储器系统，其包括：存储器装置，存储数据；以及存储器控制器，控制存储器装置响应于高速缓冲读取命令同时地执行数据感测操作和输出操作，其中存储器控制器包括：命令队列，对高速缓冲读取命令排队并且输出包括高速缓冲读取命令的后续命令的信息的命令信息；命令检测器，根据命令信息输出检测信号；以及命令发生器，生成命令并且响应于检测信号输出用于管理先前命令的最后数据的管理命令。
根据本公开的一方面，提供一种存储器系统，其包括：存储器装置，其包括存储器单元阵列和锁存器；命令队列，对待被服务的多个命令排队，排队的命令包括高速缓冲读取命令；以及控制器，其：通过将从存储器单元阵列感测的数据顺序地锁存在锁存器中，控制存储器装置响应于排队的命令来执行操作；并且根据在排队的命令中的高速缓冲读取命令与紧接在高速缓冲读取命令之后的命令之间的相似性，在响应于高速缓冲读取命令完成操作之后，选择性地重置锁存器中的至少一些。
附图说明
现在将参照附图更全面地描述各个实施例；然而，本公开的元件和特征可以与本文所示或所述不同地配置或布置。因此，本发明不限于本文阐述的实施例。相反，提供这些实施例使得本公开是彻底且完全的，并且向本领域技术人员完全传达实施例的范围。
在附图中，为了说明的清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件，或也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的实施例的存储器系统的示图。
图2是详细示出图1的存储器控制器的示图。
图3是详细示出图1的存储器装置的示图。
图4是详细示出根据本公开的实施例的中央处理单元和存储器接口的示图。
图5是示出命令队列的示图。
图6是详细示出图4的命令发生器和命令检测器的操作的示图。
图7至图9是示出根据本公开的实施例的命令队列的示图。
图10至图16是示出根据本公开的实施例的高速缓冲读取操作的示图。
图17是示出根据本公开的实施例的响应于第一管理命令来管理最后数据的方法的示图。
图18是示出根据本公开的实施例的响应于第二管理命令来管理最后数据的方法的示图。
图19是示出根据本公开的实施例的响应于第三管理命令来管理最后数据的方法的示图。
图20是示出包括图2中所示的存储器控制器的存储器系统的另一实施例的示图。
图21是示出包括图2中所示的存储器控制器的存储器系统的另一实施例的示图。
图22是示出包括图2中所示的存储器控制器的存储器系统的另一实施例的示图。
图23是示出包括图2中所示的存储器控制器的存储器系统的另一实施例的示图。
具体实施方式
在以下详细描述中，仅通过示例的方式示出并描述本公开的实施例。如本领域技术人员将认识到的，描述的实施例可以以各种不同的方式修改，其所有均不脱离本公开的精神或范围。因此，附图和描述在本质上被认为是说明性的而不是限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，其可以直接地连接或联接到另一元件，或者可以在其间插入一个或多个中间元件的情况下间接地连接或联接到另一元件。另外，当元件被称为“包括”部件时，这表示元件可以进一步包括一个或多个其它部件，而不是排除这样的其它部件，除非上下文另有指示。并且，在整个说明书中，对“实施例”等的参考不一定意味着仅仅一个实施例，并且对“实施例”等的不同参考不一定针对相同的实施例。
本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。
如本文使用的，单数形式可以包括复数形式并且反之亦然，除非上下文另有清楚地说明。
图1是示出根据本公开的实施例的存储器系统的示图。
参照图1，存储器系统1000可以包括用于存储数据的存储器装置1100以及用于在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可以通过使用诸如以下的接口协议与存储器系统1000通信：高速外围组件互连(PCI-E)、高级技术附件(ATA)、串联ATA(SATA)、并联ATA(PATA)或串列SCSI(SAS)。主机2000和存储器系统1000之间的接口协议不限于上述示例；相反，可以使用诸如以下的各种其它接口协议中的任何一种：通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
存储器控制器1200可以控制存储器系统1000的整体操作，并且控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以修改接收的信息，使得命令、地址和数据可以在主机2000和存储器装置1100之间传送，并且存储并输出修改的信息。例如，存储器控制器1200可以控制存储器装置1100执行编程操作、读取操作或擦除操作。
根据实施例的存储器控制器1200可以通过生成高速缓冲读取命令来控制存储器装置1100执行高速缓冲读取操作。存储器装置1100可以响应于高速缓冲读取命令将读取数据高速缓冲在锁存器中，并且当读取下一数据时同时地输出先前高速缓冲的读取数据。在高速缓冲读取操作中，存储器控制器1200可以根据高速缓冲读取操作之后的操作来管理在高速缓冲读取操作中最后高速缓冲的读取数据。
存储器装置1100可以被配置为存储数据。例如，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)以及闪速存储器。
图2是详细示出图1的存储器控制器的示图。
参照图2，存储器控制器1200可以包括缓冲存储器1210、中央处理单元(CPU)1220、内部存储器1230、主机接口1240、错误校正电路(ECC)1250和存储器接口1260以控制主机2000和存储器装置1100之间的通信。缓冲存储器1210、CPU 1220、内部存储器1230、主机接口1240、ECC 1250和存储器接口1260可以通过总线1270彼此通信，并且存储器接口1260可以通过通道1280与存储器装置1100通信。
缓冲存储器1210可以临时存储在存储器控制器1200和存储器装置1100之间传送的数据。例如，在编程操作中，在数据被传输到存储器装置1100之前，待被编程的数据可以被临时存储在缓冲存储器1210中。当编程操作在存储器装置1100中失败时，可以重新使用存储的数据。并且，在读取操作期间，从存储器装置1100读取的数据可以被临时存储在缓冲存储器1210中。例如，固定量的读取数据可以在读取操作中被临时存储在缓冲存储器1210中，并且读取数据可以通过主机接口1240输出到主机2000。
CPU 1220可以执行用于控制存储器装置1100的各种计算或执行固件。并且，CPU1220可以响应于从主机2000接收的正常请求生成正常命令，或者响应于从主机2000接收的暂停(suspend)请求生成暂停命令。根据该实施例的CPU 1220可以生成命令并将命令通过总线1270传输到存储器接口1260。并且，CPU 1220可以根据后续命令的信息选择性地输出各种管理命令。此处，管理命令可以是用于管理当前执行的命令的最后数据的命令。
内部存储器1230可以被用作能够存储执行存储器控制器1200的操作所需的各种系统信息的存储装置。例如，内部存储器1230可以利用SRAM来实施。内部存储器1230可以包括存储执行存储器系统1000的操作所需的各种系统信息的表。
主机接口1240可以被配置为在CPU 1220的控制下与联接到存储器系统1000的外部主机2000通信。例如，主机接口1240可以从主机2000接收写入命令、数据和对应于写入命令的逻辑地址。并且，主机接口1240可以从主机2000接收读取命令和对应于读取命令的逻辑地址。
ECC 1250可以检测或校正包括在从存储器装置1100读取的数据中的错误。例如，ECC 1250可以通过存储器接口1260基于待被写入存储器装置1100中的数据来执行错误校正码(ECC)编码操作。对其执行ECC编码的数据可以通过存储器接口1260被传递到存储器装置1100。并且，ECC 1250可以通过存储器接口1260对从存储器装置1100接收的数据执行ECC解码。ECC 1250可以基于博斯、查德胡里和霍昆格姆(Bose,Chaudhri,and Hocquenghem，BCH)码或低密度奇偶校验(LDPC)码来执行ECC操作。
存储器接口1260可以被配置为在CPU 1220的控制下与存储器装置1100通信。根据实施例的存储器接口1260可以管理从CPU 1220接收的命令的队列，并且将命令传输到存储器装置1100。并且，除了命令之外，存储器接口1260还可以将地址和数据传输到存储器装置1100，或者接收从存储器装置1100读取的数据。
图3是详细示出图1的存储器装置的示图。
参照图3，存储器装置1110可以包括存储数据的存储器单元阵列100。存储器装置1110可以包括外围电路200，其被配置为执行用于在存储器单元阵列100中存储数据的编程操作、用于输出存储的数据的读取操作以及用于擦除存储的数据的擦除操作。存储器装置1110可以包括控制逻辑300，其在(图1的)存储器控制器1200的控制下控制外围电路200。
存储器单元阵列100可以包括多个存储块。存储器装置1100的操作所需的用户数据和各种信息可以被存储在存储块中。存储块可以被实施为二维结构或三维结构。近来，存储块已经主要被实施为三维结构。例如，具有二维结构的存储块可以包括平行布置到衬底的存储器单元，并且具有三维结构的存储块可以包括垂直堆叠到衬底的存储器单元。
外围电路200可以被配置为在控制逻辑300的控制下执行编程操作、读取操作或擦除操作。例如，外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和电流感测电路260。
电压生成电路210可以响应于操作信号OP_CMD而生成用于编程操作、读取操作及擦除操作的各种操作电压Vop。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、补偿编程电压、读取电压、擦除电压、导通电压等。
行解码器220可以响应于行地址RADD将操作电压Vop传递到联接到在存储器单元阵列100的存储块中选择的存储块的局部线LL。局部线LL可以包括局部字线、局部漏极选择线和局部源极选择线。另外，局部线LL可以包括各种线，诸如联接到存储块的源极线。
页面缓冲器组230可以联接到位线BL1至BLI，该位线BL1至BLI联接到存储器单元阵列100的存储块。页面缓冲器组230可以包括联接到位线BL1至BLI的多个页面缓冲器PB1至PBI。页面缓冲器PB1至PBI可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，页面缓冲器PB1至PBI可以临时存储通过位线BL1至BLI接收的数据，或者在读取操作或验证操作中感测位线BL1至BLI的电压或电流。页面缓冲器PB1至PBI中的每一个可以包括能够临时存储数据的多个锁存器。例如，页面缓冲器PB1至PBI中的每一个可以包括至少三个锁存器，以在高速缓冲读取操作中高速缓冲读取数据。
列解码器240可以响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页面缓冲器PB1至PBI交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从(图2的)存储器控制器1200接收的命令CMD和地址ADD传递到控制逻辑300，或者与列解码器240通信数据DATA。例如，如果从存储器控制器1200接收到调试命令、地址和调试信息，则输入/输出电路250可以将调试命令和地址传输到控制逻辑300，并且将调试信息传输到列解码器240。
在读取操作或验证操作中，电流感测电路260可以响应于权限位VRY_BIT<#>而生成参考电流，并且通过将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD，通过输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和权限位VRY_BIT<#>来控制外围电路200。并且，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定验证操作是否已经通过或失败。
特别地，控制逻辑300可以响应于从(图2的)存储器控制器1200接收的命令来控制外围电路200。例如，控制逻辑300可以响应于高速缓冲读取命令来控制页面缓冲器PB1至PBI通过高速缓冲读取操作高速缓冲读取数据。并且，在高速缓冲读取操作完成之后，控制逻辑300可以根据来自主机的后续命令响应于从存储器控制器1200传输的管理命令来控制页面缓冲器PB1至PBI的锁存器。例如，响应于管理命令，控制逻辑300可以将在页面缓冲器PB1至PBI的锁存器中高速缓冲的数据传输到其它锁存器或者重置锁存器。
图4是详细示出根据本公开的实施例的CPU和存储器接口的示图。
参照图4，CPU 1220和存储器接口1260可以通过总线1270彼此通信。
CPU 1220可以包括闪存转换层(FTL)1221、命令(CMD)发生器1222和CMD检测器1223。
FTL 1221可以被配置为允许主机(图2的2000)访问(图2的)存储器装置1100。
CMD发生器1222可以生成针对来自主机2000的请求或者(图2的)存储器控制器1200的内部操作的命令。例如，CMD发生器1222可以生成高速缓冲读取命令、管理命令、编程命令、擦除命令等。高速缓冲读取命令是针对高速缓冲读取操作的命令，管理命令是用于根据在高速缓冲读取操作之后执行的操作来管理高速缓冲读取操作的最后数据的命令。编程命令是用于执行编程操作的命令，并且擦除命令是用于执行擦除操作的命令。
CMD检测器1223可以根据从存储器接口1260接收的命令信息生成检测信号，并且将检测信号传输到CMD发生器1222。CMD发生器1222可以响应于检测信号输出在管理命令中选择的命令。
存储器接口1260可以包括CMD队列1261和输入/输出(I/O)接口1262。
CMD队列1261可以对从CMD发生器1222输出的命令进行排队并存储从CMD发生器1222输出的命令，并且顺序地输出排队的命令。此外，CMD队列1261响应于排队的命令生成命令信息CMD_IF。
I/O接口1262可以通过通道1280联接到存储器装置1100，并且在存储器控制器1200和存储器装置1100之间传输命令、地址和数据。
图5是示出CMD队列的示图。
参照图5，CMD队列1261可以临时存储从CMD发生器1222输出的命令CMD_01至CMD_k(k是正整数)，并且根据命令CMD_01至CMD_k的存储顺序输出命令CMD_01至CMD_k。
图6是详细示出图4的CMD发生器和CMD检测器的操作的示图。
参照图6，CMD发生器1222可以生成并输出各种命令。例如，CMD发生器1222可以响应于从(图2的)主机2000接收的请求REQ输出各种命令CMD_#。例如，CMD发生器1222可以生成并输出各种高速缓冲读取命令CMD_CR1至CMD_CRk(k是正整数)以及第一至第三管理命令CMD_ST、CMD_CT和CMD_FC。
CMD检测器1223可以根据通过总线1270接收的命令信息CMD_IF将当前执行的命令与排队并接下来待执行的命令进行比较，并且基于比较的结果选择性地输出第一检测信号DS1至第三检测信号DS3。命令信息CMD_IF可以是诸如包括在命令中的地址等的信息。例如，如果根据命令信息CMD_IF确定与当前执行的命令不同的命令被排队，则CMD检测器1223可以输出第一检测信号DS1。如果根据命令信息CMD_IF确定相继于当前执行的命令的命令被排队，则CMD检测器1223可以输出第二检测信号DS2。如果根据命令信息CMD_IF确定命令与当前执行的命令相同或相似，但是其地址不相继于当前执行的命令的地址，则CMD检测器1223可以输出第三检测信号DS3。
CMD发生器1222可以响应于第一检测信号DS1输出第一管理命令CMD_ST，响应于第二检测信号DS2输出第二管理命令CMD_CT，并且响应于第三检测信号DS3输出第三管理命令CMD_FC。稍后将参照图7至图9描述第一至第三管理命令CMD_ST、CMD_CT和CMD_FC。
图7至图9是示出根据本公开的实施例的CMD队列的示图。图7是示出输出第一管理命令(图6的CMD_ST)的情况的示图，图8是示出输出第二管理命令(图6的CMD_CT)的情况的示图，并且图9是示出输出第三管理命令(图6的CMD_FC)的情况的图。将与图7至图9一起描述图6。
参照图7和图6，当根据CMD队列1261输出第一高速缓冲读取命令CMD_CR1至第三高速缓冲读取命令CMD_CR3时，可以在存储器装置1100中执行高速缓冲读取操作。当第三高速缓冲读取命令CMD_CR3是高速缓冲读取命令中的最后命令L_CMD并且后续命令P_CMD是编程命令CMD_PGM1时，后续命令P_CMD是与最后命令L_CMD不同的命令(即，针对另一操作的命令)。因此，可以紧跟着作为最后命令L_CMD的第三高速缓冲读取命令CMD_CR3输出第一管理命令CMD_ST。
即，可以根据CMD队列1261的最后命令L_CMD和后续命令P_CMD将命令信息CMD_IF传输到CMD检测器1223。CMD检测器1223可以根据命令信息CMD_IF输出第一检测信号DS1，并且CMD发生器1222可以响应于第一检测信号DS1输出第一管理命令CMD_ST。可以紧跟着CMD队列1261的最后命令L_CMD排队从CMD发生器1222输出的第一管理命令CMD_ST。
可以根据第一管理命令CMD_ST控制快速执行作为后续命令P_CMD的编程命令CMD_PGM1。将参照图17详细描述根据第一管理命令CMD_ST控制存储器装置1100的方法。
参照图8和图6，当根据CMD队列1261输出第一高速缓冲读取命令CMD_CR1至第三高速缓冲读取命令CMD_CR3时，可以在存储器装置1100中执行高速缓冲读取操作。当在最后命令L_CMD之后执行的后续命令P_CMD是相继于最后命令L_CMD的命令SEQ时，可以紧跟着作为最后命令L_CMD的第三高速缓冲读取命令CMD_CR3输出第二管理命令CMD_CT。例如，具有顺序地址的第四高速缓冲读取命令CMD_CR4被排队作为后续命令P_CMD，可以紧跟着第三高速缓冲读取命令CMD_CR3排队第二管理命令CMD_CT。
可以根据第二管理命令CMD_CT控制存储器装置1100快速执行后续命令P_CMD。将参照图18详细描述根据第二管理命令CMD_CT控制存储器装置1100的方法。
参照图9和图6，当根据CMD队列1261输出第一高速缓冲读取命令CMD_CR1至第三高速缓冲读取命令CMD_CR3时，可以在存储器装置1100中执行高速缓冲读取操作。当在最后命令L_CMD之后执行的后续命令P_CMD是命令DIFF时，，可以紧跟着作为最后命令L_CMD的第三高速缓冲读取命令CMD_CR3输出第三管理命令CMD_FC，其中命令DIFF的地址不相继于最后命令L_CMD的地址。例如，当其地址与逻辑单元LUN的地址不同的第四高速缓冲读取命令CMD_CR4被排队作为后续命令P_CMD时可以紧跟着第三高速缓冲读取命令CMD_CR3排队第三管理命令CMD_FC。
可以根据第三管理命令CMD_FC控制存储器装置1100快速执行后续命令P_CMD。将参照图19详细描述根据第三管理命令CMD_FC控制存储器装置1100的方法。
图10至图16是示出根据本公开的实施例的高速缓冲读取操作的示图。
参照图10，在高速缓冲读取操作中，可以基于联接到选择的存储器单元的位线的电流或电压来读取选择的存储器单元的数据，并且当输出选择的存储器单元的读取数据时，可以同时读取其它未选择的存储器单元的数据。为此，页面缓冲器中的每一个可以包括多个锁存器。将描述联接到第一位线BL1的第一页面缓冲器PB1作为示例。
第一页面缓冲器PB1可以包括第一锁存器LAT1至第三锁存器LAT3。第一锁存器LAT1可以联接到第一位线BL1，第三锁存器LAT3可以联接到数据线DL，并且第二锁存器LAT2可以联接在第一锁存器LAT1和第三锁存器LAT3之间。
在高速缓冲读取操作中，可以通过第一位线BL1读取第一存储器单元的第一数据DATA1，以将该第一数据DATA1临时存储在第一锁存器LAT1中。例如，从第一存储器单元感测的第一数据DATA1可以被存储在第一锁存器LAT1中。
参照图11，临时存储在第一锁存器LAT1中的第一数据DATA1可以被传输到第二锁存器LAT2。
参照图12，存储在第二锁存器LAT2中的第一数据DATA1可以被传输到第三锁存器LAT3以被输出。
参照图13，存储在第三锁存器LAT3中的第一数据DATA1可以通过数据线DL被输出。可以通过第一位线BL1读取第二存储器单元的第二数据DATA2，以将该第二数据DATA2临时存储在第一锁存器LAT1中。例如，可以在第一数据DATA1正从图11和图12中的第一锁存器LAT1传输到第三锁存器LAT3的同时执行第二存储器单元的读取操作。在将从第二存储器单元感测的第二数据DATA2存储在第一锁存器LAT1中的同时，输出存储在第三锁存器LAT3中的第一数据DATA1，因此可以减少执行读取操作所需的时间。
参照图14，临时存储在第一锁存器LAT1中的第二数据DATA2可以被传输到第二锁存器LAT2以执行下一个操作。
参照图15，存储在第二锁存器LAT2中的第二数据DATA2可以被传输到第三锁存器LAT3以被输出。
参照图16，存储在第三锁存器LAT3中的第二数据DATA2可以通过数据线DL被输出。如果第二数据DATA2是输出的最后数据，则在第一锁存器LAT1中不会感测到下一数据。
如上所述，当在高速缓冲读取操作期间输出最后数据时，存储器装置1100可以响应于从存储器控制器1200接收的第一至第三管理命令CMD_ST、CMD_CT和CMD_FC以不同方式重置页面缓冲器中的每一个中的锁存器。将参照图17至图19描述用于响应于每个管理命令重置锁存器的方法。
图17是示出根据本公开的实施例的响应于第一管理命令CMD_ST来管理最后数据的方法的示图。
参照图17，由于当后续命令P_CMD用于与最后命令L_CMD的操作不同的操作时输出第一管理命令CMD_ST，因此存储器装置1100可以响应于第一管理命令CMD_ST重置第一页面缓冲器PB1中的第一锁存器LAT1至第三锁存器LAT3中的全部，并且可以响应于后续命令P_CMD执行下一个操作。
例如，在高速缓冲读取操作中，当第二数据DATA2是最后数据时，将存储在第二锁存器LAT2中的第二数据DATA2传输到第三锁存器LAT3(S01)，并且当通过数据线DL输出存储在第三锁存器LAT3中的第二数据DATA2(S02)时，在第一锁存器LAT1中不会检测到任何下一数据。
随后，为了响应于后续命令P_CMD执行下一个操作，可以响应于第一管理命令CMD_ST重置第一锁存器LAT1至第三锁存器LAT3(S03)。可选地，可以响应于第一管理命令CMD_ST而将第一锁存器LAT1至第三锁存器LAT3全部初始化。
当后续命令P_CMD是编程命令时，编程数据将通过数据线DL输入到第三锁存器LAT3，并且将经由第二锁存器LAT2传输到第一锁存器LAT1。因此，如果第一锁存器LAT1至第三锁存器LAT3全部被重置，则可以快速执行后续操作。即，如果在输出高速缓冲读取操作中最后高速缓冲的数据的同时将页面缓冲器的锁存器全部重置，则可以减少在后续编程操作中重置页面缓冲器的锁存器所需的时间。因此，可以减少存储器系统1000的操作时间。
可以根据从(图3的)控制逻辑300输出的缓冲器控制信号PBSIGNALS来控制第一页面缓冲器PB1的第一锁存器LAT1至第三锁存器LAT3。
图18是示出根据本公开的实施例的响应于第二管理命令CMD_CT来管理最后数据的方法的示图。
参照图18，由于当后续命令P_CMD是相继于最后命令L_CMD的命令时输出第二管理命令CMD_CT，因此存储器装置1100可以响应于第二管理命令CMD_CT不对第一锁存器LAT1至第三锁存器LAT3执行任何动作，并且可以响应于后续命令P_CMD顺序地执行下一个操作。
例如，在高速缓冲读取操作中，当第二数据DATA2是最后数据时，将存储在第二锁存器LAT2中的第二数据DATA2传输到第三锁存器LAT3(S04)。当通过数据线DL输出存储在第三锁存器LAT3中的第二数据DATA2时(S05)，存储器装置1100可以响应于第二管理命令CMD_CT不对第一锁存器LAT1至第三锁存器LAT3执行任何动作。然后，可以通过响应于后续命令P_CMD执行的高速缓冲读取操作将第三数据DATA3存储在第一锁存器LAT1中，该后续命令P_CMD也是高速缓冲读取命令(S06)。即，当输出第二数据DATA2(S05)时，可以将从第三存储器单元感测的第三数据DATA3临时存储在第一锁存器LAT1中。
即，虽然先前的高速缓冲读取操作已经结束，但是当后续操作是顺序的高速缓冲读取操作时，执行后续操作，而不重置页面缓冲器的锁存器。因此，可以减少存储器系统1000的操作时间。
图19是示出根据本公开的实施例的响应于第三管理命令CMD_FC来管理最后数据的方法的示图。
参照图19，由于当后续命令P_CMD与最后命令L_CMD相似但是其地址不相继于最后命令L_CMD的地址时输出第三管理命令CMD_FC，因此存储器装置1100可以响应于第三管理命令CMD_FC重置第一锁存器LAT1，并且可以响应于后续命令P_CMD执行下一个操作。
例如，在高速缓冲读取操作中，当第二数据DATA2是最后数据时，将存储在第二锁存器LAT2中的第二数据DATA2传输到第三锁存器LAT3(S06)。当通过数据线DL输出存储在第三锁存器LAT3中的第二数据DATA2(S07)时，可以响应于第三管理命令CMD_FC重置第一锁存器LAT1(S07)。
即，虽然执行与先前的高速缓冲读取操作相同的高速缓冲读取操作，但是如果逻辑单元LUN的地址与先前的高速缓冲读取操作中的地址不同，则将另一平面或存储块的读取操作映射到对应的逻辑单元LUN，并且因此，可以仅重置联接到第一位线BL1的第一锁存器LAT1。同时执行第一锁存器LAT1的重置操作和作为先前的高速缓冲读取操作的最后数据的第二数据DATA2的输出操作，从而可以减少存储器系统1000在执行后续操作中的操作时间。
图20是示出包括图2中所示的存储器控制器的存储器系统的另一实施例的示图。
参照图20，存储器系统30000可以被实施为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据存取操作，例如，编程操作、擦除操作、读取操作等。
在存储器装置1100中编程的数据可以在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发射/接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号传输到半导体存储器装置1100。并且，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将转换的无线电信号输出到外部装置。能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的输入装置3400可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的定点装置。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的一部分或被实施为独立于处理器3100的芯片。
图21是示出包括图2中所示的存储器控制器的存储器系统的另一实施例的示图。
参照图21，存储器系统40000可以被实施为个人计算机(PC)、平板PC、电子书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的定点装置。
处理器4100可以控制存储器系统40000的整体操作并且控制存储器控制器1200的操作。在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的一部分或被实施为独立于处理器4100的芯片。
图22是示出包括图2中所示的存储器控制器的存储器系统的另一实施例的示图。
参照图22，存储器系统50000可以被实施为图像处理装置，例如，数码相机、具有附接到其上的数码相机的移动终端、具有附接到其上的数码相机的智能电话、或具有附接到其上的数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换成数字信号，并且转换的数字信号可以被传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换的数字信号可以通过显示器5300输出，或通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在一些实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器5100的一部分或被实施为独立于处理器5100的芯片。
图23是示出包括图2中所示的存储器控制器的存储器系统的另一实施例的示图。
参照图23，存储器系统70000可以被实施为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。
卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。在一些实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口7100可以指能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器(μP)6100的控制下通过卡接口7100和存储器控制器1200执行与存储器装置1100的数据通信。
根据本公开的实施例，根据下一个命令管理高速缓冲读取操作中的最后数据，使得可以减少执行后续操作所需的时间。
本文已经公开各个实施例，并且虽然采用特定术语，但是它们被用于和解释为通用和描述性的含义，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他它实施例描述的特征、特性和/或元件结合使用，除非另有具体指示。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (21)

1.一种存储器控制器，包括：
命令队列，对命令排队并且输出包括先前命令和后续命令的信息的命令信息；
命令检测器，根据所述命令信息输出检测信号；以及
命令发生器，生成命令并且响应于所述检测信号输出用于管理紧跟在所述先前命令之后的最后命令的管理命令。
2.根据权利要求1所述的存储器控制器，其中所述命令队列：
对所述命令排队并且临时存储所述命令；并且
输出包括存储的命令的信息的所述命令信息。
3.根据权利要求1所述的存储器控制器，其中根据所述命令信息，所述命令检测器：
在确定所述后续命令用于与所述先前命令的操作不同的操作时，输出第一检测信号；
在确定所述后续命令用于与所述先前命令的操作相似的相继操作时，输出第二检测信号；并且
在确定所述后续命令相似于但不相继于所述先前命令时，输出第三检测信号。
4.根据权利要求3所述的存储器控制器，其中所述命令发生器：
响应于所述第一检测信号输出第一管理命令；
响应于所述第二检测信号输出第二管理命令；并且
响应于所述第三检测信号输出第三管理命令。
5.根据权利要求4所述的存储器控制器，其中所述命令队列输出所述第一管理命令至所述第三管理命令中的选择的命令作为所述管理命令并且然后输出所述后续命令。
6.一种存储器系统，包括：
存储器装置，包括用于存储数据的存储器单元，所述存储器装置包括用于临时存储从所述存储器单元读取的数据的多个页面缓冲器；以及
存储器控制器，通过通道联接到所述存储器装置，所述存储器控制器控制所述存储器装置，使得根据在所述存储器装置中执行的先前操作和在所述存储器装置中待执行的后续操作来控制所述多个页面缓冲器。
7.根据权利要求6所述的存储器系统，其中所述存储器控制器包括：
命令队列，将对应于所述先前操作的先前命令和对应于所述后续操作的后续命令排队，并且输出包括所述先前命令和所述后续命令的信息的命令信息；
命令检测器，根据所述命令信息输出检测信号；以及
命令发生器，生成所述先前命令和所述后续命令，并且响应于所述检测信号输出用于管理所述先前操作的最后数据的管理命令。
8.根据权利要求7所述的存储器系统，其中根据所述命令信息，所述命令检测器，：
在确定所述后续命令用于与所述先前命令的操作不同的操作时，输出第一检测信号；
在确定所述后续命令用于与所述先前命令的操作相似的相继操作时，输出第二检测信号；并且
在确定所述后续命令相似于但不相继于所述先前命令时，输出第三检测信号。
9.根据权利要求8所述的存储器系统，其中所述命令发生器：
响应于所述第一检测信号输出第一管理命令；
响应于所述第二检测信号输出第二管理命令；并且
响应于所述第三检测信号输出第三管理命令。
10.根据权利要求9所述的存储器系统，其中所述命令队列输出所述第一管理命令至所述第三管理命令中的选择的命令作为所述管理命令并且然后输出所述后续命令。
11.根据权利要求9所述的存储器系统，其中所述存储器装置包括：
存储器单元阵列，包括所述存储器单元；
所述多个页面缓冲器，通过位线联接到所述存储器单元阵列，所述多个页面缓冲器临时存储从所述存储器单元读取的数据；以及
控制逻辑，响应于命令或所述管理命令控制所述多个页面缓冲器。
12.根据权利要求11所述的存储器系统，其中所述多个页面缓冲器中的每一个包括临时存储所述读取数据的多个锁存器。
13.根据权利要求12所述的存储器系统，其中所述控制逻辑控制所述多个页面缓冲器，使得当输出所述先前操作的最后数据时，响应于所述第一管理命令将所述锁存器全部重置。
14.根据权利要求12所述的存储器系统，其中所述控制逻辑控制所述多个页面缓冲器，使得当输出所述先前操作的最后数据时，响应于所述第二管理命令，响应于所述后续命令来顺序地执行所述后续操作。
15.根据权利要求12所述的存储器系统，其中所述控制逻辑控制所述多个页面缓冲器，使得当输出所述先前操作的最后数据时，响应于所述第三管理命令将联接到所述位线的锁存器全部重置。
16.一种存储器系统，包括：
存储器装置，其存储数据；以及
存储器控制器，控制所述存储器装置响应于高速缓冲读取命令同时执行数据感测操作和输出操作，
其中所述存储器控制器包括：
命令队列，对所述高速缓冲命令排队并且输出包括所述高速缓冲命令的后续命令的信息的命令信息；
命令检测器，根据所述命令信息输出检测信号；以及
命令发生器，生成命令并且响应于所述检测信号输出用于管理先前命令的最后数据的管理命令。
17.根据权利要求16所述的存储器系统，其中所述命令队列：
对所述高速缓冲读取命令排队并且临时存储所述高速缓冲读取命令；并且
输出所述命令信息。
18.根据权利要求16所述的存储器系统，其中根据所述命令信息，所述命令检测器：
在确定所述后续命令用于与所述高速缓冲读取命令的操作不同的操作时，输出第一检测信号；
在确定所述后续命令用于与所述高速缓冲读取命令的操作相似的相继操作时，输出第二检测信号；并且
在确定所述后续命令相似于但不相继于所述高速缓冲读取命令时，输出第三检测信号。
19.根据权利要求18所述的存储器系统，其中所述命令发生器：
响应于所述第一检测信号输出第一管理命令；
响应于所述第二检测信号输出第二管理命令；并且
响应于所述第三检测信号输出第三管理命令。
20.根据权利要求19所述的存储器系统，其中所述命令队列输出所述第一管理命令至所述第三管理命令中的选择的命令作为所述管理命令并且然后输出所述后续命令。
21.一种存储器系统，包括：
存储器装置，包括存储器单元阵列和锁存器；
命令队列，对待被服务的多个命令排队，排队的命令包括高速缓冲读取命令；以及
控制器：
通过将从所述存储器单元阵列感测的数据顺序地锁存在所述锁存器中，控制所述存储器装置响应于所述排队的命令来执行操作；并且
根据在所述排队的命令中的高速缓冲读取命令与紧接在所述高速缓冲读取命令之后的命令之间的相似性，在响应于所述高速缓冲读取命令完成操作之后，选择性地重置所述锁存器中的至少一些。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992204A (zh) * 2019-12-02 2021-06-18 爱思开海力士有限公司 存储器装置及操作该存储器装置的方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210153475A (ko) * 2020-06-10 2021-12-17 에스케이하이닉스 주식회사 반도체 메모리 장치, 그의 동작 방법, 및 반도체 메모리 시스템
KR20210157793A (ko) 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11217325B1 (en) * 2020-08-26 2022-01-04 Micron Technology, Inc. Apparatuses and methods for providing internal double data rate operation from external single data rate signals
KR20220027488A (ko) 2020-08-27 2022-03-08 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
JP2023039342A (ja) * 2021-09-08 2023-03-20 キオクシア株式会社 半導体装置及び半導体装置の出力信号のデューティ比の補正方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130297894A1 (en) * 2011-08-09 2013-11-07 Lsi Corporation I/o device and computing host interoperation
CN103853668A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 存储器控制器及其执行的操作方法、以及存储器系统
US9122611B2 (en) * 2009-08-26 2015-09-01 Phison Electronics Corp. Method for giving read commands and reading data, and controller and storage system using the same
US20160291878A1 (en) * 2015-04-03 2016-10-06 SK Hynix Inc. Memory controller including host command queue and method of operating the same
US20170220251A1 (en) * 2016-01-28 2017-08-03 SK Hynix Inc. Memory system and method of operating the same
CN107230499A (zh) * 2016-03-23 2017-10-03 三星电子株式会社 非易失性存储器装置及其编程验证操作的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3535800B2 (ja) * 2000-03-31 2004-06-07 松下電器産業株式会社 ディスクメモリ装置、データ先読み方法、及び記録媒体
JP2004318940A (ja) * 2003-04-14 2004-11-11 Renesas Technology Corp 記憶装置
US7238218B2 (en) * 2004-04-06 2007-07-03 International Business Machines Corporation Memory prefetch method and system
US7206230B2 (en) * 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
KR20080030213A (ko) 2006-09-29 2008-04-04 주식회사 하이닉스반도체 캐시 읽기 방법
TWI331717B (en) * 2007-05-21 2010-10-11 Etron Technology Inc Control system and data fetching method for a memory
JP2014179142A (ja) * 2013-03-14 2014-09-25 Toshiba Corp 半導体記憶装置
KR20140134797A (ko) * 2013-05-14 2014-11-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
TWI562154B (en) * 2015-02-17 2016-12-11 Silicon Motion Inc Methods for reading data from a storage unit of a flash memory and apparatuses using the same
JP6545631B2 (ja) * 2016-03-02 2019-07-17 東芝メモリ株式会社 不揮発性半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9122611B2 (en) * 2009-08-26 2015-09-01 Phison Electronics Corp. Method for giving read commands and reading data, and controller and storage system using the same
US20130297894A1 (en) * 2011-08-09 2013-11-07 Lsi Corporation I/o device and computing host interoperation
CN103853668A (zh) * 2012-12-04 2014-06-11 三星电子株式会社 存储器控制器及其执行的操作方法、以及存储器系统
US20160291878A1 (en) * 2015-04-03 2016-10-06 SK Hynix Inc. Memory controller including host command queue and method of operating the same
US20170220251A1 (en) * 2016-01-28 2017-08-03 SK Hynix Inc. Memory system and method of operating the same
CN107230499A (zh) * 2016-03-23 2017-10-03 三星电子株式会社 非易失性存储器装置及其编程验证操作的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992204A (zh) * 2019-12-02 2021-06-18 爱思开海力士有限公司 存储器装置及操作该存储器装置的方法
CN112992204B (zh) * 2019-12-02 2023-06-13 爱思开海力士有限公司 存储器装置及操作该存储器装置的方法

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Publication number Publication date
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US10853254B2 (en) 2020-12-01
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KR20190090268A (ko) 2019-08-01

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