CN112992204A - 存储器装置及操作该存储器装置的方法 - Google Patents

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Abstract

存储器装置及操作该存储器装置的方法。本文提供一种存储器装置及操作该存储器装置的方法。存储器装置可以包括：存储器单元阵列，其包括多个存储器单元；页缓冲器，其通过相应的位线联接至存储器单元阵列；以及控制逻辑，其被配置为进行控制，使得在读取操作期间，感测存储器单元阵列中存储的数据并将其存储在页缓冲器中，以及将存储在页缓冲器中的数据输出到外部装置，其中，响应于从外部装置接收到的读取命令，控制逻辑控制在感测数据之后要执行放电操作的时间点以及要执行每个页缓冲器中包括的锁存器之间的数据传输操作的时间点。

Description

存储器装置及操作该存储器装置的方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种存储器装置以及一种操作该存储器装置的方法。
背景技术
储存装置是在诸如计算机、智能电话或智能平板之类的主机装置的控制下存储数据的装置。根据数据存储于其中的装置，储存装置的示例包括诸如将数据存储在磁盘中的硬盘驱动器(HDD)之类的装置以及诸如将数据存储在半导体存储器(尤其是非易失性存储器)中的固态驱动器(SSD)或存储卡之类的装置。
储存装置可以包括存储数据的存储器装置和控制数据在存储器装置中的储存的存储器控制器。这样的存储器装置可以分类为易失性存储器和非易失性存储器。非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。
发明内容
本公开的各种实施方式涉及在已经执行数据感测之后能够同时执行放电操作和数据传输操作的存储器装置及操作该存储器装置的方法。
本公开的一个实施方式可以提供一种存储器装置。该存储器装置可以包括：存储器单元阵列，其包括多个存储器单元；页缓冲器，其通过相应的位线联接至存储器单元阵列；以及控制逻辑，其被配置为进行控制，使得在读取操作期间，感测存储器单元阵列中存储的数据并将其存储在页缓冲器中，并且将存储在页缓冲器中的数据输出到外部装置，其中，响应于从外部装置接收到的读取命令，控制逻辑控制在感测数据之后要执行放电操作的时间点以及要执行每个页缓冲器中包括的锁存器之间的数据传输操作的时间点。
本公开的一个实施方式可以提供一种操作存储器装置的方法，该存储器装置包括：存储器单元阵列，其包括多个存储器单元；以及页缓冲器，其通过相应的位线联接至存储器单元阵列。该方法可以包括以下步骤：当存储器装置执行高速缓存读取操作时，感测存储器单元阵列中存储的数据，并将感测到的数据存储在每个页缓冲器中包括的主锁存器和高速缓存锁存器当中的主锁存器中；当存储器装置执行高速缓存读取操作时，在所感测到的全部数据已经存储在主锁存器中之后，确定是否从外部装置已经接收到高速缓存读取命令；以及基于是否已经接收到高速缓存读取命令，确定在感测数据之后要执行放电操作的时间点以及要执行将存储在所述主锁存器中的数据传输到所述高速缓存锁存器的数据传输操作的时间点。
本公开的一个实施方式可以提供一种存储器装置。该存储器装置可以包括：存储器单元阵列；外围电路，其适于在高速缓存读取操作期间使存储器单元阵列放电；主锁存器，其适于锁存从存储器单元阵列感测到的读取数据；高速缓存锁存器，其适于锁存从主锁存器传输的读取数据以将读取数据输出到外部；以及控制逻辑，其适于响应于在放电之前或期间提供的高速缓存读取命令，在放电期间从主锁存器向高速缓存锁存器传输读取数据。
附图说明
图1是例示了储存装置的框图。
图2是例示出图1的存储器装置的结构的图。
图3是例示了存储器块的图。
图4是用于描述图1的存储器装置的引脚配置的图。
图5是例示了正常读取操作的图。
图6是用于描述正常读取操作期间数据的移动的图。
图7是例示了高速缓存读取操作的图。
图8是用于描述在高速缓存读取操作期间数据的移动的图。
图9是例示了根据本公开的其中数据传输操作与放电操作同时执行的高速缓存读取操作的图。
图10是例示了在放电操作之后接收到高速缓存读取命令时执行的根据本公开的高速缓存读取操作的图。
图11是例示了响应于控制信号而输出的代码的图。
图12是用于描述响应于控制信号而确定的数据传输时间点的图。
图13是例示了根据本公开的一个实施方式的存储器装置的操作的流程图。
图14是例示了根据本公开的一个实施方式的存储器装置的操作的流程图。
图15是例示了图1的存储器控制器的一个实施方式的图。
图16是例示了应用根据本公开的一个实施方式的储存装置的存储卡系统的框图。
图17是例示了应用根据本公开的一个实施方式的储存装置的固态驱动器(SSD)系统的示例的框图。
图18是例示了应用根据本公开的一个实施方式的储存装置的用户系统的框图。
具体实施方式
在本说明书或申请中引入的本公开的实施方式中的特定结构或功能描述仅用于描述本公开的实施方式。该描述不应被解释为限于说明书或申请中描述的实施方式。
现在将在下文中参照附图更充分地描述本公开的各种实施方式，使得本领域的普通技术人员可以容易地实现本公开的技术思想。
图1是例示了储存装置的框图。
参照图1，储存装置50可以包括存储器装置100和存储器控制器200。
储存装置50可以是在诸如例如，移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视机(TV)、平板PC或车载信息娱乐系统之类的主机300的控制下存储数据的装置。
依据作为与主机300进行通信的方案的主机接口，储存装置50可以被制造为各种类型的储存装置中的任何一种。例如，储存装置50可以被实现为例如如下各种类型的储存装置中的任何一种：固态磁盘(SSD)、诸如MMC、嵌入式MMC(eMMC)、小型MMC(RS-MMC)或微型MMC之类的多媒体卡、诸如SD、迷你SD或微型SD之类的安全数字卡、通用存储总线(USB)储存装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型储存装置、外围组件互连(PCI)卡型储存装置、PCI快速(PCI-E)卡型储存装置、紧凑型闪存(CF)卡、智能媒体卡和记忆棒。
可以按照各种类型的封装形式中的任何一种来制造储存装置50。例如，可以按照诸如封装体叠层(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)之类的各种类型的封装形式中的任何一种来制造储存装置50。
存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块。每个存储器块可以包括可组成多个页的多个存储器单元。在实施方式中，每个页可以是将数据存储在存储器装置100中或读取存储器装置100中所存储的数据的单位。存储器块可以是擦除数据的单位。
在实施方式中，存储器装置100可以采用许多替代形式，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻RAM(RRAM)、相变存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移力矩RAM(STT-RAM)之类。在本说明书中，为了便于描述，将基于存储器装置100是NAND闪存的假设进行描述。
存储器装置100可以按照二维(2D)阵列结构或三维(3D)阵列结构来实现。在下文中，尽管将3D阵列结构描述为实施方式，但是本公开不限于3D阵列结构。本公开不仅可以应用于其中电荷储存层由导电浮栅(FG)形成的闪存装置，而且还可以应用于其中电荷储存层由绝缘层形成的电荷撷取闪存(CTF)存储器装置。
在实施方式中，存储器装置100可以按照一个数据比特存储在一个存储器单元中的单级单元(SLC)的方式操作。另选地，存储器装置100可以按照至少两个数据比特存储在一个存储器单元中的方式来操作。例如，存储器装置100可以按照两个数据比特存储在一个存储器单元中的多级单元(MLC)方式、三个数据比特存储在一个存储器单元中的三级单元(TLC)方式、或者四个数据比特存储在一个存储器单元中的四级单元(QLC)方式操作。
存储器装置100可以从存储器控制器200接收命令和地址，并且可以访问存储器单元阵列的由该地址所选的区域。也就是说，存储器装置100可以对由地址所选的区域执行与命令相对应的操作。例如，存储器装置100可以响应于所接收的命令而执行写入操作(即，编程操作)、读取操作或擦除操作。当接收到编程命令时，存储器装置100可以将数据编程到由地址所选的区域。当接收到读取命令时，存储器装置100可以从由地址所选的区域读取数据。当接收到擦除命令时，存储器装置100可以擦除存储在由地址所选的区域中的数据。
在实施方式中，存储器装置100可以执行高速缓存读取操作。作为各种读取操作之一的高速缓存读取操作表示在输出存储在页缓冲器中所包括的高速缓存锁存器中的数据的同时将存储在存储器单元阵列中的数据存储在主锁存器中的操作。也就是说，数据被接连存储在主锁存器和高速缓存锁存器中，并且接连输出存储在高速缓存锁存器中的数据，因此可以提高读取操作的性能。
在常规的高速缓存读取操作期间，与读取地址相对应的数据被存储在主锁存器中，之后，使已施加读取电压的被选字线、未选字线、电源、泵等放电。也就是说，对于接下来的读取操作，当读取数据被存储在主锁存器中时，可以使字线等放电。当放电操作完成时，存储器装置100将存储在主锁存器中的数据传输给高速缓存锁存器。
也就是说，在常规技术中，当在读取数据已经存储在主锁存器中之后(即，在已经感测到数据之后)完成放电操作时，存储器装置100将存储在主锁存器中的数据传输给高速缓存锁存器。原因在于，在数据输出中所消耗的时间比在读取操作中涉及的操作中所消耗的时间(例如，电压施加时间、沟道预充电时间、放电时间等)长。
然而，随着数据的输出速度的增加，在执行放电操作之前，可以输出高速缓存锁存器中所存储的全部先前数据，并且可以接收新的高速缓存读取命令。也就是说，接收新的高速缓存读取命令可以指示高速缓存锁存器中所存储的全部数据已经被输出。详细地，随着数据的输出速度的增加，用户请求数据的时间点可以变得早于内部读取操作完成的时间点。在这种情况下，可以同时执行将主锁存器中所存储的数据传输给高速缓存锁存器的操作和放电操作，因此可以使数据输出时间点提前。
因此，在本公开中，依据在放电操作之前是否已经接收到高速缓存读取命令，可以确定是否将数据从主锁存器传输到高速缓存锁存器。当依据是否已经接收到高速缓存读取命令确定了是否将数据从主锁存器传输到高速缓存锁存器时，可以缩短读取操作所需的时间。
例如，当在放电操作之前接收到高速缓存读取命令时，可以在放电操作的同时将数据从主锁存器传输到高速缓存锁存器。因此，在读取操作中消耗的时间可以被缩短了放电操作中所消耗的时间。然而，当在放电操作之后或期间接收到高速缓存读取命令时，可以在放电操作完成之后将数据从主锁存器传输到高速缓存锁存器。
存储器控制器200可以控制储存装置50的整体操作。
当向储存装置50施加电源电压时，存储器控制器200可以运行固件(FW)。当存储器装置100是闪存装置100时，存储器控制器200可以运行用于控制主机300与存储器装置100之间的通信的诸如闪存转换层(FTL)之类的固件。
在实施方式中，存储器控制器200可以包括固件(未示出)，该固件可以从主机300接收数据和逻辑块地址(LBA)，并且可以将逻辑块地址(LBA)转换为物理块地址(PBA)，该物理块地址(PBA)指示包括在存储器装置100中的并且要在其中存储数据的存储器单元的地址。此外，存储器控制器200可以在缓冲存储器中存储逻辑-物理地址映射表，该逻辑-物理地址映射表配置逻辑块地址(LBA)和物理块地址(PBA)之间的映射关系。
存储器控制器200可以响应于从主机300接收到的请求而控制存储器装置100，从而执行编程操作、读取操作或擦除操作。例如，当从主机300接收到编程请求时，存储器控制器200可以将编程请求转换为编程命令，并且可以将编程命令、物理块地址(PBA)和数据提供给存储器装置100。当从主机300接收到与逻辑块地址一起的读取请求时，存储器控制器200可以将读取请求转换为读取命令，选择与逻辑块地址相对应的物理块地址，然后将读取命令和物理块地址(PBA)提供给存储器装置100。当从主机300接收到与逻辑块地址一起的擦除请求时，存储器控制器200可以将擦除请求转换为擦除命令，选择与逻辑块地址相对应的物理块地址，然后将擦除命令和物理块地址(PBA)提供给存储器装置100。
在实施方式中，存储器控制器200可以在没有从主机300接收到请求的情况下自主地生成编程命令、地址和数据，并且可以将编程命令、地址和数据发送到存储器装置100。存储器控制器200可以向存储器装置100提供命令、地址和数据，以执行诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作之类的后台操作。
在实施方式中，储存装置50可以包括缓冲存储器(未示出)。存储器控制器200可以控制主机300和缓冲存储器(未示出)之间的数据交换。另选地，存储器控制器200可以在缓冲存储器(未示出)中临时存储用于控制存储器装置100的系统数据。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，然后可以将临时存储在缓冲存储器中的数据发送到存储器装置100。
在各种实施方式中，缓冲存储器可以用作存储器控制器200的工作存储器或高速缓存存储器。缓冲存储器可以存储由存储器控制器200执行的代码或命令。另选地，缓冲存储器可以存储由存储器控制器200处理的数据。
在实施方式中，缓冲存储器可以实现为诸如双倍数据速率SDRAM(DDR SDRAM)、双倍数据速率第四代(DDR4)SDRAM、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)SDRAM或Rambus DRAM(RDRAM)之类的DRAM，或实现为静态RAM(SRAM)。
在各种实施方式中，缓冲存储器可以在储存装置50外部联接至储存装置50。在这种情况下，联接至储存装置50外部的易失性存储器装置可以用作缓冲存储器。
在实施方式中，存储器控制器200可以控制至少两个存储器装置。在这种情况下，存储器控制器200可以依据交织方案来控制存储器装置以提高操作性能。
主机300可以使用诸如以下各种通信方法中的至少一种与储存装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
图2是例示了图1的存储器装置的结构的图。
参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL联接至行解码器121。存储器块BLK1至BLKz中的每一个可以通过位线BL1至BLn联接至页缓冲器组123。存储器块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。联接至相同字线的存储器单元可以被定义为单个页。因此，单个存储器块可以包括多个页。
行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
存储器单元阵列110中所包括的每个存储器单元可以实现为能够存储一个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)、或能够存储四个数据比特的四级单元(QLC)。然而，存储器单元阵列110中所包括的存储器单元不限于这些实施方式，并且能够依据设计存储任何数量的数据比特。
外围电路120可以在控制逻辑130的控制下对存储器单元阵列110的被选区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLn施加各种操作电压或使所施加的电压放电。
外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121通过行线RL联接至存储器单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施方式中，字线可以包括正常字线和虚设字线。在实施方式中，行线RL可以进一步包括管式选择线。
行解码器121可以对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据解码后的地址选择存储器块BLK1至BLKz中的至少一个。此外，行解码器121可以根据解码后的地址选择被选存储器块的至少一条字线WL，使得由电压发生器122生成的电压被施加到至少一条字线WL。
例如，在编程操作期间，行解码器121可以向被选字线施加编程电压，并且向未选字线施加电平比编程电压的电平低的编程通过电压。在编程验证操作期间，行解码器121可以向被选字线施加验证电压，并且向未选字线施加比验证电压高的验证通过电压。在读取操作期间，行解码器121可以向被选字线施加读取电压，并且向未选字线施加比读取电压高的读取通过电压。
在实施方式中，以存储器块为基础执行存储器装置100的擦除操作。在擦除操作期间，行解码器121可以根据解码后的地址选择一个存储器块。在擦除操作期间，行解码器121可以向联接至被选存储器块的字线施加接地电压。
电压发生器122可以在控制逻辑130的控制下操作。电压发生器122可以使用提供给存储器装置100的外部电源电压生成多个电压。详细地，电压发生器122可以响应于操作信号OPSIG而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生器122可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
在实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
在实施方式中，电压发生器122可以使用外部电源电压或内部电源电压生成多个电压。
例如，电压发生器122可以包括用于接收内部电源电压的多个泵送电容器，并且在控制逻辑130的控制下通过选择性地使能多个泵送电容器来生成多个电压。
所生成的电压可以通过行解码器121被供应到存储器单元阵列110。
页缓冲器组123包括第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn联接至存储器单元阵列110。第一页缓冲器PB1至第n页缓冲器PBn在控制逻辑130的控制下操作。详细地，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第一位线BL1至第n位线BLn接收的数据或者可以感测位线BL1至BLn的电压或电流。
详细地，在编程操作期间，当编程电压被施加至被选字线时，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn向被选存储器单元传输通过输入/输出电路125接收的数据DATA。被选页中的存储器单元基于接收到的数据DATA编程。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过感测通过第一位线BL1至第n位线BLn从被选存储器单元接收的电压或电流来读取页数据。
在读取操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn从被选页中的存储器单元读取数据DATA，并且可以在列解码器124的控制下将所读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以使第一位线BL1至第n位线BLn浮置，或者可以向第一位线BL1至第n位线BLn施加擦除电压。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以向控制逻辑130传输从以上参照图1描述的存储器控制器(例如，图1的200)接收的命令CMD和地址ADDR，或者与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可以响应于使能位VRYBIT而生成参考电流，并且可以将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，然后输出通过信号PASS或失败信号FAIL。
控制逻辑130可以通过响应于命令CMD和地址ADDR而输出操作信号OPS1G、行地址RADD、页缓冲器控制信号PBSIGNALS以及使能位VRYBIT来控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址而控制对被选存储器块的读取操作。另外，控制逻辑130可以响应于子块擦除命令和地址而控制对被选存储器块中所包括的被选子块的擦除操作。另外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
依据每个存储器单元中所存储的数据，存储器单元阵列110中所包括的存储器单元可以被编程为多个编程状态中的任何一个。依据要存储的数据，相应存储器单元的目标编程状态可以被确定为多个编程状态中的任何一个。
控制逻辑130可以包括只读存储器(ROM)150。用于对存储器装置100执行操作的代码可以存储在只读存储器150中。只读存储器150可以输出与命令或地址的解码信号相对应的代码。
例如，当与正常读取命令或高速缓存读取命令相对应的解码信号被输入到只读存储器150时，只读存储器150可以输出与该解码信号相对应的代码。
在实施方式中，当输出与高速缓存读取命令的解码信号相对应的代码时，存储器装置100可以将存储在主锁存器中的数据传输到高速缓存锁存器。此外，当输出与正常读取命令的解码信号相对应的代码时，存储器装置100可以将存储在存储器单元阵列110中的数据传输到主锁存器。
图3是例示了存储器块的图。
参照图2和图3，图3是例示了图2的存储器单元阵列110中所包括的多个存储器块BLK1至BLKz中的任何一个存储器块BLKa的电路图。
存储器块BLKa可以联接至彼此并联联接的第一选择线、多条字线和第二选择线。例如，字线分别可以在第一选择线和第二选择线之间彼此并联联接。在此，第一选择线可以是源极选择线SSL，而第二选择线可以是漏极选择线DSL。
详细地，存储器块BLKa可以包括联接在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可以分别联接至串，并且源极线SL可以共同联接至串。由于多个串可以等同地配置，因此将通过示例详细描述联接至第一位线BL1的串ST。
串ST可以包括在源极线SL和第一位线BL1之间彼此串联联接的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。单个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且串ST中可以包括比附图中所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可以联接至源极线SL，并且漏极选择晶体管DST的漏极可以联接至第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管的栅极可以联接至源极选择线SSL，包括在不同串ST中的漏极选择晶体管的栅极可以联接至漏极选择线DSL，并且存储器单元F1至F16的栅极可以分别联接至多条字线WL1至WL16。在包括在不同串ST中的存储器单元当中的联接到相同字线的存储器单元的群可以被称为“物理页：PPG”。因此，存储器块BLKa可以包括与字线WL1至WL16的数量相同数量的物理页PPG。
一个存储器单元可以存储一比特数据。该单元通常被指定为“单级单元：SLC”。在此，一个物理页PPG可以存储与一个逻辑页LPG相对应的数据。与一个逻辑页LPG相对应的数据可以包括与一个物理页PPG中所包括的存储器单元的数量相同数量的数据比特。另选地，一个存储器单元可以存储两比特或更多比特的数据。该单元通常被指定为“多级单元：MLC”。在此，一个物理页PPG可以存储与两个或更多个逻辑页LPG相对应的数据。
在一个存储器单元中存储两比特或更多比特数据的存储器单元被称为多级单元(MLC)。然而，近来，随着一个存储器单元中所存储的数据比特数量的增加，多级单元(MLC)是指其中存储有两比特数据的存储器单元，因此其中存储有三比特数据的存储器单元被称为三级单元(TLC)，并且其中存储有四比特数据的存储器单元被称为四级单元(QLC)。另外，已经开发了其中存储有多比特数据的存储器单元方案，并且本实施方式可以应用于其中存储有两比特或更多比特数据的存储器装置100。
在实施方式中，存储器块中的每一个可以具有三维(3D)结构。存储器块中的每一个可以包括层叠在基板上的多个存储器单元。多个存储器单元沿+X、+Y和+Z方向布置。
图4是用于描述图1的存储器装置的引脚配置的图。
参照图4，存储器装置100可以通过多条输入/输出线与外部控制器通信。例如，存储器装置100可以通过控制信号线与外部控制器通信，该控制信号线包括芯片使能线CE#、写入使能线WE#、读取使能线RE#、地址锁存使能线ALE、命令锁存使能线CLE、写入保护线WP#和就绪忙碌线RB以及输入/输出线DQ。
存储器装置100可以通过芯片使能线CE#从外部控制器接收芯片使能信号。存储器装置100可以通过写入使能线WE#从外部控制器接收写入使能信号。存储器装置100可以通过读取使能线RE#从外部控制器接收读取使能信号。存储器装置100可以通过地址锁存使能线ALE从外部控制器接收地址锁存使能信号。存储器装置100可以通过命令锁存使能线CLE从外部控制器接收命令锁存使能信号。存储器装置100可以通过写入保护线WP#从外部控制器接收写入保护信号。
在实施方式中，存储器装置100可以通过就绪忙碌线RB向外部控制器提供就绪忙碌信号，就绪忙碌信号指示存储器装置100是处于就绪状态还是处于忙碌状态。
芯片使能信号可以是用于选择存储器装置100的控制信号。当芯片使能信号处于“高”状态并且存储器装置100处于“就绪”状态时，存储器装置100可以进入低功率待机状态。
写入使能信号可以是用于执行控制使得施加到存储器装置的命令、地址和输入数据被存储在锁存器中的控制信号。
读取使能信号可以是用于使能串行数据的输出的控制信号。
地址锁存使能信号可以是主机用来指示命令、地址和数据中的哪一个与输入到输入/输出线DQ的信号的类型对应的控制信号之一。
命令锁存使能信号可以是主机用来指示命令、地址和数据中的哪一个与输入到输入/输出线DQ的信号的类型对应的控制信号之一。
例如，当命令锁存使能信号被激活(例如，为逻辑高状态)，地址锁存器使能信号被停用(例如，为逻辑低状态)，并且写入使能信号被激活(例如，为逻辑低状态)然后被停用(例如，为逻辑高状态)时，存储器装置100可以识别出通过输入/输出线DQ输入的信号是命令。
例如，当命令锁存使能信号被停用(例如，为逻辑低状态)，地址锁存器使能信号被激活(例如，为逻辑高状态)，并且写入使能信号被激活(例如，为逻辑低状态)然后被停用(例如，为逻辑高状态)时，存储器装置100可以识别出通过输入/输出线DQ输入的信号是地址。
写入保护信号可以是用于停用由存储器装置100执行的编程操作和擦除操作的控制信号。
就绪忙碌信号可以是用于标识存储器装置100的状态的信号。也就是说，处于低状态的就绪忙碌信号表示存储器装置100处于忙碌状态，即，存储器装置100正在执行至少一项操作。处于高状态的就绪忙碌信号指示存储器装置100处于就绪状态(即，存储器装置100未执行操作)，然后能够接收命令。
在存储器装置100正在执行编程操作、读取操作和擦除操作中的任何一个的同时，就绪忙碌信号可以处于低状态。在本公开的实施方式中，参照图1描述的存储器控制器200可以基于就绪忙碌信号来确定作为编程操作或擦除操作终止的时间的终止时间。
图5是例示了正常读取操作的图。
图5例示了通过输入/输出线输入的命令和地址以及通过输入/输出线输出的数据。另外，图5例示了通过就绪忙碌线输出的就绪忙碌信号以及响应于就绪忙碌信号而对存储器装置执行的操作。
在实施方式中，在正常读取操作期间，可以通过输入/输出线DQ从存储器控制器输入命令和地址。在正常读取操作期间，通过输入/输出线DQ依次输入命令00h(“CMD 00h”)、第N地址(“ADDR Nth”)和命令30h(“CMD 30h”)。
直到存储器控制器通过输入/输出线DQ输入全部的命令00h(“CMD 00h”)、第N地址(“ADDR Nth”)和命令30h(“CMD 30h”)为止，存储器装置处于执行操作之前的状态，因此可以输出处于高状态的就绪忙碌信号。
当从存储器控制器输入命令30h(“CMD 30h”)时，存储器装置可以感测与第N地址(“ADDR Nth”)相对应的数据(“读取数据感测(Read Data Sensing)”)。例如，在存储器装置中包括的存储器单元阵列中所存储的多条数据当中，与第N地址(“ADDR Nth”)相对应的数据可以被存储在主锁存器中。
在此，由于存储器装置启动操作，所以通过就绪忙碌线RB输出的就绪忙碌信号可以处于低状态。
当完成与第N地址(“ADDR Nth”)相对应的数据的感测(“读取数据感测”)时，即，当与第N地址(“ADDR Nth”)相对应的全部数据被存储在主锁存器中时，存储器装置可以执行放电操作(“放电(Discharge)”)。放电操作(“放电”)可以是将字线、泵、电源等复位的操作。可以执行放电操作以感测与下一地址相对应的数据。
在实施方式中，数据传输操作(“数据传输(D.Transfer)”)可以与放电操作(“放电”)一起执行。数据传输操作(“数据传输”)可以是将存储在主锁存器中的数据传输至高速缓存锁存器的操作。在正常读取操作的情况下，放电操作(“放电”)和数据传输操作(“数据传输”)可以彼此交叠。也就是说，放电操作(“放电”)和数据传输操作(“数据传输”)可以同时执行。
在正常读取操作期间，由于存储于高速缓存锁存器中的数据的输出和将存储在存储器单元阵列中的数据存储在主锁存器中的数据感测操作未连续执行，因此在数据感测操作期间没有数据被存储在高速缓存锁存器中，由此可以将存储在主锁存器中的数据立即存储在高速缓存锁存器中。
在此，通过就绪忙碌线RB输出的就绪忙碌信号可以处于低状态，直到数据传输操作(“数据传输”)完成。
在实施方式中，当从主锁存器向高速缓存锁存器的数据的传输完成时，存储器装置可以输出高速缓存锁存器中所存储的数据(“DOUT Nth”)。另外，在数据传输操作(“数据传输”)已经完成之后，通过就绪忙碌线RB输出的就绪忙碌信号可以处于高状态。
图6是用于描述正常读取操作期间的数据移动的图。
参照图6，图6按时间顺序例示了在存储器装置的正常读取操作期间，在页缓冲器组中所包括的第一页缓冲器PB1至第n页缓冲器PBn中的任何一个中所包括的主锁存器和高速缓存锁存器之间的数据的移动。
在时间t0，与和正常读取命令一起接收到的地址对应的第一数据DATA1可以存储在主锁存器中。也就是说，可以执行感测第一数据DATA1的操作(“DATA1感测”)。
当第一数据DATA1全部存储在主锁存器中时，可以在时间t1将主锁存器中所存储的第一数据DATA1传输到高速缓存锁存器(“DATA1传输”)。在时间t2，可以将高速缓存锁存器中所存储的第一数据DATA1输出到存储器控制器(“DATA1输出”)。
在实施方式中，在已经将第一数据DATA1输出到存储器控制器之后的时间t3，可以感测与从存储器控制器接收的下一读取命令和下一地址相对应的第二数据DATA2并将其存储在主锁存器中(“DATA2感测”)。
当第二数据DATA2全部存储在主锁存器中时，可以在时间t4将主锁存器中所存储的第二数据DATA2传输到高速缓存锁存器(“DATA2传输”)。在时间t5，可以将高速缓存锁存器中所存储的第二数据DATA2输出到存储器控制器(“DATA2输出”)。
图7是例示了高速缓存读取操作的图。
参照图4和图7，图7例示了通过输入/输出线输入的命令和地址以及通过输入/输出线输出的数据。另外，图7例示了通过就绪忙碌线输出的就绪忙碌信号以及响应于就绪忙碌信号而对存储器装置执行的操作。
在实施方式中，在高速缓存读取操作期间，可以通过输入/输出线DQ从存储器控制器输入命令和地址。在高速缓存读取操作期间，通过输入/输出线DQ依次输入命令00h(“CMD00h”)、第N+1地址(“ADDR N+1th”)和命令31h(“CMD 31h”)。与图5的正常读取操作不同，在命令00h(“CMD 00h”)之后，输入命令31h(“CMD31h”)而非命令30h(“CMD 30h”)。
在实施方式中，在输入命令31h(“CMD 31h”)之前，可以感测与第N地址(“ADDRNth”)相对应的数据(“读取数据感测”)。第N地址(“ADDR Nth”)可以是在接收到第N+1地址(“ADDR N+1th”)之前接收到的地址。
当与第N地址(“ADDR Nth”)相对应的全部数据被存储在主锁存器中时，可以将主锁存器中所存储的数据传输到高速缓存锁存器(“数据传输”)。这里，可以与数据传输操作同时执行放电操作。也就是说，由于数据尚未存储在高速缓存锁存器中，因此可以对存储器装置执行与正常读取操作相同的操作，直到数据被存储在高速缓存锁存器中。
当存储在主锁存器中的全部数据被存储在高速缓存锁存器(“数据传输”)中并且放电操作(“放电”)完成时，存储器装置可以执行诸如更改地址之类的附加操作(“ETC”)。
此后，存储器装置可以在感测与第N+1地址(“ADDR N+1th”)相对应的数据(“读取数据感测”)的同时，通过输入/输出线DQ输出与高速缓存锁存器中存储的第N地址(“ADDRNth”)相对应的数据(“DOUT Nth”)。与图5的正常读取操作不同，在高速缓存读取操作期间，主锁存器中的数据的储存和存储在高速缓存锁存器中的数据的输出同时执行，因此可以在将与第N+1地址(“ADDR N+1th”)相对应的数据存储在主锁存器中的同时将存储在高速缓存锁存器中的数据输出到存储器控制器。
在实施方式中，当输出与第N地址(“ADDR Nth”)相对应的数据时，存储器装置可以通过输入/输出线DQ从存储器控制器接收下一读取命令和下一地址。例如，在已经输出了与第N地址(“ADDR Nth”)相对应的数据之后，存储器装置可以通过输入/输出线DQ接收命令00h(“CMD 00h”)、第N+2地址(“ADDR N+2th”)以及命令31h(“CMD 31h”)。
当在接收到命令31h(“CMD 31h”)之后，与第N+1地址(“ADDR N+1th”)相对应的数据全部被存储在主锁存器中时，可以执行放电操作(“放电”)。在此，存储在主锁存器中的数据不能与放电操作同时地被传输到高速缓存锁存器。这样做的原因是，可能无法输出高速缓存锁存器中所存储的全部数据。
因此，当放电操作(“放电”)完成时，认为高速缓存锁存器中存储的所有数据已经被输出，因此可以在放电操作之后向高速缓存锁存器传输主锁存器中所存储的数据(“数据传输”)。
当存储在主锁存器中的全部数据被存储在高速缓存锁存器中时，也就是说，当数据传输操作(“数据传输”)完成时，存储器装置可以执行诸如更改地址之类的附加操作(“ETC”)。
此后，存储器装置可以在通过输入/输出线DQ输出高速缓存锁存器中存储的与第N+1地址(“ADDR N+1th”)相对应的数据(“DOUT N+1th”)的同时，感测与第N+2地址(“ADDR N+2th”)相对应的数据(“读取数据感测”)。
通过上述过程，存储器装置可以执行高速缓存读取操作。
然而，存储器装置已经从存储器控制器接收到高速缓存读取命令的事实可以表示存储在高速缓存锁存器中的先前数据已经被输出。因此，可以基于是否已经接收到高速缓存读取命令来确定存储在高速缓存锁存器中的数据是否已经被输出。此外，可以基于是否已经接收到高速缓存读取命令来确定是否向高速缓存锁存器传输主锁存器中存储的数据。
本公开提出了一种基于在放电操作之前或之后是否已经接收到高速缓存读取命令，来向高速缓存锁存器传输主锁存器中存储的数据的方法。
图8是用于描述在高速缓存读取操作期间数据的移动的图。
参照图8，图8以时间顺序例示了在存储器装置(例如，图2的100)的高速缓存读取操作期间，包括在图2的页缓冲器组(例如，图2的123)中的第一页缓冲器PB1至第n页缓冲器PBn中的任何一个中所包括的主锁存器和高速缓存锁存器之间的数据的移动。
在时间t0，可以在主锁存器中存储与和高速缓存读取命令一起接收到的地址对应的第一数据DATA1。也就是说，可以执行感测第一数据DATA1的操作(“DATA1感测”)。
当第一数据DATA1全部被存储在主锁存器中时，可以在时间t1将主锁存器中存储的第一数据DATA1传输到高速缓存锁存器(“DATA1传输”)。
在实施方式中，与图6中描述的正常读取操作不同，在时间t2，可以在感测与下一读取命令和下一地址相对应的第二数据DATA2并且将其存储在主锁存器中(“DATA2感测”)的同时，将存储在高速缓存锁存器中的第一数据DATA1输出到存储器控制器(例如，图1的200)(“DATA1输出”)。
此后，在时间t3，可以向高速缓存锁存器传输主锁存器中所存储的第二数据DATA2(“DATA2传输”)。在第二数据DATA2全部被存储在高速缓存锁存器中之后，在时间t4，可以在感测与下一读取命令和下一地址相对应的第三数据DATA3并且将其存储在主锁存器中(“DATA3感测”)的同时，将存储在高速缓存锁存器中的第二数据DATA2输出到存储器控制器(例如，图1的200)(“DATA2输出”)。
在时间t5，存储在主锁存器中的第三数据DATA3可以被传输到高速缓存锁存器(“DATA3传输”)。
通过上述过程，可以连续输出多条数据，因此可以缩短读取操作中消耗的时间。
图9是例示了根据本公开的其中数据传输操作与放电操作同时执行的高速缓存读取操作的图。
参照图7和图9，图9例示了这样的示例：在感测到与第N+1地址(“ADDR N+1th”)相对应的数据之后，同时执行放电操作(“放电”)和将存储在主锁存器中的与第N+1地址(“ADDR N+1th”)相对应的数据传输到高速缓存锁存器的操作(“数据传输”)。也就是说，根据本公开的控制逻辑(例如，图2的130)可以响应于从外部装置接收的读取命令而控制在数据感测之后要执行放电操作的时间点以及要执行每个页缓冲器中所包括的锁存器之间的数据传输操作的时间点。
由于除了放电操作(“放电”)和将与第N+1地址(“ADDR N+1th”)相对应的数据传输到高速缓存锁存器的操作(“数据传输”)同时执行之外，图9的操作与图7的操作相同，因此将省略其重复描述。
在实施方式中，存储器装置(例如，图1的100)可以在从存储器控制器(例如，图1的200)接收到命令31h(“CMD 31h”)之后执行放电操作(“放电”)。与命令00h(“CMD 00h”)不同，命令31h(“CMD 31h”)可以是在存储器装置(例如，图1的100)执行高速缓存读取操作时从存储器控制器(例如，图1的200)接收到的命令。
另外，已经从存储器控制器(例如，图1的200)接收到命令31h(“CMD 31h”)的事实可以表示高速缓存锁存器中存储的数据全部已经被输出到存储器控制器200，并且已经接收到用于输出新读取数据的命令。
因此，在本公开中，当执行放电操作的时间点是在接收到命令31h(“CMD 31h”)之后的时间点时，存储器装置可以将放电操作(“放电”)与向高速缓存锁存器传输主锁存器中存储的数据的操作(“数据传输”)同时执行。也就是说，基于命令31h(“CMD31h”)，在确定出已经输出了高速缓存锁存器中存储的全部数据之后，可以同时执行放电操作(“放电”)和向高速缓存锁存器传输主锁存器中存储的数据的操作(“数据传输”)。
因此，由于存储器装置(例如，图1的100)可以通过将数据传输操作的时间提前了放电操作(“放电”)所消耗的时间，来启动向高速缓存锁存器传输主锁存器中存储的数据的操作(“数据传输”)，所以可以缩短在整个高速缓存读取操作中消耗的时间。
图10是例示了在放电操作之后接收到高速缓存读取命令时执行的根据本公开的高速缓存读取操作的图。
参照图7和图10，图10例示了这样的示例：在感测与第N+1地址(“ADDR N+1th”)相对应的数据之后执行的放电操作(“放电”)和向高速缓存锁存器传输主锁存器中所存储的与第N+1地址(“ADDR N+1th”)相对应的数据的操作(“数据传输”)在不同的时间点执行。也就是说，根据本公开的控制逻辑(例如，图2的130)可以响应于从外部装置接收的读取命令而控制在数据感测之后要执行放电操作的时间点以及要执行每个页缓冲器中所包括的锁存器之间的数据传输操作的时间点。
由于除了放电操作(“放电”)在接收到命令31h(“CMD 31h”)之前执行之外，图10的操作与图7的操作相同，因此将省略其重复描述。
在实施方式中，在从存储器控制器(例如，图1的200)接收到命令31h(“CMD31h”)之前，与第N+1地址(“ADDR N+1th”)相对应的数据全部被存储在主锁存器中，因此存储器装置(例如，图1的100)可以在接收到命令31h(“CMD 31h”)之前或同时执行放电操作(“放电”)。与命令00h(“CMD 00h”)不同，命令31h(“CMD31h”)可以是在存储器装置(例如，图1的100)执行高速缓存读取操作时从存储器控制器(例如，图1的200)接收到的命令。
不同于图9的操作，图10的存储器装置在接收到命令31h(“CMD 31h”)之前启动放电操作(“放电”)，因此可以在放电操作(“放电”)已经完成之后的时间点或者接收到命令31h(“CMD 31h”)的时间点执行向高速缓存锁存器传输主锁存器中存储的数据的操作(“数据传输”)。
例如，当在放电操作(“放电”)已经终止之后存储器装置接收到命令31h(“CMD31h”)时，存储器装置可以在放电操作(“放电”)已经完成的时间点或存储器装置接收到命令31h(“CMD 31h”)的时间点，执行向高速缓存锁存器传输主锁存器中存储的数据的操作(“数据传输”)。然而，由于数据传输操作(“数据传输”)以与常规高速缓存读取操作相同的方式在已经完成放电操作(“放电”)之后执行，因此不能缩短在读取操作中消耗的时间。
例如，当在执行放电操作(“放电”)的同时存储器装置接收到命令31h(“CMD31h”)时，存储器装置在接收到命令31h(“CMD 31h”)的时间点执行数据传输操作(“数据传输”)，从而缩短了读取操作所需的时间。也就是说，放电操作(“放电”)的一部分与数据传输操作(“数据传输”)交叠，从而缩短了读取操作所需的时间。
图11是例示了响应于控制信号而输出的代码的图。
参照图11，图11例示了图2的存储器装置(例如，图2的100)的配置中的只读存储器150和代码执行器170。在图11中，省略了图2的存储器装置(例如，图2的100)的配置中的其余组件。
在实施方式中，只读存储器150可以包括用于对存储器装置(例如，图2的100)执行操作的多个代码。多个代码可以包括含有用于执行编程操作的代码、用于执行读取操作的代码以及用于执行擦除操作的代码的各种代码。
基于只读存储器150中存储的代码，可以执行编程操作、读取操作和擦除操作。例如，在编程操作期间，存储器装置(例如，图2的100)可以通过执行只读存储器150中存储的代码来生成编程电压或编程禁止电压。另选地，存储器装置(例如，图2的100)可以通过执行只读存储器150中存储的代码来生成时钟。
在图11中，只读存储器150可以接收控制信号CONT_SIG。控制信号CONT_SIG可以是从存储器控制器(例如，图1的200)接收到的命令的解码信号，或者是指示相应操作完成的信号。
例如，在读取操作期间，命令的解码信号可以是通过对正常读取命令或高速缓存读取命令进行解码而获得的信号，并且指示相应操作完成的信号可以是指示放电操作已经完成的信号。
只读存储器150可以输出与控制信号CONT_SIG相对应的代码。例如，在读取操作期间，当只读存储器150接收到通过对从存储器控制器(例如，图1的200)接收到的命令当中的命令31h(“CMD 31h”)进行解码而获得的控制信号CONT_SIG时，只读存储器150可以输出高速缓存读取代码CACHE_READ_CODE。另外，在读取操作期间，当只读存储器150接收到指示放电操作已经完成的信号时，只读存储器150可以输出用于向高速缓存锁存器传输主锁存器中存储的数据的数据传输代码D.TRANSFER_CODE。
此后，代码执行器170可以执行从只读存储器150接收的代码。例如，当从只读存储器150接收到高速缓存读取代码CACHE_READ_CODE时，代码执行器170可以通过执行高速缓存读取代码CACHE_READ_CODE来输出用于同时执行存储器单元阵列中存储的数据的感测以及高速缓存锁存器中存储的数据的输出的高速缓存读取信号CR_SIG。另外，当从只读存储器150接收到数据传输代码D.TRANSFER_CODE时，代码执行器170可以通过执行数据传输代码D.TRANSFER_CODE来输出用于向高速缓存锁存器传输主锁存器中存储的数据的数据传输信号DT_SIG。
在本公开中，由于可以在从存储器控制器(例如，图1的200)接收到命令31h(“CMD31h”)的时间点执行数据的传输，因此根据本公开的代码执行器170可以在高速缓存读取信号CR_SIG被输出为高状态的信号时，将用于向高速缓存锁存器传输主锁存器中存储的数据的数据传输信号DT_SIG输出为高状态的信号。
图12是用于描述响应于控制信号而确定的数据传输时间点的图。
参照图11和图12，图12例示了图11的高速缓存读取信号CR_SIG和数据传输信号DT_SIG。
在实施方式中，高速缓存读取信号CR_SIG可以是基于从外部装置接收的高速缓存读取命令的解码信号而输出的信号，并且可以在存储器装置(例如，图1的100)启动高速缓存读取操作时被输出。例如，当存储器装置(例如，图1的100)从存储器控制器(例如，图1的200)接收命令31h(“CMD 31h”)时，高速缓存读取信号CR_SIG可以被输出为高状态的信号。当存储器装置(例如，图1的100)终止高速缓存读取操作时，高速缓存读取信号CR_SIG可以被输出为低状态的信号。
在实施方式中，数据传输信号DT_SIG可以是基于指示放电操作(“放电”)已经完成的控制信号而输出的信号，并且可以在主锁存器中存储的数据被传输到高速缓存锁存器时输出。例如，在读取操作期间，当存储器装置(例如，图1的100)完成放电操作(“放电”)时，数据传输信号DT_SIG可以被输出为高状态的信号。当存储器装置(例如，图1的100)将全部数据传输到高速缓存锁存器时，数据传输信号DT_SIG可以被输出为低状态的信号。
在图12中，在时间t6，高速缓存读取信号CR_SIG可以按照高状态输出。也就是说，存储器装置(例如，图1的100)可以通过从存储器控制器(例如，图1的200)接收命令31h(“CMD 31h”)来执行高速缓存读取操作。在此，在主锁存器中，可以存储感测到的数据。
然而，由于在时间t6，存储器装置(例如，图1的100)尚未完成放电操作(“放电”)，因此可能无法将主锁存器中存储的数据传输到高速缓存锁存器。也就是说，在存储器装置(例如，图1的100)完成放电操作(“放电”)，然后数据传输信号DT_SIG转变为高状态的时间t7，存储在主锁存器中的数据可以被传输到高速缓存锁存器。
在传统技术中，由于存储在主锁存器中的数据在放电操作完成之后被传输到高速缓存锁存器，因此即使在时间t6从存储器控制器(例如，200)接收到命令31h(“CMD31h”)，存储器装置(例如，图1的100)也不能执行数据传输操作。
然而，已经从存储器控制器(例如，图1的200)接收到命令31h(“CMD 31h”)的事实指示存储在高速缓存锁存器中的全部数据已经被输出到存储器控制器(例如，图1的200)。因此，在本公开中，存储器装置(例如，图1的100)可以在输出高状态的高速缓存读取信号CR_SIG之后立即输出高状态的数据传输信号DT_SIG。
因此，由于高状态的数据传输信号DT_SIG与高状态的高速缓存读取信号CR_SIG一起被输出，因此存储器装置(例如，图1的100)可以在时间t6将存储在主锁存器中的数据传输到高速缓存锁存器。
因此，由于要将存储在主锁存器中的数据传输到高速缓存锁存器的时间点从t7提前到t6，因此可以缩短读取操作中所消耗的时间。
图13是例示了根据本公开的一个实施方式的存储器装置的操作的流程图。
参照图13，在步骤S1301，在读取操作期间，存储器装置(例如，图1的存储器装置100)可以感测存储器单元阵列中存储的数据。例如，存储器装置可以感测与从存储器控制器(例如，图1的存储器控制器200)与读取命令一起接收到的地址相对应的数据。
在步骤S1303，存储器装置可以将感测到的数据存储在主锁存器中。也就是说，存储器装置可以将从存储器单元阵列(例如，图2的存储器单元阵列110)感测到的数据存储在主锁存器中，然后可以将存储在主锁存器中的数据传输到高速缓存锁存器并且将传输到高速缓存锁存器的数据输出到存储器控制器。
当从存储器单元阵列感测到的数据被存储在主锁存器中时，在步骤S1305，存储器装置可以确定在执行放电操作之前是否已经通过输入/输出线DQ(例如，图4的输入/输出线DQ)接收到高速缓存读取命令。在此，在执行放电操作之前接收到的高速缓存读取命令可以是命令31h(“CMD 31h”)。
当确定出在执行放电操作之前存储器装置已经接收到高速缓存读取命令(在“是”的情况下)时，在步骤S1307中，可以与放电操作同时地将存储在主锁存器中的数据传输到高速缓存锁存器。也就是说，接收到作为高速缓存读取命令的命令31h(“CMD31h”)可以指示存储在高速缓存锁存器中的全部数据已经被输出到存储器控制器，并且存储在主锁存器中的数据可以被传输到高速缓存锁存器，因此存储器装置可以在放电操作的同时将存储在主锁存器中的数据传输到高速缓存锁存器。因此，整个读取操作中消耗的时间可以缩短了放电操作中消耗的时间。
然而，当确定出在执行放电操作之前存储器装置尚未接收到高速缓存读取命令时(在“否”的情况下)，在步骤S1309，存储器装置可以确定在放电操作期间是否接收到高速缓存读取命令。
当确定出在放电操作期间接收到高速缓存读取命令时(在“是”的情况下)，在步骤S1311，存储器装置在接收到高速缓存读取命令时可以将存储在主锁存器中的数据传输到高速缓存锁存器。也就是说，紧接在接收到高速缓存读取命令之后，存储器装置可以启动数据传输操作。在这种情况下，存储器装置可以将整个读取操作中消耗的时间缩短了放电操作和数据传输操作彼此交叠的时间。
然而，当确定出在放电操作期间未接收到高速缓存读取命令时(在“否”的情况下)，即，当确定出在放电操作已经完成之后接收到高速缓存读取命令时，在步骤S1313，存储器装置可以在放电操作已经完成之后将存储在主锁存器中的数据传输到高速缓存锁存器。在这种情况下，由于高速缓存读取操作与传统高速缓存读取操作相同，因此不能缩短整个读取操作中消耗的时间。
另外，当数据传输操作在放电操作已经完成之后尚未启动时，存储在主锁存器中的数据可以在接收到高速缓存读取命令之后被传输到高速缓存锁存器。也就是说，尽管存储在主锁存器中的数据应该在已经执行了放电操作之后被传输到高速缓存锁存器，但是当所存储数据的传输尚未启动时，存储器装置可以在接收到高速缓存读取命令之后启动数据传输操作。
图14是例示了根据本公开的一个实施方式的存储器装置的操作的流程图。
参照图14，在步骤S1401，存储器装置(例如，图1的存储器装置100)可以将存储在主锁存器中的数据传输到高速缓存锁存器。参照图13，与存储器装置的放电操作相关地，可以在步骤S1307、S1311和S1313中的任何一个步骤处执行将存储在主锁存器中的数据传输到高速缓存锁存器。
此后，在步骤S1403，存储器装置可以确定是否已经向高速缓存锁存器传输了主锁存器中存储的全部数据。当确定出尚未向高速缓存锁存器传输主锁存器中存储的全部数据时(在“否”的情况下)，存储器装置可以返回到步骤S1401，在步骤S1401可以向高速缓存锁存器传输主锁存器中存储的数据。
然而，当确定出已经向高速缓存锁存器传输了主锁存器中存储的全部数据时(在“是”的情况下)，在步骤S1405，存储器装置可以在改变地址之后感测下一数据。也就是说，为了执行与下一读取命令相对应的读取操作，存储器装置可以改变地址，然后执行感测操作。
此后，在步骤S1407，存储器装置可以在将基于改变后的地址感测到的数据存储在主锁存器中的同时，将存储在高速缓存锁存器中的数据输出到存储器控制器(例如，图1的存储器控制器200)。当所感测到的全部数据已经被存储在主锁存器中时，存储器装置可以返回到步骤S1401，在步骤S1401，可以向高速缓存锁存器传输主锁存器中存储的数据。
图15是例示了图1的存储器控制器的一个实施方式的图。
存储器控制器1000联接至主机和存储器装置。响应于从主机接收到的请求，存储器控制器1000可以访问存储器装置。例如，存储器控制器1000可以被配置为控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以提供存储器装置与主机之间的接口。存储器控制器1000可以运行用于控制存储器装置的固件。
参照图15，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、纠错码(ECC)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且还可以通过存储器接口1060与存储器装置通信。此外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以通过使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制储存装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以使用映射表来接收LBA并将LBA转换成PBA。通过FTL执行的地址映射方法的示例可以包括根据映射单元的各种方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010可以使从主机接收的数据随机化。例如，处理器1010可以使用随机化种子来使从主机接收的数据随机化。随机化后的数据可以作为要存储的数据被提供给存储器装置，并且可以被编程在存储器单元阵列中。
处理器1010可以运行软件或固件以执行随机化操作或去随机化操作。
在实施方式中，处理器1010可以运行软件或固件以执行随机化操作和去随机化操作。
存储器缓冲器1020可以用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行纠错。ECC电路1030可以基于要通过存储器接口1060写入到存储器装置的数据执行纠错码(ECC)编码。经ECC编码的数据可以通过存储器接口1060传输到存储器装置。ECC电路1030可以基于通过存储器接口1060从存储器装置接收的数据来执行ECC解码。在示例中，ECC电路1030可以作为存储器接口1060的组件而被包括。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用诸如如下各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过通道向/从存储器装置发送/接收命令、地址和数据。
在实施方式中，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路1050。
在实施方式中，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从存储器控制器1000中所设置的非易失性存储器装置(例如，ROM)加载代码。在实施方式中，处理器1010可以通过存储器接口1060从存储器装置加载代码。
在实施方式中，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000中传输数据，并且控制总线可以被配置为在存储器控制器1000中传输诸如命令或地址之类的控制信息。数据总线和控制总线可以彼此隔离开，并且可以既不彼此干扰，也不彼此影响。数据总线可以联接至主机接口1040、缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可以联接至主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图16是例示了应用根据本公开的一个实施方式的储存装置的存储卡系统的框图。
参照图16，存储卡系统2000可以包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100联接至存储器装置2200。存储器控制器2100可以访问存储器装置2200。例如，存储器控制器2100可以控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以提供存储器装置2200和主机之间的接口。存储器控制器2100可以运行用于控制存储器装置2200的固件。存储器装置2200可以按照与以上参照图2描述的存储器装置(例如，图2的100)相同的方式实现。
在实施方式中，存储器控制器2100可以包括诸如RAM、处理器、主机接口、存储器接口和ECC电路之类的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以基于特定的通信协议与外部装置(例如，主机)通信。在实施方式中，存储器控制器2100可以通过诸如如下各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和快速非易失性存储器(NVMe)协议。在实施方式中，连接器2300可以根据上述各种通信协议中的至少一种来定义。
在实施方式中，存储器装置2200可以被实现为诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)、自旋力矩磁性RAM(STT-MRAM)之类的各种非易失性存储器装置中的任何一种。
在实施方式中，在高速缓存读取操作期间，存储器装置2200可以同时执行放电操作和向高速缓存锁存器传输主锁存器中存储的数据的数据传输操作。这里，存储器装置2200可以基于是否已经从存储器控制器2100接收到作为高速缓存读取命令的命令31h(“CMD 31h”)来确定是否执行数据传输操作。
当确定出在执行放电操作之前存储器装置2200已经从存储器控制器2100接收到命令31h(“CMD 31h”)时，存储器装置2200可以同时执行放电操作和数据传输操作。此外，当确定出在放电操作期间存储器装置2200已经从存储器控制器2100接收到命令31h(“CMD31h”)时，存储器装置2200可以在接收到命令31h(“CMD 31h”)的时间点执行数据传输操作。
因此，通过将放电操作与从主锁存器向高速缓存锁存器的数据传输操作交叠，可以缩短整个读取操作中所消耗的时间。
存储器控制器2100和存储器装置2200可以集成在单个半导体装置中以配置存储卡。例如，存储器控制器2100和存储器装置2200可以集成到单个半导体装置中，以配置诸如PC卡(个人计算机存储卡国际协会：PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)之类的存储卡。
图17是例示了应用根据本公开的一个实施方式的储存装置的固态驱动器(SSD)系统的示例的框图。
参照图17，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电力PWR。SSD 3200可以包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。
在实施方式中，SSD控制器3210可以执行以上参照图1描述的存储器控制器(例如，图1的200)的功能。
SSD控制器3210可以响应于从主机3100接收到的信号SIG而控制多个闪存3221至322n。在实施方式中，信号SIG可以是基于主机3100和SSD 3200的接口的信号。例如，信号SIG可以是通过诸如以下各种接口中的至少一种定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和快速非易失性存储器(NVMe)接口。
在实施方式中，当多个闪存3221至322n执行高速缓存读取操作时，SSD控制器3210可以同时执行向高速缓存锁存器传输主锁存器中存储的数据的数据传输操作和放电操作。这里，多个闪存3221至322n可以基于是否已经从SSD控制器3210接收到作为高速缓存读取命令的命令31h(“CMD 31h”)来确定是否执行数据传输操作。
当多个闪存3221至322n在放电操作执行之前已经从SSD控制器3210接收到命令31h(“CMD 31h”)时，多个闪存3221至322n可以同时执行放电操作和数据传输操作。另外，当多个闪存3221至322n在放电操作期间从SSD控制器3210接收到命令31h(“CMD 31h”)时，多个闪存3221至322n可以在接收到命令“31h”的时间点执行数据传输操作。
因此，通过将放电操作与从主锁存器到高速缓存锁存器的数据传输操作交叠，可以缩短整个读取操作中所消耗的时间。
辅助电源3230可以通过电源连接器3002联接至主机3100。辅助电源3230可以从主机3100被提供电力PWR并且可以被充电。当来自主机3100的电力供应不能平稳地执行时，辅助电源3230可以为SSD 3200供电。在实施方式中，辅助电源3230可以位于SSD 3200内部或位于SSD 3200外部。例如，辅助电源3230可以设置在主板中并且可以向SSD 3200提供辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收到的数据或从多个闪存3221至322n接收到的数据，或者可以临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM之类的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM之类的非易失性存储器。
图18是例示了应用根据本公开的一个实施方式的储存装置的用户系统的框图。
参照图18，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、储存模块4400和用户接口4500。
应用处理器4100可以运行用户系统4000中包括的组件、操作系统(OS)或用户程序。在实施方式中，应用处理器4100可以包括用于控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以设置为片上系统(SoC)。
在实施方式中，当储存模块4400执行高速缓存读取操作时，应用处理器4100可以将向高速缓存锁存器传输主锁存器中存储的数据的数据传输操作和放电操作同时执行。在此，储存模块4400可以基于是否已经从应用处理器4100接收到作为高速缓存读取命令的命令31h(“CMD 31h”)来确定是否执行数据传输操作。
当储存模块4400在放电操作执行之前已经从应用处理器4100接收到命令31h(“CMD 31h”)时，储存模块4400可以同时执行放电操作和数据传输操作。此外，当储存模块4400在放电操作期间从应用处理器4100接收到命令31h(“CMD 31h”)时，储存模块4400可以在接收到命令31h(“CMD 31h”)的时间点执行数据传输操作。
因此，通过将放电操作与从主锁存器到高速缓存锁存器的数据传输操作交叠，可以缩短整个读取操作中所消耗的时间。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3SDRAM之类的易失性RAM，或者诸如PRAM、ReRAM、MRAM和FRAM之类的非易失性RAM。在实施方式中，应用处理器4100和存储器模块4200可以基于封装体叠层(POP)而封装，然后可以设置为单个半导体封装件。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信之类的无线通信。在实施方式中，网络模块4300可以被包括在应用处理器4100中。
储存模块4400可以存储数据。例如，储存模块4400可以存储从应用处理器4100接收的数据。另选地，储存模块4400可以向应用处理器4100发送储存模块4400中存储的数据。在实施方式中，储存模块4400可以被实现为诸如具有三维(3D)结构的NAND闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存之类的非易失性半导体存储器装置。在实施方式中，储存模块4400可以设置为诸如用户系统4000的外部驱动器或存储卡之类的可移动储存介质(即，可移动驱动器)。
在实施方式中，储存模块4400可以包括多个非易失性存储器装置，每个非易失性存储器装置可以按照与以上参照图2和图3描述的存储器装置相同的方式操作。储存模块4400可以按照与以上参照图1描述的储存装置50相同的方式操作。
用户接口4500可以包括向应用处理器4100输入数据或指示或者向外部装置输出数据的接口。在实施方式中，用户接口4500可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置之类的用户输入接口。用户接口4500可以进一步包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器之类的用户输出接口。
根据本公开，当在存储器单元阵列中存储的数据已经被存储在主锁存器中之后在放电操作之前接收到下一高速缓存读取命令时，可以同时执行放电操作和数据传输操作。
尽管已经出于示例性目的描述了各种实施方式，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变型和修改。
相关申请的交叉引用
本申请要求于2019年12月2日提交的韩国专利申请No.10-2019-0158488的优先权，该韩国专利申请的全部内容通过引用合并于本文中。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储器单元；
页缓冲器，该页缓冲器通过相应的位线联接至所述存储器单元阵列；以及
控制逻辑，该控制逻辑被配置为进行控制，使得在读取操作期间，存储在所述存储器单元阵列中的数据被感测并被存储在所述页缓冲器中，并且存储在所述页缓冲器中的数据被输出到外部装置，
其中，所述控制逻辑响应于从所述外部装置接收到的读取命令而控制在感测数据之后要执行放电操作的时间点以及要执行每个所述页缓冲器中所包括的锁存器之间的数据传输操作的时间点。
2.根据权利要求1所述的存储器装置，其中，所述控制逻辑进行控制，使得所感测到的数据被存储在主锁存器中，所述主锁存器被包括每个所述页缓冲器中所包括的锁存器当中，并且使得存储在所述主锁存器中的数据被传输到高速缓存锁存器，然后使存储在所述高速缓存锁存器中的数据被输出到所述外部装置。
3.根据权利要求2所述的存储器装置，其中，当从所述外部装置接收到的所述读取命令是高速缓存读取命令时，所述控制逻辑响应于所述高速缓存读取命令而控制要执行所述放电操作和所述数据传输操作的时间点。
4.根据权利要求3所述的存储器装置，其中，当在所述放电操作之前接收到所述高速缓存读取命令时，所述控制逻辑控制所述时间点，使得所述放电操作和所述数据传输操作同时执行。
5.根据权利要求3所述的存储器装置，其中，当在所述放电操作期间接收到所述高速缓存读取命令时，所述控制逻辑控制所述时间点，使得在接收到所述高速缓存读取命令之后执行所述数据传输操作。
6.根据权利要求3所述的存储器装置，其中，当在所述放电操作完成之后接收到所述高速缓存读取命令时，所述控制逻辑控制所述时间点，使得在所述放电操作已经完成之后或者在已经接收到所述高速缓存读取命令之后执行所述数据传输操作。
7.根据权利要求6所述的存储器装置，其中，当所述数据传输操作在所述放电操作完成之后尚未启动时，所述控制逻辑控制所述时间点，使得在接收到所述高速缓存读取命令之后执行所述数据传输操作。
8.根据权利要求3所述的存储器装置，该存储器装置还包括：
只读存储器，该只读存储器被配置为存储用于对所述存储器装置执行操作的代码；以及
代码执行器，该代码执行器被配置为执行从所述只读存储器输出的代码并基于所执行的代码生成信号。
9.根据权利要求8所述的存储器装置，其中，所述只读存储器还被配置为：当接收到所述高速缓存读取命令的解码信号时，输出用于执行与所述高速缓存读取命令相对应的高速缓存读取操作的高速缓存读取代码。
10.根据权利要求9所述的存储器装置，其中，所述只读存储器还被配置为：当接收到指示所述放电操作已经完成的信号时，输出用于将存储在所述主锁存器中的数据传输到所述高速缓存锁存器的数据传输代码。
11.根据权利要求10所述的存储器装置，其中，所述代码执行器通过当在执行所述数据传输代码之前执行所述高速缓存读取代码时，将用于启动所述数据传输操作的数据传输信号和在已经执行了所述高速缓存读取代码之后的用于启动所述高速缓存读取操作的高速缓存读取信号一起输出，来执行所述代码。
12.根据权利要求10所述的存储器装置，其中，所述代码执行器通过当在已经执行了所述数据传输代码之后执行所述高速缓存读取代码时，与用于启动所述高速缓存读取操作的高速缓存读取信号无关地，在执行所述数据传输代码的情况下输出用于启动所述数据传输操作的数据传输信号，来执行所述代码。
13.一种操作存储器装置的方法，所述存储器装置包括具有多个存储器单元的存储器单元阵列和通过相应的位线联接至所述存储器单元阵列的页缓冲器，该方法包括以下步骤：
当所述存储器装置执行高速缓存读取操作时，感测所述存储器单元阵列中存储的数据，并将所感测到的数据存储在主锁存器中，所述页缓冲器分别包括所述主锁存器和高速缓存锁存器；
在所感测到的数据全部已经存储在所述主锁存器中之后，确定是否已经从外部装置接收到高速缓存读取命令；以及
基于是否已经接收到所述高速缓存读取命令，确定在感测所述数据之后要执行放电操作的时间点以及要执行数据传输操作的时间点，所述数据传输操作为将存储在所述主锁存器中的数据传输到所述高速缓存锁存器的操作。
14.根据权利要求13所述的方法，其中，确定所述时间点的步骤包括以下步骤：当在所述放电操作之前接收到所述高速缓存读取命令时，确定所述放电操作和所述数据传输操作将被同时执行。
15.根据权利要求13所述的方法，其中，确定所述时间点的步骤包括以下步骤：当在所述放电操作期间接收到所述高速缓存读取命令时，确定要在接收到所述高速缓存读取命令之后执行所述数据传输操作。
16.根据权利要求13所述的方法，其中，确定所述时间点的步骤包括以下步骤：当在所述放电操作完成之后接收到所述高速缓存读取命令时，确定要在完成所述放电操作之后或者在接收到所述高速缓存读取命令之后执行所述数据传输操作。
17.根据权利要求16所述的方法，其中，确定所述时间点的步骤包括以下步骤：当在所述放电操作完成之后尚未启动所述数据传输操作时，确定要在接收到所述高速缓存读取命令之后执行所述数据传输操作。
18.根据权利要求13所述的方法，其中，确定所述时间点的步骤包括以下步骤：
基于操作完成信号或从所述外部装置接收到的命令的解码信号而输出代码；以及
基于所输出的代码，输出用于确定要执行所述数据传输操作的时间点的信号。
19.根据权利要求18所述的方法，其中，输出所述代码的步骤包括以下步骤：当接收到所述高速缓存读取命令的解码信号时，输出高速缓存读取代码，所述高速缓存读取代码用于执行与所述高速缓存读取命令相对应的高速缓存读取操作。
20.一种存储器装置，该存储器装置包括：
存储器单元阵列；
外围电路，该外围电路用于在高速缓存读取操作期间使所述存储器单元阵列放电；
主锁存器，该主锁存器用于锁存从所述存储器单元阵列感测的读取数据；
高速缓存锁存器，该高速缓存锁存器用于锁存从所述主锁存器传输的读取数据以将所述读取数据输出到外部；以及
控制逻辑，该控制逻辑用于响应于在所述放电之前或期间提供的高速缓存读取命令，在所述放电期间将所述读取数据从所述主锁存器传输到所述高速缓存锁存器。
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