CN107230499A - 非易失性存储器装置及其编程验证操作的方法 - Google Patents

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Abstract

公开一种非易失性存储器装置及其编程验证操作的方法。所述非易失性存储器装置可包括：单元阵列、第一页缓冲器以及第二页缓冲器。第一页缓冲器可连接到单元阵列的第一存储器单元，并且可存储在编程验证操作期间通过感测第一存储器单元的编程操作是否完成而生成的第一感测数据。第二页缓冲器可连接到单元阵列的第二存储器单元。在编程验证操作期间，第二页缓冲器可基于通过感测第二存储器单元的编程操作是否完成而生成的第二感测数据来生成并存储第一验证数据，可从第一页缓冲器接收第一感测数据，并且可存储通过累积第一感测数据和第一验证数据而生成的第二验证数据。

Description

非易失性存储器装置及其编程验证操作的方法
本申请要求于2016年3月23日提交的第10-2016-0034795号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用合并于此。
技术领域
本公开涉及半导体存储器装置，更具体地讲，涉及包括页缓冲器的非易失性存储器装置及用于验证非易失性存储器装置的编程操作的方法。
背景技术
半导体存储器装置是一种根据主机装置(诸如，计算机、智能电话和智能板)的控制来存储数据的装置。半导体存储器装置包括在存储器装置(诸如，固态驱动器(SSD)和存储卡，特别是非易失性存储器装置)中存储数据的装置。
非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
随着半导体制造技术的进步，越来越需要高容量的非易失性存储器装置。可通过增加非易失性存储器装置的存储器单元的数量或者增加在非易失性存储器装置的单个存储器单元中存储的比特的数量，来实现非易失性存储器装置的高容量。具体地讲，当存储在单个存储器单元中的比特的数量增加时，相同大小的半导体存储器的存储容量成倍增加。然而，存储多个比特的存储器单元在制造工艺期间比存储单个比特的存储器单元具有更高的失败率。
发明内容
本公开的实施例提供一种在编程验证操作期间内部处理并输出存储器单元的数据的非易失性存储器装置以及非易失性存储器装置的编程验证方法。
根据本公开的示例实施例的非易失性存储器装置可包括：单元阵列、第一页缓冲器以及第二页缓冲器。第一页缓冲器可连接到单元阵列的第一存储器单元，并且可存储在编程验证操作期间通过感测第一存储器单元的编程操作是否完成而生成的第一感测数据。第二页缓冲器可连接到单元阵列的第二存储器单元。在编程验证操作期间，第二页缓冲器可基于通过感测第二存储器单元的编程操作是否完成而生成的第二感测数据来生成并存储第一验证数据，可从第一页缓冲器接收第一感测数据，并且可存储通过累积第一感测数据和第一验证数据而生成的第二验证数据。
根据本公开的示例实施例的非易失性存储器的编程验证操作可包括：根据编程验证操作将从不同的存储器单元感测的第一感测数据和第二感测数据分别存储在第一页缓冲器和第二页缓冲器中，从第一页缓冲器中的第一感测数据生成第一验证数据，将第二感测数据从第二页缓冲器传输到第一页缓冲器，通过累积传输的第二感测数据和第一验证数据在第一页缓冲器中生成第二验证数据。
根据本公开的示例实施例，由非易失性存储器装置(NVM)的页缓冲器电路执行的方法可在单个编程验证操作期间检测由页缓冲器电路读取的NVM的存储器单元内的错误。所述方法可包括在第一数据值与第二数据值之间执行第一二进制逻辑运算，其中，在编程验证操作期间通过页缓冲器电路的第一页缓冲器从第一存储器单元感测第一数据值，在编程验证操作期间通过页缓冲器电路的第二页缓冲器从第二存储器单元感测第二数据值。基于第一二进制逻辑运算的结果和第二数据值来确定在第一存储器单元和第二存储器单元中存在的编程错误的数量。
附图说明
图1是根据本公开的示例实施例的非易失性存储器装置的框图；
图2是图1中的页缓冲器电路的电路图；
图3是概述根据本公开的示例实施例的编程验证方法的流程图；
图4是图2中的页缓冲器电路的框图；
图5是示出图4中的页缓冲器的数据转储(data dumping)操作的电路图；
图6是示出图4中的页缓冲器的或操作的电路图；
图7示出用于处理图4中的页缓冲器的感测数据的方法；
图8是示出在图4中的页缓冲器之间的数据传输操作的电路图；
图9是示出在图8中的数据传输操作期间控制信号的变化的时序图；
图10示出用于累积和处理图4中的页缓冲器的感测数据的方法；
图11是概述根据本公开的另一示例实施例的编程验证方法的流程图；
图12是根据本公开的另一示例实施例的页缓冲器电路的框图；
图13是应用了根据本公开的示例实施例的非易失性存储器装置的非易失性存储器模块的框图；
图14是应用了根据本公开的示例实施例的非易失性存储器模块的用户系统的框图。
具体实施方式
下面，将更全面地描述本公开的示例实施例，以使本领域的技术人员能够容易地理解本公开。
图1是根据本公开的示例实施例的非易失性存储器装置100的框图。如图所示，非易失性存储器装置100可包括存储器单元阵列110、地址解码器120、控制逻辑和电压生成器130、页缓冲器电路140以及输入/输出(I/O)电路150。
存储器单元阵列110可包括多个存储器块。每一个存储器块的存储器单元MC可形成二维结构。另外，每一个存储器块的存储器单元MC可被垂直地堆叠在基板上以形成三维结构。每一个存储器块可包括多个单元串，每一个单元串可包括多个存储器单元MC。多个存储器单元MC可分别连接到多个字线WL。每一个存储器单元MC可被设置为存储一个比特数据的单级单元(SLC)或者存储至少两个比特数据的多级单元(MLC)。例如，多个存储器块可包括多个子块。另外，多个存储器块可包括多个页。
在本公开的示例实施例中，提供三维(3D)存储器阵列。3D存储器阵列单片地形成在具有设置于硅基板上方的有源区的存储器单元阵列的一个或多个物理级以及与那些存储器单元的操作相关联的电路中，其中，此相关联的电路是在该基底上方或在该基底内部。术语“单片”表示阵列的每一个级的层直接沉积在阵列的每一个下面级的层上。
在本公开的示例实施例中，3D存储器阵列包括被垂直定向以使至少一个存储器单元位于另一存储器单元上方的垂直NAND串。至少一个存储器单元可包括电荷撷取层。每一个垂直NAND串可包括位于存储器单元之上的至少一个选择晶体管，至少一个选择晶体管具有与存储器单元的结构相同的结构并且与存储器单元单片地形成。
通过引用将以下专利文献合并于此：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利和第2011/0233648号美国专利公开，所述专利文献描述了用于三维存储器阵列的合适的配置，其中，三维存储器阵列被配置为多个级，级之间共享字线和/或位线。
地址解码器120可通过多个字线WL、串选择线SSL和地选择线GSL连接到存储器单元阵列110。地址解码器120可从外部装置(例如，存储器控制器、主机、应用处理器(AP)等)接收地址ADDR并且对接收的地址ADDR进行解码以选择至少一条字线WL。地址解码器120可控制每一条字线WL的电压以对选择的字线WL执行读或写操作。
控制逻辑和电压生成器130可从外部装置接收命令CMD和控制信号CTRL，并且响应于接收的信号来控制地址解码器120、页缓冲器电路140和I/O电路150。例如，控制逻辑和电压生成器130可响应于命令CMD和控制信号CTRL，来控制地址解码器120、页缓冲器电路140和I/O电路150，使得数据DATA被写入存储器单元阵列110。可选地，控制逻辑和电压生成器130可响应于命令CMD和控制信号CTRL来控制地址解码器120、页缓冲器电路140和I/O电路150，使得存储在存储器单元阵列110中的数据DATA被输出。可选地，控制逻辑和电压生成器130可响应于命令CMD和控制信号CTRL来控制地址解码器120、页缓冲器电路140和I/O电路150，使得存储器单元阵列110的一部分被擦除。
控制逻辑和电压生成器130可生成操作非易失性存储器装置100所需的各种电压。例如，控制逻辑和电压生成器130可生成各种电压(诸如，多个读取电压、多个验证电压、多个编程电压、多个通过电压和多个擦除电压)并且向地址解码器120提供生成的电压。
页缓冲器电路140可通过多条位线BL连接到存储器单元阵列110。页缓冲器电路140可临时存储从存储器单元阵列110读取的数据DATA，并且可临时存储将被写入存储器单元阵列110的数据DATA。例如，页缓冲器电路140可包括多个锁存电路。锁存电路可临时存储数据DATA。稍后将参照图2来描述页缓冲器电路140的配置。
I/O电路150可根据控制逻辑和电压生成器130的控制从外部装置接收数据DATA并且将接收的数据DATA发送到页缓冲器电路140。可选地，I/O电路150可根据控制逻辑和电压生成器130的控制将从页缓冲器电路140接收的数据DATA发送到外部装置。
例如，将被编程到存储器单元阵列110中的数据DATA可在非易失性存储器装置100的编程操作期间被临时存储在页缓冲器电路140。非易失性存储器装置100可执行多个编程循环以将存储在页缓冲器电路140中的数据DATA编程到存储器单元阵列110中。每一个编程循环可包括用于施加编程脉冲的编程步骤和用于施加验证电压的验证步骤。
例如，非易失性存储器装置100可基于存储在页缓冲器电路140中的数据DATA来确定多个存储器单元MC的编程状态(或阈值电压分布)。例如，非易失性存储器装置100可根据预定的比特顺序来确定多个存储器单元MC的目标编程状态(或目标阈值电压分布)。非易失性存储器装置100可执行多个编程循环使得每一个存储器单元MC具有目标编程状态。
例如，非易失性存储装置100可基于存储在页缓冲器电路140中的数据DATA来检测特定参考单元的存储器单元是否失败。例如，参考单元的数量可等于I/O电路150的输入/输出垫的数量。即，当I/O电路150经由10个输入/输出垫与外部实体交换数据时，上面提及的参考单元可以是10的单元。页缓冲器电路140累积并输出连接的存储器单元MC是否失败。因此，页缓冲器电路140可减少存储器单元阵列110的编程验证时间。下面将详细地描述页缓冲器电路140的配置和操作。
图2是图1中的页缓冲器电路140的电路图。页缓冲器电路140可连接到单独的块。以下，将首先描述存储器块中的单个块BLKa的配置和操作以描述页缓冲器电路140的连接。
存储器块BLKa可包括多个串SR。多个串SR可分别连接到多条位线BL1至BLn。每一个串SR可包括地选择晶体管GST、存储器单元MC和串选择晶体管SST。可选地，虽然在图中未示出，但是当存储器单元阵列110具有三维结构时，每条位线BL可连接到多个串SR，其中，所述多个串SR连接到不同的串选择线SSL。地选择晶体管GST由接地选择线GSL控制，串选择晶体管SSL由串选择线SSL控制。
每一个串SR的地选择晶体管GST可连接在存储器单元MC与共源极线CSL之间。串SR的地选择晶体管GST可共同地连接到共源极线CSL。
每一个串SR的串选择晶体管SST可连接在存储器单元MC与位线BL之间。串SR的串选择晶体管SST可分别连接到位线BL1至BLn。
在每一个串SR中，在地选择晶体管GST与串选择晶体管SST之间设置多个存储器单元MC。在每一个串SR中，多个存储器单元MC可串联连接。
在每一个串SR中，布置在相同行的存储器单元MC可共同地连接到单条字线。串SR的存储器单元MC可连接到多个字线WL1至WLm。
可以以字线WL为单位执行存储器单元MC的编程操作和读取操作。共同地连接到单条字线WL的存储器单元MC可被同时编程或读取，其可被定义为单页。可以以存储器块为单位执行存储器单元MC的擦除操作。单个块的存储器单元MC可被同时擦除。例如，可以以子块为单位执行存储器单元MC的擦除操作。例如，可执行存储器单元MC的擦除操作以同时擦除单个子块的存储器单元MC。
如图2所示，页缓冲器电路140连接到划分为n条位线的参考单元的存储器块BLKa。例如，在存储器块BLKa中，连接到第一字线WL1的n个存储器单元MC可构成单个参考单元。如上所述，参考单元的数量可以等于I/O电路150的输入/输出垫的数量。在这种情况下，存储器块BLKa可包括划分为单个参考单元的多组第一位线BL1至第n位线BLn。页缓冲器电路140可被划分为连接到存储器块BLKa的参考单元。因此，当单个存储器块BLKa被划分为十个参考单元时，存储器块BLKa可被连接到划分为10个参考单元的页缓冲器电路140。
以下，将描述页缓冲器电路140的配置和操作。页缓冲器电路140可包括多个页缓冲器PB1至PBn。
页缓冲器PB1至PBn可分别连接到位线BL1至BLn。例如，页缓冲器PB1至PBn中的每一个页缓冲器可临时存储从存储器单元阵列110中读取的数据DATA或者可临时存储将被写入存储器单元阵列110中的数据DATA。例如，页缓冲器PB1至PBn中的每一个页缓冲器可包括多个锁存器。锁存器可临时存储数据DATA。
在编程操作期间，页缓冲器PB1至PBn中的每一个页缓冲器验证在连接的单元串SR的存储器单元MC中的选择的存储器单元MC的编程操作是否完成。页缓冲器PB1至PBn可通过验证操作验证参考单元中的单元串的失败。
失败可被定义为输出不是编程的数据的数据的情况。例如，在逻辑‘1’被预先存储在存储器单元MC中之后，从选择的存储器单元MC输出的数据是逻辑‘0’的情况下，该情况为失败状态。稍后将参照图4至图6和图8来描述页缓冲器PB1至PBn的配置和操作。
图2示出可通过上述编程验证操作检测出的单元串SR的三种类型的失败。
例如，可在连接到第一字线WL1的存储器单元MC中发生失败(情况1)。可选地，可在连接到第三字线WL3的存储器单元MC之中的两个相邻的存储器单元中连续地发生失败(情况2)。可选地，可在连接到第m字线WLm的两个不连续(例如，不相邻的)存储器单元中发生失败(情况3)。上面三种类型的失败仅是示例性的，并且可能发生各种类型的失败。例如，可发生情况2和情况3的组合引起的失败或者可在两个或更多个存储器单元MC中发生失败。页缓冲器电路140可在参考单元中检测上述失败类型。
目前，已经描述了页缓冲器电路140的配置。现在，下面将参照图3来描述页缓冲器电路140的操作。
图3是概述根据本公开的示例实施例的编程验证方法的流程图。参照图3，页缓冲器电路140可累积关于参考单元是否失败的数据并且输出累积的数据作为一个数据项。将参照图2来描述图3。
在S110中，页缓冲器电路140按参考单元从存储器块BLKa读取编程的数据。例如，页缓冲器电路140的页缓冲器PB1至PBn中的每一个页缓冲器读取连接到第一字线WL1的存储器单元MC的数据，并且感测在页缓冲器PB1至PBn中的每一个页缓冲器的感测锁存器SL中的读取的数据以生成感测数据。
例如，存储在单元阵列110中的数据可以是包括多个逻辑‘1’或‘0’的规律模式。可选地，存储在单元阵列110中的数据可以是重复逻辑‘1’和逻辑‘0’的模式。可选地，存储在单元阵列110中的数据可包括各种模式。为了说明的目的，将假设逻辑‘1’的数据被编程到整个存储器单元阵列110中。因此，从存储器单元MC读取逻辑‘1’的情况为“通过”，而从存储器单元MC读取逻辑‘0’的情况为“失败”。
在S120中，第一页缓冲器PB1处理数据以检测存储器单元MC是否失败。首先，第一页缓冲器PB1处理数据以检测连接到第一字线WL1和第一位线BL1的存储器单元MC的失败。然后，第一页缓冲器PB1处理在S140中从下一页缓冲器发送的感测数据，目的是检测连接到第一字线WL1和第二位线BL2的存储器单元MC的失败。稍后将参照图4至图7详细地描述S120。
在S130中，第一页缓冲器PB1确定处理的数据是否为最后页缓冲器的感测数据。返回图2，页缓冲器电路140的最后页缓冲器可以是第n页缓冲器PBn。当处理的数据不是最后页缓冲器的感测数据(图3中的“否”结果)时，流程进行到S140。当处理的数据是最后页缓冲器的感测数据(图3中的“是”结果)时，流程进行到S150。
在S140中，下一页缓冲器向第一页缓冲器PB1提供感测数据。即，第一页缓冲器PB1顺序地接收并累积第二页缓冲器PB2至第n页缓冲器PBn的感测数据以处理所述数据(S120)。结果，在第一页缓冲器PB1中处理的数据是包括关于连接到第一字线WL1的多个存储器单元MC是否失败的累积的数据的信息。
在S150中，第一页缓冲器PB1输出处理的数据。因此，非易失性存储器装置100可按参考单元提供指示存储器单元MC是否失败的信息，而不是输出并处理所有存储器单元MC的数据。
然后，页缓冲器电路140可顺序地读取连接到第二字线WL2至第m字线WLm的多个存储器单元MC的数据，并且对字线WL2至字线WLm中的每一个字线的每一个存储器单元MC重复执行S110至S150，以执行存储器单元阵列110的编程验证操作。
图4是图2中的页缓冲器电路140的框图。如图所示，页缓冲器电路140可包括多个页缓冲器PB1至PBn。
在页缓冲器电路140中包括的页缓冲器PB1至PBn共享验证信号线WOR1和数据线DATA1。页缓冲器电路140通过验证信号线WOR1在页缓冲器PB1至PBn之间执行数据传输。
页缓冲器PB1至PBn中的每一个页缓冲器可包括位线控制器BL_CON、感测锁存器SL、多个数据锁存器DL_M、DL_L和DL_F以及高速缓存锁存器CL。将通过使用第一页缓冲器PB1作为示例来描述页缓冲器PB1至PBn的配置和操作。然而，第一页缓冲器PB1的配置和操作可被应用于第二页缓冲器PB2至第n页缓冲器PBn，并且在下面的第一页缓冲器的描述中应用的下标“a”可针对第二页缓冲器PB2改变为“b”，针对第三页缓冲器PB3改变为“c”等。
位线控制器BL_CONa连接在感测节点SOa与第一位线BL1之间。位线控制器BL_CONa连接到验证信号线WOR1。位线控制器BL_CONa与第二页缓冲器PB2的位线控制器BL_CONb至第n页缓冲器PBn的位线控制器BL_CONn共享验证信号线WOR1。位线控制器BL_CONa可对第一位线BL1预充电。可在非易失性存储器装置100的读取、编程或验证操作期间执行位线预充电操作。例如，位线控制器BL_CONa可被包括在控制逻辑和电压生成器130中。
感测锁存器SLa连接到感测节点SOa。感测锁存器SLa感测通过第一位线BL1形成的感测节点SOa的电压。感测锁存器SLa与多个数据锁存器DL_Ma、DL_La和DL_Fa一起执行转储操作。稍后将参照图5来详细地描述转储操作。
数据锁存器DL_Ma、DL_La和DL_Fa连接到感测节点SOa。数据锁存器DL_Ma、DL_La和DL_Fa可在数据锁存器DL_Ma、DL_La和DL_Fa、高速缓存锁存器CLa或者数据锁存器DL_Ma、DL_La和DL_Fa之间执行转储操作。参照图4，数据锁存器DL_Ma、DL_La和DL_Fa包括三个锁存器。然而，本公开的示例实施例不受限于此。
高速缓存锁存器CLa连接到感测节点SOa。高速缓存锁存器CLa可与数据锁存器DL_Ma、DL_La和DL_Fa一起执行转储操作。高速缓存锁存器CLa可将转储的数据输出到外部实体。另外，高速缓存锁存器CLa可从外部实体接收用于编程操作的数据。高速缓存锁存器CLa可将接收的数据顺序地发送到数据锁存器DL_Ma、DL_La和DL_Fa。
在编程验证操作期间，第一页缓冲器PB1操作如下。当验证电压Vfy被施加到选择的存储器单元MC的栅极时，第一页缓冲器PB1感测选择的存储器单元MC针对验证电压Vfy是导通(ON)单元还是截止(OFF)单元，并且将感测的结果存储在感测锁存器SLa中。在这种情况下，数据锁存器DL_Ma、DL_La和DL_Fa保持在初始值逻辑‘1’。
感测锁存器SLa通过转储操作将感测的数据发送到F锁存器DL_Fa。然后，F锁存器DL_Fa的存储的数据和L锁存器DL_La的存储的数据通过转储操作被同时发送到M锁存器DL_Ma。因此，M锁存器DL_Ma中存储的数据是使用F锁存器DL_Fa的存储的数据和L锁存器DL_La的存储的数据的逻辑或结果。为了实现该逻辑或结果，F锁存器DL_Fa和L锁存器DL_La中的每一个锁存器的条形数据(即，反转数据)进行逻辑与，并且逻辑与结果的相反的数据(即，反转数据)被存储在F锁存器DL_Fa中。这稍后将参照图6进行描述。然后，F锁存器DL_Fa通过转储操作将存储的数据发送到L锁存器DL_La。
然后，感测锁存器SLa从第二页缓冲器PB2的感测锁存器SLb接收下一单元的感测数据。第一页缓冲器PB1重复上述操作来在M锁存器DL_Ma和L锁存器DL_La中累积重复的结果。最后，第一页缓冲器PB1重复上述操作直到第一页缓冲器PB1至第n页缓冲器PBn的感测数据的累积完成为止。
在L锁存器DL_La中的最终存储的数据指示是否连接到第一字线WL1的存储器单元MC中的至少一个存储器单元失败。在M锁存器DL_Ma中的最终存储的数据指示是否连接到第一字线WL1的存储器单元MC中的至少两个存储器单元失败。这稍后将参照图7和图10进行描述。结果，L锁存器DL_La和M锁存器DL_Ma的累积的存储的数据指示是否连接到第一字线WL1的存储器单元MC失败。因此，当验证存储器块BLKa的参考单元的编程操作时，页缓冲器电路140不输出来自页缓冲器PB1至页缓冲器PBn的所有数据，而是仅输出存储在L锁存器DL_La和M锁存器DL_Ma中的结果。
下面将参照图5来描述上述转储操作。稍后将参照图6来描述上述逻辑或操作。稍后将参照图8和图9来描述上述页缓冲器PB1至页缓冲器PBn的感测数据传输。
页缓冲器PB2中的感测节点SOb与页缓冲器PB1中的感测节点SOa类似。页缓冲器PB2内的锁存器DL_Mb、DL_Lb、DL_Fb和CLb与页缓冲器PB1内的锁存器DL_Ma、DL_La、DL_Fa和CLa操作类似。
图5是示出图4中的页缓冲器的数据转储操作的电路图。参照图5，第一页缓冲器PB1的感测锁存器SLa可将数据转储到F锁存器DL_Fa。F锁存器DL_Fa可将数据转储到L锁存器DL_La。
在描述转储操作之前，将描述从第一位线BL1形成感测节点SOa的过程。在施加验证电压Vfy的编程验证操作期间，第一页缓冲器PB1对位线BL1进行预充电以检测选择的存储器单元MC的导通/截止状态。在这一点上，可通过负载晶体管MP1和位线控制器BL_CONa来对第一位线BL1进行预充电。感测节点SOa被提供有第一位线BL1的形成结果，所述形成结果根据选择的存储器单元MC是导通还是截止而转变到不同的电压电平。
位线控制器BL_CONa响应于负载晶体管MP1的激活而对感测节点SOa进行预充电，以将位线BL1的形成结果传送到感测节点SOa。第一位线BL1通过位线控制器BL_CONa连接到感测节点SOa。因此，感测节点SOa的电压电平根据第一位线BL1的电势而变化。该操作被称为“感测节点形成(SO形成)”。响应于感测锁存信号RSET_Sa的激活，通过形成的感测节点SOa的电势来设置感测锁存器SLa的节点S。
现在，将对转储操作的过程进行描述。通过参考标号①、②、③和④来表示所述过程。激活用于对感测节点SOa进行预充电的控制信号LOADa来将感测锁存器SLa的数据转移到F锁存器DL_Fa(步骤①)。根据控制信号LOADa的激活，感测节点SOa可通过负载晶体管MP1被充电到驱动电压(VDD)电平。
根据感测锁存器SLa的数据状态，控制信号MON_Sa被激活以创建感测节点SOa(步骤②)。节点G的电压根据接地晶体管MN1是否接通(switch)而变化。F锁存器重置信号被激活以导通第二NMOS晶体管MN2(步骤③)。节点F的电压根据节点G的电压而变化。
例如，假设感测锁存器SLa的存储的数据是逻辑‘0’，则感测锁存器SLa的节点S可保持在接地电压GND。因此，由于第三NMOS晶体管MN3截止，感测节点SOa的电压电平保持在驱动电压VDD。因此，接地晶体管MN1导通并且节点G的电压电平被设置为接地电压(GND)电平。通过步骤③，节点F连接到节点G。结果，节点F的电压被设置为接地电压GND并且F锁存器DL_Fa存储逻辑‘0’。
例如，当感测锁存器SLa的存储的数据是逻辑‘1’时，感测节点SOa的电压电平通过第三NMOS晶体管MN3和第四NMOS晶体管MN4改变到接地电压(GND)电平。因此，接地晶体管MN1截止并且节点G被设置为处于浮置状态。通过步骤③，节点F连接到处于浮置状态的节点G。然而，由于节点F的电压由两个反相器维持，所以节点F的电压不变化。由于F锁存器DL_Fa的初始值为逻辑‘1’，所以F锁存器DL_Fa的存储的数据被保持在逻辑‘1’。结果，存储在感测锁存器SLa的节点S中的数据通过转储操作被传送到F锁存器DL_Fa的节点F(步骤④)。
目前，已经描述了从感测锁存器SLa到F锁存器DL_Fa的转储操作。在多个数据锁存器DL_Ma、DL_La和DL_Fa与高速缓存锁存器CLa之间的转储操作与上述转储操作相同。将作为示例简要描述从F锁存器DL_Fa到L锁存器DL_La的转储操作。
首先，通过负载晶体管MP1对感测节点SOa进行预充电。然后，通过控制信号MON_Fa形成感测节点SOa。节点G和节点L通过L锁存器重置信号RSET_La互相连接。结果，F锁存器DL_Fa的节点F中存储的数据通过转储操作被传送到L锁存器DL_La的节点L。
图6是示出图4中页缓冲器的或操作的电路图。参照图6，第一页缓冲器PB1可在对F锁存器DL_Fa的存储的数据和L锁存器DL_La的存储的数据进行逻辑或运算之后，将F锁存器DL_Fa的存储的数据和L锁存器DL_La的存储的数据存储在M锁存器DL_M中。逻辑或操作与图5中的数据转储操作类似。
现在，将对逻辑或运算的过程进行描述。通过参考标号①、②、③和④来表示所述过程。首先，用于对感测节点SOa进行预充电的控制信号LOADa被激活以将F锁存器DL_Fa的数据和L锁存器DL_La的数据进行转储(步骤①)。根据控制信号LOADa的激活，感测节点SOa可通过导通的负载晶体管MP1被充电到驱动电压(VDD)电平。
然后，根据F锁存器DL_Fa的数据状态和L锁存器DL_La的数据状态，控制信号MON_Fa和MON_La被激活以形成感测节点SOa(步骤②)。接地晶体管MN1可根据感测节点SOa的形成电平而被接通或不接通。节点G的电压可根据接地晶体管MN1是否接通而改变。然后，M锁存器重置信号RSET_Ma被激活以导通第二NMOS晶体管MN2(步骤③)。节点M的电压根据节点G的电压而变化。
例如，将假设F锁存器DL_Fa的存储的数据和L锁存器DL_La的存储的数据二者均为逻辑‘0’。在此假设下，由于第三NMOS晶体管MN3和第四NMOS晶体管MN4截止，所以感测节点SOa的电压电平被保持在驱动电压(VDD)电平。因此，接地晶体管MN1导通并且节点G的电压电平被设置为接地电压(GND)电平。然后，通过步骤③，节点M连接到节点G。结果，节点M的电压被设置为接地电压GND并且M锁存器DL_Ma存储数据‘0’。
例如，当F锁存器DL_Fa和L锁存器DL_La中的至少一个锁存器的存储的数据为逻辑‘1’时，感测节点SOa的电压电平通过第三NMOS晶体管MN3或者第四NMOS晶体管MN4而改变到接地电压(GND)电平。因此，接地晶体管MN1截止并且节点G被设置为处于浮置状态。通过步骤③，节点M连接到处于浮置状态的节点G。然而，由于节点M的电压由两个反相器维持，所以节点M的电压不变化。由于M锁存器DL_Ma的初始值是逻辑‘1’，所以M锁存器DL_Ma的存储的数据被保持在逻辑‘1’。下面示出通过逻辑或运算获得的结果的逻辑表。
表(1)
F' L' M'
0 0 0
1 0 1
0 1 1
1 1 1
结果，在F锁存器DL_Fa中存储的数据和在L锁存器DL_La中存储的数据通过转储操作进行逻辑或，以被传送到M锁存器DL_Ma的节点M(步骤④)。为了实现该逻辑或，通过对F锁存器DL_Fa的条形数据F'(即，反相数据)和L锁存器DL_La的条形数据L'(即，反转数据)进行逻辑与而获得的值的相反数据(即，反转数据)被存储在M锁存器ML_Ma中。
与MON_Sa控制信号、MON_La控制信号和MON_Fa控制信号如何分别针对锁存器SLa、锁存器DL_La和锁存器DL_Fa进行操作类似，控制信号MON_Ma也如此针对锁存器DL_Ma进行操作。控制信号SET_Sa、控制信号SET_Ma、控制信号SET_La、控制信号SET_Fa被分别应用于设置锁存器SLa、锁存器DL_Ma、锁存器DL_La和锁存器DL_Fa。
图7示出用于处理图4中的页缓冲器的感测数据的方法。参照图7，第一页缓冲器PB1可对从连接到第一字线WL1和第一位线BL1的存储器单元MC感测的数据进行处理。这与图3中的S120相同。第一页缓冲器PB1通过参照图5和图6描述的方法来执行转储操作以及逻辑或操作。因此，将参照图5和图6来描述图7。
在S200，示出第一页缓冲器PB1的感测数据分别处于通过状态P和失败状态F的情况。在表格中，S表示感测锁存器SLa的感测数据，M、L和F分别表示M锁存器DL_Ma、L锁存器DL_La和F锁存器DL_Fa的存储的数据。S、M、L和F的初始值被设置为逻辑‘1’。感测锁存器SLa从第一位线BL1感测选择的存储器单元MC的数据。在通过状态P的情况下，感测锁存器SLa从存储器单元MC感测与逻辑‘1’对应的电压来存储数据。因此，S、M、L和F都被设置为逻辑‘1’。
同时，在失败状态F的情况下，感测锁存器SLa从存储器单元MC感测与逻辑‘0’对应的电压来存储数据。因此，S变为逻辑‘0’，M、L和F保持为逻辑‘1’。
在S205，数据从感测锁存器SLa被转储到F锁存器DL_Fa。在S210，F锁存器DL_Fa和L锁存器DL_La的数据的逻辑或值被存储在M锁存器DL_Ma中。在S215，数据从F锁存器DL_Fa被转储到L锁存器DL_La。在S220，F锁存器DL_Fa的数据被初始化。因此，F变为逻辑‘1’，旨在处理并累积下一感测数据。然而，与F锁存器DL_Fa的操作相比，M锁存器DL_Ma和L锁存器DL_La不被初始化。因此，在L锁存器DL_La的数据变为逻辑‘0’之后，即使在执行转储操作之后，L锁存器DL_La也被保持在逻辑‘0’。类似地，在M锁存器DL_Ma的数据变为逻辑‘0’之后，即使在执行逻辑或操作之后，M锁存器DL_Ma也被保持在逻辑‘0’。
当从第一存储器单元MC感测的数据的处理被完成时，S、M、L和F在通过状态P的情况下变为逻辑‘1’。在失败状态F的情况下，S和L变为逻辑‘0’，M和F变为逻辑‘1’。处理结果被存储在M和L中。
现在将参照图7中的表格来描述M和L的含义。M值为0指示连接到第一字线WL1的存储器单元MC中的至少两个存储器单元失败。L值为0指示连接到第一字线WL1的存储器单元MC中的至少一个存储器单元失败。当没有存储器单元MC失败时，M值和L值二者均变为逻辑‘1’。当一个存储器单元MC失败时，M值为逻辑‘1’，L值变为逻辑‘0’。当至少两个存储器单元MC失败时，M值和L值二者均变为逻辑‘0’。因此，M值和L值指示发生在连接到第一字线WL1的存储器单元MC中的失败的类型。
数据锁存器DL_Ma、数据锁存器DL_La和数据锁存器DL_Fa的操作和配置可彼此相同。因此，感测锁存器SLa与数据锁存器DL_Ma、数据锁存器DL_La和数据锁存器DL_Fa之间的转储操作以及逻辑或操作可通过具有相同的操作和配置的锁存器来执行，而不是通过前述特定的锁存器来执行。
通过将参照图8和图9描述的数据传输方法，第一页缓冲器PB1从其他页缓冲器PB2至PBn接收感测数据以重复S205至S220。这将在后面参照图10进行描述。
图8是示出在图4中的页缓冲器之间的数据传输操作的电路图。参照图8，第二页缓冲器PB2可将感测数据发送到第一页缓冲器PB1，其与图3中的S140相同。
第一页缓冲器PB1和第二页缓冲器PB2分别包括感测锁存器SLa和感测锁存器SLb。在感测锁存器SLa与感测锁存器SLb之间执行感测数据的传输。因此，图8中仅示出在第一页缓冲器PB1和第二页缓冲器PB2中包括的感测锁存器SLa和感测锁存器SLb。参照图4至图6可以容易地理解第一页缓冲器PB1和第二页缓冲器PB2的配置。
现在将描述感测数据的传输操作的过程。通过参考标号①、②、③、④和⑤来表示所述过程。激活控制信号LOADa(步骤①)。感测节点SOa被预充电到驱动电压(VDD)电平。验证信号线WOR1被预充电到驱动电压(VDD)电平，以将第二页缓冲器PB2的感测数据发送到第一页缓冲器PB1(步骤②)。
激活控制信号MON_Sa、控制信号PFa和控制信号PFb，以根据第二页缓冲器PB2的感测锁存器SLb的数据状态来形成感测节点SOa(步骤③)。因此，感测节点SOa连接到验证信号线WOR1。根据在第二页缓冲器PB2的感测锁存器SLb的节点Sb中存储的数据，形成感测节点SOa。例如，当逻辑‘1’被存储在节点Sb中时，第一NMOS晶体管MN1导通，以将感测节点SOa的电压改变到接地电压GND。同时，当逻辑‘0’被存储在节点Sb中时，第一NMOS晶体管MN1截止，以将感测节点SOa的电压保持在驱动电压VDD。接地晶体管MN2的接通取决于感测节点SOa的形成电平。节点G的电压根据接地晶体管MN2是否接通而变化。
第三NMOS晶体管MN3通过激活第一页缓冲器PB1的感测锁存器重置信号RSET_Sa而导通(步骤④)。节点Sa连接到节点G，节点Sa的电压根据节点G的电压而变化。结果，第二页缓冲器PB2的感测锁存器SLb的存储的数据被发送到第一页缓冲器的感测锁存器SLa(步骤⑤)。步骤④和步骤⑤与图5中的数据转储操作的步骤③和步骤④相同。感测数据的传输操作可被应用在多个页缓冲器PB1至PBn之间。
锁存器SLb内的感测节点SOb与锁存器SLa内的感测节点SOa类似地操作。锁存器SLb内的控制信号LOADb、SET_Sb、MON_Sb和RSET_Sb分别与锁存器SLa中的控制信号LOADa、SET_Sa、MON_Sa和RSET_Sa类似地操作。控制信号RFRa与控制信号SET_Sa和控制信号RSET_Sa在锁存器SLa中协作，控制信号RFRb与控制信号SET_Sb和控制信号RSET_Sb在锁存器SLb中协作。
图9是示出在图8中的数据传输操作期间控制信号的变化的时序图。将参照图8来描述图9。
在时间点T0，控制信号LOADa改变到低电平。然后，感测节点SOa被预充电到驱动电压(VDD)电平，其与图8中的步骤①相同。
在时间点T1，验证信号线WOR1被预充电到驱动电压(VDD)电平，其与图8中的步骤②相同。在时间点T2，感测节点SOa和验证信号线WOR1形成。在这种情况下，控制信号MON_Sa、控制信号PFa和控制信号PFb变为高电平，控制信号MONS_Sb保持在低电平，其与图8中的步骤③相同。当第二页缓冲器PB2的感测锁存器SLb的数据是逻辑‘0’时，感测节点SOa保持在驱动电压VDD(情况1)。当第二页缓冲器的感测锁存器SLb的数据是逻辑‘1’时，感测节点SOa被形成为接地电压GND(情况2)。
在时间点T3，第二页缓冲器PB2的感测锁存器SLb的存储的数据被发送到第一页缓冲器PB1的感测锁存器SLa。在这种情况下，感测锁存器重置信号RSET_Sa变为高电平，其与图8中的步骤④和步骤⑤相同。锁存器SLb的控制信号MON_Sb在时间T0至T3期间保持在低电平“0”。
图10示出用于累积并处理图4中的页缓冲器的感测数据的方法，其与图3中的S120至S140相同。参照图10，第一页缓冲器PB1可累积并处理从所有的存储器单元MC感测的数据。第一页缓冲器PB1可通过参照图5、图6、图8和图9描述的方法来执行转储操作、逻辑或操作和感测数据传输操作。因此，将参照图5、图6、图8和图9来描述图10。
由于S300至S320与图7中的S200至S220相同，所以在此将省略它们的描述。将假设，在S320的失败状态下执行处理，即在第一页缓冲器PB1中发生一个失败。
在S325，将感测数据从第二页缓冲器PB2的感测锁存器SLb发送到第一页缓冲器PB1的感测锁存器SLa。然后，将数据从感测锁存器SLa转储到F锁存器DL_Fa。通过状态P是通过第二页缓冲器PB2的感测锁存器SLb感测的数据为通过数据的情况。即，通过状态P是在连接到第一字线WL1和第二位线BL2的存储器单元MC中没有失败发生的情况。因此，S和F变为逻辑‘1’。失败状态F是通过第二页缓冲器PB2的感测锁存器SLb感测的数据为失败数据的情况。在这种情况下，S和F变为逻辑‘0’。
在S330，将F锁存器DL_Fa的数据和L锁存器DL_La的数据进行逻辑或以存储在M锁存器DL_Ma中。在S335，数据从F锁存器DL_Fa跳转到L锁存器DL_La。在S340，初始化F锁存器DL_Fa的数据。因此，F变为逻辑‘1’，其旨在处理并累积下一感测数据。作为处理的结果，在通过状态P下，M保持逻辑‘1’，L保持逻辑‘0’，这意味着失败仅在连接到第一页缓冲器PB1和第二页缓冲器PB2的存储器单元MC中的一个存储器单元中发生。另外，M和L二者均在失败状态F下变为逻辑‘0’，这意味着失败在连接到第一页缓冲器PB1和第二页缓冲器PB2的所有的存储器单元MC中发生。
然后，将假设，在S340的失败状态下执行处理，即，两个失败在第一页缓冲器PB1和第二页缓冲器PB2中发生。因此，M和L中的每一个保持在逻辑‘0’。第一页缓冲器PB1从第三页缓冲器PB3接收感测数据。由于S345至S360与S325至S340相同，所以在此将省略它们的描述。
在S360，第一页缓冲器PB1累积并输出连接到第一页缓冲器PB1至第三页缓冲器PB3的存储器单元MC是否失败。由于在通过状态P和失败状态F二者中均发生两个或更多个失败，所以M和L保持在逻辑‘0’。
第一页缓冲器PB1对第四页缓冲器PB4至第n页缓冲器PBn重复执行前述操作。因此，第一页缓冲器PB1可累积连接到第一字线WL1的多个存储器单元MC的失败结果。
例如，可经由高速缓存锁存器CLa将M和L数据顺序地输出到外部实体。可使用M和L数据来执行存储器单元MC的坏块处理或修复操作。例如，当M是逻辑‘1’以及L是逻辑‘0’时，非易失性存储器装置100可利用列辅助存储器单元来修复失败的存储器单元。可选地，非易失性存储器装置100可利用冗余存储器单元替换检测出编程失败的存储器单元。可选地，当M和L是逻辑‘0’时，非易失性存储器装置100可作为坏块来处理包括失败的存储器单元MC的块。这表示经由第一字线WL1的渐进缺陷，这是因为相同的失败可在包括失败的存储器单元MC的块中发生。通过上述操作，可减少用于测试存储器单元阵列110所需的时间。
图11是概括根据本公开的示例实施例的编程验证方法的流程图。参照图11，页缓冲器电路140的第一页缓冲器PB1和第m页缓冲器PBm可处理感测数据以减少数据处理时间。由于S410和S420与图3中的S110和S120相同，所以将在此省略或简略它们的描述。
在S420，第一页缓冲器PB1和第m页缓冲器PBm处理数据以从感测的数据检测对应的存储器单元MC的失败。第一页缓冲器PB1和第m页缓冲器PBm处理感测的数据以检测连接到第一字线WL1的第一位线BL1的第一存储器单元MC的失败和连接到第一字线WL1的第m位线BLm的第m存储器单元MC的失败(m<n)。
在S430，第一页缓冲器PB1和第m页缓冲器PBm中的每一个页缓冲器确定处理的数据是否是用于对应的页缓冲器的最后页缓冲器的感测数据。用于第一页缓冲器PB1的最后页缓冲器可以是第m-1页缓冲器PBm-1，用于第m页缓冲器PBm的最后页缓冲器可以是第n页缓冲器PBn。当处理的数据不是最后页缓冲器的数据(图11中的“否”结果)时，流程进行到S440。当处理的数据是最后页缓冲器的数据(图11中的“是”结果)时，流程进行到S450。
在S440，第一页缓冲器PB1和第m页缓冲器PBm的下一页缓冲器分别向第一页缓冲器PB1和第m页缓冲器PBm提供感测的数据。即，第一页缓冲器PB1顺序地接收并累积第二页缓冲器PB2至第m-1页缓冲器PBm-1的感测的数据以处理数据。另外，第m页缓冲器PBm顺序地接收并累积第m+1页缓冲器PBm+1至第n页缓冲器PBn的感测的数据以处理数据。换句话讲，页缓冲器电路140将页缓冲器PB1至PBn划分为两组并且所述两组中的每一个组累积并处理对应的组的感测数据来处理数据。这是因为由于页缓冲器PB1和PBm共享相同的验证信号线WOR1，它们的感测数据不能在相同的时间发送。
在S450，第m页缓冲器PBm将处理的数据发送到第一页缓冲器PB1。在S460，第一页缓冲器PB1累积第m页缓冲器PBm的处理的结果以处理感测数据。在S470，第一页缓冲器PB1将处理的数据输出到外部实体。
结果，利用图11中描述的方法，可按存储器块BLKa的参考单元接收关于存储器单元MC是否失败的信息。另外，由于页缓冲器电路140处理两个页缓冲器PB1和PBm中的感测数据，因此与图3中描述的方法相比，处理时间可减少一半。例如，页缓冲器电路140可同时处理两个或更多个页缓冲器中的感测数据。在这种情况下，可与页缓冲器的数量成反比例地减少处理时间。
图12是根据本公开的示例实施例的页缓冲器电路140的框图。如图所示，页缓冲器电路140可包括多个页缓冲器PB1至PBn和监视电路141。页缓冲器电路140_1包括分别连接到位线BL1至BLn的页缓冲器PB1至PBn并与DATA1通信，其中，页缓冲器PB1至PBn均连接到验证信号线WOR1。类似地，页缓冲器140_2包括分别连接到位线BLn+1至BL2n的页缓冲器PB1至PBn并与DATA2通信，其中，页缓冲器PB1至PBn均连接到验证信号线WOR2。除了监视电路141之外，页缓冲器电路140的配置和操作与图3中的页缓冲器140的配置和操作相同并将不再详细描述。以下，将参照第一页缓冲器电路140_1和第二页缓冲器电路140_2来描述第一监视电路141_1的操作。
第一监视电路141_1连接到第一页缓冲器PB1的M锁存器ML_Ma。第一监视电路141_1监视M锁存器ML_Ma的存储的数据，并且在当感测数据被处理时M锁存器DL_Ma的存储的数据改变为逻辑‘0’时生成停止标志。停止标志停止第一页缓冲器PB1至第n页缓冲器PBn或者在对应块中包括的所有页缓冲器电路140_1至140_n的处理。在M锁存器DL_Ma的存储的数据为逻辑‘0’的情况下，该情况意味着在连接到第一字线WL1的存储器单元MC中发生两个或更多个失败，其表示对应块中的渐进缺陷。因此，对应块中的所有的页缓冲器PB1至PBn不需要处理感测数据。结果，停止处理操作并且将对应块处理为坏块。
可选地，第一监视电路141_1可连接到第一页缓冲器PB1的L锁存器DL_La。第二监视电路141_2可连接到第二页缓冲器PB2的L锁存器DL_Lb。第一监视电路141_1和第二监视电路141_2可互相监视。
L锁存器DL_La和L锁存器DL_Lb的存储的数据指示是否连接到对应字线的存储器单元中的至少一个存储器单元失败。L锁存器DL_La和L锁存器DL_Lb可与时钟同步地操作。因此，第一监视电路141_1和第二监视电路141_2可通过对L锁存器DL_La和L锁存器DL_Lb的存储的数据改变为逻辑‘0’时的时钟进行计数，来监视失败的存储器单元MC的位置。因此，当在预定距离内，存储器单元MC中发生两个或更多失败时，第一监视电路141_1和第二监视电路141_2停止处理并生成停止标志。即，在这种情况下，可以检测在预定距离内存储器单元MC中发生的多个失败，而不管参考单元的划分。然后，页缓冲器电路140停止处理操作，并将相应的块处理为坏块。例如，第一监视电路141_1和第二监视电路141_2可包括用于对时钟计数的计数器，用于存储计数信息的寄存器等。
图13是应用了根据本公开的示例实施例的非易失性存储器装置的非易失性存储器模块1000的框图。如图所示，非易失性存储器模块1000可包括模块控制器1100、异构存储器装置1200、数据缓冲器1300和串行存在检测(SPD)芯片1400。
模块控制器1100可从主机(未示出)接收命令/地址CA并且响应于接收的命令/地址CA来控制异构存储器装置1200。模块控制器可输出信息INFO。
异构存储器装置1200包括易失性存储器1210、NVM控制器1220和非易失性存储器1230。易失性存储器1210可响应于来自模块控制器1100的VM命令/地址CA_v而操作。易失性存储器装置1210可响应于VM命令/地址CA_v，而通过存储器数据线MDQ和标志数据线TDQ分别输出数据和标志TAG。易失性存储器1210可根据VM命令/地址CA_v分别写入通过存储器数据线MDQ和标志数据线TDQ接收的数据和标志TAG。
例如，非易失性存储器1230可以是包括参照图1至图12描述的页缓冲器电路140的非易失性存储器装置100。可选地，非易失性存储器1230可基于参照图1至图12描述的非易失性存储器装置100的操作方法来操作。
NVM控制器1220可响应于来自模块控制器1100的NVM命令/地址CA_n而操作。NVM控制器1220可执行诸如垃圾收集、损耗平衡和地址转换的各种操作以控制非易失性存储器1230。
数据缓冲器1300可通过存储器数据线MDQ接收数据并通过数据线DQ将接收的数据提供给主机(未示出)。可选地，数据缓冲器1300可通过数据线DQ接收数据并通过存储器数据线MDQ输出接收的数据。在示例实施例中，存储器数据线MDQ可以是在非易失性存储器模块1000中包括的组件(例如，易失性存储器、非易失性存储器、数据缓冲器等)之间的数据传输路径，数据线DQ可以是在非易失性存储器模块1000与主机(未示出)之间的数据传输路径。标志数据线TDQ可以是用于发送和接收标志TAG的传输线。
SPD芯片1400可以是电可擦除可编程只读存储器(EEPROM)。SPD芯片1400可包括非易失性存储器模块1000的初始信息或装置信息(DI)。
图14是应用了根据本公开的示例实施例的非易失性存储器模块的用户系统2000的框图。如图所示，用户系统2000可包括主机处理器2001和多个存储器2110至2140。
主机处理器2001可包括存储器控制器2002。存储器控制器2002可经由总线2003与存储器模块2110至存储器模块2140进行通信。在示例实施例中，存储器模块2110至存储器模块2140中的至少一些存储器模块可以是参照图1至图12描述的图13中的非易失性存储器模块1000，或者可基于参照图1至图12描述的操作方法来操作。例如，存储器模块2110至存储器模块2140中的至少一些存储器模块可包括非易失性存储器，其它存储器模块可包括易失性存储器。包括非易失性存储器的存储器模块可被用作包括非易失性存储器的存储器模块的高速缓冲存储器。
如上所述，可减少存储器单元的编程验证所需的测试时间。结果，可降低测试成本。
如本领域中的传统，可按照执行描述的一个功能或多个功能的块来描述和示出实施例。在此可被称为单元或模块等的这些块通过模拟和/或数字电路(诸如，逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)来物理实现，并且可选地通过固件和/或软件进行驱动。电路可，例如，在一个或多个半导体芯片中实现，或者在诸如印刷电路板等的衬底支撑件上实现。可通过专用硬件，或者通过处理器(例如，一个或多个可编程微处理器和相关联的电路)，或者通过用于执行块的一些功能的专用硬件与用于执行块的其他功能的处理器的组合来实现构成块的电路。在不脱离本公开的范围的情况下，实施例的每一个块可在物理上分成两个或更多个相互作用和分立的块。同理，在不脱离本公开的范围的情况下，实施例的块可在物理上组合成更复杂的块。
虽然已经描述了本公开的详细实施例，但是应理解，本领域的技术人员可以得到许多其他修改、改变、变化和替换。此外，应理解，本公开涵盖了可基于上述实施例容易修改和实施的各种技术。

Claims (20)

1.一种非易失性存储器装置，包括：
单元阵列，包括多个存储器单元；
第一页缓冲器，连接到单元阵列的第一存储器单元并且被配置为存储在编程验证操作期间通过感测第一存储器单元的编程操作是否完成而生成的第一感测数据；
第二页缓冲器，连接到单元阵列的第二存储器单元并且被配置为基于通过感测第二存储器单元的编程操作是否完成而生成的第二感测数据来生成第一验证数据并存储第一验证数据，从第一页缓冲器接收第一感测数据，存储在编程验证操作期间通过累积第一感测数据和第一验证数据而生成的第二验证数据。
2.根据权利要求1中所述的非易失性存储器装置，其中，通过第一页缓冲器和第二页缓冲器共享的验证信号线来传输第一感测数据。
3.根据权利要求2中所述的非易失性存储器装置，其中，
第一页缓冲器包括：第一感测锁存器，被配置为锁存第一感测数据，
第二页缓冲器包括：第二感测锁存器，被配置为锁存第二感测数据。
4.根据权利要求3中所述的非易失性存储器装置，其中，第一感测锁存器和第二感测锁存器共享验证信号线。
5.根据权利要求3中所述的非易失性存储器装置，其中，第二页缓冲器包括：
第一数据锁存器，被配置为通过转储操作从第二感测锁存器接收数据并存储接收的数据；
第二数据锁存器，被配置为存储第一数据锁存器的先前存储的数据；
第三数据锁存器，被配置为根据分别存储在第一数据锁存器和第二数据锁存器中的逻辑值来设置数据。
6.根据权利要求5中所述的非易失性存储器装置，其中，第二数据锁存器通过转储操作从第一数据锁存器接收数据并在数据被设置到第三数据锁存器之后存储接收的数据，并且在第二数据锁存器从第一数据锁存器接收数据之后，第一数据锁存器被重置。
7.根据权利要求5中所述的非易失性存储器装置，其中，
在第二页缓冲器生成第二验证数据之后，第一感测数据被传输，
第二数据锁存器的存储的数据指示第一存储器单元的编程操作或者第二存储器单元的编程操作是否失败，
第三数据锁存器的存储的数据指示第一存储器单元和第二存储器单元的各个编程操作失败的累积结果。
8.根据权利要求5中所述的非易失性存储器装置，还包括：监视电路，被配置为监视第三数据锁存器并且在第三数据锁存器的存储的数据改变时停止编程验证操作。
9.根据权利要求5中所述的非易失性存储器装置，其中，第二页缓冲器还包括：高速缓存锁存器，被配置为通过转储操作从第二数据锁存器和第三数据锁存器顺序地接收数据并且顺序地输出从第二锁存器和第三锁存器转储的数据。
10.根据权利要求1中所述的非易失性存储器装置，其中，单元阵列包括三维存储器单元阵列。
11.一种非易失性存储器的编程验证操作的方法，所述方法包括：
根据编程验证操作，将从不同的存储器单元感测的第一感测数据和第二感测数据分别存储在第一页缓冲器和第二页缓冲器中；
从第一页缓冲器中的第一感测数据生成第一验证数据；
将第二感测数据从第二页缓冲器传输到第一页缓冲器；
通过累积传输的第二感测数据和第一验证数据，在第一页缓冲器中生成第二验证数据。
12.根据权利要求11中所述的编程验证操作的方法，其中，生成第二验证数据的步骤包括：
将存储在第一页缓冲器的感测锁存器中的传输的第二感测数据转储到第一页缓冲器的第一数据锁存器；
将根据存储在第一页缓冲器的第一数据锁存器和第二数据锁存器中的逻辑值而设置的数据，存储在第一页缓冲器的第三数据锁存器中；
将第一数据锁存器的数据转储到第二数据锁存器。
13.根据权利要求12中所述的编程验证操作的方法，其中，
第二数据锁存器的存储的数据指示连接到第一页缓冲器的存储器单元的编程操作或者连接到第二页缓冲器的存储器单元的编程操作是否失败，
第三数据锁存器的存储的数据指示连接到第一页缓冲器的存储器单元和连接到第二页缓冲器的存储器单元的各个编程操作失败的累积结果。
14.根据权利要求13中所述的编程验证操作的方法，还包括：
基于第二数据锁存器和第三数据锁存器的存储的数据，利用冗余存储器单元替换检测出编程失败的存储器单元或者将包括检测出编程失败的存储器单元的块处理为坏块。
15.根据权利要求11中所述的编程验证操作的方法，还包括：在完成第二验证数据的生成之后，输出第二验证数据。
16.一种在单个编程验证操作期间检测通过页缓冲器电路读取的在非易失性存储器装置的存储器单元内的错误的方法，所述方法由非易失性存储器装置的页缓冲器电路执行，所述方法包括：
在第一数据值与第二数据值之间执行第一二进制逻辑运算，其中，在编程验证操作期间通过页缓冲器电路的第一页缓冲器从第一存储器单元感测第一数据值，在编程验证操作期间通过页缓冲器电路的第二页缓冲器从第二存储器单元感测第二数据值；
基于第一二进制逻辑运算的结果和第二数据值，来确定在第一存储器单元和第二存储器单元中存在的编程错误的数量。
17.根据权利要求16所述的方法，其中，第一二进制逻辑运算是逻辑或运算。
18.根据权利要求16所述的方法，还包括：
在执行第一二进制逻辑运算之前，将第二数据值从第二页缓冲器的锁存器复制到第一页缓冲器的第一锁存器，
通过在存储在第一锁存器中的第二数据值与存储在第一页缓冲器的第二锁存器中的第一数据值之间执行逻辑或运算，来执行第一二进制逻辑运算；
将第一二进制逻辑运算的结果存储在第一页缓冲器的第三锁存器中。
19.根据权利要求16所述的方法，还包括：
在第二数据值与第三数据值之间执行第二二进制逻辑运算，其中，在编程验证操作期间通过页缓冲器电路的第三页缓冲器从第三存储器单元感测第三数据值；
基于第二二进制逻辑运算的结果和第三数据值，来确定在第一存储器单元、第二存储器单元和第三存储器单元之中存在的编程错误的数量。
20.根据权利要求19所述的方法，其中，第一二进制运算和第二二进制运算中的每一个为逻辑或运算。
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