KR101034447B1 - 반도체 장치 및 이의 프로그램 방법 - Google Patents

반도체 장치 및 이의 프로그램 방법 Download PDF

Info

Publication number
KR101034447B1
KR101034447B1 KR1020090135645A KR20090135645A KR101034447B1 KR 101034447 B1 KR101034447 B1 KR 101034447B1 KR 1020090135645 A KR1020090135645 A KR 1020090135645A KR 20090135645 A KR20090135645 A KR 20090135645A KR 101034447 B1 KR101034447 B1 KR 101034447B1
Authority
KR
South Korea
Prior art keywords
program
page
setup
data
target voltage
Prior art date
Application number
KR1020090135645A
Other languages
English (en)
Inventor
김병렬
김덕주
김유성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090135645A priority Critical patent/KR101034447B1/ko
Application granted granted Critical
Publication of KR101034447B1 publication Critical patent/KR101034447B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 선택된 페이지의 프로그램 동작을 위한 셋업 동작을 수행하는 단계, 선택된 페이지에 포함된 선택된 셀들의 문턱전압들이 목표전압에 도달하도록 프로그램 및 검증 동작을 반복 수행하는 단계, 프로그램 및 검증 동작의 반복 횟수가 임계 횟수에 도달할 때까지 문턱전압들이 목표전압에 도달하지 못한 셀이 적어도 하나 이상 있는 지에 따라, 선택된 페이지에 대한 패스 또는 페일 여부를 판단하는 동작과, 새로운 페이지의 프로그램 동작을 위한 셋업 동작을 동시에 수행하는 단계, 새로운 다음 페이지에 포함된 선택된 셀들의 문턱전압들이 목표전압에 도달하도록 프로그램 및 검증 동작을 반복 수행하는 단계를 포함하는 반도체 장치 및 이의 프로그램 방법으로 이루어진다.
프로그램, 동작시간, ISPP, 검증

Description

반도체 장치 및 이의 프로그램 방법{Semiconductor apparatus and program method thereof}
본 발명은 반도체 장치 및 이의 프로그램 방법에 관한 것으로, 특히 불휘발성 메모리 장치 및 이의 프로그램 방법에 관한 것이다.
불휘발성 메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함하고, 메모리 셀 어레이는 워드라인들과 비트라인들 사이에 연결된 다수의 메모리 셀들을 포함한다. 동일한 워드라인에 연결된 다수의 메모리 셀들의 그룹을 하나의 페이지(page)라 하며, 워드라인들의 수만큼 페이지들이 형성된다.
불휘발성 메모리 장치의 프로그램 동작은 페이지 단위로 수행한다. 구체적으로, 선택된 워드라인에는 프로그램 전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가하여 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작을 수행한다.
프로그램 방법에는 여러 가지 방법이 있으나, 최근에는 ISPP(incremental step pulse program) 방식의 프로그램 동작을 주로 이용한다. ISPP 방식의 프로그 램 동작은 선택된 메모리 셀들의 문턱전압들이 목표전압에 도달할 때까지 프로그램 및 검증동작을 반복하여 수행한다. 다음의 도면을 참조하여 더욱 구체적으로 설명하도록 한다.
도 1은 종래기술에 따른 프로그램 방법을 설명하기 위한 도면이다.
프로그램 동작은 통상적으로 제1 페이지부터 시작하여 마지막 페이지까지 순차적으로 수행하는데, 제1 페이지의 프로그램 동작을 수행하기 위하여 먼저 제1 프로그램을 위한 셋업 동작(S01)을 수행한다. 예를 들어, 셋업 동작은 페이지 버퍼들에 프로그램 데이터를 입력하는 동작이라 할 수 있다. 이어서, 제1 워드라인에 프로그램 전압을 인가하고, 선택된 메모리 셀들의 문턱전압이 목표전압에 도달하였는지를 검증한다(P11). 선택된 메모리 셀들의 문턱전압이 목표전압에 도달하지 않았으면, 문턱전압이 목표전압에 도달할 때까지 프로그램 전압을 단계적으로 상승시키면서 프로그램 및 검증 동작을 반복 수행한다. 이때, 프로그램 및 검증 동작이 무한하게 반복되는 것을 방지하기 위하여 임계 횟수가 정해져 있다. 따라서, 프로그램 및 검증 동작을 반복 수행하고, 반복 횟수가 임계 횟수에 도달하면(Pmax) 더 이상 선택된 페이지의 프로그램 동작을 수행하지 않는다.
임계 횟수까지 프로그램 및 검증 동작을 반복수행한 후에는, 제어부로부터 카운트 신호(MC_CT)가 출력되고, 카운트 신호(MC_CT)에 따라 제1 페이지에 포함된 메모리 셀들 중 문턱전압이 목표전압에 도달하지 못하여 페일(fail)된 메모리 셀들의 비트(bit) 수를 카운트한다. 카운트된 페일 비트의 수에 따라 에러정정코드(error correction code; ECC)를 생성한다.
제1 프로그램 동작의 패스/페일 여부를 판단한 후에는, 제2 페이지의 프로그램 동작을 수행한다. 제2 프로그램 동작 또한 제2 페이지의 프로그램 동작을 위한 셋업 동작(S02)을 먼저 수행하고, 셋업된 정보에 따라 프로그램 및 검증 동작(P21)을 수행한다.
상술한 바와 같이, 프로그램 및 검증 동작의 반복 횟수가 임계 횟수까지 도달한 후에도(Pmax) 프로그램이 완료되지 않은 경우, 제1 프로그램 동작에 대한 페일/패스 여부를 확인하는 동작(IV)을 수행한 후에 제2 프로그램 동작을 위한 셋업 동작(S02)을 수행한다. 즉, 프로그램 동작에 대한 페일/패스 여부를 확인하는 동작(IV)을 수행한 이후에 다음 프로그램 동작을 위한 셋업 동작(S02)을 수행하므로 전체적인 프로그램 동작시간이 길어질 수 있다.
본 발명이 해결하고자 하는 과제는, 반도체 메모리 장치의 전체적인 프로그램 동작시간을 단축하기 위한 반도체 장치 및 이의 프로그램 방법을 제시한다.
본 발명의 실시 예에 따른 프로그램 방법은, 선택된 페이지의 프로그램 동작을 위한 셋업 동작을 수행한다. 선택된 페이지에 포함된 선택된 셀들의 문턱전압들이 목표전압에 도달하도록 프로그램 및 검증 동작을 반복 수행한다. 프로그램 및 검증 동작의 반복 횟수가 임계 횟수에 도달할 때까지 문턱전압들이 목표전압에 도달하지 못한 셀이 적어도 하나 이상 있는지에 따라, 선택된 페이지에 대한 패스 또는 페일 여부를 판단하는 동작과, 새로운 페이지의 프로그램 동작을 위한 셋업 동작을 동시에 수행한다. 새로운 다음 페이지에 포함된 선택된 셀들의 문턱전압들이 목표전압에 도달하도록 프로그램 및 검증 동작을 반복 수행하는 단계를 포함하는 반도체 장치의 프로그램 방법으로 이루어진다.
선택된 페이지에 포함된 선택된 셀들의 문턱전압들이 목표전압에 도달하도록 프로그램 및 검증 동작을 반복 수행하되, 선택된 셀들의 문턱전압들이 모두 목표전압에 도달하면 새로운 페이지의 프로그램 동작을 위한 셋업 단계를 수행한다.
프로그램 동작은 ISPP(incremental step pulse program) 방식으로 수행한다.
선택된 페이지에 대한 패스 또는 페일 여부를 판단하는 동작은, 선택된 페이 지에 포함된 셀들 중, 문턱전압이 목표전압에 도달하지 못한 셀들의 수를 카운트한다. 카운트된 수에 따라 에러정정코드(error coreetion code; ECC)를 생성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는, 데이터가 저장되는 메모리 셀 어레이를 포함한다. 입력된 프로그램 데이터들에 따라 메모리 셀 어레이와 연결된 비트라인들의 전위를 조절하고, 메모리 셀 어레이로부터 인가받은 데이터들을 레지스터로 전송하는 페이지 버퍼 회로부를 포함한다. 카운트 시작신호에 응답하여 레지스터에 입력된 데이터들 중 페일(fail)된 비트의 수를 카운트하는 카운터를 포함한다. 레지스터에 저장된 데이터들 또는 페일된 비트의 수에 따라 패스 또는 페일 여부를 판단하여 패스신호 또는 페일신호를 출력하는 판단부를 포함한다. 페일신호가 인에이블되면 카운트 시작신호를 출력함과 동시에, 새로운 페이지의 셋업 동작을 동시에 수행하는 제어부를 포함한다. 프로그램 데이터들을 페이지 버퍼 회로부에 입력하기 위한 Y디코더를 포함하는 반도체 장치로 이루어진다.
제어부는 패스신호가 인에이블되면 새로운 페이지의 셋업 동작을 수행하고, 페일신호가 인에이블되면 새로운 페이지의 셋업 동작을 수행함과 동시에 카운트 시작신호를 출력한다.
Y디코더는 프로그램 동작이 수행되기 이전에, 프로그램 데이터들을 페이지 버퍼 회로부에 입력한다.
레지스터는 검증동작 시, 페이지 버퍼 회로부로부터 인가받은 데이터들을 임시로 저장한다.
본 발명에 의하면, 반도체 메모리 장치의 전체적인 프로그램 동작시간을 단축할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 프로그램 방법을 설명하기 위한 반도체 장치의 블록도이고, 도 3은 본 발명에 따른 프로그램 방법을 설명하기 위한 개략도이다.
도 2 및 도 3을 참조하여, 본 발명에 따른 프로그램 방법을 설명하면 다음과 같다.
반도체 장치는 제어부(100), X디코더(110), 메모리 셀 어레이(120), 페이지 버퍼 회로부(130), Y디코더(140), 레지스터(150), 판단부(160), 카운터(170) 및 셋업신호 발생부(180)를 포함한다.
제어부(100)는 입력된 어드레스(ADD)에 따라 각종 동작을 위한 셋업 동작을 수행하여 각종 신호들(X_SIG 및 MC_CT)을 출력한다. 이때, 셋업 동작은 프로그램 전압, 스텝 펄스 및 부스팅 레벨을 설정하고, 각 동작에 필요한 전압을 펌핑하는 등의 동작을 포함한다.
X디코더(110)는 제어부(100)로부터 출력되는 신호들 중, 컬럼(column) 신호들(X_SIG)에 따라 구동전압들을 워드라인들(WL)을 통해 데이터가 저장되는 메모리 셀 어레이(120)로 발생한다.
페이지 버퍼 회로부(130)는 검증동작 시 다수개의 페이지 버퍼(PB)들을 포함하며, 메모리 셀 어레이(120)와 연결된 비트라인들(BL)을 통해 데이터를 인가받고, 각각의 데이터들(CN1~CNn)을 레지스터(150)로 출력하거나, 메모리 셀 어레이(120)에 입력된 데이터들을 입출력 라인(IO)을 통해 Y디코더로 출력한다.
Y디코더(140)는 입출력단(DQ)으로 인가된 프로그램 데이터들을 페이지 버퍼 회로부(130)에 입력하거나, 페이지 버퍼 회로부(130)로부터 인가받은 데이터들을 입출력단(DQ)으로 출력한다.
레지스터(150)는 페이지 버퍼 회로부(130)에 포함된 다수개의 페이지 버퍼(PB)들로부터 전달받은 데이터들(CN1~CNn)을 임시로 저장한다.
판단부(160)는 레지스터(150)에 저장된 데이터들에 따라 프로그램 완료 여부를 판단하여 패스 또는 페일 신호(P/F)를 출력한다.
카운터(170)는 카운트 시작신호(MC_CT)가 인에이블되면 레지스터(150)에 저장된 데이터들 중, 페일(fail)된 비트(AX)의 수(즉, 문턱전압이 목표전압에 도달하지 못한 셀들의 수)를 카운트하여 그 결과를 판단부(160)로 출력한다.
상기 구성을 갖는 반도체 메모리 장치의 프로그램 동작을 구체적으로 설명하면 다음과 같다.
메모리 셀 어레이(120)는 워드라인들(WL)과 비트라인들(BL) 사이에 연결된 다수의 메모리 셀들을 포함하며, 동일한 워드라인(WL)에 연결된 다수의 메모리 셀들의 그룹을 페이지(page)라 한다.
프로그램 동작은 페이지 단위로 수행한다. 최근에는, 프로그램 동작을 ISPP(incremental step pulse program) 방식으로 주로 수행한다. 예를 들어, 워드라인들이 32개로 구성되는 경우, 제1 워드라인의 제1 프로그램 동작을 수행하고, 제1 프로그램 동작이 완료되면 제2 워드라인의 제2 프로그램 동작을 수행하는 순서로 수행하여 32개의 페이지들에 대한 프로그램 동작을 순차적으로 수행할 수 있다.
프로그램 동작 시, 프로그램할 셀과 연결된 선택된 워드라인에는 프로그램 전압을 인가하고, 선택되지 않은 나머지 워드라인들에는 프로그램 패스전압을 인가하여 프로그램 동작을 수행할 수 있다.
프로그램 동작을 수행하기 이전에는, 프로그램 동작을 위한 셋업 동작(S01 및 S02)을 수행한다. 셋업 동작은 프로그램 전압, 스텝전압 및 부스팅 레벨을 설정하고, 프로그램 동작에 필요한 전압을 펌핑하는 등의 동작을 포함한다.
예를 들어, 프로그램 동작이 시작되면 제1 페이지에 대한 제1 프로그램 셋업 동작을 수행한다(S01). 즉, 상술한 바와 같이 제1 프로그램 동작을 위한 각종 전압들을 설정한다. 제1 페이지의 프로그램 동작을 수행한다(P11). 프로그램 동작(P11)은 프로그램 및 검증 동작이 하나의 스텝(step)을 이루고, 다수의 스텝을 수행하여 프로그램 동작을 수행할 수 있다. 이때, ISPP 방식의 프로그램의 경우, 스텝이 증가할수록 프로그램 전압을 점진적으로 상승시키면서 수행한다. 제1 워드라인에 프로그램 전압을 인가하여 선택된 셀들의 문턱전압들을 상승시킨 후에는, 각 셀들의 문턱전압이 목표전압에 도달하였는지를 판단하는 검증동작을 수행한다. 만약, 프로그램할 셀들의 문턱전압들이 모두 목표전압에 도달하였으면 패스(pass)되어 다음 프로그램할 페이지인 제2 페이지의 셋업 동작을 수행한다. 하지만, 어느 하나의 셀이라도 문턱전압이 목표전압에 도달하지 못한 경우에는, 프로그램 전압을 점진적으로 상승시키면서 프로그램 및 검증 동작(P11)을 반복 수행한다.
프로그램 및 검증 동작(P11)을 무한히 반복할 수 없으므로, 반복 횟수의 임계 횟수를 미리 설정해 놓고, 반복 횟수가 임계 횟수에 도달하기 전에 선택된 셀들의 문턱전압들이 모두 목표전압에 도달하면 새로운 페이지의 프로그램 동작을 위한 셋업 동작(S02)을 수행한다. 하지만, 반복 횟수가 임계 횟수에 도달할 때까지 프로그램 및 검증 동작(Pmax)을 수행한 후에도 문턱전압이 목표전압에 도달하지 못한 셀이 적어도 하나 이상 존재하는 경우에는 페일(fail)된 비트의 수(즉, 문턱전압이 목표전압에 도달하지 못한 셀들의 수)를 카운트한 후, 에러정정코드(error correction code; ECC)를 발생한다.
예를 들어, 프로그램 및 검증 동작(P11)의 임계 횟수가 10번으로 설정된 경우, 10번째의 프로그램 및 검증 동작(Pmax)을 수행한 후, 검증 동작을 수행한다. 검증 동작을 수행하면, 각각의 페이지 버퍼(PB)들에는 해당 메모리 셀들의 데이터들이 저장된다. 예를 들어, 각각의 데이터들(CN1~CNn)은 각각의 페이지 버퍼(PB)들 의 캐쉬래치에 저장될 수 있다. 캐쉬래치에 저장된 데이터들(CN1~CNn)은 레지스터(150)에 임시로 저장된다. 판단부(160)는 레지스터(150)에 임시로 저장된 데이터들에 따라 패스 또는 페일 신호(P/F)를 출력한다. 예를 들면, 문턱전압이 목표전압에 도달한 셀들의 데이터가 '1'인 경우, 레지스터(150)에 저장된 데이터들(CN1~CNn)이 모두 '1'이면 패스(pass)로 판단하며, '0'인 데이터가 하나 이상 존재하는 경우에는 페일(fail)로 판단한다.
제어부(100)는 패스 또는 페일 신호(P/F) 중, 패스신호(P)가 인가되면 새로운 페이지의 프로그램 동작을 위한 셋업 동작을 수행한다.
한편, 제어부(100)에 페일신호(F)가 인가되면, 제어부(100)는 카운트 시작신호(MC_CT)를 출력하고, 이에 따라 카운터(170)가 동작한다. 특히, 카운트 시작신호(MC_CT)가 출력될 때, 제어부(100)는 새로운 페이지에 대한 프로그램 셋업 동작을 동시에 수행한다.
구체적으로, 카운더(170)는 카운트 시작신호(MC_CT)가 인에이블되면 레지스터(150)에 저장된 데이터들(CN1~CNn) 중, 페일된 비트(AX)의 수를 카운트하고, 그 결과를 판단부(160)로 전송하고, 판단부(160)는 카운터(170)로부터 전송된 페일된 비트의 수가 임계값보다 적으면 패스신호(P)를 출력하고, 많으면 페일신호(F)를 발생한다. 제어부(100)는 판단부(160)로부터 출력된 신호에 따라 에러정정코드(ECC)를 생성한다.
제1 프로그램의 패스 또는 페일 여부 확인과 함께, 제2 페이지에 대한 제2 프로그램 동작의 셋업 동작(IV+S02)을 수행한 후, 제2 페이지의 프로그램 동 작(P21)을 수행한다.
도 4는 본 발명에 따른 프로그램 방법을 설명하기 위한 순서도이다.
프로그램 동작이 시작되면, 선택된 페이지의 프로그램 동작에 대한 셋업 동작을 수행한다(단계 T01). 셋업 동작은 선택된 페이지의 프로그램 동작을 위한 프로그램 시작전압을 설정하고, 스텝펄스(step pulse) 및 부스팅 레벨을 설정한다. 또한, 셋업 동작시, 프로그램 동작에 필요한 전압을 상승시키기 위한 펌핑 동작을 수행할 수 있다.
프로그램 셋업 동작(T01)이 완료되면, 반복 횟수를 초기화한다(단계 T02). 선택된 페이지의 프로그램 동작을 수행한다(단계 T03). 이어서, 검증동작을 수행하여 선택된 셀들의 문턱전압들이 목표전압에 도달하였는지를 판단한다(단계 T04). 선택된 셀들의 문턱전압들이 모두 목표전압에 도달하였으면, 선택된 페이지가 마지막 페이지인가를 판단하고(단계 T10), 마지막 페이지이면 프로그램 동작을 종료한다. 만약, 마지막 페이지가 아니면, 새로운 페이지의 프로그램 동작에 대한 셋업 동작을 수행한다(단계 T11). 새로운 페이지의 프로그램 동작에 대한 셋업 동작에서도 선택된 페이지의 프로그램 동작을 위한 프로그램 시작전압을 설정하고, 스텝펄스(step pulse) 및 부스팅 레벨을 설정한다. 또한, 셋업 동작시, 프로그램 동작에 필요한 전압을 상승시키기 위한 펌핑 동작을 수행할 수 있다.
'단계 T04'에서, 선택된 셀들의 문턱전압들이 목표전압에 도달하지 못하였으면, 프로그램 및 검증 동작의 반복 횟수가 임계 횟수에 도달하였는지를 판단한다(단계 T05). 반복 횟수가 임계 횟수에 도달하지 않았으면 반복 횟수를 증가시킨 후(단계 T0), 프로그램 전압을 상승시킨다(단계 T07). 상승된 프로그램 전압을 이용하여 프로그램을 수행한다(단계 T03).
'단계 T05'에서, 프로그램 및 검증 동작의 반복 횟수가 임계 휫수에 도달하였으면 페일된 비트의 수를 카운팅하는 동작(단계 T08)을 수행하면서, 이와 동시에 선택된 페이지가 마지막 페이지인지를 판단하여(단계 T10), 마지막 페이지가 아니면 새로운 페이지의 프로그램 셋업 동작을 수행한다(단계 T11).
즉, 선택된 페이지의 프로그램 및 검증 동작의 반복 횟수가 임계 횟수에 도달하면 에러정정코드(ECC)를 생성하기 위한 카운팅 동작(단계 T08)이 완료된 이후에 페이지 확인 후(단계 T10) 다음 페이지의 프로그램 셋업 동작(단계 T11)을 수행하는 것이 아니라, '단계 T08'과 '단계 T10' 및 '단계 T11'을 동시에 수행한다.
구체적으로, 페일 비트의 수를 카운팅한 후(단계 T08), 선택된 페이지에 대한 에러정정코드(ECC)를 생선한다(단계 T09). 이때, 선택된 페이지가 마지막 페이지가 아닌 경우, 새로운 페이지의 프로그램 동작에 대한 셋업 동작(단계 T11)을 동시에 수행한다.
이어서, 새로운 페이지의 프로그램 동작을 위하여, 프로그램 및 검증 동작의 반복 횟수를 초기화하고(단계 T02), 새로운 페이지의 프로그램 동작을 수행한다.
상술한 바와 같이, 선택된 페이지의 프로그램 및 검증 동작의 반복 횟수가 임계 횟수에 도달한 경우, 선택된 페이지의 페일 비트의 수를 카운트하고, 이에 대한 후속 동작을 수행함과 동시에 새로운 페이지의 프로그램 셋업 동작을 수행함으로써 전체적인 프로그램 동작시간을 단축시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 프로그램 방법을 설명하기 위한 반도체 장치의 블록도이다.
도 3은 본 발명에 따른 프로그램 방법을 설명하기 위한 개략도이다.
도 4는 본 발명에 따른 프로그램 방법을 설명하기 위한 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 제어부 110: X디코더
120: 메모리 셀 어레이 130: 페이지 버퍼 회로부
140: Y디코더 150: 레지스터
160: 판단부 170: 카운터
180: 셋업신호 발생부

Claims (8)

  1. 선택된 페이지의 프로그램 동작을 위한 셋업 동작을 수행하는 단계;
    상기 선택된 페이지에 포함된 선택된 셀들의 문턱전압들이 목표전압에 도달하도록 프로그램 및 검증 동작을 반복 수행하는 단계;
    상기 프로그램 및 검증 동작의 반복 횟수가 임계 횟수에 도달할 때까지 문턱전압들이 목표전압에 도달하지 못한 셀이 적어도 하나 이상 있으면, 상기 선택된 페이지에 대한 패스 또는 페일 여부를 판단하는 동작과, 새로운 페이지의 프로그램 동작을 위한 셋업 동작을 동시에 수행하는 단계; 및
    상기 새로운 다음 페이지에 포함된 선택된 셀들의 문턱전압들이 목표전압에 도달하도록 프로그램 및 검증 동작을 반복 수행하는 단계를 포함하는 반도체 장치의 프로그램 방법.
  2. 제1항에 있어서,
    상기 선택된 페이지에 포함된 선택된 셀들의 문턱전압들이 목표전압에 도달하도록 프로그램 및 검증 동작을 반복 수행하되, 상기 선택된 셀들의 문턱전압들이 모두 상기 목표전압에 도달하면 새로운 페이지의 프로그램 동작을 위한 셋업 단계를 수행하는 반도체 장치의 프로그램 방법.
  3. 제1항에 있어서,
    상기 프로그램 동작은 ISPP(incremental step pulse program) 방식으로 수행하는 반도체 장치의 프로그램 방법.
  4. 제1항에 있어서,
    상기 선택된 페이지에 대한 패스 또는 페일 여부를 판단하는 동작은,
    상기 선택된 페이지에 포함된 셀들 중, 문턱전압이 상기 목표전압에 도달하지 못한 셀들의 수를 카운트하는 단계; 및
    상기 카운트된 수에 따라 에러정정코드(error coreetion code; ECC)를 생성하는 단계를 포함하는 반도체 장치의 프로그램 방법.
  5. 데이터가 저장되는 메모리 셀 어레이;
    입력된 프로그램 데이터들에 따라 상기 메모리 셀 어레이와 연결된 비트라인들의 전위를 조절하고, 상기 메모리 셀 어레이로부터 인가받은 데이터들을 레지스터로 전송하는 페이지 버퍼 회로부;
    카운트 시작신호에 응답하여 상기 레지스터에 입력된 데이터들 중 페일(fail)된 비트의 수를 카운트하는 카운터;
    상기 레지스터에 저장된 데이터들 또는 상기 페일된 비트의 수에 따라 패스 또는 페일 여부를 판단하여 패스신호 또는 페일신호를 출력하는 판단부;
    상기 페일신호가 인에이블되면 상기 카운트 시작신호를 출력함과 동시에, 새로운 페이지의 셋업 동작을 동시에 수행하는 제어부; 및
    상기 프로그램 데이터들을 상기 페이지 버퍼 회로부에 입력하기 위한 Y디코더를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제어부는 상기 패스신호가 인에이블되면 상기 새로운 페이지의 셋업 동작을 수행하고, 상기 페일신호가 인에이블되면 상기 새로운 페이지의 셋업 동작을 수행함과 동시에 상기 카운트 시작신호를 출력하는 반도체 장치.
  7. 제5항에 있어서,
    상기 Y디코더는 프로그램 동작이 수행되기 이전에, 상기 프로그램 데이터들을 상기 페이지 버퍼 회로부에 입력하는 반도체 장치.
  8. 제5항에 있어서,
    상기 레지스터는 검증동작 시, 상기 페이지 버퍼 회로부로부터 인가받은 데이터들을 임시로 저장하는 반도체 장치.
KR1020090135645A 2009-12-31 2009-12-31 반도체 장치 및 이의 프로그램 방법 KR101034447B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090135645A KR101034447B1 (ko) 2009-12-31 2009-12-31 반도체 장치 및 이의 프로그램 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090135645A KR101034447B1 (ko) 2009-12-31 2009-12-31 반도체 장치 및 이의 프로그램 방법

Publications (1)

Publication Number Publication Date
KR101034447B1 true KR101034447B1 (ko) 2011-05-12

Family

ID=44365984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090135645A KR101034447B1 (ko) 2009-12-31 2009-12-31 반도체 장치 및 이의 프로그램 방법

Country Status (1)

Country Link
KR (1) KR101034447B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9870833B2 (en) 2016-03-23 2018-01-16 Samsung Electronics Co., Ltd. Nonvolatile memory device including page buffer and method for verifying program operation thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080102635A (ko) * 2007-05-21 2008-11-26 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080102635A (ko) * 2007-05-21 2008-11-26 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9870833B2 (en) 2016-03-23 2018-01-16 Samsung Electronics Co., Ltd. Nonvolatile memory device including page buffer and method for verifying program operation thereof

Similar Documents

Publication Publication Date Title
KR101039962B1 (ko) 불휘발성 메모리 소자 및 프로그램 방법
CN100524521C (zh) 操作非挥发性存储器器件的方法和集成电路
US8111556B2 (en) Nonvolatile memory device and method of operating the same
US8767481B2 (en) Nonvolatile memory device and method of operating the same
US7423904B2 (en) Non-volatile semiconductor memory device and operating method thereof
JP2014096196A (ja) 誤り訂正符号（ｅｃｃ）を有する不揮発性メモリ（ｎｖｍ）システムのプログラミング
KR20160108770A (ko) 반도체 메모리 장치 및 그것의 동작 방법
JP2006331615A (ja) フラッシュメモリ装置のプログラム方法
KR20180054315A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20100133615A (ko) 불휘발성 메모리 장치의 동작 방법
KR20170052066A (ko) 메모리 시스템 및 이의 동작 방법
KR20180029430A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR101842924B1 (ko) 반도체 메모리 장치 및 입력 데이터의 검증 방법
KR102219292B1 (ko) 반도체 메모리 장치, 이를 포함하는 반도체 메모리 시스템
KR101034447B1 (ko) 반도체 장치 및 이의 프로그램 방법
JP6288812B2 (ja) 誤り訂正符号を有する不揮発性メモリシステムの消去
KR20170052029A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20100013962A (ko) 불휘발성 메모리 장치의 프로그램 방법
CN113327638B (zh) 闪存及其擦除方法、电子系统和计算机存储介质
US10290360B2 (en) Methods, systems, and media for programming a storage device
CN112825255B (zh) 半导体存储器装置及操作半导体存储器装置的方法
KR100933861B1 (ko) 불휘발성 메모리 소자 및 그 프로그램 검증 방법
KR100634432B1 (ko) 카피백 프로그램 동작 중에 에러를 검출하는 낸드 플래시메모리 장치 및 에러 검출 방법
KR20080084180A (ko) 낸드 플래시 메모리 장치의 자동 소거 방법
KR100938085B1 (ko) 메모리 소자 및 소거 검증 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee