CN112825255B - 半导体存储器装置及操作半导体存储器装置的方法 - Google Patents

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Abstract

半导体存储器装置及操作半导体存储器装置的方法。在控制器的控制下操作的半导体存储器装置。半导体存储器装置包括控制逻辑以及数据输入输出电路。控制逻辑被配置为存储逻辑数据并响应于从控制器接收的逻辑数据的输出命令而基于逻辑数据生成多条循环数据。数据输入/输出电路被配置为在多条循环数据当中选择与设定的预热周期相对应的循环数据，并向控制器输出所选择的循环数据。

Description

半导体存储器装置及操作半导体存储器装置的方法
技术领域
本公开的各种实施方式总体上涉及一种电子装置，并且更具体地，涉及一种半导体存储器装置以及操作该半导体存储器装置的方法。
背景技术
通常，半导体存储器装置可以具有其中串水平地布置在半导体基板上的二维结构，或者具有其中串垂直地层叠在半导体基板上的三维结构。三维半导体存储器装置可以是被设计为克服二维半导体存储器装置的集成度限制的装置，并且可以包括垂直层叠在半导体基板上的多个存储器单元。
控制器可以控制半导体存储器装置的操作。
发明内容
本公开的实施方式可以提供一种可以在控制器的控制下操作的半导体存储器装置。半导体存储器装置可以包括控制逻辑以及数据输入输出电路。控制逻辑可以存储逻辑数据并响应于逻辑数据的输出命令基于逻辑数据生成多条循环数据，输出命令是从控制器接收的。数据输入输出(输入/输出)电路可以在多条循环数据当中选择与设定的预热周期相对应的循环数据，并向控制器输出所选择的循环数据。
控制逻辑可以包括逻辑数据储存器、循环数据发生器、参数储存器和控制信号发生器。逻辑数据储存器可以存储逻辑数据。循环数据发生器可以基于逻辑数据生成与多个预热周期相对应的多条循环数据，并将循环数据输出给数据输入/输出电路。参数储存器可以存储设定的预热周期值。控制信号发生器可以基于设定的预热周期值来生成用于控制数据输入/输出电路的操作的控制信号。
本公开的实施方式可以提供一种操作被配置为与控制器通信的半导体存储器装置的方法，该方法可以包括：从控制器接收逻辑数据的输出命令；基于逻辑数据生成多条循环数据；在多条循环数据当中选择与设定的预热周期相对应的循环数据；以及输出所选择的循环数据。
附图说明
图1是例示根据本公开的实施方式的包括半导体存储器装置的储存装置的框图。
图2是例示在典型半导体存储器装置中根据预热周期输出的数据的时序图。
图3是例示在根据本公开的实施方式的半导体存储器装置中根据预热周期的逻辑数据的输出的时序图。
图4是例示图1的半导体存储器装置的配置的框图。
图5是例示根据本公开的实施方式的半导体存储器装置的控制逻辑和数据输入/输出电路的配置的框图。
图6是例示存储在逻辑数据储存器中的逻辑数据的示例的图。
图7是例示由循环数据发生器生成的多条循环数据的时序图。
图8是更一般地例示了由循环数据发生器生成的多条循环数据的时序图。
图9是例示循环数据中包括的多条位数据的表。
图10A、图10B、图10C和图10D是例示图7中所示的每条循环数据中包括的位数据的时序图。
图11是例示数据输入/输出电路的实施方式的门级电路图。
图12是等效于图11的电路图的门级电路图。
图13是例示根据预热周期的控制信号CTRL_0至CTRL_4的表。
图14是例示根据本公开的实施方式的操作半导体存储器装置的方法的流程图。
图15是例示包括半导体存储器装置和控制器的储存装置的框图。
图16是例示图15的储存装置的应用示例的框图。
图17是例示包括参照图16描述的储存装置的计算系统的框图。
具体实施方式
在本说明书或申请中引入的本公开的实施方式中的特定结构或功能描述仅用于描述本公开的实施方式。这些描述不应被解释为限于说明书或申请中描述的实施方式。
本公开的各种实施方式可以涉及具有最小化的实现面积的半导体存储器装置。
本公开的各种实施方式可以涉及一种操作具有最小化的实现面积的半导体存储器装置的方法。
图1是例示根据本公开的实施方式的包括半导体存储器装置100的储存装置1000的框图。
参照图1，储存装置1000包括半导体存储器装置100和控制器200。半导体存储器装置100可以在控制器200的控制下操作。例如，半导体存储器装置100可以响应于来自控制器200的写入请求将数据写入到存储器单元阵列110(参见图4)。如果响应于来自控制器200的写入请求而接收到写入命令、地址和数据，则半导体存储器装置100可以将数据写入由地址所指示的存储器单元。
响应于来自控制器200的读取请求，半导体存储器装置100可以执行读取操作。如果响应于来自控制器200的读取请求而接收到读取命令和地址，则半导体存储器装置100可以从由该地址所指示的存储器单元中读取数据，并且向控制器200输出所读取的数据。
半导体存储器装置100采用诸如NAND闪存、垂直NAND闪存(以下称为“VNAND闪存”)、NOR闪存装置、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)之类的许多另选形式。另外，根据本公开的半导体存储器装置100可以实现为三维阵列结构。本公开不仅可以应用于其中电荷储存层由导电浮栅形成的闪存，而且可以应用于其中电荷储存层由绝缘层形成的电荷捕获闪存(CTF)存储器。
控制器200联接在半导体存储器装置100和主机之间。控制器200可以使主机与半导体存储器装置100接口连接。控制器200可以在主机的控制下向半导体存储器装置100发送写入请求或读取请求。
数据输入/输出(DQ[7：0])线、数据选通(DQS)线和读取使能(RE#)线可用于执行控制器200与半导体存储器装置100之间的数据传送操作，尤其是从半导体存储器装置100输出数据的操作。数据输入/输出(DQ[7：0])线可以包括第零数据输入/输出至第七数据输入/输出(DQ0至DQ7)线。当从半导体存储器装置100输出数据时，可以由控制器200切换读取使能信号RE#。读取使能信号RE#可以是从控制器200向半导体存储器装置100发送的信号。
数据输入/输出(DQ0至DQ7)线可以用于从控制器200向半导体存储器装置100输入命令、地址和数据，或从半导体存储器装置100向控制器200输出数据。在图1的实施方式中，数据可以由8位形成，并且有八条数据输入/输出线DQ0至DQ7。然而，数据输入/输出线的数目不限于八条，并且在各种实施方式中可以扩展为十六条或三十二条。
数据选通(DQS)信号可以是双向信号。在半导体存储器装置100的数据输出操作期间，数据选通(DQS)信号可以由半导体存储器装置100驱动。另一方面，在向半导体存储器装置100输入数据的同时，数据选通(DQS)信号可以由控制器200驱动。
在控制器200和半导体存储器装置100之间的这种数据传送操作期间，可以使用预热周期。下面将参照图2和图3描述在数据传送操作期间使用的预热周期。预热周期可以为0、1、2或4。在预热周期为0的情况下，这可以表示在数据传输操作期间不执行预热操作。
图2是例示在典型半导体存储器装置中根据预热周期输出的数据的时序图。参照图2，例示了读取使能(RE#)信号、数据选通(DQS)信号以及通过数据输入/输出(DQ[7：0])线输出的数据。
参照图2，读取使能(RE#)信号输入至半导体存储器装置100。随后，响应于数据选通(DQS)信号，通过数据输入/输出(DQ[7：0])线输出数据。图2是预热周期被设定为2个周期的情况的时序图。例如，预热周期被设定为数据选通信号的两个周期。
由于预热周期是2个周期(即，是数据选通信号的2个周期)，因此可以在数据选通(DQS)信号的前两个周期期间输出虚设数据。控制器200可以忽略在数据选通(DQS)信号的前两个周期期间输出的数据。因此，在预热周期期间，半导体存储器装置可以输出任何虚设数据。根据典型技术，半导体存储器装置可以在预热周期期间输出第零数据D0。第零数据D0可以是从半导体存储器装置输出的连续多条数据当中的第一个数据。第零数据D0可以是在输出第一周期的数据选通(DQS)信号的同时通过数据输入/输出(DQ[7：0])线输出的数据。因此，第零数据D0可以是8位数据。
如果预热周期已经过去，则半导体存储器装置可以输出有效数据。换句话说，可以从数据选通(DQS)信号的第三周期实质性地输出可以有效地接收至控制器200的数据。在数据选通(DQS)信号的第三周期中，可以输出第零数据D0。在第四周期中，可以输出第一数据D1。在第五周期中，可以输出第二数据D2。在第六周期中，可以输出第三数据D3。在第七周期中，可以输出第四数据D4。第一数据D1至第四数据D4中的每个可以是8位数据。在数据选通(DQS)信号的后续周期中输出的数据也可以是8位数据。
如图2所示，在典型半导体存储器装置中，在与预热周期有关的第一周期和第二周期相对应的数据选通(DQS)周期期间，可以通过数据输入/输出(DQ[7：0])线输出第零数据D0作为虚设数据。此外，典型半导体存储器装置可以从经过预热周期之后的第一周期通过数据输入/输出(DQ[7：0])线顺序输出第零数据D0至第四数据D4。这样，在数据选通(DQS)信号的预热周期和有效的第一周期期间，可以输出相同的第零数据D0。从随后的周期开始，可能需要复杂的电路来输出第一数据D1和后续数据。
在本公开中，在以预定周期重复输入数据的情况下，可以基于预热周期来生成并输出循环数据。除了存储在存储器单元阵列中的数据之外，半导体存储器装置100的参数数据可以是具有相对小尺寸的数据。参数数据可以存储在寄存器等中而不是存储器单元阵列中。例如，在控制器200向半导体存储器装置100发送诸如读取ID(ReadID，90h)或获取特征(Get Feature：EEh)之类的命令的情况下，半导体存储器装置100可以在不对存储器单元阵列执行读取操作的情况下向控制器200输出内部寄存器中存储的数据。存储在内部寄存器而不是存储器单元阵列中的数据可以被指定为逻辑数据。逻辑数据可以是具有相对小尺寸的数据。当输出逻辑数据时，半导体存储器装置100可以重复输出相同的数据。如本文中关于诸如预定周期之类的参数所使用的词“预定”是指在处理或算法中使用参数之前确定该参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间但是在处理或算法中使用参数之前确定参数的值。
根据实施方式的半导体存储器装置100可以基于预热周期从逻辑数据生成循环数据。循环数据可以是被循环移位了预热周期的数目的数据。半导体存储器装置100可以响应于数据选通(DQS)信号而输出所生成的循环数据。可以通过简单的门运算使用逻辑数据来生成基于预热周期的数目的循环数据。因此，在应用了预热周期的储存装置1000中，可以基于简单电路输出与设定的预热周期相对应的数据。因此，可以降低半导体存储器装置100和包括半导体存储器装置100的储存装置1000的复杂性。
图3是例示在根据本公开的实施方式的半导体存储器装置100中根据预热周期的逻辑数据的输出的时序图。参照图3，例示了读取使能(RE#)信号、数据选通(DQS)信号以及通过数据输入/输出(DQ[7：0])线输出的数据。图3的读取使能(RE#)信号和数据选通(DQS)信号可以与图2的信号实质上相同。
在图3中，由于预热周期是2个周期，因此可以在数据选通(DQS)信号的前两个周期期间输出虚设数据。控制器200可以忽略在数据选通(DQS)信号的前两个周期期间输出的数据。因此，在预热周期期间，半导体存储器装置100可以输出任何虚设数据。根据实施方式的半导体存储器装置100可以在预热周期期间输出第六数据D6和第七数据D7。
如果预热周期已经过去，则半导体存储器装置100可以输出有效数据。换句话说，可以从数据选通(DQS)信号的第三周期实质性地输出可以被有效地接收至控制器200的数据。在数据选通(DQS)信号的第三周期中，可以输出第零数据D0。在第四周期中，可以输出第一数据D1。在第五周期中，可以输出第二数据D2。在第六周期中，可以输出第三数据D3。在第七周期中，可以输出第四数据D4。
尽管图3中未示出，但是在已经输出第四数据D4之后，可以顺序输出第五数据D5至第七数据D7。换句话说，在数据选通(DQS)信号的第八周期中，可以输出第五数据D5。在第九周期中，可以输出第六数据D6。在第十周期中，可以输出第七数据D7。此后，在数据选通(DQS)信号的第十一周期中，可以再次输出第一数据D1。
如上所述，逻辑数据可以是半导体存储器装置100的内部寄存器中存储的数据。与存储器单元阵列中存储的用户数据相比，逻辑数据可以具有相对小的尺寸。参照图3，逻辑数据可以是通过数据输入/输出(DQ[7：0])线在数据选通(DQS)信号的八个周期期间输出的数据。由于逻辑数据中包括的第零数据D0至第七数据D7中的每一个是8位数据，因此逻辑数据可以是整个64位数据。
如上所述，根据实施方式的半导体存储器装置100可以在输出逻辑数据时基于预热周期来生成循环数据，并且可以响应于数据选通(DQS)信号通过数据输入/输出(DQ[7：0])线来输出所生成的循环数据。因此，可以降低半导体存储器装置100的实现复杂度。
图4是例示图1的半导体存储器装置100的配置的框图。
参照图4，半导体存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。外围电路120可以包括地址解码器121、电压发生器122、读写(读/写)电路123和数据输入/输出电路124。控制逻辑130可以实现为硬件、软件、或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110通过行线RL联接至地址解码器121，并且通过位线BL1至BLm联接至读/写电路123。行线RL可以包括源极选择线、字线和漏极选择线。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接至地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm联接至读/写电路123。存储块BLK1至BLKz中的每个可以包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中联接至相同字线的存储器单元定义为一页。换句话说，存储器单元阵列110中包括的每个存储块可以由多个页形成。
半导体存储器装置100的每个存储器单元可以由能够存储单个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)形成、或能够存储四个数据位的四级单元(QLC)形成。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以执行编程操作、读取操作或擦除操作。
地址解码器121通过行线RL联接至存储器单元阵列110。地址解码器121可以在控制逻辑130的控制下进行操作。例如，地址解码器121可以从控制逻辑130接收地址ADDR。
地址解码器121可以对接收到的地址ADDR当中的块地址进行解码。地址解码器121可以根据经解码的块地址选择存储块BLK1至BLKz中的至少一个。地址解码器121可以对接收到的地址ADDR当中的行地址进行解码。地址解码器121可以通过根据经解码的行地址向至少一条字线WL施加从电压发生器122提供的电压，来选择被选存储块的至少一条字线WL。
在编程操作期间，地址解码器121可以向被选字线施加编程电压Vpgm，并且向未选字线施加具有比编程电压的电平低的电平的通过电压。在编程验证操作期间，地址解码器121可以向被选字线施加验证电压，并且向未选字线施加比验证电压高的验证通过电压。
在读取操作期间，地址解码器121可以向被选字线施加读取电压Vread，并且向未选字线施加比读取电压Vread高的通过电压Vpass。
在实施方式中，可以以存储块为基础执行半导体存储器装置100的擦除操作。在擦除操作期间，要向半导体存储器装置100输入的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并根据经解码的块地址选择相应存储块。在擦除操作期间，地址解码器121可以向联接至被选存储块的字线施加接地电压，并且向被选存储块所形成于的体区域(bulk area)施加擦除电压Vers。
在实施方式中，地址解码器121可以解码所发送的地址ADDR当中的列地址。经解码的列地址DCA可以被发送给读/写电路123。例如，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。
电压发生器122可以生成执行半导体存储器装置100的操作所需的各种电压。例如，电压发生器122可以生成例如读取电压Vread、通过电压Vpass、编程电压Vpgm或擦除电压Vers，并将生成的电压发送给地址解码器121。
例如，电压发生器122可以包括多个泵送电容器，并通过在控制逻辑130的控制下选择性地激活多个泵送电容器来生成多个电压。所生成的电压可以通过地址解码器121提供给存储器单元阵列110。
读/写电路123可以包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm联接至存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于从控制逻辑130接收到的控制信号CTR1而操作。
第一页缓冲器PB1至第m页缓冲器PBm可以与数据输入/输出电路124执行数据通信。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过数据输入/输出电路124和数据线DL接收要存储的数据。
在编程操作期间，当将编程脉冲施加到被选字线时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm向被选存储器单元发送通过数据输入/输出电路124接收的数据。基于发送的数据对被选页中的存储器单元进行编程。联接至施加有编程使能电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。可以保持联接至施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm从被选存储器单元读取页数据。
在读取操作期间，读/写电路123可以通过位线BL从被选页中的存储器单元读取数据，并且向数据输入/输出电路124输出所读取的数据。
在擦除操作期间，读/写电路123可以使位线BL浮置。在实施方式中，读/写电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL联接至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124可以响应于从控制逻辑130接收的控制信号CTRL而操作。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收要存储的数据。在读取操作期间，数据输入/输出电路124可以向外部控制器输出从读/写电路123中包括的第一页缓冲器PB1至第m页缓冲器PBm发送的数据。
控制逻辑130可以控制半导体存储器装置100的整体操作。控制逻辑130可以响应于从外部装置发送的命令CMD而操作。控制逻辑130可以联接至地址解码器121、电压发生器122、读/写电路123和数据输入/输出电路124。
如上所述，半导体存储器装置100可以将逻辑数据存储在内部寄存器中而不是存储器单元阵列110中。另一方面，用户数据可以通过编程操作存储在存储器单元阵列110中。
控制逻辑130可以包括被配置为存储逻辑数据的内部寄存器。当控制器200向半导体存储器装置100发送逻辑数据的输出命令时，可以通过数据输入/输出电路124和数据输入/输出(DQ[7：0])线向控制器200输出控制逻辑130的内部寄存器中所存储的逻辑数据。
图5是例示根据本公开的实施方式的半导体存储器装置100的控制逻辑130和数据输入/输出电路124的配置的框图。
参照图5，控制逻辑130可以包括逻辑数据储存器131、循环数据发生器133、参数储存器135和控制信号发生器137。
逻辑数据储存器131可以实现为上述内部寄存器。逻辑数据储存器131可以存储逻辑数据DATA_L。当接收到用于从控制器200输出逻辑数据的命令时，逻辑数据储存器131可以向循环数据发生器133输出逻辑数据DATA_L。
循环数据发生器133可以基于逻辑数据DATA_L生成针对每个预定周期重复(iterate)的多个循环数据DATA_0、DATA_1、DATA_2和DATA_4。可以依据逻辑数据DATA_L的尺寸来确定预定周期。例如，在逻辑数据DATA_L的尺寸为64位的情况下，能够在数据选通信号DQS的一个周期内通过数据输入/输出(DQ[7：0])线输出的数据的尺寸对应于8位。因此，该周期可以对应于数据选通信号DQS的8个周期。
由循环数据发生器133生成的多个循环数据DATA_0、DATA_1、DATA_2和DATA_4可以是与多个预热周期相对应的循环数据。下面将参照图7和图8描述由循环数据发生器133生成的多个循环数据DATA_0、DATA_1、DATA_2和DATA_4。
参数储存器135可以存储预设的预热周期(WUC)值。在半导体存储器装置100从控制器200接收到数据的输出命令的情况下，参数储存器135可以向控制信号发生器发送预热周期(WUC)值。
图5例示了逻辑数据储存器131和参数储存器135是分开的组件。然而，本公开不限于此。逻辑数据储存器131和参数储存器135可以实现为单个集成储存器。在这种情况下，集成储存器可以包括逻辑数据DATA_L和预热周期WUC值二者。
控制信号发生器137可以基于接收到的预热周期WUC值来生成控制信号CTRL。数据输入/输出电路124可以基于
入/输出电与所设定的预热周期WUC值相对应的控制信号CTRL来选择多条循环数据中的任何一条，并且通过数据输入/输出(DQ[7：0])线输出所选择的循环数据。
下面将参照图9至图11描述数据输入/输出电路124的配置。
图6是例示逻辑数据储存器131中所存储的逻辑数据的示例的图。
参照图6，逻辑数据DATA_L可以包括第零数据D0至第七数据D7。在实施方式中，第零数据D0至第七数据D7中的每个可以是在数据选通(DQS)信号的一个周期内通过数据输入/输出(DQ[7：0])线输出的单位数据。在单数据速率(SDR)模式下，在数据选通(DQS)信号的一个周期内可以通过数据输入/输出(DQ[7：0])线输出8位数据。因此，在这种情况下，第零数据D0至第七数据D7中的每个可以是8位数据。因此，逻辑数据DATA_L可以是64位数据。
在实施方式中，第零数据D0至第七数据D7中的每个可以是在数据选通(DQS)信号的半个周期内通过数据输入/输出(DQ[7：0])线输出的单位数据。在双倍数据速率(DDR)模式下，在数据选通(DQS)信号的0.5个周期内，可以通过数据输入/输出(DQ[7：0])线输出8位数据。
在下文中，假设半导体存储器装置100和控制器200以SDR模式操作。
尽管图6例示了逻辑数据DATA_L包括8条单位数据，但是本公开不限于此。在实施方式中，逻辑数据中包括的单位数据的条数可以以各种方式改变。
图7是例示由循环数据发生器133生成的多条循环数据的时序图。
参照图7，例示了四条循环数据DATA_0、DATA_1、DATA_2和DATA_4。可以基于逻辑数据DATA_L来生成全部的循环数据DATA_0、DATA_1、DATA_2和DATA_4。此外，可以基于相应的预热周期来生成多条循环数据DATA_0、DATA_1、DATA_2和DATA_4中的每条。
循环数据DATA_0可以是在预热周期为0时(即，不使用预热周期的情况下)生成的数据。在这种情况下，循环数据DATA_0可以从第零数据D0开始。换句话说，循环数据DATA_0可以是其中逻辑数据储存器131中存储的逻辑数据DATA_L中所包括的第零数据D0至第七数据D7顺序且重复地设置的数据。在预热周期为0的情况下，可以从数据选通(DQS)信号的第一周期开始输出第零数据D0。
循环数据DATA_1可以是在预热周期为1时生成的数据。在这种情况下，循环数据DATA_1可以从第七数据D7开始。换句话说，循环数据DATA_1可以包括第七数据D7以及重复设置的第零数据D0至第七数据D7。在预热周期为1的情况下，可以在数据选通(DQS)信号的第一周期上输出第七数据D7。这里，控制器200可以忽略在数据选通(DQS)信号的第一周期上接收到的第七数据D7。可以从数据选通(DQS)信号的第二周期开始顺序地输出第零数据D0至第七数据D7。控制器200可以正常接收从数据选通(DQS)信号的第二周期开始输出的第零数据D0至第七数据D7。因此，可以从半导体存储器装置100向控制器200发送逻辑数据DATA_L。
循环数据DATA_2可以是在预热周期为2时生成的数据。在这种情况下，循环数据DATA_2可以从第六数据D6开始。换句话说，循环数据DATA_2可以包括第六数据D6和第七数据D7以及重复设置的第零数据D0至第七数据D7。在预热周期为2的情况下，可以在数据选通(DQS)信号的第一周期上输出第六数据D6，并且可以在第二周期上输出第七数据D7。这里，控制器200可以忽略在数据选通(DQS)信号的第一周期和第二周期上接收到的第六数据D6和第七数据D7。可以从数据选通(DQS)信号的第三周期开始顺序地输出第零数据D0至第七数据D7。控制器200可以正常接收从数据选通(DQS)信号的第三周期开始输出的第零数据D0至第七数据D7。因此，可以从半导体存储器装置100向控制器200发送逻辑数据DATA_L。
循环数据DATA_4可以是在预热周期为4时生成的数据。在这种情况下，循环数据DATA_4可以从第四数据D4开始。换句话说，循环数据DATA_2可以包括第四数据D4至第七数据D7以及重复设置的第零数据D0至第七数据D7。在预热周期为4的情况下，可以在数据选通(DQS)信号的第一周期至第四周期上顺序地输出第四数据D4至第七数据D7。这里，控制器200可以忽略在数据选通(DQS)信号的第一周期至第四周期上接收到的第四数据D4至第七数据D7。可以从数据选通(DQS)信号的第五周期开始顺序地输出第零数据D0至第七数据D7。控制器200可以正常接收从数据选通(DQS)信号的第五周期开始输出的第零数据D0至第七数据D7。因此，可以从半导体存储器装置100向控制器200发送逻辑数据DATA_L。
图8是更一般性地例示了由循环数据发生器133生成的多条循环数据的时序图。
参照图8，例示了在逻辑数据DATA_L包括k条单位数据的情况下生成的循环数据。换句话说，逻辑数据DATA_L可以包括第零数据D0至第k-1数据D(k-1)。这里，n可以是大于1的整数。
循环数据DATA_0可以是在预热周期为0时生成的数据。在这种情况下，循环数据DATA_0可以从第零数据D0开始。换句话说，循环数据DATA_0可以是其中逻辑数据储存器131中存储的逻辑数据DATA_L中包括的第零数据D0至第k-1数据D(k-1)顺序且重复地设置的数据。
循环数据DATA_n可以是在预热周期为n时生成的数据。这里，n可以是除0以外的整数，即，自然数。在这种情况下，循环数据DATA_n可以从第k-n数据D(k-n)开始。换句话说，循环数据DATA_n可以包括第k-n数据D(k-n)至第k-1数据D(k-1)，以及重复设置的第零数据D0至第k-1数据D(k-1)。
在预热周期为n的情况下，可以在第一周期至第n周期上顺序地输出第k-n数据D(k-n)至第k-1数据D(k-1)。这里，控制器200可以忽略在数据选通(DQS)信号的第一周期至第n周期上接收的第k-n数据D(k-n)至第k-1数据D(k-1)。可以从数据选通(DQS)信号的第n+1周期开始顺序地输出第零数据D0至第k-1数据D(k-1)。控制器200可以正常接收从数据选通(DQS)信号的第n+1周期开始输出的第零数据D0至第k-1数据D(k-1)。因此，可以从半导体存储器装置100向控制器200发送逻辑数据DATA_L。
图9是例示循环数据中包括的多条位数据(bit data)的表。
参照图7，多条循环数据DATA_0、DATA_1、DATA_2和DATA_4可以包括第零数据D0至第七数据D7。第零数据D0至第七数据D7中的每个可以是每个周期内输出的单位数据，并且可以是8位数据。
参照图9，第零数据D0可以包括多条第零单位位数据B0_0、B1_0、B2_0、……、B7_0。第一数据D1可以包括多条第一单位位数据B0_1、B1_1、B2_1、……、B7_1。第二数据D2可以包括多条第二单位位数据B0_2、B1_2、B2_2、……、B7_2。这样，第七数据D7可以包括多条第七单位位数据B0_7、B1_7、B2_7、……、B7_7。
可以通过第零数据输入/输出线DQ0输出多条第零单位位数据B0_0、B1_0、B2_0、……、B7_0当中的位数据B0_0。也可以通过第零数据输入/输出线DQ0输出多条第一单位位数据B0_1、B1_1、B2_1、……、B7_1当中的位数据B0_1。以此方式，也可以通过第零数据输入/输出线DQ0输出多条第七单位位数据B0_7、B1_7、B2_7、……、B7_7当中的位数据B0_7。
可以通过第一数据输入/输出线DQ1输出多条第零单位位数据B0_0、B1_0、B2_0、……、B7_0当中的位数据B1_0。也可以通过第一数据输入/输出线DQ1输出第一单位位数据B0_1、B1_1、B2_1、……、B7_1当中的位数据B1_1。这样，也可以通过第一数据输入/输出线DQ1输出多条第七单位位数据B0_7、B1_7、B2_7、……、B7_7当中的位数据B1_7。
以此方式，可以通过第七数据输入/输出线DQ7输出多条第零单位位数据B0_0、B1_0、B2_0、……、B7_0当中的位数据B7_0。也可以通过第七数据输入/输出线DQ7输出第一单位位数据B0_1、B1_1、B2_1、……、B7_1当中的位数据B7_1。这样，也可以通过第七数据输入/输出线DQ7输出第七单位位数据B0_7、B1_7、B2_7、……、B7_7当中的位数据B7_7。
换句话说，可以针对数据选通(DQS)信号的每个周期通过数据输入/输出线DQ[7：0]输出8位数据。
图10A、图10B、图10C和图10D是例示图7中例示的每条循环数据中所包括的位数据的时序图。
参照图10A，例示了形成循环数据DATA_0的多条位数据。如图10A所示，循环数据DATA_0可以包括顺序输出的多条单位数据，换句话说，第零数据D0至第七数据D7。如上所述，第零数据D0可以包括多条第零单位位数据B0_0、B1_0、B2_0、……、B7_0。第一数据D1可以包括多条第一单位位数据B0_1、B1_1、B2_1、……、B7_1。第二数据D2可以包括多条第二单位位数据B0_2、B1_2、B2_2、……、B7_2。以此方式，第七数据D7可以包括多条第七单位位数据B0_7、B1_7、B2_7、……、B7_7。
可以通过第零数据输入/输出线DQ0顺序地输出第零数据D0的第零单位位数据B0_0、第一数据D1的第一单位位数据B0_1、第二数据D2的第二单位位数据B0_2等。作为循环数据DATA_0中包括的位数据而通过第零数据输入/输出线DQ0输出的位数据可以被指定为第零位流数据BS0_0。
可以通过第一数据输入/输出线DQ1顺序地输出第零数据D0的第零单位位数据B1_0、第一数据D1的第一单位位数据B1_1、第二数据D2的第二单位位数据B1_2等。作为循环数据DATA_0中包括的位数据而通过第一数据输入/输出线DQ1输出的位数据可以被指定为第一位流数据BS1_0。
以此方式，可以通过第七数据输入/输出线DQ7顺序地输出第零数据D0的第零单位位数据B7_0、第一数据D1的第一单位位数据B7_1、第二数据D2的第二单位位数据B7_2等。作为循环数据DATA_0中包括的位数据而通过第七数据输入/输出线DQ7输出的位数据可以被指定为第七位流数据BS7_0。
换句话说，循环数据DATA0可以包括八个位流数据BS0_0、BS1_0、……、BS7_0。
参照图10B，例示了形成循环数据DATA_1的多条位数据。循环数据DATA_1可以是施加了为1的预热周期的数据。因此，循环数据DATA_1可以是与循环数据DATA_0具有一个周期差而输出的数据。因此，循环数据DATA1中包括的多条位流数据BS0_1、BS1_1、……、BS7_1与循环数据DATA_0中包括的多条位流数据BS0_0、BS1_0、……、BS7_0具有一个周期差。
类似地，参照图10C，例示了形成循环数据DATA_2的多条位数据。循环数据DATA_2可以是施加了为2的预热周期的数据。因此，循环数据DATA_2可以是与循环数据DATA_0具有两个周期差而输出的数据。因此，循环数据DATA2中包括的位流数据BS0_2、BS1_2、……、BS7_2与循环数据DATA_0中包括的位流数据BS0_0、BS1_0、……、BS7_0具有两个周期差。
参照图10D，例示了形成循环数据DATA_4的多条位数据。循环数据DATA_4可以是施加了为4的预热周期的数据。因此，循环数据DATA_4可以是与循环数据DATA_0具有四个周期差而输出的数据。因此，循环数据DATA4中包括的位流数据BS0_4、BS1_4、……、BS7_4与循环数据DATA_0中包括的位流数据BS0_0、BS1_0、……、BS7_0具有四个周期差。
图11是例示数据输入/输出电路124的实施方式的门级电路图。图12是等效于图11的电路图的门级电路图。在下文中，将参照图11和图12一起进行描述。图11和图12中所示的控制信号CTRL_0、CTRL_1、CTRL_2和CTRL_4可以是图4和图5的控制信号CTRL中所包括的信号。控制信号CTRL_0、CTRL_1、CTRL_2和CTRL_4可以由控制信号发生器137生成。在从参数储存器135接收的预热周期WUC的值为0的情况下，控制信号发生器137可以输出具有值1的控制信号CTRL_0和各自具有值0的控制信号CTRL_1、CTRL_2和CTRL_4。在从参数储存器135接收的预热周期WUC的值为1的情况下，控制信号发生器137可以输出具有值1的控制信号CTRL_1以及各自具有值0的控制信号CTRL_0、CTRL_2和CTRL_4。在从参数储存器135接收到的预热周期WUC的值为2的情况下，控制信号发生器137可以输出具有值1的控制信号CTRL_2和各自具有值0的控制信号CTRL_0、CTRL_1和CTRL_4。在从参数储存器135接收到的预热周期WUC的值为4的情况下，控制信号发生器137可以输出具有值1的控制信号CTRL_4以及各自具有值0的控制信号CTRL_0、CTRL_1和CTRL_2。
参照图11，数据输入/输出电路124可以包括第一门G1至第四十二门G42。第一门G1至第四门G4、第十五门G15至第十八门G18以及第二十九门G29至第三十二门G32可以是与非(NAND)门。第一门G1可以接收循环数据DATA_0的第零位流数据BS0_0和控制信号CTRL_0，并且执行第零位流数据BS0_0和控制信号CTRL_0的与非(NAND)运算。第二门G2可以接收循环数据DATA_1的第零位流数据BS0_1和控制信号CTRL_1，并且执行第零位流数据BS0_1和控制信号CTRL_1的与非运算。第三门G3可以接收循环数据DATA_2的第零位流数据BS0_2和控制信号CTRL_2，并且执行第零位流数据BS0_2和控制信号CTRL_2的与非运算。第四门G4可以接收循环数据DATA_4的第零位流数据BS0_4和控制信号CTRL_4，并且执行第零位流数据BS0_4和控制信号CTRL_4的与非运算。同样，第十五门G15至第十八门G18中的每个可以接收位流数据BS1_0、BS1_1、BS1_2、BS1_4和控制信号CTRL_0、CTRL_1、CTRL_2、CTRL_4，并执行位流数据和控制信号的与非运算。以此方式，第二十九门G29至第三十二门G32中的每个可以接收位流数据BS7_0、BS7_1、BS7_2、BS7_4和控制信号CTRL_0、CTRL_1、CTRL_2、CTRL_4，并且执行位流数据和控制信号的与非运算。
第五门G5至第八门G8、第十九门G19至第二十二门G22、以及第三十三门G33至第三十六门G36可以是反相器。第五门G5至第八门G8、第十九门G19至第二十二门G22、以及第三十三门G33至第三十六门G36可以分别将第一门G1至第四门G4、第十五门G15至第十八门G18以及第二十九门G29至第三十二门G32的输出反相。
第九门G至第十门G10、第二十三门G23至第二十四门G24、以及第三十七门G37和第三十八门G38可以是或非(NOR)门。第九门G9可以接收第五门G5的输出和第六门G6的输出，并且执行这些输出的或非(NOR)运算。第十门G10可以接收第七门G7的输出和第八门G8的输出，并执行这些输出的或非运算。第二十三门G23可以接收第十九门G19的输出和第二十门G20的输出，并执行这些输出的或非运算。第二十四门G24可以接收第二十一门G21的输出和第二十二门G22的输出，并执行这些输出的或非运算。第三十七门G37可以接收第三十三门G33的输出和第三十四门G34的输出，并执行这些输出的或非运算。第三十八门G38可以接收第三十五门G35的输出和第三十六门G36的输出，并执行这些输出的或非运算。
第十一门G11和第十二门G12、第二十五门G25至第二十六门G26、以及第三十九门G39至第四十门G40可以是反相器。第十一门G11和第十二门G12可以分别将第九门G9和第十门G10的输出反相。第二十五门G25和第二十六门G26可以分别将第二十三门G23和第二十四门G24的输出反相。第三十九门G39至第四十门G40可以分别将第三十七门G37和第三十八门G38的输出反相。
第十三门G13、第二十七门G27和第四十一门G41可以是或非(NOR)门。第十三门G13可以接收第十一门G11的输出和第十二门G12的输出，并执行这些输出的或非(NOR)运算。第二十七门G27可以接收第二十五门G25的输出和第二十六门G26的输出，并执行这些输出的或非运算。第四十一门G41可以接收第三十九门G39的输出和第四十门G40的输出，并执行这些输出的或非运算。第十四门G14、第二十八门G28和第四十二门G42可以是反相器。第十四门G14可以将第十三门G13的输出反相并且向第零数据输入/输出线DQ0输出该输出。第二十八门G28可以将第二十七门G27的输出反相并且向第一数据输入/输出线DQ1输出该输出。这样，第四十二门G42可以将第四十一门G41的输出反相并且向第七数据输入/输出线DQ7输出该输出。
参照图12，数据输入/输出电路124可以包括第四十三门G43至第五十七门G57。第四十三门G43至第四十六门G46、第四十八门G48至第五十一门G51以及第五十三门G53至第五十六门G56可以是与(AND)门。
可以理解的是，图11所示的门电路与图12的门电路等效。参照图11和图12，在实施方式中，可以根据预定的预热周期使能控制信号CTRL0、CTRL1、CTRL2和CTRL4中的任何一个，并且可以基于使能的控制信号向数据输入/输出DQ[7：0]线输出多条循环数据DATA_0、DATA_1、DATA_2和DATA_4中任意一条。
图13是例示根据预热周期的控制信号CTRL_0至CTRL_4的表。
参照图13，当预热周期为0时，控制信号CTRL_0至CTRL_4当中仅控制信号CTRL_0可以具有值1，并且其它控制信号CTRL_1至CTRL_4可以各自具有值0。当预热周期为1时，控制信号CTRL_0至CTRL_4当中仅控制信号CTRL_1可以具有值1，其它控制信号CTRL_0、CTRL_2和CTRL_4可以各自具有值0。当预热周期为2时，控制信号CTRL_0至CTRL_4当中仅控制信号CTRL_2可以具有值1，并且其它控制信号CTRL_0、CTRL_1和CTRL_4可以各自具有值0。当预热周期为4时，控制信号CTRL_0至CTRL_4当中仅控制信号CTRL_4可以具有值1，并且其它控制信号CTRL_0、CTRL_1和CTRL_2可以各自具有值0。
如上所述，在从参数储存器135接收到的预热周期WUC的值为0的情况下，控制信号发生器137可以输出具有值1的控制信号CTRL_0以及各自具有值0的控制信号CTRL_1、CTRL_2和CTRL_4。在这种情况下，例如，如图12所示，第四十三门G43可以输出第零位流数据BS0_0。第四十四门G44至第四十六门G46可以各自输出值0。因此，第四十七门G47可以向第零数据输入/输出线DQ0输出第零位流数据BS0_0。类似地，第五十二门G52可以输出第一位流数据BS1_0。以此方式，第五十七门G57可以输出第七位流数据BS7_0。结果，或(OR)门G47、G52、…G57可以向数据输入/输出DQ[7：0]线输出循环数据DATA_0。
在从参数储存器135接收到的预热周期WUC的值为1的情况下，控制信号发生器137可以输出具有值1的控制信号CTRL_1以及各自具有值0的控制信号CTRL_0、CTRL_2和CTRL_4。在这种情况下，例如，如图12所示，第四十四门G44可以输出第零位流数据BS0_1。第四十三门G43、第四十五门G45和第四十六门G46可以各自输出值0。因此，第四十七门G47可以向第零数据输入/输出线DQ0输出第零位流数据BS0_1。类似地，第五十二门G52可以输出第一位流数据BS1_1。以此方式，第五十七门G57可以输出第七位流数据BS7_1。结果，或(OR)门G47、G52、…G57可以向数据输入/输出DQ[7：0]线输出循环数据DATA_1。
在从参数储存器135接收到的预热周期WUC的值为2的情况下，控制信号发生器137可以输出具有值1的控制信号CTRL_2以及各自具有值0的控制信号CTRL_0、CTRL_1和CTRL_4。在这种情况下，例如，如图12所示，第四十五门G45可以输出第零位流数据BS0_2。第四十三门G43、第四十四门G44和第四十六门G46可以各自输出值0。因此，第四十七门G47可以向数据输入/输出线DQ0输出第零位流数据BS0_2。类似地，第五十二门G52可以输出第一位流数据BS1_2。以此方式，第五十七门G57可以输出第七位流数据BS7_2。结果，或(OR)门G47、G52、…G57可以向数据输入/输出DQ[7：0]线输出循环数据DATA_2。
在从参数储存器135接收到的预热周期WUC的值为4的情况下，控制信号发生器137可以输出具有值1的控制信号CTRL_4以及各自具有值0的控制信号CTRL_0、CTRL_1和CTRL_2。在这种情况下，例如，如图12所示，第四十六门G46可以输出第零位流数据BS0_4。第四十三门G43至第四十五门G45可以各自输出值0。因此，第四十七门G47可以向数据输入/输出线DQ0输出第零位流数据BS0_4。类似地，第五十二门G52可以输出第一位流数据BS1_4。以此方式，第五十七门G57可以输出第七位流数据BS7_4。结果，或(OR)门G47、G52、…G57可以向数据输入/输出DQ[7：0]线输出循环数据DATA_4。
以此方式，根据实施方式的半导体存储器装置100可以基于预热周期WUC从逻辑数据生成循环数据。循环数据可以是被循环移位了预热循环的数目的数据。半导体存储器装置100可以响应于数据选通(DQS)信号通过数据输入/输出DQ[7：0]线输出所生成的循环数据。可以通过参照图9至图10D描述的简单门运算使用逻辑数据DATA_L来生成基于预热周期的数目的循环数据。因此，在应用了预热周期的储存装置1000中，可以基于简单电路而输出与设定的预热周期相对应的数据。因此，可以降低半导体存储器装置100和包括半导体存储器装置100的储存装置1000的复杂性。
图14是例示根据本公开的实施方式的操作半导体存储器装置100的方法的流程图。
参照图14，半导体存储器装置100可以接收逻辑数据的输出命令(在步骤S100)。在步骤S100，半导体存储器装置100可以从控制器200接收逻辑数据的输出命令。如上所述，输出命令可以是诸如ReadID(90h)或Get Feature(EEh)之类的命令。
在步骤S200，半导体存储器装置100的控制逻辑130可以基于逻辑数据DATA_L来生成多条循环数据DATA_0、DATA_1、DATA_2和DATA_4。例如，控制逻辑130的循环数据发生器133可以从逻辑数据储存器131接收逻辑数据DATA_L。循环数据发生器133可以生成分别对应于多个预热周期的多条循环数据DATA_0、DATA_1、DATA_2和DATA_4。在实施方式中，多个预热周期可以包括0、1、2和4中的两个或更多个。
在步骤S300，可以从所生成的多条循环数据DATA_0、DATA_1、DATA_2和DATA_4当中选择与设定的预热周期WUC相对应的循环数据。参照图5，可以向数据输入/输出电路124发送所生成的多条循环数据DATA_0、DATA_1、DATA_2和DATA_4。控制信号发生器137可以向数据输入/输出电路124发送与所设定的预热周期WUC相对应的控制信号CTRL。数据输入/输出电路124可以基于接收到的控制信号CTRL，从所生成的多条循环数据DATA_0、DATA_1、DATA_2和DATA_4当中选择与所设定的预热周期WUC相对应的循环数据。
例如，在预热周期WUC为0的情况下，数据输入/输出电路124可以选择循环数据DATA_0。在预热周期WUC为1的情况下，数据输入/输出电路124可以选择循环数据DATA_1。在预热周期WUC为2的情况下，数据输入/输出电路124可以选择循环数据DATA_2。在预热周期WUC为4的情况下，数据输入/输出电路124可以选择循环数据DATA_4。
在步骤S400，数据输入/输出电路124可以通过数据输入/输出DQ[7：0]线向控制器200输出所选择的循环数据。
图15是例示包括半导体存储器装置1300和控制器1200的储存装置1000的框图。
图15所示的半导体存储器装置1300可以与参照图2描述的半导体存储器装置100具有相同的配置和操作。在下文中，将省略重复的说明。
控制器1200可以联接至主机装置Host和半导体存储器装置1300。控制器1200可以响应于来自主机装置Host的请求而访问半导体存储器装置1300。例如，控制器1200可以控制半导体存储器装置1300的读取操作、写入操作、擦除操作和后台操作。控制器1200可以提供半导体存储器装置1300和主机装置Host之间的接口。控制器1200可以驱动用于控制半导体存储器装置1300的固件。
控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。
RAM 1210用作处理单元1220的操作存储器、半导体存储器装置1300与主机装置Host之间的缓存存储器、以及半导体存储器装置1300与主机装置Host之间的缓冲存储器中的至少一种。
处理单元1220可以控制控制器1200的整体操作。处理单元1220可以控制半导体存储器装置1300的读取操作、编程操作、擦除操作和后台操作。处理单元1220可以驱动用于控制半导体存储器装置1300的固件。处理单元1220可以执行闪存转换层(FTL)的功能。处理单元1220可以通过FTL将由主机装置提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA并且使用映射表将LBA转换成PBA。可以依据映射的单位以各种方式修改使用FTL的地址映射方法。代表性地址映射方法可以包括页映射方法、块映射方法和混合映射方法。
主机接口1230可以包括用于在主机装置Host与控制器1200之间执行数据交换的协议。在实施方式中，控制器1200可以被配置为通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子设备(IDE)协议、专用协议等的各种接口协议中的至少一个与主机装置Host通信。
存储器接口1240可以与半导体存储器装置1300接口连接。例如，存储器接口1240包括NAND接口或NOR接口。
纠错块1250可以使用纠错码(ECC)来检测和纠正从半导体存储器装置1300接收的数据中的错误。纠错块1250可以使用ECC纠正来自读取的页数据的错误。纠错块1250可以使用低密度奇偶校验(LDPC)码、博斯-乔德里-霍昆格姆(BCH)码、turbo码、Reed-Solomon码、卷积码、递归系统码(RSC)或者诸如网格编码调制(TCM)、块编码调制(BCM)或汉明码之类的编码调制来纠正错误。
在读取操作期间，纠错块1250可以纠正来自读取的页数据的错误。当读取的页数据中包括的错误位的数目超过可校正位数时，解码可能失败。当页数据中包括的错误位的数目小于或等于可校正位数时，解码可以成功。解码成功表示相应读取命令已经通过。解码失败表示相应读取命令已失败。当解码成功时，控制器1200可以向主机装置Host输出经纠错的页数据。
控制器1200和半导体存储器装置1300可以集成到单个半导体装置中。在实施方式中，控制器1200和半导体存储器装置1300可以集成到单个半导体装置中以形成存储卡。例如，控制器1200和半导体存储器装置1300可以集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)之类的存储卡。
控制器1200和半导体存储器装置1300可以集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储在半导体存储器中的储存装置。当储存装置用作SSD时，可以显著提高联接至储存装置的主机装置Host的操作速度。
在另一实施方式中，储存装置1000可以提供为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数码相机、3D电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等的电子装置的各种元件之一。
在实施方式中，半导体存储器装置1300或储存装置可以嵌入到各种类型的封装件中。例如，半导体存储器装置1300或储存装置可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平包(TQFP)、小轮廓(SOIC)、收缩型小轮廓封装(SSOP)、薄型小轮廓(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工层叠封装(WSP)等的类型来进行封装。
图16是例示图15的储存装置的应用示例2000的框图。
参照图16，储存装置2000包括半导体存储器装置2100和控制器2200。半导体存储器装置2100包括多个存储器芯片。半导体存储器芯片可以分为多个组。
在图16中，例示了多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以与参照图15描述的半导体存储器装置1300的实施方式具有相同的配置和操作。
每个组可以通过一个公共通道与控制器2200通信。控制器2200与参照图15描述的控制器1200具有相同的配置，并且被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
在图16中，多个半导体存储器芯片已经被例示联接至每个通道。然而，可以理解，储存装置2000可以变型为使得单个存储器芯片连接到每个通道。
图17是例示包括参照图16描述的储存装置2000的计算系统3000的框图。
参照图17，计算系统3000可以包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和储存装置2000。
储存装置2000可以通过系统总线3500电联接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由CPU 3100处理的数据可以存储在储存装置2000中。
在图17中，半导体存储器芯片已经例示为通过控制器2200联接至系统总线3500。然而，半导体芯片可以直接联接至系统总线3500。控制器2200的功能可以由CPU 3100和RAM3200执行。
参照图17，可以设置参照图16描述的储存装置2000。然而，储存装置2000可以用参照图15描述的储存装置1000代替。在实施方式中，计算系统3000可以包括参照图15和图16描述的储存装置1000和2000二者。
本公开的各种实施方式可以提供具有最小化的实现面积的半导体存储器装置。
本公开的各种实施方式可以提供一种操作具有最小化的实现面积的半导体存储器装置的方法。
本文已经公开了实施方式的示例，并且尽管采用了特定术语，但是仅在一般性和描述性意义上使用和解释它们，并非出于限制的目的。在一些情况下，在本申请提交时对于本领域普通技术人员来说显而易见的是，除非另外特别指出，否则结合特定实施方式描述的特征、特性和/或元件可以单独使用或与其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种变型。
相关申请的交叉引用
本申请要求于2019年11月21日提交的韩国专利申请No.10-2019-0150801的优先权，其全部内容通过引用合并于此。

Claims (14)

1.一种半导体存储器装置，该半导体存储器装置被配置为在控制器的控制下进行操作，并且该半导体存储器装置包括：
控制逻辑，所述控制逻辑被配置为存储逻辑数据和设定的预热周期值，并响应于所述逻辑数据的输出命令而基于所述逻辑数据生成与多个预热周期相对应的多条循环数据，所述输出命令是从所述控制器接收的；以及
数据输入/输出电路，所述数据输入/输出电路被配置为向所述控制器输出数据，
其中，所述控制逻辑控制所述数据输入/输出电路以在所述多条循环数据当中选择与所述设定的预热周期值相对应的循环数据并向所述控制器输出所选择的循环数据。
2.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑包括：
逻辑数据储存器，所述逻辑数据储存器被配置为存储所述逻辑数据；
循环数据发生器，所述循环数据发生器被配置为基于所述逻辑数据来生成与所述多个预热周期相对应的所述多条循环数据，并将所述循环数据输出至所述数据输入/输出电路；
参数储存器，所述参数储存器被配置为存储所述设定的预热周期值；以及
控制信号发生器，所述控制信号发生器被配置为基于所述设定的预热周期值来生成用于控制所述数据输入/输出电路的操作的控制信号。
3.根据权利要求2所述的半导体存储器装置，其中，所述循环数据发生器通过将被重复的所述逻辑数据循环移位多个预热周期值来生成所述多条循环数据。
4.根据权利要求2所述的半导体存储器装置，其中，所述数据输入/输出电路基于所述控制信号来选择所述多条循环数据中的任何一条循环数据。
5.根据权利要求4所述的半导体存储器装置，
其中，所述多条循环数据包括第一循环数据至第n循环数据，所述控制信号包括第一控制信号至第n控制信号，并且所述多个预热周期包括第一预热周期至第n预热周期，
其中，当所述设定的预热周期值为所述第一预热周期至所述第n预热周期当中的第i预热周期的预热周期值时，所述控制信号发生器生成具有值1的第i控制信号以及各自具有值0的第一控制信号至第i-1控制信号以及第i+1控制信号至第n控制信号，并且
其中，n是大于1的整数，并且i是大于0且小于n的整数。
6.根据权利要求5所述的半导体存储器装置，其中，所述数据输入/输出电路包括：
第一个第一逻辑门至第n个第一逻辑门，所述第一个第一逻辑门至所述第n个第一逻辑门被配置为接收所述第一循环数据至所述第n循环数据中的任何一个循环数据以及与所述第一循环数据至所述第n循环数据相对应的所述第一控制信号至所述第n控制信号中的对应的控制信号并对所述任何一个循环数据和所述对应的控制信号执行与逻辑运算；以及
第二逻辑门，所述第二逻辑门被配置为接收所述第一个第一逻辑门至所述第n个第一逻辑门的输出并执行或逻辑运算。
7.根据权利要求5所述的半导体存储器装置，
其中，所述逻辑数据包括第零数据至第k-1数据，
其中，与具有值j的预热周期相对应的循环数据包括第k-j数据至第k-1数据以及顺序输出的第零数据至第k-1数据，并且
其中，j是等于或大于0的整数，并且k是大于1的整数。
8.根据权利要求7所述的半导体存储器装置，其中，所述j为0、1、2和4中的任意一个值。
9.根据权利要求1所述的半导体存储器装置，其中，所述逻辑数据的输出命令是ReadID命令和Get Feature命令中的任何一个。
10.一种操作被配置为与控制器通信的半导体存储器装置的方法，该方法包括以下步骤：
从所述控制器接收逻辑数据的输出命令；
基于所述逻辑数据来生成多条循环数据；
在所述多条循环数据当中选择与设定的预热周期相对应的循环数据；以及
输出所选择的循环数据，
其中，通过将被重复的所述逻辑数据循环移位相应的预热周期值来生成所述多条循环数据中的每一条。
11.根据权利要求10所述的方法，
其中，所述多条循环数据包括第一循环数据至第n循环数据，控制信号包括第一控制信号至第n控制信号，并且多个预热周期包括第一预热周期至第n预热周期，
其中，当所述设定的预热周期为所述第一预热周期至所述第n预热周期当中的第i预热周期时，控制信号发生器生成具有值1的第i控制信号以及各自具有值0的第一控制信号至第i-1控制信号以及第i+1控制信号至第n控制信号，并且
其中，n是大于1的整数，并且i是大于0且小于n的整数。
12.根据权利要求11所述的方法，
其中，所述逻辑数据包括第零数据至第k-1数据，
其中，与具有值j的预热周期相对应的循环数据包括第k-j数据至第k-1数据以及顺序输出的第零数据至第k-1数据，并且
其中，j是等于或大于0的整数，并且k是大于1的整数。
13.根据权利要求12所述的方法，其中，所述j是0、1、2和4中的任意一个值。
14.根据权利要求10所述的方法，其中，所述逻辑数据的输出命令是ReadID命令和GetFeature命令中的任何一个。
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