KR20020047772A - 노어형 플래시 메모리 장치의 프로그램 방법 - Google Patents

노어형 플래시 메모리 장치의 프로그램 방법 Download PDF

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Abstract

여기에 개시되는 채널 핫 일렉트론 주입 방식으로 바이트 또는 워드 단위로 플래시 메모리 장치를 프로그램하는 방법에 있어서, 프로그램 검증 결과를 소정의 비트들의 비트 라인 세트들로 나누어 패스/페일을 판별하여, 상기 소정의 비트 단위로 프로그램하기 위해서, 선택된 비트 라인 세트의 검증 결과가 패스일 때, 상기 선택된 비트 라인 세트의 프로그램 시간에 대응하는 비트 라인 선택 신호를 생성하지 않는다. 이러한 프로그램 방법에 따르면, 프로그램 금지를 나타내는 비트 라인 세트에 대응하는 비트 라인 선택 신호의 활성화를 방지함으로써 프로그램 시간이 단축될 수 있다.

Description

노어형 플래시 메모리 장치의 프로그램 방법{METHOD OF PROGRAMMING A NOR-TYPE FLASH MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 노어 구조로 된 메모리 셀들을 구비한 플래시 메모리 장치에 관한 것이다.
도 1은 플래시 EEPROM 셀의 구조를 보여주는 단면도이다. 플래시 EEPROM 셀은 전기적으로 프로그램 및 소거가 가능한 메모리 셀이다. 도 1을 참조하면, P-type 기판 또는 벌크 영역 (2) 상에 N-type의 소오스 영역(3)이 형성되어 있고, 상기 소오스 영역(3)으로부터 채널 영역을 사이에 두고, N-type의 드레인 영역(4)이 형성되어 있다. 상기 P-type 채널 영역 위에는 100Å 이하의 절연막(7)에 의해 절연된 부유 게이트(6)가 형성되어 있고, 상기 부유 게이트(6) 위에 또다른 절연막(9)에 의해 절연되어진 제어 게이트(8)가 형성되어 있다.
EEPROM 셀의 프로그램은 드레인 영역에 인접한 채널 영역에서 부유 게이트로 열전자 주입(Channel Hot Electron Injection)이 발생함으로 이루어 진다. 상기 열전자 주입 방법은 상기 소오스 영역과 P형 벌크 영역을 접지하고, 상기 제어 게이트 전극에 높은 고전압(예를 들면, +10V)를 인가하고, 상기 드레인 영역에는 열전자를 발생시키기 위한 적당한 양의 전압(예를 들면, 5V~6V)를 인가함으로써 이루어진다. 상기 프로그램으로 음의 전하(주입되는 열전자)가 부유 게이트에 충분히 축적되어 (-) 전위를 가지게 되면, 일련의 독출 동작시 문턱 전압(채널 영역에 채널이 발생하기 위한 최소의 게이트 전압)의 상승을 초래한다. 상기 독출 동작은 메모리 셀의 드레인 영역에 적당한 양의 전압(예를 들면, 1V)을 인가하고, 제어 게이트에 적정 전압(소거된 셀과 프로그램된 셀을 구분하기 위한 적정 전압; 4.5V)을 인가하고 소오스와 P-형 기판에는 OV를 인가함으로써 이루어진다. 상기 프로그램된 셀의 문턱 전압 분포는, 도 2에 도시된 바와같이, 통상 6V~7V 정도로서 상기 독출 동작시 부유 게이트와 절연막으로 분리된 P형 기판에 채널이 형성되지 않음으로 해서 메모리 셀은 논리적으로 "오프 상태"로 읽힌다.
또한, EEPROM 셀은 부유 게이트에서 벌크(P형 기판)로 F-N 터널링(Fowler-Nordheim tunneling)이 발생함으로써 소거된다. 일반적인 터널링 방법은 음의 고전압(예를 들면, -10V)을 상기 제어 게이트의 전극에 인가하고, 상기 벌크 영역에는 적당한 양의 전압(예를 들면, +5V)을 인가함으로써 이루어진다. 이때 드레인 영역은 소거의 효과를 극대화하기 위해 고 임피던스 상태 또는 부유 상태로 유지된다. 상기와 같은 방법에 의해 제어 게이트와 벌크 영역 간에 강한 전계가 형성되고, 이로 인해 F-N 터널링이 발생하여 부유 게이트 내의 음의 전하를 소오스(또는 벌크)로 방전시킨다. 일반적으로, F-N 터널링은 6~7MV/cm의 전계가 절연막의 양단에 걸릴 때 일어나는 것으로 부유 게이트와 벌크 영역 간에는 100Å이하의 얇은 절연막이 형성되어 있음으로 가능하다. 상기 소거된 셀의 문턱 전압 분포는, 도 2에 도시된 바와같이, 통상 1V~3V 정도로서 상기 독출 동작시 부유 게이트와 절연막으로 분리된 P형 기판에 채널이 형성됨으로 해서 메모리 셀은 논리적으로 "온 상태"로 읽힌다.
상기 EEPROM 셀을 이용하여 메모리 셀 어레이를 구성할 때 고집적화를 위해 각각의 셀의 벌크 영역을 같이 연결하는데, 이로 인해 소거시에는 벌크를 공유한복수의 EEPROM 셀들이 동시에 소거되는 특징을 갖는다. 이때 소거의 최소 단위가 되는 영역을 블럭 또는 섹터라고 칭한다. 아래의 표 1에는 통상적인 플래시 메모리 셀에 대한 프로그램, 독출 및 소거 동작시 각각 단자에 인가되는 전압들이 보여지며, 도 2는 프로그램 및 소거 후의 셀 문턱 전압의 산포를 보여준다.
노어형 플래시 EEPROM 셀을 사용한 반도체 메모리 장치에서 프로그램 및 소거는 칩 외부에서 인가하는 커맨드(command)에 의해 수행된다. 이때, 목표 프로그램 또는 소거 문턱 전압 분포를 갖도록 내부 알고리즘에 의한 검증 동작을 수행하여, 목표하는 문턱 전압에 못 미치거나 오버되는 경우에 대해서 재-프로그램과 재-소거 또는 과소거 치유(포스트-프로그램)을 수행한다. 섹터 소거를 위한 내장된 알고리즘은 크게 세 영역, 즉 프리-프로그램 알고리즘, 메인 소거 알고리즘 및 포스트-프로그램 알고리즘으로 나눠진다. 프리-프로그램 알고리즘에서는 섹터를 소거하기 전에 먼저 소거된 셀을 골라내어 프로그램을 수행한다. 이는 소거 전에 모든 셀들을 프로그램함으로써 메인 소거 후에 문턱 전압 산포가 넓어지는 것을 막기 위해서이다. 메인 소거 알고리즘에서는 소거하고자 하는 섹터에 소거 및 소거 검증을수행하여 목표하는 소거 문턱 전압 분포의 상위 제한 값 이하로 셀 문턱 전압을 낮추는 역할을 수행한다. 마지막으로 포스트-프로그램 알고리즘에서는 메인 소거 후 셀의 문턱 전압이 목표하는 소거 문턱 전압 분포의 하위 제한 값 아래로 내려간 과소거된 셀의 문턱 전압을 목표하는 문턱 전압 분포를 올려주기 위한 과소거 치유 동작을 수행한다.
한 섹터에 대한 소거 시간은 벌크를 공유한 섹터 내 모든 셀들에 대한 메인 소거 시간보다 워드 단위로 프로그램 및 검증을 수행하는 프리-프로그램 시간과 포스트-프로그램 시간에 의한 부분이 크다. 따라서 전체 소거 시간을 줄이기 위해서는 프리-프로그램 및 포스트-프로그램 시간을 줄이는 것이 필요하다. 플래시 메모리 장치의 데이터 개서를 위해 먼저 소거 동작을 수행하여 선택된 섹터의 전 셀들을 데이터 "1" 상태로 만든 후, 프로그램시 개서하려는 데이터에 맞도록 선택적으로 특정 셀을 데이터 "0" 상태로 만들어 주는 방식으로 쓰기 동작을 수행한다. CHE (channel hot electron) 주입을 이용한 프로그램은 프로그램 초기에 큰 전류가 흐르게 되어 여러 가지 제약을 준다. 프로그램을 위해 비트 라인 바이어스를 위한 전압(Vpb)을 얻기 위한 방식은 내부적으로 챠지 펌프(charge pump)에 의해 승압하는 방식과 외부에서 인가해 주는 방식 두 가지가 있다. 내부적으로 챠지 펌프에 의해 승압된 비트 라인 바이어스 전압(Vpb)은 전류 용량(current capability)의 제약이 있어 한 워드(또는 16개의 데이터 비트들)에 대해 동시에 프로그램을 수행하기에는 무리가 따른다. 프로그램 초기에는 메모리 셀들이 아직 소거된 상태이므로 프로그램을 위한 바이어스 조건에는 비트 라인에서 소오스 라인으로 흐르는 전류는 상당한 양(100~200uA/bit)이 되며 이로 인해 비트 라인 바이어스 전압(Vpb)의 레벨이 주저 앉아 주어진 시간 안에 프로그램이 불가능 해진다. 또, 프로그램시 접지 전압으로 바이어스되는 소오스 라인에 있어서, 16 비트들을 동시에 프로그램하는 경우 라인 저항(line resistance)으로 인하여 소오스 라인 레벨이 뜨게 되어 프로그램을 방해하는 요소로서 작용한다. 따라서 이러한 제약 조건을 피하기 위해서 한 워드(또는 한 바이트)에 대해 16 비트들(또는 8 비트들)을 동시에 프로그램하지 않고 비트 라인 바이어스 전압(Vpb)의 전류 용량이나 소오스 라인 저항 등을 고려하여 워드 프로그램을 기준으로 2-비트 8회 또는 4-비트 4회 프로그램하는 방식을 채택하였다.
도 3은 2-비트 8회(워드 프로그램이란 가정하에서)로 나누어 프로그램하는 것을 기준으로 프로그램을 위한 펄스를 도시한 타이밍도이다. 도 3에서, HVOK 신호는 PGM_MASTER 신호가 활성화된 후, 프로그램을 위한 워드 라인들, 비트 라인들, 소오스 라인, 그리고 벌크의 전압들을 안정될 때까지 펄스로 활성화되는 신호이다. HVOK 신호에 따라 펄스 신호들 (PGM_BL<i>)가 차례로 활성회되어 프로그램을 수행한다. PGM_DISWLBL 신호는 펄스 신호 (PGM_BL<7>)의 하이-로우 천이에 따라 활성화되어 워드 라인 및 비트 라인에 가해진 고전압을 방전하는 역할을 수행한다. 도 3의 타이밍도는 워드 프로그램을 가정하였고 정상적인 프로그램과 소거 알고리즘 내의 프리-프로그램 및 포스트-프로그램에 대해서 공히 적용된다. 단, 실제 포스트-프로그램의 경우 포스트-프로그램을 위한 전류(예를 들면, 약 10~20uA)가 비교적 작기 때문에, 4-비트 또는 8-비트 단위로 포스트-프로그램을 실시한다.
PGM_BL<0:7> 신호는, 아래의 표 2에 도시된 바와 같이, I/O에 할당되어 프로그램을 위한 펄스 신호로서 인가된다. I/O에 할당하는 것은 스팩(specification)에서 정해지는 것은 아니지만 어레이에서 I/O 배치를 고려하여 국부적으로 소오스 라인이 뜨지 않도록 할당하는 것이 중요하다. 선택된 워드에 대한 프로그램을 수행하기 위한 펄스 신호(PGM_MASTER)가 하이 레벨로 유지된 상태에서 바이어스를 위한 고전압이 안정되면, PGM_BL<0>, PGM_BL<1>, ..., PGM_BL<7>이 차례로 활성화되어 비트 라인을 선택하고 프로그램 데이터에 따라 프로그램을 실시한다.
예를 들어, 프로그램 데이터가 '0000h'라면 PGM_BL<i>(i=0~7) 신호들 각각에 대해 선택된 2개 비트 라인들에 프로그램을 위한 비트 라인 바이어스 전압(Vpb)가 인가되어 프로그램을 수행하며, 프로그램 데이터가 'AAAAh'이거나 '5555h'인 경우는 PGM_BL<i>(i=1,2) 신호들 각각에 선택된 2개 비트 라인들 중 하나에 대해서만 비트 라인 바이어스 전압(Vpb)이 인가 되어 프로그램을 수행한다. 만약 프로그램 데이터가 '77FFh'인 경우는 I/O<11>, I/O<15>에 대해서만 프로그램을 수행하므로 PGM_BL<7>이 하이인 경우에 대해서만 상기 두 비트 라인들에 대해 비트 라인 바이어스 전압(Vpb)이 인가되어 프로그램을 실시한다. 이때 다른 I/O들은 프로그램할 필요도 없는데도 불구하고 불필요하게 PGM_BL<i>(i=0~6)이 활성화되는 문제점이 있다. 프로그램 시간 또는 PGM_BL<i> 각각의 펄스 폭을 1us로 가정하면 7us의 시간이 불필요하게 낭비되는 것이다.
종래 기술에 따른 프로그램 방법은, 도 5에 도시된 바와 같이, 검증시 16개의 데이터 비트들 중 적어도 하나의 데이터 비트가 발생하면, 프로그램 시간 만큼의 폭을 갖는 PGM_BL<0>, PGM_BL<1>, ..., PGM_BL<7>이 순차적으로 활성화되어 페일이 없는 비트 라인을 선택하더라도 정해진 프로그램 시간 만큼 프로그램을 위한 비트 라인 선택 신호 (PGM_BL<i>)를 제공한다. 단, 로딩된 프로그램 데이터가 "1"이므로 실제 비트 라인에는 비트 라인 바이어스 전압(Vpb)이 인가되지 않는다. 이때, 프로그램 시간은 정상적인 프로그램이나 프리-프로그램의 경우, 약 1~1.2us 정도가 되고 포스트-프로그램의 경우 약 10us 정도가 된다. 도 5가 워드 프로그램을 기준으로 한 흐름도인 경우, 바이트 프로그램시에는 하위 바이트일 때 PGM_BL<0>~PGM_BL<3>까지만 인에이블되고 이어서 방전 신호(PGM_DISWLBL)에 의한 워드 라인 및 비트 라인들의 전압들이 방전된다. 상위 바이트에 대한 프로그램시에는 PGM_BL<4>~PGM_BL<7>까지 활성화되고 방전된다.
기준의 방식으로 프로그램을 수행하는 경우 프로그램 데이터에 관계없이 무조건적으로 비트 라인 선택 신호로서 펄스 신호들 (PGM_BL<i>(i=0~7))을 제공하는 문제점이 있다. 따라서 섹터 소거를 수행하는 경우 프로-프로그램이나 포스트-프로그램에서 확률상 불필요한 프로그램을 위한 펄스를 남발하게 되어 전체 소거 시간이 길어진다.
본 발명의 목적은 프로그램을 나타내는 데이터가 로드되지 않은 비트 라인 선택 신호를 비활성화시킴으로써 프로그램 시간을 줄일 수 있는 노어형 플래시 메모리 장치의 프로그램 방법을 제공하는 것이다.
도 1은 일반적인 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 소거된 셀 및 프로그램 셀에 대응하는 문턱 전압 분포를 보여주는 도면;
도 3은 종래 기술에 따른 프로그램 동작을 설명하기 위한 동작 타이밍도;
도 4는 종래 기술에 따른 프로그램 방법을 보여주는 흐름도;
도 5는 본 발명에 따른 프로그램 알고리즘을 보여주는 흐름도;
도 6은 본 발명에 따른 실질적인 프로그램 단계의 서브-알고리즘을 보여주는 흐름도; 그리고
도 7a 및 도 7b는 프로그램 데이터(검증 결과)에 따른 비트 라인 선택 신호들의 출력 파형들을 보여주는 도면들이다.
*도면의 주요 부분에 대한 부호설명*
2 : 반도체 기판3 : 소오스 영역
4 : 드레인 영역6 : 부유 게이트
8 : 제어 게이트
(구성)
상술한 제반 목적을 달성하기 위한 본 발명에 따르면, 채널 핫 일렉트론 주입 방식으로 바이트 또는 워드 단위로 플래시 메모리 장치를 프로그램하는 방법에 있어서, 프로그램 검증 결과를 소정의 비트들의 비트 라인 세트들로 나누어 패스/페일을 판별하여, 상기 소정의 비트 단위로 프로그램하기 위해서, 선택된 비트 라인 세트의 검증 결과가 패스일 때, 상기 선택된 비트 라인 세트의 프로그램 시간에 대응하는 비트 라인 선택 신호를 생성하지 않는다.
이 실시예에 있어서, 상기 프로그램 방법은 정상적인 프로그램 알고리즘, 프리-프로그램 알고리즘, 그리고 포스트-프로그램 알고리즘에 사용된다.
이 실시예에 있어서, 상기 비트 라인 세트는 비트 라인 바이어스 전압을 생성하는 챠지 펌프의 용량에 따라 프로그램을 위한 단위 비트 수를 나타내며, 정상적인 프로그램, 프리-프로그램, 또는 외부에서 비트 라인 바이어스 전압을 인가해주는 가속 프로그램에 따라 가변된다.
(작용)
이러한 방법에 의하면, 프로그램 금지를 나타내는 비트 라인 세트에 대응하는 비트 라인 선택 신호의 활성화를 방지함으로써 프로그램 시간이 단축될 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.
앞서 지적한 바와 같이, 프로그램 데이터와 상관 없이 비트 라인에 프로그램을 한다는 가정하에 비트 라인 선택 신호들 (PGM_BL<7:0>)을 무조건적으로 순차적으로 발생시키는 것은 불필요하게 프로그램 시간 또는 소거 시간을 늘리게 한다. 이를 해결하고자 순차적으로 선택되는 비트 라인들에 써 넣으려는 데이터가 "0"이 없을 때 해당 비트 라인에 프로그램하기 위한 비트 라인 선택 신호 (PGM_BL<i>)를 생략하는 알고리즘을 개발하게 되었다.
도 5는 본 발명에 따른 프로그램 알고리즘을 보여주는 흐름도이다. 선택된 바이트 또는 워드에 대한 프로그램이 개시되면 검증 동작을 위한 고전압을 설정한 후, 선택된 바이트/워드에 대한 검증 감지 동작을 수행한다. 검증 결과가 패스이면, 즉 이미 프로그램되어 있으면 현재 선택된 바이트/워드에 대한 프로그램을 정상적으로 종료한다. 검증 결과가 페일이면 프로그램을 위한 고전압을 설정한 후, 검증 결과 프로그램해야 하는 메모리 셀 임에도 불구하고 프로그램이 안된 셀에 대하여 실질적인 프로그램을 실시한다. 이때, 실질적인 프로그램은 프로그램을 위한 비트 라인 바이어스 전압을 공급하는 Vpb 펌프의 전류 용량과 프로그램 전류를 고려하여 바이트/워드를 몇 개의 비트 단위로 나누어 프로그램을 실시한다. 마지막 비트 라인까지 선택하여 프로그램이 완료되면 프로그램을 위한 워드 라인과 비트 라인에 인가된 고전압을 방전하고 검증 동작을 다시 수행한다.
내부 카운터에 의해 최대 루프까지 카운트한 후에도 검증 결과가 계속적으로 페일되면 무한 루프 방지를 위해 프로그램 페일을 외부에 알리고 프로그램 알고리즘을 종료한다. 프로그램하려는 메모리 셀에 결함이 없는 경우, 일반적으로, 1~2회의 프로그램 루프 안에 검증 동작이 패스되어 정상적으로 종료된다.
도 5에 도시된 실질적인 프로그램 단계에서, 비트 라인 선택 신호들(PGM_BL<7:0>)이 활성화되어 프로그램 데이터가 "0"으로 로딩된 비트 라인에 대해서 비트 라인 바이어스 전압(Vpb)을 인가한다. 실질적인 프로그램 단계를 전체 프로그램 알고리즘의 서브-알고리즘으로 볼 때, 본 발명에 따른 실질적인 알고리즘의 흐름도가 도 6에 도시되어 있다.
상기 프로그램 데이터는 검증 동작 후에 프로그램되지 않은 메모리 셀에 해당하는 데이터 비트에 대해서는 "0" 데이터를 그대로 유지하고 프로그램된 데이터 비트에 대해서는 "1"로 로딩하여 이후 재차 프로그램되는 것을 피한다. 일반적으로, 프로그램 데이터는 다음과 같은 세 가지의 경우를 말한다. 정상적인 프로그램시에는 유저에 의해서 제공되는 프로그램 데이터로서 로딩되고, 프리-프로그램 알고리즘에서는 선택된 워드에 대한 프리-프로그램 검증 동작의 결과에 따라 소거된 셀과 일치하는 I/O가 프로그램 데이터로서 로딩되며, 포스트-프로그램 알고리즘에서는 선택된 워드에 대한 포스트-프로그램 검증(과소거 검증) 결과에 따라 과소거된 셀과 일치하는 I/O가 포스트-프로그램을 위한 프로그램 데이터로서 로딩된다.
도 6을 참조하면, 검증 패스/페일 판단을 관련 기술의 워드(또는 바이트) 전체를 묶음으로 하지 않고 2-비트씩 판단할 수 있도록 한다. 따라서 검증 감지 동작 후에 2-비트 단위의 검증 패스/페일 결과가 비트 라인 선택 신호들(PGM_BL<7:0>)에 각각 대응하여 출력되어야 한다. 이렇게 비트 라인 선택 신호들 (PGM_BL<7:0>) 각각에 대응하는 8 세트의 검증 패스/페일 결과를 보고 비트 라인 선택 신호들 (PGM_BL<i>)이 인에이블될 지의 여부를 결정하게 된다. 프로그램 데이터(검증 결과)에 따른 비트 라인 선택 신호들(PGM_BL<7:0>)의 출력 파형들이 도 7a 및 도 7b에 도시되어 있다.
프로그램 데이터가 '0000h'인 경우는, 모든 비트들을 다 프로그램해야 하기 때문에, 비트 라인 선택 신호들(PGM_BL<7:0>)은 순차적으로 활성화된다. 그러나, 도 7a에 도시된 바와같이, 프로그램 데이터가 'F7FFh'인 경우, PGM_BL<7:0> 신호들은 1000-0000b가 되어 PGM_BL<7> 신호만이 활성화되며, IO<15,11>이 선택되고 그 중 프로그램 데이터 "0"이 로딩된 I/O<11>에 대응하는 비트 라인에 대해 비트 라인 바이어스 전압(Vpb)을 인가하여 프로그램을 수행한다. I/O<15,11> 이외의 다른 I/O들에 대해서는 프로그램 검증 결과가 패스이기 때문에 PGM_BL<6:0> 신호들은 활성화되지 않는다. 프로그램 데이터(검증 결과)가 'FFFFh'이면 패스이므로, 검증 동작의 패스에 의해서 프로그램이 정상적으로 종료된다.
본 발명의 바람직한 실시예에 있어서, Vpb 펌프의 전류 용량이 최대 2-비트까지 프로그램 가능하다고 가정하였지면, Vpb 펌프의 전류 용량이 허용하는 한도에서 4-비트 또는 8-비트까지 한번에 프로그램을 할 수 있다. 통상 과소거 치유(리페어) 동작을 위한 포스트-프로그램의 경우 정상적인 프로그램에 비해 전류 소모가 작으므로 8-비트 내지 16-비트 단위로 바이트/워드를 한번에 프로그램할 수 있다.
본 발명에 따른 프로그램 알고리즘을 사용하면 프로그램을 위한 단위가 되는 비트 라인 세트에서 검증 패스가 나면 해당 비트 라인 세트에 대해 비트 라인 선택 신호가 발생되지 않으므로, 프로그램 시간을 줄일 수 있다.

Claims (3)

  1. 채널 핫 일렉트론 주입 방식으로 바이트 또는 워드 단위로 플래시 메모리 장치를 프로그램하는 방법에 있어서,
    프로그램 검증 결과를 소정의 비트들의 비트 라인 세트들로 나누어 프로그램 패스/페일을 판별하여, 상기 소정의 비트 단위로 프로그램하기 위해서, 선택된 비트 라인 세트의 검증 결과가 패스일 때, 상기 선택된 비트 라인 세트의 프로그램 시간에 대응하는 비트 라인 선택 신호를 생성하지 않는 것을 특징으로 하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 프로그램 방법은 정상적인 프로그램 알고리즘, 프리-프로그램 알고리즘, 그리고 포스트-프로그램 알고리즘에 사용되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 비트 라인 세트는 비트 라인 바이어스 전압을 생성하는 챠지 펌프의 용량에 따라 프로그램을 위한 단위 비트 수를 나타내며, 정상적인 프로그램, 프리-프로그램, 또는 외부에서 비트 라인 바이어스 전압을 인가해주는 가속 프로그램 (acceleration program)에 따라 가변되는 것을 특징으로 하는 방법.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100643190B1 (ko) * 2004-07-27 2006-11-15 김성곤 세면대 오물 제거기
US7266029B2 (en) 2004-09-30 2007-09-04 Samsung Electronics Co Ltd Nonvolatile memory devices including overlapped data sensing and verification and methods of verifying data in nonvolatile memory devices
US7460412B2 (en) 2006-07-31 2008-12-02 Samsung Electronics Co., Ltd. Flash memory device and erasing method thereof
US7535747B2 (en) 2006-09-04 2009-05-19 Samsung Electronics Co., Ltd. Phase change random access memory and related methods of operation
US7688620B2 (en) 2006-09-04 2010-03-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and related methods of operation
US7925820B2 (en) 2004-09-30 2011-04-12 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device and program method therefor
US9870833B2 (en) 2016-03-23 2018-01-16 Samsung Electronics Co., Ltd. Nonvolatile memory device including page buffer and method for verifying program operation thereof

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100643190B1 (ko) * 2004-07-27 2006-11-15 김성곤 세면대 오물 제거기
US7266029B2 (en) 2004-09-30 2007-09-04 Samsung Electronics Co Ltd Nonvolatile memory devices including overlapped data sensing and verification and methods of verifying data in nonvolatile memory devices
US7925820B2 (en) 2004-09-30 2011-04-12 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device and program method therefor
US7460412B2 (en) 2006-07-31 2008-12-02 Samsung Electronics Co., Ltd. Flash memory device and erasing method thereof
US7535747B2 (en) 2006-09-04 2009-05-19 Samsung Electronics Co., Ltd. Phase change random access memory and related methods of operation
US7688620B2 (en) 2006-09-04 2010-03-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and related methods of operation
US7876609B2 (en) 2006-09-04 2011-01-25 Samsung Electronics Co., Ltd. Nonvolatile memory device and related methods of operation
CN101140802B (zh) * 2006-09-04 2012-06-13 三星电子株式会社 相变随机访问存储器与相关操作方法
US9870833B2 (en) 2016-03-23 2018-01-16 Samsung Electronics Co., Ltd. Nonvolatile memory device including page buffer and method for verifying program operation thereof

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