CN107025926A - 存储装置和操作存储装置的方法 - Google Patents

存储装置和操作存储装置的方法 Download PDF

Info

Publication number
CN107025926A
CN107025926A CN201610974364.9A CN201610974364A CN107025926A CN 107025926 A CN107025926 A CN 107025926A CN 201610974364 A CN201610974364 A CN 201610974364A CN 107025926 A CN107025926 A CN 107025926A
Authority
CN
China
Prior art keywords
memory cell
page buffer
data
group
threshold voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610974364.9A
Other languages
English (en)
Other versions
CN107025926B (zh
Inventor
朴商秀
沈炯教
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107025926A publication Critical patent/CN107025926A/zh
Application granted granted Critical
Publication of CN107025926B publication Critical patent/CN107025926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5643—Multilevel memory comprising cache storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5644—Multilevel memory comprising counting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

本申请提供了存储装置和操作存储装置的方法。存储装置包括存储单元阵列和页缓冲器电路。存储单元阵列包括多个存储单元，而且所述多个存储单元被划分为第一存储器组和第二存储器组。第一页缓冲器组耦合至第一存储器组并且包括多个第一页缓冲器。第二页缓冲器组耦合至第二存储器组并且包括多个第二页缓冲器。第一页缓冲器组针对储存在第一页缓冲器组中的数据执行第一数据处理操作，并储存第一数据处理操作的结果。第二页缓冲器组针对储存在第二页缓冲器组中的数据执行第二数据处理操作，并储存第二数据处理操作的结果。第一数据处理操作和第二数据处理操作基本上同时执行。

Description

存储装置和操作存储装置的方法
相关申请的交叉引用
本申请要求于2015年11月4日向韩国知识产权局提交的第10-2015-0154768号韩国专利申请的优先权，其全部公开通过引用并入本文。
技术领域
本发明构思涉及存储装置以及操作存储装置的方法。
背景技术
存储装置用于储存数据，并且分类为易失性存储装置和非易失性存储装置。作为非易失性存储装置的闪存装置用于移动电话、数码相机、个人数字助理(PDA)、移动计算机装置、固定计算机装置以及其他装置。
发明内容
根据本发明构思的示例性实施方式，提供了如下的存储装置。存储单元阵列包括多个存储单元，所述多个存储单元被划分为第一存储器组和第二存储器组。第一页缓冲器组耦合至第一存储器组，并且包括多个第一页缓冲器。第二页缓冲器组耦合至第二存储器组，并且包括多个第二页缓冲器。。第一页缓冲器组针对储存在第一页缓冲器组中的数据执行第一数据处理操作，并储存第一数据处理操作的结果。第二页缓冲器组针对储存在第二页缓冲器组中的数据执行第二数据处理操作，并储存第二数据处理操作的结果。第一数据处理操作和第二数据处理操作基本上同时执行。
根据本发明构思的示例性实施方式，提供了如下的操作存储装置的方法。存储装置包括多个存储单元，多个存储单元划分为包括多个存储器组，所述多个存储器组包括第一存储器组和第二存储器组。针对来自第一存储器组的第一读取结果执行第一数据处理操作。针对来自第二存储器组的第二读取结果执行第二数据处理操作。第一数据处理操作和第二数据处理操作基本上同时执行。多个存储单元连接至相同的字线。
根据本发明构思的示例性实施方式，提供了如下的操作存储装置的方法。存储装置包括多个存储单元。多个存储单元的第一组存储单元和多个存储单元的第二组存储单元分别划分为第一面和第二面。从第一面对多个第一存储单元计数以生成第一计数结果。从第二面对多个第二存储单元计数以生成第二计数结果。对第一存储单元的数量的计数和对第二存储单元的数量的计数基本上同时执行。比较第一计数结果和第二计数结果以生成比较结果。基于比较结果设置读重试操作的读取电压。
附图说明
通过参照附图详细描述示例性实施方式，本发明构思的这些和其他特征将变得更显而易见，在附图中：
图1是示出根据本发明构思的示例性实施方式的存储系统的示意性框图；
图2是示出根据本发明构思的示例性实施方式的存储装置的框图；
图3是示出根据本发明构思的示例性实施方式的包括在存储单元阵列中的存储块的一个示例的电路图；
图4是示出根据本发明构思的示例性实施方式的包括在存储单元阵列中的存储块的另一示例的电路图；
图5是示出图4所示的存储块的立体图；
图6是示出根据本发明构思的示例性实施方式的包括在存储装置中的存储单元阵列、页缓冲器电路和计数电路的一个示例的详细框图；
图7是示出根据本发明构思的示例性实施方式的包括在存储装置中的存储单元阵列、页缓冲器电路和计数电路的另一示例的详细框图；
图8是示出根据本发明构思的示例性实施方式的页缓冲器电路的详细框图；
图9是示出根据本发明构思的示例性实施方式的页缓冲器的详细框图；
图10是示出根据本发明构思的示例性实施方式的页缓冲器的更详细的框图；
图11是示出根据本发明构思的示例性实施方式的用于描述读重试操作的存储单元的阈值电压分布的图形；
图12是示出根据本发明构思的示例性实施方式的在存储单元计数操作中储存在包括于页缓冲器的锁存器中的数据示例的表格；
图13A是示出根据本发明构思的示例性实施方式的存储单元计数操作的概念图，以及图13B是示出根据本发明构思的比较示例的存储单元计数操作的概念图；
图14是示出根据本发明构思的示例性实施方式的存储装置的框图；
图15A是示出根据本发明构思的示例性实施方式的比较存储单元数量的操作的概念图，以及图15B是示出根据本发明构思的比较示例的比较存储单元数量的操作的概念图；
图16是示出根据本发明构思的示例性实施方式的存储装置的框图；
图17A是示出根据本发明构思的示例性实施方式的在双脉冲编程操作中施加至字线的电压的图形；
图17B是示出根据本发明构思的示例性实施方式的在多脉冲编程操作中施加至字线的电压的图形；
图18是示出根据本发明构思的示例性实施方式的根据双脉冲编程操作的阈值电压的存储单元分布的图形；
图19是示出根据本发明构思的示例性实施方式的每个编程状态的通过/失败确定操作的概念图；
图20是示出根据本发明构思的示例性实施方式的存储装置的框图；
图21是示出根据本发明构思的示例性实施方式的根据用于描述编程操作的阈值电压的存储单元分布的图形；
图22是示出根据本发明构思的示例性实施方式的在编程操作中施加至字线的电压的图形；
图23是示出根据本发明构思的示例性实施方式的在每个编程状态的通过/失败确定操作中储存在包括于页缓冲器的锁存器中的数据示例的表格；
图24A是示出根据本发明构思的示例性实施方式的每个编程状态的通过/失败确定操作的概念图，以及图24B是示出根据本发明构思的比较示例的每个编程状态的通过/失败确定操作的概念图；
图25是用于描述根据本发明构思的示例性实施方式的操作存储装置的方法的流程图；以及
图26是用于描述根据本发明构思的示例性实施方式的操作存储装置的方法的流程图。
具体实施方式
图1是示出根据本发明构思的示例性实施方式的存储系统10的示意性框图。
参照图1，存储系统10可包括存储装置100和存储控制器200，存储装置100可包括存储单元阵列MCA和页缓冲器电路PBC。
存储控制器200可控制存储装置100以响应于来自主机HOST的读/写请求读取储存在存储装置100中的数据或将数据写入存储装置100。例如，存储控制器200可通过向存储装置100提供地址ADDR、命令CMD和控制信号CTRL来控制针对存储装置100的编程(或写入)、读取以及擦除操作。此外，可在存储控制器200与存储装置100之间收发用于编程操作的数据DATA和读取数据DATA。
存储单元阵列MCA可包括多个存储单元，例如，多个存储单元可为闪存单元。在下文中，将使用多个存储单元是NAND闪存单元的示例来描述本发明构思的示例性实施方式。然而，本发明构思不限于此。例如，多个存储单元可以是电阻式存储单元，例如电阻式随机存取存储器(ReRAM)、相变RAM(PRAM)或磁性RAM(MRAM)。
在示例性实施方式中，存储单元阵列MCA可包括二维存储单元阵列，存储单元阵列MCA可包括沿行和列方向布置的多个单元串，在下文中将参照图3对此进行描述。在示例性实施方式中，存储单元阵列MCA可包括具有多个NAND串的三维存储单元阵列，每个NAND串可包括分别连接至竖直堆积在衬底上的字线的存储单元，在下文中将参照图4和图5对此进行描述。
在本发明构思的示例性实施方式中，提供了三维(3D)存储阵列。3D存储阵列单片式地形成在存储单元阵列的一个或多个物理级中，该存储单元阵列具有设置在硅衬底上的有源区和与那些存储单元的操作关联的电路，上述关联电路位于衬底上或衬底内。术语“单片式”指的是各级阵列的层直接设置在各较低级阵列的层上。
在本发明构思的示例性实施方式中，3D存储阵列包括竖直NAND串，其竖直布置使得至少一个存储单元位于另一存储单元上方。至少一个存储单元可包括电荷捕获层。通过引用并入本文的下列专利文献描述了用于三维存储阵列的适合配置，三维存储阵列配置为之间共享字线和/或位线的多个级：第7,679,133、8,553,466、8,654,587、8,559,235号美国专利和第2011/0233648号美国专利公开。此外，第2014-0376312号美国专利公开通过引用并入本文。
页缓冲器电路PBC可包括多个页缓冲器，每个页缓冲器可储存从存储单元接收的读取结果，并根据储存的读取结果输出页缓冲器信号。此处，读取结果可包括正常读取结果和验证读取结果。当读取电压施加至与包括在存储单元阵列MCA中的所选存储单元连接的所选字线时，正常读取结果可对应于连接至所选存储单元的位线电压。当编程电压施加至与包括在存储单元阵列MCA中的所选存储单元连接的所选字线并且然后编程验证电压施加至所选字线时，验证读取结果可对应于连接至所选存储单元的位线电压。
在示例性实施方式中，包括在存储单元阵列MCA中的多个存储单元可划分为多个存储器组，所述多个存储器组包括第一存储器组和第二存储器组。在示例性实施方式中，第一存储器组和第二存储器组分别对应于第一面和第二面。在示例性实施方式中，存储单元阵列MCA可包括簇MAT，而且包括在每簇MAT中的存储单元可划分为多个面。在示例性实施方式中，连接至相同字线的多个存储单元可划分为多个面。在示例性实施方式中，多个面的数量可对应于待通过存储单元上的正常读取操作或验证读取操作检测的阈值电压区的数量。
在示例性实施方式中，包括在页缓冲器电路PBC中的多个页缓冲器可划分为多个页缓冲器组，各个页缓冲器组可对应于各个面。在这种情况下，多个页缓冲器组可并行执行彼此不同的数据处理操作。在示例性实施方式中，多个页缓冲器组可基本上同时地执行彼此不同的数据处理操作。在示例性实施方式中，多个页缓冲器组可基本上同时地执行彼此不同的逻辑操作。例如，多个页缓冲器组可包括第一页缓冲器组和第二页缓冲器组。
在示例性实施方式中，每个页缓冲器可包括多个锁存器，例如，第一锁存器至第四锁存器，并且第二锁存器至第四锁存器可储存以彼此不同的电压电平读取的数据。在这种情况下，第一页缓冲器组的页缓冲器可对于储存在第二锁存器和第三锁存器中的数据执行第一逻辑操作，并且将第一逻辑操作的结果存储在第一锁存器中。第二页缓冲器组的页缓冲器可对于储存在第三锁存器和第四锁存器中的数据执行第二逻辑操作，并且将第二逻辑操作的结果存储在第二锁存器中。第一逻辑操作和第二逻辑操作可并行执行，并且可基本上同时执行。在这种情况下，第一逻辑操作和第二逻辑操作可以是相同的逻辑操作(例如XOR(异或)操作)。
在示例性实施方式中，每个页缓冲器可包括多个锁存器，例如第一锁存器至第三锁存器，并且第二锁存器至第三锁存器可分别储存彼此不同的位数据，例如最高有效位(MSB)数据和最低有效位(LSB)数据。在这种情况下，第一页缓冲器组的页缓冲器可对于储存在第二锁存器和第三锁存器中的数据执行第一逻辑操作，并且将第一逻辑操作的结果存储在第一锁存器中。第二页缓冲器组的页缓冲器可对于储存在第二锁存器和第三锁存器中的数据执行第二逻辑操作，并且将第二逻辑操作的结果存储在第一锁存器中。第一逻辑操作和第二逻辑操作可并行执行，并且可基本上同时执行。在这种情况下，第一逻辑操作和第二逻辑操作可以是彼此不同的逻辑操作。
图2是示出根据本发明构思的示例性实施方式的存储装置100的框图。
参照图2，存储装置100可包括存储单元阵列110、控制逻辑120、地址译码器130、页缓冲器电路140、计数电路150和比较器160。根据本发明构思的存储单元阵列110可以是图1所示的存储单元阵列MCA的示例，页缓冲器电路140可以是图1所示的页缓冲器电路PBC的示例。
存储单元阵列110可包括多个存储单元，并可连接至字线WL和位线。例如，存储单元阵列110可通过字线WL连接至地址译码器130，并可通过位线连接至页缓冲器电路140。每个存储单元可储存一个或多个位。例如，每个存储单元可用作单级单元、多级单元或三级单元。在示例性实施方式中，包括在存储单元阵列110中的多个存储块中的一些可以是单级单元块，剩余的块可以是多级单元块或三级单元块。将在下文中参照图3至图5描述存储单元阵列110的详细配置。
在示例性实施方式中，例如，包括在存储单元阵列110中的多个存储单元可划分为第一面111和第二面112。这里，第一面111和第二面112上的写入操作、读取操作或擦除操作可以相同的方式执行。换言之，存储单元阵列110上的核心操作可以相同方式在第一面111和第二面112上执行。因此，当在存储单元阵列110上执行核心操作时，包括在存储单元阵列110中的多个存储单元不需要划分为第一面111和第二面112。
例如，当在存储单元阵列110上执行读重试操作或编程验证操作时，包括在存储单元阵列110中的多个存储单元可划分为例如第一面111和第二面112。在这种情况下，由于针对来自第一面111的读取结果的第一数据处理操作和针对来自第二面112的读取结果的第二数据处理操作在页缓冲器电路140中并行执行，多个存储单元可划分为第一面111和第二面112。因此，第一面111和第二面112的划分可被视作根据页缓冲器电路140的并行操作的结果。
面111和112的数量可对应于阈值电压区的数量。在示例性实施方式中，面111和112的数量可根据存储装置100的操作例如正常读取操作或验证读取操作而改变。在示例性实施方式中，对于每个字线WL，面111和112可以是不同的。在示例性实施方式中，对于每个存储块，面111和112可以是不同的。在下文中，假设存储单元阵列110包括两个面，即第一面111和第二面112。
图3是示出根据本发明构思的示例性实施方式的包括在存储单元阵列中的存储块BLK0的一个示例的电路图。
参照图3，存储单元阵列(例如图2的110)可以是平的NAND闪存的存储单元阵列，并可包括多个存储块。每个存储块BLK0可包括n(n是2或更大的整数)串STR，其中8个存储单元MC沿位线(BL0至BLn-1)方向串联连接。每个串STR可包括连接至串联连接的存储单元MC的两端的串选择晶体管SST和地选择晶体管GST。
图4是示出根据本发明构思的示例性实施方式的包括在存储单元阵列中的存储块的另一示例BLK0’的电路图。
参照图4，存储单元阵列(例如图2的110)可以是竖直的NAND闪存的存储单元阵列，并可包括多个存储块。每个存储块BLK0’可包括多个NAND串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个地选择线GSL1至GSL3、多个串选择线SSL1至SSL3以及公共源线CSL。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可根据示例性实施方式具有多种变化。
图5是示出图4所示的存储块BLK0’的立体图。
参照图5，包括在存储单元阵列(例如图2的110)中的每个存储块可以垂直于衬底SUB的方向形成。在图5中示出存储块包括两个选择线GSL和SSL、八个字线WL1至WL8以及三个位线BL1至BL3的示例，但是线的数量可以更大或更小。
返回参照图2，控制逻辑120可基于从存储控制器200传送的命令CMD、地址ADDR和控制信号CTRL将数据写入存储单元阵列110中、从存储单元阵列110读取数据或输出多种类型的控制信号以擦除储存在存储单元阵列110中的数据。因此，控制逻辑120可控制存储装置100中的多种类型的操作。
控制逻辑120可包括读重试控制器(RR CTRL)121。读重试控制器121可控制地址译码器130，从而使得通过向连接至所选存储单元的字线顺序施加彼此不同的多个电压电平来顺序执行读取操作。此外，重读控制器121可基于读取结果，确定多个阈值电压区当中的、存储单元的数量最小的区域为最佳读取电压电平。在示例性实施方式中，为了确定最佳读取电压电平，可执行对与多个阈值电压区中每一个相对应的存储单元的数量计数的操作。为此，读重试控制器121可向页缓冲器电路140、计数电路150和比较器160提供多个类型的控制信号。
读重试控制器121的操作不限于上文描述的内容，读重试操作可以多种方式执行以确定所选存储单元的最佳读取电压电平。第2015-0029796号和第2014-0022853号美国专利公开以及第9,036,412号美国专利公开了读重试操作，并且通过引用并入本文。
地址译码器130可配置为从外部(例如存储控制器200)接收地址ADDR，并解码接收的地址ADDR。地址译码器130可响应于地址ADDR和控制逻辑120的控制选择字线WL中的一些。此外，地址译码器130可响应于地址ADDR和控制逻辑120的控制选择串选择线中的一些或地选择线中的一些。
页缓冲器电路140可包括多个页缓冲器，每个页缓冲器可通过位线连接至相应的存储单元。每个页缓冲器可储存从每个存储单元读取的数据，并基于读取数据输出页缓冲器信号。在下文中将参照图6至图10描述包括在页缓冲器电路140中的每个页缓冲器的详细配置。
在示例性实施方式中，多个页缓冲器可例如划分为第一页缓冲器组141和第二页缓冲器组142。第一页缓冲器组141可执行第一数据处理操作，第二页缓冲器组142可执行第二数据处理操作。在示例性实施方式中，第一页缓冲器组141和第二页缓冲器组142可并行执行第一数据处理操作和第二数据处理操作。在示例性实施方式中，第一页缓冲器组141和第二页缓冲器组142可基本上同时地执行第一数据处理操作和第二数据处理操作。
第一页缓冲器组141和第二页缓冲器组142的数量可确定为与阈值电压区的数量相对应。在示例性实施方式中，第一页缓冲器组141和第二页缓冲器组142的数量可根据存储装置100的操作例如正常读取操作或验证读取操作而变化。在示例性实施方式中，第一页缓冲器组141和第二页缓冲器组142可根据编程循环而变化。在示例性实施方式中，第一页缓冲器组141和第二页缓冲器组142可根据编程/擦除周期而变化。在下文中，假设页缓冲器电路140包括两个页缓冲器组，即第一页缓冲器组141和第二页缓冲器组142。
第一页缓冲器组141可通过第一位线组BLG1连接至第一面111，第二页缓冲器组142可通过第二位线组BLG2连接至第二面112。在示例性实施方式中，第一位线组BLG1可包括彼此相邻的位线(例如左侧位线)，第二位线组BLG2可包括彼此相邻的位线(例如右侧位线)，在下文中将参照图6对此进行描述。在示例性实施方式中，第一位线组BLG1可包括偶数数量的位线，第二位线组BLG2可包括奇数数量的位线，在下文中将参照图7对此进行描述。
第一页缓冲器组141可包括多个页缓冲器，并在对与第一阈值电压区相对应的第一存储单元的数量计数之前执行第一数据处理操作。这里，第一阈值电压区可对应于彼此不同的两个电压之间的电压区。第二页缓冲器组142可包括多个页缓冲器，并在对与第二阈值电压区相对应的第二存储单元的数量计数之前执行第二数据处理操作。这里，第二阈值电压区可对应于彼此不同的两个电压之间的电压区，并且不同于第一阈值电压区。在示例性实施方式中，第一阈值电压区和第二阈值电压区可彼此相邻。然而，本发明构思不限于此，第一阈值电压区和第二阈值电压区不需要彼此相邻。
计数电路150可基于页缓冲器电路140的输出对存储单元的数量计数。在示例性实施方式中，计数电路150可例如包括第一计数器(CNT)151和第二计数器152。第一计数器151可连接至第一页缓冲器组141，对第一存储单元的数量计数，并输出第一计数结果CR1。第二计数器152可连接至第二页缓冲器组142，对第二存储单元的数量计数，并输出第二计数结果CR2。
比较器160可连接至计数电路150，比较第一计数结果CR1与第二计数结果CR2，并输出比较结果CP。在示例性实施方式中，比较器160可将比较结果CP提供至控制逻辑120的读重试控制器121，读重试控制器121可基于比较结果CP确定最佳读取电压电平。在示例性实施方式中，比较器160可将比较结果CP提供至外部，例如至图1所示的存储控制器200，存储控制器200可基于比较结果CP确定最佳读取电压电平。
图6是示出根据本发明构思的示例性实施方式的包括在存储装置中的存储单元阵列110、页缓冲器电路140和计数电路150的一个示例的详细框图。
参照图6，存储单元阵列110可包括页PAG1，如上文参照图3所描述的那样，页PAG1可限定为连接至相同字线的多个存储单元。页PAG1可包括n个存储单元MC0至MCn-1，n个存储单元MC0至MCn-1可划分为两个面即第一面111和第二面112。这里，n是自然数。例如，第一面111可包括n/2个左侧存储单元MC0、MC1和MC2，第二面112可包括n/2个右侧存储单元MCn-3、MCn-2和MCn-1。在图6中，为了便于说明，所示出的是在存储单元阵列110中仅包括一个页PAG1，但存储单元阵列110可包括多个页。
页缓冲器电路140可包括n个页缓冲器PB0至PBn-1，n个页缓冲器PB0至PBn-1分别通过n个位线BL0至BLn-1连接至n个存储单元MC0至MCn-1。n个页缓冲器PB0至PBn-1可划分为两个页缓冲器组，即第一页缓冲器组141和第二页缓冲器组142。例如，第一页缓冲器组141可包括n/2个左侧页缓冲器PB0、PB1和PB2，第二页缓冲器组142可包括n/2个右侧页缓冲器PBn-3、PBn-2和PBn-1。
第一页缓冲器组141和第二页缓冲器组142可并行执行第一数据处理操作和第二数据处理操作。例如，包括在第一页缓冲器组141中的页缓冲器可在对与第一阈值电压区相对应的第一存储单元的数量计数之前储存第一逻辑操作的结果。包括在第二页缓冲器组142中的页缓冲器可在对与第二阈值电压区相对应的第二存储单元的数量计数之前储存第二逻辑操作的结果。例如，第一逻辑操作和第二逻辑操作可以是XOR操作。
计数电路150可包括第一计数器151和第二计数器152，第一计数器151和第二计数器152可并行执行计数操作。第一计数器151可连接至包括在第一页缓冲器组141中的页缓冲器，并且对包括在储存于页缓冲器中的第一逻辑操作结果中的“0”计数，从而对与第一阈值电压区相对应的第一存储单元的数量计数。此外，第二计数器152可连接至包括在第二页缓冲器组142中的页缓冲器，并且对包括在储存于页缓冲器中的第二逻辑操作结果中的“0”计数，从而对与第二阈值电压区相对应的第二存储单元的数量计数。
图7是示出根据本发明构思的示例性实施方式的包括在存储装置中的存储单元阵列110’、页缓冲器电路140’和计数电路150’的另一示例的详细框图
参照图7，存储单元阵列110’可包括页PAG1’，如上文参照图3所描述的那样，页PAG1’可限定为连接至相同字线的多个存储单元。页PAG1’可包括n个存储单元MC0至MCn-1，n个存储单元MC0至MCn-1可划分为两个面即第一面111’和第二面112’。这里，n是自然数。例如，第一面111’可包括偶数个存储单元MC0、MC2和MCn-2，第二面112’可包括奇数个存储单元MC1、MCn-3和MCn-1。在图7中，为了便于说明，所示出的是在存储单元阵列110’中仅包括一个页PAG1’，但存储单元阵列110’可包括多个页。在示例性实施方式中，偶数个存储单元MC0、MC2和MCn-2可使用偶数列地址来选择；奇数个存储单元MC1、MCn-3和MCn-1可使用奇数列地址来选择。
页缓冲器电路140’可包括n个页缓冲器PB0至PBn-1，n个页缓冲器PB0至PBn-1分别通过n个位线BLe0至BLo(m-1)连接至n个存储单元MC0至MCn-1。n个页缓冲器PB0至PBn-1可划分为两个页缓冲器组，即第一页缓冲器组141’和第二页缓冲器组142’。例如，第一页缓冲器组141’可包括连接至偶数个位线BLe0、BLe1和BLe(m-1)的页缓冲器PB0、PB1和PB2，第二页缓冲器组142’可包括连接至奇数个位线BLo0、BLo(m-2)和BLo(m-1)的页缓冲器PBn-3、PBn-2和PBn-1。
第一页缓冲器组141’和第二页缓冲器组142’可并行执行第一数据处理操作和第二数据处理操作。例如，包括在第一页缓冲器组141’中的页缓冲器可在对与第一阈值电压区相对应的第一存储单元的数量计数之前储存第一逻辑操作的结果。包括在第二页缓冲器组142’中的页缓冲器可在对与第二阈值电压区相对应的第二存储单元的数量计数之前储存第二逻辑操作的结果。例如，第一逻辑操作和第二逻辑操作可以是XOR操作。
计数电路150’可包括第一计数器151’和第二计数器152’，第一计数器151’和第二计数器152’可并行执行计数操作。第一计数器151’可连接至包括在第一页缓冲器组141’中的页缓冲器，并且对包括在储存于页缓冲器中的第一逻辑操作结果中的“0”计数，从而对与第一阈值电压区相对应的第一存储单元的数量计数。此外，第二计数器152’可连接至包括在第二页缓冲器组142’中的页缓冲器，并且对包括在储存于页缓冲器中的第二逻辑操作结果中的“0”计数，从而对与第二阈值电压区相对应的第二存储单元的数量计数。
图8是示出根据本发明构思的示例性实施方式的页缓冲器电路140的详细框图。
参照图8，页缓冲器电路140可包括多个页缓冲器PB，多个页缓冲器PB可划分为第一页缓冲器组PBG1和第二页缓冲器组PBG2。多个页缓冲器PB可配置多级结构(例如H1至H6)。
页缓冲器141a至141c可配置第一多级结构H1，页缓冲器141d至141f可配置第二多级结构H2。每个多级结构设置的页缓冲器的数量可以是相同的。在每个多级结构中，页缓冲器可彼此连接。例如，在第一多级结构H1中，页缓冲器141a至141c可通过线或结构连接至第一计数器(CNT1)151。此外，在第二多级结构H2中，页缓冲器141d至141f可通过线或结构连接至第一计数器(CNT1)151。
图9是示出根据本发明构思的示例性实施方式的页缓冲器PB的详细框图。
参照图9，页缓冲器PB可包括多个锁存器，例如，第一锁存器L1至第四锁存器L4，多个锁存器共同连接至相应的位线BL。然而，包括在页缓冲器PB中的锁存器的数量不限于此，并可根据示例性实施方式进行多种改变。此外，页缓冲器PB的配置不限于图9所示的示例，页缓冲器PB还可包括预充电电路。页缓冲器PB还可包括连接在位线BL和感测节点SN之间的开关SW。开关SW被控制为响应于控制信号BLSHF而接通或断开，并且随着开关SW接通，位线BL和感测节点SN彼此电连接。因此，位线BL的结果被传输到感测节点SN。然而，页缓冲器PB可在位线BL和感测节点SN之间包括两个或更多个开关。
在示例性实施方式中，第一锁存器L1可以是用于感测连接至位线BL的存储单元的数据的感测锁存器。第二锁存器L2至第四锁存器L4可以是数据锁存器。例如，第二锁存器L2可储存以第一电压电平(例如图11所示的V1)读取的第一数据，第三锁存器L3可储存以第二电压电平(例如图11所示的V2)读取的第二数据，以及第四锁存器L4可储存以第三电压电平(例如图11所示的V3)读取的第三数据。这将参照图12进行详细描述。
在示例性实施方式中，第一锁存器L1可以是用于感测连接至位线BL的存储单元的数据的感测锁存器。第二锁存器L2可以是用于储存多级单元(MLC)编程操作中的预定第一一位数据(例如MSB数据)的第一锁存器。第三锁存器L3可以是用于储存MLC编程操作中的预定第二一位数据(例如LSB数据)的第二数据锁存器。第四锁存器L4可以是储存输入数据或输出数据的缓存锁存器。这将参照图23进行详细描述。
页缓冲器PB可根据控制逻辑(例如图2的120)的控制针对储存在第一锁存器L1至第四锁存器L4中的数据的一部分执行逻辑操作(例如XOR操作或XNOR操作等)。在示例性实施方式中，页缓冲器PB可针对储存在第二锁存器L2至第四锁存器L4中的数据的一部分执行逻辑操作，并将逻辑操作的结果储存在第一锁存器L1中。第一锁存器L1可连接至计数电路(例如图2的150)，在第一锁存器L1中储存的数据可提供至计数电路150作为页缓冲器信号PBS。
图10是示出根据本发明构思的示例性实施方式的页缓冲器PB的更详细的框图。
参照图10，页缓冲器PB可包括第一锁存器L1至第四锁存器L4、第一PMOS晶体管PM1以及第一NMOS晶体管NM1至第四NMOS晶体管NM4。页缓冲器PB还可包括连接在位线BL和感测节点SN之间的开关SW。图10的页缓冲器示出图9所示的页缓冲器PB。参照图9所述的内容可用于该实施方式，重复描述将被省略。
第一PMOS晶体管PM1可响应于负载信号LOAD而导通或截止。当负载信号LOAD激活时，第一PMOS晶体管PM1可导通，因此感测节点SN可被预充电以驱动电压电平VDD。这里，可从控制逻辑(例如图2的120)或读重试控制器(例如图2的121)接收负载信号LOAD。
第一NMOS晶体管NM1可连接在感测节点SN与第一锁存器L1之间，并可响应于第一监控信号MON_L1而导通或截止。第二NMOS晶体管NM2可连接在感测节点SN与第二锁存器L2之间，并可响应于第二监控信号MON_L2而导通或截止。第三NMOS晶体管NM3可连接在感测节点SN与第三锁存器L3之间，并可响应于第三监控信号MON_L3而导通或截止。第四NMOS晶体管NM4可连接在感测节点SN与第四锁存器L4之间，并可响应于第四监控信号MON_L4而导通或截止。这里，可从控制逻辑(例如图2的120)或读重试控制器(例如图2的121)接收第一监控信号MON_L1至第四监控信号MON_L4。
在示例性实施方式中，在读重试操作中，以第一电压电平至第四电压电平读取的数据可储存在第二锁存器L2至第四锁存器L4中。例如，页缓冲器PB可针对储存在第二锁存器L2和第三锁存器L3中的数据执行逻辑操作(例如XOR操作)，并将逻辑操作的结果储存在第一锁存器L1中，逻辑操作可指的是数据处理操作。将参照图11至图15B详细描述页缓冲器PB的数据处理操作。
在示例性实施方式中，在编程验证操作中，MSB数据和LSB数据可分别储存在第二锁存器L2和第三锁存器L3中。例如，页缓冲器PB可针对储存在第二锁存器L2和第三锁存器L3中的数据执行逻辑操作(例如OR操作)，并将逻辑操作的结果储存在第一锁存器L1中，逻辑操作可指的是数据处理操作。将参照图19以及图23至图24B描述页缓冲器PB的详细操作。
图11是示出根据本发明构思的示例性实施方式的用于描述读重试操作的存储单元的阈值电压分布的图形。
参照图11，水平轴表示阈值电压Vth，竖直轴表示存储单元的数量。在图11中，为了方便说明，示出存储单元编程状态中的两个编程状态ST1和ST2。例如，当存储单元为多级单元时，两个编程状态ST1和ST2可分别对应于第一编程状态和第二编程状态，存储单元的分布还可包括具有小于第一编程状态的阈值电压的擦除状态以及具有大于第二编程状态的阈值电压的第三编程状态。例如，当存储单元为单级单元时，两个编程状态ST1和ST2可分别对应于擦除状态和编程状态。
参照图2、图9和图11，读重试控制器121可控制地址译码器130，从而使得第一电压电平V1、第二电压电平V2和第三电压电平V3顺序地施加至连接至所选存储单元的字线。在这种情况下，第一阈值电压区A可以是第一电压电平V1与第二电压电平V2之间的区域，第二阈值电压区B可以是第二电压电平V2与第三电压电平V3之间的区域。
在一个实施方式中，第一至第三电压电平V1、V2和V3彼此不同。详细地，第二电压电平V2高于第一电压电平V1，第三电压电平V3高于第二电压电平V2。在第一阈值电压区域A中的存储单元的情况下，当第一电压电平V1被施加到连接到所选存储单元的字线时，所选存储单元可以被截止，并且当第二电压电平V2被施加到连接到所选存储单元的字线时，所选存储单元可以被导通。然而，本发明构思不限于此。在读重试操作中使用的各种因素可能影响读操作。各种因素包括用于持续钳位电压电平的钳位电压、用于将位线预充电到预定电平的预充电电压、和/或用于设置数据的感测时间点的使能时间点。
当第一电压电平V1、第二电压电平V2和第三电压电平V3以列出的顺序依次施加至字线时，可通过使用第一电压电平V1、第二电压电平V2和第三电压电平V3执行存储单元阵列110上的读取操作。因此，从存储单元阵列110顺序读取的第一数据D1、第二数据D2和第三数据D3可分别储存在包括于页缓冲器PB中的锁存器中，例如第四锁存器L4、第三锁存器L3和第二锁存器L2。下面将参照图12详细描述储存在页缓冲器PB中的数据和页缓冲器PB的操作。
图12是示出根据本发明构思的示例性实施方式的在存储单元计数操作中储存在包括于页缓冲器的锁存器中的数据示例的表格。
参照图11和图12，第一页缓冲器组PBG1可连接至第一面PLANE1，第二页缓冲器组PBG2可连接至第二面PLANE2。例如，第一页缓冲器组PBG1可以是用于对与第一阈值电压区A相对应的第一存储单元的数量计数的组，第二页缓冲器组PBG2可以是用于对与第二阈值电压区B相对应的第二存储单元的数量计数的组。在示例性实施方式中，包括在第一页缓冲器组PBG1中的页缓冲器的操作和包括在第二页缓冲器组PBG2中的页缓冲器的操作可独立执行。
例如，包括在第一页缓冲器组PBG1中的页缓冲器可将从第一面PLANE1读取的第一数据D1、第二数据D2和第三数据D3分别储存在第四锁存器L4、第三锁存器L3和第二锁存器L2中。第一页缓冲器组PBG1可根据第一电压电平V1和第二电压电平V2针对读取结果执行第一数据处理操作，以对与第一阈值电压区A相对应的第一存储单元的数量计数。
包括在第一页缓冲器组PBG1中的页缓冲器可分别针对储存在第四锁存器L4和第三锁存器L3中的数据执行第一逻辑操作(例如XOR操作)，并将第一逻辑操作的结果传送至第一锁存器L1。由此，第一数据处理操作可包括分别针对储存在第四锁存器L4和第三锁存器L3中的数据执行的第一逻辑操作以及传送第一逻辑操作的结果。在这种情况下，当页缓冲器的第一逻辑操作的结果为“0”时，连接至相应的页缓冲器的存储单元可对应于第一阈值电压区A。
包括在第二页缓冲器组PBG2中的页缓冲器可将从第二面PLANE2读取的第一数据、第二数据和第三数据分别储存在第四锁存器L4、第三锁存器L3和第二锁存器L2中。第二页缓冲器组PBG2可根据第二电压电平V2和第三电压电平V3针对读取结果执行第二数据处理操作，以对与第二阈值电压区B相对应的第二存储单元的数量计数。
包括在第二页缓冲器组PBG2中的页缓冲器可分别针对储存在第三锁存器L3和第二锁存器L2中的数据执行第二逻辑操作(例如XOR操作)，并将第二逻辑操作的结果传送至第一锁存器L1。由此，第二数据处理操作可包括分别针对储存在第三锁存器L3和第二锁存器L2中的数据执行的第二逻辑操作以及传送第二逻辑操作的结果。在这种情况下，当页缓冲器的第二逻辑操作的结果为“0”时，连接至相应的页缓冲器的存储单元可对应于第二阈值电压区B。
图13A是示出根据本发明构思的示例性实施方式的存储单元计数操作的概念图。
参照图11和图13A，处理第一阈值电压区A的数据和传送与第一面PLANE1相对应的第一页缓冲器组PBG1中的经处理数据的操作和处理第二阈值电压区B的数据和传送第二页缓冲器组PBG2中的经处理数据的操作可并行执行。第一页缓冲器组PBG1的操作和第二页缓冲器组PBG2的操作可基本上同时操作。
接下来，在第一计数器(例如图2的151)中对第一阈值电压区A的存储单元的数量计数的操作和在第二计数器(例如图2的152)中对第二阈值电压区B的存储单元的数量计数的操作可并行执行。第一计数器151的操作和第二计数器152的操作可基本上同时执行。例如，第一计数器151可对第一页缓冲器组PBG1的页缓冲器的第一锁存器L1中储存的“0”计数。此外，第二计数器152可对第二页缓冲器组PBG2的页缓冲器的第一锁存器L1中储存的“0”计数。
接下来，比较器(例如图2的160)可将从第一计数器151输出的第一计数结果CR1与从第二计数器152输出的第二计数结果CR2进行比较。基于比较结果，当第一计数结果CR1大于第二计数结果CR2时，第三电压电平V3可确定为最佳读取电压。基于比较结果，当第一计数结果CR1小于第二计数结果CR2时，第一电压电平V1可确定为最佳读取电压。基于比较结果，当第一计数结果CR1等于第二计数结果CR2时，第二电压电平V2可确定为最佳读取电压。
图13B是示出根据本发明构思的比较示例的存储单元计数操作的概念图。
参照图11和图13B，当包括在页缓冲器电路中的页缓冲器没有划分时，页缓冲器电路可在对第一阈值电压区A的第一存储单元的数量计数之前执行第一逻辑操作，计数电路可执行对第一阈值电压区A的第一存储单元的数量计数的操作。页缓冲器电路可在对第二阈值电压区B的第二存储单元的数量计数之前执行第二逻辑操作，计数电路可执行对第二阈值电压区B的第二存储单元的数量计数的操作。接下来，可执行将第一阈值电压区A的第一存储单元的数量与第二阈值电压区B的第二存储单元的数量进行比较的操作。因此，为读重试操作执行存储单元计数操作使用的时间可相对较长。
如上文参照图2至图13A所描述的那样，根据本发明构思的示例性实施方式，当待检测的阈值电压区为第一阈值电压区A和第二阈值电压区B时，包括在页缓冲器电路140中的页缓冲器PB可根据阈值电压区的数量划分为第一页缓冲器组PBG1和第二页缓冲器组PBG2。在这种情况下，第一页缓冲器组141可在对第一阈值电压区A的第一存储单元的数量计数之前执行第一逻辑操作，第二页缓冲器组142可在对第二阈值电压区B的第二存储单元的数量计数之前执行第二逻辑操作；第二逻辑操作可独立于第一逻辑操作。由此，由于第一逻辑操作和第二逻辑操作并行执行，所以第一逻辑操作和第二逻辑操作可基本上同时执行，从而可减少页缓冲器电路140的操作时间。此外，由于在第一计数器151和第二计数器152中的计数操作基本上同时执行，所以也可减少计数电路150的操作时间。
图14是示出根据本发明构思的示例性实施方式的存储装置100a的框图。
参照图14，存储装置100a可包括存储单元阵列110、控制逻辑120a、地址译码器130、页缓冲器电路140a和电流比较器170。存储装置100a是图2所示的存储装置100的更改的实施方式，与图2所示的存储装置100相比，存储装置100a还可包括电流比较器170而不是计数电路150和比较器160。在下文中，将基于与图2所示的存储装置100的区别描述存储装置100a，重复描述将被省略。
控制逻辑120a可包括读重试控制器(RR CTL)121a，读重试控制器(RRCTL)121a可控制地址译码器130，从而使得通过将彼此不同的多个电压电平顺序施加至连接至所选存储单元的字线而顺序执行读取操作。此外，读重试控制器121a可基于读取结果，确定多个阈值电压区当中的、存储单元的数量最小的区域为最佳读取电压电平。在示例性实施方式中，为了确定最佳读取电压电平，可根据对与多个阈值电压区中每一个相对应的存储单元的数量，执行将从第一页缓冲器141a输出的第一电流I1与从第二页缓冲器142a输出的第二电流I2比较的操作。为此，读重试控制器121可向页缓冲器电路140a和电流比较器170提供多个类型的控制信号。
页缓冲器电路140a可包括多个页缓冲器，多个页缓冲器可例如划分为第一页缓冲器组141a和第二页缓冲器组142a。在示例性实施方式中，多个页缓冲器可如图8至图10所示那样实施，参照图8至图12描述的内容可施加至该实施方式。
第一页缓冲器组141a可针对从第一面111读取的数据执行第一数据处理操作，并根据第一数据处理操作的结果生成第一电流I1。第二页缓冲器组142a可针对从第二面112读取的数据执行第二数据处理操作，并根据第二数据处理操作的结果生成第二电流I2。在下文中，将参照图11和图12描述页缓冲器电路140a的操作。
第一页缓冲器组141a中包括的每个页缓冲器可针对以第一电压电平V1读取的第一数据、即储存在第四锁存器L4中的数据以及以第二电压电平V2读取的第二数据、即储存在第三锁存器L3中的数据执行第一逻辑操作(例如XOR操作)，并将第一逻辑操作的结果传送至第一锁存器L1。第一页缓冲器组141a可输出包括在第一页缓冲器组141a中的页缓冲器的第一锁存器L1的输出总和作为第一电流I1。
第二页缓冲器组142a中包括的每个页缓冲器可针对以第二电压电平V2读取的第二数据、即储存在第三锁存器L3中的数据以及以第三电压电平V3读取的第三数据、即储存在第二锁存器L2中的数据执行第二逻辑操作(例如XOR操作)，并将第二逻辑操作的结果传送至第一锁存器L1。第二页缓冲器组142a可输出包括在第二页缓冲器组142a中的页缓冲器的第一锁存器L1的输出总和作为第二电流I2。
电流比较器170可连接至页缓冲器电路140a，比较第一电流I1和第二电流I2，并输出比较结果CP’。在示例性实施方式中，电流比较器170可向控制逻辑120a的读重试控制器121a提供比较结果CP’，读重试控制器121a可基于比较结果CP’确定最佳读取电压电平。在示例性实施方式中，电流比较器170可将比较结果CP’提供至外部，例如图1所示的存储控制器200，存储控制器可基于比较结果CP’确定最佳读取电压电平。
图15A是示出根据本发明构思的示例性实施方式的比较存储单元数量的操作的概念图。
参照图11、图14和图15A，在对应于第一面111的第一页缓冲器组141a中的处理第一阈值电压区A的数据和传送经处理数据的操作，和在对应于第二面112的第二页缓冲器组142a中的处理第二阈值电压区B的数据和传送经处理数据的操作可并行执行。第一页缓冲器组141a的操作和第二页缓冲器组142a的操作可基本上同时执行。接下来，电流比较器可将对应于第一阈值电压区A的存储单元的数量的第一电流I1与对应于第二阈值电压区B的存储单元的数量的第二电流I2进行比较。
图15B是示出根据本发明构思的比较示例的比较存储单元数量的操作的概念图。
参照图11和图15B，当页缓冲器电路140a中包括的页缓冲器不进行划分时，页缓冲器电路140a可在对第一阈值电压区A的第一存储单元的数量计数并传送经处理数据之前执行处理数据的操作，并可在对第二阈值电压区B的第二存储单元的数量计数并传送经处理数据之前对执行处理数据的操作。接下来，电流比较器170可将对应于第一阈值电压区A的第一存储单元数量的第一电流与对应于第二阈值电压区B的第二存储单元数量的第二电流进行比较。因此，用于执行用于读重试操作的存储单元数量的比较操作的时间可能相对较长。
如上文参照图14和图15A所述，根据本发明构思的示例性实施方式，当要检测的阈值电压区是第一阈值电压区A和第二阈值电压区B时，页缓冲器电路140a中包括的页缓冲器可根据阈值电压区的数量划分为第一页缓冲器组141a和第二页缓冲器组142a。在这种情况下，第一页缓冲器组141a可在对第一阈值电压区A的第一存储单元的数量计数前执行第一逻辑操作，第二页缓冲器组142a可在对第二阈值电压区B的第二存储单元的数量计数前执行第二逻辑操作；第二逻辑操作可独立于第一逻辑操作。由此，因为第一逻辑操作和第二逻辑操作并行执行，第一逻辑操作和第二逻辑操作可基本上同时执行，并且因此可显著减少页缓冲器电路140a的操作时间。因此，可显著减少用于执行用于读重试操作的存储单元数量的比较操作的时间。
图16是示出根据本发明构思的示例性实施方式的存储装置100b的框图。
参照图16，存储装置100b可包括存储单元阵列110、控制逻辑120b、地址译码器130、页缓冲器电路140b、计数电路150b和通过/失败确定单元180。存储装置100b是图2中所示的存储装置100的修改的实施方式，并且与图2中所示的存储装置100相比，存储装置100b还可包括通过/失败确定单元180而不是比较器160。在下文中将基于与图中所示的存储装置100的区别来描述存储装置100b，将省略重复描述。
控制逻辑120b可包括编程控制器(PGM CTRL)123，编程控制器123可控制所选的存储单元上的双脉冲编程操作。这里的双脉冲编程操作可以是一个编程循环中顺序施加两个编程脉冲的操作。此外，编程控制器123可控制所选的存储单元上的编程验证操作。例如，编程控制器123可根据编程验证结果控制所选存储单元上的下一编程循环操作。下文将参照图17A和18描述编程控制器123的详细的双脉冲编程操作。在实施方式中，编程控制器123可以控制对所选存储单元的多脉冲编程操作。这里，多脉冲编程操作可以是在一个编程循环中顺序地施加两个或更多个编程脉冲的操作。下面将参照图17B和图18描述详细的编程控制器123的多脉冲编程操作。
页缓冲器电路140b可基本上类似于图2中所示的页缓冲器电路140，并且第一页缓冲器组141b和第二页缓冲器组142b可分别对应图2中所示的第一页缓冲器组141和第二页缓冲器组142。页缓冲器电路140b可包括多个页缓冲器，多个页缓冲器可例如划分为第一页缓冲器组141b和第二页缓冲器组142b。在示例性实施方式中，多个页缓冲器可如图8至10所示的那样实施，并且参照图8至12所描述的内容可应用于该实施方式。将参照图17至19进行描述页缓冲器电路140b的详细操作。
计数电路150b可基本上类似于图2中所示的计数电路150，并且第一计数器151b和第二计数器152b(CNT1、CNT2)可分别对应图2中所示的第一计数器151和第二计数器152。特别地，第一计数器151可对第一阈值电压区(例如图18的A)内的存储单元数量计数并输出第一计数结果CR1。第一阈值电压区内的存储单元数量可对应于失败位的数量，在失败位中针对第一编程状态(例如图18的P1)的编程操作已失败。类似地，第二计数器152可对第三阈值电压区(例如图18的C)内的存储单元数量计数并输出第二计数结果CR2。第三阈值电压区内的存储单元数量可对应于失败位数量，在失败位中针对第六编程状态(例如图18的P6)的编程操作已失败。将参照图17至19描述计数电路150b的详细操作。
通过/失败确定单元180可基于输出自计数电路150b的计数结果输出通过信号PASS或失败信号FAIL。在示例性实施方式中，通过/失败确定单元180可向控制逻辑120b的编程控制器123提供通过信号PASS或失败信号FAIL，编程控制器123可基于通过信号PASS或失败信号FAIL控制下一编程循环。在示例性实施方式中，通过/失败确定单元180可向外部例如图1中所示的存储控制器200提供通过信号PASS或失败信号FAIL。
例如，当基于计数结果的存储单元数量等于或小于参考数字时，通过/失败确定单元180可确定编程操作通过，并输出通过信号PASS。同时，当基于计数结果的存储单元数量大于参考数字时，通过/失败确定单元180可确定编程操作失败，并输出失败信号FAIL。这里，参考数字可通过错误检查和校正(ECC)操作基于可校正存储单元的数量而确定。当存储单元的数量即失败位的数量等于或小于参考数字时，失败位可通过ECC操作校正。
在示例性实施方式中，通过/失败确定单元180可例如包括第一通过/失败检查逻辑(P/F CL1)181和第二通过/失败检查逻辑(P/F CL2)182。第一通过/失败检查逻辑181可连接至第一计数器151b，并基于第一计数结果CR1检查编程操作是否通过/失败。第二通过/失败检查逻辑182可连接至第二计数器152b，并基于第二计数结果CR2检查编程操作是否通过/失败。
图17A是示出根据本发明构思的示例性实施方式的在双脉冲编程操作中施加至字线的电压的图形。
参照图17A，水平轴表示时间，竖直轴表示字线电压Vwl。根据双脉冲编程操作，第一编程脉冲VP1和第二编程脉冲VP2可在每个编程循环中顺序施加至与所选存储单元连接的字线，多个编程验证电压Vv1、Vv2、Vv6和Vv7可以列出的顺序循序施加。由此，有别于正常编程操作，在双脉冲编程操作中，两个编程脉冲VP1和VP2可顺序施加在一个编程循环中。
图17B是示出根据本发明构思的示例性实施方式的在多脉冲编程操作中施加至字线的电压的图形。
参照图17B，水平轴表示时间，竖直轴表示字线电压Vwl。根据多脉冲编程操作，第一编程脉冲VP1，第二编程脉冲VP2，…，第m编程脉冲VPm(m是3或更大的整数)可在每个编程循环中顺序施加至与所选存储单元连接的字线，多个编程验证电压Vv1、Vv2、Vv6和Vv7可以列出的顺序循序施加。由此，有别于正常编程操作，在多脉冲编程操作中，m个编程脉冲VP1，VP2，…，VPm可顺序施加在一个编程循环中。
图18是示出根据本发明构思的示例性实施方式的根据双脉冲编程操作示例的阈值电压的存储单元分布的图形。
参照图18，水平轴表示阈值电压，竖直轴表示存储单元的数量。例如，第一编程脉冲VP1可施加至用于编程所选存储单元作为第一编程状态P1或第二编程状态P2的字线，第二编程脉冲VP2可施加至用于编程所选存储单元作为第六编程状态P6或第七编程状态VP7的字线。参考数字18a表示在施加第一编程脉冲VP1时的存储单元分布，参考数字18b表示在施加第二编程脉冲VP2时的存储单元分布。
参照图16至图18，编程控制器123可控制地址译码器130、页缓冲器电路140b、计数电路150b及通过/失败确定单元180，从而执行多个编程循环LOOP1、LOOP2和LOOP3。在第一编程循环LOOP1中，编程控制器123可顺序施加第一编程脉冲VP1和第二编程脉冲VP2至与所选存储单元连接的字线，并控制地址译码器130，从而执行双脉冲编程操作。接下来，编程控制器123可顺序施加编程验证电压Vv1、Vv2、Vv6和Vv7至与所选存储单元连接的字线，并控制地址译码器130，从而执行编程验证操作。
第一阈值电压区A可以是具有小于第一编程验证电压Vv1的阈值电压的存储单元区域，第二阈值电压区B可以是具有小于第二编程验证电压Vv2的阈值电压的存储单元区域。此外，第三阈值电压区C可以是具有小于第六编程验证电压Vv6的阈值电压的存储单元区域，第四阈值电压区D可以是具有小于第七编程验证电压Vv7的阈值电压的存储单元区域。
然而，本发明构思不限于此。例如，编程控制器123可控制地址译码器130、页缓冲器电路140b、计数电路150b及通过/失败确定单元180，从而在所选存储单元上执行多编程脉冲操作。这里，多编程操作可以是三个或更多(例如三个)编程脉冲顺序施加在一个编程循环中的操作。
图19是示出根据本发明构思的示例性实施方式的每个编程状态的通过/失败确定操作的概念图。
参照图16至图19，处理第一阈值电压区A的数据以及传送对应于第一面111的第一页缓冲器组141b中的经处理数据的操作和处理第三阈值电压区C的数据以及传送对应于第二面112的第二页缓冲器组142b中的经处理数据的操作可并行执行。第一页缓冲器组141b的操作和第二页缓冲器组142b的操作可基本上同时进行。
接下来，在第一计数器151b中对第一阈值电压区A的存储单元数量计数的操作与在第二计数器152b中对第三阈值电压区C的存储单元数量计数的操作可并行执行。第一计数器151b的操作和第二计数器152b的操作可基本上同时执行。例如，第一计数器151b可对储存在第一页缓冲器组141b的页缓冲器的第一锁存器中的“0”计数。此外，第二计数器152b可对储存在第二页缓冲器组142b的页缓冲器的第二锁存器中的“0”计数。
接下来，在第一通过/失败检查逻辑181中基于第一计数结果CR1检查第一编程状态P1的编程操作是否通过/失败的操作与在第二通过/失败检查逻辑182中基于第二计数结果CR2检查第六编程状态P6的编程操作是否通过/失败的操作可并行执行。第一通过/失败检查逻辑181的操作与第二通过/失败检查逻辑182的操作可基本上同时执行。
当在第一通过/失败检查逻辑181中生成通过信号PASS时，第一页缓冲组141b可处理第二阈值电压区B的数据。此外，当在第二通过/失败检查逻辑182中生成通过信号PASS时，第二页缓冲组142b可处理第四阈值电压区D的数据。处理第二阈值电压区B的数据并传送第一页缓冲器组141b中的经处理数据的操作与处理第四阈值电压区D的数据并传送第二页缓冲器组142b中的经处理数据的操作可并行执行。第一页缓冲器组141b的操作和第二页缓冲器组142b的操作可基本上同时进行。
接下来，在第一计数器151b中对第二阈值电压区B的存储单元数量进行计数的操作与在第二计数器152b中对第四阈值电压区D的存储单元数量进行计数的操作可并行执行。第一计数器151b的操作和第二计数器152b的操作可基本上同时执行。
接下来，在第一通过/失败检查逻辑181中基于第一计数结果CR1检查第二编程状态P2的编程操作是否通过/失败的操作与在第二通过/失败检查逻辑182中基于第二计数结果CR2检查第七编程状态P7的编程操作是否通过/失败的操作可并行执行。第一通过/失败检查逻辑181的操作与第二通过/失败检查逻辑182的操作可基本上同时执行。
图20是示出根据本发明构思的示例性实施方式的存储装置100c的框图。
参照图20，存储装置100c可包括存储单元阵列110a、控制逻辑120c、地址译码器130、页缓冲器电路140c、计数电路150c及通过/失败确定单元180a。存储装置100c可以是图16中所示的存储装置100b的修改实施方式。在下文中将基于与图2中所示的存储装置100的区别来描述存储装置100c，并将省略重复的描述。
存储单元阵列110a可包括第一面111、第二面112和第三面113。当与图16中所示的存储单元阵列110相比时，存储单元阵列110a还可包括第三面113。根据示例性实施方式，要检测的阈值电压区的数量为三，存储单元阵列110a中包括的存储单元可划分为包括第一面111、第二面112和第三面113的多个面。
控制逻辑120c可包括编程控制器(PGM CTRL)123a，编程控制器123a可控制所选存储单元上的编程操作。此外，编程控制器123a可控制所选存储单元上的编程验证操作。例如，编程控制器123a可根据编程验证结果控制所选存储单元上的下一编程循环操作。将在下文中参照图21和图22详细描述编程控制器123a的具体编程操作。
例如，页缓冲器电路140c可例如包括第一页缓冲器组141c、第二页缓冲器组142c和第三页缓冲器组143c。第一页缓冲器组141c可通过第一位线组BLG1连接至第一面111，第二页缓冲器组142c可通过第二位线组BLG2连接至第二面112，第三页缓冲器组143c可通过第三位线组BLG3连接至第三面113。
在示例性实施方式中，第一位线组BLG1可包括彼此毗连的位线(例如左侧位线)，第二位线组BLG2可包括彼此毗连的位线(例如中央位线)，第三位线组BLG3可包括彼此毗连的位线(例如右侧位线)。然而，本发明构思不限于此，第一位线组BLG1中包括的位线不需要彼此毗连，第二位线组BLG2中包括的位线不需要彼此毗连，第三位线组BLG3中包括的位线不需要彼此毗连。
第一页缓冲器组141c可包括多个页缓冲器，并在对第一阈值电压区(例如图21的A部分)对应的第一存储单元的数量进行计数前执行第一数据处理操作。第二页缓冲器组142c可包括多个页缓冲器，并在对第二阈值电压区(例如图21的B部分)对应的第二存储单元的数量进行计数前执行第二数据处理操作。第三页缓冲器组143c可包括多个页缓冲器，并在对第三阈值电压区(例如图21的C部分)对应的第三存储单元的数量进行计数前执行第三数据处理操作。在示例性实施方式中，第一阈值电压区至第三阈值电压区不需要彼此毗连。然而，本发明构思不限于此，第一阈值电压区至第三阈值电压区可彼此毗连。
例如，计数电路150c可包括第一计数器151c、第二计数器152c和第三计数器153c(CNT1、CNT2、CNT3)。第一计数器151c可连接至第一页缓冲器组141c，对第一存储单元的数量进行计数，并输出第一计数结果CR1。第二计数器152c可连接至第二页缓冲器组142c，对第二存储单元的数量进行计数，并输出第二计数结果CR2。第三计数器153c可连接至第三页缓冲器组143c，对第三存储单元的数量进行计数，并输出第三计数结果CR3。
例如，通过/失败确定单元180a可包括第一通过/失败检查逻辑181、第二通过/失败检查逻辑182和第三通过/失败检查逻辑183(P/F CL1、P/F CL2、P/F CL3)。第一通过/失败检查逻辑181可连接至第一计数器151c，并基于第一计数结果CR1输出通过信号PASS或失败信号FAIL。第二通过/失败检查逻辑182可连接至第二计数器152c，并基于第二计数结果CR2输出通过信号PASS或失败信号FAIL。第三通过/失败检查逻辑183可连接至第三计数器153c，并基于第三计数结果CR3输出通过信号PASS或失败信号FAIL。
在示例性实施方式中，通过/失败确定单元180a可向控制逻辑120c的编程控制器123a提供通过信号PASS或失败信号FAIL，编程控制器123a可基于通过信号PASS或失败信号FAIL控制下一编程循环。在示例性实施方式中，通过/失败确定单元180a可向外部例如图1中的存储控制器200提供通过信号PASS或失败信号FAIL。
图21是示出根据本发明构思的示例性实施方式的根据用于描述编程操作的阈值电压的存储单元分布的图形。
参照图21，水平轴表示阈值电压，竖直轴表示存储单元数量。例如，存储单元可以是多级单元，并根据阈值电压Vth，具有擦除状态E、第一编程状态P1、第二编程状态P2或第三编程状态P3。
图22是示出根据本发明构思的示例性实施方式的在编程操作中施加至字线的电压的图形。
参照图22，参考数字“22a”表示作为该实施方式的对比示例的、当页缓冲器电路中包括的页缓冲器没有划分时的编程操作，参考数字“22b”表示根据该实施方式的、当页缓冲器电路140c中包括的页缓冲器划分为第一页缓冲器组141c、第二页缓冲器组142c和第三页缓冲器组143c时的编程操作。在下文中将参照图20至22描述根据该实施方式的编程操作。
根据参考数字“22a”，在每个编程循环中，编程电压VP和第一编程验证电压Vv1、第二编程验证电压Vv2和第三编程验证电压Vv3可顺序施加至与所选存储单元连接的字线。在这种情况下，在施加第一编程验证电压Vv1后，可确定第一编程状态P1的编程操作是否通过/失败。接下来，在施加第二编程验证电压Vv2后，可确定第二编程状态P2的编程操作是否通过/失败。接下来，在施加第三编程验证电压Vv3后，可确定第三编程状态P3的编程操作是否通过/失败。
根据参考数字“22b”，在每个编程循环中，编程电压VP和第一编程验证电压Vv1、第二编程验证电压Vv2和第三编程验证电压Vv3可顺序施加至与所选存储单元连接的字线。该情况下，在施加所有第一编程验证电压Vv1、第二编程验证电压Vv2和第三编程验证电压Vv3后，可同时确定第一编程状态P1至第三编程状态P3的编程操作是否通过/失败。因此，根据该实施方式，在与参考数字“22a”的示例相比时，用于执行编程操作的时间可减少第一时间T1。
图23是示出根据本发明构思的示例性实施方式的在每个编程状态的通过/失败确定操作中储存在包括于页缓冲器的锁存器中的数据示例的表格。
参照图23，第一页缓冲器组PBG1可连接至第一面PLANE1，第二页缓冲器组PBG2可连接至第二面PLANE2，第三页缓冲器组PBG3可连接至第三面PLANE3。例如，第一页缓冲器组PBG1可以是用于对第一阈值电压区A对应的第一存储单元的数量进行计数的组，第二页缓冲器组PBG2可以是用于对第二阈值电压区B对应的第二存储单元的数量进行计数的组，第三页缓冲器组PBG3可以是用于对第三阈值电压区C对应的第三存储单元的数量进行计数的组。在示例性实施方式中，第一页缓存器组PBG1中包括的页缓存器的操作、第二页缓存器组PBG2中包括的页缓存器的操作和第三页缓存器组PBG3中包括的页缓存器的操作可独立且同时执行。
参照图11、图21和图23，在示例性实施方式中，页缓存器电路中包括的页缓存器PB的每一个都可将从存储单元阵列读取的第一数据(例如MSB数据)储存在第二锁存器L2中，并将从存储单元阵列读取的第二数据(例如LSB数据)储存在第三锁存器L3中。然而，本发明构思不限于此，当存储单元是三级单元时，从存储单元阵列读取的第三数据(例如CSB数据)可被存储在第四锁存器L4中。
在对第一阈值电压区A对应的第一存储单元的数量进行计数前，第一页缓冲器组PBG1可执行第一数据处理操作。例如，第一页缓冲器组PBG1中包括的页缓冲器的每一个都可针对从第一面PLANE1读取的第一数据D1和第二数据D2执行第一逻辑操作，并传送第一逻辑操作的结果至第一锁存器L1。由此，第一数据处理操作可包括在第二锁存器L2和第三锁存器L3上执行第一逻辑操作并传送第一逻辑操作结果的操作。例如，第一逻辑操作可以是第一数据D1和反向的第二数据/D2的OR操作(即D1OR/D2)。因此，在对应于第一编程状态P1的储存单元上的第一逻辑操作的结果可处理为“0”。
在对第二阈值电压区B对应的第二存储单元的数量进行计数前，第二页缓冲器组PBG2可执行第二数据处理操作。例如，第二页缓冲器组PBG2中包括的页缓冲器的每一个都可针对从第二面PLANE2读取的第一数据D1和第二数据D2执行第二逻辑操作，并传送第二逻辑操作的结果至第一锁存器L1。由此，第二数据处理操作可包括在第二锁存器L2和第三锁存器L3上执行第二逻辑操作并传送第二逻辑操作结果的操作。例如，第二逻辑操作可以是第一数据D1和第二数据D2的OR操作(即D1OR D2)。因此，在对应于第二编程状态P2的储存单元上的第二逻辑操作的结果可处理为“0”。
在对第三阈值电压区C对应的第三存储单元的数量进行计数前，第三页缓冲器组PBG3可执行第三数据处理操作。例如，第三页缓冲器组PBG3中包括的页缓冲器的每一个都可针对从第三面PLANE3读取的第一数据D1和第二数据D2执行第三逻辑操作，并传送第三逻辑操作的结果至第一锁存器L1。由此，第三数据处理操作可包括在第二锁存器L2和第三锁存器L3上执行第三逻辑操作并传送第三逻辑操作结果的操作。例如，第三逻辑操作可以是反向的第一数据/D1和第二数据D2的OR操作(即/D1OR D2)。因此，在对应第三编程状态P3的储存单元上的第三逻辑操作的结果可处理为“0”。
图24A是示出根据本发明构思的示例性实施方式的每个编程状态的通过/失败确定操作的概念图。
参照图20至图24A，处理第一阈值电压区A的数据并传送第一面111对应的第一页缓冲器组141c中的经处理数据的操作与处理第二阈值电压区B的数据并传送第二面112对应的第二页缓冲器组142c中的经处理数据的操作可并行执行。此外，处理第一阈值电压区A的数据并传送第一面111对应的第一页缓冲器组141c中的经处理数据的操作与处理第三阈值电压区C的数据并传送第三面113对应的第三页缓冲器组143c中的经处理数据的操作可并行执行。第一页缓冲器组141c的操作、第二页缓冲器组142c的操作和第三页缓冲器组143c的操作可基本上同时执行。
接下来，在第一计数器151c中对第一阈值电压区A的存储单元的数量进行计数的操作与在第二计数器152c中对第二阈值电压区B的存储单元的数量进行计数的操作可并行执行。此外，在第一计数器151c中对第一阈值电压区A的存储单元的数量进行计数的操作与在第三计数器153c中对第三阈值电压区C的存储单元的数量进行计数的操作可并行执行。第一计数器151c的操作、第二计数器152c的操作和第三计数器153c的操作可基本上同时执行。
接下来，基于从第一通过/失败检查逻辑181中的第一计数器151c输出的第一计数结果CR1确定第一编程状态P1的编程操作是否通过/失败的操作与基于从第二通过/失败检查逻辑182中的第二计数器152c输出的第二计数结果CR2确定第二编程状态P2的编程操作是否通过/失败的操作可并行执行。此外，基于从第一通过/失败检查逻辑181中的第一计数器151c输出的第一计数结果CR1确定第一编程状态P1的编程操作是否通过/失败的操作与基于从第三通过/失败检查逻辑183中的第三计数器153c输出的第三计数结果CR3确定第三编程状态P3的编程操作是否通过/失败的操作可并行执行。第一通过/失败检查逻辑181的操作、第二通过/失败检查逻辑182的操作和第三通过/失败检查逻辑183的操作可基本上同时执行。
图24B是示出根据本发明构思的比较示例的每个编程状态的通过/失败确定操作的概念图。
参照图21和图24B，当页缓冲器电路中包括的页缓冲器没有划分时，页缓冲器电路可在对第一阈值电压区A的第一存储单元的数量进行计数前执行第一逻辑操作，计数电路可执行对第一阈值电压区A的第一存储单元的数量进行计数的操作，通过/失败确定单元可确定第一编程状态P1的编程操作是否通过/失败。此外，页缓冲器电路可在对第二阈值电压区B的第二存储单元的数量进行计数前执行第二逻辑操作，计数电路可执行对第二阈值电压区B的第二存储单元的数量进行计数的操作，通过/失败确定单元可确定第二编程状态P2的编程操作是否通过/失败。例如，页缓冲器电路可在对第三阈值电压区C的第三存储单元的数量进行计数前执行第三逻辑操作，计数电路可执行对第三阈值电压区C的第三存储单元的数量进行计数的操作，通过/失败确定单元可确定第三编程状态P3的编程操作是否通过/失败。因此，用于执行对用于确定每个编程状态的编程操作是否通过/失败的存储单元数量进行计数操作的时间可能会相对较长。
如上文参照图20至图24A所述，根据本发明构思的示例性实施方式，当要检测的阈值电压区是第一阈值电压区A、第二阈值电压区B和第三阈值电压区C时，页缓冲器电路140c中包括的页缓冲器可根据阈值电压区的数字分为第一页缓冲器组141c、第二页缓冲器组142c和第三页缓冲器组143c。在这种情况下，第一页缓冲器组141c可在对第一阈值电压区A的第一存储单元的数量进行计数前执行第一逻辑操作，第二页缓冲器组142c可在对第二阈值电压区B的第二存储单元的数量进行计数前执行第二逻辑操作，第二逻辑操作独立于第一逻辑操作，第三页缓冲器组143c可在对第三阈值电压区C的第三存储单元的数量进行计数前执行第三逻辑操作，第三逻辑操作独立于第一逻辑操作和第二逻辑操作。由此，因为第一逻辑操作至第三逻辑操作并行执行，所以第一逻辑操作至第三逻辑操作可基本上同时执行，因此可减少页缓冲器电路140c的操作时间。此外，因为第一计数器151c至第三计数器153c的计数操作基本上同时执行，还可减少计数电路150c的操作时间。例如，因为第一通过/失败检查逻辑181至第三通过/失败检查逻辑183的通过/失败检查操作基本上同时执行，还可减少通过/失败确定单元180a的操作时间。
图25是用于描述根据本发明构思的示例性实施方式的操作存储装置的方法的流程图。
参照图25，操作存储装置的方法可以是对每个阈值电压区的存储单元数量进行计数以检测存储装置的最佳读取电压电平的操作。例如，根据示例性实施方式的操作存储装置的方法可包括在例如分别如图2和14中所示的存储装置100和100a中顺序执行的操作。参照图1至图24B的上述内容可应用于该实施方式，并将省略重复的描述。
在操作S110中，可针对来自第一面的第一读取结果执行第一数据处理操作。例如，第一页缓冲器组141中包括的页缓冲器的每一个都可针对第一读取结果执行第一数据处理操作。这里，第一数据处理操作可包括针对第一读取结果执行第一逻辑操作并传送第一逻辑操作的结果至第一锁存器的操作。
在操作S120中，可针对来自第二面的第二读取结果执行第二数据处理操作。操作S110和操作S120可彼此独立执行，并且可并行执行。操作S110和操作S120可基本上同时执行。例如，第二页缓冲器组142中包括的页缓冲器的每一个都可针对第二读取结果执行第二数据处理操作。这里，第二数据处理操作可包括针对第二读取结果执行第二逻辑操作并传送第二逻辑操作的结果至第一锁存器的操作。
在操作S130中，可对第一阈值电压区对应的第一存储单元执行第一计数操作。例如，第一计数器151可连接至第一页缓冲器组141，对第一存储单元进行计数，并输出第一计数结果CR1。例如，第一计数器151可连接至每个页缓冲器的第一锁存器L1，并通过对多个页缓冲器的第一锁存器中的“0”的数量进行计数来输出第一计数结果CR1。
在操作S140中，可对第二阈值电压区对应的第二存储单元执行第二计数操作。操作S130和操作S140可并行执行。操作S130和操作S140可基本上同时执行。例如，第二计数器152可连接至第二页缓冲器组142，对第二存储单元的数量进行计数，并输出第二计数结果CR2。例如，第二计数器152可连接至每个页缓冲器的第一锁存器L1，并通过对多个页缓冲器的第一锁存器中的“0”的数量进行计数来输出第二计数结果CR2。
在操作S150中，可比较第一计数结果CR1和第二计数结果CR2。例如，比较器160可比较第一计数结果CR1和第二计数结果CR2，并向读重试控制器121提供比较结果CP。
图26是用于描述根据本发明构思的示例性实施方式的操作存储装置的方法的流程图。
参照图26，根据本发明构思的示例性实施方式的操作存储装置的方法可以是对每个阈值电压区的存储单元的数量进行计数以确定在存储装置的编程验证操作中编程状态的编程操作是否已经通过/失败的操作。例如，根据该实施方式的操作存储装置的方法可包括在存储装置100b和100c中顺序执行的操作，例如图16和20中所示的那样。上述参照图1至图24B的内容可应用于该实施方式，并将省略重复的描述。
在操作S210中，可针对来自第一面的第一读取结果执行第一数据处理操作。例如，第一页缓冲器组141中包括的页缓冲器的每一个都可针对第一读取结果执行第一数据处理操作。这里，第一数据处理操作可包括针对第一读取结果执行第一逻辑操作并输出第一逻辑操作的结果至第一锁存器的操作。
在操作S220中，可针对来自第二面的第二读取结果执行第二数据处理操作。操作S210和操作S220可彼此独立执行，并可并行执行。操作S210和操作S220可在基本上同时执行。例如，第二页缓冲器组142中包括的页缓冲器的每一个都可针对第二读取结果执行第二数据处理操作。这里，第二数据处理操作可包括针对第二读取结果执行第二逻辑操作并传送第二逻辑操作的结果至第一锁存器的操作。
在操作S230中，可对第一阈值电压区对应的第一存储单元执行第一计数操作。例如，第一计数器151可连接至第一页缓冲器组141，对第一存储单元进行计数，并输出第一计数结果CR1。例如，第一计数器151可连接至每个页缓冲器的第一锁存器L1，并通过对多个页缓冲器的第一锁存器中的“0”的数量进行计数来输出第一计数结果CR1。
在操作S240中，可对第二阈值电压区对应的第二存储单元执行第二计数操作。操作S230和操作S240可并行执行。操作S230和操作S240可基本上同时执行。例如，第二计数器152可连接至第二页缓冲器组142，对第二存储单元的数量进行计数，并输出第二计数结果CR2。例如，第二计数器152可连接至每个页缓冲器的第一锁存器L1，并通过对多个页缓冲器的第一锁存器中的“0”的数量进行计数来输出第二计数结果CR2。
在操作S250中，可确定第一编程状态的编程操作是否通过/失败。例如，第一通过/失败检查逻辑181可基于第一计数结果CR1检查第一编程状态的编程操作是否通过/失败，并输出通过信号PASS或失败信号FAIL。
在操作S260中，可确定第二编程状态的编程操作是否通过/失败。操作S250和操作S260可并行执行。操作S250和操作S260可基本上同时执行。例如，第二通过/失败检查逻辑182可基于第二计数结果CR2检查第二编程状态的编程操作是否通过/失败，并输出通过信号PASS或失败信号FAIL。
虽然已参照其示例性实施方式展示和描述了本发明，但在不背离如所附权利要求所限定的本发明的精神和范围的情况下，可对本发明做出各种形式上和细节上的修改，这对于本领域技术人员而言是显而易见的。

Claims (20)

1.一种存储装置，包括：
存储单元阵列，包括多个存储单元，所述多个存储单元被划分为第一存储器组和第二存储器组；以及
第一页缓冲器组，耦合至第一存储器组并且包括多个第一页缓冲器；以及
第二页缓冲器组，耦合至第二存储器组并且包括多个第二页缓冲器，
其中，所述第一页缓冲器组被配置为针对储存在所述第一页缓冲器组中的数据执行第一数据处理操作，并储存所述第一数据处理操作的结果，
其中，所述第二页缓冲器组被配置为针对储存在所述第二页缓冲器组中的数据执行第二数据处理操作，并储存所述第二数据处理操作的结果，以及
第一数据处理操作和第二数据处理操作基本上同时执行。
2.如权利要求1所述的存储装置，还包括：
计数电路，包括第一计数器和第二计数器，所述第一计数器和所述第二计数器分别连接至所述第一页缓冲器组和所述第二页缓冲器组，
其中，所述第一计数器对第一存储器组中的第一存储单元的数量计数，
其中，所述第二计数器对第二存储器组中的第二存储单元的数量计数，
其中，所述第一存储单元具有对应于第一阈值电压区的阈值电压，以及
其中，所述第二存储单元具有对应于第二阈值电压区的阈值电压。
3.如权利要求2所述的存储装置，还包括：
比较器，连接至第一计数器和第二计数器以比较第一计数器的第一计数结果与第二计数器的第二计数结果。
4.如权利要求1所述的存储装置，
其中所述第一阈值电压区是位于第一电压与第二电压之间的区域，所述第二电压大于所述第一电压，
其中所述第二阈值电压区是位于第二电压与第三电压之间的区域，所述第三电压大于所述第二电压，
其中所述多个页缓冲器中的每个储存来自所述多个存储单元中每个的、分别关于所述第一电压至所述第三电压读取的第一数据、第二数据和第三数据，
其中所述第一数据处理操作包括针对所述第一数据和所述第二数据的第一逻辑操作，以及
其中所述第二数据处理操作包括针对所述第二数据和所述第三数据的第二逻辑操作。
5.如权利要求4所述的存储装置，其中，所述第一逻辑操作和所述第二逻辑操作为异或(XOR)操作。
6.如权利要求1所述的存储装置，还包括：
电流比较器，连接至所述第一页缓冲器组和所述第二页缓冲器组，以将从所述第一页缓冲器组输出的第一电流与从所述第二页缓冲器组输出的第二电流相比较。
7.如权利要求1所述的存储装置，
其中所述多个页缓冲器中的每个储存被储存在每个存储单元中的最高有效位(MSB)数据和最低有效位(LSB)数据，
其中所述第一数据处理操作包括针对MSB数据和LSB数据的第一逻辑操作，以及
其中所述第二数据处理操作包括针对MSB数据和LSB数据的第二逻辑操作。
8.如权利要求1所述的存储装置，
其中所述多个页缓冲器中的每个储存被储存在每个存储单元中的最高有效位(MSB)数据、中间有效位(CSB)数据和最低有效位(LSB)数据，
其中所述第一数据处理操作包括针对MSB数据和CSB数据的第一逻辑操作，以及
其中所述第二数据处理操作包括针对CSB数据和LSB数据的第二逻辑操作。
9.如权利要求7所述的存储装置，
其中所述第一存储单元为具有小于第一验证电压的阈值电压的存储单元，第一验证电压用于确定第一编程状态的编程操作是否通过/失败，以及
其中所述第二存储单元为具有小于第二验证电压的阈值电压的存储单元，第二验证电压用于确定第二编程状态的编程操作是否通过/失败。
10.如权利要求9所述的存储装置，还包括：
计数电路，包括第一计数器和第二计数器，所述第一计数器和所述第二计数器分别连接至所述第一页缓冲器组和所述第二页缓冲器组，
其中，所述第一计数器对第一存储器组中的第一存储单元的数量计数，
其中，所述第二计数器对第二存储器组中的第二存储单元的数量计数，
其中，所述第一存储单元具有对应于第一阈值电压区的阈值电压，以及
其中，所述第二存储单元具有对应于第二阈值电压区的阈值电压。
11.如权利要求10所述的存储装置，还包括：
通过/失败确定单元，包括分别连接至所述第一计数器和所述第二计数器的第一通过/失败检查逻辑和第二通过/失败检查逻辑，
其中，所述第一通过/失败检查逻辑确定所述第一编程状态的编程操作是否通过/失败，以及
其中，所述第二通过/失败检查逻辑确定所述第二编程状态的编程操作是否通过/失败。
12.如权利要求1所述的存储装置，
其中所述多个存储单元连接至相同的字线，以及
其中所述第一页缓冲器组通过第一位线组连接至所述多个存储单元中第一数量的存储单元，以及
其中所述第二页缓冲器组通过第二位线组连接至所述多个存储单元中第二数量的存储单元。
13.一种操作存储装置的方法，所述存储装置包括多个存储单元，所述多个存储单元被划分为包括第一存储器组和第二存储器组的多个存储器组，所述方法包括：
针对来自所述第一存储器组的第一读取结果执行第一数据处理操作；以及
针对来自所述第二存储器组的第二读取结果执行第二数据处理操作，
其中所述第一数据处理操作和所述第二数据处理操作基本上同时执行，以及
其中所述多个存储单元连接至相同的字线。
14.如权利要求13所述的操作存储装置的方法，还包括：
基于所述第一数据处理操作的结果，针对与第一阈值电压区相对应的第一存储单元执行第一计数操作；以及
基于所述第二数据处理操作的结果，针对与第二阈值电压区相对应的第二存储单元执行第二计数操作，
其中所述第一计数操作和所述第二计数操作基本上同时执行。
15.如权利要求14所述的操作存储装置的方法，还包括：
比较所述第一计数操作的结果与第二计数操作的结果；或
分别基于所述第一计数操作的结果与所述第二计数操作的结果确定第一编程状态和第二编程状态的编程操作是否通过/失败。
16.一种操作存储装置的方法，所述存储装置包括多个存储单元，所述方法包括：
分别划分所述多个存储单元的第一组存储单元和所述多个存储单元的第二组存储单元为第一面和第二面；
对所述第一面的第一存储单元的数量计数以生成第一计数结果；
对所述第二面的第二存储单元的数量计数以生成第二计数结果，其中对所述第一存储单元的数量的计数和对所述第二存储单元的数量的计数基本上同时执行；
比较所述第一计数结果和所述第二计数结果以生成比较结果；以及
基于所述比较结果设置读重试操作的最佳读取电压。
17.如权利要求16所述的方法，
其中对所述第一存储单元的数量计数包括：
关于至少三个电压顺序读取所述第一面的存储单元，所述至少三个电压包括第一电压、第二电压和第三电压；以及
通过针对关于所述第一电压和所述第二电压读取所述第一面的存储单元的结果执行第一编程操作，确定所述第一面的存储单元的阈值电压是否在第一阈值电压区内。
18.如权利要求17所述的方法，
其中对所述第二存储单元的数量计数包括：
使用所述至少三个电压顺序读取所述第二面的存储单元，所述至少三个电压包括所述第一电压、所述第二电压和所述第三电压；以及
通过针对关于所述第二电压和所述第三电压读取所述第二面的存储单元的结果执行第二编程操作，确定所述第二面的存储单元的阈值电压是否在第二阈值电压区内，以及
其中设置所述最佳读取电压包括基于所述比较结果从所述第一电压、所述第二电压和所述第三电压中选择一个。
19.如权利要求16所述的方法，其中，所述多个存储单元连接至相同的字线。
20.如权利要求16所述的方法，
其中所述第一计数结果为第一电流，所述第二计数结果为第二电流，以及
其中通过比较所述第一电流的电流量与所述第二电流的电流量执行所述第一计数结果与所述第二计数结果的比较。
CN201610974364.9A 2015-11-04 2016-11-04 存储装置和操作存储装置的方法 Active CN107025926B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0154768 2015-11-04
KR1020150154768A KR102391514B1 (ko) 2015-11-04 2015-11-04 메모리 장치 및 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
CN107025926A true CN107025926A (zh) 2017-08-08
CN107025926B CN107025926B (zh) 2021-05-04

Family

ID=58634656

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610974364.9A Active CN107025926B (zh) 2015-11-04 2016-11-04 存储装置和操作存储装置的方法

Country Status (3)

Country Link
US (1) US10061538B2 (zh)
KR (1) KR102391514B1 (zh)
CN (1) CN107025926B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993687A (zh) * 2018-01-12 2018-05-04 成都信息工程大学 一种存储器电路
CN110364208A (zh) * 2018-03-26 2019-10-22 三星电子株式会社 存储器装置
CN111161781A (zh) * 2018-11-07 2020-05-15 爱思开海力士有限公司 用于处理编程错误的存储器系统及其方法
CN112037839A (zh) * 2019-06-03 2020-12-04 爱思开海力士有限公司 半导体存储器装置及其操作方法
CN112582017A (zh) * 2020-12-30 2021-03-30 东芯半导体股份有限公司 半导体存储装置及其测试方法
CN113257832A (zh) * 2020-02-12 2021-08-13 爱思开海力士有限公司 半导体存储器装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180131023A (ko) * 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 반도체 메모리 시스템 및 그것의 동작 방법
US10354728B2 (en) * 2017-06-28 2019-07-16 Sandisk Technologies Llc Write verification and resistive state determination based on cell turn-on characteristics for resistive random access memory
KR102402667B1 (ko) 2018-01-10 2022-05-26 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102443031B1 (ko) 2018-02-19 2022-09-14 삼성전자주식회사 메모리 장치
KR102565904B1 (ko) * 2018-07-17 2023-08-11 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11107537B2 (en) 2018-09-20 2021-08-31 Samsung Electronics Co., Ltd. Memory device and method of reading data
KR102518874B1 (ko) * 2018-09-20 2023-04-06 삼성전자주식회사 메모리 장치 및 그 리드 방법
KR102658792B1 (ko) * 2018-09-21 2024-04-18 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US11061762B2 (en) * 2019-02-04 2021-07-13 Intel Corporation Memory programming techniques
KR20200107024A (ko) 2019-03-05 2020-09-16 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치
US11031071B2 (en) 2019-03-05 2021-06-08 Samsung Electronics Co., Ltd. Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
KR102617083B1 (ko) 2019-05-17 2023-12-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리를 갖는 3차원 메모리 디바이스의 데이터 버퍼링 연산
JP2021071776A (ja) * 2019-10-29 2021-05-06 キオクシア株式会社 メモリシステム
KR20240135689A (ko) * 2020-02-20 2024-09-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 다중 평면 메모리 소자를 프로그래밍하는 방법
KR20220012435A (ko) 2020-07-22 2022-02-04 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치
KR20220013661A (ko) * 2020-07-27 2022-02-04 에스케이하이닉스 주식회사 메모리 시스템, 메모리 장치 및 메모리 장치의 동작 방법
KR20220029233A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
US20230143829A1 (en) * 2021-11-10 2023-05-11 Samsung Electronics Co., Ltd. Page buffer circuit and memory device including the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102568574A (zh) * 2010-12-17 2012-07-11 海力士半导体有限公司 非易失性存储器件
CN102651235A (zh) * 2011-02-28 2012-08-29 海力士半导体有限公司 非易失性存储装置及其操作方法
CN102682848A (zh) * 2011-03-16 2012-09-19 三星电子株式会社 存储器装置、存储器卡、固态驱动器、系统及其操作方法
CN102971795A (zh) * 2010-05-07 2013-03-13 莫塞德技术公司 使用单个缓冲区同时读取多个存储器装置的方法和设备
US20130208538A1 (en) * 2012-02-10 2013-08-15 SK Hynix Inc. Nonvolatile semiconductor memory apparatus and data sensing method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012367A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 不揮発性半導体記憶装置
KR100706816B1 (ko) 2006-03-10 2007-04-12 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
KR101423052B1 (ko) 2008-06-12 2014-07-25 삼성전자주식회사 메모리 장치 및 읽기 레벨 제어 방법
JP2011253593A (ja) 2010-06-02 2011-12-15 Toshiba Corp 不揮発性半導体記憶装置
KR101939234B1 (ko) * 2012-07-23 2019-01-16 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR20140013401A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR101984900B1 (ko) * 2012-07-24 2019-05-31 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 독출 전압 결정 방법
KR102077811B1 (ko) * 2012-08-29 2020-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20140072637A (ko) 2012-12-05 2014-06-13 삼성전자주식회사 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법
KR102050475B1 (ko) 2013-01-14 2020-01-08 삼성전자주식회사 플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법
KR20140148132A (ko) 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102116983B1 (ko) 2013-08-14 2020-05-29 삼성전자 주식회사 메모리 장치 및 메모리 시스템의 동작 방법.
KR101503822B1 (ko) 2013-10-14 2015-03-18 주식회사 디에이아이오 비휘발성 메모리 장치
US9245639B1 (en) * 2014-10-13 2016-01-26 Windbound Electronics Corporation NAND flash memory array architecture having low read latency and low program disturb

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102971795A (zh) * 2010-05-07 2013-03-13 莫塞德技术公司 使用单个缓冲区同时读取多个存储器装置的方法和设备
CN102568574A (zh) * 2010-12-17 2012-07-11 海力士半导体有限公司 非易失性存储器件
CN102651235A (zh) * 2011-02-28 2012-08-29 海力士半导体有限公司 非易失性存储装置及其操作方法
CN102682848A (zh) * 2011-03-16 2012-09-19 三星电子株式会社 存储器装置、存储器卡、固态驱动器、系统及其操作方法
US20130208538A1 (en) * 2012-02-10 2013-08-15 SK Hynix Inc. Nonvolatile semiconductor memory apparatus and data sensing method thereof

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993687A (zh) * 2018-01-12 2018-05-04 成都信息工程大学 一种存储器电路
CN107993687B (zh) * 2018-01-12 2023-08-11 成都信息工程大学 一种存储器电路
CN110364208A (zh) * 2018-03-26 2019-10-22 三星电子株式会社 存储器装置
CN111161781A (zh) * 2018-11-07 2020-05-15 爱思开海力士有限公司 用于处理编程错误的存储器系统及其方法
CN112037839A (zh) * 2019-06-03 2020-12-04 爱思开海力士有限公司 半导体存储器装置及其操作方法
CN112037839B (zh) * 2019-06-03 2024-01-05 爱思开海力士有限公司 半导体存储器装置及其操作方法
CN113257832A (zh) * 2020-02-12 2021-08-13 爱思开海力士有限公司 半导体存储器装置
CN113257832B (zh) * 2020-02-12 2024-05-14 爱思开海力士有限公司 半导体存储器装置
CN112582017A (zh) * 2020-12-30 2021-03-30 东芯半导体股份有限公司 半导体存储装置及其测试方法
CN112582017B (zh) * 2020-12-30 2024-08-13 东芯半导体股份有限公司 半导体存储装置及其测试方法

Also Published As

Publication number Publication date
KR102391514B1 (ko) 2022-04-27
CN107025926B (zh) 2021-05-04
US20170123724A1 (en) 2017-05-04
KR20170052390A (ko) 2017-05-12
US10061538B2 (en) 2018-08-28

Similar Documents

Publication Publication Date Title
CN107025926A (zh) 存储装置和操作存储装置的方法
KR102427638B1 (ko) 비휘발성 메모리 장치 및 이의 읽기 방법
KR102514521B1 (ko) 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR102419895B1 (ko) 비휘발성 메모리 장치 및 이의 읽기 방법
US10957397B2 (en) Non-volatile memory device, storage device, and programming method thereof for performing an erase detect operation
KR102116671B1 (ko) 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법
US9053810B2 (en) Defect or program disturb detection with full data recovery capability
KR102175039B1 (ko) 불휘발성 메모리 장치의 데이터 기입 방법
CN109102829B (zh) 用于储存装置的状态相关的感测电路和感测操作
US11017841B2 (en) Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
KR20100018318A (ko) 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치 및그것을 포함하는 메모리 시스템
US20210225450A1 (en) Nonvolatile memory device and storage device including nonvolatile memory device
CN107017028A (zh) 非易失性存储器设备以及对其进行编程的方法
CN112947849B (zh) 非易失性存储器编程顺序
KR20160117713A (ko) 반도체 장치 및 그것의 동작 방법
US10622091B2 (en) Nonvolatile memory device and memory system including the same
KR20210027783A (ko) 저장 장치 및 그 동작 방법
CN105280232A (zh) 半导体存储器器件和存储器系统
CN111564171A (zh) 非易失性存储器设备、包括其的存储设备及其操作方法
CN113257320A (zh) 非易失性存储器设备
US20230141554A1 (en) Memory device, memory system, and method of operating the memory system
US20230148416A1 (en) Memory device, method for operating memory device, memory system
CN116137168A (zh) 非易失性存储器装置和非易失性存储器装置的操作方法
KR20220104514A (ko) 페이지 버퍼, 이를 포함하는 반도체 메모리 장치 및 이의 동작 방법
KR20210065022A (ko) 메모리 컨트롤러 및 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant