KR20170052390A - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와 적어도 제1 및 제2 페이지 버퍼 그룹들로 구분되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로를 포함하고, 제1 페이지 버퍼 그룹은 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들을 카운팅하기 위한 제1 데이터 처리를 수행하고, 제2 페이지 버퍼 그룹은 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들을 카운팅하기 위한 제2 데이터 처리를 제1 데이터 처리와 병렬적으로 수행한다.

Description

메모리 장치 및 메모리 장치의 동작 방법{Memory device and method of operating memory device}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 데이터를 병렬적으로 처리할 수 있는 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 불휘발성 메모리 장치로 구분된다. 불휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 병렬적인 데이터 처리를 통해 독출 및 프로그램 성능을 향상시킬 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 적어도 제1 및 제2 페이지 버퍼 그룹들로 구분되는 복수의 페이지 버퍼들을 포함하며, 상기 제1 페이지 버퍼 그룹은 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들을 카운팅하기 위한 제1 데이터 처리를 수행하고, 상기 제2 페이지 버퍼 그룹은 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들을 카운팅하기 위한 제2 데이터 처리를 상기 제1 데이터 처리와 병렬적으로 수행하는, 페이지 버퍼 회로를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 메모리 장치의 동작 방법은, 적어도 제1 및 제2 플레인들로 구분되는 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서, 상기 제1 플레인으로부터의 제1 독출 결과에 대한 제1 데이터 처리를 수행하는 단계, 및 상기 제2 플레인으로부터의 제2 독출 결과에 대한 제2 데이터 처리를 상기 제1 데이터 처리와 병렬적으로 수행하는 단계를 포함한다.
본 개시의 기술적 사상에 따르면, 메모리 장치의 페이지 버퍼 회로에 포함된 페이지 버퍼들은 적어도 제1 및 제2 페이지 버퍼 그룹들로 구분되고, 서로 다른 문턱 전압 영역들에 대응하는 메모리 셀들의 개수를 카운팅하기 위하여, 제1 및 제2 페이지 버퍼 그룹들은 병렬적으로 제1 및 제2 데이터 처리를 각각 수행할 수 있다. 이에 따라, 페이지 버퍼 회로에서 순차적으로 제1 및 제2 데이터 처리를 수행하는 경우에 비해, 메모리 셀들의 개수를 카운팅하는데 소요되는 시간을 크게 줄일 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 일부 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 4는 본 개시의 일부 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 블록을 나타내는 사시도이다.
도 6은 본 개시의 일부 실시예들에 따른 메모리 장치에 포함된 메모리 셀 어레이, 페이지 버퍼 회로 및 카운팅 회로의 일 예를 상세하게 나타내는 블록도이다.
도 7은 본 개시의 일부 실시예들에 따른 메모리 장치에 포함된 메모리 셀 어레이, 페이지 버퍼 회로 및 카운팅 회로의 다른 예를 상세하게 나타내는 블록도이다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼 회로를 상세하게 나타내는 블록도이다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼를 상세하게 나타내는 블록도이다.
도 10은 본 개시의 일 실시예에 따른 페이지 버퍼를 더욱 상세하게 나타내는 회로도이다.
도 11은 본 개시의 일 실시예에 따른 독출 재시도 동작을 설명하기 위한, 문턱 전압에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 12는 본 개시의 일 실시예에 따른 메모리 셀 카운팅 동작에서 페이지 버퍼에 포함된 래치들에 저장되는 데이터의 일 예를 나타내는 표이다.
도 13a는 본 개시의 일 실시예에 따른 메모리 셀 카운팅 동작을 나타내는 개념도이고, 도 13b는 본 개시의 비교예에 따른 메모리 셀 카운팅 동작을 나타내는 개념도이다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 15a는 본 개시의 일 실시예에 따른 메모리 셀 개수 비교 동작을 나타내는 개념도이고, 도 15b는 본 개시의 비교예에 따른 메모리 셀 개수 비교 동작을 나타내는 개념도이다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 듀얼 펄스 프로그램 동작에서 워드 라인에 인가되는 전압을 나타내는 그래프이다.
도 18은 본 개시의 일 실시예에 따른 듀얼 펄스 프로그램 동작의 일 예에 따라, 문턱 전압에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 19는 본 개시의 일 실시예에 따른 프로그램 상태 별 패스/페일 판단 동작을 나타내는 개념도이다.
도 20은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 21은 본 개시의 일 실시예에 따른 프로그램 동작을 설명하기 위한, 문턱 전압에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 22는 본 개시의 일 실시예에 따른 프로그램 동작에서 워드 라인에 인가되는 전압을 나타내는 그래프들이다.
도 23은 본 개시의 일 실시예에 따른 프로그램 상태 별 패스/페일 판단 동작에서 페이지 버퍼에 포함된 래치들에 저장되는 데이터의 일 예를 나타내는 표이다.
도 24a는 본 개시의 일 실시예에 따른 프로그램 상태 별 패스/페일 판단 동작을 나타내는 개념도이고, 도 24b는 본 개시의 비교예에 따른 프로그램 상태 별 패스/페일 판단 동작을 나타내는 개념도이다.
도 25는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 26은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 27은 본 개시의 일 실시예에 따른 메모리 카드 시스템을 나타내는 블록도이다.
도 28은 본 개시의 일 실시예에 따른 SSD 시스템은 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함하고, 메모리 장치(100)는 메모리 셀 어레이(memory cell array)(MCA) 및 페이지 버퍼 회로(page buffer circuit)(PBC)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일부 실시예들에서, 메모리 셀 어레이(MCA)는 2차원 메모리 셀 어레이를 포함할 수 있고, 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함할 수 있으며, 이에 대해 도 3을 참조하여 상술하기로 한다. 일부 실시예들에서, 메모리 셀 어레이(MCA)는 복수의 낸드 스트링들을 포함하는 3차원 메모리 셀 어레이를 포함할 수 있고, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 4 및 도 5를 참조하여 상술하기로 한다.
3차원 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 3차원 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0376312호는 본 명세서에 인용 형식으로 결합된다.
페이지 버퍼 회로(PBC)는 복수의 페이지 버퍼들을 포함할 수 있고, 각 페이지 버퍼는 메모리 셀에 대한 독출 결과를 저장하고, 저장된 독출 결과에 따른 페이지 버퍼 신호를 출력할 수 있다. 여기서, 독출 결과는 일반 독출 결과 및 검증 독출 결과를 포함할 수 있다. 일반 독출 결과는 메모리 셀 어레이(MCA)에 포함된 선택된 메모리 셀들에 연결된 선택된 워드 라인에 독출 전압을 인가한 경우, 선택된 메모리 셀들에 연결된 비트 라인들의 전압에 대응될 수 있다. 검증 독출 결과는 메모리 셀 어레이(MCA)에 포함된 선택된 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 인가하고, 이어서, 프로그램 검증 전압을 인가한 경우, 선택된 메모리 셀들에 연결된 비트 라인들의 전압에 대응될 수 있다.
본 실시예에서, 메모리 셀 어레이(MCA)에 포함된 복수의 메모리 셀들은 복수의 플레인들(planes)로 구분될 수 있다. 일 실시예에서, 메모리 셀 어레이(MCA)는 적어도 하나의 메모리 셀 그룹, 예를 들어, 매트(MAT)를 포함할 수 있고, 각 매트에 포함된 메모리 셀들은 복수의 플레인들로 구분될 수 있다. 일 실시예에서, 동일 워드 라인에 연결된 복수의 메모리 셀들은 복수의 플레인들로 구분될 수 있다. 일 실시예에서, 복수의 플레인들의 개수는, 메모리 셀들에 대한 일반 독출 동작 또는 검증 독출 동작에 의해 검출하고자 하는 문턱 전압 영역들의 개수에 상응할 수 있다.
본 실시예에서, 페이지 버퍼 회로(PBC)에 포함된 복수의 페이지 버퍼들은 복수의 플레인들에 각각 대응하는 복수의 페이지 버퍼 그룹들로 구분될 수 있다. 이때, 복수의 페이지 버퍼 그룹들은 서로 다른 데이터 처리들을 병렬적으로 수행할 수 있다. 일 실시예에서, 복수의 페이지 버퍼 그룹들은 서로 다른 데이터 처리들을 실질적으로 동시에 수행할 수 있다. 일 실시예에서, 복수의 페이지 버퍼 그룹들은 서로 다른 논리 연산을 실질적으로 동시에 수행할 수 있다. 예를 들어, 복수의 페이지 버퍼 그룹들은 제1 및 제2 페이지 버퍼 그룹들을 포함할 수 있다.
일 실시예에서, 각 페이지 버퍼는 복수의 래치들, 예를 들어, 제1 내지 제4 래치들을 포함할 수 있고, 제2 내지 제4 래치들은 서로 다른 전압 레벨에서 독출된 데이터들을 각각 저장할 수 있다. 이때, 제1 페이지 버퍼 그룹의 페이지 버퍼들은 제2 및 제3 래치들에 저장된 데이터들에 대해 제1 논리 연산을 수행하고, 제1 논리 연산 결과를 제1 래치에 저장할 수 있다. 제2 페이지 버퍼 그룹의 페이지 버퍼들은 제3 및 제4 래치들에 저장된 데이터들에 대해 제2 논리 연산을 수행하고, 제2 논리 연산 결과를 제2 래치에 저장할 수 있다. 제1 및 제2 논리 연산들은 병렬적으로 수행될 수 있고, 실질적으로 동시에 수행될 수 있다. 이때, 제1 및 제2 논리 연산들은 서로 동일한 논리 연산(예를 들어, XOR)일 수 있다.
일 실시예에서, 각 페이지 버퍼는 복수의 래치들, 예를 들어, 제1 내지 제3 래치들을 포함할 수 있고, 제2 및 제3 래치들은 서로 다른 비트의 데이터들을, 예를 들어, MSB(Most Significant Bit) 데이터 및 LSB(Least Significant Bit) 데이터를 각각 저장할 수 있다. 이때, 제1 페이지 버퍼 그룹의 페이지 버퍼들은 제2 및 제3 래치들에 저장된 데이터들에 대해 제1 논리 연산을 수행하고, 제1 논리 연산 결과를 제1 래치에 저장할 수 있다. 제2 페이지 버퍼 그룹의 페이지 버퍼들은 제2 및 제3 래치들에 저장된 데이터들에 대해 제2 논리 연산을 수행하고, 제2 논리 연산 결과를 제1 래치에 저장할 수 있다. 제1 및 제2 논리 연산들은 병렬적으로 수행될 수 있고, 실질적으로 동시에 수행될 수 있다. 이때, 제1 및 제2 논리 연산들은 서로 다른 논리 연산일 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 어드레스 디코더(130), 페이지 버퍼 회로(140), 카운팅 회로(150) 및 비교부(160)를 포함할 수 있다. 본 실시예에 따른 메모리 셀 어레이(110)는 도 1의 메모리 셀 어레이(MCA)의 일 예일 수 있고, 페이지 버퍼 회로(140)는 도 1의 페이지 버퍼 회로(PBC)의 일 예일 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL) 및 비트 라인들에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더부(120)에 연결되고, 비트 라인들을 통해 페이지 버퍼 회로(140)에 연결될 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 싱글 레벨 셀, 멀티 레벨 셀 또는 트리플 레벨 셀로 이용될 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부 블록은 싱글 레벨 셀 블록일 수 있고, 다른 블록들은 멀티 레벨 셀 블록 또는 트리플 레벨 셀 블록일 수 있다. 메모리 셀 어레이(110)의 상세한 구성에 대해서는 도 3 내지 도 5를 참조하여 후술하기로 한다.
본 실시예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 적어도 제1 및 제2 플레인들(111, 112)로 구분될 수 있다. 여기서, 제1 및 제2 플레인들(111, 112)에 대한 기입 동작, 독출 동작 또는 소거 동작은 동일하게 수행될 수 있다. 다시 말해, 메모리 셀 어레이(110)에 대한 코어(core) 동작은 제1 및 제2 플레인들(111, 112)에 관계 없이 동일하게 수행될 수 있다. 따라서, 메모리 셀 어레이(110)에 대한 코어 동작을 수행하는 경우 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 적어도 제1 및 제2 플레인들(111, 112)로 구분되지 않을 수 있다
다만, 메모리 셀 어레이(110)에 대해 예를 들어, 독출 재시도 동작 또는 프로그램 검증 동작 등을 수행하는 경우 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 적어도 제1 및 제2 플레인들(111, 112)로 구분될 수 있다. 이‹š, 페이지 버퍼 회로(140)에서 제1 플레인(111)으로부터의 독출 결과에 대한 제1 데이터 처리와 제2 플레인(112)으로부터의 독출 결과에 대한 제2 데이터 처리를 서로 병렬적으로 수행한다는 점에서, 복수의 메모리 셀들은 제1 및 제2 플레인들(111, 112)로 구분될 수 있다. 따라서, 제1 및 제2 플레인들(111, 112)의 구분은 페이지 버퍼 회로(140)의 병렬 동작에 따른 결과로 볼 수 있다.
플레인들(111, 112)의 개수는, 문턱 전압 영역들의 개수에 상응할 수 있다. 일 실시예에서, 플레인들(111, 112)의 개수는 메모리 장치(100)의 동작, 예를 들어, 일반 독출 동작 또는 검증 독출 동작에 따라 변경될 수 있다. 일 실시예에서, 플레인들(111, 112)은 워드 라인(WL) 별로 다를 수도 있다. 일 실시예에서, 플레인들(111, 112)은 메모리 블록 별로 다를 수도 있다. 이하에서는 메모리 셀 어레이(110)가 두 개의 플레인들, 즉, 제1 및 제2 플레인들(111, 112)을 포함하는 것으로 가정하기로 한다.
도 3은 본 개시의 일부 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 일 예(BLK0)를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 110)는 수평 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0)은 비트 라인(BL0 내지 BLn-1) 방향으로, 8개의 메모리 셀(MC)들이 직렬로 연결되는 n(n는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 각각 직렬로 연결되는 메모리 셀(MC)들의 양 끝에 연결되는, 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
도 3와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0 내지 WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 3은 하나의 블록에 8개의 워드 라인들(WL0 내지 WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(110)의 메모리 블록들은 도 3에 도시되는 메모리 셀(MC) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1 및 도 2의 메모리 장치(100)는 이상에서 설명된 메모리 셀 어레이(110)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 4는 본 개시의 일부 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK0')를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 110)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0')은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 이하에서는, 편의상 낸드 스트링을 스트링이라고 지칭하기로 한다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1 내지 GSL3)은 서로 공통으로 연결될 수도 있다.
도 5는 도 4의 메모리 블록(BLK0')을 나타내는 사시도이다.
도 5를 참조하면, 메모리 셀 어레이(예를 들어, 도 2의 110)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 5에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
다시 도 2를 참조하면, 제어 로직(120)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기입하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(120)은 독출 재시도 제어부(read retry controller)(121)를 포함할 수 있다. 독출 재시도 제어부(121)는 선택된 메모리 셀들에 연결된 워드 라인에 서로 다른 복수의 전압 레벨들을 순차적으로 인가하여 독출 동작이 순차적으로 수행되도록 어드레스 디코더(130)를 제어할 수 있다. 또한, 독출 재시도 제어부(121)는 독출 결과를 기초로 복수의 문턱 전압 영역들 중 메모리 셀들의 개수가 가장 적은 영역을 최적 독출 레벨로 결정할 수 있다. 일 실시예에서, 최적 독출 레벨을 결정하기 위해서는, 복수의 문턱 전압 영역들 각각에 대응하는 메모리 셀의 개수를 카운팅하는 동작을 수행할 수 있다. 이를 위해, 독출 재시도 제어부(121)는 페이지 버퍼 회로(140), 카운팅 회로(150) 및 비교부(160)에 각종 제어 신호들을 제공할 수 있다.
독출 재시도 제어부(121)의 동작은 상술된 내용에 제한되지 않으며, 선택된 메모리 셀들에 대한 최적 독출 레벨을 결정하기 위해 다양한 방식으로 독출 재시도 동작을 수행할 수 있다. 미국 특허출원공개공보 제2015-0029796호, 미국 특허출원공개공보 제2014-0022853호, 미국 특허공개공보 제9,036,412호는 독출 재시도 동작에 대해 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
어드레스 디코더(130)는 외부로부터(예를 들어, 메모리 컨트롤러(200)) 어드레스(ADDR)를 수신하고, 수신한 어드레스(ADDR)를 디코딩하도록 구성된다. 어드레스 디코더(130)는 어드레스(ADDR) 및 제어 로직(120)의 제어에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 또한, 어드레스 디코딩부(110)는 어드레스(ADDR) 및 제어 로직(120)의 제어에 응답하여 스트링 선택 라인들 중 일부 스트링 선택 라인 또는 그라운드 선택 라인들 중 일부 그라운드 선택 라인을 선택할 수 있다.
페이지 버퍼 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있고, 각 페이지 버퍼는 비트 라인을 통해 대응하는 메모리 셀에 연결될 수 있다. 각 페이지 버퍼는 각 메모리 셀에서 독출된 데이터를 저장하고, 독출된 데이터를 기초로 페이지 버퍼 신호를 출력할 수 있다. 페이지 버퍼 회로(140)에 포함된 각 페이지 버퍼의 상세한 구성에 대해서는 도 6 내지 10을 참조하여 후술하기로 한다.
본 실시예에서, 복수의 페이지 버퍼들은 적어도 제1 및 제2 페이지 버퍼 그룹들(141, 142)로 구분될 수 있다. 제1 페이지 버퍼 그룹(141)은 제1 데이터 처리를 수행하고, 제2 페이지 버퍼 그룹(142)은 제2 데이터 처리를 수행할 수 있다. 일 실시예에서, 제1 및 제2 페이지 버퍼 그룹들(141, 142)은 제1 및 제2 데이터 처리들을 병렬적으로 수행할 수 있다. 일 실시예에서, 제1 및 제2 페이지 버퍼 그룹들(141, 142)은 제1 및 제2 데이터 처리들을 실질적으로 동시에 수행할 수 있다.
페이지 버퍼 그룹들(141, 142)의 개수는, 문턱 전압 영역들의 개수에 상응하도록 결정될 수 있다. 일 실시예에서, 페이지 버퍼 그룹들(141, 142)의 개수는 메모리 장치(100)의 동작, 예를 들어, 일반 독출 동작 또는 검증 독출 동작에 따라 변경될 수 있다. 일 실시예에서, 페이지 버퍼 그룹들(141, 142)은 프로그램 루프에 따라 변경될 수 있다. 일 실시예에서, 페이지 버퍼 그룹들(141, 142)은 프로그램/소거 사이클에 따라 변경될 수 있다. 이하에서는 페이지 버퍼 회로(140)가 두 개의 페이지 버퍼 그룹들, 즉, 제1 및 제2 페이지 버퍼 그룹들(141, 142)을 포함하는 것으로 가정하기로 한다.
제1 페이지 버퍼 그룹(141)은 제1 비트 라인 그룹(BLG1)을 통해 제1 플레인(111)에 연결될 수 있고, 제2 페이지 버퍼 그룹(142)은 제2 비트 라인 그룹(BLG2)을 통해 제2 플레인(112)에 연결될 수 있다. 일 실시예에서, 제1 비트 라인 그룹(BLG1)은 서로 인접한 비트 라인들(예를 들어, 좌측 비트 라인들)을 포함하고, 제2 비트 라인 그룹(BLG2)은 서로 인접한 비트 라인들(예를 들어, 우측 비트 라인들)을 포함할 수 있으며, 이에 대해, 도 6을 참조하여 상술하기로 한다. 일 실시예에서, 제1 비트 라인 그룹(BLG1)은 짝수의 비트 라인들을 포함하고, 제2 비트 라인 그룹(BLG2)은 홀수의 비트 라인들을 포함할 수 있으며, 이에 대해, 도 7을 참조하여 상술하기로 한다.
제1 페이지 버퍼 그룹(141)은 복수의 페이지 버퍼들을 포함하고, 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들을 카운팅하기 위한 제1 데이터 처리를 수행할 수 있다. 여기서, 제1 문턱 전압 영역은 서로 다른 두 전압 사이의 전압 범위에 대응한다. 제2 페이지 버퍼 그룹(142)은 복수의 페이지 버퍼들을 포함하고, 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들을 카운팅하기 위한 제2 데이터 처리를 수행할 수 있다. 여기서, 제2 문턱 전압 영역은 서로 다른 두 전압 사이의 전압 범위에 대응하며, 제1 문턱 전압 영역과 다르다. 일 실시예에서, 제1 및 제2 문턱 전압 영역들은 서로 인접할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 문턱 전압 영역들은 서로 인접하지 않을 수도 있다.
카운팅 회로(150)는 페이지 버퍼 회로(140)의 출력을 기초로 메모리 셀들의 개수를 카운팅할 수 있다. 본 실시예에서, 카운팅 회로(150)는 적어도 제1 및 제2 카운터들(151, 152)을 포함할 수 있다. 제1 카운터(151)는 제1 페이지 버퍼 그룹(141)과 연결되어, 제1 메모리 셀들의 개수를 카운팅하여 제1 카운트 결과(CR1)를 출력할 수 있다. 제2 카운터(152)는 제2 페이지 버퍼 그룹(142)과 연결되어, 제2 메모리 셀들의 개수를 카운팅하여 제2 카운트 결과(CR2)를 출력할 수 있다.
비교부(160)는 카운팅 회로(150)와 연결되어, 제1 카운트 결과(CR1)와 제2 카운트 결과(CR2)를 비교할 수 있고, 비교 결과(CP)를 출력할 수 있다. 일 실시예에서, 비교부(160)는 비교 결과(CP)를 제어 로직(120)의 독출 재시도 제어부(121)에 제공할 수 있고, 독출 재시도 제어부(121)는 비교 결과(CP)를 기초로 최적 독출 레벨을 결정할 수 있다. 일 실시예에서, 비교부(160)는 비교 결과(CP)를 외부에, 예를 들어, 도 1의 메모리 컨트롤러(200)에 제공할 수 있고, 메모리 컨트롤러는 비교 결과(CP)를 기초로 최적 독출 레벨을 결정할 수도 있다.
도 6은 본 개시의 일부 실시예들에 따른 메모리 장치에 포함된 메모리 셀 어레이(110), 페이지 버퍼 회로(140) 및 카운팅 회로(150)의 일 예를 상세하게 나타내는 블록도이다.
도 6을 참조하면, 메모리 셀 어레이(110)는 페이지(PAG1)를 포함할 수 있고, 도 3을 참조하여 상술한 바와 같이, 페이지(PAG1)는 동일 워드 라인에 연결된 복수의 메모리 셀들로 정의될 수 있다. 페이지(PAG1)는 n개의 메모리 셀들(MC0 내지 MCn-1)을 포함할 수 있고, n개의 메모리 셀들(MC0 내지 MCn-1)은 2개의 플레인들, 즉, 제1 플레인(111) 및 제2 플레인(112)으로 구분될 수 있다. 여기서, n은 자연수이다. 예를 들어, 제1 플레인(111)은 n/2개의 좌측 메모리 셀들(MC0, MC1, MC2)을 포함할 수 있고, 제2 플레인(112)은 n/2개의 우측 메모리 셀들(MCn-3, MCn-2, MCn-1)을 포함할 수 있다. 도 6에서는 편의상 메모리 셀 어레이(110)에 포함된 하나의 페이지(PAG1)만을 도시하였으나, 메모리 셀 어레이(110)는 복수의 페이지들을 포함할 수 있다.
페이지 버퍼 회로(140)는 n개의 비트 라인들(BL0 내지 BLn-1)을 통해 n개의 메모리 셀들(MC0 내지 MCn-1)에 각각 연결된 n개의 페이지 버퍼들(PB0 내지 PBn-1)을 포함할 수 있다. n개의 페이지 버퍼들(PB0 내지 PBn-1)은 2개의 페이지 버퍼 그룹들, 즉, 제1 및 제2 페이지 버퍼 그룹들(141, 142)로 구분될 수 있다. 예를 들어, 제1 페이지 버퍼 그룹(141)은 n/2개의 좌측 페이지 버퍼들(PB0, PB1, PB2)을 포함할 수 있고, 제2 페이지 버퍼 그룹(142)은 n/2개의 우측 페이지 버퍼들(PBn-3, PBn-2, PBn-1)을 포함할 수 있다.
제1 및 제2 페이지 버퍼 그룹들(141, 142)은 제1 및 제2 데이터 처리들을 각각 병렬적으로 수행할 수 있다. 구체적으로, 제1 페이지 버퍼 그룹(141)에 포함된 페이지 버퍼들은 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들의 개수를 카운팅하기 위한 제1 논리 연산의 결과를 각각 저장할 수 있다. 제2 페이지 버퍼 그룹(142)에 포함된 페이지 버퍼들은 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들의 개수를 카운팅하기 위한 제2 논리 연산의 결과를 각각 저장할 수 있다. 예를 들어, 제1 및 제2 논리 연산들은 XOR 연산일 수 있다.
카운팅 회로(150)는 제1 및 제2 카운터들(151, 152)을 포함할 수 있고, 제1 및 제2 카운터들(151, 152)은 병렬적으로 카운팅 동작을 수행할 수 있다. 제1 카운터(151)는 제1 페이지 버퍼 그룹(141)에 포함된 페이지 버퍼들에 연결될 수 있고, 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들의 개수를 카운팅하기 위하여, 각 페이지 버퍼에 저장된 제1 논리 연산 결과에서 "0"의 개수를 카운팅할 수 있다. 또한, 제2 카운터(152)는 제2 페이지 버퍼 그룹(142)에 포함된 페이지 버퍼들에 연결될 수 있고, 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들의 개수를 카운팅하기 위하여, 각 페이지 버퍼에 저장된 제2 논리 연산 결과에서 "0"의 개수를 카운팅할 수 있다.
도 7은 본 개시의 일부 실시예들에 따른 메모리 장치에 포함된 메모리 셀 어레이(110'), 페이지 버퍼 회로(140') 및 카운팅 회로(150')의 다른 예를 상세하게 나타내는 블록도이다.
도 7을 참조하면, 메모리 셀 어레이(110')는 페이지(PAG1')를 포함할 수 있고, 도 3을 참조하여 상술한 바와 같이, 페이지(PAG1')는 동일 워드 라인에 연결된 복수의 메모리 셀들로 정의될 수 있다. 페이지(PAG1')는 n개의 메모리 셀들(MC0 내지 MCn-1)을 포함할 수 있고, n개의 메모리 셀들(MC0 내지 MCn-1)은 2개의 플레인들, 즉, 제1 플레인(111') 및 제2 플레인(112')으로 구분될 수 있다. 여기서, n은 자연수이다. 예를 들어, 제1 플레인(111')은 짝수번째 메모리 셀들(MC0, MC2, MCn-2)을 포함할 수 있고, 제2 플레인(112')은 홀수번째 메모리 셀들(MC1, MCn-3, MCn-1)을 포함할 수 있다. 도 7에서는 편의상 메모리 셀 어레이(110')에 포함된 하나의 페이지(PAG1)만을 도시하였으나, 메모리 셀 어레이(110')는 복수의 페이지들을 포함할 수 있다.
페이지 버퍼 회로(140')는 n개의 비트 라인들(BLe0 내지 BLo(m-1))을 통해 n개의 메모리 셀들(MC0 내지 MCn-1)에 각각 연결된 n개의 페이지 버퍼들(PB0 내지 PBn-1)을 포함할 수 있다. n개의 페이지 버퍼들(PB0 내지 PBn-1)은 2개의 페이지 버퍼 그룹들, 즉, 제1 및 제2 페이지 버퍼 그룹들(141', 142')로 구분될 수 있다. 예를 들어, 제1 페이지 버퍼 그룹(141')은 짝수번째 비트 라인들(BLe0, BLe1, BLe(m-1))에 연결된 페이지 버퍼들(PB0, PB1, PB2)을 포함할 수 있고, 제2 페이지 버퍼 그룹(142')은 홀수번째 비트 라인들(BLo1, BLo1, BLo(m-1))에 연결된 페이지 버퍼들(PBn-3, PBn-2, PBn-1)을 포함할 수 있다.
제1 및 제2 페이지 버퍼 그룹들(141', 142')은 제1 및 제2 데이터 처리들을 각각 병렬적으로 수행할 수 있다. 구체적으로, 제1 페이지 버퍼 그룹(141')에 포함된 페이지 버퍼들은 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들의 개수를 카운팅하기 위한 제1 논리 연산의 결과를 각각 저장할 수 있다. 제2 페이지 버퍼 그룹(142')에 포함된 페이지 버퍼들은 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들의 개수를 카운팅하기 위한 제2 논리 연산의 결과를 각각 저장할 수 있다. 예를 들어, 제1 및 제2 논리 연산들은 XOR 연산일 수 있다.
카운팅 회로(150')는 제1 및 제2 카운터들(151', 152')을 포함할 수 있고, 제1 및 제2 카운터들(151', 152')은 병렬적으로 카운팅 동작을 수행할 수 있다. 제1 카운터(151')는 제1 페이지 버퍼 그룹(141')에 포함된 페이지 버퍼들에 연결될 수 있고, 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들의 개수를 카운팅하기 위하여, 각 페이지 버퍼에 저장된 제1 논리 연산 결과에서 "0"의 개수를 카운팅할 수 있다. 또한, 제2 카운터(152')는 제2 페이지 버퍼 그룹(142')에 포함된 페이지 버퍼들에 연결될 수 있고, 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들의 개수를 카운팅하기 위하여, 각 페이지 버퍼에 저장된 제2 논리 연산 결과에서 "0"의 개수를 카운팅할 수 있다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼 회로(140)를 상세하게 나타내는 블록도이다.
도 8을 참조하면, 페이지 버퍼 회로(140)는 복수의 페이지 버퍼들(PB)을 포함할 수 있고, 복수의 페이지 버퍼들(PB)은 제1 페이지 버퍼 그룹(PBG1) 및 제2 페이지 버퍼 그룹(PBG2)으로 구분될 수 있다. 복수의 페이지 버퍼들(PB)은 다단 구조들(예를 들어, H1 내지 H6)을 구성할 수 있다.
페이지 버퍼들(141a 내지 141c)이 제1 다단 구조(H1)를 구성할 수 있고, 페이지 버퍼들(141d 내지 141f)이 제2 다단 구조(H2)를 구성할 수 있다. 각 다단 구조에 제공되는 페이지 버퍼들의 수는 동일할 수 있다. 각 다단 구조에서, 페이지 버퍼들은 서로 연결될 수 있다. 예를 들어, 제1 다단 구조(H1)에서, 페이지 버퍼들(141a 내지 141c)은 와이어드-오어(Wired-OR) 구조로 제1 카운터(CNT1)에 연결될 수 있다. 또한, 제2 다단 구조(H2)에서, 페이지 버퍼들(141d 내지 141f)은 와이어드-오어 구조로 제1 카운터(CNT1)에 연결될 수 있다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼(PB)를 상세하게 나타내는 블록도이다.
도 9를 참조하면, 페이지 버퍼(PB)는 대응하는 비트 라인(BL)에 공통으로 연결되는 복수의 래치들, 예를 들어, 제1 내지 제4 래치들(L1 내지 L4)을 포함할 수 있다. 그러나, 페이지 버퍼(PB)에 포함되는 래치들의 개수는 이에 한정되지 않으며, 실시예에 따라 다양하게 변경될 수 있다. 또한, 페이지 버퍼(PB)의 구성은 도 9에 한정되지 않으며, 페이지 버퍼(PB)는 프리차지 회로를 더 포함할 수 있다.
일 실시예에서, 제1 래치(L1)는 비트 라인(BL)에 연결된 메모리 셀의 데이터를 감지하는 감지 래치일 수 있다. 제2 내지 제4 래치들(L2 내지 L4)은 데이터 래치들일 수 있다. 구체적으로, 제2 래치(L2)는 제1 전압 레벨(예를 들어, 도 11의 V1)에서 독출된 제1 데이터를 저장할 수 있고, 제3 래치(L3)는 제2 전압 레벨(예를 들어, 도 11의 V2)에서 독출된 제2 데이터를 저장할 수 있고, 제4 래치(L4)는 제3 전압 레벨(예를 들어, 도 11의 V3)에서 독출된 제3 데이터를 저장할 수 있다. 이에 대해, 도 12를 참조하여 자세하게 설명하기로 한다.
일 실시예에서, 제1 래치(L1)는 비트 라인(BL)에 연결된 메모리 셀의 데이터를 감지하는 감지 래치일 수 있다. 제2 래치(L2)는 MLC 프로그램 동작 시에 특정 1 비트 데이터(예를 들어, MSB 데이터)를 저장할 수 있는 제1 데이터 래치일 수 있다. 제3 래치(L3)는 MLC 프로그램 동작 시에 다른 특정 1 비트 데이터(예를 들어, LSB 데이터)를 저장할 수 있는 제2 데이터 래치일 수 있다. 제4 래치(L4)는 입력 데이터 또는 출력 데이터를 저장하는 캐쉬 캐쉬 래치일 수 있다. 이에 대해, 도 23을 참조하여 자세하게 설명하기로 한다.
페이지 버퍼(PB)는 제어 로직(예를 들어, 도 2의 120)의 제어에 따라 제1 내지 제4 래치들(L1 내지 L4)에 저장된 데이터들 중 일부에 대해 논리 연산(예를 들어, XOR 연산 또는 XNOR 연산 등)을 수행할 수 있다. 본 실시예에서, 페이지 버퍼(PB)는 제2 내지 제4 래치들(L2 내지 L4)에 저장된 데이터들 중 일부에 대해 논리 연산을 수행하고, 논리 연산 결과를 제1 래치(L1)에 저장할 수 있다. 제1 래치(L1)는 카운팅 회로(예를 들어, 도 2의 150)에 연결될 수 있고, 제1 래치(L1)에 저장된 데이터는 페이지 버퍼 신호(PBS)로써 카운팅 회로(150)에 제공될 수 있다.
도 10은 본 개시의 일 실시예에 따른 페이지 버퍼(PB)를 더욱 상세하게 나타내는 회로도이다.
도 10을 참조하면, 페이지 버퍼(PB)는 제1 내지 제4 래치들(L1 내지 L4), 제1 PMOS 트랜지스터(PM1) 및 제1 내지 제4 NMOS 트랜지스터들(NM1 내지 NM4)을 포함할 수 있다. 본 실시예에 따른 페이지 버퍼(PB)는 도 9의 페이지 버퍼(PB)에 대한 상세한 실시예로서, 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
제1 피모스 트랜지스터(PM1)는 로드 신호(LOAD)에 응답하여 턴온 또는 턴오프될 수 있다. 로드 신호(LOAD)가 활성화되면 제1 피모스 트랜지스터(PM1)는 턴온되고, 이에 따라, 센싱 노드(SN)는 구동 전압 레벨(VDD)로 프리차지될 수 있다. 여기서, 로드 신호(LOAD)는 제어 로직(예를 들어, 도 2의 120) 또는 독출 재시도 제어부(예를 들어, 도 2의 121)로부터 수신될 수 있다.
제1 NMOS 트랜지스터(NM1)는 센싱 노드(SN)와 제1 래치(L1) 사이에 연결되고, 제1 모니터 신호(MON_L1)에 응답하여 턴온 또는 턴오프될 수 있다. 제2 NMOS 트랜지스터(NM2)는 센싱 노드(SN)와 제2 래치(L2) 사이에 연결되고, 제2 모니터 신호(MON_L2)에 응답하여 턴온 또는 턴오프될 수 있다. 제3 NMOS 트랜지스터(NM3)는 센싱 노드(SN)와 제3 래치(L3) 사이에 연결되고, 제3 모니터 신호(MON_L3)에 응답하여 턴온 또는 턴오프될 수 있다. 제4 NMOS 트랜지스터(NM4)는 센싱 노드(SN)와 제4 래치(L4) 사이에 연결되고, 제4 모니터 신호(MON_L4)에 응답하여 턴온 또는 턴오프될 수 있다. 여기서, 제1 내지 제4 모니터 신호들(MON_L1 내지 MON_L4)은 제어 로직(예를 들어, 도 2의 120) 또는 독출 재시도 제어부(예를 들어, 도 2의 121)로부터 수신될 수 있다.
일 실시예에서, 독출 재시도 동작 시, 제2 내지 제4 래치들(L2 내지 L4)에는 제1 내지 제3 전압 레벨들에서 독출된 데이터들이 각각 저장되어 있을 수 있다. 예를 들어, 페이지 버퍼(PB)는 제2 및 제3 래치들(L2, L3)에 저장된 데이터들에 대해 논리 연산(예를 들어, XOR 연산)을 수행하고, 논리 연산 결과를 제1 래치(L1)에 저장할 수 있으며, 이러한 동작을 데이터 처리 동작이라고 지칭할 수 있다. 이러한 페이지 버퍼(PB)의 구체적인 데이터 처리 동작에 대해 도 11 내지 도 15b를 참조하여 자세하게 설명하기로 한다.
일 실시예에서, 프로그램 검증 동작 시, 제2 및 제3 래치들(L2, L3)에는 MSB 데이터 및 LSB 데이터가 각각 저장되어 있을 수 있다. 예를 들어, 페이지 버퍼(PB)는 제2 및 제3 래치들(L2, L3)에 저장된 데이터들에 대해 논리 연산(예를 들어, OR)을 수행하고, 논리 연산 결과를 제1 래치(L1)에 저장할 수 있으며, 이러한 동작을 데이터 처리 동작이라고 지칭할 수 있다. 이러한 페이지 버퍼(PB)의 구체적인 동작에 대해 도 19, 도 23 내지 도 24b를 참조하여 자세하게 설명하기로 한다.
도 11은 본 개시의 일 실시예에 따른 독출 재시도 동작을 설명하기 위한, 문턱 전압에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 11을 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도 11에서는 편의상, 메모리 셀들의 프로그램 상태들 중 두 개의 프로그램 상태들(ST1, ST2)를 도시하였다. 예를 들어, 메모리 셀이 멀티 레벨 셀인 경우, 두 개의 프로그램 상태들(ST1, ST2)은 제1 및 제2 프로그램 상태들에 각각 대응할 수 있고, 메모리 셀들의 산포는 제1 프로그램 상태보다 문턱 전압이 낮은 소거 상태, 및 제2 프로그램 상태보다 문턱 전압이 높은 제3 프로그램 상태를 더 포함할 수 있다. 예를 들어, 메모리 셀이 싱글 레벨 셀인 경우, 두 개의 프로그램 상태들(ST1, ST2)은 소거 상태 및 프로그램 상태에 각각 대응할 수 있다.
도 2, 도 9 및 도 11을 참조하면, 독출 재시도 제어부(121)는 선택된 메모리 셀들에 연결된 워드 라인에 제1, 제2 및 제3 전압 레벨들(V1, V2, V3)에서 순차적으로 인가하도록 어드레스 디코더(130)를 제어할 수 있다. 이때, 제1 문턱 전압 영역(A)은 제1 전압 레벨(V1)과 제2 전압 레벨(V2) 사이의 영역이고, 제2 문턱 전압 영역(B)은 제2 전압 레벨(V2)과 제3 전압 레벨(V3) 사이의 영역일 수 있다.
워드 라인에 제1, 제2 및 제3 전압 레벨들(V1, V2, V3)이 순차적으로 인가됨에 따라, 메모리 셀 어레이(110)에 대한 독출 동작이 수행될 수 있다. 이에 따라, 메모리 셀 어레이(110)로부터 순차적으로 독출된 제1, 제2 및 제3 데이터들(D1, D2, D3)은 페이지 버퍼(PB)에 포함된 래치들, 예를 들어, 제4, 제3 및 제2 래치들(L4, L3, L2)에 각각 저장할 수 있다. 페이지 버퍼(PB)에 저장되는 데이터 및 페이지 버퍼(PB)의 동작에 대해서는 도 12를 참조하여 상술하기로 한다.
도 12는 본 개시의 일 실시예에 따른 메모리 셀 카운팅 동작에서 페이지 버퍼에 포함된 래치들에 저장되는 데이터의 일 예를 나타내는 표이다.
도 11 및 도 12를 참조하면, 제1 페이지 버퍼 그룹(PBG1)은 제1 플레인(PLANE1)에 연결되고, 제2 페이지 버퍼 그룹(PBG2)은 제2 플레인(PLANE2)에 연결될 수 있다. 예를 들어, 제1 페이지 버퍼 그룹(PBG1)은 제1 문턱 전압 영역(A)에 대응하는 제1 메모리 셀들의 개수를 카운팅하기 위한 그룹이고, 제2 페이지 버퍼 그룹(PBG2)은 제2 문턱 전압 영역(B)에 대응하는 제2 메모리 셀들의 개수를 카운팅하기 위한 그룹이다. 본 실시예에서, 제1 페이지 버퍼 그룹(PBG1)에 포함된 페이지 버퍼들의 동작과 제2 페이지 버퍼 그룹(PBG2)에 포함된 페이지 버퍼들의 동작은 서로 독립적으로 수행될 수 있다.
구체적으로, 제1 페이지 버퍼 그룹(PBG1)에 포함된 각 페이지 버퍼는 제1 플레인(PLANE1)으로부터 독출된 제1, 제2 및 제3 데이터들을 각각 제4, 제3 및 제2 래치들(L4, L3, L2)에 저장할 수 있다. 제1 페이지 버퍼 그룹(PBG1)은 제1 문턱 전압 영역(A)에 대응하는 제1 메모리 셀들의 개수를 카운팅하기 위해 제1 전압 레벨(V1) 및 제2 전압 레벨(V2)에 따른 독출 결과에 대한 제1 데이터 처리를 수행할 수 있다.
제1 페이지 버퍼 그룹(PBG1)에 포함된 각 페이지 버퍼는 제4 및 제3 래치들(L4, L3)에 저장된 데이터들에 대해 제1 논리 연산(예를 들어, XOR 연산)을 수행하고, 제1 논리 연산 결과를 제1 래치(L1)에 전달할 수 있다. 이와 같이, 제1 데이터 처리는, 제4 및 제3 래치들(L4, L3)에 저장된 데이터들에 대한 제1 논리 연산, 및 제1 논리 연산 결과의 전달을 포함할 수 있다. 이때, 페이지 버퍼에서 제1 논리 연산 결과가 '0'인 경우, 해당 페이지 버퍼에 연결된 메모리 셀이 제1 문턱 전압 영역(A)에 대응하는 것을 알 수 있다.
제2 페이지 버퍼 그룹(PBG2)에 포함된 각 페이지 버퍼는 제2 플레인(PLANE2)으로부터 독출된 제1, 제2 및 제3 데이터들을 각각 제4, 제3 및 제2 래치들(L4, L3, L2)에 저장할 수 있다. 제2 페이지 버퍼 그룹(PBG2)은 제2 문턱 전압 영역(B)에 대응하는 제2 메모리 셀들의 개수를 카운팅하기 위해 제2 전압 레벨(V2) 및 제3 전압 레벨(V3)에 따른 독출 결과에 대한 제2 데이터 처리를 수행할 수 있다.
제2 페이지 버퍼 그룹(PBG2)에 포함된 각 페이지 버퍼는 제3 및 제2 래치들(L3, L2)에 저장된 데이터들에 대해 제2 논리 연산(예를 들어, XOR 연산)을 수행하고, 제2 논리 연산 결과를 제1 래치(L1)에 전달할 수 있다. 이와 같이, 제2 데이터 처리는, 제3 및 제2 래치들(L3, L2)에 저장된 데이터들에 대한 제2 논리 연산, 및 제2 논리 연산 결과의 전달을 포함할 수 있다. 이때, 페이지 버퍼에서 제2 논리 연산 결과가 '0'인 경우, 해당 페이지 버퍼에 연결된 메모리 셀이 제2 문턱 전압 영역(B)에 대응하는 것을 알 수 있다.
도 13a는 본 개시의 일 실시예에 따른 메모리 셀 카운팅 동작을 나타내는 개념도이다.
도 11 내지 도 13a를 참조하면, 제1 플레인(PLANE1)에 대응하는 제1 페이지 버퍼 그룹(PBG1)에서 제1 문턱 전압 영역(A)의 데이터를 처리하고 처리된 데이터를 전달하는 동작은, 제2 플레인(PLANE2)에 대응하는 제2 페이지 버퍼 그룹(PBG2)에서 제2 문턱 전압 영역(B)의 데이터를 처리하고 처리된 데이터를 전달하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 페이지 버퍼 그룹(PBG1)의 동작과 제2 페이지 버퍼 그룹(PGB2)의 동작은 실질적으로 동시에 수행될 수 있다.
이어서, 제1 카운터(예를 들어, 도 2의 151)에서 제1 문턱 전압 영역(A)의 메모리 셀들의 개수를 카운팅하는 동작은, 제2 카운터(예를 들어, 도 2의 152)에서 제2 문턱 전압 영역(B)의 메모리 셀들의 개수를 카운팅하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 카운터(151)의 동작과 제2 카운터(152)의 동작은 실질적으로 동시에 수행될 수 있다. 구체적으로, 제1 카운터(151)는 제1 페이지 버퍼 그룹(PBG1)의 페이지 버퍼들의 제1 래치(L1)에 저장된 '0'의 개수를 카운팅할 수 있다. 또한, 제2 카운터(152)는 제2 페이지 버퍼 그룹(PBG2)의 페이지 버퍼들의 제1 래치(L1)에 저장된 '0'의 개수를 카운팅할 수 있다.
이어서, 비교부(예를 들어, 도 2의 160)에서 제1 카운터(151)에서 출력된 제1 카운트 결과(CR1)와 제2 카운터(152)에서 출력된 제2 카운트 결과(CR2)를 비교할 수 있다. 비교 결과, 제1 카운트 결과(CR1)가 제2 카운트 결과(CR2)보다 크면, 제3 전압 레벨(V3)이 최적 독출 전압으로 결정될 수 있다. 비교 결과, 제1 카운트 결과(CR1)가 제2 카운트 결과(CR2)보다 작으면, 제1 전압 레벨(V1)이 최적 독출 전압으로 결정될 수 있다. 비교 결과, 제1 카운트 결과(CR1)가 제2 카운트 결과(CR2)와 같으면, 제2 전압 레벨(V2)이 최적 독출 전압으로 결정될 수 있다.
도 13b는 본 개시의 비교예에 따른 메모리 셀 카운팅 동작을 나타내는 개념도이다.
도 11 및 도 13b를 참조하면, 페이지 버퍼 회로에 포함된 페이지 버퍼들을 구분하지 않을 경우, 페이지 버퍼 회로에서 제1 문턱 전압 영역(A)의 제1 메모리 셀들을 카운팅하기 위한 제1 논리 연산을 수행하고, 이어서, 카운팅 회로에서 제1 문턱 전압 영역(A)의 메모리 셀들의 개수를 카운팅하는 동작을 수행해야 한다. 그리고, 페이지 버퍼 회로에서 제2 문턱 전압 영역(B)의 제2 메모리 셀들을 카운팅하기 위한 제2 논리 연산을 수행하고, 이어서, 카운팅 회로에서 제2 문턱 전압 영역(B)의 메모리 셀들의 개수를 카운팅하는 동작을 수행해야 한다. 이어서, 제1 문턱 전압 영역(A)의 메모리 셀들의 개수와 제2 문턱 전압 영역(B)의 메모리 셀들의 개수를 비교하는 동작을 수행해야 한다. 따라서, 독출 재시도 동작을 수행하기 위한 메모리 셀 카운팅 동작에 소요되는 시간이 상대적으로 길다.
도 2 내지 도 13a를 참조하여 상술한 바와 같이, 본 개시의 실시예들에 따르면, 검출하고자 하는 문턱 전압 영역이 제1 및 제2 문턱 전압 영역들(A, B)인 경우, 문턱 전압 영역들의 개수에 따라 페이지 버퍼 회로(140)에 포함된 페이지 버퍼들(PF)을 제1 및 제2 페이지 버퍼 그룹들(PBG1, PBG2)로 구분할 수 있다. 이때, 제1 페이지 버퍼 그룹(141)은 제1 문턱 전압 영역(A)의 제1 메모리 셀들을 카운팅하기 위한 제1 논리 연산을 수행하고, 제2 페이지 버퍼 그룹(142)은 제2 문턱 전압 영역(B)의 제2 메모리 셀들을 카운팅하기 위한 제2 논리 연산을 제1 논리 연산과 독립적으로 수행할 수 있다. 이와 같이, 제1 및 제2 논리 연산들은 병렬적으로 수행됨으로써, 실질적으로 동시에 수행될 수 있고, 이에 따라, 페이지 버퍼 회로(140)에서의 연산 시간을 크게 줄일 수 있다. 또한, 제1 및 제2 카운터들(151, 152)에서 동시에 카운팅 동작을 수행함으로써, 카운팅 회로(150)에서의 연산 시간도 크게 줄일 수 있다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치(100a)를 나타내는 블록도이다.
도 14를 참조하면, 메모리 장치(100a)는 메모리 셀 어레이(110), 제어 로직(120a), 어드레스 디코더(130), 페이지 버퍼 회로(140a) 및 전류 비교부(170)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100a)는 도 2의 메모리 장치(100)의 변형 실시예이며, 도 2의 메모리 장치(100)와 비교하면 카운팅 회로(150) 및 비교부(160)를 대신하여 전류 비교부(170)가 추가되었다. 이하에서는 도 2의 메모리 장치(100)와의 차이점을 중심으로 상술하기로 하며, 중복된 설명은 생략하기로 한다.
제어 로직(120a)은 독출 재시도 제어부(121a)를 포함할 수 있고, 독출 재시도 제어부(121a)는 선택된 메모리 셀들에 연결된 워드 라인에 서로 다른 복수의 전압 레벨들을 순차적으로 인가하여 독출 동작이 순차적으로 수행되도록 어드레스 디코더(130)를 제어할 수 있다. 또한, 독출 재시도 제어부(121a)는 독출 결과를 기초로 복수의 문턱 전압 영역들 중 메모리 셀들의 개수가 가장 적은 영역을 최적 독출 레벨로 결정할 수 있다. 일 실시예에서 최적 독출 레벨을 결정하기 위해서는, 복수의 문턱 전압 영역들 각각에 대응하는 메모리 셀의 개수에 따라 제1 페이지 버퍼 그룹(141a)에서 출력되는 제1 전류(I1)와 제2 페이지 버퍼 그룹(142a)에서 출력되는 제2 전류(I2)를 비교하는 동작을 수행할 수 있다. 이를 위해, 독출 재시도 제어부(121a)는 페이지 버퍼 회로(140a) 및 전류 비교부(170)에 각종 제어 신호들을 제공할 수 있다.
페이지 버퍼 회로(140a)는 복수의 페이지 버퍼들을 포함할 수 있고, 복수의 페이지 버퍼들은 적어도 제1 페이지 버퍼 그룹(141a) 및 제2 페이지 버퍼 그룹(142a)으로 구분될 수 있다. 복수의 페이지 버퍼들은 예를 들어, 도 8 내지 도 10에 예시된 바와 같이 구현될 수 있으며, 도 8 내지 도 10을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
제1 페이지 버퍼 그룹(141a)은 제1 플레인(111)으로부터 독출된 데이터에 대해 제1 데이터 처리를 수행하고, 제1 데이터 처리 결과에 따라 제1 전류(I1)를 생성할 수 있다. 제2 페이지 버퍼 그룹(142a)은 제2 플레인(112)으로부터 독출된 데이터에 대해 제2 데이터 처리를 수행하고, 제2 데이터 처리 결과에 따라 제2 전류(I2)를 생성할 수 있다. 이하에서는 도 11 및 도 12에 따른 예를 참조하여 페이지 버퍼 회로(140a)의 동작을 설명하기로 한다.
제1 페이지 버퍼 그룹(141a)에 포함된 각 페이지 버퍼는 제1 전압 레벨(V1)에서 독출된 제1 데이터, 즉, 제4 래치(L4)에 저장된 데이터와 제2 전압 레벨(V2)에서 독출된 제2 데이터, 즉, 제3 래치(L4)에 저장된 데이터에 대해 제1 논리 연산(예를 들어, XOR)을 수행하고, 제1 논리 연산 결과를 제1 래치(L1)에 전달할 수 있다. 제1 페이지 버퍼 그룹(141a)은 제1 페이지 버퍼 그룹(141a)에 포함된 페이지 버퍼들의 제1 래치(L1)의 출력의 합을 제1 전류(I1)로서 출력할 수 있다.
제2 페이지 버퍼 그룹(142a)에 포함된 각 페이지 버퍼는 제2 전압 레벨(V2)에서 독출된 제2 데이터, 즉, 제3 래치(L3)에 저장된 데이터와 제3 전압 레벨(V3)에서 독출된 제3 데이터, 즉, 제2 래치(L2)에 저장된 데이터에 대해 제2 논리 연산(예를 들어, XOR)을 수행하고, 제2 논리 연산 결과를 제1 래치(L1)에 전달할 수 있다. 제2 페이지 버퍼 그룹(142a)은 제1 페이지 버퍼 그룹(141a)에 포함된 페이지 버퍼들의 제1 래치(L1)의 출력의 합을 제2 전류(I2)로서 출력할 수 있다.
전류 비교기(170)는 페이지 버퍼 회로(140a)와 연결되어, 제1 전류(I1)와 제2 전류(I2)를 비교할 수 있고, 비교 결과(CP')를 출력할 수 있다. 일 실시예에서, 전류 비교기(170)는 비교 결과(CP')를 제어 로직(120a)의 독출 재시도 제어부(121a)에 제공할 수 있고, 독출 재시도 제어부(121a)는 비교 결과(CP')를 기초로 최적 독출 레벨을 결정할 수 있다. 일 실시예에서, 전류 비교기(170)는 비교 결과(CP')를 외부에, 예를 들어, 도 1의 메모리 컨트롤러(200)에 제공할 수 있고, 메모리 컨트롤러는 비교 결과(CP')를 기초로 최적 독출 레벨을 결정할 수도 있다.
도 15a는 본 개시의 일 실시예에 따른 메모리 셀 개수 비교 동작을 나타내는 개념도이다.
도 11, 도 14 및 도 15a를 참조하면, 제1 플레인(111)에 대응하는 제1 페이지 버퍼 그룹(141a)에서 제1 문턱 전압 영역(A)의 데이터를 처리하고 처리된 데이터를 전달하는 동작은, 제2 플레인(112)에 대응하는 제2 페이지 버퍼 그룹(142a)에서 제2 문턱 전압 영역(B)의 데이터를 처리하고 처리된 데이터를 전달하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 페이지 버퍼 그룹(141a)의 동작과 제2 페이지 버퍼 그룹(142a)의 동작은 실질적으로 동시에 수행될 수 있다. 이어서, 전류 비교부(170)에서 제1 문턱 전압 영역(A)의 메모리 셀들의 개수에 대응하는 제1 전류(I1)과 제2 문턱 전압 영역(B)의 메모리 셀들의 개수에 대응하는 제2 전류(I2)를 비교할 수 있다.
도 15b는 본 개시의 비교예에 따른 메모리 셀 개수 비교 동작을 나타내는 개념도이다.
도 11 및 도 15b를 참조하면, 페이지 버퍼 회로에 포함된 페이지 버퍼들을 구분하지 않을 경우, 페이지 버퍼 회로에서 제1 문턱 전압 영역(A)의 제1 메모리 셀들을 카운팅하기 위해 데이터를 처리하고 처리된 데이터를 전달하는 동작을 수행하고, 이어서, 제2 문턱 전압 영역(B)의 제2 메모리 셀들을 카운팅하기 위해 데이터를 처리하고 처리된 데이터를 전달하는 동작을 수행해야 한다. 이어서, 전류 비교부에서 제1 문턱 전압 영역(A)의 메모리 셀들의 개수에 대응하는 제1 전류과 제2 문턱 전압 영역(B)의 메모리 셀들의 개수에 대응하는 제2 전류를 비교할 수 있다. 따라서, 독출 재시도 동작을 수행하기 위한 메모리 셀 개수 비교 동작에 소요되는 시간이 상대적으로 길다.
도 14 및 도 15a를 참조하여 상술한 바와 같이, 본 개시의 실시예들에 따르면, 검출하고자 하는 문턱 전압 영역이 제1 및 제2 문턱 전압 영역들(A, B)인 경우, 문턱 전압 영역들의 개수에 따라 페이지 버퍼 회로(140a)에 포함된 페이지 버퍼들을 제1 및 제2 페이지 버퍼 그룹들(141a, 142a)로 구분할 수 있다. 이때, 제1 페이지 버퍼 그룹(141a)은 제1 문턱 전압 영역(A)의 제1 메모리 셀들을 카운팅하기 위한 제1 논리 연산을 수행하고, 제2 페이지 버퍼 그룹(142a)은 제2 문턱 전압 영역(B)의 제2 메모리 셀들을 카운팅하기 위한 제2 논리 연산을 제1 논리 연산과 독립적으로 수행할 수 있다. 이와 같이, 제1 및 제2 논리 연산들은 병렬적으로 수행됨으로써, 실질적으로 동시에 수행될 수 있고, 이에 따라, 페이지 버퍼 회로(140a)에서의 연산 시간을 크게 줄일 수 있다. 이에 따라, 독출 재시도 동작을 수행하기 위한 메모리 셀 개수 비교 동작에 소요되는 시간을 크게 줄일 수 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치(100b)를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(100b)는 메모리 셀 어레이(110), 제어 로직(120b), 어드레스 디코더(130), 페이지 버퍼 회로(140b), 카운팅 회로(150b) 및 패스/페일 판단부(180)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100b)는 도 2의 메모리 장치(100)의 변형 실시예이며, 도 2의 메모리 장치(100)와 비교하면 비교부(160)를 대신하여 패스/페일 판단부 비교부(180)가 추가되었다. 이하에서는 도 2의 메모리 장치(100)와의 차이점을 중심으로 상술하기로 하며, 중복된 설명은 생략하기로 한다.
제어 로직(120b)은 프로그램 제어부(123)를 포함할 수 있고, 프로그램 제어부(123)는 선택된 메모리 셀들에 대한 듀얼 펄스 프로그램 동작을 제어할 수 있다. 여기서, 듀얼 펄스 프로그램 동작은 하나의 프로그램 루프에서 두 개의 프로그램 펄스들이 순차적으로 인가되는 동작일 수 있다. 또한, 프로그램 제어부(123)는 선택된 메모리 셀들에 대한 프로그램 검증 동작을 제어할 수 있다. 나아가, 프로그램 제어부(123)는 프로그램 검증 결과에 따라 선택된 메모리 셀들에 대한 다음 프로그램 루프 동작을 제어할 수 있다. 프로그램 제어부(123)의 구체적인 듀얼 펄스 프로그램 동작에 대해서 도 17 및 도 18을 참조하여 후술하기로 한다.
페이지 버퍼 회로(140b)는 도 2의 페이지 버퍼 회로(140)와 실질적으로 유사하게 구현될 수 있고, 제1 및 제2 페이지 버퍼 그룹들(141b, 142b)은 도 2의 제1 및 제2 페이지 버퍼 그룹들(141, 142)에 각각 대응할 수 있다. 또한, 카운팅 회로(150b)는 도 2의 카운팅 회로(150)와 실질적으로 유사하게 구현될 수 있고, 제1 및 제2 카운터들(151b, 152b)은 도 2의 제1 및 제2 카운터들(151, 152)에 각각 대응할 수 있다.
패스/페일 판단부(180)는 카운팅 회로(150b)에서 출력된 카운트 결과를 기초로 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 일 실시예에서, 패스/페일 판단부(180)는 패스 신호(PASS) 또는 페일 신호(FAIL)를 제어 로직(120b)의 프로그램 제어부(123)에 제공할 수 있고, 프로그램 제어부(123)는 패스 신호(PASS) 또는 페일 신호(FAIL)를 기초로 다음 프로그램 루프를 제어할 수 있다. 일 실시예에서, 패스/페일 판단부(180)는 패스 신호(PASS) 또는 페일 신호(FAIL)를 외부에, 예를 들어, 도 1의 메모리 컨트롤러(200)에 제공할 수도 있다.
구체적으로, 패스/페일 판단부(180)는 카운트 결과에 따른 메모리 셀들의 개수가 기준 개수 이하인 경우 프로그램 패스된 것으로 판단하고 패스 신호(PASS)를 출력할 수 있다. 한편, 패스/페일 판단부(180)는 카운트 결과에 따른 메모리 셀들의 개수가 기준 개수보다 큰 경우 프로그램 페일된 것으로 판단하고 페일 신호(FAIL)를 출력할 수 있다. 여기서, 기준 개수는 ECC 동작에 의해 정정될 수 있는 메모리 셀들의 개수를 기초로 결정될 수 있다.
본 실시예에서, 패스/페일 판단부(180)는 적어도 제1 패스/페일 체킹 로직(181) 및 제2 페일/페일 체킹 로직(182)을 포함할 수 있다. 제1 패스/페일 체킹 로직(181)은 제1 카운터(151b)와 연결되어, 제1 카운트 결과(CR1)를 기초로 프로그램 패스/페일 여부를 체크할 수 있다. 제2 패스/페일 체킹 로직(182)은 제2 카운터(152b)와 연결되어, 제2 카운트 결과(CR2)를 기초로 프로그램 패스/페일 여부를 체크할 수 있다.
도 17은 본 개시의 일 실시예에 따른 듀얼 펄스 프로그램 동작에서 워드 라인에 인가되는 전압을 나타내는 그래프이다.
도 17를 참조하면, 가로축은 시간을 나타내고, 세로축은 워드 라인 전압(VWL)을 나타낸다. 듀얼 펄스 프로그램 동작에 따르면, 각 프로그램 루프에서 선택된 메모리 셀에 연결된 워드 라인에 제1 프로그램 펄스(VP1) 및 제2 프로그램 펄스(VP2)가 순차적으로 인가되고, 이어서, 복수의 프로그램 검증 전압들(Vv1, Vv1, Vv6, Vv7)이 순차적으로 인가될 수 있다. 이와 같이, 듀얼 펄스 프로그램 동작은 일반 프로그램 동작과 달리 하나의 프로그램 루프에서 두 개의 프로그램 펄스들(VP1, VP2)이 순차적으로 인가될 수 있다.
도 18은 본 개시의 일 실시예에 따른 듀얼 펄스 프로그램 동작의 일 예에 따라, 문턱 전압에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 18을 참조하면, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 제1 프로그램 펄스(P1)는 선택된 메모리 셀들을 제1 프로그램 상태(P1) 또는 제2 프로그램 상태(P2)로 프로그램하기 위해 워드 라인에 인가될 수 있고, 제2 프로그램 펄스(P2)는 선택된 메모리 셀들을 제6 프로그램 상태(P6) 또는 제7 프로그램 상태(P7)로 프로그램하기 위해 워드 라인에 인가될 수 있다. 참조부호 '18a'는 제1 프로그램 펄스(P1)가 인가된 경우 메모리 셀들의 산포를 나타내고, 참조부호 '18b'는 제2 프로그램 펄스(P2)가 인가된 경우 메모리 셀들의 산포를 나타낸다.
도 16 내지 도 18을 참조하면, 프로그램 제어부(123)는 복수의 프로그램 루프들(LOOP1, LOOP2, LOOP3)이 수행되도록 어드레스 디코더(130), 페이지 버퍼 회로(140b), 카운팅 회로(150b) 및 패스/ 페일 판단부(180)를 제어할 수 있다. 제1 프로그램 루프(LOOP1)에서 프로그램 제어부(123)는 선택된 메모리 셀이 연결된 워드 라인에 제1 프로그램 펄스(VP1)와 제2 프로그램 펄스(VP2)를 순차적으로 인가하여 듀얼 펄스 프로그램이 수행되도록 어드레스 디코더(130)를 제어할 수 있다. 이어서, 프로그램 제어부(123)는 선택된 메모리 셀들이 연결된 워드 라인에 프로그램 검증 전압들(Vv1, Vv5, Vv6, Vv7)을 순차적으로 인가하여 프로그램 검증 동작이 수행되도록 어드레스 디코더(130)를 제어할 수 있다.
제1 문턱 전압 영역(A)은 제1 프로그램 검증 전압(Vv1) 미만의 문턱 전압을 갖는 메모리 셀들의 영역이고, 제2 문턱 전압 영역(B)은 제2 프로그램 검증 전압(Vv2) 미만의 문턱 전압을 갖는 메모리 셀들의 영역일 수 있다. 또한, 제3 문턱 전압 영역(C)은 제6 프로그램 검증 전압(Vv6) 미만의 문턱 전압을 갖는 메모리 셀들의 영역이고, 제4 문턱 전압 영역(D)은 제7 프로그램 검증 전압(Vv7) 미만의 문턱 전압을 갖는 메모리 셀들의 영역일 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 프로그램 제어부(123)는 선택된 메모리 셀들에 대한 멀티 프로그램 펄스 동작을 수행하도록 어드레스 디코더(130), 페이지 버퍼 회로(140b), 카운팅 회로(150b) 및 패스/ 페일 판단부(180)를 제어할 수 있다. 여기서, 멀티 프로그램 동작은 하나의 프로그램 루프에서 두 개 이상의, 예를 들어, 세 개의 프로그램 펄스들이 순차적으로 인가되는 동작일 수 있다.
도 19는 본 개시의 일 실시예에 따른 프로그램 상태 별 패스/페일 판단 동작을 나타내는 개념도이다.
도 16 내지 도 19를 참조하면, 제1 플레인(111)에 대응하는 제1 페이지 버퍼 그룹(141a)에서 제1 문턱 전압 영역(A)의 데이터를 처리하고 처리된 데이터를 전달하는 동작은, 제2 플레인(112)에 대응하는 제2 페이지 버퍼 그룹(142b)에서 제3 문턱 전압 영역(C)의 데이터를 처리하고 처리된 데이터를 전달하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 페이지 버퍼 그룹(141b)의 동작과 제2 페이지 버퍼 그룹(142b)의 동작은 실질적으로 동시에 수행될 수 있다.
이어서, 제1 카운터(151b)에서 제1 문턱 전압 영역(A)의 메모리 셀들의 개수를 카운팅하는 동작은, 제2 카운터(152b)에서 제3 문턱 전압 영역(C)의 메모리 셀들의 개수를 카운팅하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 카운터(151b)의 동작과 제2 카운터(152b)의 동작은 실질적으로 동시에 수행될 수 있다. 구체적으로, 제1 카운터(151b)는 제1 페이지 버퍼 그룹(141a)의 페이지 버퍼들의 제1 래치에 저장된 '0'의 개수를 카운팅할 수 있다. 또한, 제2 카운터(152b)는 제2 페이지 버퍼 그룹(142b)의 페이지 버퍼들의 제2 래치에 저장된 '0'의 개수를 카운팅할 수 있다.
이어서, 제1 패스/페일 체킹 로직(181)에서 제1 카운트 결과(CR1)를 기초로 제1 프로그램 상태(P1)의 패스/페일 판단 여부를 체크하는 동작은, 제2 패스/페일 체킹 로직(182)에서 제2 카운트 결과(CR2)를 기초로 제6 프로그램 상태(P6)의 패스/페일 판단 여부를 체크하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 패스/페일 체킹 로직(181)의 동작과 제2 패스/페일 체킹 로직(182)의 동작은 실질적으로 동시에 수행될 수 있다.
제1 패스/페일 체킹 로직(181)에서 패스 신호(PASS)를 생성하면, 제1 페이지 버퍼 그룹(141b)은 제2 문턱 전압 영역(B)의 데이터를 처리할 수 있다. 또한, 제2 패스/페일 체킹 로직(182)에서 패스 신호(PASS)를 생성하면, 제2 페이지 버퍼 그룹(142b)은 제4 문턱 전압 영역(D)의 데이터를 처리할 수 있다. 제1 페이지 버퍼 그룹(141b)에서 제2 문턱 전압 영역(B)의 데이터를 처리하고 처리된 데이터를 전달하는 동작은, 제2 페이지 버퍼 그룹(142b)에서 제4 문턱 전압 영역(D)의 데이터를 처리하고 처리된 데이터를 전달하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 페이지 버퍼 그룹(141b)의 동작과 제2 페이지 버퍼 그룹(142b)의 동작은 실질적으로 동시에 수행될 수 있다.
이어서, 제1 카운터(151b)에서 제2 문턱 전압 영역(B)의 메모리 셀들의 개수를 카운팅하는 동작은, 제2 카운터(152b)에서 제4 문턱 전압 영역(D)의 메모리 셀들의 개수를 카운팅하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 카운터(151b)의 동작과 제2 카운터(152b)의 동작은 실질적으로 동시에 수행될 수 있다.
이어서, 제1 패스/페일 체킹 로직(181)에서 제1 카운트 결과(CR1)를 기초로 제2 프로그램 상태(P2)의 패스/페일 판단 여부를 체크하는 동작은, 제2 패스/페일 체킹 로직(182)에서 제2 카운트 결과(CR2)를 기초로 제7 프로그램 상태(P7)의 패스/페일 판단 여부를 체크하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 패스/페일 체킹 로직(181)의 동작과 제2 패스/페일 체킹 로직(182)의 동작은 실질적으로 동시에 수행될 수 있다.
도 20은 본 개시의 일 실시예에 따른 메모리 장치(100c)를 나타내는 블록도이다.
도 20을 참조하면, 메모리 장치(100c)는 메모리 셀 어레이(110a), 제어 로직(120c), 어드레스 디코더(130), 페이지 버퍼 회로(140c), 카운팅 회로(150c) 및 패스/페일 판단부(180a)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100c)는 도 16의 메모리 장치(100b)의 변형 실시예이다. 이하에서는 도 2의 메모리 장치(100)와의 차이점을 중심으로 상술하기로 하며, 중복된 설명은 생략하기로 한다.
메모리 셀 어레이(110a)는 적어도 제1 플레인(111), 제2 플레인(112) 및 제3 플레인(113)을 포함할 수 있다. 메모리 셀 어레이(110a)는 도 16의 메모리 셀 어레이(110)에 비해 제3 플레인(113)을 더 포함할 수 있다. 본 실시예에 따르면, 검출하고자 하는 문턱 전압 영역들의 개수가 3개이며, 이에 따라, 메모리 셀 어레이(110a)에 포함된 메모리 셀들은 적어도 3개의 플레인들, 즉, 제1 내지 제3 플레인들(111, 112, 113)로 구분될 수 있다.
제어 로직(120c)은 프로그램 제어부(123a)를 포함할 수 있고, 프로그램 제어부(123a)는 선택된 메모리 셀들에 대한 프로그램 동작을 제어할 수 있다. 또한, 프로그램 제어부(123a)는 선택된 메모리 셀들에 대한 프로그램 검증 동작을 제어할 수 있다. 나아가, 프로그램 제어부(123a)는 프로그램 검증 결과에 따라 선택된 메모리 셀들에 대한 다음 프로그램 루프 동작을 제어할 수 있다. 프로그램 제어부(123a)의 구체적인 프로그램 동작에 대해서는 도 21 및 도 22를 참조하여 후술하기로 한다.
페이지 버퍼 회로(140c)는 적어도 제1 내지 제3 페이지 버퍼 그룹들(141c, 142c, 143c)을 포함할 수 있다. 제1 페이지 버퍼 그룹(141c)은 제1 비트 라인 그룹(BLG1)을 통해 제1 플레인(111)에 연결될 수 있고, 제2 페이지 버퍼 그룹(142c)은 제2 비트 라인 그룹(BLG2)을 통해 제2 플레인(112)에 연결될 수 있으며, 제3 페이지 버퍼 그룹(143c)은 제3 비트 라인 그룹(BLG3)을 통해 제3 플레인(113)에 연결될 수 있다.
일 실시예에서, 제1 비트 라인 그룹(BLG1)은 서로 인접한 비트 라인들(예를 들어, 좌측 비트 라인들)을 포함하고, 제2 비트 라인 그룹(BLG2)은 서로 인접한 비트 라인들(예를 들어, 중앙 비트 라인들)을 포함하고, 제3 비트 라인 그룹(BLG3)은 서로 인접한 비트 라인들(예를 들어, 우측 비트 라인들)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 비트 라인 그룹(BLG1)에 포함된 비트 라인들은 서로 인접하지 않을 수 있고, 제2 비트 라인 그룹(BLG2)에 포함된 비트 라인들도 서로 인접하지 않을 수 있으며, 제3 비트 라인 그룹(BLG3)에 포함된 비트 라인들도 서로 인접하지 않을 수 있다.
제1 페이지 버퍼 그룹(141c)은 복수의 페이지 버퍼들을 포함하고, 제1 문턱 전압 영역(예를 들어, 도 21의 A)에 대응하는 제1 메모리 셀들을 카운팅하기 위한 제1 데이터 처리를 수행할 수 있다. 제2 페이지 버퍼 그룹(142c)은 복수의 페이지 버퍼들을 포함하고, 제2 문턱 전압 영역(예를 들어, 도 21의 B)에 대응하는 제2 메모리 셀들을 카운팅하기 위한 제2 데이터 처리를 수행할 수 있다. 제3 페이지 버퍼 그룹(143c)은 복수의 페이지 버퍼들을 포함하고, 제3 문턱 전압 영역(예를 들어, 도 21의 C)에 대응하는 제3 메모리 셀들을 카운팅하기 위한 제3 데이터 처리를 수행할 수 있다. 일 실시예에서, 제1 내지 제3 문턱 전압 영역들은 서로 인접하지 않을 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제3 문턱 전압 영역들은 서로 인접할 수도 있다.
카운팅 회로(150c)는 적어도 제1 내지 제3 카운터들(151c, 152c, 153c)을 포함할 수 있다. 제1 카운터(151c)는 제1 페이지 버퍼 그룹(141c)과 연결되어, 제1 메모리 셀들의 개수를 카운팅하여 제1 카운트 결과(CR1)를 출력할 수 있다. 제2 카운터(152c)는 제2 페이지 버퍼 그룹(142c)과 연결되어, 제2 메모리 셀들의 개수를 카운팅하여 제2 카운트 결과(CR2)를 출력할 수 있다. 제3 카운터(153c)는 제3 페이지 버퍼 그룹(143c)과 연결되어, 제3 메모리 셀들의 개수를 카운팅하여 제3 카운트 결과(CR3)를 출력할 수 있다.
패스/페일 판단부(180a)는 적어도 제1 내지 제3 패스/페일 체킹 로직들(181, 182, 183)을 포함할 수 있다. 제1 패스/페일 체킹 로직(181)은 제1 카운터(151c)와 연결되어, 제1 카운트 결과(CR1)를 기초로 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 제2 패스/페일 체킹 로직(182)은 제2 카운터(152c)와 연결되어, 제2 카운트 결과(CR2)를 기초로 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 제3 패스/페일 체킹 로직(183)은 제3 카운터(153c)와 연결되어, 제3 카운트 결과(CR3)를 기초로 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
일 실시예에서, 패스/페일 판단부(180a)는 패스 신호(PASS) 또는 페일 신호(FAIL)를 제어 로직(120c)의 프로그램 제어부(123a)에 제공할 수 있고, 프로그램 제어부(123a)는 패스 신호(PASS) 또는 페일 신호(FAIL)를 기초로 다음 프로그램 루프를 제어할 수 있다. 일 실시예에서, 패스/페일 판단부(180a)는 패스 신호(PASS) 또는 페일 신호(FAIL)를 외부에, 예를 들어, 도 1의 메모리 컨트롤러(200)에 제공할 수도 있다.
도 21은 본 개시의 일 실시예에 따른 프로그램 동작을 설명하기 위한, 문턱 전압에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 21을 참조하면, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀은 멀티 레벨 셀일 수 있고, 문턱 전압(Vth)에 따라 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 또는 제3 프로그램 상태(P3)를 가질 수 있다.
도 22는 본 개시의 일 실시예에 따른 프로그램 동작에서 워드 라인에 인가되는 전압을 나타내는 그래프들이다.
도 22를 참조하면, 참조부호 '22a'는 본 실시예에 대한 비교예로서, 페이지 버퍼 회로에 포함된 페이지 버퍼들을 구분하지 않을 경우의 프로그램 동작을 나타내고, 참조부호 '22b'는 본 실시예에 따라 페이지 버퍼 회로(140c)에 포함된 페이지 버퍼들을 제1 내지 제3 페이지 버퍼 그룹들(141c, 142c, 143c)로 구분하는 경우의 프로그램 동작을 나타낸다. 이하에서는 도 20 내지 도 22를 참조하여 본 실시예에 따른 프로그램 동작을 설명하기로 한다.
참조부호 '22a'에 따르면, 각 프로그램 루프에서, 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압(VP) 및 제1 내지 제3 프로그램 검증 전압들(Vv1, Vv2, Vv3)을 순차적으로 인가할 수 있다. 이때, 제1 프로그램 검증 전압(Vv1)을 인가한 후에, 제1 프로그램 상태(P1)에 대한 패스/페일을 판단할 수 있다. 이어서, 제2 프로그램 검증 전압(Vv2)을 인가한 후에, 제2 프로그램 상태(P2)에 대한 프로그램 패스/페일 여부를 판단할 수 있다. 이어서, 제3 프로그램 검증 전압(Vv3)을 인가한 후에, 제3 프로그램 상태(P3)에 대한 프로그램 패스/페일 여부를 판단할 수 있다.
참조부호 '22b'에 따르면, 각 프로그램 루프에서, 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압(VP) 및 제1 내지 제3 프로그램 검증 전압들(Vv1, Vv2, Vv3)을 순차적으로 인가할 수 있다. 이때, 제1 내지 제3 프로그램 검증 전압들(Vv1, Vv2, Vv3)을 모두 인가한 후에, 제1 내지 제3 프로그램 상태들(P1 내지 P3)에 대한 패스/페일을 동시에 판단할 수 있다. 따라서, 본 실시예에 따르면, 참조부호 '22a'의 예에 비하여 프로그램 동작 수행 시간을 제1 시간(T1)만큼 줄일 수 있다.
도 23은 본 개시의 일 실시예에 따른 프로그램 상태 별 패스/페일 판단 동작에서 페이지 버퍼에 포함된 래치들에 저장되는 데이터의 일 예를 나타내는 표이다.
도 23을 참조하면, 제1 페이지 버퍼 그룹(PBG1)은 제1 플레인(PLANE1)에 연결되고, 제2 페이지 버퍼 그룹(PBG2)은 제2 플레인(PLANE 2)에 연결되며, 제3 페이지 버퍼 그룹(PBG3)은 제3 플레인(PLANE 3)에 연결될 수 있다. 예를 들어, 제1 페이지 버퍼 그룹(PBG1)은 제1 문턱 전압 영역(A)에 대응하는 제1 메모리 셀들의 개수를 카운팅하기 위한 그룹이고, 제2 페이지 버퍼 그룹(PBG2)은 제2 문턱 전압 영역(B)에 대응하는 제2 메모리 셀들의 개수를 카운팅하기 위한 그룹이며, 제3 페이지 버퍼 그룹(PBG3)은 제3 문턱 전압 영역(C)에 대응하는 제3 메모리 셀들의 개수를 카운팅하기 위한 그룹이다. 본 실시예에서, 제1 페이지 버퍼 그룹(PBG1)에 포함된 페이지 버퍼들의 동작, 제2 페이지 버퍼 그룹(PBG2)에 포함된 페이지 버퍼들의 동작, 및 제3 페이지 버퍼 그룹(PBG3)에 포함된 페이지 버퍼들의 동작은 서로 독립적으로 수행될 수 있다.
도 11, 도 21 및 도 23을 참조하면, 일 실시예에서, 페이지 버퍼 회로에 포함된 각 페이지 버퍼(PB)는 메모리 셀 어레이로부터 독출된 제1 데이터(예를 들어, MSB 데이터)를 제2 래치(L2)에 저장하고, 메모리 셀 어레이로부터 독출된 제2 데이터(예를 들어, LSB 데이터)를 제3 래치(L3)에 저장할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀이 트리플 레벨 셀인 경우, 메모리 셀 어레이로부터 독출된 제3 데이터(예를 들어, CSB 데이터)를 제4 래치(L4)에 저장할 수도 있다.
제1 페이지 버퍼 그룹(PBG1)은 제1 문턱 전압 영역(A)에 대응하는 제1 메모리 셀들의 개수를 카운팅하기 위해 제1 데이터 처리를 수행할 수 있다. 구체적으로, 제1 페이지 버퍼 그룹(PBG1)에 포함된 각 페이지 버퍼는 제1 플레인(PLANE1)으로부터 독출된 제1 데이터(D1) 및 제2 데이터(D2)에 대해 제1 논리 연산을 수행하고, 제1 논리 연산 결과를 제1 래치(L1)에 전달할 수 있다. 이와 같이, 제1 데이터 처리는, 제2 및 제3 래치들(L2, L3)에 대해 제1 논리 연산, 및 제1 논리 연산 결과의 전달을 포함할 수 있다. 예를 들어, 제1 논리 연산은 제1 데이터(D1)와 반전된 제2 데이터(D2) 사이의 논리합 연산(OR)일 수 있다(즉, D1 OR /D2). 이에 따라, 제1 프로그램 상태(P1)에 대응하는 메모리 셀에 대한 제1 논리 연산 결과를 논리 '0'으로 처리할 수 있다.
제2 페이지 버퍼 그룹(PBG2)은 제2 문턱 전압 영역(B)에 대응하는 제2 메모리 셀들의 개수를 카운팅하기 위해 제2 데이터 처리를 수행할 수 있다. 구체적으로, 제2 페이지 버퍼 그룹(PBG2)에 포함된 각 페이지 버퍼는 제2 플레인(PLANE2)으로부터 독출된 제1 데이터(D1) 및 제2 데이터(D2)에 대해 제2 논리 연산을 수행하고, 제2 논리 연산 결과를 제1 래치(L1)에 전달할 수 있다. 이와 같이, 제2 데이터 처리는, 제2 및 제3 래치들(L2, L3)에 대해 제2 논리 연산, 및 제2 논리 연산 결과의 전달을 포함할 수 있다. 예를 들어, 제2 논리 연산은 제1 데이터(D1)와 제2 데이터(D2) 사이의 논리합 연산(OR)일 수 있다(즉, D1 OR D2). 이에 따라, 제2 프로그램 상태(P2)에 대응하는 메모리 셀에 대한 제2 논리 연산 결과를 논리 '0'으로 처리할 수 있다.
제3 페이지 버퍼 그룹(PBG3)은 제3 문턱 전압 영역(C)에 대응하는 제3 메모리 셀들의 개수를 카운팅하기 위해 제3 데이터 처리를 수행할 수 있다. 구체적으로, 제3 페이지 버퍼 그룹(PBG3)에 포함된 각 페이지 버퍼는 제3 플레인(PLANE3)으로부터 독출된 제1 데이터(D1) 및 제2 데이터(D2)에 대해 제3 논리 연산을 수행하고, 제3 논리 연산 결과를 제1 래치(L1)에 전달할 수 있다. 이와 같이, 제3 데이터 처리는, 제2 및 제3 래치들(L2, L3)에 대해 제3 논리 연산, 및 제3 논리 연산 결과의 전달을 포함할 수 있다. 예를 들어, 제3 논리 연산은 반전된 제1 데이터(D1)와 제2 데이터(D2) 사이의 논리합 연산(OR)일 수 있다(즉, /D1 OR D2). 이에 따라, 제3 프로그램 상태(P3)에 대응하는 메모리 셀에 대한 제3 논리 연산 결과를 논리 '0'으로 처리할 수 있다.
도 24a는 본 개시의 일 실시예에 따른 프로그램 상태 별 패스/페일 판단 동작을 나타내는 개념도이다.
도 20 내지 24a를 참조하면, 제1 플레인(111)에 대응하는 제1 페이지 버퍼 그룹(141c)에서 제1 문턱 전압 영역(A)의 데이터를 처리하고 처리된 데이터를 전달하는 동작은, 제2 플레인(112)에 대응하는 제2 페이지 버퍼 그룹(142c)에서 제2 문턱 전압 영역(B)의 데이터를 처리하고 처리된 데이터를 전달하는 동작과 병렬적으로 수행될 수 있다. 또한, 제1 플레인(111)에 대응하는 제1 페이지 버퍼 그룹(141c)에서 제1 문턱 전압 영역(A)의 데이터를 처리하고 처리된 데이터를 전달하는 동작은, 제3 플레인(113)에 대응하는 제3 페이지 버퍼 그룹(143c)에서 제3 문턱 전압 영역(C)의 데이터를 처리하고 처리된 데이터를 전달하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 페이지 버퍼 그룹(141c)의 동작, 제2 페이지 버퍼 그룹(142c)의 동작 및 제3 페이지 버퍼 그룹(143c)의 동작은 실질적으로 동시에 수행될 수 있다.
이어서, 제1 카운터(151c)에서 제1 문턱 전압 영역(A)의 메모리 셀들의 개수를 카운팅하는 동작은, 제2 카운터(152c)에서 제2 문턱 전압 영역(B)의 메모리 셀들의 개수를 카운팅하는 동작과 병렬적으로 수행될 수 있다. 또한, 제1 카운터(151c)에서 제1 문턱 전압 영역(A)의 메모리 셀들의 개수를 카운팅하는 동작은, 제3 카운터(153c)에서 제3 문턱 전압 영역(C)의 메모리 셀들의 개수를 카운팅하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 카운터(151c)의 동작, 제2 카운터(152c)의 동작 및 제3 카운터(153c)의 동작은 실질적으로 동시에 수행될 수 있다.
이어서, 제1 패스/페일 체킹 로직(181)에서 제1 카운터(151c)에서 출력된 제1 카운트 결과(CR1)를 기초로 제1 프로그램 상태(P1)에 대한 패스/페일 여부를 판단하는 동작은, 제2 패스/페일 체킹 로직(182)에서 제2 카운터(152c)에서 출력된 제2 카운트 결과(CR2)를 기초로 제2 프로그램 상태(P2)에 대한 패스/페일 여부를 판단하는 동작과 병렬적으로 수행될 수 있다. 또한, 제1 패스/페일 체킹 로직(181)에서 제1 카운터(151c)에서 출력된 제1 카운트 결과(CR1)를 기초로 제1 프로그램 상태(P1)에 대한 패스/페일 여부를 판단하는 동작은, 제3 패스/페일 체킹 로직(183)에서 제3 카운터(153c)에서 출력된 제3 카운트 결과(CR3)를 기초로 제3 프로그램 상태(P3)에 대한 패스/페일 여부를 판단하는 동작과 병렬적으로 수행될 수 있다. 시간축을 기준으로 볼 때, 제1 패스/페일 체킹 로직(181)의 동작, 제2 패스/페일 체킹 로직(182)의 동작 및 제3 패스/페일 체킹 로직(183)의 동작은 실질적으로 동시에 수행될 수 있다.
도 24b는 본 개시의 비교예에 따른 프로그램 상태 별 패스/페일 판단 동작을 나타내는 개념도이다.
도 21 및 도 24b를 참조하면, 페이지 버퍼 회로에 포함된 페이지 버퍼들을 구분하지 않을 경우, 페이지 버퍼 회로에서 제1 문턱 전압 영역(A)의 제1 메모리 셀들을 카운팅하기 위한 제1 논리 연산을 수행하고, 이어서, 카운팅 회로에서 제1 문턱 전압 영역(A)의 메모리 셀들의 개수를 카운팅하는 동작을 수행해야 하며, 이어서, 패스/페일 판단부에서 제1 프로그램 상태(P1)에 대한 패스/페일 여부를 판단해야 한다. 그리고, 이어서, 페이지 버퍼 회로에서 제2 문턱 전압 영역(B)의 제2 메모리 셀들을 카운팅하기 위한 제2 논리 연산을 수행하고, 이어서, 카운팅 회로에서 제2 문턱 전압 영역(B)의 메모리 셀들의 개수를 카운팅하는 동작을 수행해야 하며, 이어서, 패스/페일 판단부에서 제2 프로그램 상태(P2)에 대한 패스/페일 여부를 판단해야 한다. 그리고, 페이지 버퍼 회로에서 제3 문턱 전압 영역(C)의 제3 메모리 셀들을 카운팅하기 위한 제3 논리 연산을 수행하고, 이어서, 카운팅 회로에서 제3 문턱 전압 영역(C)의 메모리 셀들의 개수를 카운팅하는 동작을 수행해야 하며, 이어서, 패스/페일 판단부에서 제3 프로그램 상태(P3)에 대한 패스/페일 여부를 판단해야 한다. 따라서, 프로그램 별 패스/페일 판단을 위한 메모리 셀 카운팅 동작에 소요되는 시간이 상대적으로 길다.
도 20 내지 도 24a를 참조하여 상술한 바와 같이, 본 개시의 실시예들에 따르면, 검출하고자 하는 문턱 전압 영역이 제1 내지 제3 문턱 전압 영역들(A, B, C)인 경우, 문턱 전압 영역들의 개수에 따라 페이지 버퍼 회로(140c)에 포함된 페이지 버퍼들을 제1 내지 제2 페이지 버퍼 그룹들(141c, 142c, 143c)로 구분할 수 있다. 이때, 제1 페이지 버퍼 그룹(141c)은 제1 문턱 전압 영역(A)의 제1 메모리 셀들을 카운팅하기 위한 제1 논리 연산을 수행하고, 제2 페이지 버퍼 그룹(142c)은 제2 문턱 전압 영역(B)의 제2 메모리 셀들을 카운팅하기 위한 제2 논리 연산을 제1 논리 연산과 독립적으로 수행하며, 제3 페이지 버퍼 그룹(143c)은 제3 문턱 전압 영역(C)의 제3 메모리 셀들을 카운팅하기 위한 제3 논리 연산을 제1 및 제2 논리 연산들과 독립적으로 할 수 있다. 이와 같이, 제1 내지 제3 논리 연산들은 병렬적으로 수행됨으로써, 실질적으로 동시에 수행될 수 있고, 이에 따라, 페이지 버퍼 회로(140c)에서의 연산 시간을 크게 줄일 수 있다. 또한, 제1 내지 제2 카운터들(151c 내지 153c)에서 동시에 카운팅 동작을 수행함으로써, 카운팅 회로(150c)에서의 연산 시간도 크게 줄일 수 있다. 또한, 제1 내지 제3 패스/페일 체킹 로직들(181 내지 183)에서 동시에 패스/페일 체킹 동작을 수행함으로써, 패스/페일 판단부(180a)에서의 연산 시간도 크게 줄일 수 있다.
도 25는 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 25를 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치의 최적 독출 레벨을 검출하기 위해 문턱 전압 영역 별로 메모리 셀들의 개수를 카운팅하는 동작이다. 예를 들어, 본 실시예에 따른 메모리 장치의 동작 방법은 도 2, 도 14, 도 16 또는 도 20의 메모리 장치(100, 100a, 100b, 100c)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 24b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
단계 S110에서, 제1 플레인으로부터 제1 독출 결과에 대한 제1 데이터 처리를 수행한다. 예를 들어, 제1 페이지 버퍼 그룹(141)에 포함된 각 페이지 버퍼는 제1 독출 결과에 대한 제1 데이터 처리를 수행할 수 있다. 여기서, 제1 데이터 처리는 제1 독출 결과에 대해 제1 논리 연산의 수행, 및 제1 논리 연산 결과의 제1 래치로의 전달을 포함할 수 있다.
단계 S120에서, 제2 플레인으로부터 제2 독출 결과에 대한 제2 데이터 처리를 수행한다. 단계 S110과 단계 S120은 서로 독립적으로 수행될 수 있고, 서로 병렬적으로 수행될 수 있다. 단계 S110과 단계 S120은 실질적으로 동시에 수행될 수 있다. 예를 들어, 제2 페이지 버퍼 그룹(112)에 포함된 각 페이지 버퍼는 제2 독출 결과에 대한 제2 데이터 처리를 수행할 수 있다. 여기서, 제2 데이터 처리는 제2 독출 결과에 대해 제2 논리 연산의 수행, 및 제2 논리 연산 결과의 제1 래치로의 전달을 포함할 수 있다.
단계 S130에서, 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들에 대한 제1 카운팅 동작을 수행한다. 예를 들어, 제1 카운터(151)는 제1 페이지 버퍼 그룹(141)과 연결되어, 제1 메모리 셀들을 카운팅하고 제1 카운트 결과(CR1)를 출력할 수 있다. 구체적으로, 제1 카운터(151)는 각 페이지 버퍼의 제1 래치(L1)에 연결될 수 있고, 복수의 페이지 버퍼들의 제1 래치들에서 '0'의 개수를 카운트함으로써 제1 카운트 결과(CR1)를 출력할 수 있다.
단계 S140에서, 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들에 대한 제2 카운팅 동작을 수행한다. 단계 S130과 단계 S140은 서로 병렬적으로 수행될 수 있다. 단계 S130과 단계 S140은 실질적으로 동시에 수행될 수 있다. 예를 들어, 제2 카운터(152)는 제2 페이지 버퍼 그룹(142)과 연결되어, 제2 메모리 셀들을 카운팅하고 제2 카운트 결과(CR2)를 출력할 수 있다. 구체적으로, 제2 카운터(152)는 각 페이지 버퍼의 제1 래치(L1)에 연결될 수 있고, 복수의 페이지 버퍼들의 제1 래치들에서 '0'의 개수를 카운트함으로써 제2 카운트 결과(CR2)를 출력할 수 있다.
단계 S150에서, 제1 카운트 결과와 제2 카운트 결과를 비교한다. 예를 들어, 비교부(160)는 제1 카운트 결과(CR1)와 제2 카운트 결과(CR2)를 비교하고, 비교 결과(CP)를 독출 재시도 제어부(121)에 제공할 수 있다.
도 26은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 26을 참조하면, 본 실시예에 따른 메모리 장치의 동작 방법은 메모리 장치의 프로그램 검증 동작에서 프로그램 패스/페일 여부를 판단하기 위해 문턱 전압 영역 별로 메모리 셀들의 개수를 카운팅하는 동작이다. 예를 들어, 본 실시예에 따른 메모리 장치의 동작 방법은 도 2, 도 14, 도 16 또는 도 20의 메모리 장치(100, 100a, 100b, 100c)에서 시계열적으로 수행되는 단계들을 포함할 수 있다. 도 1 내지 도 24b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
단계 S210에서, 제1 플레인으로부터 제1 독출 결과에 대한 제1 데이터 처리를 수행한다. 예를 들어, 제1 페이지 버퍼 그룹(141)에 포함된 각 페이지 버퍼는 제1 독출 결과에 대한 제1 데이터 처리를 수행할 수 있다. 여기서, 제1 데이터 처리는 제1 독출 결과에 대해 제1 논리 연산의 수행, 및 제1 논리 연산 결과의 제1 래치로의 전달을 포함할 수 있다.
단계 S220에서, 제2 플레인으로부터 제2 독출 결과에 대한 제2 데이터 처리를 수행한다. 단계 S210과 단계 S220은 서로 독립적으로 수행될 수 있고, 서로 병렬적으로 수행될 수 있다. 단계 S210과 단계 S220은 실질적으로 동시에 수행될 수 있다. 예를 들어, 제2 페이지 버퍼 그룹(112)에 포함된 각 페이지 버퍼는 제2 독출 결과에 대한 제2 데이터 처리를 수행할 수 있다. 여기서, 제2 데이터 처리는 제2 독출 결과에 대해 제2 논리 연산의 수행, 및 제2 논리 연산 결과의 제1 래치로의 전달을 포함할 수 있다.
단계 S230에서, 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들에 대한 제1 카운팅 동작을 수행한다. 예를 들어, 제1 카운터(151)는 제1 페이지 버퍼 그룹(141)과 연결되어, 제1 메모리 셀들을 카운팅하고 제1 카운트 결과(CR1)를 출력할 수 있다. 구체적으로, 제1 카운터(151)는 각 페이지 버퍼의 제1 래치(L1)에 연결될 수 있고, 복수의 페이지 버퍼들의 제1 래치들에서 '0'의 개수를 카운트함으로써 제1 카운트 결과(CR1)를 출력할 수 있다.
단계 S240에서, 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들에 대한 제2 카운팅 동작을 수행한다. 단계 S230과 단계 S240은 서로 병렬적으로 수행될 수 있다. 단계 S230과 단계 S240은 실질적으로 동시에 수행될 수 있다. 예를 들어, 제2 카운터(152)는 제2 페이지 버퍼 그룹(142)과 연결되어, 제2 메모리 셀들을 카운팅하고 제2 카운트 결과(CR2)를 출력할 수 있다. 구체적으로, 제2 카운터(152)는 각 페이지 버퍼의 제1 래치(L1)에 연결될 수 있고, 복수의 페이지 버퍼들의 제1 래치들에서 '0'의 개수를 카운트함으로써 제2 카운트 결과(CR2)를 출력할 수 있다.
단계 S250에서, 제1 프로그램 상태의 패스/페일 여부를 판단한다. 예를 들어, 제1 패스/페일 체킹 로직(181)은 제1 카운트 결과(CR1)를 기초로 제1 프로그램 상태의 패스/페일 여부를 체크하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
단계 S260에서, 제2 프로그램 상태의 패스/페일 여부를 판단한다. 단계 S250과 단계 S260은 서로 병렬적으로 수행될 수 있다. 단계 S250과 단계 S260은 실질적으로 동시에 수행될 수 있다. 예를 들어, 제2 패스/페일 체킹 로직(182)은 제2 카운트 결과(CR2)를 기초로 제2 프로그램 상태의 패스/페일 여부를 체크하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다
도 27은 본 개시의 일 실시예에 따른 메모리 카드 시스템(1000)을 나타내는 블록도이다.
도 27을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1220)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 26에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 메모리 카드(1200)는 메모리 셀들에 대한 독출 재시도 동작 또는 프로그램 검증 동작 시에, 페이지 버퍼 회로에 포함된 서로 다른 페이지 버퍼 그룹은 서로 다른 데이터 처리들을 독립적으로 수행할 수 있다. 이에 따라, 선택된 메모리 셀들 중 일부에 대해서는 제1 데이터 처리를 수행하고, 이와 동시에, 선택된 메모리 셀들 중 다른 일부에 대해서는 제2 데이터 처리를 수행할 수 있다. 따라서, 페이지 버퍼 회로에서 메모리 셀들의 개수를 카운팅하기 위해 수행하는 동작 시간이 크게 감소할 수 있다.
메모리 카드(1200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(1100)와 통신하도록 구성될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1220)에 저장할 수 있다. 메모리 장치(1220)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1200)는 컴팩트 플래쉬 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래쉬 메모리 드라이버 등으로 구현될 수 있다.
도 28은 본 개시의 일 실시예에 따른 SSD 시스템은 나타내는 블록도이다.
도 28을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이때, SSD(2200)는 도 1 내지 도 27에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 복수의 메모리 장치들(2230 내지 2250)은 메모리 셀들에 대한 독출 재시도 동작 또는 프로그램 검증 동작 시에, 페이지 버퍼 회로에 포함된 서로 다른 페이지 버퍼 그룹은 서로 다른 데이터 처리들을 독립적으로 수행할 수 있다. 이에 따라, 선택된 메모리 셀들 중 일부에 대해서는 제1 데이터 처리를 수행하고, 이와 동시에, 선택된 메모리 셀들 중 다른 일부에 대해서는 제2 데이터 처리를 수행할 수 있다. 따라서, 페이지 버퍼 회로에서 메모리 셀들의 개수를 카운팅하기 위해 수행하는 동작 시간이 크게 감소할 수 있다.
본 발명에 따른 메모리 카드, 불휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a, 100b, 100c: 메모리 장치, 110: 메모리 셀 어레이
120, 120a, 120b, 120c: 제어 로직, 130: 어드레스 디코더
140, 140a, 140b: 페이지 버퍼 회로, 150, 150a: 카운팅 회로
160: 비교부, 170: 전류 비교부, 180, 180a: 패스/페일 판단부

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    적어도 제1 및 제2 페이지 버퍼 그룹들로 구분되는 복수의 페이지 버퍼들을 포함하며, 상기 제1 페이지 버퍼 그룹은 제1 문턱 전압 영역에 대응하는 제1 메모리 셀들을 카운팅하기 위한 제1 데이터 처리를 수행하고, 상기 제2 페이지 버퍼 그룹은 제2 문턱 전압 영역에 대응하는 제2 메모리 셀들을 카운팅하기 위한 제2 데이터 처리를 상기 제1 데이터 처리와 병렬적으로 수행하는, 페이지 버퍼 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 데이터 처리들은 실질적으로 동시에 수행되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 문턱 전압 영역은 제1 전압과 제2 전압 사이의 영역이고, 상기 제2 문턱 전압 영역은 상기 제2 전압과 제3 전압 사이의 영역이며,
    상기 복수의 페이지 버퍼들의 각각은, 상기 제1 내지 제3 전압들에서 각각 독출된 제1 데이터, 제2 데이터 및 제3 데이터를 저장하고,
    상기 제1 데이터 처리는 상기 제1 및 제2 데이터에 대한 제1 논리 연산을 포함하고, 상기 제2 데이터 처리는 상기 제2 및 제3 데이터에 대한 제2 논리 연산을 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 페이지 버퍼 그룹들에 각각 연결되어, 상기 제1 및 제2 메모리 셀들의 개수를 각각 카운팅하는 제1 및 제2 카운터들을 포함하는 카운팅 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 카운터들과 연결되어, 상기 제1 카운터의 제1 카운트 결과와 상기 제2 카운터의 제2 카운트 결과를 비교하는 비교부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 페이지 버퍼 그룹들과 연결되어, 상기 제1 페이지 버퍼 그룹에서 출력되는 제1 전류와 상기 제2 페이지 버퍼 그룹에서 출력되는 제2 전류를 비교하는 전류 비교부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 페이지 버퍼들의 각각은, 각 메모리 셀에 저장된 MSB(Most Significant Bit) 데이터 및 LSB(Least Significant Bit) 데이터를 저장하고,
    상기 제1 데이터 처리는 상기 MSB 데이터와 상기 LSB 데이터에 대한 제1 논리 연산을 포함하고, 상기 제2 데이터는 상기 MSB 데이터와 상기 LSB 데이터에 대한 제2 논리 연산을 포함하고, 상기 제1 및 제2 논리 연산들은 서로 다른 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 페이지 버퍼 그룹들에 각각 연결되어, 상기 제1 및 제2 메모리 셀들의 개수를 각각 카운팅하는 제1 및 제2 카운터들을 포함하는 카운팅 회로; 및
    상기 제1 및 제2 카운터들에 각각 연결되어, 상기 제1 및 제2 프로그램 상태들의 패스/페일 여부를 각각 판단하는 제1 및 제2 패스/페일 체킹 로직들을 포함하는 패스/페일 판단부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서,
    상기 복수의 메모리 셀들은 동일 워드 라인에 연결되고,
    상기 제1 페이지 버퍼 그룹은 제1 비트 라인 그룹을 통해 상기 복수의 메모리 셀들 중 일부에 연결되고, 상기 제2 페이지 버퍼 그룹은 제2 비트 라인 그룹을 통해 상기 복수의 메모리 셀들은 다른 일부에 연결되는 것을 특징으로 하는 메모리 장치.
  10. 적어도 제1 및 제2 플레인들로 구분되는 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
    상기 제1 플레인으로부터의 제1 독출 결과에 대한 제1 데이터 처리를 수행하는 단계; 및
    상기 제2 플레인으로부터의 제2 독출 결과에 대한 제2 데이터 처리를 상기 제1 데이터 처리와 병렬적으로 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
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