KR20200033584A - 메모리 장치 및 그 리드 방법 - Google Patents

메모리 장치 및 그 리드 방법 Download PDF

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KR20200033584A KR1020180113034A KR20180113034A KR20200033584A KR 20200033584 A KR20200033584 A KR 20200033584A KR 1020180113034 A KR1020180113034 A KR 1020180113034A KR 20180113034 A KR20180113034 A KR 20180113034A KR 20200033584 A KR20200033584 A KR 20200033584A
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Abstract

메모리 장치 및 그 리드 방법이 제공된다. 상기 메모리 장치는 수직으로 적층되는 복수의 워드 라인을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이를 제1 방향으로 서로 이격되는 복수의 영역으로 분리시키는 워드라인 컷 영역, 상기 워드라인을 관통하는 필라로서, 상기 필라는 상기 워드 라인 컷 영역과 제1 간격만큼 이격된 제1 필라와, 상기 워드 라인 컷 영역과 상기 제1 간격보다 큰 제2 간격만큼 이격된 제2 필라를 포함하는 필라, 상기 제1 및 제2 필라와 전기적으로 각각 연결되는 제1 및 제2 비트 라인, 상기 제1 및 제2 비트 라인과 각각 연결되는 제1 및 제2 페이지 버퍼를 포함하는 페이지 버퍼 구조체 및 상기 페이지 버퍼 구조체로부터 데이터를 제공받아 최적의 리드 레벨을 결정하는 리드 레벨 연산 모듈을 포함하되, 상기 페이지 버퍼 구조체는 상기 제1 및 제2 페이지 버퍼가 각각 포함되는 제1 영역과 제2 영역을 포함하고, 상기 제1 및 제2 영역은 서로 독자적으로 상기 데이터를 제공한다.

Description

메모리 장치 및 그 리드 방법{Memory device and method of reading the same}
본 발명은 메모리 장치 및 그 리드 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
상기 비휘발성 메모리 장치 중 낸드 플래시 장치의 리드 동작은 로지컬 어드레스 단위로는 페이지(Page)별로 수행하고, 물리적 어드레스 단위로는 워드라인 단위로 동작을 수행한다.
본 발명이 해결하려는 과제는 동작 성능이 향상된 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 동작 성능이 향상된 메모리 장치 리드 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 수직으로 적층되는 복수의 워드 라인을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이를 제1 방향으로 서로 이격되는 복수의 영역으로 분리시키는 워드라인 컷 영역, 상기 워드라인을 관통하는 필라로서, 상기 필라는 상기 워드 라인 컷 영역과 제1 간격만큼 이격된 제1 필라와, 상기 워드 라인 컷 영역과 상기 제1 간격보다 큰 제2 간격만큼 이격된 제2 필라를 포함하는 필라, 상기 제1 및 제2 필라와 전기적으로 각각 연결되는 제1 및 제2 비트 라인, 상기 제1 및 제2 비트 라인과 각각 연결되는 제1 및 제2 페이지 버퍼를 포함하는 페이지 버퍼 구조체 및 상기 페이지 버퍼 구조체로부터 데이터를 제공받아 최적의 리드 레벨을 결정하는 리드 레벨 연산 모듈을 포함하되, 상기 페이지 버퍼 구조체는 상기 제1 및 제2 페이지 버퍼가 각각 포함되는 제1 영역과 제2 영역을 포함하고, 상기 제1 및 제2 영역은 서로 독자적으로 상기 데이터를 제공한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는 수직으로 적층되는 복수의 워드 라인을 포함하고, 양 측의 제1 및 제2 단부를 포함하는 메모리 셀 어레이 영역으로서, 상기 메모리 셀 어레이 영역은 상기 제1 및 제2 단부로부터 각각 제1 거리까지 정의되는 아우터 영역과, 상기 제1 및 제2 단부로부터 제1 거리보다 멀리 형성되는 이너 영역을 포함하는 메모리 셀 어레이 영역, 상기 워드라인을 관통하는 필라로서, 상기 필라는 상기 아우터 영역에 형성된 제1 필라와, 상기 이너 영역에 형성된 제2 필라를 포함하는 필라, 상기 제1 및 제2 필라와 전기적으로 각각 연결되는 제1 및 제2 비트 라인, 상기 제1 및 제2 비트 라인과 각각 연결되는 제1 및 제2 페이지 버퍼 및 상기 제1 페이지 버퍼로부터 제1 데이터를 받아 제1 최적 리드레벨을 도출하고, 상기 제2 페이지 버퍼로부터 제2 데이터를 받아 제2 최적 리드 레벨을 도출하는 리드 레벨 연산 모듈을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는 수직으로 적층되는 복수의 워드 라인을 포함하고, 양 측의 제1 및 제2 단부를 포함하는 메모리 셀 어레이 영역으로서, 상기 메모리 셀 어레이 영역은 상기 제1 및 제2 단부로부터 각각 제1 거리까지 정의되는 아우터 영역과, 상기 제1 및 제2 단부로부터 제1 거리보다 멀리 형성되는 이너 영역을 포함하는 메모리 셀 어레이 영역, 상기 워드라인을 관통하는 필라로서, 상기 필라는 상기 아우터 영역에 형성된 제1 필라와, 상기 이너 영역에 형성된 제2 필라를 포함하는 필라, 상기 제1 및 제2 필라와 전기적으로 각각 연결되는 제1 및 제2 비트 라인, 상기 제1 및 제2 비트 라인과 각각 연결되는 제1 및 제2 페이지 버퍼로서, 상기 제1 및 제2 페이지 버퍼는 각각 복수의 후보 리드 레벨에 대한 데이터를 각각 저장하는 복수의 레지스터를 포함하는 제1 및 제2 페이지 버퍼 및 상기 제1 페이지 버퍼에 대해서 상기 복수의 후보 리드 레벨 중 어느 하나를 제1 최적 리드 레벨로 선정하고, 상기 제2 페이지 버퍼에 대해서 상기 복수의 후보 리드 레벨 중 어느 하나를 제2 최적 리드 레벨로 선정하는 리드 레벨 연산 모듈을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치의 리드 방법은 수직으로 적층되는 복수의 워드 라인을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이를 제1 방향으로 서로 이격되는 복수의 영역으로 분리시키는 워드라인 컷 영역과, 상기 워드라인을 관통하는 필라로서, 상기 필라는 상기 워드 라인 컷 영역과 제1 거리만큼 이격된 제1 필라와, 상기 워드 라인 컷 영역과 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 필라를 포함하는 필라와, 상기 제1 및 제2 필라와 전기적으로 각각 연결되는 제1 및 제2 비트 라인을 포함하는 메모리 장치의 리드 방법에 있어서, 리드 요청을 수신하고, 상기 리드 요청에 대응하는 페이지를 센싱하고, 상기 제1 및 제2 페이지 버퍼를 샘플링하고, 상기 제1 및 제2 페이지 버퍼에 각각 대응하는 제1 및 제2 최적 리드 레벨을 각각 선정하고, 상기 제1 및 제2 최적 리드 레벨에 따른 제1 및 제2 데이터를 출력하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치를 세부적으로 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 장치에 포함되는 메모리 셀 어레이의 일 실시예를 나타내는 사시도이다.
도 4는 도 2의 메모리 장치에 포함되는 메모리 셀 어레이의 일 실시예를 나타내는 등가 회로도이다.
도 5는 도 2의 메모리 장치에 포함되는 메모리 셀 어레이의 일 실시예를 나타내는 평면도이다.
도 6은 도 5의 메모리 셀 어레이에 포함되는 낸드 스트링들의 연결을 나타내는 회로도이다.
도 7은 도 2의 데이터 입출력 회로를 세부적으로 설명하기 위한 블록도이다.
도 8은 도 7의 페이지 버퍼 구조체를 세부적으로 설명하기 위한 블록도이다.
도 9는 도 8의 제1 페이지 버퍼를 세부적으로 설명하기 위한 개념적인 회로도이다.
도 10은 도 8의 제2 페이지 버퍼를 세부적으로 설명하기 위한 개념적인 회로도이다.
도 11은 도 7의 페이지 버퍼 구조체의 물리적인 구성을 세부적으로 설명하기 위한 개념도이다.
도 12는 도 5의 제1 및 제2 필라의 특성의 차이를 설명하기 위한 메모리 셀의 산포도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 메모리 장치의 2개로 그룹화된 산포도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 메모리 장치를 설명하기 위한 개념도이다.
도 15는 본 발명의 몇몇 실시예들에 따른 메모리 장치를 설명하기 위한 개념도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 메모리 장치의 리드 방법을 설명하기 위한 순서도이다.
이하에서, 도 1 내지 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(300) 및 적어도 하나의 메모리 장치(500)를 포함할 수 있다.
메모리 장치(500)는 메모리 컨트롤러(300)의 제어에 따라 리드(read), 라이트(write) 또는 이레이즈(erase) 동작 등을 수행할 수 있다. 이를 위하여 메모리 장치(500)는 메모리 컨트롤러(300)로부터 제어 신호(CTRL), 커맨드(CMD), 어드레스(ADDR) 및 라이트 데이터(DATA)를 수신하고, 메모리 콘트롤러(300)로 리드 데이터(DATA)를 송신한다.
도 2는 도 1의 메모리 장치를 세부적으로 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 장치(500)는 메모리 셀 어레이(510), 어드레스 디코더(520), 데이터 입출력 회로(530), 전압 생성 회로(550) 및 제어 로직(560)을 포함한다.
메모리 셀 어레이(510)는 워드 라인들(WL) 및 선택 라인들(SSL, GSL)을 통해 어드레스 디코더(520)에 연결된다. 예를 들면, 선택 라인들(SSL, GSL)은 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함할 수 있다. 또한, 메모리 셀 어레이(510)는 비트 라인들(BL)을 통해 데이터 입출력 회로(530)에 연결된다.
메모리 셀 어레이(510)는 복수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(510)는 기판 상에 행 및 열 방향을 따라 배치된 메모리 셀들을 포함한다. 예시적으로, 메모리 셀 어레이(510)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다. 메모리 셀 어레이(510)는 도 3 내지 도 5에 도시된 바와 같은 수직형 낸드 플래시 구조를 가질 수 있다.
어드레스 디코더(520)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(510)에 연결된다. 어드레스 디코더(520)는 제어 로직(560)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(520)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(520)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(520)는 워드 라인들(WL) 중 디코디드 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(520)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함하는 선택 라인들 중 디코디드 행 어드레스에 대응하는 선택 라인들을 선택하도록 구성된다.
어드레스 디코더(520)는 전압 생성 회로(550)로부터 수신되는 다양한 전압들을 선택된 워드 라인, 비선택된 워드 라인, 선택된 선택 라인, 그리고 비선택된 선택 라인에 전달하도록 구성된다.
또한, 어드레스 디코더(520)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(520)는 디코디드 열 어드레스(DCA)를 데이터 입출력 회로(530)에 전달한다.
예시적으로, 어드레스 디코더(520)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
데이터 입출력 회로(530)는 비트 라인들(BL)을 통해 메모리 셀 어레이(510)에 연결되고, 데이터(DATA)를 외부로부터 수신하거나 외부로 출력한다. 데이터 입출력 회로(530)는 제어 로직(560)의 제어에 응답하여 동작한다.
데이터 입출력 회로(530)는 어드레스 디코더(520)로부터 디코디드 어드레스 신호들(DCA)을 수신한다. 디코디드 어드레스 신호들(DCA)을 이용하여, 데이터 입출력 회로(530)는 비트 라인들(BL)을 선택한다.
예시적으로, 데이터 입출력 회로(530)는 수신된 데이터(DATA)를 메모리 셀 어레이(510)에 라이트한다. 또한, 데이터 입출력 회로(530)는 메모리 셀 어레이(510)로부터 데이터를 리드하여 외부로 출력한다.
예를 들어, 데이터 입출력 회로(530)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 데이터 입출력 회로(530)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(530)는 제어 로직(560)의 제어에 응답하여 동작한다. 데이터 입출력 회로(530)는 외부와 데이터(DATA)를 교환하도록 구성된다.
전압 생성 회로(550)는 메모리 셀 어레이(510), 어드레스 디코더(520), 그리고 제어 로직(560)에 연결된다. 전압 생성 회로(550)는 외부로부터 전원을 공급받는다. 예를 들면, 전압 생성 회로(550)는 외부로부터 전원 전압(Vcc) 및 접지 전압(Vss)을 공급받는다. 제어 로직(560)의 제어에 응답하여, 전압 생성 회로(550)는 전원 전압(Vcc) 및 접지 전압(Vss)으로부터 다양한 레벨들을 갖는 전압들을 생성하도록 구성된다.
예를 들면, 전압 생성 회로(550)는 고전압(Vpp), 프로그램 전압(Vpgm), 패스 전압(Vpass), 리드 전압(Vread), 이레이즈 전압(Vers) 등과 같은 다양한 전압들을 생성하도록 구성된다.
전압 생성 회로(550)에 의해 생성된 전압들은 제어 로직(560)의 제어 하에 어드레스 디코더(520) 및 메모리 셀 어레이(510)에 공급된다. 예를 들면, 프로그램 동작 시에 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 어드레스 디코더(520)에 공급될 것이다. 읽기 동작 시에, 읽기 전압(Vread)이 어드레스 디코더(520)에 공급될 것이다. 메모리 셀 어레이(510)의 소거 시에, 소거 전압(Vers)이 메모리 셀 어레이(510)에 공급될 것이다.
전압 생성 회로(550)에 의해 생성되는 다양한 전압들이 설명되었다. 상술된 전압들은 전압 생성 회로(550)에 의해 생성되는 예시적인 전압들이다. 전압 생성 회로(550)에 의해 생성되는 전압들은 상술된 전압들로 한정되지 않는다.
제어 로직(560)은 어드레스 디코더(520), 데이터 입출력 회로(530) 및 데이터 입출력 회로(550)에 연결된다. 제어 로직(560)은 메모리 장치(500)의 제반 동작을 제어하도록 구성된다. 제어 로직(560)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
도 3은 도 2의 메모리 장치에 포함되는 메모리 셀 어레이의 일 실시예를 나타내는 사시도이다.
도 3을 참조하면, 제1 방향(D1)은 예를 들어 수직 방향일 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차하는 수평 행 방향, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 수평 열 방향일 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 오소고날(orthogonal)한 방향일 수 있다.
메모리 셀 어레이(511)는 워드라인 컷 영역들 사이에 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)이 수직 방향(D1)으로 기판(501) 위에 적층되는 형태로 구현될 수 있다. 워드라인 컷 영역들(WDCT)의 기판 상부에는 도핑 영역들(DOP)이 형성될 수 있고, 도핑 영역들(DOP)은 공통 소스 전압이 공급되는 공통 소스 라인(CSL: common source line) 또는 또는 공통 소스 노드(CSN: common source node)로 이용될 수 있다.
복수의 수직 채널들 또는 채널 홀들이 적어도 하나의 접지 스트링 라인 기판(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)을 관통한다. 여기서 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)은 기판 형태로 구현될 수 있다. 복수의 수직 채널들의 상부면에는 비트라인들(BL)이 연결된다. 비트라인들(BL)은 제3 방향(D3)으로 연장될 수 있다.
메모리 셀 어레이(511)는 워드라인 컷 영역들(WDCT)에 의해서 복수의 메모리 셀 어레이 영역(Rm)으로 나누어질 수 있다. 각각의 메모리 셀 어레이 영역(Rm)은 제3 방향(D3)으로 양 측에 단부를 가질 수 있고, 서로 제3 방향(D3)으로 이격될 수 있다.
도 4는 도 2의 메모리 장치에 포함되는 메모리 셀 어레이의 일 실시예를 나타내는 등가 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(512)는 수직 구조를 가지는 복수의 낸드 스트링(NS)들을 포함할 수 있다. 낸드 스트링(NS)은 제2 방향(D2)을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향(D3)을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다.
복수의 낸드 스트링(NS)들은 비트라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향(D1)을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다.
동일한 층에 배열되는 메모리 셀(MC)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 제2 방향(D2)으로 연장되며 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 제2 방향(D2)으로 연장되며 제1 방향(D1) 및 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 제3 방향(D3)으로 연장되며 제2 방향(D2)을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(512)를 포함하는 수직형 또는 삼차원 낸드 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, 이차원 NAND 플래시 메모리 장치와 마찬가지로 페이지 단위로 라이트 동작 및 리드 동작을 수행하며, 블록 단위로 이레이즈 동작을 수행한다.
실시예에 따라서, 하나의 스트링(NS)에 포함되는 두 개의 스트링 선택 트랜지스터(SSTV)들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터(GSTV)들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터(SSTV) 및 하나의 접지 선택 트랜지스터(GSTV)를 포함하여 구현될 수도 있다.
도 5는 도 2의 메모리 장치에 포함되는 메모리 셀 어레이의 일 실시예를 나타내는 평면도이다.
도 5를 참조하면, 본 발명의 몇몇 실시예들에 따른 메모리 장치는 필라(P)를 포함한다. 워드라인 컷 영역(WDCT) 내부에는 도 5에 도시된 도핑 영역들(DOP)에 상응하는 공통 소스 라인들이 배치된다.
도 7을 참조하면, 메모리 셀 어레이 영역(Rm)은 이너 영역(Ri)과 아우터 영역(Ro)을 포함할 수 있다.
아우터 영역(Ro)은 메모리 셀 어레이 영역(Rm)의 양 측 단부로부터 제1 거리(d1)까지의 영역일 수 있다. 구체적으로, 메모리 셀 어레이 영역(Rm)은 워드라인 컷 영역(WDCT)에 의해서 제3 방향(D3)으로 서로 반대되는 제1 단부(E1) 및 제2 단부(E2)를 가질 수 있다.
아우터 영역(Ro)은 제1 아우터 영역(Ro1)과 제2 아우터 영역(Ro2)을 포함할 수 있다. 제1 아우터 영역(Ro1)은 제1 단부(E1)로부터 메모리 셀 어레이 영역(Rm)의 내측인 제3 방향(D3)으로 제1 거리(d1)까지의 영역일 수 있다. 유사하게, 제2 아우터 영역(Ro2)은 제2 단부(E2)로부터 메모리 셀 어레이 영역(Rm)의 내측으로 제1 거리(d1)까지의 영역일 수 있다.
이너 영역(Ri)은 제3 방향(D3)에서 제1 아우터 영역(Ro1) 및 제2 아우터 영역(Ro2) 사이에 위치할 수 있다. 이너 영역(Ri)은 즉, 제1 단부(E1)와도 제1 거리(d1)보다 멀리 떨어지고, 제2 단부(E2)와도 제1 거리(d1)보다 멀리 떨어진 영역일 수 있다.
필라(P)는 제1 방향(D1)으로 워드라인을 관통하여 형성될 수 있다. 필라(P)는 평면 형상에서는 지그-재그(Zig-Zag) 구조로 배치될 수 있다. 이러한 지그-재그 구조는 메모리 셀 어레이의 면적을 감소시키는 효과가 있다.
필라(P)는 제1 필라(P1) 및 제2 필라(P2)를 포함한다. 제1 필라(P1)는 아우터 영역(Ro) 내에 형성될 수 있다. 제2 필라(P2)는 이너 영역(Ri) 내에 형성될 수 있다. 여기서, "~내에 형성된다"는 필라(P)의 중심이 그 영역 내에 위치한다는 의미일 뿐, 필라(P)의 모든 부분이 그 영역에만 위치해야 함을 의미하는 것은 아니다. 따라서, 제1 필라(P1)의 중심은 아우터 영역(Ro) 내에 위치하지만 제1 필라(P1)의 일부분은 이너 영역(Ri)에 위치할 수도 있다.
제1 필라(P1)는 제1 아우터 영역(Ro1) 내에 제2 방향(D2)으로 하나의 행으로 정렬될 수 있다. 마찬가지로, 제1 필라(P1)는 제2 아우터 영역(Ro2) 내에서도 제2 방향(D2)으로 하나의 행으로 정렬될 수 있다.
제2 필라(P2)는 이너 영역(Ri) 내에서 제2 방향(D2)으로 2행으로 정렬될 수 있다. 이에 따라서, 필라(P)는 제2 방향(D2)으로 총 4행으로 정렬될 수 있다. 이 때, 제1 필라(P1)와 제2 필라(P2)의 개수는 서로 동일할 수 있다.
구체적으로, 제1 필라(P1)는 제1 단부(E1) 및 제2 단부(E2)로부터 제1 간격(Do)만큼 이격될 수 있다. 제1 필라(P1)는 제1 단부(E1) 및 제2 단부(E2)로부터 제2 간격(Di)만큼 이격될 수 있다. 이 때, 제2 간격(Di)은 제1 간격(Do)보다 클 수 있다.
도면에서는 아우터 영역(Ro)에 각각 1행씩 필라(P)가 정렬되는 것을 예시로 하였지만, 이에 제한되는 것은 아니다. 즉, 아우터 영역(Ro)에 각각 2행씩 필라(P)가 정렬되고, 이너 영역(Ri)에 4행씩 필라(P)가 정렬되는 것도 가능하다. 즉, 제1 필라(P1) 및 제2 필라(P2)의 개수가 동일하고, 대칭적으로 배치만 된다면 모두 본 실시예에 포함될 수 있다.
비트라인(BL)은 제1 비트라인(BLo) 및 제2 비트라인(BLi)을 포함한다. 제1 비트라인(BLo) 및 제2 비트라인(BLi)은 서로 인접하여 쌍을 이룰 수 있다. 제1 비트라인(BLo) 및 제2 비트라인(BLi)은 쌍을 이루면서 제3 방향(D3)으로 나란히 연장될 수 있다. 제1 비트라인(BLo) 및 제2 비트라인(BLi)은 제2 방향(D2)으로 이격되어 계속 배치되지만, 편의상 도면에서는 1쌍의 제1 비트라인(BLo) 및 제2 비트라인(BLi)만을 도시하고 나머지를 생략하였다.
제1 필라(P1)는 제1 비트라인(BLo)과 전기적으로 연결되고, 제2 필라(P2)는 제2 비트라인(BLi)과 전기적으로 연결될 수 있다. 메모리 셀 어레이 영역(Rm) 내에서 제1 비트라인(BLo) 및 제2 비트라인(BLi) 각각은 제1 필라(P1) 및 제2 필라(P2)와 각각 1:1로 연결될 수 있다. 다만, 다른 메모리 셀 어레이 영역(Rm)에서는 제1 비트라인(BLo) 및 제2 비트라인(BLi)이 제1 필라(P1) 및 제2 필라(P2)와 각각 1:1로 연결될 수 있다.
기존의 메모리 장치의 경우 제1 필라(P1)와 제2 필라(P2)를 구별하지 않고 동일한 필라로 취급하였다. 그러나, 제1 필라(P1)와 제2 필라(P2)는 공정 상으로 서로 다른 환경에서 형성될 수 있어 그 물리적, 전기적 특성이 서로 다를 수 있다.
도 6은 도 5의 메모리 셀 어레이에 포함되는 낸드 스트링들의 연결을 나타내는 회로도이다.
도 4 및 도 6을 참조하면, 낸드 스트링(NS)은 제1 필라(P1)에 대응되는 이너 낸드 스트링(NSi)과, 제2 필라(P2)에 대응되는 아우터 낸드 스트링(NSo)을 포함한다.
이너 낸드 스트링(NSi)의 일단은 제2 비트라인(BLi)에 연결되고 타단은 이너 저항(Ri)을 통하여 공통 소스 라인(CSL)에 연결된다. 아우터 낸드 스트링(NSo)의 일단은 아우터 비트라인(BLo)에 연결되고 타단은 아우터 저항(Ro)을 통하여 공통 소스 라인(CSL)에 연결된다.
도 3을 참조하여 전술한 바와 같이 이너 낸드 스트링(NSi)(즉 제1 필라(P1))과 공통 소스 라인(즉 워드 라인 컷 영역) 사이의 제2 간격(Di)이 아우터 낸드 스트링(NSo)(즉 제2 필라(P2))과 공통 소스 라인 사이의 제1 간격(Do)보다 크기 때문에 이너 저항(R1)은 아우터 저항(R2)보다 큰 값을 갖는다.
이와 같이, 이너 낸드 스트링(NSi)과 아우터 낸드 스트링(NSo)이 서로 다른 값의 저항들(R1, R2)을 통하여 공통 소스 라인(CSL)에 연결됨을 알 수 있다. 즉 이너 낸드 스트링(NSi)과 아우터 낸드 스트링(NSo)이 비대칭의 연결 구조를 갖기 때문에 이너 낸드 스트링(NSi)의 메모리 셀들과 아우터 낸드 스트링(NSo)의 메모리 셀들은 동작에 있어서 전기적인 특성 차이가 발생될 수 있다.
도 7은 도 2의 데이터 입출력 회로를 세부적으로 설명하기 위한 블록도이다.
도 7을 참조하면, 데이터 입출력 회로(530)는 페이지 버퍼 구조체(531) 및 리드 레벨 연산 모듈(532)을 포함할 수 있다.
페이지 버퍼 구조체(531)는 복수의 페이지 버퍼들을 포함할 수 있다. 이 때, 각각의 페이지 버퍼들은 비트라인(BL)에 1:1로 연결될 수 있다. 즉, 하나의 비트라인(BL)은 하나의 페이지 버퍼와 전기적으로 연결될 수 있다.
페이지 버퍼 구조체(531)는 제1 비트라인(BLo)과 제2 비트라인(BLi)으로부터 신호를 받아 데이터(DATA)를 출력할 수 있다. 데이터(DATA)는 제1 데이터(DATA1)와 제2 데이터(DATA2)를 포함할 수 있다.
제1 데이터(DATA1)와 제2 데이터(DATA2)는 각각 제1 필라(P1)와 제2 필라(P2)에 연관된 데이터일 수 있다. 즉, 제1 데이터(DATA1) 및 제2 데이터(DATA2)는 각각 제1 비트라인(BLo)과 제2 비트라인(BLi)과 연관된 데이터일 수 있다.
리드 레벨 연산 모듈(532)은 데이터(DATA)를 얻기 위한 최적의 리드 레벨을 연산할 수 있다. 리드 레벨이란 메모리 장치의 메모리 셀이 "1"인지 "0"인지를 판단하기 위한 기준 전압을 의미하고, 상술한 리드 전압(Vread)을 의미한다.
도 8은 도 7의 페이지 버퍼 구조체를 세부적으로 설명하기 위한 블록도이다.
도 8을 참조하면, 페이지 버퍼 구조체(531)는 제1 페이지 버퍼(531a) 및 제2 페이지 버퍼(531b)를 포함할 수 있다.
제1 페이지 버퍼(531a)는 제1 비트라인(BLo)이 연결될 수 있다. 구체적으로, 제1 페이지 버퍼(531a)는 제1 비트라인(BLo)이 연결되는 복수의 페이지 버퍼를 의미할 수 있다. 즉, 제1 페이지 버퍼(531a)는 제1 필라(P1)가 연결되는 페이지 버퍼들의 그룹일 수 있다.
제2 페이지 버퍼(531b)는 제2 비트라인(BLi)이 연결될 수 있다. 구체적으로, 제2 페이지 버퍼(531b)는 제2 비트라인(BLi)이 연결되는 복수의 페이지 버퍼를 의미할 수 있다. 즉, 제2 페이지 버퍼(531b)는 제2 필라(P2)가 연결되는 페이지 버퍼들의 그룹일 수 있다.
제1 페이지 버퍼(531a)는 제1 비트라인(BLo)을 통해서 제1 필라(P1)의 메모리 셀에 대한 제1 데이터(DATA1)를 출력하고, 제2 페이지 버퍼(531b)는 제2 비트라인(BLi)을 통해서 제2 필라(P2)의 메모리 셀에 대한 제2 데이터(DATA2)를 출력할 수 있다.
도 9는 도 8의 제1 페이지 버퍼를 세부적으로 설명하기 위한 개념적인 회로도이다. 도 9에서는 편의상 제1 비트라인(BLo)을 등가 저항으로 표현하였다.
도 9를 참조하면, 제1 페이지 버퍼(531a) 중 어느 하나의 페이지 버퍼의 구조는 제1 비트라인(BLo), 비트라인 셧오프 트랜지스터(BLSHFT), 센싱 노드(SO), 제1 레지스터(R1), 제2 레지스터(R2), 제3 레지스터(R3), 제4 레지스터(R4) 및 제5 레지스터(R5)를 포함한다.
제1 비트라인(BLo)은 비트라인 셧오프 트랜지스터(BLSHFT)를 통해서 센싱 노드(SO)와 연결될 수 있다. 비트라인 셧오프 트랜지스터(BLSHFT)는 비트라인 셧오프 신호(BLSHF)를 게이트 신호로 하여 제1 비트라인(BLo)과 센싱 노드(SO)를 연결할 수 있다.
제1 레지스터(R1), 제2 레지스터(R2), 제3 레지스터(R3), 제4 레지스터(R4) 및 제5 레지스터(R5)는 래치 회로로 구현될 수 있다. 제1 레지스터(R1)는 비트라인 센싱을 위한 센싱 래치일 수 있다.
제2 레지스터(R2), 제3 레지스터(R3) 및 제4 레지스터(R4)는 각각 후보 리드 레벨에 의한 데이터가 저장되는 레지스터일 수 있다. 이에 대해서는 추후에 더 자세히 설명한다.
제5 레지스터(R5)는 제2 레지스터(R2), 제3 레지스터(R3) 및 제4 레지스터(R4)의 데이터 중 어느 하나가 저장되어 외부로 제1 데이터(DATA1)로 출력되는 레지스터일 수 있다.
비휘발성 메모리 장치에서 메모리 셀에 대한 일반적인 센싱은 초기화 단계(Initialize), 프리차지 단계(Precharge), 비트 라인 디벨로프 단계(BL Develop), 오프셋 디벨로프 단계(SO Develop) 및 센싱 단계(Sensing)를 거칠 수 있다. 이 때, 비트 라인 디벨로프 단계 및 오프셋 디벨로프 단계는 동시에 진행될 수도 있다.
초기화 단계에서는 제1 레지스터(R1) 즉, 센싱 래치가 초기화 될 수 있다.
프리차지 단계(Precharge)에서는 센싱 노드(SO)가 소정의 전압 레벨까지 충전될 수 있다. 또한, 비트라인 셧오프 신호(BLSHF)의 전압 레벨이 프리차지 전압으로 천이되어, 센싱 노드(SO)와 연결된 제1 비트라인(BLo)도 소정의 전압 레벨로 충전될 수 있다.
디벨로프 단계에서는 제1 비트 라인(BLo)에 대한 프리차지를 종료할 수 있다. 비트라인 셧오프 신호(BLSHF)가 상기 프리차지 전압보다 낮고 접지 전압보다는 높은 디벨로프 전압으로 천이될 수 있다. 선택된 메모리 셀의 온-오프 여부에 따라 제1 비트라인(BLo)에 충전된 전하가 공통 소스 라인(CSL)으로 빠지거나 유지될 수 있다.
따라서, 메모리 셀(MC)이 ON 상태인 경우에는, 메모리 셀(MC)이 OFF 상태인 경우보다 제1 비트라인(BLo)의 전압 레벨이 더 낮아질 수 있다.
이 때, 비트라인 셧오프 트랜지스터(BLSHFT)는 하나의 트랜지스터만을 포함할 수도 있다. 이 경우, 하나의 트랜지스터를 통해 프리차지 단계 및 디벨로프 단계가 제어되기 때문에 복수의 트랜지스터들을 이용하여 프리차지 단계 및 디벨로프 단계를 별도로 제어하는 경우와 비교할 때, 트랜지스터 간의 미스 매치를 최소화할 수 있다.
물론, 정밀한 제어를 위해서 본 발명의 몇몇 실시예들에 따른 메모리 장치는 복수의 트랜지스터를 비트라인 셧오프를 위한 회로로 구성할 수도 있다.
센싱 단계에서 제1 레지스터(R1) 즉, 센싱 래치의 플립(Flip)여부에 따라 메모리 셀(MC)이 ON 상태인지 OFF 상태인지 센싱(Sensing)될 수 있다.
이 때, 상기 프리차지 단계에서 상기 디벨로프 단계로 전환될 때, 비트라인 셧오프 신호(BLSHF)는 일정한 시간동안 상기 프리차지 전압에서 상기 디벨로프 전압으로 낮아질 수 있다. 이 때, 상기 일정한 시간을 디벨로프 시간이라고 정의하면 디벨로프 시간이 달라짐에 따라서, 메모리 셀(MC)의 상태의 판별 결과가 달라질 수 있다. 이는 마치 리드 레벨이 달라지는 것과 같은 효과로서 유효 리드 레벨(effective read level)의 변경으로 볼 수 있다.
즉, 디벨로프 시간이 짧아지면 유효 리드 레벨이 높아지는 것이고, 디벨로프 시간이 길어지면 유효 리드 레벨이 낮아질 수 있다.
따라서, 본 발명의 몇몇 실시예들에 따른 메모리 장치는 이러한 디벨로프 시간에 따라 복수의 유효 리드 레벨을 후보 리드 레벨로 정의하여 여러 번 센싱을 수행할 수 있다.
도 7의 리드 레벨 연산 모듈(532)은 이러한 복수의 후보 리드 레벨에 따른 데이터를 연산하여 복수의 후보 리드 레벨 중 최적의 리드 레벨을 찾을 수 있다. 따라서, 각각의 후보 리드 레벨에 대한 데이터는 제1 페이지 버퍼(531a) 내에 저장되고, 리드 레벨 연산 모듈(532)이 이러한 데이터를 제공받아 복수의 후보 리드 레벨 중 최적의 리드 레벨을 찾을 수 있다.
상술한 제2 레지스터(R2), 제3 레지스터(R3) 및 제4 레지스터(R4)는 상기 각각의 후보 리드 레벨에 대한 데이터가 각각 저장되는 레지스터일 수 있다. 즉, 디벨로프 시간을 달리한 3번의 수행에 대한 3개의 데이터값이 각각 제2 레지스터(R2), 제3 레지스터(R3) 및 제4 레지스터(R4)에 저장될 수 있다.
리드 레벨 연산 모듈(532)은 MSB(Mass bit Counter) 회로 또는 전류 비교기(Current Comparator)를 포함할 수 있다. 리드 레벨 연산 모듈(532)은 복수의 제1 페이지 버퍼(531a)에서의 제2 레지스터(R2), 제3 레지스터(R3) 및 제4 레지스터(R4)에 저장된 데이터를 연산하여 상기 후보 리드 레벨 중 최적의 리드 레벨을 선택할 수 있다.
도 10은 도 8의 제2 페이지 버퍼를 세부적으로 설명하기 위한 개념적인 회로도이다. 도 10에서는 편의상 제2 비트라인(BLi)을 등가 저항으로 표현하였다.
도 10을 참조하면, 제2 페이지 버퍼(531b) 중 어느 하나의 페이지 버퍼의 구조는 제1 페이지 버퍼(531a)의 페이지 버퍼와 유사한 구조를 가질 수 있다. 구체적으로, 제2 비트라인(BLi), 비트라인 셧오프 트랜지스터(BLSHFT), 센싱 노드(SO), 제1 레지스터(R1), 제2 레지스터(R2), 제3 레지스터(R3), 제4 레지스터(R4) 및 제5 레지스터(R5)를 포함한다.
여기서, 제2 비트라인(BLi)은 제1 비트라인(BLo)에 대응되고, 나머지 구성요소는 제1 페이지 버퍼(531a)와 동일한 기능을 수행할 수 있다. 즉, 제2 비트라인(BLi)에 대해서도, 디벨로프 시간을 변경시켜 복수의 후보 리드 레벨에 따른 데이터를 저장하고, 리드 레벨 연산 모듈(532)은 복수의 제2 페이지 버퍼(531b)에서 이러한 복수의 후보 리드 레벨에 따른 데이터를 연산하여 복수의 후보 리드 레벨 중 최적의 리드 레벨을 찾을 수 있다. 찾아진 최적의 리드 레벨에 대응되는 데이터는 제5 레지스터(R5)에 저장되어 제2 데이터(DATA2)로 출력될 수 있다.
이 때, 상기 복수의 후보 리드 레벨은 제1 페이지 버퍼(531a) 및 제2 페이지 버퍼(531b)에서 동일할 수 있다.
결과적으로, 제1 페이지 버퍼(531a) 및 제2 페이지 버퍼(531b)는 각각 제1 필라(P1)와 제2 필라(P2)에 대한 독립적인 데이터를 출력할 수 있다.
도 11은 도 7의 페이지 버퍼 구조체의 물리적인 구성을 세부적으로 설명하기 위한 개념도이다.
도 11을 참조하면, 페이지 버퍼 구조체(531)는 제1 내지 제6 단(S1~S6)을 포함할 수 있다. 제1 내지 제6 단(S1~S6)은 서로 동일한 제1 크기(Size 1)를 가질 수 있다.
제1 크기(Size 1)는 페이지 버퍼 구조체(531)가 형성될 수 있는 물리적 공간의 제약이나, 배선 구조의 용이성 등 여러 가지 제약 조건에 의해서 미리 정해진 수치일 수 있다. 예를 들어, 제1 크기(Size 1)는 16KB 또는 32KB일 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제6 단(S1~S6)은 센싱 단계에서 독립적으로 센싱될 수 있다. 즉, 예를 들어, 제1 단(S1)을 센싱할 때, 제2 단(S2)이 반드시 센싱되어야 되는 것은 아니다.
제1 내지 제6 단(S1~S6)은 도면에서는 6개로 도시되었지만, 이는 하나의 예시에 불과할 뿐 이에 제한되는 것은 아니다. 즉, 단(stage)의 개수는 12개일 수도 있고, 18개일 수도 있다. 단의 개수는 단의 크기와 같이 여러 제약 조건에 따라 미리 정해진 규격일 수 있다.
1개의 단에서 제1 크기(Size 1)의 1/4의 크기를 가지는 제3 크기(Size 3)의 단위체는 페이지 버퍼의 유형이 결정되는 최소 단위일 수 있다. 여기서, 페이지 버퍼의 유형이란 제1 페이지 버퍼(531a)인지 제2 페이지 버퍼(531b)인지를 의미한다. 즉, 제1 필라(P1)에 대한 데이터를 처리하는 페이지 버퍼인지, 아니면 제2 필라(P2)에 대한 데이터를 처리하는 페이지 버퍼인지를 의미할 수 있다.
여기서 제3 크기(Size 3)의 단위체는 복수의 페이지 버퍼를 포함할 수 있다. 예를 들어, 1개의 비트라인이 1bit의 정보를 담는 경우 제3 크기(Size 3)가 4KB인 경우 4*1024*8=32,768개의 페이지 버퍼가 제3 크기(Size 3)의 단위체에 포함될 수 있다. 즉, 상기 "페이지 버퍼의 유형"은 상기 32,768개의 페이지 버퍼가 모두 제1 페이지 버퍼(531a)인지 모두 제2 페이지 버퍼(531b)인지를 의미한다.
1개의 단에서 절반의 크기인 제2 크기(Size 2)를 가지는 하프 컬럼은 서로 독립적으로 센싱이 수행될 수 있다. 즉, 제1 단(S1)에서 제2 크기(Size 2)를 가지는 앞 부분과 제2 크기(Size 2)를 가지는 뒷 부분은 독립적, 병렬적으로 센싱이 수행될 수 있다.
본 실시예는 제1 내지 제6 단(S1~S6)에서 제2 크기(Size 2)를 가지는 앞부분에 제1 페이지 버퍼(531a)가 배치되고, 제2 크기(Size 2)를 가지는 뒷부분에 제2 페이지 버퍼(531b)가 배치될 수 있다.
페이지 버퍼 구조체(531)는 제1 내지 제6 단(S1~S6)이 모두 센싱에 사용되지 않을 수 있다. 즉, 페이지 버퍼 구조체(531)의 제1 내지 제6 단(S1~S6) 중 일부만이 샘플링(sampling)되어 센싱에 사용될 수 있다.
이는 연산의 속도와 효율을 높이기 위함일 수 있다. 즉, 일부의 샘플링을 통해서도 충분히 많은 데이터가 확보된 경우에는 비교적 정확한 데이터 값을 획득할 수 있기에 더 빠른 속도와 효율을 위해서 샘플링을 수행할 수 있다.
따라서, 예시적으로, 제1 단(S1), 제2 단(S2) 및 제4 단(S4)만을 샘플링하여 데이터를 도출할 수 있다. 이 때, 제1 단(S1), 제2 단(S2) 및 제4 단(S4)의 제2 크기(Size 2)의 앞부분은 모두 제1 페이지 버퍼(531a)이고, 제2 크기(Size 2)의 뒷부분은 모두 제2 페이지 버퍼(531b)일 수 있다.
이에 따라서, 본 실시예는 제1 페이지 버퍼(531a)에서의 연산된 데이터와 제2 페이지 버퍼(531b)에서의 연산된 데이터를 2개의 그룹으로 나누어서 각각 제1 및 제2 데이터를 도출할 수 있다.
도 12는 도 5의 제1 및 제2 필라의 특성의 차이를 설명하기 위한 메모리 셀의 산포도이다. 도 12에서 제1 필라(P1)에 대한 산포도는 Co이고, 제2 필라(P2)에 대한 산포도는 Ci다.
도 12를 참조하면, 제1 필라(P1)는 제2 필라(P2)에 비해서 공정 상의 여러 조건이 다르고, 공통 소스 라인(CSL)과의 거리가 달라 저항도 달라짐에 따라서 산포도의 형태가 좌측 부분이 더 늘어지는 형태일 수 있다.
도 13은 본 발명의 몇몇 실시예들에 따른 메모리 장치의 2개로 그룹화된 산포도이다. 구체적으로, 도 13의 (a)는 전체 셀에 대한 산포도이고, 도 13의 (b)는 제1 필라(P1) 및 제1 비트라인(BLo)에 대응되는 셀에 대한 산포도이고, 도 13의 (c)는 제2 필라(P2) 및 제2 비트라인(BLi)에 대응되는 셀에 대한 산포도이다. 산포도란 문턱 전압에 따른 셀의 개수를 표현한 도면을 의미한다.
상술한 도 12의 설명과 같이 제1 필라(P1) 및 제2 필라(P2)에 대한 셀의 산포도의 형태가 달라짐에 따라서, 도 13의 (a)의 산포도는 (b)와 (c)의 산포도로 나누어 질 수 있다.
이 때, (a)에서 좌측의 ON 셀은 데이터 "1"이 저장된 셀의 개수를 의미하고, 우측의 OFF 셀은 데이터 "0"이 저장된 셀의 개수를 의미한다. 이러한 ON/OFF의 판단은 리드 레벨을 기준으로 정해질 수 있다. 다만, 이상적인 리드 레벨을 바로 알아내기 어려우므로, 후보 리드 레벨(RL1~RL3)을 통해서 센싱을 하고, 그 중에 최적의 리드 레벨을 찾아내어 데이터를 도출하는 방식을 사용한다.
상술한 바와 같이 후보 리드 레벨(RL1~RL3)은 디벨로프 시간에 따라 조절된 유효 리드 레벨일 수 있다. 후보 리드 레벨(RL1~RL3)의 개수는 제한되지 않지만, 편의상 3개로 설명한다.
도 13의 (b)와 (c)의 산포도를 합산한 (a)의 산포도에서는 제2 후보 리드 레벨(RL2)이 최적 리드 레벨일 수 있다. 그러나, (b)의 경우 최적 리드 레벨은 제1 후보 리드 레벨(RL1)이고, (c)의 경우 최적 리드 레벨은 제3 후보 리드 레벨(RL3)일 수 있다.
즉, 필라의 위치에 따라서 물리적 특성이 변하고, 이에 따라서, 최적의 리드 레벨도 달라질 수 있음에도, 기존의 방식은 전체 메모리 셀을 구분하지 않고 합산하여 센싱하여 상대적으로 부정확한 데이터를 도출하였다.
이에 반해서, 본 발명의 몇몇 실시예들에 따른 메모리 장치는 필라의 위치에 따라 2개의 그룹으로 나누어 각각의 최적의 리드 레벨을 선택하고 각각의 데이터를 도출하여 훨씬 정확한 메모리 리드 동작을 수행할 수 있다.
이하, 도 14를 참조하여 본 발명의 몇몇 실시예들에 다른 메모리 장치를 설명한다. 상술한 실시예들과 중복되는 설명은 생략하거나 간략히 한다.
도 14는 본 발명의 몇몇 실시예들에 따른 메모리 장치를 설명하기 위한 개념도이다.
도 14를 참조하면, 본 발명의 몇몇 실시예들에 따른 메모리 장치의 페이지 버퍼 구조체(531)는 제1 내지 제6 단(S1~S6)에서 하프 컬럼 별로 페이지 버퍼의 유형이 같을 수 있다.
예를 들어, 제1 단(S1), 제3 단(S3), 제4 단(S4) 및 제6 단(S6)의 경우 제2 크기(Size 2)의 앞부분의 하프 컬럼이 제1 페이지 버퍼(531a)로 구성되고, 뒷부분의 하프 컬럼이 제2 페이지 버퍼(531b)로 구성될 수 있다.
반대로, 제2 단(S2) 및 제5 단(S5)의 경우 제2 크기(Size 2)의 앞부분의 하프 컬럼이 제2 페이지 버퍼(531b)로 구성되고, 뒷부분의 하프 컬럼이 제1 페이지 버퍼(531a)로 구성될 수 있다.
이러한 경우, 제1 단(S1), 제3 단(S3), 제4 단(S4) 및 제6 단(S6)의 앞부분의 하프 컬럼과 제2 단(S2) 및 제5 단(S5)의 뒷부분의 하프 컬럼이 같이 연결되어 제1 페이지 버퍼(531a)에 대한 제1 데이터를 도출할 수 있다.
또한, 반대로, 제2 단(S2) 및 제5 단(S5)의 앞부분의 하프 컬럼과 제1 단(S1), 제3 단(S3), 제4 단(S4) 및 제6 단(S6)의 앞부분의 하프 컬럼이 같이 연결되어 제2 페이지 버퍼(531b)에 대한 제2 데이터를 도출할 수 있다.
또는, 제1 내지 제6 단(S1~S6) 중 샘플링된 단에 한해서 제1 페이지 버퍼(531a)와 제2 페이지 버퍼(531b)가 독립적, 병렬적으로 처리될 수 있다.
즉, 페이지 버퍼 구조체(531) 내부의 정렬이 되지 않더라도 제2 크기(Size 2) 단위로 페이지 버퍼 유형이 결정되고, 같은 유형끼리 같이 연산되도록 연결관계가 형성되는 경우, 제1 필라(P1) 및 제2 필라(P2) 각각에 대한 정확한 데이터를 도출할 수 있다.
이를 통해서, 본 발명의 몇몇 실시예들에 따른 메모리 장치는 데이터 리드 동작의 신뢰성이 더 향상될 수 있다.
이하, 도 15를 참조하여 본 발명의 몇몇 실시예들에 다른 메모리 장치를 설명한다. 상술한 실시예들과 중복되는 설명은 생략하거나 간략히 한다.
도 15는 본 발명의 몇몇 실시예들에 따른 메모리 장치를 설명하기 위한 개념도이다.
도 15를 참조하면, 본 발명의 몇몇 실시예들에 따른 메모리 장치의 페이지 버퍼 구조체(531)는 제1 내지 제6 단(S1~S6)에서 제3 크기(Size 3)의 단위체별로 센싱이 독립적으로 수행될 수 있다. 즉, 굳이 제2 크기(Size 2)의 앞 부분의 하프 컬럼과 뒷부분의 하프 컬럼이 각각 동일한 유형을 가질 필요가 없다.
각각의 단은 4개의 제3 크기(Size 3)의 단위체를 포함할 수 있다. 예를 들어, 제6 단(S6)의 경우 제3 크기(Size 3)의 첫번째 및 네번째 단위체가 제1 페이지 버퍼(531a)로 구성되고, 두번째 및 세번째 단위체가 제2 페이지 버퍼(531b)로 구성될 수 있다.
다른 단도 각각, 자유롭게 2개의 제1 페이지 버퍼(531a)로 구성된 단위체와 2개의 제2 페이지 버퍼(531b)로 구성된 단위체를 포함할 수 있다.
이러한 경우, 각 단의 제1 페이지 버퍼(531a)로 구성된 단위체들이 같이 연결되어 제1 페이지 버퍼(531a)에 대한 제1 데이터를 도출할 수 있다.
또한, 반대로, 각 단의 제2 페이지 버퍼(531b)로 구성된 단위체들이 같이 연결되어 제2 페이지 버퍼(531b)에 대한 제2 데이터를 도출할 수 있다.
또는, 제1 내지 제6 단(S1~S6) 중 샘플링된 단에 한해서 제1 페이지 버퍼(531a)와 제2 페이지 버퍼(531b)가 독립적, 병렬적으로 처리될 수 있다.
즉, 페이지 버퍼 구조체(531) 내부의 정렬이 되지 않더라도 제2 크기(Size 2) 단위로 페이지 버퍼 유형이 결정되고, 같은 유형끼리 같이 연산되도록 연결관계가 형성되는 경우, 제1 필라(P1) 및 제2 필라(P2) 각각에 대한 정확한 데이터를 도출할 수 있다.
본 실시예는 페이지 버퍼 구조체(531)의 배치와 무관하게 제1 페이지 버퍼(531a)와 제2 페이지 버퍼(531b)를 분리시켜 연산할 수 있어 비트라인과 페이지 버퍼의 연결을 설계하기 용이할 수 있다.
이와 동시에 제1 필라(P1) 및 제2 필라(P2) 각각에 대한 정확한 데이터를 도출할 수 있다. 이를 통해서, 본 발명의 몇몇 실시예들에 따른 메모리 장치는 데이터 리드 동작의 신뢰성이 더 향상될 수 있다.
이하, 도 1, 도 7 내지 도 11 및 도 16을 참조하여 본 발명의 몇몇 실시예들에 다른 메모리 장치의 리드 방법을 설명한다. 상술한 실시예들과 중복되는 설명은 생략하거나 간략히 한다.
도 16은 본 발명의 몇몇 실시예들에 따른 메모리 장치의 리드 방법을 설명하기 위한 순서도이다.
도 16을 참조하면, 리드 요청을 수신한다(S100).
구체적으로 도 1을 참조하면, 메모리 컨트롤러(300)는 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(500)로 송신하여 리드 동작을 요청할 수 있다. 메모리 장치(500)는 리드 요청을 수신할 수 있다.
다시, 도 16을 참조하면, 페이지 센싱을 한다(S200).
구체적으로 도 9 및 도 10을 참조하면 페이지 센싱은 초기화 단계, 프리차지 단계, 비트 라인 디벨로프 단계, 오프셋 디벨로프 단계 및 센싱 단계를 거칠 수 있다.
초기화 단계에서는 제1 레지스터(R1) 즉, 센싱 래치가 초기화 될 수 있다.
프리차지 단계(Precharge)에서는 센싱 노드(SO)가 소정의 전압 레벨까지 충전될 수 있다. 또한, 비트라인 셧오프 신호(BLSHF)의 전압 레벨이 프리차지 전압으로 천이되어, 센싱 노드(SO)와 연결된 제1 비트라인(BLo) 및 제2 비트라인(BLi)도 소정의 전압 레벨로 충전될 수 있다.
디벨로프 단계에서는 제1 비트 라인(BLo)에 대한 프리차지를 종료할 수 있다. 비트라인 셧오프 신호(BLSHF)가 상기 프리차지 전압보다 낮고 접지 전압보다는 높은 디벨로프 전압으로 천이될 수 있다. 선택된 메모리 셀의 온-오프 여부에 따라 제1 비트라인(BLo)에 충전된 전하가 공통 소스 라인(CSL)으로 빠지거나 유지될 수 있다.
따라서, 메모리 셀(MC)이 ON 상태인 경우에는, 메모리 셀(MC)이 OFF 상태인 경우보다 제1 비트라인(BLo) 및 제2 비트라인(BLi)의 전압 레벨이 더 낮아질 수 있다.
센싱 단계에서 제1 레지스터(R1) 즉, 센싱 래치의 플립여부에 따라 메모리 셀(MC)이 ON 상태인지 OFF 상태인지 센싱될 수 있다.
다시, 도 16을 참조하면, 페이지 버퍼를 샘플링한다(S300).
구체적으로, 도 11을 참조하면, 페이지 버퍼 구조체(531)는 전체 모두 센싱에 사용되지 않을 수 있다. 즉, 페이지 버퍼 구조체(531)의 전체 중 일부만이 샘플링(sampling)되어 센싱에 사용될 수 있다.
따라서, 예시적으로, 제1 내지 제6 단(S1~S6) 중 제1 단(S1), 제2 단(S2) 및 제4 단(S4)만을 샘플링하여 데이터를 도출할 수 있다. 이 때, 샘플링되는 단의 개수는 달라질 수 있다.
다시, 도 16을 참조하면, 제1 최적 리드 레벨을 선택하고(S410), 제2 최적 리드 레벨을 선택한다(S420).
구체적으로, 도 7 내지 도 9 및 도 10을 참조하면, 리드 레벨 연산 모듈(532)은 이러한 복수의 후보 리드 레벨에 따른 데이터를 연산하여 복수의 후보 리드 레벨 중 최적의 리드 레벨을 찾을 수 있다. 따라서, 각각의 후보 리드 레벨에 대한 데이터는 제1 페이지 버퍼(531a) 내에 저장되고, 리드 레벨 연산 모듈(532)이 이러한 데이터를 제공받아 복수의 후보 리드 레벨 중 최적의 리드 레벨을 찾을 수 있다.
상술한 제2 레지스터(R2), 제3 레지스터(R3) 및 제4 레지스터(R4)는 상기 각각의 후보 리드 레벨에 대한 데이터가 각각 저장되는 레지스터일 수 있다. 즉, 디벨로프 시간을 달리한 3번의 수행에 대한 3개의 데이터값이 각각 제2 레지스터(R2), 제3 레지스터(R3) 및 제4 레지스터(R4)에 저장될 수 있다.
리드 레벨 연산 모듈(532)은 복수의 제1 페이지 버퍼(531a) 및 복수의 제2 페이지 버퍼(531b)에서 각각 제2 레지스터(R2), 제3 레지스터(R3) 및 제4 레지스터(R4)에 저장된 데이터를 연산하여 후보 리드 레벨 중 최적의 리드 레벨을 선택할 수 있다.
이 때, 제1 페이지 버퍼(531a)에 대응한 최적의 리드 레벨은 제1 최적 리드 레벨이고, 제2 페이지 버퍼(531b)에 대응한 최적의 리드 레벨은 제2 최적 리드 레벨일 수 있다.
다시, 도 16을 참조하면, 제1 및 제2 데이터를 출력한다(S500).
구체적으로, 도 8을 참조하면, 제1 데이터(DATA1)는 제1 페이지 버퍼(531a)에 의해서 출력되고, 제2 데이터(DATA2)는 제2 페이지 버퍼(531b)에 의해서 출력될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
BLi, BLo: 비트라인
Ri: 이너 영역
Ro: 아우터 영역
531a: 제1 페이지 버퍼
531b: 제2 페이지 버퍼

Claims (20)

  1. 수직으로 적층되는 복수의 워드 라인을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 제1 방향으로 서로 이격되는 복수의 영역으로 분리시키는 워드라인 컷 영역;
    상기 워드라인을 관통하는 필라로서, 상기 필라는 상기 워드 라인 컷 영역과 제1 간격만큼 이격된 제1 필라와, 상기 워드 라인 컷 영역과 상기 제1 간격보다 큰 제2 간격만큼 이격된 제2 필라를 포함하는 필라;
    상기 제1 및 제2 필라와 전기적으로 각각 연결되는 제1 및 제2 비트 라인;
    상기 제1 및 제2 비트 라인과 각각 연결되는 제1 및 제2 페이지 버퍼를 포함하는 페이지 버퍼 구조체; 및
    상기 페이지 버퍼 구조체로부터 데이터를 제공받아 최적의 리드 레벨을 결정하는 리드 레벨 연산 모듈을 포함하되,
    상기 페이지 버퍼 구조체는 상기 제1 및 제2 페이지 버퍼가 각각 포함되는 제1 영역과 제2 영역을 포함하고,
    상기 제1 및 제2 영역은 서로 독자적으로 상기 데이터를 제공하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 페이지 버퍼 구조체는 각각 동일한 제1 크기를 가지고, 서로 분리된 제1 및 제2 단을 포함하고,
    상기 제1 및 제2 단은 각각 상기 제1 및 제2 영역을 포함하는 메모리 장치.
  3. 제2 항에 있어서,
    상기 페이지 버퍼 구조체는 상기 제1 크기를 가지고, 상기 제1 및 제2 단과 분리된 제3 단을 포함하고,
    상기 리드레벨 연산 모듈은 상기 제1 내지 제3 단 중 제1 및 제2 단만을 선택하여 상기 데이터를 제공받는 메모리 장치.
  4. 제2 항에 있어서,
    상기 제1 및 제2 영역의 크기는 상기 제1 크기의 절반인 제2 크기인 메모리 장치.
  5. 제2 항에 있어서,
    상기 제1 및 제2 영역의 크기는 상기 제1 크기의 1/4인 제3 크기이고,
    상기 제1 및 제2 단에서 상기 제1 및 제2 영역은 각각 2개씩 존재하는 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 필라의 개수와 제2 필라의 개수는 서로 동일한 메모리 장치.
  7. 제1 항에 있어서,
    상기 데이터는 상기 제1 및 제2 영역에서 각각 제공된 제1 및 제2 데이터를 포함하고,
    상기 리드 레벨 연산 모듈은 상기 제1 데이터를 이용하여 제1 최적 리드레벨을 도출하고, 상기 제2 데이터를 이용하여 제2 최적 리드레벨을 도출하는 메모리 장치.
  8. 수직으로 적층되는 복수의 워드 라인을 포함하고, 양 측의 제1 및 제2 단부를 포함하는 메모리 셀 어레이 영역으로서, 상기 메모리 셀 어레이 영역은 상기 제1 및 제2 단부로부터 각각 제1 거리까지 정의되는 아우터 영역과, 상기 제1 및 제2 단부로부터 제1 거리보다 멀리 형성되는 이너 영역을 포함하는 메모리 셀 어레이 영역;
    상기 워드라인을 관통하는 필라로서, 상기 필라는 상기 아우터 영역에 형성된 제1 필라와, 상기 이너 영역에 형성된 제2 필라를 포함하는 필라;
    상기 제1 및 제2 필라와 전기적으로 각각 연결되는 제1 및 제2 비트 라인;
    상기 제1 및 제2 비트 라인과 각각 연결되는 제1 및 제2 페이지 버퍼; 및
    상기 제1 페이지 버퍼로부터 제1 데이터를 받아 제1 최적 리드레벨을 도출하고, 상기 제2 페이지 버퍼로부터 제2 데이터를 받아 제2 최적 리드 레벨을 도출하는 리드 레벨 연산 모듈을 포함하는 메모리 장치.
  9. 제8 항에 있어서,
    상기 제1 필라와 상기 제2 필라는 서로 동일한 개수로 존재하는 메모리 장치.
  10. 제9 항에 있어서,
    상기 아우터 영역은 상기 제1 단부로부터 상기 제1 거리만큼 형성되는 제1 아우터 영역과,
    상기 제2 단부로부터 상기 제1 거리만큼 형성되는 제2 아우터 영역을 포함하고,
    상기 제1 아우터 영역 내의 제1 필라의 개수와 상기 제2 아우터 영역 내의 제1 필라의 개수는 서로 동일한 메모리 장치.
  11. 제10 항에 있어서,
    상기 제1 필라는 상기 제1 및 제2 아우터 영역에 각각 하나의 행으로 정렬되는 메모리 장치.
  12. 제11 항에 있어서,
    상기 제2 필라는 상기 이너 영역에 2개의 행으로 정렬되는 메모리 장치.
  13. 수직으로 적층되는 복수의 워드 라인을 포함하고, 양 측의 제1 및 제2 단부를 포함하는 메모리 셀 어레이 영역으로서, 상기 메모리 셀 어레이 영역은 상기 제1 및 제2 단부로부터 각각 제1 거리까지 정의되는 아우터 영역과, 상기 제1 및 제2 단부로부터 제1 거리보다 멀리 형성되는 이너 영역을 포함하는 메모리 셀 어레이 영역;
    상기 워드라인을 관통하는 필라로서, 상기 필라는 상기 아우터 영역에 형성된 제1 필라와, 상기 이너 영역에 형성된 제2 필라를 포함하는 필라;
    상기 제1 및 제2 필라와 전기적으로 각각 연결되는 제1 및 제2 비트 라인;
    상기 제1 및 제2 비트 라인과 각각 연결되는 제1 및 제2 페이지 버퍼로서, 상기 제1 및 제2 페이지 버퍼는 각각 복수의 후보 리드 레벨에 대한 데이터를 각각 저장하는 복수의 레지스터를 포함하는 제1 및 제2 페이지 버퍼; 및
    상기 제1 페이지 버퍼에 대해서 상기 복수의 후보 리드 레벨 중 어느 하나를 제1 최적 리드 레벨로 선정하고, 상기 제2 페이지 버퍼에 대해서 상기 복수의 후보 리드 레벨 중 어느 하나를 제2 최적 리드 레벨로 선정하는 리드 레벨 연산 모듈을 포함하는 메모리 장치.
  14. 제13 항에 있어서,
    상기 복수의 후보 리드 레벨은 제1 내지 제3 후보 리드 레벨을 포함하는 메모리 장치.
  15. 제14 항에 있어서,
    상기 복수의 레지스터는 상기 제1 내지 제3 후보 리드 레벨에 각각 대응하는 제1 내지 제3 레지스터를 포함하는 메모리 장치.
  16. 제15 항에 있어서,
    상기 제1 및 제2 페이지 버퍼는 각각 제4 레지스터를 포함하고,
    상기 제1 페이지 버퍼에서 상기 제4 레지스터는 상기 제1 내지 제3 레지스터 중 상기 제1 최적 리드 레벨에 대응하는 레지스터의 데이터가 저장되고,
    상기 제2 페이지 버퍼에서 상기 제4 레지스터는 상기 제1 내지 제3 레지스터 중 상기 제2 최적 리드 레벨에 대응하는 레지스터의 데이터가 저장되는 메모리 장치.
  17. 제16 항에 있어서,
    상기 제4 레지스터에 저장된 데이터는 외부로 출력되는 메모리 장치.
  18. 제15 항에 있어서,
    상기 제1 및 제2 페이지 버퍼는 각각 제5 레지스터를 포함하고,
    상기 제5 레지스터는 상기 제1 및 제2 비트 라인을 센싱하기 위한 레지스터인 메모리 장치.
  19. 제13 항에 있어서,
    상기 리드 레벨 연산 모듈은 상기 제1 및 제2 최적 리드 레벨을 병렬적으로 선정하는 메모리 장치.
  20. 제13 항에 있어서,
    상기 제1 거리는 상기 제1 및 제2 단부로부터 제1 방향의 거리이고,
    상기 제1 및 제2 비트 라인은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 메모리 장치.
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