KR20210099895A - 메모리 시스템 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 메모리 시스템에 있어서, 셀 당 멀티-비트 데이터가 저장되는 복수의 메모리 블록들을 포함하는 플래인을 포함하는 메모리 장치; 및 상기 메모리 블록들 중 제1 메모리 블록에 대해 문제 유발 동작이 수행될 경우에, 상기 제1 메모리 블록을 제외한 나머지 메모리 블록들을 문제 발생 후보군으로 검출하고, 상기 문제 발생 후보군 중 제2 메모리 블록에 대한 리드 커맨드를 수신할 경우에, 미리 정해진 테이블에 기초하여 상기 제2 메모리 블록에 대응하는 리드 전압 적용 순서에 따라 복수의 리드 전압들을 순차 인가하여 상기 제2 메모리 블록에 대한 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 문제 유발 동작은 프로그램 동작 또는 이레이즈 동작인 메모리 시스템이 개시된다.

Description

메모리 시스템 및 그것의 동작방법 {MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 리드 동작의 효율을 향상시키기 위한 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 미리 결정된 테이블에 기초하여 리드 전압들을 인가하는 순서를 결정하고, 상기 결정된 순서에 따라 리드 동작을 수행함으로써 상기 리드 동작의 성공 가능성을 높일 수 있다.
본 발명의 실시 예에 따른 메모리 시스템에 있어서, 셀 당 멀티-비트 데이터를 저장하는 복수의 메모리 블록들을 포함하는 플래인을 포함하는 메모리 장치; 및 상기 메모리 블록들 중 제1 메모리 블록에 대해 문제 유발 동작이 수행될 경우에, 상기 제1 메모리 블록을 제외한 나머지 메모리 블록들을 문제 발생 후보군으로 검출하고, 상기 문제 발생 후보군 중 제2 메모리 블록에 대한 리드 커맨드를 수신할 경우에, 미리 정해진 테이블로부터 상기 제2 메모리 블록에 대응하는 리드 전압 적용 순서를 검색하며, 상기 검색된 리드 전압 적용 순서에 따라 복수의 리드 전압들을 순차 인가하여 상기 제2 메모리 블록에 대한 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 문제 유발 동작은 프로그램 동작 또는 이레이즈 동작인 메모리 시스템이 제시된다.
본 발명의 일 실시 예에 따른 메모리 시스템의 동작방법에 있어서, 동일 플래인에 포함된 메모리 블록들 중 제1 메모리 블록에 대해 문제 유발 동작을 수행하는 단계; 상기 제1 메모리 블록을 제외한 나머지 메모리 블록들을 문제 발생 후보군으로 검출하는 단계; 상기 문제 발생 후보군 중 제2 메모리 블록에 대한 리드 커맨드를 수신하는 단계; 및 미리 정해진 테이블로부터 상기 제2 메모리 블록에 대응하는 리드 전압 적용 순서를 검색하는 단계; 상기 검색된 리드 전압 적용 순서에 따라 복수의 리드 전압들을 순차 인가하여 상기 제2 메모리 블록에 대한 리드 동작을 수행하는 단계를 포함하되, 상기 문제 유발 동작은 프로그램 동작 또는 이레이즈 동작인 메모리 시스템의 동작방법이 제시된다.
제1 메모리 블록에 대해 프로그램 동작 또는 소거 동작이 수행될 경우에, 상기 제1 메모리 블록과 동일 플래인에 포함된 제2 메모리 블록에 대한 문턱 전압 산포가 일시적으로 변경될 수 있다. 본 발명의 실시 예에 따른 메모리 시스템은 미리 결정된 테이블에 기초하여 리드 전압들을 인가하는 순서를 결정하고, 상기 결정된 순서에 따라 리드 동작을 수행할 수 있다. 따라서, 일시적인 문턱 전압 산포의 변경으로 인해 리드 동작이 패일되어 리드 리트라이 단계에 진입하는 현상을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 복수의 메모리 블록들을 각각 포함하는 복수의 플래인들을 포함하는 메모리 장치를 설명하기 위한 도면이다.
도 5는 MLC 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 6은 TLC 메모리 장치들의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 7은 정정 불가능한 에러가 발생할 경우 일반적으로 수행하는 리드 동작들을 나타내기 위한 순서도이다.
도 8은 문제 유발 동작이 수행된 이후 문제 발생 후보 블록에 대해 첫번째로 수행된 디폴트 리드 동작에서 리드 에러가 급증하는 현상을 설명하기 위한 도면이다.
도 9A 내지 도 9C는 문턱 전압 산포의 이동에 의해 영향을 받는 정도가 상이한 리드 전압들을 설명하기 위한 도면이다.
도 10는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타내는 순서도이다.
도 11은 메모리 블록에 대한 플래그 비트를 사용하여 문제 발생 후보군으로 검출되었는지 여부를 나타내는 방법을 설명하기 위한 도면이다.
도 12 및 도 13는 리드 전압 적용 순서들을 포함하는 테이블을 설명하기 위한 도면이다.
도 14는 문제 발생 후보군으로의 검출을 해제한 이후 메모리 블록들 각각에 대한 플래그 비트들을 나타낸 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system) 혹은 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치(솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC))들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD, PC 카드(PCMCIA: Personal Computer Memory Card International Association), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등으로 구성할 수 있다. 또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(컴퓨터, 스마트폰, 휴대용 게임기) 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조에 대해서는, 이하 도 2 및 도 3에서 보다 구체적으로 설명된다. 또한, 상기 복수의 메모리 블록들을 각각 포함하는 복수의 플레이들을 포함하는 상기 메모리 장치(150)에 대해서는 도 4를 참조하여 보다 구체적으로 후술한다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 또한 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management) 동작 등을 포함한다.
이하에서는, 도 2 및 도 3를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 셀 어레이(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
도 4는 복수의 메모리 블록들을 각각 포함하는 복수의 플래인들을 포함하는 메모리 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(150)는, 복수의 메모리 다이(memory die)들, 예컨대 메모리 다이0(610), 메모리 다이1(630), 메모리 다이2(650), 메모리 다이3(670)을 포함하며, 각각의 메모리 다이들(610,630,650,670)은, 복수의 플래인(plane)들을 포함, 예컨대 메모리 다이0(610)은, 플래인0(612), 플래인1(616), 플래인2(620), 플래인3(624)을 포함하고, 메모리 다이1(630)은, 플래인0(632), 플래인1(636), 플래인2(640), 플래인3(644)을 포함하며, 메모리 다이2(650)는, 플래인0(652), 플래인1(656), 플래인2(660), 플래인3(664)을 포함하고, 메모리 다이3(670)은, 플래인0(672), 플래인1(676), 플래인2(680), 플래인3(684)을 포함한다. 그리고, 메모리 장치(150)에 포함된 메모리 다이들(610,630,650,670)에서의 각 플래인들(612, 616, 620, 624, 632, 636, 640, 644, 652, 656, 660, 664, 672, 676, 680, 684)은, 복수의 메모리 블록들(614, 618, 622, 626, 634, 638, 642, 646, 654, 658, 662, 666, 674, 678, 682, 686)을 포함, 예컨대 앞서 도 2에서 설명한 바와 같이, 복수의 페이지들, 예컨대 2M개의 페이지들(2MPages)을 포함하는 N개의 블록들(Block0, Block1, ??, Block N-1)을 포함한다. 아울러, 메모리 장치(150)는, 각각의 메모리 다이들(610,630,650,670)에 대응하는 복수의 버퍼들, 예컨대 메모리 다이0(610)에 대응하는 버퍼0(628), 메모리 다이1(630)에 대응하는 버퍼1(648), 메모리 다이2(650)에 대응하는 버퍼2(668), 및 메모리 다이3(670)에 대응하는 버퍼3(688)을 포함한다.
그리고, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)에는, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들을 수행할 경우, 커맨드 동작들에 상응하는 데이터가 저장된다. 예컨대, 프로그램 동작들을 수행할 경우에는, 프로그램 동작들에 상응하는 데이터가 버퍼들(628,648,668,688)에 저장된 후, 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에 저장되며, 리드 동작들을 수행할 경우에는, 리드 동작들에 상응하는 데이터가 메모리 다이들(610,630,650,670)의 메모리 블록들에 포함된 페이지들에서 리드되어 버퍼들(628,648,668,688)에 저장된 후, 컨트롤러(130)를 통해 호스트(102)로 제공된다
여기서, 본 발명의 실시 예로서 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이 각각 대응하는 메모리 다이들(610,630,650,670)의 외부에 배치되어 있다. 하지만, 실시예에 따라 각각 대응하는 메모리 다이들(610,630,650,670)의 내부에 포함될 수 있다. 또한, 실시예에 따라, 복수의 버퍼들(628,648,668,688)은 각각의 메모리 다이(610,630,650,670) 내에 포함된 각각의 플래인(612, 616, 620, 624, 632, 636, 640, 644, 652, 656, 660, 664, 672, 676, 680, 684) 또는 각각의 메모리 블록(614, 618, 622, 626, 634, 638, 642, 646, 654, 658, 662, 666, 674, 678, 682, 686)에 대응할 수도 있다. 그리고, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)에 포함된 버퍼들(628,648,668,688)이, 앞서 도 3에서 설명한 바와 같이, 메모리 장치(150)에 포함된 복수의 페이지 버퍼(322,324,326)들인 것을 일 예로 설명하지만, 메모리 장치(150)에 포함된 복수의 캐시들 또는 복수의 레지스터(register)들이 될 수도 있다.
도 5는 MLC 메모리 장치들의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
MLC 메모리 장치의 경우 하나의 메모리 셀은 최상위 비트(Most Significant Bit: MSB) 및 최하위 비트(Least Significant Bit: LSB)로 구성된 2 비트의 데이터를 저장할 수 있다. MLC 메모리 장치의 경우에, 메모리 셀들 각각은 프로그램된 데이터의 값에 따라, 도 5와 같이 이레이즈 상태(E) 및 제1 내지 제3 프로그램 상태들(P1-P3) 중 하나의 상태에 포함되는 문턱 전압을 갖는다. MSB가 '1'의 값을 갖고, LSB도 '1'의 값을 갖는 2 비트의 데이터, 즉'11'의 값을 갖는 데이터가 프로그램된 메모리 셀의 경우에, 소거 상태(E)에 포함되는 문턱 전압을 갖는다. 마찬가지 방식으로'01','00' 및 '10'의 값을 갖는 데이터가 각각 프로그램된 메모리 셀들의 경우에 각각 제1 내지 제3 프로그램 상태들(P1-P3)에 포함되는 문턱 전압들을 갖는다.
플래시 메모리는 페이지 단위로 리드 동작을 수행하며, 하나의 페이지는 복수의 메모리 셀들을 포함할 수 있다. 상기 페이지는 물리적으로는 '1개'일 수 있지만, 개념적으로 LSB 및 MSB에 각각 대응하는 제1 및 제2 논리 페이지들을 포함할 수 있다. 제1 논리 페이지는 LSB 데이터를 저장하고, 제2 논리 페이지는 MSB 데이터를 저장할 수 있다. LSB 데이터 및 MSB 데이터는 각각 메모리 셀에 저장된 2 비트의 데이터 중 LSB 및 MSB에 해당하는 데이터를 의미한다. 컨트롤러는 제1 논리 페이지에 대응하는 LSB 리드 전압을 인가하여 LSB가 '1'의 값을 갖는 메모리 셀들과 LSB가 '0'의 값을 갖는 메모리 셀들을 식별할 수 있으며, 제2 논리 페이지에 대응하는 MSB 리드 전압들을 인가하여 MSB가 '0'의 값을 갖는 메모리 셀들과 MSB가 '1'의 값을 갖는 메모리 셀들을 식별할 수 있다. 도 5에 도시된 MLC 메모리 장치의 문턱 전압 산포의 경우에 LSB 리드 전압은 1개이고, MSB 리드 전압들은 2개일 수 있다.
구체적으로, 도 5를 참조하면, LSB가 '1'의 값을 갖는 메모리 셀들과 상기 LSB가 '0' 의 값을 갖는 메모리 셀들은 제1 및 제2 프로그램 상태들(P1,P2)에 각각 해당하는 문턱 전압 산포들 사이의 전압 레벨로 설정된 제2 리드 전압(R2)에 의해 식별될 수 있다. 예를 들어, 컨트롤러(130)는 LSB 리드 전압으로서 상기 제2 리드 전압(R2)을 인가하여 제1 논리 페이지를 리드할 수 있다. 컨트롤러(130)는 제1 논리 페이지를 리드한 결과 턴-온된 메모리 셀들 각각은 소거 상태(E) 및 제1 프로그램 상태(P1) 중 하나의 상태에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 상기 턴-온된 메모리 셀들을 LSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다. 컨트롤러(130)는 제1 논리 페이지를 리드한 결과 턴-아웃된 메모리 셀들 각각은 제2 및 제3 프로그램 상태들(P2,P3) 중 하나의 상태에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 상기 턴-다운된 메모리 셀들을 LSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다.
MSB가 '1'의 값을 갖는 메모리 셀들과 상기 MSB가 '0'의 값을 갖는 메모리 셀들은 제1 및 제3 리드 전압들(R1, R3)에 의해 식별될 수 있다. 예를 들어, 제1 논리 페이지를 리드한 결과에 의해 소거 상태(E) 및 제1 프로그램 상태(P1) 중 하나의 상태에 포함되는 문턱 전압을 갖는다고 식별된 메모리 셀들의 MSB 값은 소거 상태 및 제1 프로그램 상태(E 및 P1)를 각각 나타내는 문턱 전압 산포들 사이의 전압 레벨로 설정된 제1 리드 전압(R1)에 의해 식별될 수 있다. 컨트롤러(130)는 MSB 리드 전압으로서 제1 리드 전압(R1)을 인가하여 제2 논리 페이지를 리드할 수 있다. 컨트롤러(130)는 제2 논리 페이지를 리드한 결과, LSB가 '1'의 값을 갖는다고 식별된 메모리 셀들 중 턴-온된 메모리 셀들 각각은 소거 상태(E)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-온된 메모리 셀들을 MSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들 각각은 제1 프로그램 상태(P1)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들을 MSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다.
마찬가지 방식으로, 컨트롤러(130)는 MSB 리드 전압으로서 제3 리드 전압(R3)를 인가하여 제2 논리 페이지를 리드할 수 있다. 컨트롤러(130)는 제2 논리 페이지를 리드한 결과, LSB 가 '0'의 값을 갖는다고 식별된 메모리 셀들 중 턴-온된 메모리 셀들 각각은 제2 프로그램 상태(P2)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-온된 메모리 셀들을 MSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다. 컨트롤러(130)는 제2 리드 페이지를 리드한 결과, LSB 가 '0'의 값을 갖는다고 식별된 메모리 셀들 중 턴-아웃된 메모리 셀들 각각은 제3 프로그램 상태(P3)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들을 MSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다.
도 6은 TLC 메모리 장치들의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 메모리 장치의 경우에 하나의 메모리 셀은 최상위 비트(Most Significant Bit: MSB), 센트럴 유효 비트(Central Significant Bit: CSB) 및 최하위 비트(Least Significant Bit: LSB)로 구성된 3비트의 데이터를 저장할 수 있다. TLC 메모리 장치의 경우에, 메모리 셀들 각각은 프로그램된 데이터의 값에 따라, 도 6와 같이 이레이즈 상태(E) 및 제1 내지 제7 프로그램 상태들(P1-P7) 중 하나의 상태에 포함되는 문턱 전압을 갖는다. MSB, CSB 및 LSB가 모두 '1'의 값을 갖는 3 비트의 데이터, 즉'111'의 값을 갖는 데이터가 프로그램된 메모리 셀의 경우에, 소거 상태(E)에 포함되는 문턱 전압을 갖는다. 마찬가지 방식으로'011', '001', '000', '010', '110', '100' 및 '101'의 값을 갖는 데이터가 각각 프로그램된 메모리 셀들의 경우에 각각 제1 내지 제7 프로그램 상태들(P1-P7)에 포함되는 문턱 전압을 갖는다.
TLC 메모리 장치의 경우에, 하나의 페이지는 물리적으로는 '1개'일 수 있지만, 개념적으로는 LSB, CSB 및 MSB에 각각 대응하는 제1 내지 제3 논리 페이지들을 포함할 수 있다. 제1 내지 제3 논리 페이지들은 각각 LSB 데이터, CSB 데이터 및 MSB 데이터를 저장할 수 있다. 컨트롤러는 제1 논리 페이지에 대응하는 LSB 리드 전압을 인가하여 LSB가 '1'의 값을 갖는 메모리 셀들과 LSB가 '0'의 값을 갖는 메모리 셀들을 식별할 수 있으며, 제2 논리 페이지에 대응하는 CSB 리드 전압들을 인가하여 CSB가 '1'의 값을 갖는 메모리 셀들과 CSB가 '0'의 값을 갖는 메모리 셀들을 식별할 수 있다. 또한, 제3 논리 페이지에 대응하는 MSB 리드 전압을 인가하여 MSB가 '1'의 값을 갖는 메모리 셀들과 MSB가 '0'의 값을 갖는 메모리 셀들을 식별할 수 있다. 도 6에 도시된 TLC 메모리 장치의 문턱 전압 산포의 경우에 LSB 리드 전압은 2개이고, CSB 리드 전압은 3개이며, MSB 리드 전압은 2개일 수 있다.
구체적으로, LSB가 '1'의 값을 갖는 메모리 셀들과 상기 LSB가 '0' 의 값을 갖는 메모리 셀들은 제2 및 제3 프로그램 상태들(P2,P3)을 각각 나타내는 문턱 전압 산포들 사이의 전압 레벨로 설정된 제3 리드 전압(R3) 및 제6 및 제7 프로그램 상태들을 각각 나타내는 문턱 전압 산포들(P6,P7) 사이의 전압 레벨로 설정된 제7 리드 전압(R7)에 의해 식별될 수 있다. 예를 들어, 컨트롤러(130)는 LSB 리드 전압으로서 제3 리드 전압(R3)을 인가하여 제1 논리 페이지를 리드할 수 있다. 컨트롤러(130)는 제1 논리 페이지를 리드한 결과, 턴-온된 메모리 셀들 각각은 소거 상태(E), 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2) 중 하나의 상태에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-온된 메모리 셀들을 LSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다.
컨트롤러(130)는 LSB 리드 전압으로서 제7 리드 전압(R7)을 인가하여 제1 논리 페이지를 리드한 결과 턴-아웃된 메모리 셀들 각각은 제7 프로그램 상태(P7)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들을 LSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다. 컨트롤러(130)는 LSB 리드 전압으로서 제3 리드 전압(R3)을 인가하여 제1 논리 페이지를 리드한 결과 턴-아웃되고, LSB 리드 전압으로서 제7 리드 전압(R7)을 인가하여 제1 논리 페이지를 리드한 결과 턴-온된 메모리 셀들 각각은 제3 내지 제6 프로그램 상태들(P3-P6) 중 어느 하나의 상태에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 상기 메모리 셀들을 LSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다.
CSB가 '1'의 값을 갖는 메모리 셀들과 상기 CSB가 '0'의 값을 갖는 메모리 셀들은 제2, 제4 및 제6 리드 전압들(R2, R4 및 R6)에 의해 식별될 수 있다. 예를 들어, 소거 상태(E), 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2) 중 하나의 상태에 포함되는 문턱 전압을 갖는다고 식별된 메모리 셀들의 CSB의 값은 제2 리드 전압(R2)에 의해 식별될 수 있다. 상기 제2 리드 전압(R2)는 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 각각 나타내는 문턱 전압 산포들 사이의 전압 레벨로 설정될 수 있다. 컨트롤러(130)는 CSB 전압으로서 제2 리드 전압(R2)을 인가하여 제2 논리 페이지를 리드한 결과, 소거 상태(E), 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2) 중 하나의 상태에 포함되는 문턱 전압을 갖는다고 식별된 메모리 셀들 중, 턴-온된 메모리 셀들을 소거 상태(E) 및 제1 프로그램 상태(P2) 중 하나의 상태에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-온된 메모리 셀들을 CSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들 각각은 제2 프로그램 상태(P2)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들을 CSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다.
제3 내지 제6 프로그램 상태들(P3-P6)에 포함되는 문턱 전압을 갖는다고 식별된 메모리 셀들의 CSB 값은 제4 및 제6 리드 전압들(R4 및 R6)에 의해 식별될 수 있다. 제4 리드 전압(R4)는 제3 및 제4 프로그램 상태들(P3 및 P4)을 각각 나타내는 문턱 전압 산포들 사이의 전압 레벨로 설정되고, 제6 리드 전압(R6)는 제5 및 제6 프로그램 상태들(P5 및 P6)을 각각 나타내는 문턱 전압 산포들 사이의 전압 레벨로 설정될 수 있다. 컨트롤러(130)는 CSB 전압으로서 제4 리드 전압(R4)를 인가하여 제2 논리 페이지를 리드한 결과, 제3 내지 제6 프로그램 상태들(P3-P6)에 포함되는 문턱 전압을 갖는다고 식별된 메모리 셀들 중 턴-온된 메모리 셀들 각각은 제3 프로그램 상태(P3)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-온된 메모리 셀들을 CSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다.
컨트롤러(130)는 CSB 전압으로서 제6 리드 전압(R6)를 인가하여 제2 논리 페이지를 리드한 결과, 제3 내지 제6 프로그램 상태들(P3-P6)에 포함되는 문턱 전압을 갖는다고 식별된 메모리 셀들 중, 턴-아웃된 메모리 셀들은 제6 프로그램 상태(P6)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들을 CSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다. 컨트롤러(130)는 CSB 전압으로서 제4 리드 전압(R4)를 인가하여 제2 논리 페이지를 리드한 결과, 제3 내지 제6 프로그램 상태들(P3-P6)를 갖는다고 식별된 메모리 셀들 중 턴-아웃되고, CSB 전압으로서 제6 리드 전압(R6)를 인가하여 제2 논리 페이지를 리드한 결과, 턴-온된 메모리 셀들 각각은 제4 및 제5 프로그램 상태들(P4,P5) 중 하나의 상태에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 상기 메모리 셀들을 CSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다.
또한, MSB가 '1'의 값을 갖는 메모리 셀들과 상기 MSB가 '0'의 값을 갖는 메모리 셀들은 제1 및 제5 리드 전압들(R1 및 R5)에 의해 식별될 수 있다. 예를 들어, 소거 상태(E) 및 제1 프로그램 상태(P2) 중 하나의 상태를 갖는다고 식별된 메모리 셀들은 제1 리드 전압(R1)에 의해 식별될 수 있다. 상기 제1 리드 전압(R1)은 소거 상태(E) 및 제1 프로그램 상태(P1)를 각각 나타내는 문턱 전압 산포들 사이의 전압 레벨로 설정될 수 있다. 컨트롤러(130)는 MSB 리드 전압으로서 제1 리드 전압(R1)을 인가하여 제3 논리 페이지를 리드한 결과, 소거 상태(E) 및 제1 프로그램 상태(P1) 중 하나의 상태에 포함되는 문턱 전압을 갖는다고 식별된 메모리 셀들 중, 턴-온된 메모리 셀들 각각은 소거 상태(E)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-온된 메모리 셀들을 MSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들 각각은 제1 프로그램 상태(P1)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들을 MSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다.
또한, 제4 및 제5 프로그램 상태들(P4,P5) 중 하나의 상태를 갖는다고 식별된 메모리 셀들은 제5 리드 전압(R5)에 의해 식별될 수 있다. 제5 리드 전압(R5)은 제4 및 제5 프로그램 상태들(P4,P5)을 각각 나타내는 문턱전압 산포들 사이의 전압 레벨로 설정될 수 있다. 컨트롤러(130)는 MSB 리드 전압으로서 제5 리드 전압을 인가하여 제3 논리 페이지를 리드한 결과, 제4 및 제5 프로그램 상태들(P4,P5) 중 하나의 상태에 포함되는 문턱 전압을 갖는다고 식별된 메모리 셀들 중, 턴-온된 메모리 셀들 각각은 제4 프로그램 상태(P4)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-온된 메모리 셀들을 MSB가 '0'의 값을 갖는 메모리 셀들로 식별할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들 각각은 제5 프로그램 상태(P5)에 포함되는 문턱 전압을 갖는 것으로 판단할 수 있다. 컨트롤러(130)는 턴-아웃된 메모리 셀들을 MSB가 '1'의 값을 갖는 메모리 셀들로 식별할 수 있다.
플래시 메모리의 리드 환경은 리드 디스터브 또는 상기 플래시 메모리의 리텐션 특성 등에 의해 변화할 수 있으며, 상기 리드 환경이 변화됨에 따라 문턱 전압 산포들이 이동할 수 있다. 문턱 전압 산포들이 이동된 이후에 기존의 문턱 전압 산포들에 최적화된 리드 레벨들을 사용하여 리드 동작을 수행할 경우에, 리드 에러가 발생할 수 있다. 앞서 도 1을 참조하여 설명한 ECC 유닛(138)은 상기 리드 에러를 검출 및 정정할 수 있으며, 만약 에러 비트들의 개수가 임계치보다 커질 경우에는 리드 에러가 정정되지 아니할 수 있다. 따라서 컨트롤러는 리드 리트라이 테이블에 기록된 리드 바이어스 세트들에 기초하여 리드 레벨들을 변경하여 재차 리드 동작을 수행하는 리드 리트라이 동작 또는 변경된 문턱 전압 산포들에 최적화된 리드 레벨들을 사용하여 리드 동작을 수행하는 추가적인 리드 동작 등을 수행하도록 메모리 장치를 제어함으로써 리드 에러를 정정할 수 있다.
도 7은 정정 불가능한 에러가 발생할 경우 일반적으로 수행하는 리드 동작들을 나타내기 위한 순서도이다.
단계 S602에서, 컨트롤러는 호스트로부터 제공된 리드 커맨드에 응답하여 디폴트 리드 동작(DEFAULT READ)을 수행하도록 메모리 장치를 제어할 수 있다. 상기 디폴트 리드 동작(DEFAULT READ)은 미리 정해진 초기 리드 레벨들(이하 디폴트 리드 레벨들)을 사용하여 상기 리드 커맨드의 논리 주소에 맵핑된 물리 주소에 대응하는 메모리 블록에 대해 첫번째로 수행하는 리드 동작을 의미한다. 컨트롤러는 상기 디폴트 리드 레벨들 각각을 갖는 리드 전압들을 미리 정해진 순서(이하 디폴트 리드 전압 적용 순서)에 따라 인가하여 디폴트 리드 동작(DEFAULT READ)을 수행하도록 메모리 장치를 제어할 수 있다.
예를 들어, 도 5를 참조하여 설명한 바와 같이 MLC 메모리 장치의 경우 메모리 셀에 저장된 MSB 데이터의 값 및 LSB 데이터의 값을 식별하기 위해 3개의 리드 전압들이 필요하다. 제2 리드 전압(R2)은 제1 논리 페이지에 대한 리드 동작에서 LSB 데이터의 값을 식별하기 위해 사용될 수 있으며, 제1 및 제3 리드 전압들(R1 및 R3)은 제2 논리 페이지에 대한 리드 동작에서 MSB 데이터의 값을 식별하기 위해 사용될 수 있다. 일 실시예에 따르면, MLC 메모리 장치의 경우에 제1 논리 페이지에 대한 리드 동작을 수행한 이후에 제2 논리 페이지에 대한 리드 동작을 수행할 수 있다. 제1 논리 페이지에 대한 리드 동작에서 사용되는 리드 전압은 제2 리드 전압(R2)만 존재하므로 별도로 전압 적용 순서는 존재하지 아니할 수 있다. 제2 논리 페이지에 대한 리드 동작의 경우에 MSB 디폴트 리드 전압 적용 순서는 레1 리드 전압(R1) 및 제3 리드 전압(R3) 순서일 수 있다. 컨트롤러는 제1 논리 페이지에 대한 리드 동작을 수행한 이후 상기 MSB 디폴트 리드 전압 적용 순서에 따라 레1 리드 전압(R1) 및 제3 리드 전압(R3) 순서로 제1 및 제3 리드 전압들(R1, R3)을 순차 인가하여 제2 논리 페이지에 대한 리드 동작을 수행하는 디폴트 리드 동작(DEFAULT READ)을 수행하도록 메모리 장치를 제어할 수 있다.
또한, 도 6을 참조하여 설명한 바와 같이 TLC 메모리 장치의 경우 메모리 셀에 저장된 LSB 데이터 값, CSB 데이터 값 및 MSB 데이터 값을 식별하기 위해 7개의 리드 전압들이 필요하다. 제3 및 제7 리드 전압들(R3, R7)은 제1 논리 페이지에 대한 리드 동작에서 LSB 데이터의 값을 식별하기 위해 사용될 수 있으며, 제2, 제4 및 제6 리드 전압들(R2, R4 및 R6)은 제2 논리 페이지에 대한 리드 동작에서 CSB 데이터의 값을 식별하기 위해 사용될 수 있다. 또한, 제1 및 제5 리드 전압들(R1 및 R5)은 제3 논리 페이지에 대한 리드 동작에서 MSB 데이터의 값을 식별하기 위해 사용될 수 있다. 일 실시예에 따르면, TLC 메모리 장치의 경우에 제1 내지 제3 논리 페이지에 대한 리드 동작들을 순차적으로 수행할 수 있다. 제1 논리 페이지에 대한 리드 동작의 경우에 LSB 디폴트 리드 전압 적용 순서는 제3 리드 전압(R3) 및 제7 리드 전압(R7) 순서일 수 있으며, 제2 논리 페이지에 대한 리드 동작의 경우에 CSB 디폴트 리드 전압 적용 순서는 제2 리드 전압(R2), 제4 리드 전압(R4) 및 제6 리드 전압(R6)일 수 있다. 제3 논리 페이지에 대한 리드 동작의 경우에 MSB 디폴트 리드 전압 적용 순서는 제1 리드 전압(R1) 및 제5 리드 전압(R5)일 수 있다. 컨트롤러는 LSB 디폴트 리드 전압 적용 순서에 따라 제3 및 제7 리드 전압들(R3 및 R7)을 순차 인가하여 제1 논리 페이지에 대한 리드 동작을 수행한 이후, CSB 리드 전압 적용 순서에 따라 제2, 제4 및 제6 리드 전압들(R2, R4 및 R6)을 순차 인가하여 제2 논리 페이지에 대한 리드 동작을 수행할 수 있다. 이후, 컨트롤러는 MSB 디폴트 리드 전압 적용 순서에 따라 제1 및 제5 리드 전압들(R1 및 R5)을 순차 인가하여 제3 논리 페이지에 대한 리드 동작을 수행할 수 있다. 컨트롤러는 LSB 디폴트 리드 전압, CSB 디폴트 리드 전압 및 MSB 디폴트 리드 전압에 따라 제1 내지 제3 논리 페이지에 대한 리드 동작들을 순차 수행하는 디폴트 리드 동작(DEFAULT READ)을 수행하도록 메모리 장치를 제어할 수 있다.
단계 S604에서, 컨트롤러는 단계 S602에서 수행된 디폴트 리드 동작이 실패할 경우에, 리드 리트라이 동작(READ RETRY)을 수행하도록 메모리 장치를 제어할 수 있다. 컨트롤러는 리드 리트라이 테이블에 포함된 복수의 리드 바이어스 세트들 각각에 포함된 리드 레벨들을 사용하여 리드 리트라이 동작이 성공할 때까지 리드 동작들을 순차 수행하도록 메모리 장치를 제어할 수 있다. 리드 리트라이 동작(READ RETRY)은 최대 상기 복수의 리드 바이어스 세트들의 개수만큼의 리드 동작들을 포함할 수 있으므로, 상기 디폴트 리드 동작(DEFAULT READ)이 실패하여 리드 리트라이 동작이 수행될 경우에 상기 리드 커맨드에 대한 리드 데이터를 호스트로 출력하기까지 오랜 시간이 소요될 수 있다. 따라서, 후술하는 바와 같이 디폴트 리드 단계(단계 S602)에서 리드 동작의 성공 여부는 리드 동작의 성능과 직결될 수 있다.
단계 S606에서, 컨트롤러는 단계 S604에서 수행한 리드 리트라이 동작이 실패할 경우에, 다양한 알고리즘에 기초하여 최적의 리드 전압을 탐색하는 추가 리드 동작(ADDITIONAL READ)을 수행하도록 메모리 장치를 제어할 수 있다. 예를 들어, 컨트롤러는 가우시안 모델링 알고리즘에 따라 리드 전압이 인접한 문턱 전압 분포들 각각의 피크 값들의 중간 값을 갖도록 설정하여 상기 최적의 리드 전압을 탐색할 수 있다. 또한, 상기 컨트롤러는 특정 데이터를 적어도 2회 이상 리드하고, 상기 리드된 결과에 기초하여 상기 최적의 리드 전압을 탐색할 수도 있다.
전술한 바와 같이 컨트롤러는 리드 에러가 정정될 때까지 디폴트 리드 동작, 리드 리트라이 동작 및 추가 리드 동작을 순차 수행하여 호스트로 리드 데이터를 출력할 수 있다. 리드 동작에 소요되는 시간은 상기 컨트롤러가 리드 커맨드를 수신한 시점부터 리드 데이터를 호스트로 출력한 시점까지 소요된 시간을 의미한다. 따라서, 가장 처음에 수행되는 상기 디폴트 리드 동작이 성공할 경우에, 리드 리트라이 동작 및 추가 리드 동작은 수행되지 아니하므로, 상기 리드 동작에 소요되는 시간이 단축될 수 있다. 따라서, 상기 디폴트 리드 동작의 성공 여부는 리드 동작의 성능과 직결될 수 있다.
도 8은 문제 유발 동작이 수행된 이후 문제 발생 후보 블록에 대해 첫번째로 수행된 디폴트 리드 동작에서 리드 에러가 급증하는 현상을 설명하기 위한 도면이다.
도 8은 앞서 도 4를 참조하여 설명한 제0 플래인(612)을 예로 들어 설명하며, 설명의 편의를 위해 상기 제0 플래인(612)은 도 4와는 달리 제1 내지 제12 메모리 블록들(BLK1~BLK12)을 포함하는 경우로 설명한다.
동일 플래인(612)에 포함된 복수의 메모리 블록들(BLK1-BLK12) 중 어느 하나의 메모리 블록인 제1 메모리 블록(BLK1)에 대해 프로그램 동작 또는 소거 동작(이하 문제 유발 동작)이 수행된 이후에, 상기 제1 메모리 블록(BLK1)을 제외한 나머지 메모리 블록들(이하 문제 발생 후보군)(PC_CANDID) 중 어느 하나의 메모리 블록인 제2 메모리 블록(BLK2)에 대해 첫번째로 수행된 디폴트 리드 동작에서 리드 에러가 급격히 증가하는 현상이 발생한다.
구체적으로, 상기 제1 메모리 블록(BLK1)에 대해 문제 유발 동작이 수행된 이후, 상기 제2 메모리 블록(BLK2)에 대해 첫번째로 수행된 디폴트 리드 동작은 많은 개수의 에러 비트들을 발생시킨다. 상기 에러 비트들의 개수가 급증할 경우에, 상기 디폴트 리드 동작에 따라 발생한 에러를 정정할 수 없어서 상기 디폴트 리드 동작이 실패할 수 있으며, 컨트롤러는 리드 리트라이 단계에 진입할 수 있다.
다만, 상기 리드 에러가 급증하는 현상은 일시적일 수 있다. 예를 들어, 상기 문제 유발 동작이 수행된 이후에 문제 발생 후보군(PC_CANDID) 각각에 대해 첫번째로 수행된 디폴트 리드 동작에서만 리드 에러가 급격히 증가한다. 구체적으로, 제1 메모리 블록(BLK1)에서 상기 문제 유발 동작이 수행된 이후 상기 문제 발생 후보군(PC_CANDID) 중 어느 하나의 메모리 블록인 제2 메모리 블록(BLK2)의 제1 페이지에 대해 첫번째로 수행된 제1 디폴트 리드 동작에서만 리드 에러가 급증할 수 있으며, 상기 제1 디폴트 리드 동작 이후에 수행된 상기 제2 메모리 블록(BLK2)의 제2 페이지에 대한 제2 디폴트 리드 동작에서는 리드 에러가 다시 감소할 수 있다. 상기 제2 디폴트 리드 동작에서 발생하는 에러 비트들의 개수는 상기 제1 디폴트 리드 동작에서의 경우보다 현저히 낮을 수 있다.
상기 제1 및 제2 페이지들은 상기 제2 메모리 블록(BLK2)에 포함된 임의의 페이지들 일 수 있으며, 서로 동일한 페이지일 수도 있다. 또한, 상기 제1 및 제2 디폴트 리드 동작에서 사용된 리드 레벨들은 디폴트 리드 레벨들로서 크기가 서로 동일할 수 있으며, 상기 리드 레벨들의 인가 순서는 디폴트 리드 전압 적용 순서로서 서로 동일할 수 있다.
전술한 문제는 어떤 플래인(612)에 포함된 임의의 메모리 블록(BLK1)에 대해 상기 문제 유발 동작이 수행됨에 따라 상기 플래인(612)에 포함된 문제 발생 후보군(PC_CANDID)에 대한 문턱 전압 산포들이 일시적으로 이동하기 때문에 발생할 수 있다. 상기 문제 발생 후보군(PC_CANDID)에 포함된 메모리 블록에서 일시적으로 이동된 문턱 전압 산포들은 상기 문턱 전압 산포들이 이동된 이후에 상기 메모리 블록에 대한 리드 동작이 수행될 경우에 원래의 산포로 복구될 수 있다. 예를 들어, 상기 문제 유발 동작으로 인해 문제 발생 후보군(PC_CANDID) 중 제2 메모리 블록(BLK2)의 문턱 전압 산포들이 일시적으로 이동된 경우에, 상기 제2 메모리 블록(BLK2)에 포함된 임의의 페이지에 대해 리드 동작이 수행되면 상기 문턱 전압 산포는 원래대로 복구될 수 있다.
앞서 도 2를 참조하여 설명한 바와 같이, MLC 메모리 장치 또는 TLC 메모리 장치의 경우에, 복수의 리드 전압들을 사용하여 메모리 셀들 각각 복수의 상태들 중 어떤 상태에 포함되는 문턱 전압을 갖는지 여부를 식별할 수 있다. 예를 들어, 도 7의 단계 S602를 참조하여 설명한 바와 같이 MLC 메모리 장치의 경우 컨트롤러는 제1 내지 제3 리드 전압들을 사용하여 메모리 셀이 소거 상태 및 제1 내지 제3 프로그램 상태들 중 어떤 상태에 포함되는 문턱 전압을 갖는지 식별할 수 있다. 또한, TLC 메모리 장치의 경우 컨트롤러는 제1 내지 제7 리드 전압들을 사용하여 메모리 셀이 소거 상태 및 제1 내지 제7 프로그램 상태들 중 어떤 상태에 포함되는 문턱 전압을 갖는지 식별할 수 있다. 전술한 바와 같이 상기 디폴트 리드 동작에서 컨트롤러는 디폴트 리드 레벨들을 갖는 리드 전압들을 디폴트 리드 전압 적용 순서로 인가할 수 있다. 일 예로 상기 MLC 메모리 장치의 경우에, MSB 디폴트 리드 전압 적용 순서는 제1 리드 전압 및 제3 리드 전압 순서일 수 있다. 또한, 일 예로, TLC 메모리 장치의 LSB 디폴트 리드 전압 적용 순서는 제3 리드 전압 및 제7 리드 전압 순서이며, CSB 디폴트 리드 전압 적용 순서는 제2 리드 전압, 제4 리드 전압 및 제6 리드 전압 순서이고, MSB 디폴트 리드 전압 적용 순서는 제1 리드 전압 및 제7 리드 전압 순서일 수 있다.
상기 복수의 리드 전압들이 순차 인가되는 동안, 상기 문턱 전압 산포는 원래대로 복구될 수 있다. 복수의 리드 전압들 각각이 인가될 때마다 문턱 전압 산포는 원래의 문턱 전압 산포와 유사해지도록 이동할 수 있다. 예를 들어, MLC 메모리 장치의 경우에, 상기 제1 메모리 블록(BLK1)에 대해 문제 유발 동작이 수행된 직후에 제2 메모리 블록(BLK2)의 메모리 셀들이 갖는 문턱 전압 산포인 제1 문턱 전압 산포보다는 상기 문제 유발 동작이 수행된 이후 제2 리드 전압을 인가하여 상기 제2 메모리 블록(BLK2)의 제1 논리 페이지에 대해 수행한 리드 동작이 수행된 이후 상기 제2 메모리 블록(BLK2)의 메모리 셀들이 갖는 문턱 전압 산포인 제2 문턱 전압 산포가 오리지널 문턱 전압 산포와 더 유사할 수 있다. 상기 오리지널 문턱 전압 산포는 상기 문제 유발 동작이 수행되기 전 상기 제2 메모리 블록(BLK2)의 메모리 셀들에 대한 문턱 전압 산포일 수 있다. 또한, MSB 리드 전압으로서 상기 제1 리드 전압을 인가하여 제2 논리 페이지에 대한 리드 동작이 수행된 이후 제2 메모리 블록(BLK2)의 메모리 셀들이 갖는 문턱 전압 산포인 제3 문턱 전압 산포는 상기 제2 문턱 전압 산포에 비해 상기 오리지널 문턱 전압 산포와 더 유사할 수 있다.MSB 리드 전압으로서 상기 제3 리드 전압을 인가하여 제2 논리 페이지에 대한 리드 동작이 수행된 이후에 제2 메모리 블록(BLK2)의 메모리 셀들이 갖는 문턱 전압 산포인 제4 문턱 전압 산포는 상기 오리지널 문턱 전압 산포와 가장 유사해질 수 있다.
마찬가지로, TLC 메모리 장치의 경우에, 제1 메모리 블록(BLK)에 대해 문제 유발 동작이 수행된 직후에 제2 메모리 블록(BLK2)의 메모리 셀들이 갖는 문턱 전압 산포인 제1 문턱 전압 산포는 제2 메모리 블록(BLK2)의 메모리 셀들에 대한 오리지널 문턱 전압 산포와 상이할 수 있다. 제1 내지 제7 리드 전압을 LSB 디폴트 리드 전압 순서, CSB 디폴트 리드 전압 순서 및 MSB 티폴트 리드 전압 순서에 따라 순차 인가하여 제2 메모리 블록(BLK2)의 제1 내지 제3 논리 페이지에 대한 리드 동작들을 순차 수행하는 동안에 제2 메모리 블록(BLK2)의 메모리 셀들이 갖는 문턱 전압 산포는 제1 문턱 전압 산포보다 오리지널 문턱 전압 산포와 유사해지도록 변화할 수 있다.
상기 문턱 전압 산포는 상기 리드 전압들을 순차 인가할 때마다 순차 이동할 수 있으며, 상기 리드 전압들은 서로 다른 상태를 나타내는 셀 산포들을 식별함에 있어서 상기 문턱 전압 산포의 이동에 의해 영향을 받는 정도가 상이할 수 있다. 도 9A 내지 도 9C를 참조하여 상기 문턱 전압 산포의 이동에 의해 영향을 받는 정도가 상이한 리드 전압들에 대해 상술한다.
도 9A 및 도 9C는 MLC 메모리 장치의 경우에 문턱 전압 산포의 이동에 의해 영향을 받는 정도가 상이한 리드 전압들을 설명하기 위한 도면이다.
도 9A는 제1 메모리 블록(BLK1)에 대해 문제 유발 동작이 수행된 직후 문제 발생 후보군(PC_CANDID) 중 하나인 제2 메모리 블록(BLK2)의 메모리 셀들이 갖는 문턱 전압 산포인 제1 문턱 전압 산포를 나타낸다. 설명의 편의를 위해 상기 제2 메모리 블록(BLK2)의 메모리 셀들에 대한 오리지널 문턱 전압 산포는 앞서 설명한 도 5와 동일한 경우로 설명한다. 또한, 제1 내지 제 3 리드 전압들(R1-R3)은 도 5에 도시된 제1 내지 제3 리드 전압들(R1-R3)과 모두 동일한 리드 레벨들을 갖는 경우로 설명한다. 또한, LSB 리드 전압으로서 제2 리드 전압(R2)이 가장 먼저 인가되어 제1 논리 페이지에 대한 리드 동작이 수행된 이후에 MSB 디폴트 리드 레벨 적용 순서에 따라 제1 리드 전압(R1) 및 제3 리드 전압(R3)이 순차 인가되어 제2 논리 페이지에 대한 리드 동작이 수행된 경우로 설명한다.
도 9A를 참조하면, 이레이즈 상태(E) 및 제1 내지 제3 프로그램 상태들(P1-P3) 각각을 나타내는 문턱 전압 산포들마다 상기 문제 유발 동작에 따라 문턱 전압 산포들이 이동되는 정도가 상이한 것을 확인할 수 있다. 예를 들어, 소거 상태(E) 및 제2 프로그램 상태(P2)를 각각 나타내는 문턱 전압 산포들은 오리지널 문턱 전압 산포와 비교하여 큰 변화가 없으며, 제1 및 제3 프로그램 상태들(P1 및 P3)을 각각 나타내는 문턱 전압 산포들은 문턱 전압(VTH)이 낮아지는 방향으로 이동한 것을 확인할 수 있다.
앞서 도 5를 참조하여 설명한 바와 같이, 메모리 셀에 저장된 데이터가 제1 프로그램 상태(P1)를 나타내는지 여부는 LSB 리드 전압으로서 제2 리드 전압(R2)를 인가하여 제1 논리 페이지에 대한 리드 동작을 수행하고, MSB 리드 전압으로서 제1 리드 전압(R1)을 인가하여 제2 논리 페이지에 대한 리드 동작을 수행하여 식별될 수 있다. 도 9A에 도시된 제1 문턱 전압 산포를 갖는 메모리 셀들의 경우에, 제2 리드 전압(R2)이 인가되면 제1 프로그램 상태(P1)에 포함되는 문턱 전압을 갖는 모든 메모리 셀들은 턴-온될 것이므로, 제1 논리 페이지에 대한 리드 동작에 따라 리드된 LSB 데이터는 에러를 포함하지 않을 수 있다. 또한, 도 9A를 참조하면 문제 유발 동작이 수행된 이후 문턱 전압 산포가 이동됨에 따라 제1 프로그램 상태(P1)에 포함되는 문턱 전압을 갖는 메모리 셀들 중 일부 메모리 셀들의 문턱 전압이 제1 리드 전압(R1)보다 낮다. 따라서, MSB 리드 전압으로서 제1 리드 전압(R1)이 인가되면 제1 프로그램 상태(P1)에 포함되는 문턱 전압을 갖는 메모리 셀들 중 일부 메모리 셀들은 턴-온되어 소거 상태(E)를 나타내는 것으로 잘못 식별될 것이므로, 제2 논리 페이지에 대한 리드 동작에 따라 리드된 MSB 데이터가 에러를 포함할 수 있다.
또한, 메모리 셀에 저장된 데이터가 제3 프로그램 상태(P3)를 나타내는지 여부는 LSB 리드 전압으로서 제2 리드 전압(R2)를 인가하여 제1 논리 페이지에 대한 리드 동작을 수행하고, MSB 리드 전압으로서 제3 리드 전압(R3)을 인가하여 제2 논리 페이지에 대한 리드 동작을 수행하여 식별될 수 있다. 도 9A에 도시된 제1 문턱 전압 산포를 갖는 메모리 셀들의 경우에, 제2 리드 전압(R2)이 인가되면 제3 프로그램 상태(P3)에 포함되는 문턱 전압을 갖는 모든 메모리 셀들은 턴-아웃될 것이므로, 제1 논리 페이지에 대한 리드 동작에 따라 리드된 LSB 데이터는 에러를 포함하지 않을 수 있다. 또한, 도 9A를 참조하면 문제 유발 동작이 수행된 이후 문턱 전압 산포가 이동됨에 따라 제3 프로그램 상태(P3)에 포함되는 문턱 전압을 갖는 메모리 셀들 중 일부 메모리 셀들의 문턱 전압이 제3 리드 전압(R3)보다 낮다. 따라서, MSB 리드 전압으로서 제3 리드 전압(R3)이 인가되면 제3 프로그램 상태(P3)에 포함되는 문턱 전압을 갖는 메모리 셀들 중 일부 메모리 셀들은 턴-온되어 제2 프로그램 상태(P2)를 나타내는 것으로 잘못 식별될 것이므로, 제2 논리 페이지에 대한 리드 동작에 따라 리드된 MSB 데이터가 에러를 포함할 수 있다.
상기 문턱 전압 산포가 이동됨에 따라 제1 프로그램 상태(P1)에 포함되는 문턱 전압을 갖는 일부 메모리 셀들의 MSB는 제1 리드 전압(R1)에 따라 의도된 값과 다른 값으로 리드될 수 있으며, 제3 프로그램 상태(P3)에 포함되는 문턱 전압을 갖는 일부 메모리 셀들의 MSB 또한 제3 리드 전압(R3)에 따라 의도된 값과 다른 값으로 리드될 수 있다. 다만, 제1 및 제3 프로그램 상태(P1 및 P3)에 포함되는 문턱 전압을 갖는 모든 메모리 셀들의 LSB는 제2 리드 전압(R2)에 따라 에러 없이 리드될 수 있다. 문제 유발 동작에 따라 문턱 전압 산포들이 이동된 이후에도 메모리 셀들의 LSB는 제2 리드 전압이 인가됨에 따라 에러 없이 정상적으로 리드될 수 있다. 따라서, 제2 리드 전압(R2)은 문제 유발 동작에 따른 문턱 전압 산포들의 이동에 의해 가장 영향을 적게 받는 리드 전압일 수 있다.
도 9B는 제2 메모리 블록에 제2 리드 전압을 인가한 이후에 제2 메모리 블록에 포함된 메모리 셀들이 갖는 문턱 전압 산포인 제2 문턱 전압 산포를 나타낸다.
도 9B는 제2 리드 전압을 인가하여 상기 제2 메모리 블록(BLK2)의 제1 논리 페이지에 대한 리드 동작이 수행된 이후에, 제3 프로그램 상태(P3)를 나타내는 문턱 전압 산포가 문턱 전압(VTH)이 높아지는 방향으로 이동한 경우를 예로 들어 설명한다. 도 9B를 참조하면, 제2 문턱 전압 산포는 제1 문턱 전압 산포에 비해 오리지널 문턱 전압 산포와 더 유사한 것을 확인할 수 있다. 제1 및 제2 문턱 전압 산포들을 비교하면 제1 프로그램 상태(P1)에 포함된 문턱 전압을 갖는 메모리 셀들 중 일부 메모리 셀들의 문턱 전압은 제1 리드 전압(R1)보다 여전히 크기가 작다. 따라서, 따라서, MSB 리드 전압으로서 제1 리드 전압(R1)이 인가되면 제1 프로그램 상태(P1)에 포함되는 문턱 전압을 갖는 메모리 셀들 중 일부 메모리 셀들은 턴-온되어 소거 상태(E)를 나타내는 것으로 잘못 식별될 것이므로, 제2 논리 페이지에 대한 리드 동작에 따라 리드된 MSB 데이터가 에러를 포함할 수 있다.
반면에, 제2 문턱 전압 산포에서, 제3 프로그램 상태(P3)에 포함된 문턱 전압을 갖는 모든 메모리 셀들의 문턱 전압은 제3 리드 전압(R3)보다 큰 것을 확인할 수 있다. 따라서, MSB 리드 전압으로서 제3 리드 전압(R3)이 인가되면 제3 프로그램 상태(P3)에 포함되는 문턱 전압을 갖는 모든 메모리 셀들은 턴-아웃될 것이므로, 제2 논리 페이지에 대한 리드 동작에 따라 MSB 데이터가 에러 없이 정상적으로 리드될 수 있다. 제2 메모리 블록(BLK)의 제1 논리 페이지에 대한 리드 동작이 수행된 이후에 문턱 전압 산포가 이동됨에 따라, 제3 리드 전압(R3)에 의해 제2 및 제3 프로그램 상태들(P2 및 P3)에 포함된 문턱 전압을 갖는 메모리 셀들의 MSB 데이터 값이 정상적으로 식별될 수 있다. 반면에 제1 리드 전압(R1)에 의해 소거 상태(E) 및 제1 프로그램 상태(P1)에 포함된 문턱 전압을 갖는 메모리 셀들의 MSB 데이터를 리드 할 경우에, 리드된 MSB 데이터 값은 제1 문턱 전압 산포를 갖는 경우와 비교하여 여전히 에러를 포함할 수 있다 따라서, 제3 리드 전압(R3)은 제1 리드 전압(R1)보다 문제 유발 동작에 따른 문턱 전압 산포의 이동에 의해 영향을 더 적게 받는 전압일 수 있다.
도 9C는 제2 메모리 블록에 제1 리드 전압을 인가한 이후에 제2 메모리 블록의 메모리 셀들이 갖는 문턱 전압 산포인 제3 문턱 전압 산포를 나타낸다.
도 9C는 제1 리드 전압을 인가하여 상기 제2 메모리 블록(BLK2)의 제2 논리 페이지에 대한 리드 동작이 수행된 이후에, 제1 프로그램 상태(P1)를 나타내는 문턱 전압 산포가 문턱 전압(VTH)이 높아지는 방향으로 이동한 경우를 예로 들어 설명한다.
도 9C를 참조하면, 제3 문턱 전압 산포는 제1 및 제2 문턱 전압 산포들과 비교하여 오리지널 문턱 전압 산포와 가장 유사한 것을 확인할 수 있다. 제3 문턱 전압 산포는 오리지널 문턱 전압 산포와 마찬가지로 제1 내지 제3 리드 전압(R1-R3)에 의해 에러 없이 메모리 셀들에 저장된 데이터가 리드되는 이상적인 산포를 나타낸다. 따라서, 메모리 셀들이 제2 문턱 전압 산포를 가질 때, 제1 리드 전압(R1)보다 제3 리드 전압(R3)을 먼저 인가하여 제2 메모리 블록(BLK2)의 제2 논리 페이지에 대한 리드 동작을 수행한 이후, 메모리 셀들이 제3 문턱 전압 산포를 가질 때, 제1 리드 전압(R1)을 인가하여 제2 메모리 블록(BLK2)의 제2 논리 페이지에 대한 리드 동작을 수행할 경우에, 모든 메모리 셀들의 MSB 데이터가 에러 없이 리드될 수 있다.
도 9A 및 도 9C를 MLC 메모리 장치의 경우를 일 예로 하여 문턱 전압 산포의 이동에 의해 영향을 받는 정도가 상이한 리드 전압들을 설명하였지만, TLC 메모리 장치의 경우에도 마찬가지로 앞서 도 6을 참조하여 설명한 제1 내지 제7 리드 전압들(R1-R7)은 문제 유발 동작 및 문제 발생 후보군에 대한 리드 동작들이 수행될 때마다 이동하는 문턱 전압 산포에 의해 영향을 받는 정도가 상이할 수 있다. 이하에서는 TLC 메모리 장치의 경우를 예로 들어 설명하지만, 본 발명은 TLC 메모리 장치 뿐만 아니라 MLC 메모리 장치 및 QLC 메모리 장치에도 적용될 수 있다.
본 발명의 일 실시예에 따르면, 호스트(102)로부터 상기 문제 발생 후보군(PC_CANDID) 중 어느 하나의 메모리 블록에 대한 리드 커맨드가 제공될 경우에, 컨트롤러(130)는 미리 결정된 테이블에 기초하여 복수의 리드 전압들을 인가하는 순서를 결정할 수 있다. 예를 들어, 도 12 및 도 13를 참조하여 후술하는 바와 같이 상기 테이블은 복수의 메모리 블록들 각각에 대응하는 리드 전압 적용 순서를 포함할 수 있다. 일 예로, 상기 리드 전압 적용 순서는 문제 유발 동작에 의해 야기되는 문턱 전압 산포의 이동에 의해 가장 영향을 적게 받는 전압이 우선 순위를 갖도록 정렬된 순서일 수 있다. 컨트롤러(130)는 상기 리드 전압 적용 순서에 따라 복수의 리드 전압들을 인가하여 상기 메모리 블록에 대한 디폴트 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 미리 결정된 테이블에 기초하여 복수의 리드 전압들 중 상기 문제 유발 동작에 영향을 받지 아니하는 리드 전압을 우선적으로 인가하여 디폴트 리드 동작을 수행할 수 있다. 본 발명의 일 실시예에 따르면, 컨트롤러(130)는 문턱 전압 산포의 변화가 일시적이며, 리드 전압을 인가함에 따라 상기 문턱 전압 산포가 원래대로 복원되는 점을 고려하여 종래 대비 동일한 크기의 리드 레벨을 갖는 리드 전압들을 인가하여 디폴트 리드 동작을 수행하되, 상기 리드 전압들을 인가하는 순서를 변경하여 리드 성공 확률을 높일 수 있다.
도 10는 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 과정을 나타내는 순서도이다.
단계 S902에서, 컨트롤러(130)는 문제 유발 동작(PC_OPERATION)을 수행하도록 메모리 장치(150)를 제어할 수 있다. 상기 문제 유발 동작(PC_OPERATION)은 이레이즈 동작 또는 프로그램 동작을 포함할 수 있다. 일 예로 컨트롤러(130)는 도 8을 참조하여 설명한 제0 플래인(612)에 포함된 제1 메모리 블록(BLK1)에 대해 문제 유발 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
단계 S904에서, 컨트롤러(130)는 문제 발생 후보군(PC_CANDID)을 검출할 수 있다. 상기 문제 발생 후보군(PC_CANDID)은 단계 S902에서 문제 유발 동작(PC_OPERATION)이 수행된 메모리 블록과 동일 플래인에 포함된 나머지 메모리 블록들을 의미한다. 예를 들어, 컨트롤러(130)는 도 8을 참조하여 설명한 제0 플래인(612)에 포함된 제2 내지 제12 메모리 블록들(BLK2-BLK12)을 문제 발생 후보군(PC_CANDID)으로 검출할 수 있다. 도 11을 참조하여 후술하는 바와 같이, 컨트롤러(130)는 메모리 블록들 각각에 대한 플래그 비트(Flag Bit)에 상기 메모리 블록들이 문제 발생 후보군(PC_CANDID)에 해당하는지 여부를 나타내는 정보를 기입할 수 있다. 예를 들어, 컨트롤러(130)는 제2 내지 제12 블록들(BLK2-BLK12) 각각에 대응하는 플래그 비트를 하이 로직으로 설정함으로써 상기 제2 내지 제12 블록들(BLK2-BLK12)이 문제 발생 후보군(PC_CANDID)으로 검출되었다는 정보를 나타낼 수 있다.
단계 S906에서, 컨트롤러(130)는 호스트(102)로부터 리드 커맨드(READ CMD)를 수신할 수 있다. 상기 리드 커맨드(READ CMD)에 포함된 논리 주소에 맵핑된 물리 주소는 단계 S904에서 검출한 문제 발생 후보군(PC_CANDID) 중 어느 하나의 메모리 블록을 나타낼 수 있다. 예를 들어, 상기 리드 커맨드(READ CMD)에 포함된 논리 주소에 맵핑된 물리 주소는 상기 제2 내지 12 메모리 블록들(BLK2-BLK12) 중 제2 메모리 블록(BLK2)을 나타낼 수 있다.
단계 S908에서, 컨트롤러(130)는 미리 결정된 테이블에 기초하여 단계 S906에서 수신한 리드 커맨드(READ CMD)에 대한 리드 동작에 사용될 리드 전압들의 적용 순서를 결정할 수 있다. 본 발명의 일 실시예에 따르면, 앞서 도 9A 내지 도 9C를 참조하여 설명한 바와 같이, 단계 S902에서 수행된 문제 유발 동작(PC_OPERATION)에 의해 단계 S904에서 검출된 문제 발생 후보군(PC_CANDID)에 대한 문턱 전압 산포가 일시적으로 이동할 수 있고, 상기 테이블은 상기 리드 전압들 각각이 상기 이동된 문턱 전압 산포에 의해 영향을 받는 정도를 고려하여 생성한 리드 전압 적용 순서에 대한 정보를 포함할 수 있다.
일 예로, 상기 테이블은 메모리 시스템(110)의 제조 단계에서 수행한 테스트를 통해 생성될 수 있다. 상기 테스트는 동일 플래인에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록인 제1 메모리 블록(BLK1)에 대해 문제 유발 동작(PC_OPERATION)을 수행한 이후에, 나머지 메모리 블록들(BLK2-BLK12) 중 어느 하나의 메모리 블록인 제2 메모리 블록(BLK2)에 대해 리드 전압 적용 순서를 달리하여 복수의 리드 동작들을 수행하는 동작들을 포함할 수 있다. 상기 복수의 리드 동작들 중 에러 비트의 개수가 가장 적은 리드 동작에 대응하는 리드 전압 적용 순서를 상기 제2 메모리 블록(BLK2)에 대응시킬 수 있다. 상기 테이블에 대한 자세한 설명은 도 12 및 도 13을 참조하여 후술한다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 상기 테이블에 기초하여 리드 전압 적용 순서를 결정하고, 상기 결정된 순서에 따라 리드 전압들을 순차 인가하여 디폴트 리드 동작을 수행하도록 메모리 장치(150)를 제어함으로써 상기 디폴트 리드 동작의 성공 가능성을 높이고, 리드 리트라이 단계로 진입함에 따라 리드 성능이 저하되는 문제를 방지할 수 있다.
단계 S910에서, 컨트롤러(130)는 단계 S908에서 변경된 리드 전압 적용 순서에 따라 디폴트 리드 동작이 수행된 메모리 블록에 대한 문제 발생 후보군(PC_CANDID)으로의 검출을 해제할 수 있다. 예를 들어, 컨트롤러(130)는 제2 메모리 블록(BLK2)에 대해 상기 테이블에 기초하여 결정된 리드 전압 적용 순서에 따라 디폴트 리드 동작을 수행한 이후에, 상기 제2 메모리 블록(BLK2)을 문제 발생 후보군(PC_CANDID)으로부터 제외시킬 수 있다. 도 14을 참조하여 후술하는 바와 같이, 컨트롤러(130)는 상기 제2 메모리 블록(BLK2)에 대한 플래그 비트를 로우 로직으로 설정함으로써 상기 제2 메모리 블록(BLK2)을 문제 발생 후보군(PC_CANDID)으로부터 제외시킬 수 있다.
도 11은 메모리 블록에 대한 플래그 비트를 사용하여 문제 발생 후보군으로 검출되었는지 여부를 나타내는 방법을 설명하기 위한 도면이다.
설명의 편의를 위해 도 11은 제0 플래인(PLANE 0)에 포함된 제1 내지 제12 메모리 블록들(BLK1-BLK12) 각각에 대한 플래그 비트들을 예를 들어 설명한다.
컨트롤러(130)는 제0 플래인(PLANE 0)에 포함된 제1 메모리 블록(BLK1)에 대해 문제 유발 동작을 수행하도록 메모리 장치(150)를 제어한 이후에, 상기 제0 플래인(PLANE 0)에 포함된 메모리 블록들(BLK1-BLK12) 중 제1 메모리 블록(BLK1)을 제외한 나머지 메모리 블록들(BLK2-BLK12)을 문제 발생 후보군(PC_CANDID)으로 검출할 수 있다. 컨트롤러(130)는 상기 문제 발생 후보군(PC_CANDID)으로 검출된 제2 내지 제12 메모리 블록들(BLK2-BLK12) 각각에 대한 플래그 비트들의 값을 하이 로직으로 설정할 수 있다. 예를 들어, 컨트롤러(130)는 도 11에 도시된 바와 같이 제2 내지 제12 메모리 블록들(BLK2-BLK12) 각각에 대한 플래그 비트들을 모두 '1'의 값으로 설정할 수 있다.
이후 호스트(102)로부터 제2 메모리 블록(BLK2)에 대한 리드 커맨드가 제공될 경우에, 컨트롤러(130)는 상기 제2 메모리 블록(BLK2)의 플래그 비트를 확인할 수 있다. 상기 제2 메모리 블록(BLK)의 플래그 비트가 '1'의 값을 가질 경우에, 컨트롤러(130)는 상기 제2 메모리 블록(BLK)을 문제 발생 후보군(PC_CANDID)에 포함되는 메모리 블록으로 판단하여 앞서 도 10의 단계 S908에서 설명한 바와 같이, 미리 결정된 테이블에 기초하여 리드 전압 적용 순서를 변경할 수 있다.
도 12 및 도 13는 리드 전압 적용 순서들을 포함하는 테이블을 설명하기 위한 도면이다.
도 12은 복수의 리드 전압들을 조합하여 생성할 수 있는 리드 전압 적용 순서들을 설명하기 위한 도면이다.
TLC 메모리 장치의 경우 7개의 리드 전압들(R1-R7)을 사용하여 소거 상태 및 제1 내지 제7 프로그램 상태들(P1-P7)를 식별할 수 있다. 구체적으로, 앞서 도 6을 참조하여 전술한 바와 같이, 제3 및 제7 리드 전압들(R3 및 R7)을 사용하여 메모리 셀에 저장된 데이터의 LSB의 값을 식별할 수 있고, 제2, 제4 및 제6 리드 전압들(R2,R4,R6)을 사용하여 상기 데이터의 CSB의 값을 식별할 수 있으며, 제1 및 제5 리드 전압들(R1 및 R5)을 사용하여 상기 데이터의 MSB의 값을 식별할 수 있다. 일 실시예에 따르면, LSB 리드 전압으로서 제3 및 제7 리드 전압들(R3 및 R7)을 사용하여 수행하는 제1 논리 페이지에 대한 리드 동작, CSB 리드 전압으로서 제2, 제4 및 제6 리드 전압들(R2,R4,R6)을 사용하여 수행하는 제2 논리 페이지에 대한 리드 동작 및 MSB 리드 전압으로서 제1 및 제5 리드 전압들(R1 및 R5)을 사용하여 수행하는 제3 논리 페이지에 대한 리드 동작은 각각 독립적으로 수행될 수 있다. 본 명세서에서는 하나의 물리 페이지에 대한 리드 동작은 제1 논리 페이지에 대한 제1 리드 동작, 제2 논리 페이지에 대한 제2 리드 동작 및 제3 논리 페이지에 대한 제3 리드 동작을 포함하며, 제1 내지 제3 리드 동작들의 순서로 제1 내지 제3 리드 동작들이 수행되는 경우로 설명한다. 다만, 제1 내지 제3 리드 동작들을 수행하는 순서는 상이할 수 있다.
제1 리드 동작의 경우에, 제3 및 제7 리드 전압들(R3 및 R7)을 조합하여 생성할 수 있는 LSB 리드 전압 적용 순서에 대한 경우의 수는 총 2개일 수 있다. 도 12을 참조하면, 상기 2개의 경우들은 각각 제1-1 내지 제1-2 케이스들(CASE1-1 및 CASE1-2)에 각각 대응할 수 있다. 예를 들어, 제1-1 케이스(CASE1-1)는 제3 및 제7 리드 전압들(R3 및 R7) 순서로 리드 전압을 인가하는 경우를 나타내며, 제1-2 케이스(CASE1-2)의 경우 제7 리드 전압(R7) 및 제3 리드 전압(R3) 순서로 리드 전압들을 인가하여 제1 리드 동작을 수행하는 경우를 나타낼 수 있다.
제2 리드 동작의 경우에, 제2, 제4 및 제6 리드 전압들(R2, R4 및 R6)을 조합하여 생성할 수 있는 CSB 리드 전압 적용 순서에 대한 경우의 수는 총 6개일 수 있다. 도 12을 참조하면, 상기 6개의 경우들은 각각 제2-1 내지 제2-6 케이스들(CASE2-1 및 CASE2-6)에 각각 대응할 수 있다. 예를 들어, 제2-1 케이스(CASE2-1)는 제2, 제4 및 제6 리드 전압들(R2, R4 및 R6)의 순서로 리드 전압들을 인가하는 경우를 나타내며, 제2-2 케이스(CASE2-2)의 경우 제2 리드 전압(R2), 제6 리드 전압(R6) 및 제4 리드 전압(R4)의 순서로 리드 전압들을 인가하여 제2 리드 동작을 수행하는 경우를 나타낼 수 있다.
제3 리드 동작의 경우에, 제1 및 제5 리드 전압들(R1 및 R5)을 조합하여 생성할 수 있는 MSB 리드 전압 적용 순서에 대한 경우의 수는 총 2개일 수 있다. 도 12을 참조하면, 상기 2개의 경우들은 각각 제3-1 내지 제3-2 케이스들(CASE3-1 및 CASE3-2)에 각각 대응할 수 있다. 예를 들어, 제3-1 케이스(CASE3-1)는 제1 및 제5 리드 전압들(R1 및 R5) 순서로 리드 전압을 인가하는 경우를 나타내며, 제3-2 케이스(CASE3-2)의 경우 제5 리드 전압(R5) 및 제1 리드 전압(R1) 순서로 리드 전압들을 인가하여 제3 리드 동작을 수행하는 경우를 나타낼 수 있다.
도 13은 리드 전압 적용 순서들을 포함하는 테이블을 나타낸 도면이다.
도 13을 참조하면, 미리 결정된 테이블(1202)은 제0 플래인(PLANE0)에 포함된 제1 내지 제12 메모리 블록들(BLK1-BLK12) 각각에 대응하는 LSB 리드 전압 적용 순서, CSB 리드 전압 적용 순서 및 MSB 리드 전압 적용 순서에 대한 정보를 나타낼 수 있다. 이하 제1 내지 제12 메모리 블록들(BLK1-BLK12) 중 제1 메모리 블록(BLK1)에 대한 LSB 리드 전압 적용 순서, CSB 리드 전압 적용 순서 및 MSB 리드 전압 적용 순서를 예로 들어 도 13에 도시된 테이블(1202)에 대해 설명한다.
예를 들어, 제1 메모리 블록(BLK1)에 대한 LSB 리드 전압 적용 순서는 제1-2 케이스(CASE1-1)에 해당하며, 구체적으로 상기 제1 메모리 블록(BLK1)에 대한 LSB 리드 전압 적용 순서는 제7 리드 전압(R7) 및 제3 리드 전압(R3) 순서일 수 있다. 제1 메모리 블록(BLK1)에 대한 CSB 리드 전압 적용 순서는 제2-2 케이스(CASE2-2)에 해당하며, 구체적으로 상기 제1 메모리 블록(BLK1)에 대한 CSB 리드 전압 적용 순서는 제2 리드 전압(R2), 제6 리드 전압(R6) 및 제4 리드 전압(R4) 순서일 수 있다. 제1 메모리 블록(BLK1)에 대한 MSB 리드 전압 적용 순서는 제3-1 케이스(CASE3-1)에 해당하며, 구체적으로 상기 제1 메모리 블록(BLK1)에 대한 MSB 리드 전압 적용 순서는 제1 리드 전압(R1) 및 제5 리드 전압(R5) 순서일 수 있다.
테이블(1202)은 앞서 설명한 제1 메모리 블록(BLK1)의 경우와 마찬가지로, 제2 내지 제12 메모리 블록들(BLK2-BLK12) 각각에 대응하는 LSB 리드 전압 적용 순서, CSB 리드 전압 적용 순서 및 MSB 리드 전압 적용 순서에 대한 정보를 포함할 수 있다. 상기 테이블(1202)는 메모리 시스템(110)의 제조 단계에서 테스트를 통해 생성될 수 있다. 이하 제2 메모리 블록(BLK2)에 대한 리드 전압 적용 순서를 결정하는 방법을 예로 들어 설명한다.
제1 메모리 블록(BLK1)에 대해 문제 유발 동작이 수행된 이후에 문제 발생 후보군 중 하나인 제2 메모리 블록(BLK2)에 대해 제1 디폴트 리드 동작이 수행될 수 있다. 제1 디폴트 리드 동작은 제1 LSB 리드 동작, 제1 CSB 리드 동작 및 제1 MSB 리드 동작을 포함할 수 있다. 일 실시예에 따르면, 테스트 동작은 제1 LSB 리드 동작, 제1 CSB 리드 동작 및 제1 MSB 리드 동작이 독립적으로 수행될 수 있다. 예를 들어, LSB 리드 전압 적용 순서를 제1-1 케이스(CASE1-1) 및 제1-2 케이스(CASE1-2)에 각각 대응하는 순서로 변경하면서 제1 LSB 리드 동작들이 복수 회 수행되고, 제1 LSB 리드 동작들에 따라 발생한 에러 비트들의 개수인 LSB 에러 비트들의 개수가 측정된다. CSB 리드 전압 적용 순서를 제2-1 내지 제2-6 케이스들(CASE2-1 내지 CASE2-6)에 각각 대응하는 순서로 변경하면서 제1 CSB 리드 동작들이 복수 회 수행되고, 제1 CSB 리드 동작들에 따라 발생한 에러 비트들의 개수인 CSB 에러 비트들의 개수가 측정된다. 또한, MSB 리드 전압 적용 순서를 제3-1 및 제3-2 케이스들(CASE3-1 및 CASE3-2)에 각각 대응하는 순서로 변경하면서 복수 회의 제1 MSB 리드 동작들이 수행되고, 제1 MSB 리드 동작들에 따라 발생한 에러 비트들의 개수인 MSB 에러 비트들의 개수가 측정된다.
제1 LSB 리드 동작들에 따라 측정된 LSB 에러 비트들 중 최소값에 대응하는 케이스가 제2 메모리 블록(BLK2)의 LSB 리드 전압 적용 순서로 결정되고, 제1 CSB 리드 동작들에 따라 측정된 CSB 에러 비트들 중 최소값에 대응하는 케이스가 제2 메모리 블록(BLK2)의 CSB 리드 전압 적용 순서로 결정되며, 제1 MSB 리드 동작들에 따라 측정된 MSB 에러 비트들 중 최소값에 대응하는 케이스가 제2 메모리 블록(BLK2)의 MSB 리드 전압 적용 순서로 결정된다. 결정된 제2 메모리 블록(BLK2)의 LSB 리드 전압 적용 순서, CSB 리드 전압 적용 순서 및 MSB 리드 전압 적용 순서를 테이블에 기록함으로써 테이블이 생성될 수 있다.
상기 제2 메모리 블록(BLK2) 이외의 메모리 블록들에 대해서도 마찬가지 방식으로 테스트를 진행하여 상기 테이블(1202)이 생성될 수 있다.
비록 도 13는 메모리 블록에 따라 리드 전압 적용 순서를 달리 적용하는 테이블을 도시하지만, 본 발명의 다른 일실시예에 따르면, 상기 테이블은 워드라인 또는 페이지에 따라 리드 전압 적용 순서를 달리할 수 도 있다.
도 14은 문제 발생 후보군으로의 검출을 해제한 이후 메모리 블록들 각각에 대한 플래그 비트들을 나타낸 도면이다.
도 14은 앞서 도 10을 참조하여 설명한 단계 S910에서, 제2 메모리 블록(BLK2)을 문제 발생 후보군(PC_CANDID)으로부터 제외시킨 이후 제0 플래인(PLANE0)에 포함된 메모리 블록들(BLK1-BLK12)에 대한 플래그 비트들을 나타낸다. 컨트롤러(130)는 제2 메모리 블록(BLK2)에 대해 테이블(1202)에 기초하여 결정된 리드 전압 적용 순서에 따라 수행된 디폴트 리드 동작을 수행한 이후 상기 제2 메모리 블록(BLK2)을 문제 발생 후보군(PC_CANDID)으로부터 제외시킬 수 있다. 컨트롤러(130)는 상기 제2 메모리 블록(BLK2)에 대한 플래그 비트의 값을 로우 로직으로 설정하여 상기 제2 메모리 블록(BLK2)이 문제 발생 후보군(PC_CANDID)으로부터 제외되었음을 나타낼 수 있다. 예를 들어, 컨트롤러(130)는 앞서 도 11을 참조하여 설명한 플래그 비트들에서, 제2 메모리 블록(BLK2)에 대한 플래그 비트를 '0'의 값으로 설정할 수 있다.
본 발명의 일 실시예에 따르면, 컨트롤러(130)는 테이블(1202)에 기초하여 변경된 리드 전압 적용 순서에 따라 문제 발생 후보군(PC_CANDID)으로 검출된 제2 메모리 블록(BLK2)에 대한 디폴트 리드 동작을 수행한 이후에, 상기 제2 메모리 블록(BLK2)을 문제 발생 후보군(PC_CANDID)으로부터 제외시킬 수 있다. 전술한 바와 같이 문제 유발 동작에 따라 문제 발생 후보군(PC_CANDID)에 대해 수행된 디폴트 리드 동작에서 리드 에러가 급증하는 현상을 일시적일 수 있다. 예를 들어, 어떤 메모리 블록이 문제 발생 후보군(PC_CANDID)으로 검출된 이후 상기 메모리 블록에 대해 첫번째로 수행된 제1 디폴트 리드 동작에서만 리드 에러가 급증할 수 있으며, 상기 제1 디폴트 리드 동작이 수행된 이후 수행되는 상기 메모리 블록에 대해 수행되는 제2 디폴트 리드 동작에서는 다시 리드 에러가 감소할 수 있다. 상기 제1 및 제2 리드 동작들은 앞서 도 7의 단계 S602를 참조하여 설명한 디폴트 리드 레벨들을 각각 갖는 리드 전압들을 디폴트 리드 전압 적용 순서에 따라 리드하는 경우를 의미한다.
상기 제2 디폴트 리드 동작에서는 상기 테이블(1202)에 기초하여 변경된 리드 전압 적용 순서를 적용하지 아니하여도 리드 에러가 급증하는 문제가 발생하지 아니하므로, 컨트롤러(130)는 상기 제1 디폴트 리드 동작이 수행된 이후 상기 제2 메모리 블록(BLK2)을 문제 발생 후보군(PC_CANDID)으로부터 제외시킬 수 있다. 따라서, 컨트롤러(130)는 상기 제2 메모리 블록(BLK2)에 대한 제1 디폴트 리드 동작에서만 상기 미리 결정된 테이블(1202)에 기초하여 결정된 리드 전압 적용 순서를 적용하고, 이후 상기 제2 디폴트 리드 동작에서는 디폴트 리드 전압 적용 순서에 따라 리드 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
102 : 호스트
130 : 컨트롤러
150 : 메모리 장치

Claims (20)

  1. 셀 당 멀티-비트 데이터가 저장되는 복수의 메모리 블록들을 포함하는 플래인을 포함하는 메모리 장치; 및
    상기 메모리 블록들 중 제1 메모리 블록에 대해 문제 유발 동작이 수행될 경우에, 상기 제1 메모리 블록을 제외한 나머지 메모리 블록들을 문제 발생 후보군으로 검출하고,
    상기 문제 발생 후보군 중 제2 메모리 블록에 대한 리드 커맨드를 수신할 경우에, 미리 정해진 테이블로부터 상기 제2 메모리 블록에 대응하는 리드 전압 적용 순서를 검색하며,
    상기 검색된 리드 전압 적용 순서에 따라 복수의 리드 전압들을 순차 인가하여 상기 제2 메모리 블록에 대한 리드 동작을 수행하도록 상기 메모리 장치를 제어하는
    컨트롤러
    를 포함하되,
    상기 문제 유발 동작은
    프로그램 동작 또는 이레이즈 동작인
    메모리 시스템.
  2. 제1 항에 있어서,
    상기 테이블은
    상기 복수의 메모리 블록들 각각에 대응하는 리드 전압 적용 순서들을 포함하는
    메모리 시스템.
  3. 제1 항에 있어서,
    상기 컨트롤러는
    상기 리드 동작을 수행한 이후에, 상기 제2 메모리 블록을 상기 문제 발생 후보군으로부터 제외시키는
    메모리 시스템.
  4. 제1 항에 있어서,
    상기 컨트롤러는
    상기 제1 메모리 블록을 제외한 나머지 메모리 블록들 각각에 대한 플래그 비트를 하이 로직으로 설정하여 상기 문제 발생 후보군을 검출하는
    메모리 시스템.
  5. 제3 항에 있어서,
    상기 컨트롤러는
    상기 제2 메모리 블록에 대한 플래그 비트를 로우 로직으로 설정하여 상기 제2 메모리 블록을 상기 문제 발생 후보군으로부터 제외시키는
    메모리 시스템.
  6. 제1 항에 있어서,
    상기 컨트롤러는
    상기 리드 동작이 실패할 경우에 리드 리트라이 동작을 수행하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  7. 제1 항에 있어서,
    상기 테이블은
    상기 복수의 리드 전압들을 조합하여 생성할 수 있는 복수의 리드 전압 적용 순서들을 포함하는
    메모리 시스템.
  8. 제7 항에 있어서,
    상기 제2 메모리 블록에 대응하는 상기 리드 전압 적용 순서는
    상기 복수의 리드 전압 적용 순서들 각각에 기초하여 수행한 리드 동작들 중 가장 적은 개수의 에러 비트를 발생시키는 리드 동작에 대응하는
    메모리 시스템.
  9. 제5 항에 있어서,
    상기 컨트롤러는
    후속 리드 커맨드에 대응하는 메모리 블록에 대한 상기 플래그 비트가 상기 로우 로직인 경우에, 디폴트 리드 전압 적용 순서에 따라 리드 동작을 수행하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  10. 제1 항에 있어서,
    상기 컨트롤러는
    상기 리드 동작이 성공할 경우에 에러 정정된 데이터를 외부로 출력하는
    메모리 시스템.
  11. 동일 플래인에 포함된 셀 당 멀티-비트 데이터를 저장하는 메모리 블록들 중 제1 메모리 블록에 대해 문제 유발 동작을 수행하는 단계;
    상기 제1 메모리 블록을 제외한 나머지 메모리 블록들을 문제 발생 후보군으로 검출하는 단계;
    상기 문제 발생 후보군 중 제2 메모리 블록에 대한 리드 커맨드를 수신하는 단계; 및
    미리 정해진 테이블로부터 상기 제2 메모리 블록에 대응하는 리드 전압 적용 순서를 검색하는 단계;
    상기 검색된 리드 전압 적용 순서에 따라 복수의 리드 전압들을 순차 인가하여 상기 제2 메모리 블록에 대한 리드 동작을 수행하는 단계
    를 포함하되,
    상기 문제 유발 동작은
    프로그램 동작 또는 이레이즈 동작인
    메모리 시스템의 동작방법.
  12. 제11 항에 있어서,
    상기 테이블은
    상기 메모리 블록들 각각에 대응하는 리드 전압 적용 순서들을 포함하는
    메모리 시스템의 동작 방법.
  13. 제11 항에 있어서,
    상기 리드 동작이 수행된 이후에, 상기 제2 메모리 블록을 상기 문제 발생 후보군으로부터 제외시키는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  14. 제11 항에 있어서,
    상기 문제 발생 후보군으로 검출하는 단계는
    상기 제1 메모리 블록을 제외한 나머지 메모리 블록들 각각에 대한 플래그 비트를 하이 로직으로 설정하는
    메모리 시스템의 동작 방법.
  15. 제13 항에 있어서,
    상기 제2 메모리 블록을 상기 문제 발생 후보군으로부터 제외시키는 단계는
    상기 제2 메모리 블록에 대한 플래그 비트를 로우 로직으로 설정하는
    메모리 시스템의 동작 방법.
  16. 제11 항에 있어서,
    상기 리드 동작이 실패할 경우에 리드 리트라이 동작을 수행하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  17. 제11 항에 있어서,
    상기 테이블은
    상기 복수의 리드 전압들을 조합하여 생성할 수 있는 복수의 리드 전압 적용 순서들을 포함하는
    메모리 시스템의 동작 방법.
  18. 제17 항에 있어서,
    상기 제2 메모리 블록에 대응하는 상기 리드 전압 적용 순서는
    상기 복수의 리드 전압 적용 순서들 각각에 기초하여 수행한 리드 동작들 중 가장 적은 개수의 에러 비트를 발생시키는 리드 동작에 대응하는
    메모리 시스템의 동작 방법.
  19. 제15 항에 있어서,
    후속 리드 커맨드에 대응하는 메모리 블록에 대한 상기 플래그 비트가 상기 로우 로직인 경우에, 디폴트 리드 전압 적용 순서에 따라 리드 동작을 수행하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
  20. 제11 항에 있어서,
    상기 리드 동작이 성공할 경우에 에러 정정된 데이터를 외부로 출력하는 단계
    를 더 포함하는 메모리 시스템의 동작 방법.
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