CN110197695B - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储器系统的操作方法，该存储器系统包括能够在单个存储器单元中存储N位数据的复层单元存储块。该操作方法包括：以N位单元模式访问复层单元存储块，确定复层单元存储块的干扰程度，根据确定的结果，指定在复层单元存储块的开放存储区中包括的处于擦除状态的一个或多个存储器单元作为M位组，其中M是小于N的整数，以及以M位单元模式访问M位组。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2018年2月27日提交的申请号为10-2018-0023817的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的各个实施例总体涉及一种存储器系统。更特别地，实施例涉及一种包括非易失性存储器装置和控制器的存储器系统及该存储器系统的操作方法。
背景技术
计算机环境范例已经变为可在任何时间和任何地点使用计算机系统的普适计算系统。由于这个事实，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。这种装置中的存储器系统可用作主存储器装置或辅助存储器装置。
由于存储器系统没有移动部件(例如，具有读取/写入头的机械臂)，所以它们提供优良的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的实施例涉及一种可以恢复(resume)写入操作以避免、减少或防止由擦除单元干扰引起的不期望影响的存储器系统以及该存储器系统的操作方法。
根据本发明的实施例，提供了一种存储器系统的操作方法，存储器系统包括能够在单个存储器单元中存储N位数据的复层(plural-level)单元存储块，该操作方法包括：以N位单元模式访问复层单元存储块，确定复层单元存储块的干扰程度，根据确定的结果，指定在复层单元存储块的开放存储器区域中包括的处于擦除状态的一个或多个存储器单元作为M位组，其中M是小于N的整数，以及以M位单元模式访问M位组。
根据本发明的实施例，提供了一种存储器系统，包括：存储器装置，其包括能够在单个存储器单元中存储N位数据的复层单元存储块；以及控制器，其适用于控制存储器装置，其中控制器以N位单元模式访问复层单元存储块，确定复层单元存储块的干扰程度，根据确定的结果来指定在复层单元存储块的开放存储区中包括的处于擦除状态的一个或多个存储器单元作为M位组，其中M是小于N的整数，以及以M位单元模式访问M位组(在下文中被称为“M位单元模式访问”)。
根据本发明的实施例，提供了一种存储器系统，包括：存储器装置，其包括多个复层单元存储块，多个复层单元存储块中的每个包括多个存储器单元，多个存储器单元中的每个能够存储N位数据；以及控制器，其适用于访问至少一个复层单元存储块并且监控所访问的复层单元存储块的干扰，其中当所访问的复层单元存储块的干扰超过阈值时，控制器以所访问的复层单元存储块的未编程区域中的一个或多个存储器单元能够存储M位数据的方式来处理(handle)未编程区域，其中M是小于N的整数。
附图说明
图1是说明根据本发明的实施例的数据处理系统的框图。
图2是说明图1的存储器系统中采用的存储器装置的示例性配置的示意图。
图3是说明图1的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是说明图2的存储器装置的示例性三维(3D)结构的示意图。
图5是示出指示多层(multi-level)单元存储器装置的编程状态和擦除状态的示例性阈值电压分布的图。
图6是示出当发生擦除单元干扰时多层单元存储器装置的示例性阈值电压分布的图。
图7是描述根据本发明的实施例的存储器系统的操作的流程图。
图8A是示出根据多层单元存储器装置中的阈值电压分布存储的数据值的示例的图。
图8B和图8C是示出根据本发明的实施例的多层单元存储器装置的阈值电压分布的图。
图9A是示出根据多层单元存储器装置中的阈值电压分布存储的数据值的示例的图。
图9B是示出根据本发明的实施例的多层单元存储器装置的阈值电压分布的图。
图10A是示出根据三层单元存储器装置中的阈值电压分布存储的数据值的示例的图。
图10B和图10C是示出根据本发明的实施例的三层单元存储器装置的阈值电压分布的图。
图11至图19是示意性地示出根据本发明的各种实施例的数据处理系统的应用示例的示图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，注意到的是，本发明可以不同的其它实施例、形式及其变型实施，且不应被解释为限于本文所阐述的实施例。相反，提供所描述的实施例使得本公开将完整和全面并将本发明充分地传达给本发明所属领域的技术人员。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。注意的是，对“实施例”的参考不一定意味着仅针对一个实施例，并且对“实施例”的不同参考不一定是针对相同的实施例。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的特征，比例可能已经被夸大。当元件被称为“连接”或“联接”到另一个元件时，应当理解的是，该元件可以直接连接或联接到另一个元件，或者该元件经由它们之间的中间元件而电连接或电联接到另一个元件。
将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制本发明。
如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式，反之亦然。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，没有详细地描述公知的进程结构和/或进程以避免不必要地模糊本发明。
还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
在下文中将参照附图更详细地描述根据本发明的各个实施例。
图1是说明根据本发明的实施例的数据处理系统100的框图。
参照图1，数据处理系统100可包括联接到存储器系统110的主机102。
作为示例而非限制，主机102可包括诸如移动电话、MP3播放器和膝上型计算机的各种便携式电子装置中的任意一种，或诸如台式电脑、游戏机、TV和投影仪的各种非便携式电子装置中的任意一种。
主机102可以包括至少一个操作系统(OS)。OS可以管理和控制主机102的全部功能和操作。OS可以提供主机102和用户之间操作，这可以利用数据处理系统100或存储器系统110来实现或实施。OS可以支持用户请求的功能和操作。作为示例而非限制，根据OS是否针对主机102的移动性而定制，OS可以被划分成普通OS和移动OS。根据用户的环境，普通OS可以被划分成个人OS和企业OS。例如，配置成支持向普通用户提供服务的功能的个人OS可以包括Windows和Chrome，并且配置成确保和支持高性能的企业OS可以包括Windows服务器、Linux和Unix。此外，配置成支持向用户提供移动服务的定制功能以及系统的省电功能的移动OS可以包括Android、iOS和Windows Mobile。主机102可以包括多个OS。主机102可以执行OS以对存储器系统110执行对应于用户请求的操作。
存储器系统110可响应于主机102的请求操作以为主机102存储数据。存储器系统110的非限制性示例可包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型MMC等。SD卡可包括迷你-SD卡和微型-SD卡。
存储器系统110可通过各种类型的存储装置实施。这种存储装置的示例可包括但不限于诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如以下的非易失性存储器装置：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器。闪速存储器可具有三维(3D)堆叠结构。
存储器系统110可包括存储器装置150和控制器130。存储器装置150可为主机102存储数据，并且控制器130可控制将数据到存储器装置150中的存储。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可以被包括在如上所述的各种类型的存储器系统中。作为示例而非限制，控制器130和存储器装置150可以被集成为单个半导体装置以构成SSD。当存储器系统110用作SSD时，可以提高连接到存储器系统110的主机102的操作速度。另外，控制器130和存储器装置150可以被集成为单个半导体装置以构成存储卡。例如，控制器130和存储器装置150可以构成诸如以下的存储卡：PCMCIA(个人计算机存储卡国际协会)卡、CF卡，SMC(智能媒体卡)、记忆棒、包括RS-MMC和微-MMC的MMC、包括迷你-SD、微-SD和SDHC的SD卡或UFS装置。
存储器系统110的非限制性应用示例可包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或构成计算系统的各种部件之一。
存储器装置150可以是非易失性存储器装置，即使不供应电力，非易失性存储器装置也可保留所存储的数据。存储器装置150可以通过写入操作来存储从主机102提供的数据，同时通过读取操作将所存储的数据输出到主机102。存储器装置150可以包括多个存储块152、154、......、156(下文中，被称为“存储块152至156”)。每个块可以包括多个页面。每个页面可以包括联接到字线的多个存储器单元。在实施例中，存储器装置150可以是闪速存储器。闪速存储器可以具有3维(3D)堆叠结构。
由于稍后将参照图2至图4详细描述包括其3D堆叠结构的存储器装置150的结构，因此在此省略了对这些元件和特征的进一步描述。
控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102。控制器130可将从主机102提供的数据存储至存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、诸如NAND闪速控制器(NFC)等的存储器I/F 142以及存储器144，其全部通过内部总线可操作地联接。
主机接口132可被配置成处理主机102的命令和数据。主机接口132可通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC组件138可检测并校正包括在从存储器装置150读取的数据中的错误。换言之，ECC组件138可通过在ECC编码进程期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果，ECC组件138可输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC组件138可以不校正错误位。ECC组件138可输出错误校正失败信号。
ECC组件138可通过诸如以下的编码调制执行错误校正：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。然而，ECC组件138不限于任何具体结构。ECC组件138可包括用于错误校正的其他相关电路、模块、系统、程序或装置。
PMU 140可管理控制器130中使用和提供的电力。
存储器I/F 142可用作存储器/存储接口，其用于提供控制器130和存储器装置150之间的接口连接，使得控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时，存储器I/F 142可生成用于存储器装置150的控制信号。存储器I/F 142可在处理器134的控制下为存储器装置150提供数据。存储器I/F 142可用作处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，存储器I/F 142可支持控制器130和存储器装置150之间的数据传输。
存储器144可用作存储器系统110和控制器130的工作存储器。存储器144可存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供给主机102或可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可通过易失性存储器来实施。作为示例而非限制，存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。虽然图1例示了设置在控制器130内部的存储器144，但是本发明不限于此。例如，在实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。
处理器134可控制存储器系统110的全部操作。处理器134可使用固件(FW)来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。并且，处理器134可利用微处理器或中央处理单元(CPU)来实施。
例如，控制器130可以通过处理器134来在存储器装置150中执行主机102请求的操作，其中处理器134可利用微处理器或CPU来实施。换言之，控制器130可以执行与从主机102或其它来源接收的命令相对应的命令操作。控制器130可以执行前台操作作为与从主机102接收的命令相对应的命令操作。例如，前台操作可以包括与写入命令相对应的编程操作、与读取命令相对应的读取操作、与擦除命令相对应的擦除操作，以及与设置参数命令或设置特征命令相对应的参数设置操作。
并且，控制器130可以通过处理器134对存储器装置150执行后台操作，其中处理器134被实现为微处理器或CPU。对存储器装置150执行的后台操作可以包括将存储在存储器装置150的存储块152至156中的一些存储块中的数据复制并处理到其它存储块的操作，例如垃圾收集(GC)操作；在存储块152至156之间或在存储块152至156的数据之间进行交换的操作，例如损耗均衡(WL)操作；将存储在控制器130中的映射数据存储在存储块152至156中的操作，例如映射清除(flush)操作；或管理存储器装置150的坏块的操作，例如检测和处理存储块152至156中的坏块的坏块管理操作。
参照图2到图4详细描述根据本发明的实施例的存储器系统的存储器装置。
图2是说明图1的存储器装置150的示意图。
参照图2，存储器装置150可以包括多个存储块BLOCK0至BLOCKN-1，例如存储块0BLOCK0(210)、存储块1BLOCK1(220)、存储块2BLOCK2(230)，以及存储块N-1BLOCKN-1(240)。此处，N是大于1的整数。存储块210、220、230、240中的每一个可以包括多个页面，例如2M页面，页面的数量可以根据电路设计而变化。此处，M是大于1的整数。例如，在一些应用中，存储块中的每一个可以包括M页面。页面中的每一个可以包括联接到多个字线WL的多个存储器单元。
并且，存储器装置150可包括多个存储块，多个存储块可包括存储1位数据的单层单元(SLC)存储块和/或存储2位数据的多层单元(MLC)存储块。SLC存储块可以包括由在一个存储器单元中存储一位数据的存储器单元实现的多个页面。SLC存储块可以具有快速的数据操作性能和高耐用性。另一方面，MLC存储块可以包括由在一个存储器单元中存储多位数据(例如，两位或更多位的数据)的存储器单元实现的多个页面。相比于SLC存储块，MLC存储块可以具有更大的数据存储空间。换言之，可以高度集成MLC存储块。特别地，存储器装置150不仅可以包括MLC存储块，而且可以包括三层单元(TLC)存储块、四层单元(QLC)存储块和/或复层单元存储块等，其中MLC存储块中的每一个包括由能够在一个存储器单元中存储两位数据的存储器单元实现的多个页面；TLC存储块中的每一个包括由能够在一个存储器单元中存储三位数据的存储器单元实现的多个页面；QLC存储块中的每一个包括由能够在一个存储器单元中存储四位数据的存储器单元实现的多个页面；以及复层单元存储块中的每一个包括由能够在一个存储器单元中存储五位或更多位数据的存储器单元实现的多个页面。
根据本发明的实施例，存储器装置150被描述为诸如闪速存储器的非易失性存储器，例如NAND闪速存储器。然而，存储器装置150还可被实施为相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM或ReRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩磁随机存取存储器(STT-RAM或STT-MRAM)等中的任意一个。
存储块210、220、230、240可以通过编程操作存储从主机102传输的数据，同时通过读取操作将所存储的数据输出到主机102。
图3是说明图1的存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图。
参照图3，可以对应于包括在存储器系统110的存储器装置150中的多个存储块152至156中的任意一个的存储块330可以包括联接到多个对应位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元MC0至MCn-1可以串联地联接在漏极选择晶体管DST和源极选择晶体管SST之间。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可以通过能够存储一位数据的SLC或能够存储多位的数据信息的MLC实施。单元串340中的每一个可以被电联接到多个位线BL0至BLm-1中的相应位线。例如，如图3所示，第一单元串被联接到第一位线BL0，最后一个单元串被联接到最后一个位线BLm-1。
包括在存储器装置150中的每个存储块330可以包括在第二方向上延伸的多个NAND串NS(参见图4)，以及在第一方向(参见图4)和第三方向(参见图4)上延伸的多个NAND串NS。NAND串NS中的每一个可以联接到位线BL0到BLm-1中的位线BL、至少一个漏极选择线DSL、至少一个接地选择线GSL、多个字线WL0到WLn-1和公共源极线CSL。NAND串NS中的每一个可以包括多个晶体管结构。
简言之，存储器装置150的存储块152至156中的每个存储块330可以联接到多个位线BL0至BLm-1、多个漏极选择线DSL、多个接地选择线GSL、多个字线WL0至WLn-1以及多个公共源极线CSL。每个存储块330可以包括多个NAND串。而且，在每个存储块330中，多个位线BL0至BLm-1中的一个位线可以联接到多个NAND串，以在一个NAND串NS中实现多个晶体管。而且，每个NAND串NS的漏极选择晶体管DST可以联接到位线BL0到BLm-1中的相应位线。每个NAND串的接地选择晶体管GST可以联接到公共源极线CSL。存储器单元MC0至MCn-1可以被设置在每个NAND串的漏极选择晶体管DST和接地选择晶体管GST之间。换言之，可以在存储器装置150的存储块152至156的每个存储块330中实现多个存储器单元。
虽然图3示出了NAND闪速存储器单元，但是本发明不限于NAND闪速存储器单元。注意的是，存储器单元可以是NOR闪速存储器单元，或是包括组合在其中的两种或更多种存储器单元的混合闪速存储器单元。并且，注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或者包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器装置。
存储器装置150可进一步包括电压供应部310，电压供应部310根据操作模式而生成包括编程电压、读取电压和通过电压的不同字线电压，以将其中的一种供应至字线(例如，WL0至WLn-1)中的每一个。电压供应部310的电压生成操作可通过控制电路(未示出)来控制。在控制电路的控制下，电压供应部310可选择存储器单元阵列的存储块(或扇区)中的至少一个、选择被选择的存储块的字线中的至少一个以及可根据需要将字线电压提供给被选择的字线和未选择的字线。
存储器装置150可包括由控制电路控制的读取/写入电路320。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取(例如，感测并放大)数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据而将电压或电流供应到位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326。页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
图4是说明图1的存储器装置150的示例性3D结构的示意图。图4示出的存储块BLK0至BLKN-1可以对应于图1中所示的存储块152至156。
参照图4，存储器装置150可以由2D或3D存储器装置实现。特别地，如图4中所示，存储器装置150可以由具有3D堆叠结构的非易失性存储器装置来实现。当存储器装置150具有3D结构时，存储器装置150可以包括多个存储块BLK0至BLKN-1。例如，存储块BLK0至BLKN-1具有尺寸在第一至第三方向，例如x轴方向(第一方向)、y轴方向(第二方向)以及z轴方向(第三方向)上延伸的三维结构。
参照图5至图10C详细描述根据本发明的各个实施例的在存储器系统中执行的数据处理操作。
图5是示出复层单元存储器装置的示例性阈值电压分布，尤其是指示多层单元(MLC)存储器装置的编程和擦除状态的阈值电压分布的图。
复层单元存储器装置指的是能够在单个存储器单元中存储具有多个位的数据的存储器装置。复层单元存储器装置可以包括MLC存储器装置、TLC存储器装置，QLC存储器装置和如上参照图2所述的多层单元存储器装置。
由于多个存储器单元之间的电特性差异小，因此被编程相同数据的存储器单元中的每一个的阈值电压可以处于阈值电压分布的预定范围。例如，当对多层单元(MLC)编程时，MLC具有三个编程状态P1至P3和擦除状态E中的任意一个。图5是MLC可具有的状态的理想分布图。图5中所示的阈值电压分布中的每一个具有彼此不重叠的预定范围的读取电压裕度。读取电压包括Vread1、Vread2、Vread3、Vread4、Vread5、Vread6和Vread7。
图6是示出当发生擦除单元干扰时的MLC存储器装置的示例性阈值电压分布的图。
开放存储块是尚未对所有存储器单元编程的存储块。换言之，包括在开放存储块中的一些存储器单元处于编程状态，但是剩余存储器单元处于擦除状态。
由于在读取操作期间，通过电压也被施加到未选择字线，因此发生了相邻存储器单元的阈值电压增加的干扰现象。当存储器单元的阈值电压由于强烈的干扰现象而较大地改变时，存储器单元中存储的值可能失真。
此处，处于擦除状态的存储器单元的阈值电压由于施加到与开放存储块中的被编程存储器单元联接的字线的读取电压而上升的现象被定义为“擦除单元干扰现象”。当擦除单元干扰现象被加强时，处于擦除状态的存储器单元可能会失真并被识别为处于编程状态。当对由于擦除单元干扰现象而引起处于失真状态的存储器单元被执行编程操作时，可能出现不能通过错误校正解码操作来解决的不可校正错误。
为了避免或防止错误，当开放存储块的擦除单元干扰现象发生超出参考值时，可以封闭存储块。例如，当开放存储块的读取次数超过预定阈值时，可以确定在存储块中可能已经发生由于擦除单元干扰现象而引起的错误。在这种情况下，虚拟数据被编程到处于擦除状态的所有存储器单元中，并且封闭存储块，使得不能使用存储块。
如上所述的防止错误的这种方法可以提高数据的可靠性。然而，当开放存储块变为封闭时，不能使用处于擦除状态的字线。因此，存储器装置的性能可能被劣化。
为了防止这种问题，本发明的实施例可以提供一种以M位单元模式来对处于擦除状态的存储器单元执行编程操作的方法，来代替当在存储块中发生读取干扰超出参考值时，封闭能够在单个存储器单元中存储N位数据的复层单元开放存储块，其中M是小于N的整数，。
当以M位单元模式对包括N位复层单元的存储块进行编程时，存储器单元的读取电压裕度可能增加。在这种情况下，当区分擦除状态和编程状态的读取电压，例如诸如图6中所示的Vread1，被设置成稍微高时，即使存储器单元的阈值电压由于擦除单元干扰现象而增加，处于擦除状态的存储器单元也可仍被读取为处于擦除状态。因此，可以防止由于擦除单元干扰现象引起的不可校正错误。
图7是描述根据本发明的实施例的存储器系统100的操作的流程图。
在步骤S702中，控制器130可以响应于主机102的读取命令来控制N位复层单元存储器装置150的读取操作。
在步骤S704中，控制器130可以增加被执行读取操作的存储块的读取计数。存储块可以是超级块。
在步骤S706中，控制器130可以检查被执行读取操作的存储块是否是开放存储块。
当存储块是开放存储块(即，步骤S706中为“是”)时，在步骤S708中，控制器130可以检查读取计数是否超过预定阈值。当存储块不是开放存储块(即，步骤S706中为“否”)时，可以完成存储器系统100的操作。
当读取计数没有超过阈值(即，步骤S708中为“否”)时，可以完成存储器系统100的操作。
当读取计数超过阈值(即，步骤S708中为“是”)时，在步骤S710中，控制器130可以检查包括在存储块，即开放存储块中的处于擦除状态的存储器单元是否被指定为M位组。
当处于擦除状态的存储器单元未被指定为M位组(即，步骤S710中为“否”)时，在步骤S712中，控制器130可将处于擦除状态的存储器单元指定为M位组。因此，当开放存储块的读取计数超过阈值时，M位组可以表示处于擦除状态的存储器单元。
当处于擦除状态的存储器单元被指定为M位组(即，步骤S710中为“是”)时，可以完成存储器系统100的操作。
控制器130可以控制存储器装置150以M位模式对指定的M位组执行编程操作，并且以M位模式对已编程组执行读取操作。此时，控制器130可以控制读取电压。具体地，控制器130可以将区分擦除状态和编程状态的读取电压设置成稍微较高。
参照图8A至图9B，下面将提供以单层单元(SLC)对存储器单元编程以增加MLC存储器装置中的读取电压裕度的具体示例。
图8A是示出根据MLC存储器装置中的阈值电压分布存储的数据值的示例的图。
参照8A，可以利用格雷码来映射阈值电压分布E、P1、P2和P3中的每一个。第一擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3可以分别具有逻辑值“11”、“01”、“00”、“10”。例如，当存储器装置150是2D NAND闪速存储器时，这些状态可以具有如图8A中所示的数据值。
阈值电压分布的变化由图8A中所示的虚线结构来表示。也就是说，虚线结构示出了因为处于擦除状态的存储器单元的阈值电压由于擦除单元干扰现象而增加，所以阈值电压分布发生变化。当施加读取电压Vread1以读取存储器单元时，处于擦除状态的存储器单元可能失真并被识别为编程状态P1。
图8B是示出根据本发明的实施例的MLC存储器装置的阈值电压分布的图。
当以SLC对存储器单元编程时，存储器装置150可以将用户数据编程在LSB中并且将虚拟数据编程在MSB中。
例如，虚拟数据可以具有逻辑值“1”。在这种情况下，因为包括在SLC组中的存储器单元具有逻辑值“11”或“10”中的任意一个并且具有状态E或P3中的任意一个，所以相比于以MLC对存储器单元编程时的阈值电压裕度，以SLC对存储器单元编程时的阈值电压裕度可较大地增加。
当控制器130将区分擦除状态和编程状态的读取电压设置为高于Vread1的Vread1'时，在读操作期间，发生擦除单元干扰现象的存储器单元仍可被读取为处于擦除状态。另一方面，因为存储器单元具有状态P3，所以编程有逻辑值“10”的存储器单元可以被读取为处于编程状态。因此，可以防止由于擦除单元干扰现象引起的不可校正错误。
根据本发明的实施例，存储器装置150可以将用户数据编程在LSB中并且将相同的数据编程在MSB中。在这种情况下，由于如图8A中所示，包括在SLC组中的存储器单元的具有逻辑值“11”或“00”中的任意一个并且具有状态E或P2中的任意一个，所以相比于以MLC对存储器单元编程时的阈值电压裕度，以SLC对存储器单元编程时的阈值电压裕度可较大地增加。
图8C是示出根据本发明的实施例的MLC存储器装置的阈值电压分布的图。
存储器装置150可以将用户数据编程在LSB中，并且不会对MSB执行编程操作。图8C的上部图(表示为“(a)”)是在LSB中对存储器单元编程之后的图，并且图8C的下部图(表示为“(b)”)是在LSB中对存储器单元编程然后在MSB中编程，从而完成MLC编程之后的图。
参照图8C，相比于以MLC对存储器单元编程时的阈值电压裕度，仅在LSB中对存储器单元编程时的阈值电压裕度可以增加。与图8B类似，当控制器130将区分擦除状态和编程状态的读取电压设置为高时，可以防止由于擦除单元干扰现象引起的不可校正错误。
图9A是示出根据MLC存储器装置中的阈值电压分布而存储的数据值的示例的图。
参照图9A，可以利用格雷码来映射阈值电压分布E、P1、P2和P3中的每一个。擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3可以分别具有逻辑值“11”、“10”、“00”、“01”。例如，当存储器装置150是3D NAND闪速存储器时，这些状态可以具有如图9A中所示的数据值。
图9B是示出根据本发明的实施例的MLC存储器装置的阈值电压分布的图。
当以SLC对存储器单元编程时，存储器装置150可以将虚拟数据编程在LSB中并且将用户数据编程在MSB中。
根据本发明的实施例，虚拟数据可以具有逻辑值“0”或“1”中的任意一个。
根据本发明的实施例，虚拟数据可以具有逻辑值“1”。在这种情况下，由于如图9B所示，包括在SLC组中的存储器单元具有逻辑值“11”或“01”中的任意一个并且具有状态E或P3中的任意一个，所以相比于以MLC对存储器单元编程时的阈值电压裕度，以SLC对存储器单元编程时的阈值电压裕度可较大地增加。
根据本发明的实施例，存储器装置150可以将用户数据编程在MSB中并且将相同的数据编程在LSB中。在这种情况下，由于如图9A中所示，包括在SLC组中的存储器单元具有逻辑值“11”或“00”中的任意一个并且具有状态E或P2中的任意一个，所以相比于以MLC对存储器单元编程时的阈值电压裕度，以SLC对存储器单元编程时的阈值电压裕度可以较大地增加。
与图8B类似，当控制器130将区分擦除状态和编程状态的读取电压设置为较高时，可以防止由于擦除单元干扰现象引起的不可校正错误。
图10A是示出根据三层单元(TLC)存储器装置中的阈值电压分布存储的数据值的示例的图。
参照图10A，可以以格雷码来映射阈值电压分布E、P1、P2、P3、P4、P5、P6和P7中的每一个(下文中，称为“E至P7”)。例如，阈值电压分布E至P7可以分别具有逻辑值“111”、“110”、“010”、“011”、“001”、“000”、“100”、“101”。
阈值电压分布的变化由图10A中所示的虚线结构表示。也就是说，虚线结构示出了因为处于擦除状态的存储器单元的阈值电压由于擦除单元干扰现象而增加，所以阈值电压分布发生变化。当读取电压Vread1被施加到存储器单元时，处于擦除状态的存储器单元可能失真并被识别为编程状态P1。
图10B是示出根据本发明实施例的以SLC对存储器单元编程时的TLC存储器装置的阈值电压分布的图。
当在TLC存储器装置中以SLC对存储器单元编程时，存储器装置150可以将用户数据编程在CSB中，并且将虚拟数据编程在MSB和LSB中。根据本发明的实施例，虚拟数据可以具有逻辑值“1”。在这种情况下，存储器单元可以具有阈值电压状态E或P7中的任意一个。因此，相比于以TLC对存储器单元编程时的阈值电压裕度，以SLC对存储器单元编程时的阈值电压裕度可较大地增加。
当控制器130将区分擦除状态和编程状态的读取电压设置为高于Vread1的Vread1'时，在读操作期间，发生擦除单元干扰现象的存储器单元仍可被读取为处于擦除状态。另一方面，因为存储器单元具有状态P7，所以已编程存储器单元可以被读取为处于编程状态。因此，可以防止由于擦除单元干扰现象引起的不可校正错误。
根据本发明的实施例，可以利用另一个格雷码来映射阈值电压分布。在TLC存储器装置中，存储器装置150可以将用户数据编程在LSB、CSB和MSB中的任何一种位中，并且将虚拟数据编程在剩余的两种位中，使得可以增加阈值电压裕度。
图10C是示出根据本发明实施例的以MLC对存储器单元编程时的TLC存储器装置的阈值电压分布的图。
存储器装置150可以将用户数据编程在MSB和CSB中并且将虚拟数据编程在LSB中。根据实施例，虚拟数据可以具有逻辑值“1”。参照图10，存储器单元可以具有阈值电压状态E、P3、P4或P7中的任意一个。
当控制器130将区分擦除状态和编程状态的读取电压设置为高于Vread1的Vread1'时，发生擦除单元干扰现象的存储器单元仍可被读取为处于擦除状态。因为存储器单元具有状态P3、P4或P7中的任意一个，所以已编程存储器单元可以被读取为处于编程状态。因此，可以防止由于擦除单元干扰现象引起的不可校正错误。
根据本发明的实施例，可以利用另一个格雷码来映射阈值电压分布。在TLC存储器装置中，存储器装置150可以将用户数据编程在LSB、CSB和MSB中的两种位中，并且将虚拟数据编程在剩余的一种位中，使得可以增加阈值电压裕度。
虽然根据各种实施例描述了以SLC对MLC存储器装置编程或者以SLC或MLC对TLC存储器装置编程以增加读取电压裕度的方法，但是本发明不限于此。
虽然本文没有详细描述，但是当可能在四层单元(QLC)存储器装置中出现由于擦除单元干扰现象而引起的不可校正错误时，处于擦除状态的存储器单元可被指定为TLC组、MLC组和SLC组中的至少一个以访问至少一种模式。
如果即使在复层单元开放存储块中发生擦除单元干扰现象超出参考值时，也如上所述以M位模式对处于擦除状态的存储器单元编程，则读取电压裕度可以增加。当以M位模式读取编程数据时，即使如图6所示发生擦除单元干扰现象，也可以防止出现不可校正错误。
因此，代替了将虚拟数据写入到处于擦除状态的存储器单元并封闭相应的存储块，可以通过将存储器单元指定为M位组并且以M位模式对存储器单元编程来提高存储器系统110的性能。
在下文中，将参照图11至图19来描述应用如上参照图1至图10C描述的包括存储器装置150和控制器130的存储器系统110的数据处理系统和的电子装置的各种应用示例。
图11是示意性地说明包括根据本实施例的存储器系统110的数据处理系统的实例的示图。具体地，图11示意性地说明应用了根据本实施例的存储器系统的存储卡系统。
参照图11，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，被配置成访问存储器装置6130的存储器控制器6120可被电连接至通过非易失性存储器实施的存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机之间的接口并使用固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1描述的存储器系统110的存储器装置150。
因此，存储器控制器6120可包括RAM、处理单元、主机接口、存储器接口和错误校正组件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。作为示例但非限制，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WIFI以及蓝牙。因此，根据本实施例的存储器系统和数据处理系统可应用于有线/无线电子装置，或者特别是移动电子装置。
存储器装置6130可通过非易失性存储器来实施。作为示例但非限制，存储器装置6130可通过诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-RAM)。
存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过集成至单个半导体装置中构成固态驱动器(SSD)。另外，存储器控制器6120以及存储器装置6130可构成诸如以下的存储卡：PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。
图12是示意性说明根据本实施例的包括存储器系统的数据处理系统的另一示例的示图。
参照图12，数据处理系统6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图12所示的数据处理系统6200可作为如参照图1所描述的诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1所示的存储器系统110中的存储器装置150。存储器控制器6220可对应于图1所示的存储器系统110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作。存储器控制器6220可包括一个或多个CPU 6221、诸如RAM 6222的缓冲存储器、ECC电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230的数据或反之亦然。当RAM 6222用作高速缓冲存储器时，RAM6222可辅助低速存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC 138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、turbo码、里德-所罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可通过主机接口6224向主机6210传输数据/接收来自主机6210的数据。存储器控制器6220可通过NVM接口6225向存储器装置6230传输数据/接收来自存储器装置6230的数据。主机接口6224可通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接至主机6210。存储器控制器6220可利用诸如WiFi或长期演进(LTE)的移动通信协议执行无线通信功能。存储器控制器6220可连接至外部装置，例如主机6210或另一个外部装置，然后向外部装置传输数据/接收来自外部装置的数据。由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置通信，因此根据本实施例的存储器系统和数据处理系统可被应用于有线/无线电子装置或特别是移动电子装置。
图13是示意性地说明包括根据本实施例的存储器系统的数据处理系统的另一示例的示图。具体地，图13示意性地说明应用了根据本实施例的存储器系统的SSD。
参照图13，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324以及诸如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据。另外，缓冲存储器6325可临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可通过诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为便于描述，图13说明缓冲存储器6325被设置在控制器6320中。然而，缓冲存储器6325可被设置在控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，RAID(独立磁盘冗余阵列)系统。RAID系统可包括多个SSD 6300和用于控制多个SSD6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从SSD 6300中的主机6310提供的写入命令的RAID级别信息，选择一个或多个存储器系统或SSD 6300以将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从SSD 6300中的主机6310提供的读取命令的RAID级别信息，来选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据输出到主机6310。
图14是示意性地说明包括根据本实施例的存储器系统的数据处理系统的另一示例的示图。具体地，图14示意性地说明应用了根据本实施例的存储器系统的嵌入式多媒体卡(eMMC)。
参照图14，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130。存储器装置6440可对应于图1的存储器系统110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能。NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。作为示例而非限制，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如UHS((超高速)-I/UHS-II)接口。
图15至图18是示意性地说明包括根据本实施例的存储器系统的数据处理系统的其它示例的示图。具体地，图15至图18示意性地说明应用了根据本实施例的存储器系统的通用闪存(UFS)系统。
参照图15至图18，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作包括移动电子装置的有线/无线电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS系统6500、6600、6700、6800中的主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过UFS协议与诸如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1中所示的存储器系统110来实施。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图12至图14描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图11描述的存储卡系统6100的形式来实施。
此外，在UFS系统6500、6600、6700、6800中，主机6510、6610、6710、6810，UFS装置6520、6620、6720、6820以及UFS卡6530、6630、6730、6830可通过UFS接口，例如，MIPI(移动行业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如，UFD、MMC、SD、迷你SD和微型SD彼此通信。
在图15所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以与UFS装置6520和UFS卡6530通信。特别地，主机6510可在UniPro处，通过例如L3交换的链路层交换与UFS装置6520或UFS卡6530通信。UFS装置6520和UFS卡6530可在主机6510的UniPro处，通过链路层交换来彼此通信。在本实施例中，以示例的方式描述了其中一个UFS装置6520和一个UFS卡6530连接至主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6510。此处，星型形式是单个装置与多个装置联接以用于集中操作的一种布置。多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。
在图16所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行例如L3交换的链路层交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过交换模块6640在UniPro处的链路层交换来彼此通信。在本实施例中，以示例的方式描述了其中一个UFS装置6620和一个UFS卡6630连接至交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。
在图17所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行例如L3交换的链路层交换的交换模块6740，与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过交换模块6740在UniPro处的链路层交换来彼此通信。交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，以示例的方式描述了其中一个UFS装置6720和一个UFS卡6730连接至交换模块6740的配置。然而，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图18所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在本实施例中，以示例的方式描述了其中一个UFS装置6820连接至主机6810且一个UFS卡6830连接至UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810。多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。
图19是说明包括根据本发明的实施例的存储器系统的数据处理系统的另一示例，并且更特别地说明应用根据本实施例的存储器系统的用户系统的示图。
参照图19，用户系统6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可驱动包括在用户系统6900例如OS中的部件，并且包括用于控制包括在用户系统6900中的部件的控制器、接口、图形引擎。应用处理器6930可通过片上系统(SoC)提供。
存储器模块6920可作为用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2SDRAM或LPDDR3SDRAM的易失性RAM，或者诸如PRAM、ReRAM、MRAM或FRAM的非易失性RAM。例如，可基于POP(堆叠式封装)来封装并安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而可与包括移动电子装置的有线/无线电子装置通信。因此，根据本发明的实施例的存储器系统和数据处理系统可被应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收的数据，然后将存储的数据传输到应用处理器6930。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置来实施，可被提供为诸如用户系统6900的存储卡或外部驱动器的可移动存储介质。存储模块6950可对应于参照图1描述的存储器系统110。此外，存储模块6950可作为上文参照图13至图18描述的SSD、eMMC以及UFS实施。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和电动机的用户输出接口。
此外，当图1的存储器系统110被应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的全部操作，并且网络模块6940可用作通信模块来控制与外部装置的有线/无线通信。用户接口6910可在移动电子装置的显示/触摸模块上显示由应用处理器6930处理的数据。用户接口6910可以支持从触摸面板接收数据的功能。
根据本发明的实施例，因为存储器系统可以恢复写入操作，从而不受擦除单元干扰的影响，因此提高了存储器系统的性能。
虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (21)

1.一种存储器系统的操作方法，所述存储器系统包括能够在单个存储器单元中存储N位数据的复层单元存储块，所述操作方法包括：
以N位单元模式访问所述复层单元存储块，
确定所述复层单元存储块的干扰程度，
根据所确定的结果，在所述复层单元存储块封闭之前指定在所述复层单元存储块的开放存储器区域中包括的处于擦除状态的一个或多个存储器单元作为M位组，其中M是小于N的整数，以及
以M位单元模式访问所述M位组。
2.根据权利要求1所述的操作方法，确定所访问的所述复层单元存储块的干扰程度包括：
检查所述存储块的读取计数是否超过预定阈值。
3.根据权利要求1所述的操作方法，其中以所述M位单元模式访问所述M位组包括：
以所述M位单元模式对所述M位组编程。
4.根据权利要求3所述的操作方法，其中以所述M位单元模式对所述M位组编程包括：
将用户数据编程在复层单元的M位中。
5.根据权利要求4所述的操作方法，其中以所述M位单元模式对所述M位组编程进一步包括：
将虚拟数据编程在除了被编程所述用户数据的所述M位之外的剩余N-M位中。
6.根据权利要求1所述的操作方法，其中以所述M位单元模式访问所述M位组包括：
以所述M位单元模式读取所述M位组。
7.根据权利要求6所述的操作方法，其中以所述M位单元模式读取所述M位组包括：
增加区分所述擦除状态和编程状态的读取电压以读取所述M位组。
8.根据权利要求1所述的操作方法，其中所述复层单元存储块是多层单元存储块，所述M位组是单层单元组，并且所述M位单元模式是单层单元模式。
9.根据权利要求1所述的操作方法，其中所述复层单元存储块是三层单元存储块，所述M位组是单层单元组，并且所述M位单元模式是单层单元模式。
10.根据权利要求1所述的操作方法，其中所述复层单元存储块是三层单元存储块，所述M位组是多层单元组，并且所述M位单元模式是多层单元模式。
11.一种存储器系统，包括：
存储器装置，包括能够在单个存储器单元中存储N位数据的复层单元存储块；以及
控制器，控制所述存储器装置，
其中所述控制器以N位单元模式访问所述复层单元存储块，确定所述复层单元存储块的干扰程度，根据所确定的结果在所述复层单元存储块封闭之前指定在所述复层单元存储块的开放存储器区域中包括的处于擦除状态的一个或多个存储器单元作为M位组，其中M是小于N的整数，以及以M位单元模式访问所述M位组，即M位单元模式访问。
12.根据权利要求11所述的存储器系统，其中所述控制器检查所述存储块的读取计数是否超过预定阈值，以确定所访问的所述复层单元存储块的干扰程度。
13.根据权利要求11所述的存储器系统，其中所述M位单元模式访问包括M位单元模式编程操作。
14.根据权利要求13所述的存储器系统，其中所述控制器通过将用户数据编程在复层单元的M位中来执行所述M位单元模式编程操作。
15.根据权利要求14所述的存储器系统，其中所述控制器通过将虚拟数据编程在除了被编程所述用户数据的所述M位之外的剩余N-M位中来执行所述M位单元模式编程操作。
16.根据权利要求11所述的存储器系统，其中所述M位单元模式访问包括M位单元模式读取操作。
17.根据权利要求16所述的存储器系统，其中在所述M位单元模式读取操作期间，所述控制器增加区分所述擦除状态和编程状态的读取电压以读取所述M位组。
18.根据权利要求11所述的存储器系统，其中所述复层单元存储块是多层单元存储块，所述M位组是单层单元组，并且所述M位单元模式是单层单元模式。
19.根据权利要求11所述的存储器系统，其中所述复层单元存储块是三层单元存储块，所述M位组是单层单元组，并且所述M位单元模式是单层单元模式。
20.根据权利要求11所述的存储器系统，其中所述复层单元存储块是三层单元存储块，所述M位组是多层单元组，并且所述M位单元模式是多层单元模式。
21.一种存储器系统，包括：
存储器装置，包括多个复层单元存储块，所述多个复层单元存储块中的每个包括多个存储器单元，所述多个存储器单元中的每个能够存储N位数据；以及
控制器，访问至少一个复层单元存储块并且监控所访问的所述复层单元存储块的干扰，
其中在所述复层单元存储块封闭之前，当所访问的所述复层单元存储块的干扰超过阈值时，所述控制器以以下方式处理所访问的所述复层单元存储块的未编程区域：所述未编程区域中的一个或多个存储器单元能够存储M位数据，其中M是小于N的整数。
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