CN110931069A - 存储器装置和读取数据的方法 - Google Patents

Abstract

提供一种非易失性存储器和一种竖直NAND闪存。所述非易失性存储器包括：存储器单元区域，包括靠近存储器单元区域的第一端的外部区域和通过外部区域与第一端分开的内部区域；第一位线和第二位线；外部存储器单元串，包括连接到延伸通过外部区域的外部柱的存储器单元；内部存储器单元串，包括连接到延伸通过内部区域的内部柱的存储器单元；以及数据输入/输出电路。数据输入/输出电路包括：页面缓冲器电路，在第一读取操作期间，页面缓冲器电路连接第一位线，并且在第二读取操作期间，页面缓冲器电路连接第二位线；以及读取电压确定单元，选择在第一读取操作期间使用的第一最佳读取电压和在第二读取操作期间使用的第二最佳读取电压。

Description

存储器装置和读取数据的方法

相关申请的交叉引用

本申请要求于2018年9月20日在韩国知识产权局提交的韩国专利申请No.10-2018-0113034的优先权，其主题通过引用并入本文。

技术领域

本发明构思一般地涉及存储器装置。更具体地，本发明构思的某些实施例涉及使用多个候选读取电压之一执行读取操作的非易失性存储器装置。

背景技术

半导体存储器装置可以根据它们在断电时是否保留存储的数据而大致分为两个类别。这些类别包括在断电时丢失存储数据的易失性存储器装置以及在断电时保留存储数据的非易失性存储器装置。易失性存储器装置的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)，并且非易失性存储器装置的示例包括闪存装置和只读存储器(ROM)。

在非易失性存储器中，近年来由于诸如相对低成本、高存储容量、低功耗、快速访问速度和抵抗物理冲击的能力等吸引人的特征，闪存装置已经越来越受欢迎。

取决于存储器的设计，闪存的存储器单元可以存储一位数据或多位数据。在存储器单元存储一位数据的情况下，其可具有与表示数据“1”和数据“0”的两个阈值电压状态之一相对应的阈值电压。在存储器单元存储两位数据的情况下，其可具有与表示数据“11”、“10”等的四个阈值电压状态之一相对应的阈值电压。在存储器单元存储三位数据的情况下，其可具有与表示数据“111”、“110”等的八个阈值电压状态之一相对应的阈值电压。

可以在读取操作期间询问或“读取”存储特定数据值的一个或多个存储器单元。可以根据构成存储器装置的性能特性来不同地定义读取操作。然而，通常通过选择性地将一个或多个控制电压施加到包括待读取的存储器单元的存储器单元阵列的各个组件来执行读取操作。准确定义和应用适当的读取电压是读取操作定义中的重要考虑因素。

发明内容

本发明构思的实施例提供了在读取操作期间提供改进的性能的存储器装置。

在一个实施例中，本发明构思提供了一种非易失性存储器，包括：存储器单元区域，其包括靠近存储器单元区域的第一端的外部区域和通过外部区域与第一端分开的内部区域；第一位线和第二位线；外部存储器单元串，其包括连接到外部柱的存储器单元，外部柱竖直向上延伸通过外部区域；内部存储器单元串，其包括连接到内部柱的存储器单元，内部柱竖直向上延伸通过内部区域；以及数据输入/输出(I/O)电路。数据I/O电路包括：页面缓冲器电路，在针对外部存储器单元串的存储器单元的第一读取操作期间，页面缓冲器电路连接第一位线，并且在针对内部存储器单元串的存储器单元的第二读取操作期间，页面缓冲器电路连接第二位线；以及读取电压确定单元，其选择在第一读取操作期间使用的第一最佳读取电压和在第二读取操作期间使用的第二最佳读取电压。

在另一实施例中，本发明构思提供了一种非易失性存储器，包括：存储器单元区域，其包括第一端、靠近第一端的外部区域和通过外部区域与第一端分开的内部区域；第一位线和第二位线；外部存储器单元串，其包括连接到外部柱的存储器单元，外部柱竖直向上延伸通过外部区域；内部存储器单元串，其包括连接到内部柱的存储器单元，内部柱竖直向上延伸通过内部区域；以及数据输入/输出(I/O)电路。数据I/O电路包括：页面缓冲器电路，其包括第一页面缓冲器和第二页面缓冲器，在针对外部存储器单元串的存储器单元的第一读取操作期间，第一页面缓冲器连接第一位线，在针对内部存储器单元串的存储器单元的第二读取操作期间，第二页面缓冲器连接第二位线；以及读取电压确定单元，其选择在第一读取操作期间使用的第一最佳读取电压以及在第二读取操作期间使用的与第一最佳读取电压不同的第二最佳读取电压，其中，第一页面缓冲器包括存储第一候选读取电压的第一存储寄存器和存储第二候选读取电压的第二存储寄存器，并且读取电压确定单元选择第一候选读取电压和第二候选读取电压中的一个作为第一最佳读取电压。

在另一实施例中，本发明构思提供了一种竖直NAND闪存，包括：NAND存储器单元区域，其在第一端通过第一字线切割限定并且在与第一端相对的第二端通过第二字线切割限定，其中，NAND存储器单元区域包括靠近第一端的第一外部区域、靠近第二端的第二外部区域以及在第一外部区域和第二外部区域之间的内部区域；位线，其在存储器单元区域上方延伸并且包括第一位线和第二位线；第一外部NAND串，其包括连接到第一外部柱的NAND单元，第一外部柱竖直向上延伸通过第一外部区域；第二外部NAND串，其包括连接到第二外部柱的NAND单元，第二外部柱竖直向上延伸通过第二外部区域；第一内部NAND串，其包括连接到第一内部柱的NAND单元，第一内部柱竖直向上延伸通过内部区域；第二内部NAND串，其包括连接到第二内部柱的NAND单元，第二内部柱竖直向上延伸通过内部区域；以及数据输入/输出(I/O)电路。数据I/O电路包括：页面缓冲器电路，其包括第一页面缓冲器和第二页面缓冲器，在针对第一外部NAND串和第二外部NAND串中的至少一个的存储器单元的第一读取操作期间，第一页面缓冲器连接第一位线，在针对第一内部NAND串和第二内部NAND串中的至少一个的存储器单元的第二读取操作期间，第二页面缓冲器连接第二位线；以及读取电压确定单元，其选择在第一读取操作器件使用的第一最佳读取电压和在第二读取操作期间使用的第二最佳读取电压。

在另一实施例中，本发明构思提供了一种读取非易失性存储器中的数据的方法，所述非易失性存储器包括：存储器单元区域，其具有第一端、靠近第一端的外部区域以及通过外部区域与第一端分开的内部区域；第一位线和第二位线；外部存储器单元串，其包括连接到外部柱的第一存储器单元，外部柱竖直向上延伸通过外部区域；内部存储器单元串，包括连接到内部柱的第二存储器单元，内部柱竖直向上延伸通过内部区域；以及数据输入/输出(I/O)电路。所述方法包括：感测存储在第一存储器单元和第二存储器单元中的至少一个中的数据集；对数据集进行采样以确定多个候选读取电压；以及选择所述多个候选读取电压中的一个作为第一最佳读取电压以读取第一存储器单元，并且选择候选读取电压中的一个作为第二最佳读取电压以读取第二存储器单元。

附图说明

考虑到附图中所示的某些示例性实施例，本发明构思的上述和其他方面和特征将变得更加明显，附图中：

图1是示出根据本发明构思的实施例的存储器系统100的框图；

图2是进一步示出一个实施例中的图1的存储器装置500的框图；

图3是进一步示出一个示例中的图2的存储器单元阵列510的透视图；

图4是图2和图3的存储器单元阵列510的等效电路图；

图5是进一步示出一个示例中的图2和图3的存储器单元阵列510的平面图；

图6是进一步示出图5的存储器单元阵列中的NAND串的特定连接关系的概念电路图；

图7是进一步示出一个示例中的图2的数据I/O电路的框图；

图8是进一步示出一个示例中的图7的页面缓冲器电路531的框图；

图9和图10分别是示出图8的第一页面缓冲器和第二页面缓冲器的概念电路图；

图11、图14和图15分别是示出可以用于实现图7的页面缓冲器电路531的各种物理配置的概念图；

图12是示出图5的第一柱状存储器单元和第二柱状存储器单元之间的特性差异的存储器单元读取结果的散点图；

图13是进一步示出前述的散点图的集合；以及

图16是概述根据本发明构思的实施例的读取存储器装置的方法的流程图。

具体实施方式

将参考附图描述各种存储器装置和从这样的存储器装置读取数据的方法。所示实施例作为教导示例给出。本发明构思的范围由所附权利要求及其等同物限定。本领域技术人员将认识到，在没有背离本发明构思的范围的情况下，可能对所示实施例进行修改。

图1是示出根据本发明构思的实施例的存储器系统的框图。

参考图1，存储器系统100通常可以包括存储器控制器300和至少一个存储器装置500。

存储器装置500可在存储器控制器300的控制下执行(或实施)各种数据存取操作，包括读取操作、写入操作和擦除操作。例如，在读取操作期间，存储器控制器300可将一个或多个控制信号CTRL、一个或多个命令CMD、一个或多个地址ADDR提供给存储器装置500，以便取回存储在存储器装置500中的数据DATA。在写入(或编程)操作期间，存储器控制器300可将一个或多个控制信号CTRL、一个或多个命令CMD、一个或多个地址ADDR以及要存储在存储器装置500中的写入数据DATA提供给存储器装置500。

图2是进一步示出一个特定实施例中的图1的存储器装置500的框图。

参考图2，存储器装置500包括存储器单元阵列510、地址解码器520、数据输入/输出(I/O)电路530、电压产生电路550和控制逻辑560。

存储器单元阵列510可经由字线WL和选择线(诸如，串选择线SSL和接地选择线GSL)连接到地址解码器520。存储器单元阵列510还可以经由位线BL连接到数据I/O电路530。

如本领域技术人员将了解的那样，存储器单元阵列510可包括根据行和列布置的大量存储器单元。每个存储器单元可以配置为存储一位数据或多位数据。在本发明构思的某些实施例中，存储器单元阵列510可以是下文关于图3、图4和图5描述的竖直NAND闪存类型。

地址解码器520可以配置为响应于由控制逻辑560提供的一个或多个控制信号和/或外部提供的地址ADDR(例如，行地址)进行操作。假设地址解码器520配置为对外部提供的行地址ADDR进行解码，地址解码器520可以从多个字线WL中选择由解码的行地址标识的字线。地址解码器520还可以配置为响应于解码的行地址选择各种选择线(例如，串选择线SSL和/或接地选择线GSL)。

在这方面，地址解码器520还可以配置为提供从电压产生电路550接收的各种电压，以便选择/取消选择一条或多条字线和/或选择线。

地址解码器520(或者替代地，另一个单独提供的地址解码器)可以用于对作为外部提供的地址ADDR的一部分接收的列地址进行解码。这里，地址解码器520可以将解码的列地址DCA提供给数据I/O电路530。因此，在本发明构思的某些实施例中，地址解码器520可以包括用于解码行地址的行解码器、用于解码列地址的列解码器以及用于存储接收的地址ADDR的地址缓冲器。

数据I/O电路530替代地可用于在读取操作期间对外部装置输出从存储器单元阵列510取回的读取数据，或者在写入操作期间从外部装置接收待写入存储器单元阵列510的写入(或编程)数据。在任一操作模式中，数据I/O电路530可以响应于由控制逻辑560提供的一个或多个控制信号以及由地址解码器520提供的解码的列地址DCA进行操作。在这方面，数据I/O电路530可以响应于解码的列地址DCA以及由控制逻辑560提供的控制信号来选择一个或多个位线BL。

数据I/O电路530可以不同地配置，并且可以包括诸如页面缓冲器(或页面寄存器)、检测放大器、写入驱动器、列选择电路等的元件，以便与一个或多个外部装置交换数据。

电压产生电路550可以连接到存储器单元阵列510、地址解码器520和控制逻辑560。电压产生电路550接收外部提供的功率信号(例如，电源电压Vcc和接地电压Vss)，并且响应于从控制逻辑560接收的控制信号，从功率信号产生各种控制电压。本领域技术人员将认识到，在读取/写入操作期间通常使用的控制电压包括高电压Vpp、编程电压Vpgm、通过电压Vpass、读取电压Vread和擦除电压Vers。

在控制逻辑560的控制下，由电压产生电路550产生的控制电压不同地和选择性地提供给地址解码器520和存储器单元阵列510。例如，在编程操作期间可以将编程电压Vpgm和通过电压Vpass通过地址解码器520提供给存储器单元阵列510；在读取操作期间可以将读取电压Vread通过地址解码器520提供给存储器单元阵列510；并且在擦除操作期间可以将擦除电压Vers提供给存储器单元阵列510。然而，这些仅仅是在一个或多个数据访问操作期间可由电压产生电路550产生的许多不同控制电压的简便示例。

如上所述，控制逻辑560可以连接到地址解码器520、数据I/O电路530和电压产生电路550，以便控制存储器装置500内的这些组件和其他组件的操作和互操作。控制逻辑560可以响应于一个或多个外部提供的控制信号CTRL来控制存储器装置500的整体操作。

图3是示出一个示例中的作为竖直NAND存储器结构的图2的存储器单元阵列510的透视图。

参考图3，假设第一方向D1是竖直方向，假设第二方向D2是与竖直方向D1相交的第一水平方向，并且假设第三方向D3是与竖直方向D1和第一水平方向D2相交的第二水平方向。这里，竖直方向D1、第一水平方向D2和第二水平方向D3实质上彼此正交。

存储器单元阵列510可以包括在至少一个接地选择线GSL和至少一个串选择线SSL之间竖直堆叠在基板501上的多个字线WL。可以通过字线切割区域WDCT分开不同的竖直字线WL堆叠。可以在衬底上的字线切割区域WDCT中形成各种掺杂区域DOP，并且可以将掺杂区域DOP用作公共源极节点或公共源极线CSL，通过该公共源极节点或公共源极线CSL提供公共源极电压。

多个竖直沟道或沟道孔穿过至少一个接地选择线GSL、多个字线WL和至少一个串选择线SSL。位线BL可以连接到多个竖直沟道的上表面，并且位线BL可以在第二水平方向D3上延伸。

可以通过字线切割区域WDCT将存储器单元阵列510有效地划分为多个存储器单元阵列区域Rm。在这方面，各个存储器单元阵列区域(或存储器组)Rm可以通过字线切割区域划分在物理上彼此分开并且彼此电隔离。

图4是图2和图3的存储器装置500的存储器单元阵列510的相关部分的等效电路图。

参考图4，存储器单元阵列510可以包括多个NAND存储器单元串NS，每个NAND存储器单元串NS在竖直方向D1上延伸。(下文，术语“存储器单元串”用于指代连接多个存储器单元并且实质上在竖直方向上延伸的竖直存储器单元阵列的元件，而不管存储器单元类型，例如闪速存储器、阻性存储器、磁性存储器等。)多个NAND存储器单元串NS可以布置在第一水平方向D2上以形成串列，并且多个串列可以布置在第二水平方向D3上以形成串阵列。

图4中的每个NAND存储器单元串NS包括在竖直方向D1上串联布置在公共源极线CSL和位线BL(1)、…、BL(m)之间的至少一个接地选择晶体管GSTV、存储器单元MC以及至少一个串选择晶体管SSTV。接地选择晶体管GSTV可以连接到接地选择线GSL11、GSL12、…、GSLi1、GSLi2，并且串选择晶体管SSTV可以连接到串选择线SSL11、SSL12、…、SSLi1、SSLi2。

布置在同一层中的存储器单元MC可以共同连接到字线WL(1)、WL(2)、…、WL(n-1)、WL(n)中的一个。多条接地选择线GSL11、…、GSLi2和多条串选择线SSL11、…、SSLi2可以在第一水平方向D2上延伸，并且可以布置在第二水平方向D3上。多条字线WL(1)、…、WL(n)可以在第一水平方向D2上延伸，并且可以布置在竖直方向D1和第二水平方向D3上。多条位线BL(1)、…、BL(m)可以在第二水平方向D3上延伸，并且可以布置在第一水平方向D2上。可以根据施加到字线WL(1)、…、WL(n)的电压的电平来控制存储器单元MC。

包括存储器单元阵列510的竖直或三维(3D)NAND闪存装置包括NAND闪存单元，并且因此根据页面尺寸单位执行写入/读取操作，同时根据块尺寸单位执行擦除操作。

在一些实施例中，包括在一个NAND存储器单元串NS中的两个串选择晶体管SSTV可以连接到一条串选择线，并且包括在一个NAND存储器单元串NS中的两个接地选择晶体管GSTV可以连接到一条接地选择线。在一些实施例中，一个NAND存储器单元串NS可以包括一个串选择晶体管SSTV和一个接地选择晶体管GSTV。

图5是进一步示出本发明构思的某些实施例的平面图，其中，存储器单元阵列510包括多个竖直(即，竖直方向D1)布置的柱P，柱P不同地连接到在第二水平方向D3上延伸的位线BL。以下在图5的上下文中描述的存储器单元阵列510可用于先前关于图2和图3描述的实施例(例如，作为存储器单元阵列区域Rm)。

参考图3、图4和图5，对应于掺杂区域DOP的公共源极线CSL可以布置在相应的字线切割区域WDCT内。因此，每个存储器单元阵列区域Rm可以包括由相对的外部区域Ro1和Ro2包围的内部区域Ri。这里，每个外部区域Ro1和Ro2可以定义为从存储器单元阵列区域Rm的相应端E1、E2朝向内部区域Ri延伸间隔距离“d1”的区域。因此，内部区域Ri可以理解为设置在相对的外部区域Ro1和Ro2之间的存储器单元阵列区域Rm的区域，并且在本发明构思的某些实施例中，内部区域Ri可以进一步理解为从第一端E1和第二端E2中的任一端至少间隔开第一距离d1的区域。

在图5所示的示例中，存储器单元阵列区域Rm具有第一端E1和相对的第二端E2，其中，第一端E1靠近第一字线切割区域WDCT1并且相对的第二端E2靠近第二个字线切割区域WDCT2。每个字线切割区域WDCT在第一水平方向D2上延伸，并且第一外部区域/内部区域/第二外部区域的每个布置在第一水平方向D2上延伸。

竖直向下(在竖直方向D1上)延伸通过内部区域Ri和外部区域Ro1和Ro2的柱P可以按照与存储器装置性能期望一致的各种图案或几何形状形成。例如，如图5所示，柱P可以按照逐行Z字形图案形成，其中，在第二水平方向D3上的交替行在第一水平方向D2上偏移。这种Z字形图案允许在第一水平方向D2和第二水平方向D3中的至少一个方向上减小存储器单元阵列区域Rm的整体尺寸，并且在下文中将其称为“交错行布置”。

在这些柱P相对于内部区域Ri和外部区域Ro1和Ro2的相应布置的上下文中，每个柱P可以标识为外部柱P1(或第一柱P1)或内部柱P2(或第二柱P2)。也就是说，外部柱P1设置在外部区域Ro中，内部柱P2设置在内部区域Ri中。这里，“设置在(或交替形成在)”的表达表示柱P中心的位置。因此，其中心设置在内部区域Ri中的柱将是内部柱P2，其中心设置在外部区域中的柱将是外部柱P1。然而，除了它们各自的中心之外，一些柱的部分可以设置在外部区域Ro和内部区域Ri二者中。

前面描述中的每行柱在第一水平方向D2上延伸。因此，在图5所示的示例中，在内部区域Ri中布置有两行内部柱P2，在第一外部区域Ro1中布置有一行外部柱P1，在第二外部区域Ro2中布置有另一行外部柱P1，在第一水平方向D2上布置有总共四行柱P。在本发明构思的某些实施例中，存储器装置500中的每个柱P可以相同地形成，而不管是布置在内部区域或外部区域中。

再次参考图5，第一外部区域Ro1中的每个外部柱P1可以与第一端E1分开第一距离Do，第二外部区域Ro2中的每个外部柱P1可以与第二端E2分开第一距离Do。相反，每个内部柱P2可以与第一外部区域Ro1和第二外部区域Ro2二者至少分开大于第一距离Do的第二距离Di。

这里应当注意，图5中所示的柱P的数目、内部柱行和外部柱行的数目以及柱行的布置仅仅是示例性的。在本发明构思的其他实施例中，其他柱配置是可能的。例如，每个外部区域Ro可以布置有两行外部柱P1，一个内部区域Ri仅设置有一个外部区域Ro，四行内部柱P2可以布置在内部区域Ri中，可以提供柱行的对称布置等。

再次参考图5，存储器装置500的位线BL可以包括第一位线BLo和第二位线BLi。第一位线BLo和第二位线BLi可以相邻地设置，以形成在第二水平方向D3上延伸的成对位线。第一位线BLo和第二位线BLi在第一水平方向D2上间隔开。为清楚起见，在图5中仅示出了一对位线(即，第一位线BLo和第二位线BLi)。

利用该配置，每个外部(或第一)柱P1可以电连接到相应第一位线BLo，并且每个内部(或第二)柱P2可以电连接到相应第二位线BLi。然而，如果合适，这些位线到柱的连接关系可以颠倒。

与关于前述附图描述的存储器装置类似的本发明构思的实施例提供了优于传统存储器装置的显著性能优势。例如，包括竖直存储器单元阵列的传统非易失性存储器装置按照与来自具有外部柱的存储器单元串的数据读取相同的方式处理来自具有内部柱的存储器单元串的数据读取，尽管事实是同一存储器单元阵列中的内部柱-存储器单元串和外部柱-存储器单元串可能表现出不同的性能特性。因此，本发明构思的实施例能够更好地补偿可能发生的与内部柱存储器单元串和外部柱存储器单元串相关的工艺变化。

在这方面，本发明构思的实施例可以通过确定可以分别施加于外部柱存储器单元串与内部柱存储器单元串的更合适的(且因此可能不同的)读取电压来进一步改进读取操作的执行。

例如，在早期的NAND闪存中，读取参考电压值(下文称为读取电压)在设计期间是固定的。然而，几种类型的读取数据错误是由一个或多个存储器单元阈值电压分布的位移引起的。为了补偿存储器单元电压分布的位移，已经在更现代的闪存装置中实现了一类机制，通常称为读取重试。读取重试方法允许响应于一个或多个存储器单元电压分布的位移动态地调整读取电压。在读取重试期间，存储器控制器可以最初使用默认的读取电压从存储器单元阵列的目标存储器单元读取数据。如果得到的读取数据是可接受的(例如，如果得到的读取数据可以通过成分错误检测和校正机制成功地校正)，那么默认的读取电压被认为是合适的。然而，如果得到的读取数据是不可接受的，那么存储器控制器可以使用与默认的读取电压不同的读取电压来重新读取目标存储器单元。存储器控制器可以重复这些步骤，直到它使用一个或多个读取电压成功地读取数据。可以在读取重试期间通过存储器控制器选择和使用的可能的读取电压可称为候选读取电压。

然而，应该注意，重复的读取重试尝试可能显著增加整体读取操作等待时间。因此，非常希望在利用读取重试的有效能力的同时减少读取重试次数的机制。

图6是进一步示出图4和图5的存储器单元阵列510中的多个NAND存储器单元串的概念电路图。

参考图4、图5和图6，多个NAND存储器单元串包括内部NAND串NSi和外部NAND串NSo二者，其中，每个内部NAND串NSi包括内部柱(或第二)第二柱P2，每个外部NAND串NSo包括外部(或第一)柱P1。

每个内部NAND串NSi在概念上可以理解为一端连接到内部(或第二)位线BLi并且另一端通过具有第一电阻值的内部电阻器R1连接到公共源极线CSL。每个外部NAND串NSo在概念上可以理解为一端连接到外部(或第一)位线BLo并且另一端通过具有第二电阻值的外部电阻器R2连接到公共源极线CSL。

如上参考图5所述，由于每个内部NAND串NSi(包括内部柱或第二柱P2)与公共源极线CSL(即，字线切割区域WDCT)之间的第二距离Di大于每个外部NAND串NSo(包括外部柱或第一柱P1)与公共源极线CSL之间的第一距离Do，内部电阻器R1的第一电阻值可以大于外部电阻器R2的第二电阻值。也就是说，每个内部NAND串NSi的整体性能特性可以与每个外部NAND串NSo的整体性能特性不同，并且因此，产生的不对称连接结构(如在内部NAND串NSi和外部NAND串NSo之间)响应于在读取操作期间使用单个读取电压可以产生不同的数据结果。

图7是进一步示出一个示例中的图2的数据I/O电路530的框图。

参考图4、图5、图6和图7，并且如下文将以一些附加细节描述的，数据I/O电路530可以包括页面缓冲器电路531，其可以用于在针对外部存储器单元串的存储器单元的第一读取操作期间选择性地连接第一位线BLo，并且在针对内部存储器单元串的存储器单元的第二读取操作期间选择性地连接第二位线BLi。在上下文中，“外部存储器单元串”是包括连接到外部柱P1的存储器单元的存储器单元串，“内部存储器单元串”是包括连接到内部柱P2的存储器单元的存储器单元串。数据I/O电路530还可以包括读取电压确定单元532，其可以用于标识(或“选择”)在第一读取操作期间待使用的第一最佳读取电压，并且用于选择在第二读取操作期间待使用的第二最佳读取电压。这里，第一读取操作和第二读取操作可以理解为至少在相应的读取操作期间可以动态地选择相对最佳的读取电压作为参考读取电压而独立地进行控制。尽管如此，在这方面的第一读取操作和第二读取操作可以一起(或同时)执行、顺序地执行或者在不同时间执行。

因此，数据I/O电路530通常可以包括页面缓冲器电路531和读取电压确定单元532。

页面缓冲器电路531可以包括多个页面缓冲器，如图8中的一个示例中进一步示出的那样。为了清楚起见，本文给出了各个页面缓冲器连接单个位线BL的示例，但并不总是如此。页面缓冲器电路531可以从第一位线BLo和/或第二位线BLi接收数据，并且可以输出数据DATA，其中，数据DATA可以包括第一数据DATA1和/或第二数据DATA2。

第一数据DATA1可以是(例如，在第一读取操作期间)从包括连接到外部(或第一)柱P1的存储器单元的外部NAND串NSo读取的数据，第二数据DATA2可以是(例如，在第二读取操作期间)从包括连接到内部(或第二)柱P2的存储器单元的内部NAND串NSi读取的数据。也就是说，第一数据DATA1和第二数据DATA2可以分别是与分别经由第一位线BLo和第二位线BLi存取的数据相关联的数据。

读取电压确定单元532可以用于确定最佳读取电压(Vread)，以便最准确地获得第一数据DATA1和/或第二数据DATA2。

图8是进一步示出一个实施例中的图7的页面缓冲器电路531的框图。

参考图8，页面缓冲器电路531可以包括第一页面缓冲器531a和第二页面缓冲器531b，其中，第一页面缓冲器531a可以是一个或多个页面缓冲器的组合，每个页面缓冲器分别连接到第一位线BLo。因此，在本发明构思的某些实施例中，第一页面缓冲器531a可以包括第一组页面缓冲器，每个页面缓冲器分别连接以从包括连接到外部(或第一)柱P1的存储器单元的外部NAND串NSo接收第一数据DATA1。同样地，在本发明构思的某些实施例中，第二页面缓冲器531b可以包括第二组页面缓冲器，每个页面缓冲器分别连接以从包括连接到内部(或第二)柱P2的存储器单元的内部NAND串NSi接收第二数据DATA2。

第一页面缓冲器531a因此可以用于通过一个或多个第一位线BLo输出第一数据DATA1，第二页面缓冲器531b可以通过一个或多个第二位线BLi输出第二数据DATA2。

图9是进一步示出一个实施例中的图8的第一页面缓冲器的概念电路图。在图9中，为了清楚起见，第一位线BLo由等效电阻器BLo表示。

参考图9，包括在第一页面缓冲器531a内的一个或多个页面缓冲器中的每一个可以连接到第一位线BLo，并且可以包括位线关断晶体管BLSHFT、感测节点SO、第一寄存器Rg1(S)、第二寄存器Rg2(L)、第三寄存器Rg3(M)、第四寄存器Rg4(F)和第五寄存器Rg5(C)。这里，第一寄存器Rg1(S)可以用作感测寄存器；第二寄存器Rg2(L)可以用作例如与最低有效数据位相关联的第一存储寄存器；第三寄存器Rg3(M)可以用作例如与最高有效数据位相关联的第二存储寄存器；第四寄存器Rg4(F)可以用作例如与强制位相关联的第三存储寄存器；并且第五寄存器Rg5(C)可以用作数据锁存(或高速缓存)寄存器。因此，利用这种配置，第五寄存器Rg5可以用于存储待输出的数据，该数据被提供作为第一数据DATA1。这里，各个存储寄存器Rg2、Rg3和Rg4可以用于存储特定的候选读取电压。在上下文中，本领域技术人员将理解，存储寄存器中的每一个可以用于存储指示相应读取电压的数据值(下文中，简称为“存储候选读取电压”)。在执行读取操作期间，读取电压确定单元532和/或控制逻辑560可以用于选择所存储的候选读取电压之一作为用于读取特定数据集的最佳读取电压。

第一位线BLo可以通过位线关断晶体管BLSHFT连接到感测节点SO，位线关断晶体管BLSHFT通过施加(例如)作为栅极信号的位线关断信号BLSHF来控制在其操作。

一般而言，标存储器单元(例如，通过外部提供的地址标识的存储器单元)的读取可被称作对存储器单元进行感测。再次假设NAND闪存装置的操作上下文，存储器单元的感测涉及初始化步骤(初始化)、预充电步骤(预充电)、位线部署步骤(BL部署)、偏移部署步骤(SO部署)和感测步骤(感测)，其中，在本发明构思的某些实施例中，可以同时执行位线部署步骤和偏移部署步骤。

在初始化步骤(初始化)期间，可以初始化第一寄存器Rg1(即，感测锁存器)。

在预充电步骤(预充电)期间，感测节点SO可以充电到预定电压电平。这里，位线关断信号BLSHF的电压电平可以转变为预充电电压，并且连接到感测节点SO的第一位线BLo可以充电到预定电压电平。

在部署步骤(BL部署和SO部署)期间，第一位线BLo的预充电结束。这里，位线关断信号BLSHF可以转变到低于预充电电压但仍高于接地电压的部署电压。取决于目标存储器单元的接通/断开(ON/OFF)状态，来自第一位线BLo的电荷可以保持或释放到公共源极线CSL。因此，当存储器单元MC接通时，相对于当存储器单元MC断开时由第一位线BL0保持的电压，第一位线BLo的电压可以进一步减小。

在使用单个晶体管实现位线关断晶体管BLSHFT的情况下，将通过单个晶体管控制预充电步骤和部署步骤。因此，与使用多个晶体管分别控制预充电步骤和部署步骤的情况相比，可以使晶体管之间的失配最小化。然而，本领域技术人员将理解，在该示例发明中假设的NAND闪存装置可包括实现位线关断晶体管的多个晶体管，以用于精确控制。

在感测步骤(感测)期间，可以根据第一寄存器Rg1是否翻转来确定目标存储器单元MC的ON/OFF状态。在这种情况下，当预充电步骤已经切换到部署步骤时，位线关断信号BLSHF可以从预充电电压减小到部署电压一特定时间段。在这种情况下，当所述特定时间段定义为部署时间时，确定存储器单元MC的状态的结果可以根据部署时间而改变。可以将部署时间的改变看作是有效读取电平的改变，就好像读取电平改变一样。也就是说，有效读取电平可以在缩短部署时间时增加，并且有效读取电平可以在延长部署时间时减小。

因此，根据本发明构思的实施例的某些存储器装置可以根据相应的部署时间将多个有效读取电平定义为多个候选读取电压。然后可以在单个延长的部署时间期间多次执行存储器单元感测。

因此，图7的读取电压确定单元532可以用于确定多个候选读取电压，并且还可以用于从多个候选读取电压中确定最佳读取电压。因此，与多个候选读取电压相关联的数据可以存储在第一页面缓冲器531a的各个寄存器中。读取电压确定单元532可以接收数据并从多个候选读取电压中找到最佳读取电压。

例如，第二寄存器Rg2、第三寄存器Rg3和第四寄存器Rg4中的每一个可以是用于根据相应候选读取电压来存储数据的寄存器。也就是说，在图9所示的示例的上下文中，可以根据在部署时间期间在不同点处执行的三个感测操作来获得三个数据值。这三个数据值可以分别存储在第二寄存器Rg2、第三寄存器Rg3和第四寄存器Rg4中。

读取电压确定单元532可以不同地实现，并且可以包括例如大量位计数器电路或电流比较器。在这方面，美国专利8,773,908和9,007,839的主题通过引用并入本文。然而，具体配置，读取电压确定单元532可以用于确定(或计算)存储在多个第一页面缓冲器531a中所包括的第二寄存器Rg2、第三寄存器Rg3和第四寄存器Rg4中的数据，以从候选读取电压中选择最佳读取电压。

图10是进一步示出一个实施例中的图8的第二页面缓冲器的另一概念电路图。在图10中，为了清楚起见，第二位线BLi由等效电阻器BLi表示。

参考图10，第二页面缓冲器531b中的任何一个可以具有与第一页面缓冲器531a的页面缓冲器类似的结构。也就是说，第二页面缓冲器531b可以连接到第二位线BLi，并且可以包括位线关断晶体管BLSHFT、感测节点SO、第一寄存器Rg1、第二寄存器Rg2、第三寄存器Rg3、第四寄存器Rg4和第五寄存器Rg5。

这里，第二位线BLi可以对应于第一位线BLo，并且其余元件可以执行与第一页面缓冲器531a相同的功能。也就是说，第二页面缓冲器531b可以存储与改变部署时间时存储的多个候选读取电压相对应的数据，甚至可以存储相对于第二位线BLi的数据。读取电压确定单元532可以用于确定与多个第二页面缓冲器531b中的多个候选读取电压相对应的数据，并且还可以用于从多个候选读取电压中找到最佳读取电压。然后，与所标识的最佳读取电压相对应的数据可以存储在第五寄存器Rg5中，并且作为第二数据DATA2输出。

在本发明构思的某些实施例中，存储在第二页面缓冲器531b中的多个候选读取电压(即，第二多个候选读取电压)可以与存储在第一页面缓冲器531a中的多个候选读取电压相同(即，第一多个候选读取电压)。然而，在本发明构思的其他实施例中，第一多个候选读取电压可以与第二多个候选读取电压不同。以这种方式，可以相对于由第二页面缓冲器531b提供的第二数据DATA2独立地确定由第一页面缓冲器531a提供的第一数据DATA1。

图11是示出图7的页面缓冲器电路531的一种可能的物理配置的概念图。

参考图11，假设页面缓冲器电路531包括第一级S1到第六级S6，其中，第一级S1到第六级S6具有相同的第一尺寸(例如，尺寸1)。

第一尺寸(尺寸1)可以是根据多个约束预定的数值，这些约束例如是其中可以形成页面缓冲器电路531的物理空间限制、布线结构的容易性等。例如，第一尺寸(尺寸1)可以是16KB或32KB，但是本发明不限于此。

可以在感测步骤中独立地感测第一级S1到第六级S6。换句话说，例如，当感测到第一级S1时，不一定必须感测第二级S2。

在图11中，示出了第一级S1到第六级S6，但是这仅是一个示例，并且本发明构思的范围不限于此。也就是说，级的数目可以是12或18。级的数目可以是根据诸如级尺寸的多个约束预定的标准数目。

在一个级中，具有第三尺寸(尺寸3)的单元可以是用于确定页面缓冲器的类型的最小单元，第三尺寸(尺寸3)是第一尺寸(尺寸1)的四分之一。这里，页面缓冲器的类型指页面缓冲器是第一页面缓冲器531a还是第二页面缓冲器531b。也就是说，页面缓冲器的类型指页面缓冲器是否是处理存储在包括外部(或第一)柱P1的外部NAND串NSo中的第一数据DATA1，或者处理存储在包括内部(或第二)柱P2的内部NAND串NSi中的第二数据DATA2。

这里，具有第三尺寸(尺寸3)的单元可以包括多个页面缓冲器。例如，当一个位线包含一位的信息并且第三尺寸(尺寸3)是4KB时，32,768(＝4×1024×8)个页面缓冲器可以包括在具有第三尺寸(尺寸3)的单元中。在这方面，表述“页面缓冲器的类型”指是否所有32,768个页面缓冲器都是第一页面缓冲器531a或第二页面缓冲器531b。

在一个级中，可以独立地感测具有第二尺寸(尺寸2)的半柱，第二尺寸是第一尺寸(尺寸1)的一半。也就是说，在第一级S1中，可以独立地且并行地感测具有第二尺寸(尺寸2)的前部分和具有第二尺寸(尺寸2)的后部分。

根据图11所示的实施例，在第一级S1到第六级S6中，第一页面缓冲器531a可以设置在具有第二尺寸(尺寸2)的前部分，并且第二页面缓冲器531b可以设置在具有第二尺寸(尺寸2)的后部分。

页面缓冲器电路531的所有第一级S1到第六级S6可以不都用于感测。也就是说，可以仅对页面缓冲器电路531的第一级S1到第六级S6中的一些进行采样并将其用于感测。

这可以是提高计算的速度和效率。也就是说，当甚至通过一些采样确保足够量的数据时，可以获得相对准确的数据值，并且因此可以以更高的速度和效率执行采样。

因此，作为示例，可以仅对第一级S1、第二级S2和第四级S4进行采样以导出数据。在这种情况下，第一级S1、第二级S2和第四级S4的具有第二尺寸(尺寸2)的所有前部分可以是第一页面缓冲器531a，具有第二尺寸(尺寸2)的后部分可以是第二页面缓冲器531b。

因此，根据该实施例，与第一页面缓冲器531a相关联的数据和与第二页面缓冲器531b相关联的数据可以分成两组以导出第一数据DATA1和第二数据DATA2。

图12是某些存储器单元的存储器单元阈值电压分布图(或散点图)，并且示出了由外部柱P1连接的存储器单元与由内部柱P2连接的存储器单元之间的特性差异，其中，散点图Co显示从外部柱P1读取的数据，散点图Ci显示从内部柱P2读取的数据。这里，外部柱P1数据和内部柱P2数据之间的明显差异可能是由变化的工艺条件以及外部柱P1和内部柱P2与公共源极线CSL之间的不同相对连接距离造成的。这里，散点图示出了多个存储器单元(沿着纵轴)与特定存储器单元阈值电压(沿着横轴)之间的关系。

鉴于前述散点图移位(其为特定柱类型(即，内部柱对外部柱)和连接结构的相应差异的函数)，在根据本发明构思的实施例的存储器装置上执行的读取操作所提供的数据明显比在传统存储器设备上执行的读取操作所提供的数据更准确，这是因为本发明构思的实施例能够在读取操作期间选择和使用更优的读取电压。

图13(包括图13(a)、图13(b)和图13(c))示出了从根据本发明构思的实施例的存储器装置读取的两个数据值的散点图。图13(a)示出了存储器单元阵列中所有存储器单元的散点图；图13(b)示出了经由第一位线BLo与外部柱P1连接的存储器单元的散点图；图13(c)表示经由第二位线BLi与内部柱P2连接的存储器单元的散点图。图13的相应散点图类似于先前关于图12描述的散点图。

参考图13，图13(a)左侧的“ON”单元指示存储数据值为“1”的多个存储器单元，图13(a)右侧的“OFF”单元指示存储数据值为“0”的多个存储器单元。如上所讨论，可以参考特定读取电压(Vread)进行各个存储器单元的ON/OFF确定。认识到动态选择相对最佳读取电压的困难，本发明构思的实施例提供了多个候选读取电压，从中可以选择最佳读取电压。继续关于图7、图8、图9和图10描述的工作示例，假设三个候选读取电压RL1、RL2和RL3，尽管可由本发明构思的其他实施例提供任何合理数目的候选读取电压。并且如前所述，可以使用各种方法来定义候选读取电压(例如，使用大量位计数器(MSB)电路的方法、使用电流比较器的方法等)。例如，在先前工作示例中假设的三个候选读取电压RL1、RL2和RL3可以是在延长的部署时间段期间在不同时间导出的三个读取电压，其中，第一候选读取电压RL1具有最低电平，第三候选读取电压RL3具有最高电平，第二候选读取电压RL2具有最低电平和最高电平之间的中间电平。

在图13(a)的散点图中(其实际上是图13(b)和图13(c)中所示的散点图的组合)，第二候选读取电压RL2可标识为最佳读取电压。在图13(b)的散点图中，第二候选读取电压RL2可标识为最佳读取电压，并且在图13(c)的分布图中，第三候选读取电压RL3可标识为最佳读取电压。

本领域技术人员将理解，可以使用各种计算方法来标识特定数据集(如图13的散点图中概念性地示出的那些数据集)的最佳读取电压。例如，通过数据采样自适应地“学习”，可以从多个候选读取电压中标识最佳读取电压。这里，差异信息(例如，数据集中的1和0的比率)可用于标识产生最低误码率候选读取电压，所述最低误码率由与存储数据集的存储器装置相关联的错误检测和校正(ECC)能力指示。替代地或附加地，数据采样可以用于标识产生最短的读取操作等待时间的候选读取电压。

无论用于从多个候选读取电压标识最佳读取电压的方法如何，本发明构思认识到与外部柱P1连接的存储器单元的性能特性和与内部柱P2连接的存储器单元的性能特性可产生如图13所示的变化数据集。因此，本发明构思的实施例能够根据需要动态地选择用于读取(1)与外部柱P1连接的存储器单元以及(2)与内部柱P2连接的存储器单元的不同最佳读取电压。

下面将参考图14描述根据本发明的一些实施例的另一存储器装置。将省略或简化在上述实施例中描述的内容。

图14和图15是示出图7的页面缓冲器电路的可能的物理配置的相应概念图，并且可以与图11的概念图进行比较。

参考图14，页面缓冲器电路531可以在第一级S1到第六级S6中针对每个半列具有相同类型的页面缓冲器。例如，对于第一级S1、第三级S3、第四级S4和第六级S6，具有第二尺寸(尺寸2)的前部分的半列可以配置为第一页面缓冲器531a，并且后部分的半列可以配置为第二页面缓冲器531b。

另一方面，对于第二级S2和第五级S5，具有第二尺寸(尺寸2)的前部分的半列可以配置为第二页面缓冲器531b，并且后部分的半列可以配置为第一页面缓冲器531a。

在这种情况下，第一级S1、第三级S3、第四级S4和第六级S6的前部分的半列可以连接到第二级S2和第五级S5的后部分的半列，以导出第一页面缓冲器531a的第一数据DATA1。

另外，另一方面，第二级S2和第五级S5的前部分的半列可以连接到第一级S1、第三级S3、第四级S4和第六级S6的后部分的半列，以导出第二页面缓冲器531b的第二数据DATA2。

替换地，第一页面缓冲器531a和第二页面缓冲器531b可以仅在第一级S1到第六级S6中的采样级上独立且并行地处理。

也就是说，尽管没有在页面缓冲器电路531内部进行布置，但是可以以第二尺寸(尺寸2)为单位来确定页面缓冲器类型，并且可以形成连接关系，使得相同类型的页面缓冲器一起计算。在这种情况下，可以获得从与外部柱P1连接的存储器单元以及从与内部柱P2连接的存储器单元读取的精确数据。

因此，利用根据本发明构思的实施例的存储器装置，可以进一步提高数据读取操作的可靠性。

参考图15，在页面缓冲器电路531中，可以在第一级S1到第六级S6中对具有第三尺寸(尺寸3)的每个单元独立地执行感测。也就是说，具有第二尺寸(尺寸2)的前部分的半列和具有第二尺寸(尺寸2)的后部分的半列不需要具有相同的类型。

每个级可包括具有第三尺寸(尺寸3)的四个单元。例如，对于第六级S6，具有第三尺寸(尺寸3)的第一单元和第四单元可以配置为第一页面缓冲器531a，并且第二单元和第三单元可以配置为第二页面缓冲器531b。

其他级中的每一个可以包括由两个第一页面缓冲器531a组成的单元和由两个第二页面缓冲器531b组成的单元。

在这种情况下，构成各级中的第一页面缓冲器531a的单元可以彼此连接以导出第一页面缓冲器531a的第一数据DATA1。

另外，另一方面，构成各级中的第二页面缓冲器531b的单元可以彼此连接以导出第二页面缓冲器531b的第二数据DATA2。

替换地，第一页面缓冲器531a和第二页面缓冲器531b可以仅在第一级S1到第六级S6中的采样级上独立且并行地处理。

也就是说，尽管不在页面缓冲器电路531内部进行布置，但是可以以第三尺寸(尺寸3)为单位来确定页面缓冲器类型，并且可以形成连接关系，使得相同类型的页面缓冲器一起计算。在这种情况下，可以获得从与外部柱P1连接的存储器单元以及从与内部柱P2连接的存储器单元读取的准确数据。

根据该实施例，可以在第一页面缓冲器531a和第二页面缓冲器531b彼此分开的同时执行与页面缓冲器电路531的布置无关的计算。因此，在本发明构思的某些实施例中，可以有助于改进位线和页面缓冲器之间的连接设计。

另外，可以导出第一柱P1和第二柱P2的准确数据。因此，利用根据本发明构思的一些实施例的存储器装置，可以进一步提高数据读取操作的可靠性。

将参考图1、图7、图8、图9、图10、图11和图16描述根据本发明构思的实施例的从存储器装置读取数据的方法，其中，图16是示出读取操作的流程图。

参考图16，示例性读取方法响应于接收到读取请求而开始(S100)。也就是说，参考图1，存储器控制器300可以通过将控制信号CTRL、命令CMD和地址ADDR中的至少一个传送到存储器装置500来请求读取操作。

接下来执行数据感测步骤。例如，可以响应于读取请求来感测所选择的数据页面(S200)。也就是说，参考图9和图10，页面感测步骤可以包括初始化、预充电、位线部署、偏移部署和感测。

这里，与前面的描述一致并且在图16所示的方法的页面感测步骤(S200)期间，可以初始化感测锁存器Rg1；可以将感测节点SO预充电到预定电压电平，并且可以将位线关断信号BLSHF转变到预充电电压，使得与感测节点SO连接的第一位线BLo和第二位线BLi充电到预定电压电平。然后，第一位线BLo的预充电结束，并且位线关断信号BLSHF转变到低于预充电电压但高于接地电压的部署电压。在这些条件下，取决于目标存储器单元的ON/OFF状态，第一位线BLo中的电荷将保持或释放到公共源极线CSL。然后，与存储器单元MC断开时相比，当存储器单元MC接通时，第一位线BLo和第二位线BLi的电压电平可以进一步降低。然后，可以根据第一寄存器Rg1(例如，感测锁存器)是否翻转来确定存储器单元MC是接通还是断开。

一旦完成了图16所示的读取方法的页面感测步骤(S200)，就可以对读取的页面数据(例如，临时存储在读取缓冲器中的所得读取数据)进行采样(S300)。例如，参考图11，构成页面缓冲器电路531的每个页面缓冲器不都需要用于对页面数据进行采样。而是，页面缓冲器电路531中的仅一些页面缓冲器可用于对所感测的读取数据进行采样。这里，应该注意，可以在本发明构思的某些实施例中同时执行感测步骤和采样步骤。因此，作为示例，可以仅使用第一级S1到第六级S6中的第一级S1、第二级S2和第四级S4来对页面数据进行采样。

一旦已经对页面数据进行了采样(S300)，就可以选择第一最佳读取电压(S410)和/或可以选择第二最佳读取电压(S420)。

也就是说，参考图7、图8、图9和图10，读取电压确定单元532可以用于根据采样数据集从多个存储的候选读取电压来确定(或选择)最佳读取电压。因此，参考图13(b)，其中，对从与外部柱P1连接的存储器单元获得的一个数据集进行采样，可以选择第一读取电压RL1，或者参考图13(c)，其中，对从与内部柱P2连接的存储器单元获得的另一数据集进行采样，可以选择第三读取电压RL3。

因此，在本发明构思的某些实施例中，与各个候选读取电压相对应的数据值可以存储在第一页面缓冲器531a中。然后，读取电压确定单元532可以接收采样的数据结果，并从多个候选读取电压中标识最佳读取电压。如前所述，例如在图9和图10中所示，第二寄存器Rg2、第三寄存器Rg3和第四寄存器Rg4中的每一个可用作寄存器以存储与所示实施例中的候选读取电压相对应的数据值。

在已经选择第一最佳读取电压(S410)和第二最佳读取电压(S420)中的一个或两者之后，可以输出第一数据DATA1和第二数据DATA2(S500)。也就是说，参考图8，第一数据DATA1可以由第一页面缓冲器531a输出，第二数据DATA2可以由第二页面缓冲器531b输出。

尽管已经参考本发明的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离如所附权利要求所述的发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，期望本发明的实施例在所有方面都被认为是说明性的而非限制性的，参考所附权利要求而不是前面的描述来指示本发明构思的范围。

Claims (24)

1.一种非易失性存储器，包括：

存储器单元区域，其包括靠近所述存储器单元区域的第一端的外部区域和通过所述外部区域与所述第一端分开的内部区域；

第一位线和第二位线；

外部存储器单元串，其包括连接到外部柱的存储器单元，所述外部柱竖直向上延伸通过所述外部区域；

内部存储器单元串，其包括连接到内部柱的存储器单元，所述内部柱竖直向上延伸通过所述内部区域；以及

数据输入/输出电路，其包括：

页面缓冲器电路，在针对所述外部存储器单元串的存储器单元的第一读取操作期间，所述页面缓冲器电路连接所述第一位线，并且在针对所述内部存储器单元串的存储器单元的第二读取操作期间，所述页面缓冲器电路连接所述第二位线；以及

读取电压确定单元，其选择在所述第一读取操作期间使用的第一最佳读取电压和在所述第二读取操作期间使用的第二最佳读取电压。

2.根据权利要求1所述的非易失性存储器，其中，所述第一位线和所述第二位线是在所述存储器单元区域的上表面上方延伸的成对位线。

3.根据权利要求2所述的非易失性存储器，其中，所述页面缓冲器电路包括：

在所述第一读操作期间连接到所述第一位线的第一页面缓冲器；以及

在所述第二读操作期间连接到所述第二位线的第二页面缓冲器。

4.根据权利要求1所述的非易失性存储器，其中，所述存储器单元区域还包括在第一水平方向上延伸的竖直堆叠的多条字线，并且

所述第一位线和所述第二位线在第二水平方向上延伸。

5.根据权利要求1所述的非易失性存储器，还包括：

控制逻辑，所述控制逻辑控制所述数据输入/输出电路以执行独立于所述第二读取操作的所述第一读取操作。

6.根据权利要求5所述的非易失性存储器，其中，所述控制逻辑控制所述数据输入/输出电路以同时执行所述第一读取操作和所述第二读取操作。

7.根据权利要求1所述的非易失性存储器，其中，所述外部存储器单元串是多个外部存储器单元串中的一个，每个外部存储器单元串包括连接到向上延伸通过所述外部区域的相应的外部柱的存储器单元，并且所述内部存储器单元串是多个内部存储器单元串中的一个，每个内部存储器单元串包括连接到向上延伸通过所述内部区域的相应的内部柱的存储器单元，

每个外部柱的中心设置在距所述第一端至少第一距离处，并且每个内部柱的中心设置在距所述第一端至少第二距离处，并且

所述第二距离大于所述第一距离。

8.根据权利要求7所述的非易失性存储器，其中，

所述相应的外部柱共同布置在在第一水平方向上延伸的第一柱行中，

所述相应的内部柱共同布置在在所述第一水平方向上延伸的第二柱行中，

所述第一柱行和所述第二柱行以交错行布置的方式设置，并且

所述第一位线和所述第二位线在第二水平方向上延伸。

9.根据权利要求1所述的非易失性存储器，其中，所述非易失性存储器是竖直NAND闪存，所述外部存储器单元串是连接在所述第一位线和公共源极线之间的第一NAND串，并且所述内部存储器单元串是连接在所述第二位线和所述公共源极线之间的第二NAND串。

10.根据权利要求9所述的非易失性存储器，其中，所述第一NAND串在所述第一位线和所述公共源极线之间具有第一连接电阻，并且所述第二NAND串在所述第二位线和所述公共源极线之间具有与所述第一连接电阻不同的第二连接电阻。

11.一种非易失性存储器，包括：

存储器单元区域，其包括第一端、靠近所述第一端的外部区域和通过所述外部区域与所述第一端分开的内部区域；

第一位线和第二位线；

外部存储器单元串，其包括连接到外部柱的存储器单元，所述外部柱竖直向上延伸通过所述外部区域；

内部存储器单元串，其包括连接到内部柱的存储器单元，所述内部柱竖直向上延伸通过所述内部区域；以及

数据输入/输出电路，包括：

页面缓冲器电路，其包括第一页面缓冲器和第二页面缓冲器，在针对所述外部存储器单元串的存储器单元的第一读取操作期间，所述第一页面缓冲器连接所述第一位线，在针对所述内部存储器单元串的存储器单元的第二读取操作期间，所述第二页面缓冲器连接所述第二位线，以及

读取电压确定单元，其选择在所述第一读取操作期间使用的第一最佳读取电压和在所述第二读取操作期间使用的与所述第一最佳读取电压不同的第二最佳读取电压，

其中，所述第一页面缓冲器包括存储第一候选读取电压的第一存储寄存器和存储第二候选读取电压的第二存储寄存器，并且

所述读取电压确定单元选择所述第一候选读取电压和所述第二候选读取电压中的一个作为所述第一最佳读取电压。

12.根据权利要求11所述的非易失性存储器，其中，所述第一页面缓冲器还包括：

位线关断晶体管，其连接所述第一位线和感测节点；

感测寄存器，其在所述第一读取操作期间感测所述第一位线上的电压；

输出寄存器，其存储所述第一读取操作产生的第一输出数据，

其中，所述感测寄存器、所述第一存储寄存器、所述第二存储寄存器和所述输出寄存器分别连接到所述感测节点。

13.根据权利要求11所述的非易失性存储器，其中，所述第二页面缓冲器包括存储第三候选读电压的第三存储寄存器和存储第四候选读电压的第四存储寄存器，并且

所述读取电压确定单元选择所述第三候选读取电压和所述第四候选读取电压中的一个作为所述第二最佳读取电压。

14.根据权利要求13所述的非易失性存储器，其中，所述第二页面缓冲器还包括：

位线关断晶体管，其连接所述第二位线和感测节点；

感测寄存器，其在所述第二读取操作期间感测所述第二位线上的电压；

输出寄存器，其存储所述第二读取操作产生的第二输出数据，

其中，所述感测寄存器、所述第三存储寄存器、所述第四存储寄存器和所述输出寄存器分别连接到所述感测节点。

15.根据权利要求13所述的非易失性存储器，其中，存储在所述第一页面缓冲器的所述第一存储寄存器中的所述第一候选读取电压和存储在所述第一页面缓冲器的所述第二存储寄存器中的所述第二候选读电压中的至少一个与存储在所述第二页面缓冲器的所述第三存储寄存器中的第三候选读电压和存储在所述第二页面缓冲器的所述第四存储寄存器中的所述第四候选读取电压中的至少一个相同。

16.根据权利要求11所述的非易失性存储器，其中，所述外部存储器单元串是多个外部存储器单元串中的一个，每个外部存储器单元串包括连接到向上延伸通过所述外部区域的相应的外部柱的存储器单元，并且所述内部存储器单元串是多个内部存储器单元串中的一个，每个内部存储器单元串包括连接到向上延伸通过所述内部区域的相应的内部柱的存储器单元，并且

每个外部柱的中心设置在距所述第一端至少第一距离处，并且每个内部柱的中心设置在距所述第一端至少第二距离处，所述第二距离大于所述第一距离。

17.根据权利要求16所述的非易失性存储器，其中，所述相应的外部柱共同布置在第一柱行中，并且所述相应的内部柱共同布置在第二柱行中，并且

所述第一柱行和所述第二柱行以交错行布置的方式设置。

18.根据权利要求11所述的非易失性存储器，其中，所述非易失性存储器是竖直NAND闪存，所述外部存储器单元串是连接在所述第一位线和公共源极线之间的第一NAND串，并且所述内部存储器单元串是连接在所述第二位线和所述公共源极线之间的第二NAND串。

19.根据权利要求18所述的非易失性存储器，其中，所述第一NAND串在所述第一位线与所述公共源极线之间具有第一连接电阻，并且所述第二NAND串在所述第二位线与所述公共源极线之间具有与所述第一连接电阻不同的第二连接电阻。

20.一种竖直NAND闪存，包括：

NAND存储器单元区域，在第一端通过第一字线切割限定并且在与所述第一端相对的第二端通过第二字线切割限定，其中，所述NAND存储器单元区域包括靠近所述第一端的第一外部区域、靠近所述第二端的第二外部区域以及在所述第一外部区域和所述第二外部区域之间的内部区域；

位线，其在所述存储器单元区域上方延伸并且包括第一位线和第二位线；

第一外部NAND串，其包括连接到第一外部柱的NAND单元，所述第一外部柱竖直向上延伸通过所述第一外部区域；

第二外部NAND串，其包括连接到第二外部柱的NAND单元，所述第二外部柱竖直向上延伸通过所述第二外部区域；

第一内部NAND串，其包括连接到第一内部柱的NAND单元，所述第一内部柱竖直向上延伸通过所述内部区域；

第二内部NAND串，其包括连接到第二内部柱的NAND单元，所述第二内部柱竖直向上延伸通过所述内部区域；以及

数据输入/输出电路，其包括：

页面缓冲器电路，其包括第一页面缓冲器和第二页面缓冲器，在针对所述第一外部NAND串和所述第二外部NAND串中的至少一个的存储器单元的第一读取操作期间，所述第一页面缓冲器连接所述第一位线，在针对所述第一内部NAND串和所述第二内部NAND串中的至少一个的存储器单元的第二读取操作期间，所述第二页面缓冲器连接所述第二位线，以及

读取电压确定单元，其选择在所述第一读取操作期间使用的第一最佳读取电压和在所述第二读取操作期间使用的第二最佳读取电压。

21.根据权利要求20所述的竖直NAND闪存，其中，所述第一位线和所述第二位线是彼此相邻设置的成对位线。

22.根据权利要求20所述的竖直NAND闪存，其中，所述NAND存储器单元区域还包括在第一水平方向上延伸的竖直堆叠的多条字线，并且所述位线在第二水平方向上延伸。

23.根据权利要求20所述的竖直NAND闪存，还包括：

控制逻辑，所述控制逻辑控制所述数据输入/输出电路以执行独立于所述第二读取操作的所述第一读取操作。

24.根据权利要求23所述的竖直NAND闪存，其中，所述控制逻辑控制所述数据输入/输出电路以同时执行所述第一读取操作和所述第二读取操作。

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