KR102662764B1 - 페이지 버퍼, 이를 포함하는 메모리 장치 및 이의 독출 방법 - Google Patents
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- 239000000872 buffer Substances 0.000 title claims abstract description 114
- 238000000034 method Methods 0.000 title description 16
- 238000010586 diagram Methods 0.000 description 53
- 238000009826 distribution Methods 0.000 description 21
- 230000004044 response Effects 0.000 description 21
- 230000007704 transition Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C5/00—Details of stores covered by group G11C11/00
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
본 개시의 일 실시예에 따른 페이지 버퍼는, 프리차지 구간동안 제 1 프리차지 라인을 통해 메모리 셀 어레이의 선택 메모리 셀의 비트라인을 프리차지하고, 제 2 프리차지 라인을 통해 센싱노드를 프리차지하는 프리차지부, 상기 비트라인과 상기 센싱노드 사이에 연결되며, 상기 제 1 프리차지 라인과 연결되는 연결노드를 포함하고, 각각 일정한 레벨을 갖는 비트라인 연결 제어신호 및 센싱노드 전압 제어신호를 기반으로 디벨롭 구간동안 상기 센싱노드의 전압을 제어하는 비트라인 연결부 및 센싱 구간동안 상기 센싱노드의 전압 레벨을 센싱하여 센싱 데이터를 생성하는 데이터 입출력부를 포함한다.
Description
본 발명의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 페이지 버퍼를 포함하는 메모리 장치 및 이의 독출 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 비휘발성 메모리 장치는, 내부에 구비되는 메모리 셀의 데이터를 센싱(sensing)하기 위하여 센싱 노드의 전압을 센싱할 수 있다. 다만, 센싱 노드의 전압을 센싱할 때에, 이를 제어하기 위해 각각의 페이지 버퍼에 인가되는 제어신호들은 레벨이 천이(transition)되어 안정화되는 시간이 필요하여 데이터를 센싱하기까지의 시간이 많이 소요되었다. 또한, 각각의 페이지 버퍼에 따라 제어신호들의 타겟 레벨로 천이되는 속도가 다르기 때문에 페이지 버퍼들간의 센싱 특성 차이가 발생하여 데이터 센싱 동작에 대한 신뢰성이 저하되는 문제가 있었다.
본 발명의 기술적 사상이 해결하려는 과제는 메모리 셀에 대한 데이터 독출 속도 및 독출 동작 신뢰성을 개선할 수 있는 페이지 버퍼, 이를 포함하는 메모리 장치 및 이의 독출 방법을 제공하는 데에 있다.
본 개시의 일 실시예에 따른 페이지 버퍼는, 프리차지 구간동안 제 1 프리차지 라인을 통해 메모리 셀 어레이의 선택 메모리 셀의 비트라인을 프리차지하고, 제 2 프리차지 라인을 통해 센싱노드를 프리차지하는 프리차지부, 상기 비트라인과 상기 센싱노드 사이에 연결되며, 상기 제 1 프리차지 라인과 연결되는 연결노드를 포함하고, 각각 일정한 레벨을 갖는 비트라인 연결 제어신호 및 센싱노드 전압 제어신호를 기반으로 디벨롭 구간동안 상기 센싱노드의 전압을 제어하는 비트라인 연결부 및 센싱 구간동안 상기 센싱노드의 전압 레벨을 센싱하여 센싱 데이터를 생성하는 데이터 입출력부를 포함한다.
본 개시의 다른 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이의 선택 메모리 셀의 비트라인과 연결된 페이지 버퍼 및 상기 페이지 버퍼에 대한 데이터 센싱 동작을 제어하는 제어 로직을 포함하며, 상기 페이지 버퍼는, 프리차지 구간동안 상기 비트라인 및 다수의 센싱노드들을 프리차지하는 프리차지부, 상기 비트라인과 상기 다수의 센싱노드들 사이에 연결되며, 상기 프리차지부와 연결되는 연결노드를 포함하고, 상기 제어 로직으로부터 수신한 각각 일정한 레벨을 갖는 비트라인 연결 제어신호 및 다수의 센싱노드 전압 제어신호들을 기반으로 디벨롭 구간동안 상기 센싱노드들의 전압을 제어하는 비트라인 연결부 및 상기 센싱노드들 중 대응되는 센싱노드의 전압 레벨을 센싱하여 다수의 센싱 데이터를 생성하는 다수의 데이터 입출력부들을 포함한다.
본 개시의 또 다른 실시예에 따른 메모리 장치의 독출 방법은, 상기 메모리 장치는 다수의 메모리 셀들을 구비하는 메모리 셀 어레이 및 페이지 버퍼를 포함하고, 상기 메모리 셀들 중 독출 대상으로 선택된 메모리 셀의 비트라인과 연결되는 상기 페이지 버퍼의 비트라인 연결 트랜지스터에 제 1 레벨의 비트라인 연결 제어신호를 인가하고, 제 1 센싱노드와 연결되는 상기 페이지 버퍼의 제 1 센싱노드 연결 트랜지스터에 제 2 레벨의 제 1 센싱노드 전압 제어신호를 인가하는 단계, 프리차지 구간동안 제 1 프리차지 경로를 형성하여 상기 비트라인을 프리차지하고, 제 2 프리차지 경로를 형성하여 상기 제 1 센싱노드를 프리차지하는 단계, 디벨롭 구간동안 상기 제 1 센싱노드 연결 트랜지스터의 문턱 전압, 상기 비트라인의 전압 및 상기 제 1 센싱노드 전압 제어신호를 기반으로 상기 제 1 센싱노드의 전압을 제어하는 단계 및 센싱 구간동안 상기 제 1 센싱노드의 전압 레벨을 센싱하는 단계를 포함한다.
본 개시에 따른 메모리 장치는 메모리 셀에 대한 독출 동작을 수행할 때에 소정의 구간동안 일정한 레벨을 갖는 비트라인 연결 제어신호 및 센싱노드 전압 제어신호를 이용하여 센싱노드의 전압 레벨을 센싱함으로써, 메모리 장치의 독출 속도 및 독출 동작에 대한 신뢰성을 개선할 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2에 도시된 메모리 장치의 일 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 페이지 버퍼의 일 실시예를 나타내는 도면이다.
도 5a 및 도 5b는 도 4의 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 6a는 도 3에 도시된 페이지 버퍼의 다른 실시예를 나타내는 도면이고, 도 6b는 도 6a에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 7은 도 4에 도시된 페이지 버퍼의 변형 예를 나타내는 도면이다.
도 8a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 8b 및 도 8c는 메모리 셀의 문턱 전압 산포의 특징을 설명하기 위한 도면이다.
도 8d 및 도 8e는 도 8a의 메모리 장치의 동작을 설명을 하기 위한 도면이다.
도 9는 도 3의 메모리 셀들이 멀티 레벨 셀인 경우에 메모리 셀들의 문턱 전압 산포를 나타내는 도면이다.
도 10은 도 3에 도시된 메모리 장치의 다른 실시예를 나타내는 도면이다.
도 11a는 도 8의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압 산포를 나타내는 도면이다.
도 11b는 메모리 셀이 소거 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 11c는 메모리 셀이 제 1 프로그램 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 11d는 메모리 셀의 독출 데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 12a는 도 10에 도시된 메모리 장치의 변형 예를 나타내는 도면이고, 도 12b는 도 12a의 메모리의 동작을 설명하기 위한 도면이다.
도 13은 본 개시의 일 실시예에 따라 2비트 멀티 레벨 셀의 데이터를 독출하기 위한 메모리 장치를 나타내는 도면이다.
도 14a는 도 13의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압 산포를 나타내는 도면이다.
도 14b 내지 도 14e는 메모리 셀의 각 프로그램 상태에 따라 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 14f는 메모리 셀의 독출 데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 15는 본 개시의 일 실시예에 따라 k비트 멀티 레벨 셀의 데이터를 독출하기 위한 메모리 장치를 나타내는 도면이다.
도 16a는 도 15의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압 산포를 나타내는 도면이고, 도 16b는 메모리 셀의 독출 데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 17a는 도 13의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압 산포를 나타내는 도면이고, 도 17b는 메모리 셀의 독출 데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 18은 본 개시의 일 실시예에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 19은 도 18에 포함된 센싱노드의 전압을 제어하는 일 예를 더욱 상세하게 나타내는 흐름도이다.
도 20은 본 개시의 다른 실시예에 따른 멀트 비트 메모리 셀의 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2에 도시된 메모리 장치의 일 실시예를 나타내는 도면이다.
도 4는 도 3에 도시된 페이지 버퍼의 일 실시예를 나타내는 도면이다.
도 5a 및 도 5b는 도 4의 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 6a는 도 3에 도시된 페이지 버퍼의 다른 실시예를 나타내는 도면이고, 도 6b는 도 6a에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 7은 도 4에 도시된 페이지 버퍼의 변형 예를 나타내는 도면이다.
도 8a는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 8b 및 도 8c는 메모리 셀의 문턱 전압 산포의 특징을 설명하기 위한 도면이다.
도 8d 및 도 8e는 도 8a의 메모리 장치의 동작을 설명을 하기 위한 도면이다.
도 9는 도 3의 메모리 셀들이 멀티 레벨 셀인 경우에 메모리 셀들의 문턱 전압 산포를 나타내는 도면이다.
도 10은 도 3에 도시된 메모리 장치의 다른 실시예를 나타내는 도면이다.
도 11a는 도 8의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압 산포를 나타내는 도면이다.
도 11b는 메모리 셀이 소거 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 11c는 메모리 셀이 제 1 프로그램 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 11d는 메모리 셀의 독출 데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 12a는 도 10에 도시된 메모리 장치의 변형 예를 나타내는 도면이고, 도 12b는 도 12a의 메모리의 동작을 설명하기 위한 도면이다.
도 13은 본 개시의 일 실시예에 따라 2비트 멀티 레벨 셀의 데이터를 독출하기 위한 메모리 장치를 나타내는 도면이다.
도 14a는 도 13의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압 산포를 나타내는 도면이다.
도 14b 내지 도 14e는 메모리 셀의 각 프로그램 상태에 따라 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 14f는 메모리 셀의 독출 데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 15는 본 개시의 일 실시예에 따라 k비트 멀티 레벨 셀의 데이터를 독출하기 위한 메모리 장치를 나타내는 도면이다.
도 16a는 도 15의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압 산포를 나타내는 도면이고, 도 16b는 메모리 셀의 독출 데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 17a는 도 13의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압 산포를 나타내는 도면이고, 도 17b는 메모리 셀의 독출 데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 18은 본 개시의 일 실시예에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 19은 도 18에 포함된 센싱노드의 전압을 제어하는 일 예를 더욱 상세하게 나타내는 흐름도이다.
도 20은 본 개시의 다른 실시예에 따른 멀트 비트 메모리 셀의 메모리 장치의 독출 방법을 나타내는 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 개시의 일
실시예에
따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다. 메모리 장치(20)는 메모리 셀 어레이(21) 및 페이지 버퍼부(page buffer unit, 22)를 포함할 수 있다. 메모리 컨트롤러(10)는 메모리 장치(20)에 대한 제어 동작을 수행할 수 있는데, 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(20)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다.
메모리 셀 어레이(21)는 다수의 워드 라인들(미도시)과 다수의 비트 라인들(미도시)이 교차하는 영역들에 배치되는 다수의 메모리 셀들(미도시)를 포함할 수 있다. 일 실시예에서, 다수의 메모리 셀들은 플래시 메모리 셀들일 수 있고, 메모리 셀 어레이(21)는 낸드(NAND) 플래시 메모리 셀 어레이 또는 노아(NOR) 플래시 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
더 나아가, 본 개시의 기술적 사상에 의한 일 실시예에서, 메모리 셀 어레이(21)는 3 차원(3D) 메모리 어레이일 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 본 개시의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0334232호 및 미국특허공개공보 제8,488,381호는 본 명세서에 인용 형식으로 결합된다.
페이지 버퍼부(22)는 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 본 개시의 일 실시예에 따른 페이지 버퍼부(22)는 다수의 페이지 버퍼들(미도시)을 포함할 수 있고, 다수의 페이지 버퍼들의 개수는 다수의 비트 라인들의 개수에 대응할 수 있다. 구체적으로, 메모리 장치(20)에 대한 독출 동작이 수행되는 경우, 페이지 버퍼부(22)에 포함된 각각의 페이지 버퍼는 제 1 프리차지 제어신호(1 st precharge control signal, PCCS1), 제 2 프리차지 제어신호(PCCS2), 비트라인 연결 제어신호(bitline connection control signal, BLCCS) 및 센싱노드 전압 제어신호(sensing node voltage control signal, SNVCS)를 수신할 수 있다. 일 실시예로, 센싱노드의 전압에 대한 센싱 동작을 수행하는 동안 비트라인 연결 제어신호(BLCCS)는 제 1 레벨을 유지할 수 있으며, 센싱노드 전압 제어신호(SNVCS)는 제 2 레벨을 유지할 수 있다. 일 예로, 제 1 레벨과 제 2 레벨은 서로 다른 레벨일 수 있으며, 더 나아가 제 1 레벨이 제 2 레벨보다 클 수 있다. 또한, 비트라인 연결 제어신호(BLCCS) 및 센싱노드 전압 제어신호(SNVCS)는 센싱노드에 대한 프리차지 구간 및 디벨롭 구간동안 일정한 레벨을 유지할 수 있다.
페이지 버퍼는 제 1 프리차지 제어신호(PCCS1)에 응답하여 페이지 버퍼에 대응되는 비트라인을 프리차지하고, 제 2 프리차지 제어신호(PCCS2)에 응답하여 센싱노드를 프리차지할 수 있다. 일 실시예로, 페이지 버퍼가 프리차지 동작을 수행할 때에, 비트라인을 프리차지하는 경로와 센싱노드를 프리차지하는 경로가 상이할 수 있다. 더 나아가, 페이지 버퍼는 비트라인에 대한 프리차지 전압과 센싱노드에 대한 프리차지 전압을 상이하게 프리차지 동작을 수행할 수 있다. 페이지 버퍼는 비트라인 연결 제어신호(BLCCS) 및 센싱노드 전압 제어신호(SNVCS)를 기반으로 디벨롭 구간동안 센싱노드의 전압을 제어할 수 있다. 구체적으로, 페이지 버퍼는 디벨롭 구간에서 비트라인의 전압을 고려하여 비트라인의 전압이 소정의 전압이하로 강하되는 때에 센싱노드는 디스차지될 수 있다. 소정의 전압은 페이지 버퍼의 특성과 센싱노드 전압 제어신호(SNVCS)에 의하여 결정될 수 있으며, 이에 대한 구체적인 내용은 후술한다. 이후, 페이지 버퍼는 센싱 구간동안 센싱노드의 전압 레벨을 센싱하여 메모리 셀의 데이터를 결정하고 메모리 컨트롤러(10)에 출력할 수 있다.
이와 같이, 메모리 장치(20)는 메모리 셀에 대한 독출 동작을 수행할 때에 소정의 구간동안 일정한 레벨을 갖는 비트라인 연결 제어신호(BLCCS) 및 센싱노드 전압 제어신호(SNVCS)를 이용하여 센싱노드의 전압 레벨을 센싱함으로써, 메모리 장치(20)의 독출 속도 및 독출 동작에 대한 신뢰성을 개선할 수 있는 효과가 있다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는
블록도이다
.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), 제어 로직(control logic, 130), 전압 발생기(voltage generator, 140) 및 로우 디코더(150)를 포함할 수 있다. 제어 로직(130)은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터를 독출하기 위한 제어 신호를 출력할 수 있다. 이 때, 제어 로직(130)에서 출력된 각종 제어 신호는 전압 발생기(140), 로우 디코더(150) 및 페이지 버퍼부(120)에 전달될 수 있다.
전압 발생기(140)는 제어 로직(130)으로부터 수신한 제어 신호를 기초로 하여 복수의 워드 라인들(WL)을 구동하기 위한 구동 전압(VWL)을 생성할 수 있다. 구체적으로, 구동 전압(VWL)은 기입 전압(또는 프로그램 전압), 독출 전압, 소거 전압 또는 패스 전압일 수 있다. 전압 발생기(140)는 프리차지 전압(Vpre)을 페이지 버퍼부(120)에 제공할 수 있다. 일 실시예로, 전압 발생기(140)는 다양한 전압 레벨을 갖는 프리차지 전압(Vpre)을 페이지 버퍼(PB1~PBm)에 제공할 수 있다.
로우 디코더(150)는 로우 어드레스를 기초로 하여 다수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작시에 로우 디코더(150)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다. 한편, 기입 동작 시에 로우 디코더(150)는 선택된 워드 라인에 기입 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다.
페이지 버퍼부(120)는 다수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 페이지 버퍼부(120)는 다수의 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼부(120)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(110)에 저장된 데이터를 출력할 수 있다. 페이지 버퍼들(PB1~PBm)은 각각 전압 발생기(140)로부터 프리차지 전압(Vpre)을 수신하고, 제어 로직(130)으로부터 제 1 프리차지 제어신호(PCCS1) 및 제 2 프리차지 제어신호(PCCS2)를 수신하여 다양한 프리차지 경로들을 통한 프리차지 동작을 수행할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은 소정의 구간동안 일정한 레벨을 갖는 비트라인 연결 제어신호(BLCCS) 및 센싱노드 전압 제어신호(SNVCS)를 제어 로직(130)으로부터 수신하여 디벨롭 구간에서 센싱노드의 전압을 제어할 수 있다. 한편, 기입 동작 시에 페이지 버퍼부(120)는 기입 드라이버로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터를 입력시킬 수 있다.
도 3은 도 2에 도시된 메모리 장치의 일
실시예를
나타내는 도면이다.
도 3을 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210) 및 페이지 버퍼부(220)을 포함할 수 있다. 메모리 장치(200)에 포함된 메모리 셀 어레이(210)는 낸드 플래시 메모리 셀 어레이(NAND flash memory cell array)일 수 있다. 도 3을 참조하면, 메모리 셀 어레이(210)는 스트링 선택 트랜지스터(string selection transistor, SST~SSTm)와 다수의 메모리 셀들(MC1~MCn) 및 접지 선택 트랜지스터(ground selection transistor, GST-GSTm)를 포함할 수 있다. 다수의 메모리 셀들(MC1~MCn, MC1m~MCnm)은 스트링 선택 트랜지스터(SST~SSTm)와 접지 선택 트랜지스터(GST~GSTm) 사이에 연결될 수 있고, 다수의 메모리 셀들(MC1~MCn, MC1m~MCnm) 각각의 컨트롤 게이트는 대응되는 워드 라인(WL1~WLn)에 연결될 수 있다.
스트링 선택 트랜지스터(SST~SSTm)의 제 1 단자는 대응되는 비트 라인(BL1~BLm)과 연결될 수 있고, 스트링 선택 트랜지스터(SST~SSTm)의 게이트 단자는 스트링 선택 라인(string selection line, SSL)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST~GSTm)의 제 2 단자는 공통 소스 라인(common source line, CSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST~GSTm)의 게이트 단자는 접지 선택 라인(ground selection line, GSL)에 연결될 수 있다. 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST) 및 그 사이에 연결된 다수의 메모리 셀들(MC1~MCn)을 하나의 스트링(string)으로 지칭할 수 있다.
페이지 버퍼부(220)는 다수의 비트라인들(BL1~BLm) 각각에 대응되는 다수의 페이지 버퍼들(221_1~221_m)을 포함할 수 있다. 각각의 페이지 버퍼들(221_1~221_m)은 비트라인 연결부(223_1~223_m), 프리차지부(225_1~225m) 및 데이터 입출력부(227_1~227_m)를 포함할 수 있다. 비트라인 연결부(223_1~223_m)는 각각의 페이지 버퍼들(221_1~221_m)에 대응되는 비트라인(BL1~BLm)과 센싱 노드(SN) 사이에 연결될 수 있다. 비트라인 연결부(223_1~223_m)는 비트라인 연결 제어신호(BLCCS)를 기반으로 각각 대응하는 비트라인(BL1~BLm)과 전기적으로 연결될 수 있다. 메모리 셀(MC1~MCn, MC1m~MC1n)의 데이터를 독출하기 위해 비트라인(BL1~BLm) 및 센싱노드(SN)를 프리차지하는 구간, 비트라인(BL1~BLm) 및 센싱노드(SN)를 디벨럽하는 구간 및 센싱노드(SN)의 전압 레벨을 센싱하는 구간을 거칠 수 있다.
일 실시예로, 프리차지부(225_1~225_m)는 제 1 프리차지 라인(1 st precharge line, PL1)을 통해 비트라인 연결부(223_1~223_m)와 연결될 수 있으며, 제 2 프리차지 라인(PL2)을 통해 센스노드(SN)와 연결될 수 있다. 프리차지부(225_1~225_m)는 제 1 프리차지 제어신호(PCCS1)에 응답하여 비트라인 연결부(223_1)를 통해 비트라인(BL1~BLm)을 프리차지할 수 있다. 또한, 프리차지부(225_1~225_m)는 제 2 프리차지 제어신호(PCCS2)에 응답하여 센싱노드(SN)를 프리차지할 수 있다. 일 실시예로, 비트라인(BL1~BLm)은 비트라인 연결 제어신호(BLCCS)에 대응되는 프리차지 전압으로 프리차지될 수 있다. 프리차지 동작이 수행된 후에, 각 비트라인(BL1~BLm)에 연결된 메모리 셀의 프로그램 여부에 따라 디벨롭 구간동안 비트라인(BL1~BLm)의 전압은 가변될 수 있다.
일 예로, 메모리 셀이 싱글 레벨 셀(single level cell)인 경우, 제 1 비트라인(BL1)과 연결되고 독출 대상으로 선택된 메모리 셀이 프로그램되지 않은 상태라면, 메모리 셀은 온 셀(On cell)로써, 제 1 비트라인(BL1)에 프리차지된 전하들이 메모리 셀의 채널을 경유하여 공통 소스 라인(CSL) 측으로 유출되어, 제 1 비트라인(BL1)의 전압은 낮아질 것이다. 반대로, 독출 대상으로 선택된 메모리 셀이 프로그램된 상태라면, 메모리 셀은 오프 셀(Off cell)로써, 제 1 비트라인(BL1)에 프리차지된 전하들은 메모리 셀의 채널을 통해서 공통 소스 라인(CSL)으로 유출되지 않는다. 따라서, 상대적으로 제 1 비트라인(BL1)의 전압 강하는 미미하게 될 것이다. 다른 예로, 메모리 셀이 멀티 레벨 셀(multi level cell)인 경우, 제 1 비트라인(BL1)과 연결되고 독출 대상으로 선택된 메모리 셀이 프로그램 상태에 따라서, 제 1 비트라인(BL1)에 프리차지된 전하들이 공통 소스 라인(CSL)으로 유출되는 정도가 달라, 제 1 비트라인(BL1)의 전압은 메모리 셀의 프로그램 상태에 따라 강하 정도가 달라질 수 있다.
본 개시의 일 실시예로, 비트라인 연결부(223_1~223_m)는 센싱노드 전압 제어신호(SNVCS)를 기반으로 디벨롭 구간동안 센싱노드(SN)의 전압을 제어할 수 있다. 구체적으로, 비트라인 연결부(223_1~223_m)는 비트라인(BL1~BLm)의 전압이 소정의 전압 이하로 강하되는 때에 센싱노드(SN)가 디스차지되도록 제어할 수 있다. 소정의 전압은 비트라인 연결부(223_1~223_m)의 특성과 센싱노드 전압 제어신호(SNVCS)에 의하여 결정될 수 있다.
데이터 입출력부(227_1~227_m)는 각각 연결된 센싱노드(SN)의 전압 레벨을 감지하여 선택된 메모리 셀의 데이터(RD)를 독출하거나, 외부로부터 입력받은 데이터를 센싱노드(SN)를 통해 비트라인 연결부(223_1~223_m)로 출력할 수 있다.
도 4는 도 3에 도시된 페이지 버퍼의 일
실시예를
나타내는 도면이다.
도 4를 참조하면, 페이지 버퍼(400a)는 비트라인 연결부(410a), 프리차지부(420a) 및 데이터 입출력부(430a)를 구비할 수 있다. 도 4에 도시된 비트라인 연결부(410a), 프리차지부(420a) 및 데이터 입출력부(430a)는, 도 3에 도시된 비트라인 연결부(223_1~223_m), 프리차지부(225_1~225_m) 및 데이터 입출력부(227_1~227_m)의 일 구현예일 수 있다.
일 실시예에 따른 비트라인 연결부(410a)는 비트라인(BL)과 센싱노드(SN) 사이에 직렬로 연결되는 비트라인 연결 트랜지스터(NM1) 및 센싱노드 연결 트랜지스터(NM2)를 포함할 수 있다. 비트라인 연결 트랜지스터(NM1)의 게이트 단자는 비트라인 연결 제어신호(BLCCS)를 수신하고, 비트라인 연결 트랜지스터(NM1)의 제 1 단자는 연결노드(connecting node, CN)와 연결되며, 비트라인 연결 트랜지스터(NM1)의 제 2 단자는 비트라인(BL)과 연결될 수 있다. 연결노드(CN)는 비트라인 연결 트랜지스터(NM1)의 제 1 단자와 센싱노드 연결 트랜지스터(NM2)의 제 2 단자와 연결되는 노드일 수 있다. 비트라인 연결 트랜지스터(NM1)는 비트라인 연결 제어신호(BLCCS)에 의해 온/오프 여부가 제어될 수 있다. 비트라인(BL)에 직접 연결되는 비트라인 연결 트랜지스터(NM1)는 고전압 트랜지스터(high voltage transistor)일 수 있다. 센싱노드 연결 트랜지스터(NM2)의 게이트 단자는 센싱노드 전압 제어신호(SNVCS)를 수신하고, 센싱노드 연결 트랜지스터(NM2)의 제 1 단자는 센싱노드(SN)와 연결되며, 센싱노드 연결 트랜지스터(NM2)의 제 2 단자는 연결노드(CN)와 연결될 수 있다. 센싱노드 연결 트랜지스트(NM2)는 센싱노드 전압 제어신호(SNVCS)에 의해 온/오프 여부가 제어될 수 있다.
프리차지부(420a)는 제 1 및 제 2 프리차지 트랜지스터(PM1, PM2)를 포함할 수 있다. 제 1 프리차지 트랜지스터(PM1)의 게이트 단자는 제 1 프리차지 제어신호(PCCS1)를 수신하고, 제 1 프리차지 트랜지스터(PM1)의 제 1 단자는 프리차지 전압(Vpre)을 수신하고, 제 1 프리차지 트랜지스터(PM1)의 제 2 단자는 제 2 프리차지 트랜지스터(PM2)의 제 1 단자와 연결될 수 있다. 제 2 프리차지 트랜지스터(PM2)의 게이트 단자는 제 2 프리차지 제어신호(PCCS2)를 수신하고, 제 2 프리차지 트랜지스터(PM2)의 제 1 단자는 제 1 프리차지 트랜지스터(PM1)의 제 2 단자와 연결되며, 제 2 프리차지 트랜지스터(PM2)의 제 2 단자는 센싱노드(SN)와 연결될 수 있다.
본 개시의 일 실시예로, 제 1 프리차지 트랜지스터(PM1)의 제 2 단자는 연결노드(CN)와 제 1 프리차지 라인(PL1)을 통해 연결되고, 제 1 프리차지 제어신호(PCCS1)에 응답하여 제 1 프리차지 경로(PP1)를 형성함으로써 제 1 프리차지 트랜지스터(PM1)는 비트라인(BL)을 프리차지할 수 있다. 제 1 프리차지 트랜지스터(PM1)는 비트라인 연결 제어신호(BLCCS) 및 비트라인 연결 트랜지스터(NM1)의 문턱 전압을 기반으로 비트라인(BL)을 프리차지할 수 있다. 구체적으로, 제 1 프리차지 트랜지스터(PM1)는 비트라인 연결 제어신호(BLCCS)에 비트라인 연결 트랜지스터(NM1)의 문턱 전압을 감산한 만큼의 전압으로 비트라인(BL)을 프리차지할 수 있다. 즉, 제 1 프리차지 트랜지스터(PM1)의 문턱 전압 관련 특성에 따라 비트라인(BL)이 프리차지되는 전압 레벨이 가변될 수 있다.
제 2 프리차지 트랜지스터(PM2)의 제 2 단자는 센싱노드(SN)와 제 2 프리차지 라인(PL2)을 통해 연결되고, 제 2 프리차지 제어신호(PCCS2)에 응답하여 제 2 프리차지 경로(PP2)를 형성함으로써 제 2 프리차지 트랜지스터(PM2)는 센싱노드(SN)를 프리차지 전압(Vpre)으로 프리차지할 수 있다.
이와 같이, 비트라인(BL)과 센싱노드(SN)를 프리차지한 후에, 디벨롭 구간에서 센싱노드 연결 트랜지스터(NM2)는 센싱노드 연결 트랜지스터(NM2)의 문턱 전압, 비트라인(BL)의 전압 및 센싱노드 전압 제어신호(SNVCS)를 기반으로 센싱노드(SN)의 전압을 제어할 수 있다. 일 실시예로, 센싱노드 연결 트랜지스터(NM2)는 센싱노드 전압 제어신호(SNVCS)에 디벨롭된 비트라인(BL)의 전압을 감산한 만큼의 전압 크기가 센싱노드 연결 트랜지스터(NM2)의 문턱 전압 크기 이상인 때에 디스차지 경로(DP)가 형성되어 센싱노드(SN)를 디스차지할 수 있다. 이와 반대로, 센싱노드 연결 트랜지스터(NM2)는 센싱노드 전압 제어신호(SNVCS)에 디벨롭된 비트라인(BL)의 전압을 감산한 만큼의 전압 크기가 센싱노드 연결 트랜지스터(NM2)의 문턱 전압 크기 미만인 때에는 디스차지 경로(PP)는 형성되지 않고 센싱노드(SN)의 전압 레벨은 유지될 수 있다.
데이터 입출력부(430a)는 제 3 내지 제 7 트랜지스터(NM3~NM7) 및 제 1 및 제 2 인버터(I1, I2)를 포함할 수 있다. 데이터 입출력부(430a)는 래치 셋신호(SET)에 응답하여 센싱노드(SN)의 전압 레벨을 센싱하여 독출 대상으로 선택된 메모리 셀의 데이터를 저장하는 래치부(I1, I2)를 포함할 수 있다. 제 1 및 제 2 인버터(I1, I2)는 체인 형태로 연결되어 래치부(I1, I2)를 형성할 수 있다. 선택된 메모리 셀은 도 3의 다수의 메모리 셀들(MC1~MCn, MC1m~MCnm) 중에서 워드라인(WL1~WLm)에 의해 선택된 메모리 셀을 의미할 수 있다.
데이터 입출력부(430a)의 래치부(I1, I2)에 저장된 데이터는 입출력 제어신호(PF)에 응답하여 데이터 출력 라인을 통해서 독출 데이터(RD)를 외부로 출력할 수 있다. 도 4에 도시된 페이지 버퍼(400a)는 일 실시예에 불과하며, 본 개시는 이에 국한되지 않으며, 다수의 트랜지스터들을 포함하는 다양한 구성으로 구현될 수 있다. 이하에서는 도 4의 페이지 버퍼(400a)의 동작을 도 5a 및 도 5b를 이용하여 서술한다.
도 5a 및 도 5b는 도 4의 페이지 버퍼의 동작을 설명하기 위한 도면이다.
도 4 및 도 5a를 참조하면, 페이지 버퍼(400a)는 독출 대상으로 선택된 싱글 레벨 메모리 셀의 데이터를 센싱하기 위해 프리차지 구간(Period_1), 디벨롭 구간(Period_2) 및 센싱 구간(Period_3)을 거칠 수 있다.
프리차지 구간(Period_1) 이전에 독출 대상이 되는 메모리 셀의 비트라인(BL)에 대응하는 비트라인 연결 트랜지스터(NM1)는 V1 전압 레벨의 비트라인 연결 제어신호(BLCCS)를 수신하고, 센싱노드 연결 트랜지스터(NM2)는 V2 전압 레벨의 센싱노드 전압 제어신호(SNVCS)를 수신할 수 있다. V1 전압의 크기는 V2 전압의 크기보다 크도록 설정될 수 있다. 다만, 이에 국한되지 않으며, 비트라인 연결 트랜지스터(NM1)의 문턱 전압이 센싱노드 연결 트랜지스터(NM2)의 문턱 전압이 상이한 경우, 일 예로, 비트라인 연결 트랜지스터(NM1)의 문턱 전압이 센싱노드 연결 트랜지스터(NM2)의 문턱 전압보다 작은 경우에는 V1 전압의 크기는 V2 전압의 크기와 동일하도록 설정될 수 있다.
일 실시예로, 비트라인 연결 제어신호(BLCCS) 및 센싱노드 연결 제어신호(SNVCS)는 프리차지 구간(Period_1), 디벨롭 구간(Period_2) 및 센싱 구간(Period_3)동안 각각 V1 전압 레벨 및 V2 전압 레벨을 유지할 수 있다. 다만, 비트라인 연결 제어신호(BLCCS) 및 센싱 노드 연결 제어신호(SNVCS)는 프리차지 구간(Period_1) 및 디벨롭 구간(Period_2)까지만 V1 전압 레벨 및 V2 전압 레벨을 유지할 수 있으며, 센싱 구간(Period_3)에서는 로우 레벨로 천이될 수 있다. 또한, 다른 실시예로, 프리차지 구간(Period_1) 이전에 비트라인 연결 제어신호(BLCCS) 및 센싱노드 연결 제어신호(SNVCS)는 로우 레벨일 수 있으며, 프리차지 구간(Period_1)에서 각각 V1 전압 레벨 및 V2 전압 레벨로 천이되어 센싱 구간(Period_3)까지 일정하게 유지될 수 있다.
프리차지 구간(Period_1)에서 제 1 프리차지 제어신호(PCCS1)는 하이 레벨에서 로우 레벨로 천이되어 제 1 프리차지 트랜지스터(PM1)를 통해 비트라인(BL)을 V1 전압에서 비트라인 연결 트랜지스터(NM1)의 문턱 전압(Vth1)을 감산한 만큼의 전압(V1-Vth1)으로 프리차지할 수 있다. 또한, 제 2 프리차지 제어신호(PCCS2)는 제 1 프리차지 제어신호(PCCS1)와 동일한 타이밍에 하이 레벨에서 로우 레벨로 천이되어 제 2 프리차지 트랜지스터(PM2)를 통해 센싱노드(SN)를 프리차지 전압(Vpre)으로 프리차지할 수 있다.
디벨롭 구간(Period_2)에서는 제 1 프리차지 제어신호(PCCS1) 및 제 2 프리차지 제어신호(PCCS2)는 로우 레벨에서 하이 레벨로 천이될 수 있다. 디벨롭 구간(Period_2)에서 선택된 메모리 셀이 프로그램되지 않은 경우(①)에는 메모리 셀은 온 셀로써 비트라인(BL)의 전압은 강하될 수 있다. 센싱노드 연결 트랜지스터(NM2)가 수신하는 센싱노드 연결 제어신호(SNVCS)의 V2 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2-VBL) 크기가 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2) 크기 이상인 때에 센싱노드 연결 트랜지스터(NM2)는 디스차지 경로(DP)를 형성하여 센싱노드(SN)를 디스차지할 수 있다. 일 예로, 비트라인(BL)의 전압(VBL)이 V3 전압 이하로 강하되는 때에 센싱노드(SN)는 디스차지되어 센싱노드의 전압(VSN)은 강하될 수 있다. 즉, 센싱노드 연결 트랜지스터(NM2)는 디벨롭 구간(Period_2)의 시작점으로부터 디스차지 시작 소요시간(DST)이 지난 후에 센싱노드(SN)를 디스차지할 수 있다.
또한, 디벨롭 구간(Period_2)에서 선택된 메모리 셀이 프로그램된 경우(②)에는 메모리 셀은 오프 셀로써 비트라인(BL)의 전압 레벨은 유지될 수 있다. 비트라인(BL)의 전압이 일정하게 유지되므로, 센싱노드의 전압(VSN)도 프리차지 전압(Vpre) 레벨로 일정하게 유지될 수 있다.
센싱 구간(Period_3)에서는 데이터 입출력부(430a)는 로우 레벨에서 하이 레벨로 천이한 래치 셋 신호(SET)에 응답하여 제 1 센싱 마진(1st sensing margin, SM1)을 갖고 센싱노드의 전압(VSN) 레벨을 센싱하여 선택된 메모리 셀의 데이터를 저장할 수 있다. 일 예로, 선택된 메모리 셀이 프로그램되지 않은 경우(①)에는 데이터를 '0' 으로 센싱하여 저장할 수 있으며, 선택된 메모리 셀이 프로그램된 경우(②)에는 데이터를 '1'로 센싱하여 저장할 수 있다.
본 개시의 따른 메모리 장치는 프리차지 구간(Period_1) 및 디벨롭 구간(Period_2)동안 V1 전압 레벨로 일정하게 유지되는 비트라인 연결 제어신호(BLCCS) 및 V2 전압 레벨로 일정하게 유지되는 센싱노드 전압 제어신호(SNVCS)를 기반으로 독출 동작을 수행함으로써, 각 제어신호(BLCCSM SNVCS)의 레벨이 천이할 때 요구되는 신호 안정 구간이 별도로 필요없어 신속한 독출이 가능하며, 독출 동작 신뢰성을 확보할 수 있다.
도 4 및 도 5b를 참조하면, 도 5a와 달리 제 1 프리차지 제어신호(PCCS1)의 레벨 천이 타이밍과 제 2 프리차지 제어신호(PCCS2)의 레벨 천이 타이밍을 다르게 제어할 수 있다. 구체적으로, 제 1 프리차지 구간(Period_1)에서 제 1 프리차지 제어신호(PCCS1)는 하이 레벨에서 로우 레벨로 천이될 수 있으며, 제 1 프리차지 구간(Period_1)이 시작되고 소정의 시간이 지난 후에 시작되는 제 1 프리차지 구간'(P1')에서 제 2 프리차지 제어신호(PCCS2)는 하이 레벨에서 로우 레벨로 천이될 수 있다. 일 실시예로, 제 1 프리차지 제어신호(PCCS1) 및 제2 프리차지 제어신호(PCCS2)의 레벨 천이 타이밍은 도 2의 제어 로직(130)이 제어할 수 있다.
이를 통해, 비트라인(BL)이 프리차지되는 타이밍과 센싱노드(SN)가 프리차지되는 타이밍을 다르게하여, 도 2의 전압 발생기(140)가 순간 제공해야 되는 전력을 분산시킬 수 있어, 전압 발생기(140)의 부하를 줄일 수 있는 효과가 있다.
도 6a는 도 3에 도시된 페이지 버퍼의 다른
실시예를
나타내는 도면이고, 도 6b는 도 6a에 따른 페이지 버퍼의 동작을 설명하기 위한 도면이다.
이하, 도 6a에 도시된 페이지 버퍼(400b)의 구성이 도 4의 페이지 버퍼(400a)의 구성과 다른 점을 중심으로 서술한다. 도 6a를 참조하면, 프리차지부(420b)는 도 4의 프리차지부(420a)와 달리, 제 1 프리차지 트랜지스터'(PM1')의 제 1 단자는 제 1 프리차지 전압(Vpre1)을 수신하고, 제 1 프리차지 트랜지스터'(PM1')의 제 2 단자는 연결노드(CN)에만 연결될 수 있다. 또한, 제 2 프리차지 트랜지스터'(PM2')의 제 1 단자는 제 1 프리차지 트랜지스터'(PM1')와 별도로 제 2 프리차지 전압(Vpre2)을 수신할 수 있다. 이와 같은 구성을 통하여, 비트라인(BL)을 프리차지하기 위해 필요한 프리차지 전압(Vpre1)과 센싱노드(SN)를 프리차지하기 위해 필요한 프리차지 전압(Vpre2)을 상이하게 할 수 있다.
도 6a 및 도 6b를 참조하면, 일 실시예로, 제 2 프리차지 전압(Vpre2)을 제 1 프리차지 전압(Vpre1)보다 크게 설정할 수 있다. 따라서, 도 5a보다 비트라인(BL)의 프리차지 전압(V1-Vth1) 대비 센싱노드(SN)의 프리차지 전압(Vpre2)을 더 크게함으로써, 데이터 입출력부(430b)는 도 5a의 제 1 센싱 마진(SM)보다 큰 제 2 센싱 마진(SM')을 갖고 센싱노드의 전압(VSN) 레벨 센싱 동작을 수행할 수 있다. 이를 통해, 메모리 장치(400b)는 독출 동작의 신뢰성을 좀더 개선할 수 있는 효과가 있다.
다만, 이는 데이터 입출력부(430b)의 센싱 마진을 향상시키는 예시적 실시예에 불과하며, 도 4와 같이 동일한 프리차지 전압(Vpre)을 이용하여 비트라인(BL) 및 센싱노드(SN)를 프리차지하고, 비트라인 연결 트랜지스터(NM1)의 문턱 전압(Vth1)과 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2)을 상이하게 하는(예를 들면, 비트라인 연결 트랜지스트(NM1)의 문턱 전압(Vth1)을 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2)보다 크게함) 등의 다양한 구성으로 센싱 마진을 향상시킬 수 있다.
도 7은 도 4에 도시된 페이지 버퍼의 변형 예를 나타내는 도면이다.
도 7을 참조하면, 비트라인 연결부(510)는 도 4의 페이지 버퍼(400a)와 비교하여 비트라인 연결부(410a)보다 비트라인 전압 제어 트랜지스터(NM8)를 더 포함할 수 있다. 비트라인 전압 제어 트랜지스터(NM8)는 제어신호(SHLD)를 수신하고, 제어신호(SHLD)에 응답하여 비트라인(BL)을 디스차지시킬 수 있다. 일 실시예로, 비트라인 전압 제어 트랜지스터(NM8)는 센싱노드(SN)에 대한 센싱 동작을 수행한 후에 비트라인(BL)을 디스차지시킬 수 있다. 다른 구성은 도 4의 페이지 버퍼(400a)와 동일한 바, 이하 생략한다.
도 8a는 본 개시의 일
실시예에
따른 메모리 장치를 나타내는
블록도이고
, 도 8b 및 도 8c는 메모리 셀의 문턱 전압
산포의
특징을 설명하기 위한 도면이며, 도 8d 및 도 8e는 도 8a의 메모리 장치의 동작을 설명을 하기 위한 도면이다.
도 8a를 참조하면, 메모리 장치(600)는 페이지 버퍼부(620) 및 제어 로직(630)를 포함할 수 있다. 제어 로직(630)은 제어신호 크기 변경부(632) 및 디벨롭 구간 변경부(634)를 더 포함할 수 있으며, 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)를 기반으로 메모리 셀 어레이에 데이터를 기입하거나 메모리 셀 어레이로부터 데이터를 독출하기 위한 페이지 버퍼부(620)의 동작을 제어할 수 있다. 제어 로직(630)은 제 1 프리차지 제어신호(PCCS1), 제 2 프리차지 제어신호(PCCS2), 비트라인 연결 제어신호(BLCCS) 및 센싱노드 전압 제어신호'(SNVCS')를 페이지 버퍼(620)에 제공하여, 독출 대상으로 선택된 메모리 셀에 대응되는 센싱 노드에 대한 센싱 동작을 제어할 수 있다.
제어신호 크기 변경부(632)는 센싱노드 전압 제어신호(SNVCS)의 크기를 변경할 수 잇으며, 디벨롭 구간 변경부(634)는 센싱노드 전압 제어신호(SNVCS)의 크기를 기반으로 디벨롭 구간을 변경할 수 있다. 일 예로, 디벨롭 구간 변경부(634)는 센싱노드 전압 제어신호(SNVCS)가 클수록 디벨롭 구간이 짧아지도록 변경할 수 있다.
도 8a 및 도 8b를 참조하면, 제어신호 크기 변경부(632)는 도 5a의 V2 전압 레벨보다 큰 V2' 전압 레벨로 센싱노드 전압 제어신호(SNVCS)를 변경할 수 있다. 즉, 제어 로직(630)은 V2' 전압 레벨의 센싱노드 전압 제어신호(SNVCS)를 페이지 버퍼(620)에 제공할 수 있다. 도 4 및 도 8b에서와 같이, 센싱노드 연결 트랜지스터(NM2)가 수신하는 센싱노드 연결 제어신호(SNVCS)의 V2' 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2'-VBL) 크기가 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2) 크기 이상인 때에 센싱노드 연결 트랜지스터(NM2)는 디스차지 경로(DP)를 형성하여 센싱노드(SN)를 디스차지할 수 있다. 즉, 센싱노드 연결 트랜지스터(NM2)는 디벨롭 구간'(Period_2')의 시적점으로부터 디스차지 시작 소요시간'(DST')이 지난 후에 센싱노드(SN)를 디스차지할 수 있다.
도 8b의 센싱노드 연결 제어신호(SNVCS)의 크기는 도 5a의 센싱노드 연결 제어신호(SNVCS)의 크기보다 크기 때문에 도 5a의 디스차지 시작 소요시간(DST)보다 도 8b의 디스차지 시작 소요시간'(DST')이 더 짧을 수 있다. 이와 같이, 센싱노드(SN)의 디스차지 시작 소요시간'(DST')이 짧아짐에 따라 디벨롭 구간 변경부(634)는 디벨롭 구간'(Period_2')을 도 5a의 디벨롭 구간(Period_2)보다 짧게 변경할 수 있다. 도 5a보다 도 8b에서의 페이지 버퍼(620)는 센싱노드(SN)를 더 빠르게 센싱할 수 있다.
도 8a 및 도 8c를 참조하면, 제어신호 크기 변경부(632)는 도 5a의 V2 전압 레벨보다 작은 V2'' 전압 레벨로 센싱노드 전압 제어신호(SNVCS)를 변경할 수 있다. 즉, 제어 로직(630)은 V2'' 전압 레벨의 센싱노드 전압 제어신호(SNVCS)를 페이지 버퍼(620)에 제공할 수 있다. 도 4 및 도 8b에서와 같이, 센싱노드 연결 트랜지스터(NM2)가 수신하는 센싱노드 연결 제어신호(SNVCS)의 V2'' 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2''-VBL) 크기가 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2) 크기 이상인 때에 센싱노드 연결 트랜지스터(NM2)는 디스차지 경로(DP)를 형성하여 센싱노드(SN)를 디스차지할 수 있다. 즉, 센싱노드 연결 트랜지스터(NM2)는 디벨롭 구간''(Period_2'')의 시적점으로부터 디스차지 시작 소요시간''(DST'')이 지난 후에 센싱노드(SN)를 디스차지할 수 있다.
도 8c의 센싱노드 연결 제어신호(SNVCS)의 크기는 도 5a의 센싱노드 연결 제어신호(SNVCS)의 크기보다 작기 때문에 도 5a의 디스차지 시작 소요시간(DST)보다 도 8b의 디스차지 시작 소요시간''(DST'')이 더 길 수 있다. 이와 같이, 센싱노드(SN)의 디스차지 시작 소요시간''(DST'')이 길어짐에 따라 디벨롭 구간 변경부(634)는 디벨롭 구간''(Period_2'')을 도 5a의 디벨롭 구간(Period_2)보다 길게 변경할 수 있다. 도 8b에서의 페이지 버퍼(620)는 센싱노드(SN)를 센싱할 때에, 도 5a와 비교하여 작은 크기의 센싱노드 전압 제어신호(SNVCS)를 이용함으로써, 전력 소모를 줄일 수 있다.
다시 도 8a를 참조하면, 본 개시의 다른 실시예로, 제어신호 크기 변경부(632)는 외부로부터 변경 정보(adjustment information, A_Info)를 수신하여, 이를 기반으로 센싱노드 전압 제어신호(SNVCS)의 크기를 변경할 수 있다. 일 실시예로, 제어신호 크기 변경부(632)는 변경 정보(A_Info)는 독출 대상 메모리 셀이 프로그램된 이후에 카운팅된 시간 정보 및 메모리 장치(600)의 온도 정보 중 적어도 하나를 포함할 수 있다. 디벨롭 구간 변경부(634)는 변경 정보(A_Info) 및 센싱노드 전압 제어신호(SNVCS)의 크기 중 어느 하나를 기반으로 디벨롭 구간을 변경할 수 있다.
도 3 및 도 8d를 참조하면, 일 예로써, 제 1 온도(Temp_1)가 제 2 온도(Temp_2)보다 더 높을 때, 제 1 온도(Temp_1)에서 선택된 제 1 워드라인(WL1)에 독출 전압을 인가하고, 비 선택된 워드라인들(WL2~WLn)에 패스 전압을 인가하는 때에, 제 1 비트라인(BL1)으로부터 공통 소스 라인(CSL)으로 흐르는 전류(Icell)의 크기는 제 2 온도(Temp_2)에서의 전류(Icell)의 크기보다 더 클 수 있다.
즉, 제 2 온도(Temp_2)에서의 제 1 비트라인(BL1)에 프리차지된 전하들이 공통 소스 라인(CSL)으로 유출되는 평균 전하량이 제 1 온도(Temp_1)에서의 제 1 비트라인(BL1)에 프리차지된 전하들이 공통 소스 라인(CSL)으로 유출되는 평균 전하량보다 작으므로, 제 1 온도(Temp_1)에서의 제 1 비트라인(BL1)의 전압 강하 기울기가 더 작을 수 있다.
제어신호 크기 변경부(632)는 변경 정보(A_Info)를 기반으로 메모리 장치(600)의 온도가 기준 온도 이하인 때에(예를 들면, 제 2 온도(Temp_2)일 때에), 도 8b와 같이 센싱노드 전압 제어신호(SNVCS)의 크기를 크게 변경하여, 센싱노드(SN)의 전압 레벨 센싱 동작의 신뢰성을 향상시킬 수 있다.
도 8e를 참조하면, 메모리 셀들에 소정의 데이터를 프로그램한 직후의 문턱 전압 산포(D)는 Vth_a1의 문턱 전압 내지 Vth_a2의 문턱 전압의 범위를 갖도록 형성될 수 있다. 이후, 기준 시간 이상 흐른 후에는 메모리 셀들에 저장된 전하들이 유출되어 문턱 전압이 낮아지는 방향으로 문턱 전압 산포(D)가 쉬프트(shift)되어 Vth_a1' 문턱 전압 내지 Vth_a2' 문턱 전압의 범위를 갖는 쉬프트된 문턱 전압 산포(D')가 형성될 수 있다. 도 3을 참조하면, 일 예로써 선택된 제 1 워드 라인(WL1)에 독출 전압(Vr)을 인가하고, 비 선택된 워드라인들(WL2~WLn)에 패스 전압을 인가하는 때에, 프로그램 직후의 문턱 전압 산포(D)에 의하면, 디벨롭 구간에서 제 1 비트라인(BL1)으로부터 공통 소스 라인(CSL)으로 흐르는 전류의 크기는 I1~I2의 범위를 가질 수 있다. 또한, 기준 시간 이상 흐른 후에 문턱 전압 산포(D')에 의하면, 디벨롭 구간에서 제 1 비트라인(BL1)으로부터 공통 소스 라인(CSL)으로 흐르는 전류의 크기는 I1'~I2'일 수 있다.
즉, 프로그램 직후의 문턱 전압 산포(D)에서의 제 1 비트라인(BL1)에 프리차지된 전하들이 공통 소스 라인(CSL)으로 유출되는 평균 전하량이 기준 시간 이상 흐른 후에 쉬프트된 문턱 전압 산포(D')에서의 제 1 비트라인(BL1)에 프리차지된 전하들이 공통 소스 라인(CSL)으로 유출되는 평균 전하량보다 작아, 쉬프트된 문턱 전압 산포(D')에서의 제 1 비트라인(BL1)의 전압 강하 기울기가 더 클 수 있다.
제어신호 크기 변경부(632)는 변경 정보(A_Info)를 기반으로 독출 대상 메모리 셀이 프로그램된 이후에 카운팅된 시간이 기준 시간 이상인 때에는, 도 8c와 같이 센싱노드 전압 제어신호(SNVCS)의 크기를 작게 변경함으로써, 페이지 버퍼(620)의 센싱노드(SN)의 전압 레벨 센싱 동작시에 전력 소모를 줄일 수 있다.
도 9는 도 3의 메모리 셀들이 멀티 레벨
셀인 경우에
메모리 셀들의 문턱 전압
산포를
나타내는 도면이다.
도 9를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀(MC)은 2비트 멀티 레벨 셀인 때에는, 소거 상태(E), 제 1 프로그램 상태(P1), 제 2 프로그램 상태(P2) 및 제 3 프로그램 상태(P3) 중 어느 하나를 가질 수 있다. 일반적으로 2비트 멀티 레벨 셀을 독출하기 위하여 제 1 내지 제 3 독출 전압(Vr1~Vr3)을 이용하여 여러번의 독출 동작을 수행할 수 있다. 이하에서는, 메모리 셀(MC)이 멀티 레벨 셀일 때에, 본 개시에 따른 메모리 장치가 메모리 셀(MC)의 데이터를 독출하는 방법을 설명한다.
도 10은 도 3에 도시된 메모리 장치의 다른
실시예를
나타내는 도면이다.
도 10을 참조하면, 메모리 장치(700)는 페이지 버퍼(PB) 및 제어 로직(740)을 포함할 수 있다. 페이지 버퍼(PB)는 비트라인 연결부(710), 프리차지부(720) 및 데이터 입출력부들(730_1, 730_2)을 포함할 수 있다. 일 실시예에 따른 비트라인 연결부(710)는 비트라인(BL)과 연결노드(CN) 사이에 연결되는 비트라인 연결 트랜지스터(NM1), 연결노드(CN)와 제 1 센싱노드(SN_1) 사이에 연결되는 제 1 센싱노드 연결 트랜지스터(NM2) 및 연결노드(CN)와 제 2 센싱노드(SN_2) 사이에 연결되는 제 2 센싱노드 연결 트랜지스터(NM3)를 포함할 수 있다. 제 1 센싱노드 연결 트랜지스터(NM2)의 게이트 단자는 제 1 센싱노드 전압 제어신호(SNVCS_a)를 수신하고, 제 2 센싱노드 연결 트랜지스터(NM3)의 게이트 단자는 제 2 센싱노드 전압 제어신호(SNVCS_b)를 수신할 수 있다. 일 실시예에 따라, 제 1 센싱노드 전압 제어신호(SNVCS_a)의 크기는 제 2 센싱노드 전압 제어신호(SNVCS_b)의 크기와 상이할 수 있으며, 이하에서는 제 1 센싱노드 전압 제어신호(SNVCS_a)의 크기가 제 2 센싱노드 전압 제어신호(SNVCS_b)보다 큰 것을 가정한다. 일 실시예로, 제 1 센싱노드 연결 트랜지스터(NM2) 및 제 2 센싱노드 연결 트랜지스터(NM3)는 Vth2 문턱 전압을 가질 수 있다. 다만, 이는 일 실시예로 이에 국한되지 않으며, 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압과 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압은 상이할 수 있다.
프리차지부(720)는 제 1 내지 제 3 프리차지 트랜지스터(PM1~PM3)를 포함할 수 있다. 제 1 프리차지 트랜지스터(PM1)의 게이트 단자는 제 1 프리차지 제어신호(PCCS1)를 수신하고, 제 2 및 제 3 프리차지 트랜지스터(PM2, PM3)는 제 2 프리차지 제어신호(PCCS2)를 수신할 수 있다. 다만, 이는 일 실시예로, 제 2 프리차지 트랜지스터(PM2)와 제 3 프리차지 트랜지스터(PM3)는 상이한 프리차지 제어신호를 각각 수신할 수도 있다.
본 개시의 일 실시예로, 제 1 프리차지 트랜지스터(PM1)의 제 2 단자는 연결노드(CN)와 제 1 프리차지 라인(PL1)을 통해 연결되고, 제 1 프리차지 제어신호(PCCS1)에 응답하여 제 1 프리차지 트랜지스터(PM1)는 비트라인(BL)을 비트라인 연결 제어신호(BLCCS)에 비트라인 연결 트랜지스터(NM1)의 문턱 전압을 감산한 만큼의 전압 프리차지할 수 있다. 제 2 프리차지 트랜지스터(PM2)의 제 2 단자는 제 1 센싱노드(SN_1)와 제 2 프리차지 라인(PL2)을 통해 연결되고, 제 2 프리차지 제어신호(PCCS2)에 응답하여 제 2 프리차지 트랜지스터(PM2)는 제 1 센싱노드(SN_1)를 프리차지 전압(Vpre)으로 프리차지할 수 있다. 제 3 프리차지 트랜지스터(PM3)의 제 2 단자는 제 2 센싱노드(SN_2)와 제 3 프리차지 라인(PL3)을 통해 연결되고, 제 2 프리차지 제어신호(PCCS2)에 응답하여 제 3 프리차지 트랜지스터(PM3)는 제 2 센싱노드(SN_2)를 프리차지 전압(Vpre)으로 프리차지할 수 있다.
이와 같이, 비트라인(BL)과 센싱노드(SN_1, SN_2)를 프리차지한 후에, 디벨롭 구간에서 센싱노드 연결 트랜지스터(NM2, NM3)는 센싱노드 연결 트랜지스터(NM2, NM3)의 문턱 전압, 비트라인(BL)의 전압 및 센싱노드 전압 제어신호(SNVCS_a, SNVCS_b)를 기반으로 센싱노드(SN_1, SN_2)의 전압을 제어할 수 있다.
센싱 구간에서는 데이터 입출력부(730_1, 730_2)는 제 1 센싱 노드(SN_1)의 전압 레벨 및 제 2 센싱 노드(SN_2)의 전압 레벨을 각각 센싱하여 제 1 센싱 데이터(SD1) 및 제 2 센싱 데이터(SD2)를 생성하고, 제어 로직(740)에 제공할 수 있다. 제어 로직(740)은 데이터 결정부(740_a)를 더 포함할 수 있으며, 데이터 결정부(740_a)는 데이터 입출력부(730_1, 730_2)로부터 수신한 센싱 데이터(SD1, SD2)를 기반으로 독출 대상으로 선택된 메모리 셀의 독출 데이터를 결정할 수 있다. 다만, 이러한 구성을 일 실시예에 불과한 바, 이에 국한되지 않으며, 데이터 결정부(740_a)는 페이지 버퍼(PB)에 포함되도록 구현될 수 있다. 구체적인 내용은 도 11a 내지 도 11d에서 서술한다.
도 11a는 도 8의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압
산포를
나타내는 도면이고, 도 11b는 메모리 셀이 소거 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이며, 도 11c는 메모리 셀이
제 1
프로그램 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이다. 또한, 도 11d는 메모리 셀의
독출
데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 11a를 참조하면, 메모리 셀(MC)이 소거 상태(E)인 경우(case1)에 문턱 전압 산포는 Vth_a1의 문턱 전압 내지 Vth_a2의 문턱 전압의 범위를 갖도록 형성될 수 있다. 메모리 셀(MC)이 제 1 프로그램 상태(P1)인 경우(Case2)의 문턱 전압 산포는 Vth_b1의 문턱 전압 내지 Vth_b2의 문턱 전압의 범위를 갖도록 형성될 수 있다. 도 3을 참조하면, 일 예로써 선택된 제 1 워드 라인(WL1)에 독출 전압(Vr)을 인가하고, 비 선택된 워드라인들(WL2~WLn)에 패스 전압을 인가하는 때에, 메모리 셀(MC)이 소거 상태(E)인 때에, 디벨롭 구간에서 제 1 비트라인(BL1)으로부터 공통 소스 라인(CSL)으로 흐르는 전류의 크기는 I3~I4의 범위를 가질 수 있다. 또한, 메모리 셀(MC)이 제 1 프로그램 상태(P1)인 때에, 디벨롭 구간에서 제 1 비트라인(BL1)으로부터 공통 소스 라인(CSL)으로 흐르는 전류의 크기는 I1~I2의 범위를 가질 수 있다. 이와 같이, 메모리 셀(MC)의 프로그램 상태에 따라서, 디벨롭 구간에서의 제 1 비트라인(BL1)의 전압 강하 기울기가 달라질 수 있으며, 본 개시의 메모리 장치는 이러한 특징을 이용하여 메모리 셀(MC)의 데이터를 독출할 수 있다.
도 10, 도 11a 및 도 11b를 참조하면, 프리차지 구간(Period_1) 이전에 독출 대상이 되는 메모리 셀의 비트라인(BL)에 대응하는 비트라인 연결 트랜지스터(NM1)는 V1 전압 레벨의 비트라인 연결 제어신호(BLCCS)를 수신하고, 제 1 센싱노드 연결 트랜지스터(NM2)는 V2_a 전압 레벨의 제 1 센싱노드 전압 제어신호(SNVCS_a)를 수신하며, 제 2 센싱노드 연결 트랜지스터(NM3)는 V2_b 전압 레벨의 제 2 센싱노드 전압 제어신호(SNVCS_b)를 수신할 수 있다.
프리차지 구간(Period_1)의 동작은 도 5a에서 자세하게 서술한 바 생략하며, 디벨롭 구간(Period_2)에서는 선택된 메모리 셀이 소거 상태(E)인 때에, 제 1 센싱노드 연결 트랜지스터(NM2)가 수신하는 제 1 센싱노드 연결 제어신호(SNVCS_a)의 V2_a 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_a-VBL) 가 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2) 크기 이상이되는 타이밍(T1)부터 제 1 센싱노드 연결 트랜지스터(NM2)는 디스차지 경로를 형성하여 제 1 센싱노드(SN_1)를 디스차지할 수 있다. 일 예로, 비트라인의 전압(VBL)이 V3_a 전압 이하로 강하되는 때에 제 1 센싱노드(SN_1)는 디스차지되어 센싱노드의 전압(VSN _ 1)은 강하될 수 있다.
또한, 디벨롭 구간(Period_2)에서 제 2 센싱노드 연결 트랜지스터(NM3)가 수신하는 제 2 센싱노드 연결 제어신호(SNVCS_b)의 V2_b 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_b-VBL)이 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압(Vth2) 크기 이상이되는 타이밍(T1')부터 제 2 센싱노드 연결 트랜지스터(NM3)는 디스차지 경로를 형성하여 제 2 센싱노드(SN_2)를 디스차지할 수 있다. 일 예로, 비트라인의 전압(VBL)이 V3_b 전압 이하로 강하되는 때에 제 2 센싱노드(SN_2)는 디스차지되어 센싱노드의 전압(VSN _ 2)은 강하될 수 있다.
센싱 구간(Period_3)에서는 제 1 데이터 입출력부(730_1)는 로우 레벨에서 하이 레벨로 천이한 래치 셋 신호(SET)에 응답하여 제 1 센싱노드의 전압(VSN _1) 레벨을 센싱하여 생성한 제 1 센싱 데이터(SD1)를 제어 로직(740)에 제공할 수 있다. 또한, 제 2 데이터 입출력부(730_2)는 래치 셋 신호(SET)에 응답하여 제 2 센싱노드의 전압(VSN _ 2)을 센싱하여 생성한 제 2 센싱 데이터(SD2)를 제어 로직(740)에 제공할 수 있다. 일 예로, 제 1 센싱 데이터(SD1) 및 제 2 센싱 데이터(SD2)는 '0' 의 값을 가질 수 있다.
도 10, 도 11a 및 도 11c를 참조하면, 디벨롭 구간(Period_2)에서는 선택된 메모리 셀이 제 1 프로그램 상태(P1)인 때에, 비트라인의 전압(VBL) 강하 기울기가 도 11b에서의 비트라인의 전압(VBL) 강하 기울기보다 작을 수 있다. 제 1 센싱노드 연결 트랜지스터(NM2)가 수신하는 제 1 센싱노드 연결 제어신호(SNVCS_a)의 V2_a 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_a-VBL)이 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2) 크기 이상되는 타이밍(T2)은 도 11b 에서의 타이밍(T1)보다 늦을 수 있다.
또한, 제 2 센싱노드 연결 트랜지스터(NM3)가 수신하는 제 2 센싱노드 연결 제어신호(SNVCS_b)의 V2_b 전압에서 비트라인 전압(VBL)을 감산한 전압(V2_b-VBL)이 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압(Vth2) 크기 이상되는 타이밍(T2')은 디벨롭 구간(Period_2)을 벗어나거나, 발생하지 않을 수 있다. 따라서, 제 2 데이터 입출력부(730_2)가 제 2 센싱노드의 전압(VSN _2) 레벨을 프리차지 전압(Vpre) 레벨로 센싱할 수 있다.
센싱 구간(Period_3)에서는 제 1 데이터 입출력부(730_1)는 로우 레벨에서 하이 레벨로 천이한 래치 셋 신호(SET)에 응답하여 제 1 센싱노드의 전압(VSN _1) 레벨을 센싱하여 생성한 제 1 센싱 데이터(SD1)를 제어 로직(740)에 제공할 수 있다. 또한, 제 2 데이터 입출력부(730_2)는 래치 셋 신호(SET)에 응답하여 제 2 센싱노드의 전압(VSN _ 2)을 센싱하여 생성한 제 2 센싱 데이터(SD2)를 제어 로직(740)에 제공할 수 있다. 일 예로, 제 1 센싱 데이터(SD1)는 '0'의 값 및 제 2 센싱 데이터(SD2)는 '1' 의 값을 가질 수 있다.
도 10, 도 11a 및 도 11d를 참조하면, 테이블(Table_1)에 도시된 바와 같이, 메모리 셀(MC)이 소거 상태(E)인 경우(case1)에 데이터 결정부(740_a)는 '00' 의 센싱 데이터를 수신할 수 있다. 또한, 메모리 셀(MC)이 제 1 프로그램 상태(P1)인 경우(case2)에 데이터 결정부(740_a)는 '01'의 센싱 데이터를 수신할 수 있다. 데이터 결정부(740_a)는 '00'의 센싱 데이터를 기반으로 메모리 셀(MC)이 소거 상태(E)임을 나타내는 독출 데이터(RD)를 생성하여 외부로 출력할 수 있으며, '01'의 센싱 데이터를 기반으로 메모리 셀(MC)이 제 1 프로그램 상태(P1)임을 나타내는 독출 데이터(RD)를 생성하여 외부로 출력할 수 있다.
이와 같이, 본 개시에 따른 메모리 장치는 메모리 셀에 대한 한번의 독출 동작을 수행하여 멀티 비트를 센싱할 수 있는 효과가 있다.
도 12a는 도 10에 도시된 메모리 장치의 변형 예를 나타내는 도면이고, 도 12b는 도 12a의 메모리의 동작을 설명하기 위한 도면이다.
도 12a를 참조하면, 도 10와 비교하여, 제 1 센싱노드 연결 트랜지스터(NM2)의 게이트 단자 및 제 2 센싱노드 연결 트랜지스터(NM3)의 게이트 단자는 동일한 전압 레벨의 센싱노드 전압 제어신호(SNVCS_a)를 수신할 수 있다. 제 1 센싱노드 연결 트랜지스터(NM2)는 Vth2_1 문턱 전압을 가질 수 있으며, 제 2 센싱노드 연결 트랜지스터(NM3)는 Vth2_2 문턱 전압을 가질 수 있으며, 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압은 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압보다 클 수 있다.
도 12b를 참조하면, 디벨롭 구간(Period_2)에서는 선택된 메모리 셀이 소거 상태(E)인 때에, 제 1 센싱노드 연결 트랜지스터(NM2)가 수신하는 센싱노드 연결 제어신호(SNVCS_a)의 V2_a 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_a-VBL) 가 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2_1) 크기 이상이되는 타이밍(T1)부터 제 1 센싱노드 연결 트랜지스터(NM2)는 디스차지 경로를 형성하여 제 1 센싱노드(SN_1)를 디스차지할 수 있다.
또한, 디벨롭 구간(Period_2)에서 제 2 센싱노드 연결 트랜지스터(NM3)가 수신하는 센싱노드 연결 제어신호(SNVCS_a)의 V2_a 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_a-VBL)이 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압(Vth2_2) 크기 이상이되는 타이밍(T1')부터 제 2 센싱노드 연결 트랜지스터(NM3)는 디스차지 경로를 형성하여 제 2 센싱노드(SN_2)를 디스차지할 수 있다.
이와 같이, 본 개시에 따른 메모리 장치는 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압과 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압을 상이하게 하고, 동일한 전압 레벨의 센싱노드 전압 제어신호(SNVCS_a)를 이용함으로써, 센싱노드들(SN_1, SN_2)에 대한 센싱동작을 수행할 수 있다.
도 13은 본 개시의 일
실시예에
따라 2비트 멀티 레벨 셀의 데이터를
독출하기
위한 메모리 장치를 나타내는 도면이다.
도 13을 참조하면, 메모리 장치(900)는 페이지 버퍼(PB) 및 제어 로직(940)을 포함할 수 있다. 페이지 버퍼(PB)는 비트라인 연결부(910), 프리차지부(920) 및 데이터 입출력부들(930_1~930_3)을 포함할 수 있다. 비트라인 연결부(910)는 도 10의 비트라인 연결부(710)보다 연결노드(CN)와 제 3 센싱노드(SN_3) 사이에 연결되는 제 3 센싱노드 연결 트랜지스터(NM4)를 더 포함할 수 있다. 또한, 프리차지부(920)는 도 10의 프리차지부(720)보다 제 4 프리차지 트랜지스터(PM4)를 더 포함할 수 있으며, 제 2 프리차지 제어신호(PCCS2)에 응답하여 제 4 프리차지 트랜지스터(PM3)는 제 4 프리차지 라인(PL4)을 통해 제 3 센싱노드(SN_3)를 프리차지 전압(Vpre)으로 프리차지할 수 있다.
비트라인(BL)과 센싱노드(SN_1~SN_3)를 프리차지한 후에, 디벨롭 구간에서 센싱노드 연결 트랜지스터(NM2, NM3, NM4)는 센싱노드 연결 트랜지스터(NM2, NM3, NM4)의 문턱 전압, 비트라인(BL)의 전압 및 센싱노드 전압 제어신호(SNVCS_a, SNVCS_b, SNVCS_c)를 기반으로 센싱노드(SN_1~SN_3)의 전압을 제어할 수 있다.
센싱 구간에서는 데이터 입출력부(930_1~930_3)는 제 1 센싱 노드(SN_1)의 전압 레벨, 제 2 센싱 노드(SN_2)의 전압 레벨 및 제 3 센싱 노드(SN_3)의 전압 레벨을 각각 센싱하여 제 1 센싱 데이터(SD1), 제 2 센싱 데이터(SD2) 및 제 3 센싱 데이터(SD3)를 생성하고, 제어 로직(940)에 제공할 수 있다. 제어 로직(940)의 데이터 결정부(940_a)는 데이터 입출력부(930_1~930_3)로부터 수신한 센싱 데이터(SD1~SD3)를 기반으로 독출 대상으로 선택된 메모리 셀의 독출 데이터를 결정할 수 있다. 이와 같은 구성을 통하여, 한번의 독출 동작을 수행하여 2비트 멀티 레벨 셀의 데이터를 독출할 수 있다. 구체적인 내용은 도 14a 내지 도 14e에서 서술한다.
도 14a는 도 13의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압
산포를
나타내는 도면이고, 도 14b는 메모리 셀이 소거 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이며, 도 14c는 메모리 셀이
제 1
프로그램 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이다. 또한, 도 14d는 메모리 셀이
제 2
프로그램 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이고, 도 14e는 메모리 셀이
제 3
프로그램 상태일 때에 페이지 버퍼의 동작을 설명하기 위한 도면이며, 도 14g는 메모리 셀의
독출
데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 14a를 참조하면, 메모리 셀(MC)이 소거 상태(E)인 경우(case1)에 문턱 전압 산포는 Vth_a1의 문턱 전압 내지 Vth_a2의 문턱 전압의 범위, 제 1 프로그램 상태(P1)인 경우(case2)에 문턱 전압 산포는 Vth_b1의 문턱 전압 내지 Vth_b2의 문턱 전압의 범위, 제 2 프로그램 상태(P2)인 경우(case3)에 문턱 전압 산포는 Vth_c1의 문턱 전압 내지 Vth_c2의 문턱 전압의 범위, 제 3 프로그램 상태(P3)인 경우(case4)에 문턱 전압 산포는 Vth_d1의 문턱 전압 내지 Vth_d2의 문턱 전압의 범위를 가질 수 있다. 도 3을 참조하면, 일 예로써 선택된 제 1 워드 라인(WL1)에 독출 전압(Vr1)을 인가하고, 비 선택된 워드라인들(WL2~WLn)에 패스 전압을 인가하는 때에, 메모리 셀(MC)이 소거 상태(E)인 때에, 디벨롭 구간에서 제 1 비트라인(BL1)으로부터 공통 소스 라인(CSL)으로 흐르는 전류의 크기는 I5~I6의 범위, 메모리 셀(MC)이 제 1 프로그램 상태(P1)인 때에는 I3~I4의 범위, 메모리 셀(MC)이 제 2 프로그램 상태(P2)인 때에는 I1~I2의 범위를 가질 수 있다. 독출 전압(Vr_a)은 도 9의 제 3 독출 전압(Vr3)과 동일한 전압일 수 있다. 메모리 셀(MC)이 제 3 프로그램 상태(P3)인 때에는 오프 셀로 비트라인(BL1)으로부터 공통 소스 라인(CSL)으로 전류가 흐르지 않을 수 있다. 이와 같이, 메모리 셀(MC)의 프로그램 상태에 따라서, 디벨롭 구간에서의 제 1 비트라인(BL1)의 전압 강하 기울기가 달라질 수 있으며, 본 개시의 메모리 장치는 이러한 특징을 이용하여 메모리 셀(MC)의 데이터를 독출할 수 있다.
도 13 및 도 14b를 참조하면, 프리차지 구간(Period_1) 이전에 독출 대상이 되는 메모리 셀의 비트라인(BL)에 대응하는 비트라인 연결 트랜지스터(NM1)는 V1 전압 레벨의 비트라인 연결 제어신호(BLCCS)를 수신하고, 제 1 센싱노드 연결 트랜지스터(NM1)는 V2_a 전압 레벨의 제 1 센싱노드 전압 제어신호(SNVCS_a)를 수신하고, 제 2 센싱노드 연결 트랜지스터(NM2)는 V2_b 전압 레벨의 제 2 센싱노드 전압 제어신호(SNVCS_b)를 수신하며, 제 3 센싱노드 연결 트랜지스터(NM3)는 V2_c 전압 레벨의 제 3 센싱노드 전압 제어신호(SNVCS_c)를 수신할 수 있다.
디벨롭 구간(Period_2)에서는 선택된 메모리 셀이 소거 상태(E)인 때에, 제 1 센싱노드 연결 트랜지스터(NM2)가 수신하는 제 1 센싱노드 연결 제어신호(SNVCS_a)의 V2_a 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_a-VBL) 가 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압(Vth2) 크기 이상이되는 타이밍(T1)부터 제 1 센싱노드 연결 트랜지스터(NM2)는 디스차지 경로를 형성하여 제 1 센싱노드(SN_1)를 디스차지할 수 있다. 일 예로, 비트라인의 전압(VBL)이 V3_a 전압 이하로 강하되는 때에 제 1 센싱노드(SN_1)는 디스차지되어 센싱노드의 전압(VSN _ 1)은 강하될 수 있다.
디벨롭 구간(Period_2)에서 제 2 센싱노드 연결 트랜지스터(NM3)가 수신하는 제 2 센싱노드 연결 제어신호(SNVCS_b)의 V2_b 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_b-VBL)이 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압(Vth2) 크기 이상이되는 타이밍(T1')부터 제 2 센싱노드 연결 트랜지스터(NM3)는 디스차지 경로를 형성하여 제 2 센싱노드(SN_2)를 디스차지할 수 있다. 일 예로, 비트라인의 전압(VBL)이 V3_b 전압 이하로 강하되는 때에 제 2 센싱노드(SN_2)는 디스차지되어 센싱노드의 전압(VSN _ 2)은 강하될 수 있다.
디벨롭 구간(Period_2)에서 제 3 센싱노드 연결 트랜지스터(NM4)가 수신하는 제 3 센싱노드 연결 제어신호(SNVCS_c)의 V2_c 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_c-VBL)이 제 3 센싱노드 연결 트랜지스터(NM3)의 문턱 전압 크기 이상이되는 타이밍(T1'')부터 제 2 센싱노드 연결 트랜지스터(NM3)는 디스차지 경로를 형성하여 제 3 센싱노드(SN_3)를 디스차지할 수 있다. 일 예로, 비트라인의 전압(VBL)이 V3_c 전압 이하로 강하되는 때에 제 3 센싱노드(SN_3)는 디스차지되어 센싱노드의 전압(VSN _ 3)은 강하될 수 있다.
센싱 구간(Period_3)에서는 제 1 데이터 입출력부(930_1)는 로우 레벨에서 하이 레벨로 천이한 래치 셋 신호(SET)에 응답하여 제 1 센싱노드의 전압(VSN _1) 레벨을 센싱하여 생성한 제 1 센싱 데이터(SD1)를 제어 로직(940)에 제공할 수 있다. 또한, 제 2 데이터 입출력부(930_2)는 래치 셋 신호(SET)에 응답하여 제 2 센싱노드의 전압(VSN _ 2)을 센싱하여 생성한 제 2 센싱 데이터(SD2)를 제어 로직(940)에 제공할 수 있다. 제 3 데이터 입출력부(930_3)는 래치 셋 신호(SET)에 응답하여 제 3 센싱노드의 전압(VSN _ 3)을 센싱하여 생성한 제 3 센싱 데이터(SD3)를 제어 로직(940)에 제공할 수 있다. 일 예로, 제 1 센싱 데이터(SD1) 내지 제 3 센싱 데이터(SD3)는 '0' 의 값을 가질 수 있다.
도 13 및 도 14c를 참조하면, 디벨롭 구간(Period_2)에서는 선택된 메모리 셀이 제 1 프로그램 상태(P1)인 때에, 비트라인의 전압(VBL) 강하 기울기가 도 14b에서의 비트라인의 전압(VBL) 강하 기울기보다 작을 수 있다. 제 1 센싱노드 연결 트랜지스터(NM2)가 수신하는 제 1 센싱노드 연결 제어신호(SNVCS_a)의 V2_a 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_a-VBL)이 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압 크기 이상되는 타이밍(T2)은 도 11b 에서의 타이밍(T1)보다 늦을 수 있다.
제 2 센싱노드 연결 트랜지스터(NM3)가 수신하는 제 2 센싱노드 연결 제어신호(SNVCS_b)의 V2_b 전압에서 비트라인 전압(VBL)을 감산한 전압(V2_b-VBL)이 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압 크기 이상되는 타이밍(T2')은 도 14b에서의 타이밍(T1')보다 늦을 수 있다.
또한, 제 3 센싱노드 연결 트랜지스터(NM4)가 수신하는 제 3 센싱노드 연결 제어신호(SNVCS_c)의 V2_c 전압에서 비트라인 전압(VBL)을 감산한 전압(V2_c-VBL)이 제 3 센싱노드 연결 트랜지스터(NM4)의 문턱 전압 크기 이상되는 타이밍(T2'')은 디벨롭 구간(Period_2)을 벗어나거나, 발생하지 않을 수 있다.
센싱 구간(Period_3)에서는 제 1 내지 제 3 데이터 입출력부(930_1~930_1)는 제 1 센싱 데이터(SD1)는 '0'의 값, 제 2 센싱 데이터(SD2)는 '0' 의 값, 제 3 센싱 데이터(SD3)는 '1'의 값을 가질 수 있다.
도 13 및 도 14d를 참조하면, 디벨롭 구간(Period_2)에서는 선택된 메모리 셀이 제 2 프로그램 상태(P2)인 때에, 비트라인의 전압(VBL) 강하 기울기가 도 14c에서의 비트라인의 전압(VBL) 강하 기울기보다 작을 수 있다. 제 2 센싱노드 연결 트랜지스터(NM2)가 수신하는 제 1 센싱노드 연결 제어신호(SNVCS_a)의 V2_a 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_a-VBL)이 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압 크기 이상되는 타이밍(T3)은 도 14c에서의 타이밍(T2)보다 늦을 수 있다.
제 2 센싱노드 연결 트랜지스터(NM3)가 수신하는 제 2 센싱노드 연결 제어신호(SNVCS_b)의 V2_b 전압에서 비트라인 전압(VBL)을 감산한 전압(V2_b-VBL)이 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압 크기 이상되는 타이밍은 발생하지 않거나, 디벨롭 구간(Period_2)을 벗어날 수 있다.
또한, 제 3 센싱노드 연결 트랜지스터(NM4)가 수신하는 제 3 센싱노드 연결 제어신호(SNVCS_c)의 V2_c 전압에서 비트라인 전압(VBL)을 감산한 전압(V2_c-VBL)이 제 3 센싱노드 연결 트랜지스터(NM4)의 문턱 전압 크기 이상되는 타이밍은 발생하지 않거나 디벨롭 구간(Period_2)을 벗어날 수 있다.
센싱 구간(Period_3)에서는 제 1 내지 제 3 데이터 입출력부(930_1~930_1)는 제 1 센싱 데이터(SD1)는 '0'의 값, 제 2 센싱 데이터(SD2)는 '1' 의 값, 제 3 센싱 데이터(SD3)는 '1'의 값을 가질 수 있다.
도 13 및 도 14e를 참조하면, 디벨롭 구간(Period_2)에서는 선택된 메모리 셀이 제 2 프로그램 상태(P2)인 때에, 비트라인의 전압(VBL) 강하 기울기가 도 14c에서의 비트라인의 전압(VBL) 강하 기울기보다 작을 수 있다. 제 2 센싱노드 연결 트랜지스터(NM2)가 수신하는 제 1 센싱노드 연결 제어신호(SNVCS_a)의 V2_a 전압에서 비트라인의 전압(VBL)을 감산한 전압(V2_a-VBL)이 제 1 센싱노드 연결 트랜지스터(NM2)의 문턱 전압 크기 이상되는 타이밍은 발생하지 않거나, 디벨롭 구간(Period_2)을 벗어날 수 있다.
제 2 센싱노드 연결 트랜지스터(NM3)가 수신하는 제 2 센싱노드 연결 제어신호(SNVCS_b)의 V2_b 전압에서 비트라인 전압(VBL)을 감산한 전압(V2_b-VBL)이 제 2 센싱노드 연결 트랜지스터(NM3)의 문턱 전압 크기 이상되는 타이밍은 발생하지 않거나, 디벨롭 구간(Period_2)을 벗어날 수 있다.
또한, 제 3 센싱노드 연결 트랜지스터(NM4)가 수신하는 제 3 센싱노드 연결 제어신호(SNVCS_c)의 V2_c 전압에서 비트라인 전압(VBL)을 감산한 전압(V2_c-VBL)이 제 3 센싱노드 연결 트랜지스터(NM4)의 문턱 전압 크기 이상되는 타이밍은 발생하지 않거나 디벨롭 구간(Period_2)을 벗어날 수 있다.
센싱 구간(Period_3)에서는 제 1 내지 제 3 데이터 입출력부(930_1~930_1)는 제 1 센싱 데이터(SD1)는 '1'의 값, 제 2 센싱 데이터(SD2)는 '1' 의 값, 제 3 센싱 데이터(SD3)는 '1'의 값을 가질 수 있다.
도 13, 도 14a 및 도 14g를 참조하면, 테이블(Table_2)에 도시된 바와 같이, 메모리 셀(MC)이 소거 상태(E)인 경우(case1)에 데이터 결정부(940_a)는 '000' 의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 1 프로그램 상태(P1)인 경우(case2)에 데이터 결정부(940_a)는 '001'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 2 프로그램 상태(P2)인 경우(case3)에 데이터 결정부(940_a)는 '011'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 3 프로그램 상태(P3)인 경우(case4)에 데이터 결정부(940_a)는 '111'의 센싱 데이터를 수신할 수 있다. 데이터 결정부(940_a)는 '000'의 센싱 데이터를 기반으로 메모리 셀(MC)이 소거 상태(E)임을 나타내는 독출 데이터(RD)를 생성하여 외부로 출력할 수 있고, '001'의 센싱 데이터를 기반으로 메모리 셀(MC)이 제 1 프로그램 상태(P1)임을 나타내는 독출 데이터(RD)를 생성하여 외부로 출력할 수 있고, '011'의 센싱 데이터를 기반으로 메모리 셀(MC)이 제 2 프로그램 상태(P2)임을 나타내는 독출 데이터(RD)를 생성하여 외부로 출력할 수 있으며, '111'의 센싱 데이터를 기반으로 메모리 셀(MC)이 제 3 프로그램 상태(P3)임을 나타내는 독출 데이터(RD)를 생성하여 외부로 출력할 수 있다.
이와 같이, 본 개시의 따른 메모리 장치는 2 비트 멀티 레벨 셀에 대해 독출 동작을 1회만 수행함으로써 메모리 셀의 멀티 비트를 센싱할 수 있다.
도 15는 본 개시의 일
실시예에
따라
k비트
멀티 레벨 셀의 데이터를
독출하기
위한 메모리 장치를 나타내는 도면이다.
도 15를 참조하면, 메모리 장치(1000)는 페이지 버퍼(PB) 및 제어 로직(1040)을 포함할 수 있다. 페이지 버퍼(PB)는 비트라인 연결부(1010), 프리차지부(1020) 및 데이터 입출력부들(1030_1~1030_N)을 포함할 수 있다. 비트라인 연결부(1010)는 제 1 센싱노드(SN_1) 내지 제 N 센싱노드(SN_N)와 각각 연결된 제 1 내지 제 N 센싱노드 연결 트랜지스터(NM1~NMN)를 포함할 수 있다. 또한, 프리차지부(920)는 제 1 센싱노드(SN_1) 내지 제 N 센싱노드(SN_N)를 각각 프리차지하기 위한 제 2 내지 제 N+1 프리차지 트랜지스터(PM2~PMN+1)를 포함할 수 있다.
센싱 구간에서는 데이터 입출력부(1030_1~1030_N)는 제 1 내지 제 N 센싱 노드(SN_1~SN_N)의 전압 레벨을 각각 센싱하여 제 1 내지 제 N 센싱 데이터(SD1~SDN) 를 생성하고, 제어 로직(1040)에 제공할 수 있다. 제어 로직(1040)의 데이터 결정부(1040_a)는 데이터 입출력부(1030_1~1030_N)로부터 수신한 센싱 데이터(SD1~SDN)를 기반으로 독출 대상으로 선택된 메모리 셀의 독출 데이터를 결정할 수 있다. 이와 같은 구성을 통하여, 한번의 독출 동작을 수행하여 k비트 멀티 레벨 셀의 데이터를 독출할 수 있다.
도 16a는 도 15의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압
산포를
나타내는 도면이고, 도 16b는 메모리 셀의
독출
데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 16a를 참조하면, 메모리 셀(MC)이 3비트 멀티 레벨 셀인 때에 8개의 문턱 전압 산포를 형성할 수 있다. 본 개시에 따른 메모리 장치는 독출 전압(Vr_b)을 이용하여 1회의 독출 동작을 수행하여 메모리 셀(MC)의 3비트 데이터를 독출할 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 테이블(Table_3)에 도시된 바와 같이, 메모리 셀(MC)이 소거 상태(E)인 경우(case1)에 데이터 결정부(1040_a)는 '0000000' 의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 1 프로그램 상태(P1)인 경우(case2)에 데이터 결정부(1040_a)는 '0000001'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 2 프로그램 상태(P2)인 경우(case3)에 데이터 결정부(1040_a)는 '0000011'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 3 프로그램 상태(P3)인 경우(case4)에 데이터 결정부(1040_a)는 '0000111'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 4 프로그램 상태(P4)인 경우(case5)에 데이터 결정부(1040_a)는 '0001111'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 5 프로그램 상태(P5)인 경우(case6)에 데이터 결정부(1040_a)는 '0011111'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 6 프로그램 상태(P6)인 경우(case7)에 데이터 결정부(1040_a)는 '0111111'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 7 프로그램 상태(P7)인 경우(case8)에 데이터 결정부(1040_a)는 '1111111'의 센싱 데이터를 수신할 수 있다. 데이터 결정부(1040_a)는 이와 같은 센싱 데이터를 기반으로 독출 데이터(RD)를 생성하여 외부로 출력할 수 있다.
도 17a는 도 13의 페이지 버퍼의 동작을 설명하기 위해 메모리 셀들의 문턱 전압
산포를
나타내는 도면이고, 도 17b는 메모리 셀의
독출
데이터를 결정하는 방법을 설명하기 위한 도면이다.
도 13 및 도 17a를 참조하면, 메모리 셀(MC)이 3비트 멀티 레벨 셀인 경우에도 도 13의 페이지 버퍼(900)의 구성을 이용하여 메모리 셀(MC)의 데이터 독출 동작을 수행할 수 있다. 일 실시예로, 제 1 스텝(step1)에서 제 1 독출 전압(Vr_b1)을 이용하여 메모리 셀(MC)의 소거 상태(E), 제 1 및 제 2 프로그램 상태(P2, P3)에 대응하는 데이터를 독출할 수 있다. 제 2 스텝(step2)에서 제 2 독출 전압(Vr_b2)을 이용하여 메모리 셀(MC)의 제 3 내지 제 5 프로그램 상태(P3~P5)에 대응하는 데이터를 독출할 수 있다. 또한, 제 3 스텝(step3)에서 제 3 독출 전압(Vr_b3)을 이용하여 메모리 셀(MC)의 제 6 및 제 7 프로그램 상태(P6, P7)에 대응하는 데이터를 독출할 수 있다.
도 13 및 도 17b를 참조하면, 테이블(Table_4)에 도시된 바와 같이, 메모리 장치가 제 1 독출 전압(Vr_b1)을 이용하여 제 1 스텝(step1)으로 독출 동작을 수행한 결과, 메모리 셀(MC)이 소거 상태(E)인 경우(case)에 데이터 결정부(940_a)는 '000' 의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 1 프로그램 상태(P1)인 경우(case2)에 데이터 결정부(940_a)는 '001'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 2 프로그램 상태(P2)인 경우(case3)에 데이터 결정부(940_a)는 '011'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 3 내지 제 7 프로그램 상태(P3~P7)인 경우(case4~case8) 데이터 결정부(940_a)는 '111'의 센싱 데이터를 수신할 수 있다. 제어 로직(940)은 제 1 스텝(step1)에서 '111'의 센싱 데이터를 수신한 때에는, 제 2 독출 전압(Vr_b2)을 이용하여 제 2 스텝(step2)으로 독출 동작을 수행을 제어할 수 있다. 이후, 제 2 스텝(step2)에서 메모리 셀(MC)이 제 3 프로그램 상태(P3)인 경우(case4)에 데이터 결정부(940_a)는 '000'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 4 프로그램 상태(P4)인 경우(case5)에 데이터 결정부(940_a)는 '011'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 6 내지 제 7 프로그램 상태(P7)인 경우(case4~case8) 데이터 결정부(940_a)는 '111'의 센싱 데이터를 수신할 수 있다. 제어 로직(940)은 제 2 스텝(step2)에서 '111'의 센싱 데이터를 수신한 때에는, 제 3 독출 전압(Vr_b3)을 이용하여 제 3 스텝(step3)으로 독출 동작을 수행을 제어할 수 있다. 이후, 제 3 스텝(step3)에서 메모리 셀(MC)이 제 6 프로그램 상태(P36)인 경우(case7)에 데이터 결정부(940_a)는 '011'의 센싱 데이터를 수신할 수 있다. 메모리 셀(MC)이 제 7 프로그램 상태(P7)인 경우(case8)에 데이터 결정부(940_a)는 '111'의 센싱 데이터를 수신할 수 있다. 이와 같이, 데이터 결정부(940_a)는 다수의 스텝들(step1~step3)을 통해 수신한 센싱 데이터를 기반으로 각 프로그램 상태(E~P7)를 나타내는 독출 데이터(RD)를 생성하여 외부로 출력할 수 있다.
이와 같은 방식으로, 본 개시의 메모리 장치는 3비트 멀티 레벨 셀에 대해 독출 동작 회수를 최소화하여 메모리 셀의 멀티 비트를 센싱할 수 있다.
도 18은 본 개시의 일
실시예에
따른 메모리 장치의
독출
방법을 나타내는 흐름도이다.
도 18을 참조하면, 본 개시의 실시예에 따른 메모리 장치의 독출 방법은 메모리 장치에 포함된 메모리 셀 어레이에 저장된 데이터를 독출하기 위해 페이지 버퍼의 센싱노드를 센싱하는 방법으로서, 도 1 내지 도 17b에 도시된 메모리 장치 및 메모리 시스템에 관하여 이상에서 서술된 내용은 본 개시에 따른 메모리 장치의 독출 방법에도 적용될 수 있다.
먼저, 프리차지 구간동안 독출 대상이 되는 메모리 셀 및 페이지 버퍼에 연결된 비트라인을 제 1 프리차지 라인을 통해 프리차지하고, 페이지 버퍼의 센싱노드를 제 2 프리차지 라인을 통해 프리차지 할 수 있다(S110). 일 실시예로, 비트라인 연결부에 포함된 비트라인 연결 트랜지스터의 특성에 기반한 전압으로 비트라인을 프리차지할 수 있다. 또한, 비트라인과 센싱노드에 대한 프리차지가 시작되는 타이밍은 상이할 수 있다.
이후, 페이지 버퍼의 비트라인 연결부는 비트라인 연결 제어신호를 기반으로 디벨롭 구간동안 센싱노드의 전압을 제어할 수 있다(S120). 구체적으로, 디벨롭 구간에서 센싱노드와 연결된 센싱노드 연결 트랜지스터는 비트라인의 전압, 센싱노드 연결 트랜지스터의 문턱 전압 및 센싱노드 전압 제어신호를 이용하여 센싱노드의 전압을 제어할 수 있다.
센싱 구간동안 데이터 입출력부는 센싱노드의 전압 레벨을 센싱하여 독출 대상으로 선택된 메모리 셀의 데이터를 결정할 수 있다(S130). 결정된 데이터는 제어 로직을 통해 메모리 컨트롤러로 전송될 수 있다.
도
19은
도 18에 포함된
센싱노드의
전압을 제어하는 일 예를 더욱 상세하게 나타내는 흐름도이다.
도 19를 참조하면, 디벨롭 구간에서 센싱노드 연결 트랜지스터의 문턱 전압, 비트라인의 전압 및 센싱노드 전압 제어신호를 기반으로 센싱노드의 전압을 제어할 수 있다(S122). 구체적으로, 센싱노드 전압 제어신호에 비트라인의 전압을 감산한 만큼의 전압 크기가 센싱노드 연결 트랜지스터의 문턱 전압 크기 이상인지 여부를 판단할 수 있다(S124). 일 예로, 센싱노드 전압 제어신호에 비트라인의 전압을 감산한 만큼의 전압 크기가 센싱노드 연결 트랜지스터의 문턱 전압 크기 이상인 때(S124, Y)에는 센싱노드 전압을 유지할 수 있다(S126). 다른 예로, 센싱노드 전압 제어신호에 비트라인의 전압을 감산한 만큼의 전압 크기가 센싱노드 연결 트랜지스터의 문턱 전압 크기 미만인 때(S124, N)에는 센싱노드에 대한 디스차지를 수행할 수 있다(S128).
도 20은 본 개시의 다른
실시예에
따른
멀트
비트 메모리 셀의 메모리 장치의
독출
방법을 나타내는 흐름도이다.
먼저, 하나의 페이지 버퍼는 다수의 센싱노드들을 포함하며, 프리차지 구간동안 비트라인과 다수의 센싱노드들을 프리차지할 수 있다(S210). 디벨롭 구간동안 비트라인 연결 제어신호 및 다수의 센싱노드 전압 제어신호들을 기반으로 센싱노드들의 전압을 제어할 수 있다(S220). 센싱구간 동안 센싱노드들 각각의 전압 레벨을 센싱하여 다수의 센싱 데이터를 생성할 수 있다(S230). 다수의 센싱 데이터를 기반으로 독출 대상으로 선택된 메모리 셀의 독출 데이터를 결정할 수 있다(S240).
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (20)
- 프리차지 구간동안 제 1 프리차지 라인을 통해 메모리 셀 어레이의 선택 메모리 셀의 비트라인을 프리차지하고, 제 2 프리차지 라인을 통해 센싱노드를 프리차지하는 프리차지부;
상기 비트라인과 상기 센싱노드 사이에 연결되며, 상기 제 1 프리차지 라인과 연결되는 연결노드를 포함하고, 각각 일정한 레벨을 갖는 비트라인 연결 제어신호 및 센싱노드 전압 제어신호를 기반으로 디벨롭 구간동안 상기 센싱노드의 전압을 제어하는 비트라인 연결부; 및
센싱 구간동안 상기 센싱노드의 전압 레벨을 센싱하여 센싱 데이터를 생성하는 데이터 입출력부를 포함하고,
상기 프리차지부는,
제 1 단자는 프리차지 전압을 수신하고, 제 2 단자는 상기 연결노드와 연결되며, 게이트 단자는 비트라인 프리차지 제어신호를 수신하는 제 1 프리차지 트랜지스터; 및
제 1 단자는 상기 제 1 프리차지 트랜지스터의 제 2 단자와 연결되고, 제 2 단자는 상기 센싱노드와 연결되며, 게이트 단자는 센싱노드 프리차지 제어신호를 수신하는 제 2 프리차지 트랜지스터를 포함하며,
상기 프리차지부는,
상기 비트라인 프리차지 제어신호 및 상기 센싱노드 프리차지 제어신호를 기반으로, 상기 비트라인이 프리차지되는 프리차지 구간과 상기 센싱 노드가 프리차지되는 프리차지 구간의 시작 타이밍을 서로 다르게 제어하는 것을 특징으로 하는 페이지 버퍼. - 삭제
- 삭제
- 제1항에 있어서,
상기 프리차지부는,
상기 비트라인에 대한 프리차지 동작이 시작되는 타이밍보다 상기 센싱 노드에 대한 프리차지 동작이 시작되는 타이밍을 더 느리게 제어하는 것을 특징으로 하는 페이지 버퍼. - 삭제
- 제1항에 있어서,
상기 비트라인 연결부는,
제 1 단자는 상기 연결노드와 연결되고, 제 2 단자는 상기 비트라인과 연결되며, 게이트 단자는 상기 비트라인 연결 제어신호를 수신하는 비트라인 연결 트랜지스터; 및
제 1 단자는 상기 센싱노드와 연결되고, 제 2 단자는 상기 연결노드와 연결되며, 게이트 단자는 상기 센싱노드 전압 제어신호를 수신하는 센싱노드 연결 트랜지스터를 포함하는 것을 특징으로 하는 페이지 버퍼. - 제6항에 있어서,
상기 프리차지부는,
상기 비트라인 연결 트랜지스터의 문턱 전압 및 상기 비트라인 연결 제어신호를 기반으로 상기 비트라인을 프리차지하는 것을 특징으로 하는 페이지 버퍼. - 제7항에 있어서,
상기 프리차지부는,
상기 비트라인 연결 제어신호에 상기 비트라인 연결 트랜지스터의 문턱 전압을 감산한 만큼의 전압으로 상기 비트라인을 프리차지하는 것을 특징으로 하는 페이지 버퍼. - 제6항에 있어서,
상기 센싱노드 연결 트랜지스터는,
상기 센싱노드 연결 트랜지스터의 문턱 전압, 상기 비트라인의 전압 및 상기 센싱노드 전압 제어신호를 기반으로 상기 센싱노드의 전압을 제어하는 것을 특징으로 하는 페이지 버퍼. - 제6항에 있어서,
상기 비트라인 연결 제어신호의 크기와 상기 센싱노드 전압 제어신호의 크기는 상이한 것을 특징으로 하는 페이지 버퍼. - 제6항에 있어서,
상기 비트라인 연결 트랜지스터의 문턱 전압 크기와 상기 센싱노드 연결 트랜지스터의 문턱 전압 크기는 상이하고, 상기 비트라인 연결 제어신호의 크기와 상기 센싱노드 전압 제어신호의 크기는 동일한 것을 특징으로 하는 페이지 버퍼. - 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 메모리 셀 어레이의 선택 메모리 셀의 비트라인과 연결된 페이지 버퍼; 및
상기 페이지 버퍼에 대한 데이터 센싱 동작을 제어하는 제어 로직을 포함하며,
상기 페이지 버퍼는,
프리차지 구간동안 상기 비트라인 및 다수의 센싱노드들을 프리차지하는 프리차지부;
상기 비트라인과 상기 다수의 센싱노드들 사이에 연결되며, 상기 프리차지부와 연결되는 연결노드를 포함하고, 상기 제어 로직으로부터 수신한 각각 일정한 레벨을 갖는 비트라인 연결 제어신호 및 다수의 센싱노드 전압 제어신호들을 기반으로 디벨롭 구간동안 상기 센싱노드들의 전압을 제어하는 비트라인 연결부; 및
상기 센싱노드들 중 대응되는 센싱노드의 전압 레벨을 센싱하여 다수의 센싱 데이터를 생성하는 다수의 데이터 입출력부들을 포함하고,
상기 비트라인 연결부는,
제 1 단자는 상기 연결노드와 연결되고, 제 2 단자는 상기 비트라인과 연결되며, 게이트 단자는 상기 비트라인 연결 제어신호를 수신하는 비트라인 연결 트랜지스터;
제 1 단자는 제 1 센싱노드와 연결되고, 제 2 단자는 상기 연결노드와 연결되며, 게이트 단자는 상기 제 1 센싱노드 전압 제어신호를 수신하는 제 1 센싱노드 연결 트랜지스터; 및
제 1 단자는 제 2 센싱노드와 연결되고, 제 2 단자는 상기 연결노드와 연결되며, 게이트 단자는 상기 제 2 센싱노드 전압 제어신호를 수신하는 제 2 센싱노드 연결 트랜지스터를 포함하며,
상기 제 1 센싱노드 연결 트랜지스터는,
상기 제 1 센싱노드 전압 제어신호를 기반으로, 상기 비트라인의 전압이 제 1 크기를 가질 때, 상기 제 1 센싱노드를 디스차지하고,
상기 제 2 센싱노드 연결 트랜지스터는,
상기 제 2 센싱노드 전압 제어신호를 기반으로, 상기 비트라인의 전압이 상기 제 1 크기보다 작은 제 2 크기를 가질 때, 상기 제 2 센싱노드를 디스차지하는 것을 특징으로 하는 메모리 장치. - 삭제
- 삭제
- 제12항에 있어서,
상기 제 1 센싱노드 전압 제어신호의 크기와 상기 제 2 센싱노드 전압 제어신호의 크기는 상이한 것을 특징으로 하는 메모리 장치. - 제12항에 있어서,
상기 제 1 센싱노드 연결 트랜지스터의 문턱 전압과 상기 제 2 센싱노드 연결 트랜지스터의 문턱 전압은 상이하고, 상기 제 1 센싱노드 전압 제어신호의 크기와 상기 제 2 센싱노드 전압 제어신호의 크기는 동일한 것을 특징으로 하는 메모리 장치. - 제12항에 있어서,
상기 제어 로직은,
상기 다수의 데이터 입출력부들로부터 상기 다수의 센싱 데이터를 수신하여, 상기 선택 메모리 셀의 데이터를 결정하는 것을 특징으로 하는 메모리 장치. - 제12항에 있어서,
상기 제어 로직은, 변경 정보를 기반으로 상기 다수의 센싱노드 전압 제어신호들의 크기를 변경하여 상기 비트라인 연결부에 제공하는 것을 특징으로 하는 메모리 장치. - 제18항에 있어서,
상기 변경 정보는,
상기 메모리 셀들이 프로그램된 이후에 카운팅된 시간 정보 및 상기 메모리 장치의 온도 정보 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치. - 제18항에 있어서
상기 제어 로직은,
변경된 상기 센싱노드 전압 제어신호들의 크기를 기반으로 상기 디벨롭 구간의 길이를 변경하는 것을 특징으로 하는 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160153315A KR102662764B1 (ko) | 2016-11-17 | 2016-11-17 | 페이지 버퍼, 이를 포함하는 메모리 장치 및 이의 독출 방법 |
| US15/637,099 US10339989B2 (en) | 2016-11-17 | 2017-06-29 | Page buffer, a memory device including the same and a read operation method thereof |
| CN201710800290.1A CN108074596B (zh) | 2016-11-17 | 2017-09-07 | 页缓冲区、包括该页缓冲区的存储器件及其读取操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160153315A KR102662764B1 (ko) | 2016-11-17 | 2016-11-17 | 페이지 버퍼, 이를 포함하는 메모리 장치 및 이의 독출 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180055444A KR20180055444A (ko) | 2018-05-25 |
| KR102662764B1 true KR102662764B1 (ko) | 2024-05-02 |
Family
ID=62108045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160153315A KR102662764B1 (ko) | 2016-11-17 | 2016-11-17 | 페이지 버퍼, 이를 포함하는 메모리 장치 및 이의 독출 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10339989B2 (ko) |
| KR (1) | KR102662764B1 (ko) |
| CN (1) | CN108074596B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102509640B1 (ko) * | 2018-06-15 | 2023-03-16 | 삼성전자주식회사 | 페이지 버퍼 및 이를 포함하는 메모리 장치 |
| KR102627994B1 (ko) * | 2018-10-04 | 2024-01-22 | 삼성전자주식회사 | 비휘발성 메모리 장치의 센싱 회로, 이를 포함하는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 |
| US10643695B1 (en) * | 2019-01-10 | 2020-05-05 | Sandisk Technologies Llc | Concurrent multi-state program verify for non-volatile memory |
| KR20210112661A (ko) * | 2020-03-05 | 2021-09-15 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그것의 동작 방법 |
| KR20220010260A (ko) * | 2020-07-17 | 2022-01-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR20220018353A (ko) * | 2020-08-06 | 2022-02-15 | 에스케이하이닉스 주식회사 | 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치 |
| KR20220027550A (ko) | 2020-08-27 | 2022-03-08 | 삼성전자주식회사 | 온도 보상을 수행하는 메모리 장치 및 그 동작방법 |
| KR20220039202A (ko) * | 2020-09-22 | 2022-03-29 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| KR20220048367A (ko) * | 2020-10-12 | 2022-04-19 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110305087A1 (en) | 2010-06-09 | 2011-12-15 | Samsung Electronics Co., Ltd. | Flash memory device and reading method thereof |
| US20130194872A1 (en) | 2012-01-31 | 2013-08-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device and read method thereof |
| US20130208538A1 (en) | 2012-02-10 | 2013-08-15 | SK Hynix Inc. | Nonvolatile semiconductor memory apparatus and data sensing method thereof |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100218244B1 (ko) * | 1995-05-27 | 1999-09-01 | 윤종용 | 불휘발성 반도체 메모리의 데이터 독출회로 |
| KR100365644B1 (ko) * | 2000-06-28 | 2002-12-26 | 삼성전자 주식회사 | 멀티비트 불휘발성 메모리 장치 |
| US6822904B2 (en) | 2001-01-03 | 2004-11-23 | Micron Technology, Inc. | Fast sensing scheme for floating-gate memory cells |
| KR100381956B1 (ko) * | 2001-02-02 | 2003-04-26 | 삼성전자주식회사 | 플래시 메모리 장치의 감지 증폭 회로 |
| KR100454119B1 (ko) * | 2001-10-24 | 2004-10-26 | 삼성전자주식회사 | 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들 |
| KR100466981B1 (ko) * | 2002-03-04 | 2005-01-24 | 삼성전자주식회사 | 저전압 불휘발성 반도체 메모리 장치 |
| US7324393B2 (en) | 2002-09-24 | 2008-01-29 | Sandisk Corporation | Method for compensated sensing in non-volatile memory |
| KR100496866B1 (ko) * | 2002-12-05 | 2005-06-22 | 삼성전자주식회사 | 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법 |
| US7126869B1 (en) | 2003-06-26 | 2006-10-24 | Cypress Semiconductor Corp. | Sense amplifier with dual cascode transistors and improved noise margin |
| JP4709524B2 (ja) | 2004-10-14 | 2011-06-22 | 株式会社東芝 | 半導体記憶装置 |
| CN100527277C (zh) * | 2004-10-28 | 2009-08-12 | 三星电子株式会社 | 页面缓存器和包括页面缓存器的非易失性半导体存储器 |
| KR100666171B1 (ko) * | 2005-01-10 | 2007-01-09 | 삼성전자주식회사 | 로드 프리 타입의 와이어드 오어 구조를 가지는 불휘발성반도체 메모리 장치와, 이에 대한 구동방법 |
| KR100706247B1 (ko) | 2005-06-03 | 2007-04-11 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 독출 방법 |
| KR100634458B1 (ko) * | 2005-07-04 | 2006-10-16 | 삼성전자주식회사 | 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치 |
| KR100648291B1 (ko) * | 2005-07-28 | 2006-11-23 | 삼성전자주식회사 | 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치 |
| KR100771517B1 (ko) * | 2006-02-17 | 2007-10-30 | 삼성전자주식회사 | 칩 사이즈를 줄일 수 있는 플래시 메모리 장치 |
| KR20080039107A (ko) * | 2006-10-31 | 2008-05-07 | 주식회사 하이닉스반도체 | 페이지 버퍼를 구비한 낸드 플래시 메모리 소자 및 그의데이터 독출방법 |
| KR100874920B1 (ko) * | 2007-03-15 | 2008-12-19 | 삼성전자주식회사 | 셀 사이의 커플링에 의한 영향을 감소시킨 플래시 메모리장치 및 그 구동방법 |
| KR100872883B1 (ko) * | 2007-03-22 | 2008-12-10 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| US7567455B2 (en) | 2007-06-19 | 2009-07-28 | Micron Technology, Inc. | Method and system for programming non-volatile memory cells based on programming of proximate memory cells |
| KR20090026496A (ko) * | 2007-09-10 | 2009-03-13 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 페이지 버퍼 |
| KR101391361B1 (ko) * | 2008-01-28 | 2014-05-07 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 소거 방법 |
| US7957197B2 (en) | 2008-05-28 | 2011-06-07 | Sandisk Corporation | Nonvolatile memory with a current sense amplifier having a precharge circuit and a transfer gate coupled to a sense node |
| KR101477045B1 (ko) * | 2008-10-27 | 2014-12-30 | 삼성전자주식회사 | 커플링 노이즈를 차단하는 가변 저항 메모리 장치 |
| KR20100090541A (ko) * | 2009-02-06 | 2010-08-16 | 삼성전자주식회사 | 비트라인 바이어싱 타임을 단축하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 |
| KR101666941B1 (ko) * | 2010-07-06 | 2016-10-17 | 삼성전자주식회사 | 비휘발성 메모리 장치와 이를 포함하는 반도체 시스템 |
| KR101139133B1 (ko) * | 2010-07-09 | 2012-04-30 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작 방법 |
| KR101736383B1 (ko) * | 2010-08-03 | 2017-05-30 | 삼성전자주식회사 | 메모리 장치, 이의 프리차지 제어 방법, 및 이를 포함하는 장치들 |
| KR101879442B1 (ko) | 2011-05-25 | 2018-07-18 | 삼성전자주식회사 | 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치 |
| KR101855295B1 (ko) * | 2011-09-08 | 2018-05-09 | 삼성전자주식회사 | 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 |
| KR101775660B1 (ko) * | 2011-09-29 | 2017-09-07 | 삼성전자주식회사 | 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치 |
| US8705293B2 (en) | 2011-10-20 | 2014-04-22 | Sandisk Technologies Inc. | Compact sense amplifier for non-volatile memory suitable for quick pass write |
| US9147480B2 (en) * | 2011-12-16 | 2015-09-29 | Macronix International Co., Ltd. | Current sensing type sense amplifier and method thereof |
| US8971141B2 (en) * | 2012-06-28 | 2015-03-03 | Sandisk Technologies Inc. | Compact high speed sense amplifier for non-volatile memory and hybrid lockout |
| KR20140013401A (ko) * | 2012-07-23 | 2014-02-05 | 삼성전자주식회사 | 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법 |
| KR102186883B1 (ko) * | 2013-05-31 | 2020-12-04 | 에스케이하이닉스 주식회사 | 집적회로 및 집적회로의 동작방법 |
| KR102122239B1 (ko) * | 2013-07-19 | 2020-06-15 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그 프로그램 방법 |
| KR102401254B1 (ko) * | 2015-11-12 | 2022-05-24 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 동작 방법 |
-
2016
- 2016-11-17 KR KR1020160153315A patent/KR102662764B1/ko active IP Right Grant
-
2017
- 2017-06-29 US US15/637,099 patent/US10339989B2/en active Active
- 2017-09-07 CN CN201710800290.1A patent/CN108074596B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110305087A1 (en) | 2010-06-09 | 2011-12-15 | Samsung Electronics Co., Ltd. | Flash memory device and reading method thereof |
| US20130194872A1 (en) | 2012-01-31 | 2013-08-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device and read method thereof |
| US20130208538A1 (en) | 2012-02-10 | 2013-08-15 | SK Hynix Inc. | Nonvolatile semiconductor memory apparatus and data sensing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180137900A1 (en) | 2018-05-17 |
| CN108074596B (zh) | 2022-08-16 |
| KR20180055444A (ko) | 2018-05-25 |
| US10339989B2 (en) | 2019-07-02 |
| CN108074596A (zh) | 2018-05-25 |
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