KR102186883B1

KR102186883B1 - 집적회로 및 집적회로의 동작방법

Info

Publication number: KR102186883B1
Application number: KR1020130062445A
Authority: KR
Inventors: 안성훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-05-31
Filing date: 2013-05-31
Publication date: 2020-12-04
Also published as: US20140355354A1; KR20140141113A; US9697904B2

Abstract

내부회로에 연결된 신호전송라인의 전류량 변동을 검출하여 내부회로의 동작상태 변화를 감지하는 회로에 관한 것으로서, 증폭코드에 의해 결정되는 비율로 내부회로에 연결된 신호전송라인에 흐르는 전류를 미러링 및 증폭하여 증폭전류를 생성하는 미러링/증폭부와, 기준전류를 생성하는 기준전류 생성부, 및 기준전류와 증폭전류의 크기를 비교하고, 비교결과에 따라 내부회로의 상태를 판단하기 위한 상태판단부를 구비하는 집적회로를 제공한다.

Description

집적회로 및 집적회로의 동작방법{INTEGRATED CIRCUIT AND OPERATING METHOD FOR THE SAME}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 내부회로에 연결된 신호전송라인의 전류량 변동을 검출하여 내부회로의 동작상태 변화를 감지하는 회로에 관한 것이다.

최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 장치의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 장치(memory device)의 개발을 위해서 메모리 장치의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 지우는 동작을 가리킨다.

메모리 장치의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래시 메모리 장치(NAND-type flash memory device)가 개발되었다. NAND형 플래시 메모리 장치는 NOR형 플래시 메모리 장치(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 장치이다. 이러한 NAND형 플래시 메모리 장치의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.

도 1은 종래기술에 따른 플래시 메모리 장치의 구성을 도시한 블록 다이어그램이다.

도 1을 참조하면, 플래시 메모리 장치는 다수의 메모리 셀을 갖는 셀 어레이(10)과 페이지 버퍼(20)를 포함한다.

페이지 버퍼(20)는 셀 어레이(10)의 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 연결된 비트라인 선택부(210)와 감지 노드(SO)에 연결된 프리차지부(22)와 감지 노드(SO)와 입출력 단자(YA) 사이에 연결된 레지스터(23)를 포함한다. 레지스터는 데이터를 임시 저장하는 래치(231)를 포함한다.

페이지 버퍼(20)는 프로그램 동작시 프리차지부(22)에 의해 프리차지된 감지 노드(SO)를 통해 프로그램 데이터를 비트라인(BLe 또는 BLo)에 전송하고, 독출 동작시 메모리 셀 어레이(10)로부터 비트라인(BLe 또는 BLo)을 통해 전송된 데이터를 프리차지부(22)에 의해 프리차지된 감지 노드(SO)를 통해 레지스터(23)의 래치(231)에 저장한다. 이외의 카피백 동작, 검증 동작등의 플래시 메모리 장치의 여러 동작 중에 감지 노드(SO)는 프리차지부(22)에 의해 프리차지된다.

여기서, 플래시 메모리 장치의 독출 동작을 구체적으로 살펴보면, 셀의 상태, 즉, 프로그램 상태 또는 소거 상태를 확인하는 독출 동작시 독출하고자 하는 셀의 셀 커런트를 비트라인(BLe 또는 BLo)을 통해 센싱하고, 센싱 결과에 따라 셀의 상태를 구분한다. 예컨대, 독출하고자 하는 셀이 프로그램 상태이면 셀 커런트가 흐르지 않으므로 비트라인(BLe 또는 BLo)의 전압레벨이 프리차지 동작에 의해 설정된 레벨을 유지할 것이고, 독출하고자 하는 셀이 소거 상태이면 셀 커런트가 흐르므로 비트라인(BLe 또는 BLo)의 전압레벨이 프리차지 동작에 의해 설정된 레벨보다 하강하게 될 것이다. 이와 같은 상태를 감지 노드(SO)를 통해 검출하여 셀의 상태를 확인하게 된다.

그러나, 플래시 메모리 장치의 집적도가 증가하고 점차 저전력을 사용함에 따라 셀의 셀 커런트도 점차 감소하게 되었다 이에 따라 셀의 상태를 구별하는 독출 동작에서 비트라인(BLe 또는 BLo)의 전압레벨 변동 폭이 줄어들게 되었고, 그만큼 독출 마진이 점차 감소하게 되었다. 따라서, 독출 동작에서 비트라인(BLe 또는 BLo)의 전압레벨 변동 폭이 충분히 발생할 때까지 걸리는 시간도 증가하게 되어 제품의 속도가 점차 저하되는 문제점을 유발하게 되었다.

본 발명의 실시예는 내부회로에 연결된 신호전송라인의 전류량 변동을 검출하여 내부회로의 동작상태 변화를 감지하는 회로에서, 검출 오동작을 최소화한 상태에서 내부회로의 동작상태 변화를 감지할 수 있는 회로 및 방법을 제공한다.

또한, 내부회로에 연결된 신호전송라인의 전류량 변동을 검출하여 내부회로의 동작상태 변화를 감지하는 회로에서, 내부회로의 동작상태 변화를 단계적으로 검출함으로써 소모되는 전류량을 최소화한 상태에서 내부회로의 동작상태 변화를 감지할 수 있는 회로 및 방법을 제공한다.

본 발명의 실시예에 따른 집적회로는, 내부회로에 연결된 신호전송라인에 흐르는 전류를 미러링 및 증폭하여 증폭전류를 생성하는 미러링/증폭부; 기준전류를 생성하는 기준전류 생성부; 및 상기 기준전류와 상기 증폭전류의 크기를 비교하고, 비교결과에 따라 상기 내부회로의 상태를 판단하기 위한 상태판단부를 포함할 수 있다.

본 발명의 다른 실시예에 따른 집적회로는, 내부회로에 연결된 신호전송라인에 흐르는 전류를 미러링 및 증폭하여 증폭전류를 생성하되, 증폭코드에 응답하여 상기 증폭전류의 크기가 조절되며, 판단신호에 응답하여 그 동작이 제어되는 미러링/증폭부; 기준전류를 생성하는 기준전류 생성부; 제1 증폭전류와 상기 기준전류의 크기를 비교하여 상기 내부회로의 제1 상태를 판단하고, 판단결과에 대응하는 상기 판단신호에 따라 선택적으로 제2 증폭전류와 상기 기준전류의 크기를 비교하여 상기 내부회로의 제2 상태를 판단하는 상태판단부; 및 상기 증폭코드를 제1 값 또는 제2 값으로 설정하여 상기 미러링/증폭부에서 서로 크기가 다른 상기 제1 증폭전류 또는 상기 제2 증폭전류가 생성되도록 제어하는 코드 설정부를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 집적회로의 동작방법은, 기준전류를 생성하는 단계; 내부회로에 연결된 신호전송라인과 센싱노드사이에 흐르는 감지전류를 미러링한 뒤, 제1 증폭코드에 의해 결정되는 제1 배수로 상기 감지전류를 증폭하여 제1 증폭전류를 생성하는 제1 생성단계; 상기 기준전류와 상기 제1 증폭전류의 크기를 비교하고, 비교결과에 따라 상기 내부회로가 제1 상태로 설정되었는지 여부를 판단하는 제1 판단단계; 상기 제1 판단단계의 결과에 따라 그 수행여부가 결정되며, 상기 감지전류를 미러링한 뒤, 제2 증폭코드에 의해 결정되는 제2 배수로 상기 감지전류를 증폭하여 제2 증폭전류를 생성하는 제2 생성단계; 및 상기 제1 판단단계의 결과에 따라 그 수행여부가 결정되며, 상기 기준전류와 상기 제2 증폭전류의 크기를 비교하고, 비교결과에 따라 상기 내부회로가 제2 상태로 설정되었는지 여부를 판단하는 제2 판단단계를 포함할 수 있다.

내부회로에 연결된 신호전송라인의 전류량 변동을 검출하여 내부회로의 동작상태 변화를 감지하는 회로에서, 신호전송라인의 전류량 변동을 증폭하고 증폭된 전류량 변동을 기준으로 내부회로의 동작상태 변화를 검출함으로써, 검출 오동작을 최소화한 상태에서 내부회로의 동작상태 변화를 감지하는 효과가 있다.

또한, 내부회로에 연결된 신호전송라인의 전류량 변동을 검출하여 내부회로의 동작상태 변화를 감지하는 회로에서, 내부회로의 동작상태 변화를 단계적으로 검출하면서 각 단계의 검출결과에 따라 이후 단계의 수행여부를 제어할 수 있기 때문에 소모되는 전류량을 최소화한 상태에서 내부회로의 동작상태 변화를 감지하는 효과가 있다.

도 1은 종래기술에 따른 플래시 메모리 장치를 도시한 블록 다이어그램이다.
도 2는 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼를 도시한 회로도이다.
도 3은 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼를 도시한 회로도이다.
도 4는 도 3에 도시된 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 또 다른 회로를 도시한 회로도이다.
도 5는 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼를 도시한 회로도이다.
도 6은 도 5에 도시된 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 또 다른 회로를 도시한 회로도이다.
도 7는 도 3 내지 도 6에 개시된 본 발명의 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼를 도시한 회로도이다.

도 2를 참조하면, 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼는, 미러링부(200)와 기준전류 생성부(240) 및 상태판단부(220)를 구비한다.

구체적으로, 미러링부(200)는, 메모리 셀(도면에 도시되지 않음)에 연결된 비트라인(BL)에 흐르는 감지전류(SENSI)를 미러링하여 미러링전류(MIRRI)를 생성한다.

그리고, 기준전류 생성부(240)는, 설정된 크기를 갖는 기준전류(REFI)를 생성한다.

그리고, 상태판단부(220)는, 기준전류(REFI)와 미러링전류(MIRRI)의 크기를 비교하고, 비교결과에 따라 비트라인(BL)에 연결되는 메모리 셀의 상태를 판단한다.

동작을 살펴보면, 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 감지전류(SENSI)의 크기가 결정된다. 예컨대, 비트라인(BL)에 연결된 메모리 셀의 상태가 소거(erase) 상태일 경우, 메모리 셀에 상대적으로 큰 크기의 전류가 흐를 수 있는 상태가 되므로 상대적으로 큰 크기의 감지전류(SENSI)가 센싱노드(MR)로부터 소싱노드(CSO)와 비트라인(BL)을 거쳐서 메모리 셀로 흐르게 된다. 반면, 비트라인(BL)에 연결된 메모리 셀의 상태가 프로그램(program) 상태일 경우, 메모리 셀에 거의 전류가 흐를 수 없는 상태가 되므로 상대적으로 작은 크기를 갖는 감지전류(SENSI)가 센싱노드(MR)로부터 소싱노드(CSO)와 비트라인(BL)을 거쳐서 메모리 셀로 흐르게 된다.

이때, 비트라인(BL)의 전압레벨은 설정된 전압레벨(VBL)로 고정된 상태에서 비트라인(BL)에 흐르는 감지전류(SENSI)의 크기만 변동하는 상태가 되는데, 이와 같은 동작이 가능한 이유는, 소싱노드(CSO)와 비트라인(BL) 사이에 레벨고정 트랜지스터(N2)가 연결되어 있기 때문이다. 즉, 레벨고정 트랜지스터(N2)의 게이트단으로 인가되는 레벨고정신호(PBSENSE)은 트랜지스터의 문턱전압(VTH)과 비트라인(BL)이 유지하길 바라는 설정된 전압레벨(VBL)을 합한 전압레벨을 갖는 상태로 설정되며, 그에 따라, 소싱노드(CSO)의 전압레벨이 설정된 전압레벨(VBL)보다 높은 상태만 유지하는 구간에서는 항상 비트라인(BL)이 설정된 전압레벨(VBL)을 가질 수 있도록 동작한다. 물론, 레벨고정 트랜지스터(N2)는 레벨고정신호(PBSENSE)에 의해 턴 온(turn on)되어 있는 상태이므로 레벨고정 트랜지스터(N2)의 일단에 연결된 소싱노드(CSO)와 타단에 연결된 비트라인(BL) 사이에 감지전류(SENSI)가 흐르는 동작에는 아무런 영향도 끼치지 않는다.

한편, 센싱노드(MR)에서 감지전류(SENSI)가 빠져나가는 만큼 센싱노드(MR)의 전압레벨이 감소하여 센싱노드(MR)와 전원전압(VDD)단이 조금씩 접속되는 상태가 되므로 메모리 셀의 상태에 따라 한 번 결정된 감지전류(SENSI)의 크기는 메모리 셀의 상태를 감지하는 구간동안 계속적으로 유지될 수 있다.

또한, 감지전류(SENSI)의 크기는 결국 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 센싱노드(MR)의 전압레벨이 어느 정도 변동하였는지에 따라 결정되므로 센싱노드(MR)에 전류미러 형태로 연결된 판단노드(SO)에도 감지전류(SENSI)와 동일한 크기를 갖는 미러링전류(MIRRI)가 흐르게 된다.

이때, 미러링전류(MIRRI)는 전원전압(VDD)단과 판단노드(SO) 사이에서 흐르는 전류이므로 미러링전류(MIRRI)는 판단노드(SO)에 소싱전류로서 공급된다고 볼 수 있다. 반면, 기준전류 생성부(240)에서 생성되는 기준전류(REFI)는 판단노드(SO)와 접지전압(VSS)단 사이에서 흐르는 전류이므로 기준전류(REFI)는 판단노드(SO)에 싱킹전류로서 공급된다고 볼 수 있다.

이렇게, 판단노드(SO)에는 미러링전류(MIRRI)가 소싱되고 기준전류(REFI)가 싱킹되므로, 미러링전류(MIRRI)의 크기가 기준전류(REFI)의 크기보다 클 경우 판단노드(SO)의 전압레벨은 높은 상태를 유지할 것이고, 반대로 미러링전류(MIRRI)의 크기가 기준전류(REFI)의 크기보다 작을 경우 판단노드(SO)의 전압레벨은 낮은 상태를 유지할 것이다. 즉, 미러링전류(MIRRI)와 기준전류(REFI)가 판단노드(SO)에서 파이팅(fighting)한 결과에 따라 판단노드(SO)의 전압레벨이 달라질 것이다. 예컨대, 비트라인(BL)에 연결된 메모리 셀이 소거(erase) 상태가 되어 감지전류(SENSI) 및 미러링전류(MIRRI)의 크기가 상대적으로 큰 경우 미러링전류(MIRRI)의 크기는 기준전류(REFI)의 크기보다 큰 상태가 되고, 그에 따라 판단노드(SO)는 전원전압(VDD)레벨에 가까운 전압레벨을 갖게 될 것이다. 반대로, 비트라인(BL)에 연결된 메모리 셀이 프로그램(program) 상태가 되어 감지전류(SENSI) 및 미러링전류(MIRRI)의 크기가 상대적으로 작은 경우 미러링전류(MIRRI)의 크기는 기준전류(REFI)의 크기보다 작은 상태가 되고, 그에 따라 판단노드(SO)는 접지전압(VSS)레벨에 가까운 전압레벨을 갖게 될 것이다.

따라서, 상태판단부(220)에서는 미러링전류(MIRRI)와 기준전류(REFI)의 파이팅(fighting) 결과에 따라 결정된 판단노드(SO)의 전압레벨이 논리결정레벨보다 높은 레벨을 갖는지 아니면 낮은 레벨을 갖는지를 판단하여 판단신호(QS)의 논리레벨을 결정하게 된다. 예컨대, 판단노드(SO)가 전원전압(VDD)레벨에 가까운 레벨을 갖는 경우 판단신호(QS)는 로직'하이'(High)레벨을 갖게 된다. 반대로, 판단노드(SO)가 접지전압(VSS)레벨에 가까운 레벨을 갖는 경우 판단신호(QS)는 로직'로우'(Low)레벨을 갖게 된다.

구체적으로, 상태판단부(220)에서는, 충분한 시간동안 미러링전류(MIRRI)와 기준전류(REFI)의 파이팅(fighting)이 이루어져 판단노드(SO)의 전압레벨이 충분히 변동되었다고 볼 수 있는 시점에서 판단설정신호(SSET)를 활성화시킨다. 이렇게, 판단설정신호(SSET)가 활성화되는 것에 응답하여 반전판단신호(QS_N) 출력단의 전압레벨이 변동하거나 변동하지 않게 되면서 최종적으로 판단신호(QS)의 논리레벨을 결정하게 된다. 예컨대, 프리차지 구간에서 소싱노드(CSO)와 반전판단신호(QS_N) 출력단은 전원전압(VDD)레벨로 프리차지된다. 이때, 미러링전류(MIRRI)와 기준전류(REFI)의 파이팅(fighting) 이후에 판단노드(SO)의 전압레벨이 계속 전원전압(VDD)레벨에 가까운 레벨로 변동하는 경우, 판단설정신호(SSET)가 활성화되는 구간에서 반전판단신호(QS_N) 출력단은 접지전압(VSS)단과 연결되는 상태가 되어 반전판단신호(QS_N)는 로직'로우'(low)레벨로 설정되고 판단신호(QS)는 로직'하이'(high)레벨로 설정된다. 반대로, 미러링전류(MIRRI)와 기준전류(REFI)의 파이팅(fighting) 이후에 판단노드(SO)의 전압레벨이 접지전압(VSS)레벨에 가까운 레벨로 변동하는 경우, 판단설정신호(SSET)가 활성화되는 구간에서 반전판단신호(QS_N) 출력단은 접지전압(VSS)단과 연결되지 않는 상태가 되어 반전판단신호(QS_N)는 계속 로직'하이'(high)을 유지하고 판단신호(QS)는 계속 로직'로우'(low)을 유지하게 된다.

전술한 바와 같은 동작을 통해, 판단신호(QS)의 논리레벨이 결정되고, 판단신호(QS)의 논리레벨을 확인하면, 쉽게 비트라인(BL)에 연결된 메모리 셀의 상태가 소거(erase) 상태인지 아니면 프로그램(program) 상태인지 알 수 있다. 또한, 전술한 동작에서 비트라인(BL)의 전압레벨은 항상 설정된 전압레벨(VBL)로 고정된 상태에서 감지전류(SENSI)의 크기변동에 의해 판단신호(QS)의 논리레벨이 결정되는 형태이므로 종래기술에서 제시되었던 문제, 즉, 메모리 셀의 상태를 판단하기까지 걸리는 시간이 오래 걸리는 문제는 해결될 수 있다. 이는, 센싱노드(MR)와 소싱노드(CSO)의 길이에 따른 로딩(loading)이 비트라인(BL)의 길이에 따른 로딩(loading)에 비해 월등하게 작기 때문에, 메모리 셀의 상태에 따라 더욱더 민감하고 빠르게 전압레벨이 변동하는 과정을 통해 판단신호(QS)의 논리레벨을 결정하는 것이 가능하기 때문이다.

하지만, 도 2에 도시된 것과 같은 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼에서는, 메모리 셀의 상태가 소거(erase)와 프로그램(program)으로 확실하게 구분되는 경우가 되어 감지전류(SENSI)의 크기변동이 상대적으로 크게 발생하여 그 차이를 확실하게 구별될 수 있을 때에만 쉽게 판단신호(QS)의 논리레벨을 결정할 수 있을 뿐이다. 즉, 메모리 셀의 상태가 어중간한 경우, 예컨대, 소거(erase) 상태이긴 하지만 여전히 프로그램(program) 상태에 가까운 문턱전압레벨을 갖는 경우 또는 반대로 프로그램(program) 상태이긴 하지만 여전히 소거(erase) 상태에 가까운 문턱전압레벨을 갖는 경우에는 메모리 셀의 상태에 따라 감지전류(SENSI)의 크기변동이 상대적으로 적게 발생하여 그 차이를 확실하게 구별할 수 없을 때에는 판단신호(QS)의 논리레벨을 쉽게 결정할 수 없다는 단점이 존재한다.

따라서, 본 발명에서는 도 2에 도시된 것과 같은 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 단점을 극복할 수 있는 페이지 버퍼를 다음과 같이 개시한다.

<제1 실시예>

도 3은 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼를 도시한 회로도이다.

도 3을 참조하면, 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼는, 미러링/증폭부(300)와, 기준전류 생성부(340), 및 상태판단부(320)를 구비한다. 여기서, 미러링/증폭부(300)는, 전류제공부(302), 및 전류증폭부(304)를 구비한다. 또한, 상태판단부(320)는, 레벨 결정부(322)와 논리레벨 판단부(324)를 구비한다.

구체적으로, 미러링/증폭부(300)는, 메모리 셀(도면에 도시되지 않음)에 연결된 비트라인(BL)에 흐르는 전류를 미러링 및 증폭하여 증폭전류(MIRRI<0:3>)를 생성한다. 이때, 증폭전류(MIRRI<0:3>)의 크기는 증폭코드(A<0:3>)에 응답하여 그 크기가 조절된다.

그리고, 기준전류 생성부(340)는, 설정된 크기를 갖는 기준전류(REFI)를 생성한다.

그리고, 상태판단부(320)는, 기준전류(REFI)와 증폭전류(MIRRI<0:3>)의 크기를 비교하고, 비교결과에 따라 비트라인(BL)에 연결되는 메모리 셀의 상태를 판단한다.

그리고, 미러링/증폭부(300)의 구성요소 중 전류제공부(302)는, 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 선택적으로 센싱노드(MR)와 메모리 셀사이에서 소싱노드(CSO) 및 비트라인(BL)을 거쳐 감지전류(SENSI)가 흐르도록 동작한다. 구체적으로, 전류제공부(302)는, 게이트단으로 인가되는 레벨고정신호(PBSENSE)에 응답하여 일단에 접속된 소싱노드(CSO)와 타단에 접속된 비트라인(BL) 사이에 흐르는 감지전류(SENSI)의 전류량 변동과 상관없이 비트라인(BL)의 레벨을 설정된 전압레벨(VBL)로 고정시키기 위한 레벨고정 트랜지스터(N2)와, 게이트단으로 인가되는 감지인에이블신호(SA_EN)에 응답하여 일단에 접속된 제1 중간노드(MN2)와 타단에 접속된 소싱노드(CSO)가 연결되는 것을 제어하기 위한 감지인에이블 트랜지스터(N4)와, 게이트단으로 인가되는 판단신호(QS)에 응답하여 일단에 접속된 센싱노드(MR)와 타단에 접속된 중간노드(MN2)가 연결되는 것을 제어하기 위한 제1 판단트랜지스터(P4)와, 게이트단으로 인가되는 센싱프리차지신호(PRECHMR_N)에 응답하여 일단에 접속된 전원전압(VDD)단과 타단에 접속된 센싱노드(MR)가 연결되는 것을 제어하기 위한 센싱프리차지 트랜지스터(P2)와, 일단이 전원전압(VDD)단에 접속되고 게이트단과 타단이 공통으로 센싱노드(MR)에 접속되어 센싱노드(MR)의 전압레벨변동에 따라 전원전압(VDD)단에서 센싱노드(MR)로 흐르는 감지전류(SENSI)의 크기를 조절하는 감지트랜지스터(P3)와, 게이트단으로 인가되는 감지디스차지신호(SA_DISCH)에 응답하여 일단에 접속된 소싱노드(CSO)와 타단에 접속된 중간노드(MN3)가 연결되는 것을 제어하기 위한 감지디스차지 트랜지스터(N5), 및 게이트단으로 인가되는 판단신호(QS)에 응답하여 일단에 접속된 제2 중간노드(MN3)와 타단에 접속된 접지전압(VSS)단이 연결되는 것을 제어하기 위한 제2 판단트랜지스터(N6)를 구비한다. 또한, 게이트로 인가되는 비트라인 프리차지신호(BLPRE_N)에 응답하여 일단에 접속된 전원전압(VDD)단과 타단에 접속된 비트라인(BL)이 연결되는 것을 제어하기 위한 비트라인 프리차지 트랜지스터(P1)와, 게이트단으로 인가되는 비트라인 디스차지신호(BLDIS)에 응답하여 일단에 접속된 비트라인(BL)과 타단에 접속된 접지전압(VSS)단이 연결되는 것을 제어하기 위한 비트라인 디스차지 트랜지스터(N1), 및 게이트로 인가되는 노드연결신호(TRANSO)에 응답하여 일단에 접속된 소싱노드(CSO)와 타단에 접속된 판단노드(SO)가 연결되는 것을 제어하기 위한 노드연결 트랜지스터(N3)를 더 구비한다.

그리고, 미러링/증폭부(300)의 구성요소 중 전류증폭부(304)는, 전류제공부(302)에 전류 미러 형태로 연결되며, 증폭코드(A<0:3>)에 의해 결정되는 배수만큼 감지전류(SENSI)를 증폭하여 생성된 증폭전류(MIRRI<0:3>)를 판단노드(SO)에 제공한다. 구체적으로, 전류증폭부(304)는, 게이트단에 연결된 센싱노드(MR)의 전압레벨에 응답하여 일단에 연결된 전원전압(VDD)단에서 타단에 접속된 제3 중간노드(MN4)로 흐르는 제1 미러링 전류(MIRRI0)의 크기를 조절하기 위한 제1 증폭트랜지스터(P5)와, 게이트단으로 인가되는 증폭코드(A<0:3>)의 첫 번째 비트(A0)에 응답하여 일단에 접속된 제3 중간노드(MN4)와 타단에 접속된 판단노드(SO)가 연결되는 것을 제어하기 위한 제1 연결트랜지스터(P6)와, 게이트단에 연결된 센싱노드(MR)의 전압레벨에 응답하여 일단에 연결된 전원전압(VDD)단에서 타단에 접속된 제4 중간노드(MN4)로 흐르는 제2 미러링 전류(MIRRI1)의 크기를 조절하기 위한 제2 증폭트랜지스터(P7)와, 게이트단으로 인가되는 증폭코드(A<0:3>)의 두 번째 비트(A1)에 응답하여 일단에 접속된 제4 중간노드(MN5)와 타단에 접속된 판단노드(SO)가 연결되는 것을 제어하기 위한 제2 연결트랜지스터(P8)와, 게이트단에 연결된 센싱노드(MR)의 전압레벨에 응답하여 일단에 연결된 전원전압(VDD)단에서 타단에 접속된 제5 중간노드(MN6)로 흐르는 제3 미러링 전류(MIRRI2)의 크기를 조절하기 위한 제3 증폭트랜지스터(P9)와, 게이트단으로 인가되는 증폭코드(A<0:3>)의 세 번째 비트(A2)에 응답하여 일단에 접속된 제5 중간노드(MN6)와 타단에 접속된 판단노드(SO)가 연결되는 것을 제어하기 위한 제3 연결트랜지스터(P10), 및 게이트단에 연결된 센싱노드(MR)의 전압레벨에 응답하여 일단에 연결된 전원전압(VDD)단에서 타단에 접속된 제6 중간노드(MN7)로 흐르는 제4 미러링 전류(MIRRI3)의 크기를 조절하기 위한 제4 증폭트랜지스터(P11)와, 게이트단으로 인가되는 증폭코드(A<0:3>)의 네 번째 비트(A3)에 응답하여 일단에 접속된 제6 중간노드(MN7)와 타단에 접속된 판단노드(SO)가 연결되는 것을 제어하기 위한 제4 연결트랜지스터(P12)를 구비한다.

구체적으로, 기준전류 생성부(340)는, 게이트로 인가되는 기준제어전압(VCTRL)의 레벨에 응답하여 일단에 접속된 판단노드(SO)에서 타단에 접속된 접지전압(VSS)단 사이에 흐르는 기준전류(REFI)의 크기를 조절하는 기준트랜지스터(N12)를 구비한다.

그리고, 상태판단부(320)의 구성요소 중 레벨 결정부(322)는 기준전류(REFI)를 싱킹전류로서 판단노드(SO)에 제공하고, 증폭전류(MIRRI<0:3>)를 소싱전류로서 판단노드(SO)제공함으로써, 소싱전류인 증폭전류(MIRRI<0:3>)와 싱킹전류인 기준전류(REFI)의 크기차이에 따라 판단노드(SO)의 전압레벨을 결정한다. 즉, 레벨 결정부(322)의 구체적인 구성은 판단노드(SO)가 전류증폭부(304)와 기준전류 생성부(340) 사이에 연결되어 있는 형태를 의미한다.

그리고, 상태판단부(320)의 구성요소 중 논리레벨 판단부(324)는, 논리 결정 레벨을 기준으로 판단노드(SO)의 전압레벨을 논리레벨로 판단하여 판단신호(QS) 및 반전판단신호(QS_N)의 논리레벨을 결정한다. 구체적으로, 논리레벨 판단부(524)는, 게이트단으로 인가되는 소싱프리차지신호(PRECHSO_N)에 응답하여 일단에 접속된 전원전압(VDD)단과 타단에 접속된 소싱노드(CSO)가 연결되는 것을 제어하기 위한 소싱프리차지 트랜지스터(P13)와, 게이트단으로 인가되는 연결제어신호(TRANS)에 응답하여 일단에 접속된 소싱노드(CSO)와 타단에 접속된 제7 중간노드(MN1)가 연결되는 것을 제어하기 위한 연결제어 트랜지스터(N7)와, 게이트단으로 인가되는 판단신호(QS)에 응답하여 일단에 접속된 제7 중간노드(MN1)와 타단에 접속된 접지전압(VSS)단이 연결되는 것을 제어하기 위한 판단트랜지스터(N8)와, 판단신호(QS)를 반전하여 반전판단신호(QS_N)로서 출력하기 위한 제1 인버터(INV1)와, 제1 인버터(INV1)에 래치형태로 접속되어 반전판단신호(QS_N)를 반전하여 판단신호(QS)로서 출력하기 위한 제2 인버터(INV2)와, 게이트단으로 인가되는 판단설정신호(SSET)에 응답하여 일단에 접속된 반전판단신호(QS_N) 출력단과 타단에 접속된 공통노드(COMN)가 연결되는 것을 제어하기 위한 판단설정 트랜지스터(N10)와, 게이트단으로 인가되는 판단리셋신호(SRST)에 응답하여 일단에 접속된 판단신호(QS) 출력단과 타단에 접속된 공통노드(COMN)가 연결되는 것을 제어하기 위한 판단리셋 트랜지스터(N9), 및 게이트로 인가되는 판단노드(SO)의 전압레벨에 응답하여 일단에 접속된 공통노드(COMN)와 타단에 접속된 접지전압(VSS)단 사이에 흐르는 전류량을 조절하기 위한 싱킹 트랜지스터(N11)을 구비한다.

도 4는 도 3에 도시된 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 또 다른 회로를 도시한 회로도이다.

참고로, 도 3에 도시된 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 구성과 도 4에 도시된 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 구성의 구성을 비교해보면, 기준전류 생성부(340) 및 미러링/증폭부(300)에 포함된 전류증폭부(304)의 구성을 제외한 나머지 구성, 즉, 미러링/증폭부(300)의 전류제공부(302)와 상태판단부(320)는 그 구성이 완전히 동일한 것을 알 수 있다. 따라서, 하기에 개시될 도 4의 구성에서는 도 3의 구성에 대비한 차이점을 기준으로 설명하도록 하겠다.

도 4를 참조하면, 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼는, 미러링/증폭부(400)와, 기준전류 생성부(440), 및 상태판단부(420)를 구비한다. 여기서, 미러링/증폭부(400)는, 전류제공부(402), 및 전류증폭부(404)를 구비한다. 또한, 상태판단부(420)는, 레벨 결정부(422)와 논리레벨 판단부(424)를 구비한다.

구체적으로, 미러링/증폭부(400)는, 메모리 셀(도면에 도시되지 않음)에 연결된 비트라인(BL)에 흐르는 전류를 미러링 및 증폭하여 증폭전류(MIRRI<0:3>)를 생성한다. 이때, 증폭전류(MIRRI<0:3>)는 증폭코드(A<0:3>)에 응답하여 그 크기가 조절된다.

그리고, 기준전류 생성부(440)는, 설정된 크기를 갖는 기준전류(REFI)를 생성한다.

그리고, 상태판단부(420)는, 기준전류(REFI)와 증폭전류(MIRRI<0:3>)의 크기를 비교하고, 비교결과에 따라 비트라인(BL)에 연결되는 메모리 셀의 상태를 판단한다.

그리고, 그리고, 미러링/증폭부(400)의 구성요소 중 전류제공부(402)는, 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 선택적으로 센싱노드(MR)와 메모리 셀사이에서 소싱노드(CSO) 및 비트라인(BL)을 거쳐 감지전류(SENSI)가 흐르도록 동작한다.

그리고, 미러링/증폭부(400)의 구성요소 중 전류증폭부(404)는, 전류제공부(402)에 전류 미러 형태로 연결되며, 증폭코드(A<0:3>)에 의해 결정되는 배수만큼 감지전류(SENSI)를 증폭하여 생성된 증폭전류(MIRRI<0:3>)를 판단노드(SO)에 제공한다. 구체적으로, 전류증폭부(404)는, 게이트단에 연결된 센싱노드(MR)의 전압레벨에 응답하여 일단에 연결된 전원전압(VDD)단에서 타단에 접속된 제8 중간노드(MN8)로 흐르는 기준 미러링 전류(MIRRIR)의 크기를 조절하기 위한 제1 미러링트랜지스터(P5)와, 게이트와 일단이 제8 중간노드(MN8)에 연결되고 타단에 접지전압(VSS)단이 연결되어 기준 미러링 전류(MIRRIR)를 미러링하기 위한 제2 미러링트랜지스터(N12)와, 게이트단으로 인가되는 증폭코드(A<0:3>)의 첫 번째 비트(A0)에 응답하여 일단에 접속된 판단노드(SO)와 타단에 접속된 제3 중간노드(MN4)가 연결되는 것을 제어하기 위한 제1 연결트랜지스터(N13)와, 게이트단에 연결된 제8 중간노드(MN8)의 전압레벨에 응답하여 일단에 연결된 제3 중간노드(MN4)에서 타단에 접속된 접지전압(VSS)단으로 흐르는 제1 미러링 전류(MIRRI0)의 크기를 조절하기 위한 제1 증폭트랜지스터(N14)와, 게이트단으로 인가되는 증폭코드(A<0:3>)의 두 번째 비트(A1)에 응답하여 일단에 접속된 판단노드(SO)와 차단에 접속된 제4 중간노드(MN5)가 연결되는 것을 제어하기 위한 제2 연결트랜지스터(N15)와, 게이트단에 연결된 제8 중간노드(MN8)의 전압레벨에 응답하여 일단에 연결된 제4 중간노드(MN5)에서 타단에 접속된 접지전압(VSS)단으로 흐르는 제2 미러링 전류(MIRRI1)의 크기를 조절하기 위한 제2 증폭트랜지스터(N16)와, 게이트단으로 인가되는 증폭코드(A<0:3>)의 세 번째 비트(A2)에 응답하여 일단에 접속된 판단노드(SO)와 차단에 접속된 제5 중간노드(MN6)가 연결되는 것을 제어하기 위한 제3 연결트랜지스터(N17)와, 게이트단에 연결된 제8 중간노드(MN8)의 전압레벨에 응답하여 일단에 연결된 제5 중간노드(MN6)에서 타단에 접속된 접지전압(VSS)단으로 흐르는 제3 미러링 전류(MIRRI2)의 크기를 조절하기 위한 제3 증폭트랜지스터(N18)와, 게이트단으로 인가되는 증폭코드(A<0:3>)의 네 번째 비트(A3)에 응답하여 일단에 접속된 판단노드(SO)와 차단에 접속된 제6 중간노드(MN7)가 연결되는 것을 제어하기 위한 제4 연결트랜지스터(N19), 및 게이트단에 연결된 제8 중간노드(MN8)의 전압레벨에 응답하여 일단에 연결된 제6 중간노드(MN7)에서 타단에 접속된 접지전압(VSS)단으로 흐르는 제4 미러링 전류(MIRRI3)의 크기를 조절하기 위한 제4 증폭트랜지스터(N20)를 구비한다.

구체적으로, 기준전류 생성부(440)는, 게이트로 인가되는 기준제어전압(VCTRL)의 레벨에 응답하여 일단에 접속된 전원전압(VDD)단에서 타단에 접속된 판단노드(SO) 사이에 흐르는 기준전류(REFI)의 크기를 조절하는 기준트랜지스터(P6)를 구비한다.

그리고, 상태판단부(420)의 구성요소 중 레벨 결정부(422)는 기준전류(REFI)를 소싱전류로서 판단노드(SO)에 제공하고, 증폭전류(MIRRI<0:3>)를 싱킹전류로서 판단노드(SO)제공함으로써, 싱킹전류인 증폭전류(MIRRI<0:3>)와 소싱전류인 기준전류(REFI)의 크기차이에 따라 판단노드(SO)의 전압레벨을 결정한다. 즉, 레벨 결정부(422)의 구체적인 구성은 판단노드(SO)가 전류증폭부(404)와 기준전류 생성부(440) 사이에 연결되어 있는 형태를 의미한다.

그리고, 상태판단부(420)의 구성요소 중 논리레벨 판단부(424)는, 논리 결정 레벨을 기준으로 판단노드(SO)의 전압레벨을 논리레벨로 판단하여 판단신호(QS) 및 반전판단신호(QS_N)의 논리레벨을 결정한다.

도 3 및 도 4를 동시에 참조하여 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 동작을 살펴보면 다음과 같다.

먼저, 동작은 크게 프리차지 동작구간과 감지동작구간으로 나누어진다. 프리차지 동작구간에서는 프리차지 동작에 관련된 신호들(PRECHMR_N, PRECHSO_N, BLPRE_N) 및 초기화 동작에 관련된 신호(SRST)가 활성화되어 정상적인 감지동작구간 수행을 위해 필수적인 노드들(MR, BL, SO, QS, QS_N)의 전압레벨을 설정한다. 예컨대, 프리차지 동작구간에서 센싱노드(MR)와 판단노드(SO) 및 비트라인(BL)은 전원전압(VDD)단에 쇼트되어 전원전압(VDD)레벨로 설정된다. 또한, 프리차지 동작구간에서 판단신호(QS)는 접지전압(VSS)단에 쇼트되어 접지전압(VSS)레벨로 설정되고, 그에 따라 반전판단신호(QS_N)는 전원전압(VDD)레벨로 설정된다.

이와 같은 상태에서, 감지동작구간에 진입하기 위해 감지동작에 관련된 신호들(PBSENSE, SA_EN, A<0:3>, SSET, VCTRL)이 적절한 시점에서 활성화되어 미러링/증폭부(300, 400)와 기준전류 생성부(340, 440)와 상태판단부(320, 420)를 동작시키게 된다.

먼저, 레벨고정신호(PBSENSE)와 감지인에이블신호(SA_EN)가 활성화되는 시점에서 비트라인(BL)과 소싱노드(CSO)와 센싱노드(MR)가 서로 연결된 것과 같은 상태가 되고, 이 상태에서 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 센싱노드(MR)에서 비트라인(BL)으로 흐르는 감지전류(SENSI)의 크기가 결정된다. 예컨대, 비트라인(BL)에 연결된 메모리 셀의 상태가 소거(erase) 상태일 경우, 메모리 셀에 상대적으로 큰 크기의 전류가 흐를 수 있는 상태가 되므로 상대적으로 큰 크기의 감지전류(SENSI)가 센싱노드(MR)로부터 소싱노드(CSO)와 비트라인(BL)을 거쳐서 메모리 셀로 흐르게 된다. 반면, 비트라인(BL)에 연결된 메모리 셀의 상태가 프로그램(program) 상태일 경우, 메모리 셀에 거의 전류가 흐를 수 없는 상태가 되므로 상대적으로 작은 크기를 갖는 감지전류(SENSI)가 센싱노드(MR)로부터 소싱노드(CSO)와 비트라인(BL)을 거쳐서 메모리 셀로 흐르게 된다.

한편, 센싱노드(MR)에서 감지전류(SENSI)가 빠져나가는 만큼 센싱노드(MR)의 전압레벨이 감소하여 센싱노드(MR)와 전원전압(VDD)단이 조금씩 접속되는 상태가 되므로 메모리 셀의 상태에 따라 한 번 결정된 감지전류(SENSI)의 크기는 감지동작구간동안 계속적으로 유지될 수 있다.

그리고, 감지전류(SENSI)의 크기는 결국 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 센싱노드(MR)의 전압레벨이 어느 정도 변동하였는지에 따라 결정되므로 센싱노드(MR)에 전류미러 형태로 연결된 전류증폭부(304, 404) 내부에서는 각각 감지전류(SENSI)와 동일한 크기를 갖는 제1 내지 제4 미러링전류(MIRRI<0:3>)를 생성이 가능한 상태가 된다. 이렇게 생성 가능한 제1 내지 제4 미러링전류(MIRRI<0:3>) 중 실제 판단노드(SO)로 제공되는 전류는 증폭코드(A<0:3>)에 따라 달라진다. 예컨대, 증폭코드(A<0:3>) 중 첫 번째 비트(A0)만 활성화되고 나머지 비트(A<1:3>)는 비활성화되는 경우 제1 미러링 전류(MIRRI0)만 생성되어 판단노드(SO)에 제공된다. 즉, 전류증폭부(304, 404)에서는 감지전류(SENSI)를 1배 증폭한 증폭전류(MIRRI<0>)를 판단노드(SO)에 제공하는 상태가 된다. 하지만, 증폭코드(A<0:3>) 중 첫 번째 비트(A0)만 비활성화되고 나머지 비트(A<1:3>)는 활성화되는 경우 제2 내지 제4 미러링 전류(MIRRI<1:3>)가 생성되어 병렬로 판단노드(SO)에 제공된다. 즉, 전류증폭부(304, 404)에서는 감지전류(SENSI)를 3배 증폭한 증폭전류(MIRRI<1> + MIRRI<2> + MIRRI<3>)를 판단노드(SO)에 제공하는 상태가 된다. 이와 같이, 전류증폭부(304, 404)에서는 증폭코드(A<0:3>)에 따라 감지전류(SENSI)를 적절하게 증폭하여 증폭전류(MIRRI<0:3>)로서 판단노드(SO)에 제공하게 된다. 참고로, 도면에서는 증폭코드(A<0:3>)가 4비트로 이루어진 신호이며, 그에 따라 전류증폭부(304, 404)에서 감지전류(SENSI)를 최소 1배부터 최대 4배까지 증폭하는 구성이 개시되어 있는 것을 알 수 있다. 하지만, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 증폭코드(A<0:3>)의 비트가 4비트보다 더 많거나 더 적을 수 있으며, 그에 따라 전류증폭부(304, 404)에서 감지전류(SENSI)를 증폭하는 배수는 얼마든지 조절될 수 있다.

그리고, 전술한 도 3에 따른 실시예에서는, 전류증폭부(304)에서 생성되는 증폭전류(MIRRI<0:3>)가 전원전압(VDD)단과 판단노드(SO) 사이에서 흐르는 전류이므로 증폭전류(MIRRI<0:3>)는 판단노드(SO)에 소싱전류로서 공급된다고 볼 수 있다. 반면, 기준전류 생성부(340)에서 생성되는 기준전류(REFI)는 판단노드(SO)와 접지전압(VSS)단 사이에서 흐르는 전류이므로 기준전류(REFI)는 판단노드(SO)에 싱킹전류로서 공급된다고 볼 수 있다. 이렇게, 판단노드(SO)에는 증폭전류(MIRRI<0:3>)가 소싱되고 기준전류(REFI)가 싱킹되므로, 증폭전류(MIRRI<0:3>)의 크기가 기준전류(REFI)의 크기보다 클 경우 판단노드(SO)의 전압레벨은 높은 상태를 유지할 것이고, 반대로 증폭전류(MIRRI<0:3>)의 크기가 기준전류(REFI)의 크기보다 작을 경우 판단노드(SO)의 전압레벨은 낮은 상태를 유지할 것이다. 즉, 증폭전류(MIRRI<0:3>)와 기준전류(REFI)가 판단노드(SO)에서 파이팅(fighting)한 결과에 따라 판단노드(SO)의 전압레벨이 달라질 것이다. 예컨대, 비트라인(BL)에 연결된 메모리 셀이 소거(erase) 상태가 되어 감지전류(SENSI) 및 감지전류(SENSI)를 증폭코드(A<0:3>)에 의해 결정된 배수만큼 증폭한 증폭전류(MIRRI<0:3>)의 크기가 상대적으로 큰 경우 증폭전류(MIRRI<0:3>)의 크기는 기준전류(REFI)의 크기보다 큰 상태가 되고, 그에 따라 판단노드(SO)는 전원전압(VDD)레벨에 가까운 전압레벨을 갖게 될 것이다. 반대로, 비트라인(BL)에 연결된 메모리 셀이 프로그램(program) 상태가 되어 감지전류(SENSI) 및 감지전류(SENSI)를 증폭코드(A<0:3>)에 의해 결정된 배수만큼 증폭한 증폭전류(MIRRI<0:3>)의 크기가 상대적으로 작은 경우 증폭전류(MIRRI<0:3>)의 크기는 기준전류(REFI)의 크기보다 작은 상태가 되고, 그에 따라 판단노드(SO)는 접지전압(VSS)레벨에 가까운 전압레벨을 갖게 될 것이다.

그리고, 전술한 도 4에 따른 실시예에서는, 전류증폭부(404)에서 생성되는 증폭전류(MIRRI<0:3>)가 판단노드(SO)와 접지전압(VSS)단 사이에서 흐르는 전류이므로 증폭전류(MIRRI<0:3>)는 판단노드(SO)에 싱킹전류로서 공급된다고 볼 수 있다. 반면, 기준전류 생성부(440)에서 생성되는 기준전류(REFI)는 전원전압(VDD)단과 판단노드(SO) 사이에서 흐르는 전류이므로 기준전류(REFI)는 판단노드(SO)에 소싱전류로서 공급된다고 볼 수 있다. 이렇게, 판단노드(SO)에는 증폭전류(MIRRI<0:3>)가 싱킹되고 기준전류(REFI)가 소싱되므로, 증폭전류(MIRRI<0:3>)의 크기가 기준전류(REFI)의 크기보다 클 경우 판단노드(SO)의 전압레벨은 낮은 상태를 유지할 것이고, 반대로 증폭전류(MIRRI<0:3>)의 크기가 기준전류(REFI)의 크기보다 작을 경우 판단노드(SO)의 전압레벨은 높은 상태를 유지할 것이다. 즉, 증폭전류(MIRRI<0:3>)와 기준전류(REFI)가 판단노드(SO)에서 파이팅(fighting)한 결과에 따라 판단노드(SO)의 전압레벨이 달라질 것이다. 예컨대, 비트라인(BL)에 연결된 메모리 셀이 소거(erase) 상태가 되어 감지전류(SENSI) 및 감지전류(SENSI)를 증폭코드(A<0:3>)에 의해 결정된 배수만큼 증폭한 증폭전류(MIRRI<0:3>)의 크기가 상대적으로 큰 경우 증폭전류(MIRRI<0:3>)의 크기는 기준전류(REFI)의 크기보다 큰 상태가 되고, 그에 따라 판단노드(SO)는 접지전압(VSS)레벨에 가까운 전압레벨을 갖게 될 것이다. 반대로, 비트라인(BL)에 연결된 메모리 셀이 프로그램(program) 상태가 되어 감지전류(SENSI) 및 감지전류(SENSI)를 증폭코드(A<0:3>)에 의해 결정된 배수만큼 증폭한 증폭전류(MIRRI<0:3>)의 크기가 상대적으로 작은 경우 증폭전류(MIRRI<0:3>)의 크기는 기준전류(REFI)의 크기보다 작은 상태가 되고, 그에 따라 판단노드(SO)는 전원전압(VDD)레벨에 가까운 전압레벨을 갖게 될 것이다.

따라서, 상태판단부(320, 420)에서는 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 파이팅(fighting) 결과에 따라 결정된 판단노드(SO)의 전압레벨이 논리결정레벨보다 높은 레벨을 갖는지 아니면 낮은 레벨을 갖는지를 판단하여 판단신호(QS)의 논리레벨을 결정하게 된다. 예컨대, 판단노드(SO)가 전원전압(VDD)레벨에 가까운 레벨을 갖는 경우 판단신호(QS)는 로직'하이'(High)레벨을 갖게 된다. 반대로, 판단노드(SO)가 접지전압(VSS)레벨에 가까운 레벨을 갖는 경우 판단신호(QS)는 로직'로우'(Low)레벨을 갖게 된다.

구체적으로, 상태판단부(320, 420)에서는, 충분한 시간동안 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 파이팅(fighting)이 이루어져 판단노드(SO)의 전압레벨이 충분히 변동되었다고 볼 수 있는 시점에서 판단설정신호(SSET)를 활성화시킨다. 이렇게, 판단설정신호(SSET)가 활성화되는 것에 응답하여 반전판단신호(QS_N) 출력단의 전압레벨이 변동하거나 변동하지 않게 되면서 최종적으로 판단신호(QS)의 논리레벨을 결정하게 된다. 예컨대, 프리차지 구간에서 소싱노드(CSO)와 반전판단신호(QS_N) 출력단은 전원전압(VDD)레벨로 프리차지된다. 이때, 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 파이팅(fighting) 이후에 판단노드(SO)의 전압레벨이 계속 전원전압(VDD)레벨에 가까운 레벨로 변동하는 경우, 판단설정신호(SSET)가 활성화되는 구간에서 반전판단신호(QS_N) 출력단은 접지전압(VSS)단과 연결되는 상태가 되어 반전판단신호(QS_N)는 로직'로우'(low)레벨로 설정되고 판단신호(QS)는 로직'하이'(high)레벨로 설정된다. 반대로, 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 파이팅(fighting) 이후에 판단노드(SO)의 전압레벨이 접지전압(VSS)레벨에 가까운 레벨로 변동하는 경우, 판단설정신호(SSET)가 활성화되는 구간에서 반전판단신호(QS_N) 출력단은 접지전압(VSS)단과 연결되지 않는 상태가 되어 반전판단신호(QS_N)는 계속 로직'하이'(high)을 유지하고 판단신호(QS)는 계속 로직'로우'(low)을 유지하게 된다.

또한, 증폭전류(MIRRI<0:3>)는 감지전류(SENSI)의 크기를 증폭코드(A<0:3>)에 의해 결정된 배수만큼 증폭한 크기를 갖는다. 따라서, 메모리 셀의 상태가 소거(erase)와 프로그램(program)으로 확실하게 구분되는 경우에는, 감지전류(SENSI)의 크기변동이 상대적으로 크게 발생하여 그 차이를 확실하게 구별될 수 있는 상태가 되므로 감지전류(SENSI)의 크기변동을 1배만 증폭하여 생성된 증폭전류(MIRRI<0:3>)를 기준으로 판단신호(QS)의 논리레벨을 결정하더라도 아무런 문제없이 쉽게 판단신호(QS)의 논리레벨을 결정할 수 있다.

또한, 메모리 셀의 상태가 어중간한 경우, 예컨대, 소거(erase) 상태이긴 하지만 여전히 프로그램(program) 상태에 가까운 문턱전압레벨을 갖는 경우 또는 반대로 프로그램(program) 상태이긴 하지만 여전히 소거(erase) 상태에 가까운 문턱전압레벨을 갖는 경우에는, 메모리 셀의 상태에 따라 감지전류(SENSI)의 크기변동이 상대적으로 작게 발생하는 상태가 되므로 증폭코드(A<0:3>)를 적절히 설정하여 감지전류(SENSI)의 크기변동을 N배(N은 2보다 큰 자연수)만큼 증폭하여 생성된 증폭전류(MIRRI<0:3>)의 크기변동을 기준으로 판단신호(QS)의 논리레벨을 결정함으로써 그 차이를 확실하게 구별하여 판단신호(QS)의 논리레벨 결정을 쉽게 하는 것이 가능하다. 즉, 도 2에 도시된 것과 같은 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼에 지적되었던 단점을 완벽하게 극복할 수 있는 것을 알 수 있다.

<제2 실시예>

도 5는 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼를 도시한 회로도이다.

참고로, 도 5에 도시된 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼 구성과 도 3에 도시된 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 구성을 비교해 보면, 코드 설정부(560)가 새롭게 추가되는 것 이외에 나머지 구성은 일치하는 것을 알 수 있다. 따라서, 하기에 개시될 도 5의 구성에서는 도 3의 구성에 대비해 코드 설정부(560)가 추가되는 것으로 인한 차이점을 기준으로 설명하도록 하겠다.

도 5를 참조하면, 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼는, 미러링/증폭부(500)와, 기준전류 생성부(540)와, 상태판단부(520), 및 코드 설정부(560)를 구비한다. 여기서, 미러링/증폭부(500)는, 전류제공부(502), 및 전류증폭부(504)를 구비한다. 또한, 상태판단부(520)는, 레벨 결정부(522)와 논리레벨 판단부(524)를 구비한다.

구체적으로, 미러링/증폭부(500)는, 메모리 셀(도면에 도시되지 않음)에 연결된 비트라인(BL)에 흐르는 전류를 미러링 및 증폭하여 증폭전류(MIRRI<0:3>)를 생성하되, 증폭전류(MIRRI<0:3>)는 증폭코드(A<0:3>)에 응답하여 그 크기가 조절되며, 판단신호(QS)에 응답하여 그 동작이 제어된다. 예컨대, 미러링/증폭부(500)는 판단신호(QS)가 디스에이블 상태일 때에만 동작하고, 판단신호(QS)가 인에이블 상태일 때에는 동작하지 않는다.

그리고, 기준전류 생성부(540)는, 설정된 크기를 갖는 기준전류(REFI)를 생성한다.

그리고, 상태판단부(520)는, 제1 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하여 메모리 셀의 제1 상태를 판단하고, 판단결과에 대응하는 판단신호(QS)에 응답하여 선택적으로 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하여 메모리 셀의 제2 상태를 판단한다. 즉, 상태판단부(520)는, 먼저 제1 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하고, 비교결과에 따라 비트라인(BL)에 연결되는 메모리 셀이 제1 상태로 설정되어 있는지 여부를 판단한다. 이때, 판단신호(QS)의 초기 상태가 디스에이블 상태라고 가정하면, 메모리 셀이 제1 상태로 설정되어 있는 경우라면 판단신호(QS)가 디스에이블 상태에서 인에이블 상태로 천이할 것이다. 하지만, 메모리 셀이 제1 상태로 설정되어 있지 않는 경우라면 판단신호(QS)가 계속 디스에이블 상태를 유지하게 될 것이다. 이렇게, 메모리 셀이 제1 상태로 설정되어 있는지 여부를 판단한 결과에 대응하여 그 인에이블 여부가 결정된 판단신호(QS)에 응답하여 선택적으로 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하고, 비교결과에 따라 비트라인(BL)에 연결되는 메모리 셀이 제2 상태로 설정되어 있는지 여부를 판단한다. 즉, 메모리 셀이 제1 상태로 설정되는 있는 경우에는 메모리 셀이 제2 상태로 설정되어 있는지 여부를 판단할 필요가 없으므로, 판단신호(QS)가 인에이블 상태인 경우에는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하는 동작을 수행하지 않는다. 하지만, 메모리 셀이 제1 상태로 설정되어 있지 않은 경우에는 메모리 셀이 제2 상태로 설정되어 있는지 여부를 판단해야 하므로, 판단신호(QS)가 디스에이블 상태인 경우에는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하는 동작을 수행하여 메모리 셀이 제2 상태로 설정되어 있는지 여부를 판단하게 된다. 참고로, 제1 증폭전류(MIRRI<0:3>)와 제2 증폭전류(MIRRI<0:3>)는 생성되는 시점의 차이를 가질 뿐 동일한 구성요소에서 동일한 방식을 통해 생성되므로 도면부호가 동일하다.

그리고, 코드 설정부(560)는 증폭코드(A<0:3>)를 제1 값 또는 제2 값으로 설정하여 미러링/증폭부(500)에서 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)가 생성되도록 제어한다. 즉, 코드 설정부(560)는 증폭코드(A<0:3>)를 제1 값으로 설정하여 미러링/증폭부(500)에 제공함으로써 생성되는 제1 증폭전류(MIRRI<0:3>)로 인해 판단신호(QS)의 인에이블 여부가 결정되면, 판단신호(QS)에 응답하여 선택적으로 증폭코드(A<0:3>)를 제2 값으로 설정하여 미러링/증폭부(500)에서 제2 증폭전류(MIRRI<0:3>)가 생성될 수 있도록 제어한다. 다시 말하면, 코드 설정부(560)는 증폭코드(A<0:3>)를 제1 값으로 설정하여 미러링/증폭부(500)에 제공함으로써 생성되는 제1 증폭전류(MIRRI<0:3>)로 인해 판단신호(QS)가 디스에이블 상태가 되는 경우에는 증폭코드(A<0:3>)를 제2 값으로 설정하여 미러링/증폭부(500)에 제공함으로써 제2 증폭전류(MIRRI<0:3>)가 생성될 수 있도록 한다. 하지만, 코드 설정부(560)는 증폭코드(A<0:3>)를 제1 값으로 설정하여 미러링/증폭부(500)에 제공함으로써 생성되는 제1 증폭전류(MIRRI<0:3>)로 인해 판단신호(QS)가 인에이블 상태가 되는 경우에는 증폭코드(A<0:3>)를 제2 값으로 설정하지 않고 이를 미러링/증폭부(500)에 제공하지도 않음으로써 제2 증폭전류(MIRRI<0:3>)가 생성될 수 없도록 한다.

그리고, 미러링/증폭부(500)의 구성요소 중 전류제공부(502)는, 비트라인(BL)에 연결된 메모리 셀의 상태 및 판단신호(QS)에 따라 선택적으로 센싱노드(MR)와 메모리 셀사이에서 소싱노드(CSO) 및 비트라인(BL)을 거쳐 감지전류(SENSI)가 흐르도록 동작한다. 즉, 전류제공부(502)는, 판단신호(QS)가 디스에이블 상태일 때에는 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 선택적으로 센싱노드(MR)와 메모리 셀사이에서 소싱노드(CSO) 및 비트라인(BL)을 거쳐 감지전류(SENSI)가 흐르도록 동작한다. 하지만, 판단신호(QS)가 인에이블 상태일 때에는 비트라인(BL)에 연결된 메모리 셀의 상태와 상관없이 센싱노드(MR)에서 소싱노드(CSO)로 감지전류(SENSI)가 흐르지 않도록 동작한다.

그리고, 미러링/증폭부(500)의 구성요소 중 전류증폭부(504)는, 전류제공부(502)에 전류 미러 형태로 연결되며, 증폭코드(A<0:3>)에 의해 결정되는 배수만큼 감지전류(SENSI)를 증폭하여 생성된 증폭전류(MIRRI<0:3>)를 판단노드(SO)에 제공한다. 즉, 증폭코드(A<0:3>)가 제1 값으로 설정되는 것에 응답하여 제1 배수만큼 감지전류(SENSI)를 증폭하여 제1 증폭전류(MIRRI<0:3>)를 생성한 뒤 판단노드(SO)에 제공한다. 또한, 증폭코드(A<0:3>)가 제2 값으로 설정되는 것에 응답하여 제2 배수만큼 감지전류(SENSI)를 증폭하여 제2 증폭전류(MIRRI<0:3>)를 생성한 판단노드(SO)에 제공한다. 즉, 제1 증폭전류(MIRRI<0:3>)와 제2 증폭전류(MIRRI<0:3>)는 감지전류(SENSI)를 기준으로 적용되는 배수와 만들어지는 시점이 서로 다를 뿐, 그 만들어지는 과정은 완전히 동일하다.

그리고, 상태판단부(520)의 구성요소 중 레벨 결정부(522)는 기준전류(REFI)를 싱킹전류로서 판단노드(SO)에 제공하고, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)를 소싱전류로서 판단노드(SO)제공함으로써, 소싱전류인 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)와 싱킹전류인 기준전류(REFI)의 크기차이에 따라 판단노드(SO)의 전압레벨을 결정한다. 즉, 레벨 결정부(522)의 구체적인 구성은 판단노드(SO)가 전류증폭부(504)와 기준전류 생성부(540) 사이에 연결되어 있는 형태를 의미한다.

그리고, 상태판단부(520)의 구성요소 중 논리레벨 판단부(524)는, 논리 결정 레벨을 기준으로 판단노드(SO)의 전압레벨을 논리레벨로 판단하여 판단신호(QS) 및 반전판단신호(QS_N)의 논리레벨을 결정한다.

도 6은 도 5에 도시된 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 또 다른 회로를 도시한 회로도이다.

참고로, 도 6에 도시된 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼 구성과 도 4에 도시된 본 발명의 제1 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 구성을 비교해 보면, 코드 설정부(660)가 새롭게 추가되는 것 이외에 나머지 구성은 일치하는 것을 알 수 있다. 또한, 도 6에 도시된 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 구성과 도 5에 도시된 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 구성의 구성을 비교해보면, 기준전류 생성부(640) 및 미러링/증폭부(600)에 포함된 전류증폭부(604)의 구성을 제외한 나머지 구성, 즉, 미러링/증폭부(600)의 전류제공부(602)와 상태판단부(620)는 그 구성이 완전히 동일한 것을 알 수 있다.

도 6을 참조하면, 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼는, 미러링/증폭부(600)와, 기준전류 생성부(640)와, 상태판단부(620), 및 코드 설정부(660)를 구비한다. 여기서, 미러링/증폭부(600)는, 전류제공부(602), 및 전류증폭부(604)를 구비한다. 또한, 상태판단부(620)는, 레벨 결정부(622), 및 논리레벨 판단부(624)를 구비한다.

구체적으로, 미러링/증폭부(600)는, 메모리 셀(도면에 도시되지 않음)에 연결된 비트라인(BL)에 흐르는 전류를 미러링 및 증폭하여 증폭전류(MIRRI<0:3>)를 생성하되, 증폭전류(MIRRI<0:3>)의 크기는 증폭코드(A<0:3>)에 응답하여 그 크기가 조절되며, 판단신호(QS)에 응답하여 그 동작이 제어된다. 예컨대, 미러링/증폭부(600)는 판단신호(QS)가 디스에이블 상태일 때에만 동작하고, 판단신호(QS)가 인에이블 상태일 때에는 동작하지 않는다.

그리고, 기준전류 생성부(640)는, 설정된 크기를 갖는 기준전류(REFI)를 생성한다.

그리고, 상태판단부(620)는, 제1 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하여 메모리 셀의 제1 상태를 판단하고, 판단결과에 대응하는 판단신호(QS)에 응답하여 선택적으로 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하여 메모리 셀의 제2 상태를 판단한다. 즉, 상태판단부(620)는, 먼저 제1 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하고, 비교결과에 따라 비트라인(BL)에 연결되는 메모리 셀이 제1 상태로 설정되어 있는지 여부를 판단한다. 이때, 판단신호(QS)의 초기 상태가 디스에이블 상태라고 가정하면, 메모리 셀이 제1 상태로 설정되어 있는 경우라면 판단신호(QS)가 디스에이블 상태에서 인에이블 상태로 천이할 것이다. 하지만, 메모리 셀이 제1 상태로 설정되어 있지 않는 경우라면 판단신호(QS)가 계속 디스에이블 상태를 유지하게 될 것이다. 이렇게, 메모리 셀이 제1 상태로 설정되어 있는지 여부를 판단한 결과에 대응하여 그 인에이블 여부가 결정된 판단신호(QS)에 응답하여 선택적으로 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하고, 비교결과에 따라 비트라인(BL)에 연결되는 메모리 셀이 제2 상태로 설정되어 있는지 여부를 판단한다. 즉, 메모리 셀이 제1 상태로 설정되는 있는 경우에는 메모리 셀이 제2 상태로 설정되어 있는지 여부를 판단할 필요가 없으므로, 판단신호(QS)가 인에이블 상태인 경우에는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하는 동작을 수행하지 않는다. 하지만, 메모리 셀이 제1 상태로 설정되어 있지 않은 경우에는 메모리 셀이 제2 상태로 설정되어 있는지 여부를 판단해야 하므로, 판단신호(QS)가 디스에이블 상태인 경우에는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하는 동작을 수행하여 메모리 셀이 제2 상태로 설정되어 있는지 여부를 판단하게 된다. 참고로, 제1 증폭전류(MIRRI<0:3>)와 제2 증폭전류(MIRRI<0:3>)는 생성되는 시점의 차이를 가질 뿐 동일한 구성요소에서 동일한 방식을 통해 생성되므로 도면부호가 동일하다.

그리고, 코드 설정부(660)는 증폭코드(A<0:3>)를 제1 값 또는 제2 값으로 설정하여 미러링/증폭부(600)에서 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)가 생성되도록 제어한다. 즉, 코드 설정부(660)는 증폭코드(A<0:3>)를 제1 값으로 설정하여 미러링/증폭부(600)에 제공함으로써 생성되는 제1 증폭전류(MIRRI<0:3>)로 인해 판단신호(QS)의 인에이블 여부가 결정되면, 판단신호(QS)에 응답하여 선택적으로 증폭코드(A<0:3>)를 제2 값으로 설정하여 미러링/증폭부(600)에서 제2 증폭전류(MIRRI<0:3>)가 생성될 수 있도록 제어한다. 다시 말하면, 코드 설정부(660)는 증폭코드(A<0:3>)를 제1 값으로 설정하여 미러링/증폭부(600)에 제공함으로써 생성되는 제1 증폭전류(MIRRI<0:3>)로 인해 판단신호(QS)가 디스에이블 상태가 되는 경우에는 증폭코드(A<0:3>)를 제2 값으로 설정하여 미러링/증폭부(600)에 제공함으로써 제2 증폭전류(MIRRI<0:3>)가 생성될 수 있도록 한다. 하지만, 코드 설정부(660)는 증폭코드(A<0:3>)를 제1 값으로 설정하여 미러링/증폭부(600)에 제공함으로써 생성되는 제1 증폭전류(MIRRI<0:3>)로 인해 판단신호(QS)가 인에이블 상태가 되는 경우에는 증폭코드(A<0:3>)를 제2 값으로 설정하지 않고 이를 미러링/증폭부(600)에 제공하지도 않음으로써 제2 증폭전류(MIRRI<0:3>)가 생성될 수 없도록 한다.

그리고, 미러링/증폭부(600)의 구성요소 중 전류제공부(602)는, 비트라인(BL)에 연결된 메모리 셀의 상태 및 판단신호(QS)에 따라 선택적으로 센싱노드(MR)와 메모리 셀사이에서 소싱노드(CSO) 및 비트라인(BL)을 거쳐 감지전류(SENSI)가 흐르도록 동작한다. 즉, 전류제공부(602)는, 판단신호(QS)가 디스에이블 상태일 때에는 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 선택적으로 센싱노드(MR)와 메모리 셀사이에서 소싱노드(CSO) 및 비트라인(BL)을 거쳐 감지전류(SENSI)가 흐르도록 동작한다. 하지만, 판단신호(QS)가 인에이블 상태일 때에는 비트라인(BL)에 연결된 메모리 셀의 상태와 상관없이 센싱노드(MR)에서 소싱노드(CSO)로 감지전류(SENSI)가 흐르지 않도록 동작한다.

그리고, 미러링/증폭부(600)의 구성요소 중 전류증폭부(604)는, 전류제공부(602)에 전류 미러 형태로 연결되며, 증폭코드(A<0:3>)에 의해 결정되는 배수만큼 감지전류(SENSI)를 증폭하여 생성된 증폭전류(MIRRI<0:3>)를 판단노드(SO)에 제공한다. 즉, 증폭코드(A<0:3>)가 제1 값으로 설정되는 것에 응답하여 제1 배수만큼 감지전류(SENSI)를 증폭하여 제1 증폭전류(MIRRI<0:3>)를 생성한 뒤 판단노드(SO)에 제공한다. 또한, 증폭코드(A<0:3>)가 제2 값으로 설정되는 것에 응답하여 제2 배수만큼 감지전류(SENSI)를 증폭하여 제2 증폭전류(MIRRI<0:3>)를 생성한 판단노드(SO)에 제공한다. 즉, 제1 증폭전류(MIRRI<0:3>)와 제2 증폭전류(MIRRI<0:3>)는 감지전류(SENSI)를 기준으로 적용되는 배수와 만들어지는 시점이 서로 다를 뿐, 그 만들어지는 과정은 완전히 동일하다.

그리고, 상태판단부(620)의 구성요소 중 레벨 결정부(622)는 기준전류(REFI)를 싱킹전류로서 판단노드(SO)에 제공하고, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)를 소싱전류로서 판단노드(SO)제공함으로써, 소싱전류인 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)와 싱킹전류인 기준전류(REFI)의 크기차이에 따라 판단노드(SO)의 전압레벨을 결정한다. 즉, 레벨 결정부(622)의 구체적인 구성은 판단노드(SO)가 전류증폭부(604)와 기준전류 생성부(640) 사이에 연결되어 있는 형태를 의미한다.

그리고, 상태판단부(620)의 구성요소 중 논리레벨 판단부(624)는, 논리 결정 레벨을 기준으로 판단노드(SO)의 전압레벨을 논리레벨로 판단하여 판단신호(QS) 및 반전판단신호(QS_N)의 논리레벨을 결정한다.

도 7는 도 5 및 도 6에 개시된 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 5 내지 도 7을 참조하여 본 발명의 제2 실시예에 따라 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼의 동작을 살펴보면 다음과 같다.

먼저, 동작은 크게 프리차지 동작구간과 감지동작구간으로 나누어지며, 감지동작구간은 증폭코드(A<0:3>)가 제1 값으로 설정되는 제1 감지동작구간과 증폭코드(A<0:3>)가 제2 값으로 설정되는 제2 감지동작구간으로 나누어진다. 즉, 프리차지 동작구간이 수행된 이후 제1 감지동작구간이 수행되고, 다시 프라차지 동작구간이 수행된 이후 제2 감지동작구간이 수행되는 순서로 동작한다. 이때, 제1 감지동작구간과 제2 감지동작구간은 증폭코드(A<0:3>)가 제1 값(1110) 및 제2 값(1000)으로 설정된다는 점을 제외하면 모든 동작이 동일하다. 따라서, 아래의 설명에서는 증폭코드(A<0:3>)가 제1 값(1110) 및 제2 값(1000)으로 설정되는 것으로 인해 제1 감지동작구간과 제2 감지동작구간에서 서로 간에 어떠한 동작상 차이가 발생하는 부분을 기준으로 설명하도록 하겠다.

먼저, 프리차지 동작구간에서는 프리차지 동작에 관련된 신호들(PRECHMR_N, PRECHSO_N, BLPRE_N)가 활성화되어 정상적인 감지동작구간 수행을 위해 필수적인 노드들(MR, BL, SO)의 전압레벨을 설정한다. 예컨대, 프리차지 동작구간에서 센싱노드(MR)와 판단노드(SO) 및 비트라인(BL)은 전원전압(VDD)단에 쇼트되어 전원전압(VDD)레벨로 설정된다. 이때, 제1 감지동작구간과 제2 감지동작구간 사이에서 수행되는 프리차지 동작구간에서 초기화 동작에 관련된 신호(SRST)는 활성화되지 않아야 하는데, 그 이유는 제1 감지동작구간의 동작결과에 따라 결정된 판단신호(QS) 및 반전판단신호(QS_N)의 논리레벨이 프리차지 구간에서 초기화되면 제1 감지동작구간과 제2 감지동작구간을 나누어 놓은 것이 아무런 의미가 없기 때문이다. 따라서, 제1 감지동작구간과 제2 감지동작구간 사이에서 수행되는 프리차지 동작구간에서 초기화 동작에 관련된 신호(SRST)되지 않아야 하며, 제1 감지동작구간의 동작결과에 따라 결정된 판단신호(QS) 및 반전판단신호(QS_N)의 논리레벨은 제2 감지동작구간에서도 그대로 유지된다.

한편, 제1 감지동작구간 또는 제2 감지동작구간에 진입하기 위해서는 감지동작에 관련된 신호들(PBSENSE, SA_EN, A<0:3>, SSET, VCTRL)이 적절한 시점에서 활성화되어 미러링/증폭부(500, 600)와 기준전류 생성부(540, 640)와 상태판단부(520, 620)를 동작시키게 된다.

구체적으로, 코드 설정부(560)에서는 프리차지 동작구간이 수행되는 동안 증폭전류(MIRRI<0:3>)가 생성되는 것을 방지하기 위해 전류증폭부(504, 604)를 디스에이블 시킬 수 있는 코드(1111)를 유지하다가 제1 감지동작구간에서는 제1 값(1110)으로 변동하여 제1 증폭전류(MIRRI<0:3>)가 생성될 수 있도록 하고, 제1 감지동작구간이 종료되고 다시 프리차지 동작구간에 수행될 때에는 증폭전류(MIRRI<0:3>)가 생성되는 것을 방지하기 위해 전류증폭부(504, 604)를 디스에이블 시킬 수 있는 코드(1111)를 유지하다가 제2 감지동작구간에서는 제2 값(1000)으로 변동하여 제2 증폭전류(MIRRI<0:3>)가 생성될 수 있도록 한다. 물론, 제2 값(1000)으로 변동하는 동작은 제1 감지동작구간의 동작결과에 따라 달라질 수 있다.

제1 감지동작구간 또는 제2 감지동작구간에 진입하게 되면, 레벨고정신호(PBSENSE)와 감지인에이블신호(SA_EN)가 활성화되는 시점에서 비트라인(BL)과 소싱노드(CSO)와 센싱노드(MR)가 서로 연결된 것과 같은 상태가 되고, 이 상태에서 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 센싱노드(MR)에서 비트라인(BL)으로 흐르는 감지전류(SENSI)의 크기가 결정된다. 예컨대, 비트라인(BL)에 연결된 메모리 셀의 상태가 소거(erase) 상태일 경우, 메모리 셀에 상대적으로 큰 크기의 전류가 흐를 수 있는 상태가 되므로 상대적으로 큰 크기의 감지전류(SENSI)가 센싱노드(MR)로부터 소싱노드(CSO)와 비트라인(BL)을 거쳐서 메모리 셀로 흐르게 된다. 반면, 비트라인(BL)에 연결된 메모리 셀의 상태가 프로그램(program) 상태일 경우, 메모리 셀에 거의 전류가 흐를 수 없는 상태가 되므로 상대적으로 작은 크기를 갖는 감지전류(SENSI)가 센싱노드(MR)로부터 소싱노드(CSO)와 비트라인(BL)을 거쳐서 메모리 셀로 흐르게 된다.

그리고, 감지전류(SENSI)의 크기는 결국 비트라인(BL)에 연결된 메모리 셀의 상태에 따라 센싱노드(MR)의 전압레벨이 어느 정도 변동하였는지에 따라 결정되므로 센싱노드(MR)에 전류미러 형태로 연결된 전류증폭부(504, 604) 내부에서는 각각 감지전류(SENSI)와 동일한 크기를 갖는 제1 내지 제4 미러링전류(MIRRI<0:3>)를 생성이 가능한 상태가 된다. 이렇게 생성 가능한 제1 내지 제4 미러링전류(MIRRI<0:3>) 중 실제 판단노드(SO)로 제공되는 전류는 증폭코드(A<0:3>)에 따라 달라진다. 예컨대, 증폭코드(A<0:3>) 중 첫 번째 비트(A0)만 활성화되고 나머지 비트(A<1:3>)는 비활성화되는 경우 제1 미러링 전류(MIRRI0)만 생성되어 판단노드(SO)에 제공된다. 즉, 전류증폭부(504, 604)에서는 감지전류(SENSI)를 1배 증폭한 증폭전류(MIRRI<0>)를 판단노드(SO)에 제공하는 상태가 된다. 하지만, 증폭코드(A<0:3>) 중 첫 번째 비트(A0)만 비활성화되고 나머지 비트(A<1:3>)는 활성화되는 경우 제2 내지 제4 미러링 전류(MIRRI<1:3>)가 생성되어 병렬로 판단노드(SO)에 제공된다. 즉, 전류증폭부(504, 604)에서는 감지전류(SENSI)를 3배 증폭한 증폭전류(MIRRI<1> + MIRRI<2> + MIRRI<3>)를 판단노드(SO)에 제공하는 상태가 된다. 이와 같이, 전류증폭부(504, 604)에서는 증폭코드(A<0:3>)에 따라 감지전류(SENSI)를 적절하게 증폭하여 증폭전류(MIRRI<0:3>)로서 판단노드(SO)에 제공하게 된다. 참고로, 도면에서는 증폭코드(A<0:3>)가 4비트로 이루어진 신호이며, 그에 따라 전류증폭부(504, 604)에서 감지전류(SENSI)를 최소 1배부터 최대 4배까지 증폭하는 구성이 개시되어 있는 것을 알 수 있다. 하지만, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 증폭코드(A<0:3>)의 비트가 4비트보다 더 많거나 더 적을 수 있으며, 그에 따라 전류증폭부(504, 604)에서 감지전류(SENSI)를 증폭하는 배수는 얼마든지 조절될 수 있다.

한편, 제1 감지동작구간에서 제1 값(1110)을 갖는 증폭코드(A<0:3>)에 응답하여 생성된 제1 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하고, 비교결과에 따라 판단신호(QS)의 논리레벨을 결정하게 된다. 즉, 전술한 전류증폭부(504, 604)의 동작에서 예시한 바와 같이 제1 감지동작구간에서는 증폭코드(A<0:3>) 중 네 번째 비트(A<3>)만 활성화되고 나머지 비트(A<0:2>)는 비활성화되는 상태가 되므로 제1 증폭전류(MIRRI<0:3>)는 감지전류(SENSI)의 크기를 1배만 증폭한 상태가 되고, 이렇게 1배만 증폭된 제1 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하여 판단신호(QS)의 논리레벨을 결정하게 된다. 이렇게, 감지전류(SENSI)의 크기를 1배만 증폭된 제1 증폭전류(MIRRI<0:3>)를 기준으로 메모리 셀의 상태를 판단하게 되는 경우는, 메모리 셀로 흐르는 감지전류(SENSI)의 크기가 기준전류(REFI)보다 큰 상태가 아니면 판단신호(QS)가 인에이블될 수 없다. 즉, 기준전류(REFI)의 크기가 상대적으로 큰 값으로 설정되는 경우에서 판단신호(QS)가 인에이블된다면, 이는 메모리 셀로 흐르는 감지전류(SENSI)의 크기가 상대적으로 큰 값을 갖는다는 것을 의미한다. 예컨대, 기준전류(REFI)의 크기를 상대적으로 큰 값인 300nA로 설정한 상태에서 감지전류(SENSI)와 동일한 크기를 갖는 제1 증폭전류(MIRRI<0:3>)의 크기가 300nA보다 작은 상태(1)가 되면, 판단노드(SO)의 전압레벨이 하강하여 접지전압(VSS)레벨에 인접한 전압레벨을 갖는 상태가 되고, 그에 따라 판단신호(QS)는 디스에이블 (0/x/x) 상태을 계속 유지할 것이다. 하지만, 기준전류(REFI)의 크기를 상대적으로 큰 값인 300nA로 설정한 상태에서 감지전류(SENSI)와 동일한 크기를 갖는 제1 증폭전류(MIRRI<0:3>)의 크기가 300nA보다 큰 상태(2)가 되면, 판단노드(SO)의 전압레벨은 하강하지 않고 전원전압(VDD)레벨에 인접한 전압레벨을 갖는 상태가 되고, 그에 따라 판단신호(QS)가 인에이블(1/x/x) 될 것이다. 이렇게, 판단신호(QS)가 인에이블(1/x/x)된 경우에 대응하는 메모리 셀의 경우 제2 감지동작구간에서 그 상태를 판단하는 동작을 수행하지 않기 때문에, 제2 감지동작구간에서 소모되는 전류가 없다. 반면에, 판단신호(QS)가 디스에이블(0/x/x)된 경우에 대응하는 메모리 셀의 경우 제2 감지동자구간에서 다시 그 상태를 판단하게 될 것이다.

이와 같이, 제1 감지동작구간을 통해 얻을 수 있는 효과는 상대적으로 큰 감지전류(SENSI)가 흐르는 메모리 셀, 즉, 상대적으로 낮은 문턱전압으로 소거(erase)되어 있는 메모리 셀을 제2 감지동작구간이 수행되기 이전에 걸러내어 필요이상의 전류량이 소모되는 것을 방지할 수 있다는 점이다. 참고로, 비휘발성 메모리 장치에서 상대적으로 큰 감지전류(SENSI)가 흐르는 메모리 셀, 즉, 상대적으로 낮은 문턱전압으로 소거(erase)되어 있는 메모리 셀에 대해 독출동작이 반복적으로 발생되는 경우 SL 바운싱(bouncing)과 같이 메모리 셀의 접지전압(VSS)레벨이 흔들리는 이차적인 문제를 유발할 수도 있다. 따라서, 전술한 바와 같이 상대적으로 낮은 문턱전압으로 소거(erase)되어 있는 메모리 셀을 제2 감지동작구간이 수행되기 이전에 걸러내게 되면, 전류가 과도하게 소모되는 방지할 뿐만아니라 SL 바운싱(bouncing)과 같이 메모리 셀의 접지전압(VSS)레벨이 흔들리는 문제가 발생하는 것을 방지하는 것도 기대할 수 있다.

그리고, 제2 감지동작구간에서 제2 값(1000)을 갖는 증폭코드(A<0:3>)에 응답하여 생성된 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하고, 비교결과에 따라 판단신호(QS)의 논리레벨을 결정하게 된다. 즉, 전술한 전류증폭부(504, 604)의 동작에서 예시한 바와 같이 제2 감지동작구간에서는 증폭코드(A<0:3>) 중 첫 번째 비트(A<0>)만 비활성화되고 나머지 비트(A<1:3>)는 활성화되는 상태가 되므로 제2 증폭전류(MIRRI<0:3>)는 감지전류(SENSI)의 크기를 3배만큼 증폭한 상태가 되고, 이렇게 3배만큼 증폭된 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 크기를 비교하여 판단신호(QS)의 논리레벨을 결정하게 된다. 이렇게, 감지전류(SENSI)의 크기를 3배만큼 증폭된 제2 증폭전류(MIRRI<0:3>)를 기준으로 메모리 셀의 상태를 판단하게 되는 경우는, 메모리 셀로 흐르는 감지전류(SENSI)의 크기가 기준전류(REFI)의 크기보다 1/3만큼 큰 상태가 아니면 판단신호(QS)가 인에이블될 수 없다. 즉, 기준전류(REFI)의 크기가 상대적으로 큰 값으로 설정되는 경우에도 메모리 셀로 흐르는 감지전류(SENSI)의 크기는 상대적은 작은 값을 갖는 것을 기준으로 판단신호(QS)의 인에이블 여부를 판단하는 것을 의미한다. 예컨대, 기준전류(REFI)의 크기를 상대적으로 큰 값인 300nA로 설정한 상태에서 감지전류(SENSI)의 크기가 100nA보다 작은 상태가 되면 제2 증폭전류(MIRRI<0:3>)의 크기는 300nA보다 작은 상태(3)가 되어서 판단노드(SO)의 전압레벨이 하강하여 접지전압(VSS)레벨에 인접한 전압레벨을 갖는 상태가 되고, 그에 따라 판단신호(QS)는 디스에이블 (x/x/0) 상태을 계속 유지할 것이다. 하지만, 기준전류(REFI)의 크기를 상대적으로 큰 값인 300nA로 설정한 상태에서 감지전류(SENSI)의 크기가 100nA보다 큰 상태가 되면 제2 증폭전류(MIRRI<0:3>)의 크기가 300nA보다 큰 상태(4)가 되어서 판단노드(SO)의 전압레벨은 하강하지 않고 전원전압(VDD)레벨에 인접한 전압레벨을 갖는 상태가 되고, 그에 따라 판단신호(QS)가 인에이블(x/1/x) 될 것이다.

이와 같이, 제2 감지동작구간을 통해 얻을 수 있는 효과는 상대적으로 작은 감지전류(SENSI)가 흐르는 메모리 셀, 즉, 상대적으로 높은 문턱전압으로 소거(erase)되어 있는 메모리 셀에 대해서도 확실하게 상태를 판단할 수 있다는 점이다.

그리고, 전술한 도 5에 따른 실시예에서는, 전류증폭부(504)에서 생성되는 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)가 전원전압(VDD)단과 판단노드(SO) 사이에서 흐르는 전류이므로 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)는 판단노드(SO)에 소싱전류로서 공급된다고 볼 수 있다. 반면, 기준전류 생성부(540)에서 생성되는 기준전류(REFI)는 판단노드(SO)와 접지전압(VSS)단 사이에서 흐르는 전류이므로 기준전류(REFI)는 판단노드(SO)에 싱킹전류로서 공급된다고 볼 수 있다. 이렇게, 판단노드(SO)에는 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)가 소싱되고 기준전류(REFI)가 싱킹되므로, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기가 기준전류(REFI)의 크기보다 클 경우 판단노드(SO)의 전압레벨은 높은 상태를 유지할 것이고, 반대로 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기가 기준전류(REFI)의 크기보다 작을 경우 판단노드(SO)의 전압레벨은 낮은 상태를 유지할 것이다. 즉, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)가 판단노드(SO)에서 파이팅(fighting)한 결과에 따라 판단노드(SO)의 전압레벨이 달라질 것이다. 예컨대, 비트라인(BL)에 연결된 메모리 셀이 소거(erase) 상태가 되어 감지전류(SENSI) 및 감지전류(SENSI)를 증폭코드(A<0:3>)의 제1 값(1110) 또는 제2 값(1000) 의해 결정된 배수만큼 증폭한 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기가 상대적으로 큰 경우 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기는 기준전류(REFI)의 크기보다 큰 상태가 되고, 그에 따라 판단노드(SO)는 전원전압(VDD)레벨에 가까운 전압레벨을 갖게 될 것이다. 반대로, 비트라인(BL)에 연결된 메모리 셀이 프로그램(program) 상태가 되어 감지전류(SENSI) 및 감지전류(SENSI)를 증폭코드(A<0:3>)의 제1 값(1110) 또는 제2 값(1000)에 의해 결정된 배수만큼 증폭한 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기가 상대적으로 작은 경우 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기는 기준전류(REFI)의 크기보다 작은 상태가 되고, 그에 따라 판단노드(SO)는 접지전압(VSS)레벨에 가까운 전압레벨을 갖게 될 것이다.

그리고, 전술한 도 6에 따른 실시예에서는, 전류증폭부(604)에서 생성되는 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)가 판단노드(SO)와 접지전압(VSS)단 사이에서 흐르는 전류이므로 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)는 판단노드(SO)에 싱킹전류로서 공급된다고 볼 수 있다. 반면, 기준전류 생성부(640)에서 생성되는 기준전류(REFI)는 전원전압(VDD)단과 판단노드(SO) 사이에서 흐르는 전류이므로 기준전류(REFI)는 판단노드(SO)에 소싱전류로서 공급된다고 볼 수 있다. 이렇게, 판단노드(SO)에는 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)가 싱킹되고 기준전류(REFI)가 소싱되므로, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기가 기준전류(REFI)의 크기보다 클 경우 판단노드(SO)의 전압레벨은 낮은 상태를 유지할 것이고, 반대로 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기가 기준전류(REFI)의 크기보다 작을 경우 판단노드(SO)의 전압레벨은 높은 상태를 유지할 것이다. 즉, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)가 판단노드(SO)에서 파이팅(fighting)한 결과에 따라 판단노드(SO)의 전압레벨이 달라질 것이다. 예컨대, 비트라인(BL)에 연결된 메모리 셀이 소거(erase) 상태가 되어 감지전류(SENSI) 및 감지전류(SENSI)를 증폭코드(A<0:3>)의 제1 값(1110) 또는 제2 값(1000)에 의해 결정된 배수만큼 증폭한 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기가 상대적으로 큰 경우 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기는 기준전류(REFI)의 크기보다 큰 상태가 되고, 그에 따라 판단노드(SO)는 접지전압(VSS)레벨에 가까운 전압레벨을 갖게 될 것이다. 반대로, 비트라인(BL)에 연결된 메모리 셀이 프로그램(program) 상태가 되어 감지전류(SENSI) 및 감지전류(SENSI)를 증폭코드(A<0:3>)의 제1 값(1110) 또는 제2 값(1000)에 의해 결정된 배수만큼 증폭한 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기가 상대적으로 작은 경우 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기는 기준전류(REFI)의 크기보다 작은 상태가 되고, 그에 따라 판단노드(SO)는 전원전압(VDD)레벨에 가까운 전압레벨을 갖게 될 것이다.

따라서, 상태판단부(520, 620)에서는 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 파이팅(fighting) 결과에 따라 결정된 판단노드(SO)의 전압레벨이 논리결정레벨보다 높은 레벨을 갖는지 아니면 낮은 레벨을 갖는지를 판단하여 판단신호(QS)의 논리레벨을 결정하게 된다. 예컨대, 판단노드(SO)가 전원전압(VDD)레벨에 가까운 레벨을 갖는 경우 판단신호(QS)는 로직'하이'(High)레벨을 갖게 된다. 반대로, 판단노드(SO)가 접지전압(VSS)레벨에 가까운 레벨을 갖는 경우 판단신호(QS)는 로직'로우'(Low)레벨을 갖게 된다.

구체적으로, 상태판단부(520, 620)에서는, 충분한 시간동안 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 파이팅(fighting)이 이루어져 판단노드(SO)의 전압레벨이 충분히 변동되었다고 볼 수 있는 시점에서 판단설정신호(SSET)를 활성화시킨다. 이렇게, 판단설정신호(SSET)가 활성화되는 것에 응답하여 반전판단신호(QS_N) 출력단의 전압레벨이 변동하거나 변동하지 않게 되면서 최종적으로 판단신호(QS)의 논리레벨을 결정하게 된다. 예컨대, 프리차지 구간에서 소싱노드(CSO)와 반전판단신호(QS_N) 출력단은 전원전압(VDD)레벨로 프리차지된다. 이때, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 파이팅(fighting) 이후에 판단노드(SO)의 전압레벨이 계속 전원전압(VDD)레벨에 가까운 레벨로 변동하는 경우, 판단설정신호(SSET)가 활성화되는 구간에서 반전판단신호(QS_N) 출력단은 접지전압(VSS)단과 연결되는 상태가 되어 반전판단신호(QS_N)는 로직'로우'(low)레벨로 설정되고 판단신호(QS)는 로직'하이'(high)레벨로 설정된다. 반대로, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)와 기준전류(REFI)의 파이팅(fighting) 이후에 판단노드(SO)의 전압레벨이 접지전압(VSS)레벨에 가까운 레벨로 변동하는 경우, 판단설정신호(SSET)가 활성화되는 구간에서 반전판단신호(QS_N) 출력단은 접지전압(VSS)단과 연결되지 않는 상태가 되어 반전판단신호(QS_N)는 계속 로직'하이'(high)을 유지하고 판단신호(QS)는 계속 로직'로우'(low)을 유지하게 된다.

또한, 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)는 감지전류(SENSI)의 크기를 증폭코드(A<0:3>)에 의해 결정된 배수만큼 증폭한 크기를 갖는다. 따라서, 메모리 셀의 상태가 소거(erase)와 프로그램(program)으로 확실하게 구분되는 경우에는, 감지전류(SENSI)의 크기변동이 상대적으로 크게 발생하여 그 차이를 확실하게 구별될 수 있는 상태가 되므로 감지전류(SENSI)의 크기변동을 1배만 증폭하여 생성된 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)를 기준으로 판단신호(QS)의 논리레벨을 결정하더라도 아무런 문제없이 쉽게 판단신호(QS)의 논리레벨을 결정할 수 있다.

또한, 메모리 셀의 상태가 어중간한 경우, 예컨대, 소거(erase) 상태이긴 하지만 여전히 프로그램(program) 상태에 가까운 문턱전압레벨을 갖는 경우 또는 반대로 프로그램(program) 상태이긴 하지만 여전히 소거(erase) 상태에 가까운 문턱전압레벨을 갖는 경우에는, 메모리 셀의 상태에 따라 감지전류(SENSI)의 크기변동이 상대적으로 작게 발생하는 상태가 되므로 증폭코드(A<0:3>)를 적절히 설정하여 감지전류(SENSI)의 크기변동을 N배(N은 2보다 큰 자연수)만큼 증폭하여 생성된 제1 증폭전류(MIRRI<0:3>) 또는 제2 증폭전류(MIRRI<0:3>)의 크기변동을 기준으로 판단신호(QS)의 논리레벨을 결정함으로써 그 차이를 확실하게 구별하여 판단신호(QS)의 논리레벨 결정을 쉽게 하는 것이 가능하다. 즉, 도 2에 도시된 것과 같은 전류 감지 방식을 적용하여 셀 데이터를 독출하는 플래시 메모리 장치의 페이지 버퍼에 지적되었던 단점을 완벽하게 극복할 수 있는 것을 알 수 있다.

그리고, 도 2 내지 도 7에서는 비휘발성 메모리 장치에서 전류 감지 방식을 적용하여 셀 데이터를 독출하는 동작에 적용되는 페이지 버퍼가 개시되었다. 하지만, 이는 전류 감지 방식을 사용한 대표적인 회로가 비휘발성 메모리 장치에서 사용되는 페이지 버퍼이기 때문이며, 실제로는 더 다양한 집적회로에 적용될 수 있다.

예컨대, 전술한 비휘발성 메모리 장치에서 셀 데이터의 상태를 전류 감지 방식을 사용하여 감지하는 동작은, 임의의 설정된 내부회로의 동작 상태를 내부회로에 연결된 신호전송라인의 전압레벨을 고정시킨 상태에서 전류 변동을 감지하는 동작에 대응될 수 있다. 즉, 임의의 설정된 내부회로가 정상적으로 설정된 동작을 수행하는지 여부를 설정된 신호전송라인의 전류 변동을 통해 감지하는 방식으로 동작한다면 모두 본 발명의 범주에 포함될 수 있을 것이다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 내부회로에 연결된 신호전송라인의 전류량 변동을 검출하여 내부회로의 동작상태 변화를 감지하는 회로에서, 신호전송라인의 전류량 변동을 증폭하고 증폭된 전류량 변동을 기준으로 내부회로의 동작상태 변화를 검출함으로써, 검출 오동작을 최소화한 상태에서 내부회로의 동작상태 변화를 감지할 수 있다.

또한, 내부회로에 연결된 신호전송라인의 전류량 변동을 검출하여 내부회로의 동작상태 변화를 감지하는 회로에서, 내부회로의 동작상태 변화를 단계적으로 검출하면서 각 단계의 검출결과에 따라 이후 단계의 수행여부를 제어할 수 있기 때문에 소모되는 전류량을 최소화한 상태에서 내부회로의 동작상태 변화를 감지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

300, 400, 500, 600 : 미러링/증폭부
320, 420, 520, 620 : 상태판단부
340, 440, 540, 640 : 기준전류 생성부
560, 660 : 코드 설정부

Claims

내부회로에 연결된 신호전송라인에 흐르는 전류를 미러링 및 증폭하여 증폭전류를 생성하는 미러링/증폭부;
기준전류를 생성하는 기준전류 생성부; 및
상기 기준전류와 상기 증폭전류의 크기를 비교하고, 비교결과에 따라 상기 내부회로의 상태를 판단하기 위한 상태판단부를 구비하며,
상기 미러링/증폭부는,
상기 내부회로의 상태에 따라 선택적으로 센싱노드와 상기 내부회로사이에서 상기 신호전송라인을 거쳐 감지전류가 흐르도록 동작하는 전류제공부; 및 상기 전류제공부에 전류 미러 형태로 연결되며, 상기 증폭전류를 생성하는 전류증폭부를 구비하는 집적회로.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 미러링/증폭부는,
증폭코드에 응답하여 상기 증폭전류의 크기가 조절되는 것을 특징으로 하는 집적회로.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 전류증폭부는,
상기 증폭코드에 의해 결정되는 배수만큼 상기 감지전류를 증폭하여 상기 증폭전류를 생성하는 것을 특징으로 하는 집적회로.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 전류제공부는,
프리차지 동작구간에서 상기 센싱노드를 전원노드와 쇼트시키고,
감지동작구간에서 상기 센싱노드의 전압레벨에 따라 상기 전원노드와 상기 센싱노드사이에 흐르는 상기 감지전류의 크기가 제어되며,
상기 감지동작구간에서 상기 내부회로가 예정된 상태로 설정되는 것에 응답하여 상기 센싱노드의 전압레벨이 변동하여 상기 전원노드와 상기 내부회로사이에서 상기 센싱노드 및 상기 신호전송라인을 거쳐 상기 감지전류가 흐르도록 동작하고, 상기 예정된 상태로 설정되지 않는 것에 응답하여 상기 센싱노드의 전압레벨이 변동하지 않아 상기 전원노드와 상기 내부회로사이에 상기 감지전류가 흐르지 않도록 동작하는 것을 특징으로 하는 집적회로.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 전류증폭부는,
상기 감지동작구간에서 상기 전원노드와 상기 센싱노드사이에 흐르는 상기 감지전류를 전원전압단과 판단노드사이에서 미러링함으로써, 상기 증폭코드에 대응하여 증폭된 상기 증폭전류가 상기 판단노드에 소싱전류로써 제공되도록 하는 것을 특징으로 하는 집적회로.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제5항에 있어서,
상기 상태판단부는,
접지전압단과 상기 판단노드사이에서 상기 기준전류가 싱킹전류로서 제공되도록 함으로써, 소싱전류인 상기 증폭전류와 싱킹전류인 상기 기준전류의 크기 차이에 따라 상기 판단노드의 전압레벨을 결정하는 레벨 결정부; 및
논리 결정 레벨을 기준으로 상기 판단노드의 전압레벨을 논리레벨로 판단하기 위한 논리레벨 판단부를 구비하는 집적회로.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 전류증폭부는,
상기 감지동작구간에서 상기 전원노드와 상기 센싱노드사이에 흐르는 상기 감지전류를 판단노드와 접지전압단사이에서 미러링함으로써, 상기 증폭코드에 대응하여 증폭된 상기 증폭전류가 상기 판단노드에 싱킹전류로써 제공되도록 하는 것을 특징으로 하는 집적회로.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제7항에 있어서,
상기 상태판단부는,
전원전압단과 상기 판단노드사이에서 상기 기준전류가 소싱전류로서 제공되도록 함으로써, 싱킹전류인 상기 증폭전류와 소싱전류인 상기 기준전류의 크기 차이에 따라 상기 판단노드의 전압레벨을 결정하는 레벨 결정부; 및
논리 결정 레벨을 기준으로 상기 판단노드의 전압레벨을 논리레벨로 판단하기 위한 논리레벨 판단부를 구비하는 집적회로.
내부회로에 연결된 신호전송라인에 흐르는 전류를 미러링 및 증폭하여 증폭전류를 생성하되, 증폭코드에 응답하여 상기 증폭전류의 크기가 조절되며, 판단신호에 응답하여 그 동작이 제어되는 미러링/증폭부;
기준전류를 생성하는 기준전류 생성부;
제1 증폭전류와 상기 기준전류의 크기를 비교하여 상기 내부회로의 제1 상태를 판단하고, 판단결과에 대응하는 상기 판단신호에 따라 선택적으로 제2 증폭전류와 상기 기준전류의 크기를 비교하여 상기 내부회로의 제2 상태를 판단하는 상태판단부; 및
상기 증폭코드를 제1 값 또는 제2 값으로 설정하여 상기 미러링/증폭부에서 서로 크기가 다른 상기 제1 증폭전류 또는 상기 제2 증폭전류가 생성되도록 제어하는 코드 설정부를 구비하며,
상기 미러링/증폭부는,
상기 내부회로의 상태 및 상기 판단신호에 응답하여 선택적으로 센싱노드와 상기 내부회로사이에서 상기 신호전송라인을 거쳐 감지전류가 흐르도록 동작하는 전류제공부; 및 상기 전류제공부에 전류 미러 형태로 연결되며, 상기 증폭전류를 생성하는 전류증폭부를 구비하는 집적회로.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제9항에 있어서,
상기 전류증폭부는,
상기 증폭코드에 의해 결정되는 배수만큼 상기 감지전류를 증폭하여 상기 증폭전류를 생성하는 것을 특징으로 하는 집적회로.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제10항에 있어서,
상기 상태판단부는,
제1 증폭전류와 상기 기준전류의 크기를 비교한 결과, 상기 내부회로가 상기 제1 상태로 설정되어 있는 것으로 판단되는 경우 상기 판단신호를 인에이블 시키고, 상기 제1 상태로 설정되어 있지 않은 것으로 판단되는 경우 상기 판단신호를 디스에이블 시키며,
상기 판단신호가 디스에이블 상태일 때, 상기 제2 증폭전류와 상기 기준전류의 크기를 비교하여 상기 내부회로의 제2 상태를 판단하는 것을 특징으로 하는 집적회로
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 전류제공부는,
프리차지 동작구간에서 상기 센싱노드를 전원노드와 쇼트시키고,
감지동작구간에서 상기 센싱노드의 전압레벨에 따라 상기 전원노드와 상기 센싱노드사이에 흐르는 상기 감지전류의 크기가 제어되며,
상기 감지동작구간에서 상기 판단신호가 디스에이블 상태일 때, 상기 내부회로가 상기 제1 또는 제2 상태로 설정되는 것에 응답하여 상기 센싱노드의 전압레벨이 변동하여 상기 전원노드와 상기 내부회로사이에 상기 센싱노드 및 상기 신호전송라인을 거쳐 상기 감지전류가 흐르고, 상기 제1 또는 제2 상태로 설정되지 않는 것에 응답하여 상기 센싱노드의 전압레벨이 변동하지 않아 상기 전원노드와 상기 내부회로사이에 상기 감지전류가 흐르지 않으며,
상기 감지동작구간에서 상기 판단신호가 인에이블 상태일 때, 상기 내부회로의 상태와 상관없이 상기 센싱노드와 상기 신호전송라인의 연결을 오픈시키는 것을 특징으로 하는 집적회로.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서,
상기 전류증폭부는,
상기 감지동작구간에서 상기 전원노드와 상기 센싱노드사이에 흐르는 상기 감지전류를 전원전압단과 판단노드사이에서 미러링함으로써, 상기 제1 또는 제2 증폭코드에 대응하여 증폭된 상기 제1 또는 제2 증폭전류가 상기 판단노드에 소싱전류로써 제공되도록 하는 것을 특징으로 하는 집적회로.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서,
상기 상태판단부는,
접지전압단과 상기 판단노드사이에서 상기 기준전류가 싱킹전류로서 제공되도록 함으로써, 소싱전류인 상기 제1 또는 제2 증폭전류와 싱킹전류인 상기 기준전류의 크기 차이에 따라 상기 판단노드의 전압레벨을 결정하는 레벨 결정부; 및
논리 결정 레벨을 기준으로 상기 판단노드의 전압레벨을 논리레벨로 판단하여 상기 판단신호로서 출력하기 위한 논리레벨 판단부를 구비하는 집적회로.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서,
상기 전류증폭부는,
상기 감지동작구간에서 상기 전원노드와 상기 센싱노드사이에 흐르는 상기 감지전류를 판단노드와 접지전압단사이에서 미러링함으로써, 상기 증폭코드에 대응하여 증폭된 상기 제1 또는 제2 증폭전류가 상기 판단노드에 싱킹전류로써 제공되도록 하는 것을 특징으로 하는 집적회로.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제15항에 있어서,
상기 상태판단부는,
전원전압단과 상기 판단노드사이에서 상기 기준전류가 소싱전류로서 제공되도록 함으로써, 싱킹전류인 상기 제1 또는 제2 증폭전류와 소싱전류인 상기 기준전류의 크기 차이에 따라 상기 판단노드의 전압레벨을 결정하는 레벨 결정부; 및
논리 결정 레벨을 기준으로 상기 판단노드의 전압레벨을 논리레벨로 판단하여 상기 판단신호로서 출력하기 위한 논리레벨 판단부를 구비하는 집적회로.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서,
상기 코드 설정부는,
상기 감지동작구간에서 상기 증폭코드를 상기 제1 값으로 설정하여 상기 미러링/증폭부에 제공하며,
상기 감지동작구간에서 상기 판단신호가 디스에이블 상태일 때 상기 증폭코드를 상기 제2 값으로 설정하여 상기 미러링/증폭부에 제공하고, 상기 판단신호가 인에이블 상태일 때 상기 증폭코드를 상기 제2 값으로 설정하지 않는 것을 특징으로 하는 집적회로.
기준전류를 생성하는 단계;
내부회로에 연결된 신호전송라인과 센싱노드사이에 흐르는 감지전류를 미러링한 뒤, 제1 증폭코드에 의해 결정되는 제1 배수로 상기 감지전류를 증폭하여 제1 증폭전류를 생성하는 제1 생성단계;
상기 기준전류와 상기 제1 증폭전류의 크기를 비교하고, 비교결과에 따라 상기 내부회로가 제1 상태로 설정되었는지 여부를 판단하는 제1 판단단계;
상기 제1 판단단계의 결과에 따라 그 수행여부가 결정되며, 상기 감지전류를 미러링한 뒤, 제2 증폭코드에 의해 결정되는 제2 배수로 상기 감지전류를 증폭하여 제2 증폭전류를 생성하는 제2 생성단계; 및
상기 제1 판단단계의 결과에 따라 그 수행여부가 결정되며, 상기 기준전류와 상기 제2 증폭전류의 크기를 비교하고, 비교결과에 따라 상기 내부회로가 제2 상태로 설정되었는지 여부를 판단하는 제2 판단단계를 포함하며,
상기 제1 배수는 상기 제2 배수보다 더 작으며,
상기 제1 상태로 설정된 상기 내부회로에서 사용되는 동작 전류량의 크기는, 상기 기준전류의 크기를 상기 제1 배수로 나눈 크기보다 더 크고,
상기 제2 상태로 설정된 상기 내부회로에서 사용되는 동작 전류량의 크기는, 상기 기준전류의 크기를 상기 제1 배수로 나눈 크기보다 작고 상기 제2 배수로 나눈 크기보다 큰 것을 특징으로 하는 집적회로의 동작방법.
삭제
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제18항에 있어서,
상기 내부회로가 상기 제1 상태로 설정되지 않은 것으로 판단될 때, 상기 제2 생성단계 및 상기 제2 판단단계를 수행하고,
상기 내부회로가 상기 제1 상태로 설정된 것으로 판단될 때, 상기 제2 생성단계 및 상기 제2 판단단계를 수행하지 않는 것을 특징으로 하는 집적회로의 동작방법.
◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈

제18항에 있어서,
상기 제1 또는 제2 판단단계는,
전원전압단과 판단노드사이에서 상기 감지전류를 미러링함으로써, 상기 제1 또는 제2 증폭코드에 대응하여 증폭된 상기 제1 또는 제2 증폭전류가 상기 판단노드에 소싱전류로써 제공되도록 하는 제1 제공단계;
접지전압단과 상기 판단노드사이에서 상기 기준전류가 싱킹전류로서 제공되도록 함으로써, 소싱전류인 상기 제1 또는 제2 증폭전류와 싱킹전류인 상기 기준전류의 크기 차이에 따라 상기 판단노드의 전압레벨을 결정하는 제1 레벨결정단계;
접지전압단과 판단노드사이에서 상기 감지전류를 미러링함으로써, 상기 제1 또는 제2 증폭코드에 대응하여 증폭된 상기 제1 또는 제2 증폭전류가 상기 판단노드에 싱킹전류로써 제공되도록 하는 제2 제공단계;
전원전압단과 상기 판단노드사이에서 상기 기준전류가 소싱전류로서 제공되도록 함으로써, 싱킹전류인 상기 제1 또는 제2 증폭전류와 소싱전류인 상기 기준전류의 크기 차이에 따라 상기 판단노드의 전압레벨을 결정하는 제2 레벨결정단계; 및
상기 제1 또는 제2 레벨결정단계에서 결정된 상기 판단노드의 전압레벨을 논리 결정 레벨을 기준으로 판단하는 단계를 포함하는 것을 특징으로 하는 집적회로의 동작방법.