KR20110016229A - 비휘발성 메모리장치 및 이의 동작방법 - Google Patents

비휘발성 메모리장치 및 이의 동작방법 Download PDF

Info

Publication number
KR20110016229A
KR20110016229A KR1020090073833A KR20090073833A KR20110016229A KR 20110016229 A KR20110016229 A KR 20110016229A KR 1020090073833 A KR1020090073833 A KR 1020090073833A KR 20090073833 A KR20090073833 A KR 20090073833A KR 20110016229 A KR20110016229 A KR 20110016229A
Authority
KR
South Korea
Prior art keywords
sensing
temperature
memory device
bit line
bias voltage
Prior art date
Application number
KR1020090073833A
Other languages
English (en)
Other versions
KR101090328B1 (ko
Inventor
허황
박성제
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090073833A priority Critical patent/KR101090328B1/ko
Priority to US12/833,582 priority patent/US8582368B2/en
Publication of KR20110016229A publication Critical patent/KR20110016229A/ko
Application granted granted Critical
Publication of KR101090328B1 publication Critical patent/KR101090328B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 비휘발성 메모리장치 및 이의 동작방법에 관한 것으로, 본 발명에 따른 비휘발성 메모리장치의 동작방법은, 프리차지 없이 연속적으로 베리파이되는 횟수를 카운트하는 단계; 온도를 감지하는 단계; 및 베리파이 횟수가 소정 횟수를 넘으면, 감지된 온도에 따라 센싱바이어스 전압 레벨을 조절하는 단계를 포함한다.
비휘발성 메모리, 패스트 베리파이, 비트라인

Description

비휘발성 메모리장치 및 이의 동작방법{NON VOLATILE MEMORY DEVICE AND OPERATING METHOD FO THE SAME}
본 발명은 비휘발성 메모리장치에 관한 것으로, 더욱 상세하게는 비휘발성 메모리장치의 패스트 베리파이(fast verify) 동작을 개선하기 위한 기술에 관한 것이다.
메모리장치는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리장치와 비휘발성 메모리장치로 나누어진다. 휘발성 메모리장치는 전원공급 차단시 데이터가 소멸되는 메모리장치로서, 디램 및 에스램이 이에 속한다. 비휘발성 메모리장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리장치로서, 플래쉬가 이에 속한다.
비휘발성 메모리장치의 주요 동작으로 이레이즈(erase)/리드(read)/프로그램(program) 동작이 있다. 여기서 제품의 특성을 결정하는 것을 프로그램 동작과 관련된 라이트 퍼포먼스(write performance)이다. 라이트 퍼포먼스는 1초당 기록할 수 있는 데이터양으로 정의되는 값인데, 이를 개선하기 위한 여러가지 아이디어들이 고안되고 있다. 이들 중 패스트 베리파이(fast verify) 방식이 있는데, 이는 프로그램 동작의 세부 동작인 '프로그램 펄스의 인가'와 '베리파이'동작 중 '베리파이'동작의 시간을 감소시키기 위한 방식이다.
베리파이 동작은 프로그램 후 셀(cell)이 원하는 레벨에 Vth(문턱전압) 쉬프트가 일어났는지에 대해 판단하는 동작으로 '프로그램 펄스의 인가' 동작에 비해 요구되는 시간이 크다. 따라서 베리파이 동작에 요구되는 시간을 감소시키는 것은 라이트 퍼포먼스 향상에 효과적인 방법이 된다. 1회의 베리파이 동작은 비트라인(BL) 프리차지(precharge) 동작과 이벨류에이션(evaluation) 동작 및 센싱동작으로 구성된다. 패스트 베리파이 방식에서는 1회의 비트라인 프리차지 동작과 복수회의 이벨류에이션 및 센싱동작을 수행한다. 즉, 1회의 비트라인 프리차지로 복수회의 베리파이 동작을 함으로써, 베리파이에 요구되는 시간을 단축시키는 것이다.
도 1은 비휘발성 메모리장치의 셀어레이의 구성을 도시한 도면이다.
도 1에 도시된 바와 같이, 비휘발성 메모리장치는 데이터를 저장하는 복수의 메모리셀, 워드라인(WL), 비트라인(BL), 페이지버퍼(110) 및 비트라인(BL)과 페이지버퍼(110)를 전기적으로 연결하기 위한 연결부(120)를 포함하여 구성된다. 여기서 메모리셀은 소스 선택 트랜지스터(SSL을 입력받는 트랜지스터)와 드레인 선택 트랜지스터(DSL을 입력받는 트랜지스터) 사이에 직렬로 연결되어 스트링(string) 구조를 형성한다.
베리파이 동작은 리드 동작과 동일하게 이루어지는데, 이에 대해 간단히 알아본다. 설명의 편의를 위해 워드라인0(WL)이 선택되어 워드라인0(WL0)에 연결된 메모리셀에 대한 베리파이 동작이 이루어진다고 가정한다.
먼저, 페이지버퍼(110)가 센싱노드(SO)에 전원전압(VCC)을 공급한다. 그리고 연결부의 PBSENSE 노드에 프리차지 바이어스(V1)가 인가된다. 프리차지 바이어스(V1)가 인가되면 연결부(120)에 의해 센싱노드(SO)와 비트라인(BL)이 전기적으로 연결되고, 이에 의하여 비트라인(BL)이 전원전압(VCC)의 레벨로 프리차지된다(비트라인 프리차지 동작). 참고로 프리차지 동작시에 드레인 선택 트랜지스터는 턴온되고, 소스 선택 트랜지스터는 오프된다.
이후에, PBSENSE 노드에 접지전압(VSS)이 인가되어 페이지버퍼(110)와 비트라인(BL)이 전기적으로 분리된다. 그리고 워드라인0(WL0)에는 리드전압(워드라인0에 연결된 메모리셀의 문턱전압을 알아보기 위한 전압)이 인가되고, 나머지 워드라인(WL1~N)에는 턴온전압(메모리셀에 기록된 데이터와 관계없이 트랜지스터를 턴온하기 위한 전압)이 인가된다. 그러면, 워드라인0(WL0)에 연결된 메모리셀이 제대로 프로그램 되었는지 아닌지에 따라 비트라인(BL)의 전위가 전원전압(VCC) 레벨로 유지되거나 비트라인(BL)의 전위가 유지되지 못하고 떨어진다(이벨류에이션 동작). 참고로 이벨류에이션 동작시에 드레인 선택 트랜지스터와 소스 선택 트랜지스터는 모두 턴온된다.
이벨류에이션 시간이 지나면, PBSENSE 노드에는 센싱 바이어스 전압(V2)이 인가된다. 이에 따라 비트라인(BL)과 페이지버퍼(110)가 전기적으로 연결되고 페이 지버퍼(110)는 비트라인(BL)의 전위를 감지하여, 메모리셀이 제대로 프로그램 되었는지 아닌지의 여부를 판단한다(센싱동작).
도 2는 종래의 패스트 베리파이 과정을 도시한 타이밍도이다.
도 2의 WL은 선택된 워드라인(selected WL)의 전위을 나타내며, PBSENSE는 연결부(120)의 게이트 전위을 나타내며, BL은 비트라인의 전위를 나타낸다.
'210'은 프리차지 구간을 나타내는데, 이 구간 동안에 PBSENSE 노드에 프리차지 전압(V1)이 인가되어 비트라인(BL)이 전원전압(VCC)의 레벨로 프리차지된다.
'220'은 첫번째 베리파이 구간을 나타내는데, 그 중 '221'은 이벨류에이션 구간 '222'는 센싱구간을 나타낸다. 먼저 '221'의 동작을 보면, 워드라인(WL)에 제1리드전압(VREAD1)이 인가되고 이에 의하여 비트라인(BL)이 이벨류에이션 된다. 워드라인(WL)에 연결된 메모리셀이 오프되면 비트라인(BL)의 전위는 실선과 같이되며, 워드라인(WL)에 연결된 메모리셀이 턴온되면 비트라인(BL)의 전위는 점선과 같이된다(이는 2번째 3번째 베리파이 구간에서도 동일함). '222'구간의 동작을 보면 PBSENSE노드에 센싱바이어스 전압(V2)이 인가되고, 이에 의하여 비트라인(BL)과 페이지버퍼(110)가 전기적으로 연결된다. 그리고 페이지버퍼(110)는 비트라인(BL)의 전위가 최초 프리차지 전압 레벨(VCC)을 유지하는지 아닌지를 판단하여 센싱동작을 하게 된다.
'230'과 '240'은 2번째와 3번째의 베리파이 동작을 나타내는데, 각각 워드라인(WL)에 제2리드전압(VREAD2)과 제3리드전압(VREAD3)이 인가되고, 이벨류에이션 구간(231, 241)과 센싱구간(232, 242)을 통해 베리파이 동작이 이루어진다.
패스트 베리파이 동작은, 한번의 비트라인 프리차지(210)로 수차례의 베리파이 동작(220, 230, 240)을 하는 것을 그 특징으로 한다. 그런데, 비트라인(BL)에는 반드시 누설전류(leakage current)가 발생하며, 이에 의해 비트라인(BL)의 레벨은 계속 프리차지 레벨(VCC)을 유지할 수가 없다. 도면의 비트라인(BL)의 전위의 실선 부분을 보면, 워드라인(WL)에 연결된 메모리셀이 턴온되지 않더라도, 비트라인(BL)의 전위가 최초의 프리차지 레벨(VCC)을 유지하지 못하고 점차로 떨어지는 것을 확인할 수 있다. 이렇게 비트라인(BL)의 전위가 최초의 프리차지 레벨을 유지하지 못하기 때문에, 패스트 베리파이시 베리파이 횟수에는 제한이 생기게 된다. 특히 고온에서는 누설전류가 더욱 많아지기 때문에 이러한 문제는 더 심각해진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 패스트 베리파이 동작시에 비트라인이 최초 프리차지 레벨을 유지하지 못함으로 인해 베리파이 횟수가 제한되는 문제점을 해결하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 비휘발성 메모리장치의 동작방법은, 온도를 감지하는 단계; 및 감지된 온도에 따라 센싱바이어스 전압 레벨을 조절하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리장치의 동작방법은, 프리차지 없이 연속적으로 베리파이되는 횟수를 카운트하는 단계; 온도를 감지하는 단계; 및 베리파이 횟수가 소정 횟수를 넘으면, 감지된 온도에 따라 센싱바이어스 전압 레벨을 조절하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 비휘발성 메모리장치는, 온도를 감지하여 온도감지신호를 생성하는 온도감지부; 프리차지 없이 베리파이된 횟수와 미리 설정된 셋팅값과 상기 온도감지신호에 응답하여 센싱바이어스 제어신호를 생성하는 마이크로 콘트롤러부; 및 상기 센싱바이어스 제어신호에 응답하여 센싱바이어스 전압을 생성하는 전압발생부를 포함할 수 있다.
상기 비휘발성 메모리장치는, 상기 센싱바이어스 전압에 응답하여 비트라인 과 페이지버퍼부를 전기적으로 연결하는 연결부를 더 포함할 수 있다.
본 발명에 따르면, 온도에 따라 센싱바이어스 전압 레벨이 조절된다. 따라서 누설전류가 많이 발생하여 비트라인의 전위가 프리차지 전압 레벨보다 낮아지더라도 센싱동작의 페일 없이 베리파이 동작이 이루어질 수 있다.
또한, 본 발명에서 제안하는 바와 같이, 연속적인 베리파이 횟수가 소정 횟수 이상이 되면, 온도에 따라 센싱바이어스 전압 레벨을 조절하는 방식을 사용하면 비트라인의 전위가 제대로 유지되지 못할 경우에만, 센싱바이어스 전압 레벨을 조절해 주기 때문에 더욱 안정적이 동작을 보장할 수 있다는 장점이 있다.
결국, 본 발명은 패스트 베리파이 동작시에 고온에서 베리파이 동작을 수행할 수 있는 횟수가 제한되는 것을 해소하여 라이트 퍼포먼스를 향상시킬 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1실시예에 따른 비휘발성 메모리장치의 동작방법을 도시 한 도면이다.
도 3에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리장치의 동작방법은, 온도를 감지하는 단계(S310)와 감지된 온도에 따라 센싱바이어스 전압(V2) 레벨을 조절하는 단계(S320)를 포함한다.
베리파이(리드) 동작시에 페이지버퍼부(110)는 비트라인(BL)의 전위 레벨이 유지되고 있는지 또는 떨어졌는지에 따라 데이터를 센싱하는데, 이는 연결부(120)를 통해서 페이지버퍼부(110)로부터 비트라인(BL)으로 얼마만큼의 전류가 흘러나가는지 아닌지를 감지하여 이루어진다. 만약, 비트라인(BL)의 전위 레벨이 유지되고 있으면 페이지버퍼부(110)로부터 비트라인(BL)으로 전류가 흘러나가지 않을 것이고, 비트라인(BL)의 전위 레벨이 떨어졌으면 페이지버퍼부(110)로부터 비트라인(BL)으로 전류가 흘러나갈 것이기 때문이다.
고온 상황에서 누설전류가 많이 발생하여 비트라인(BL)의 프리차지 전압레벨 자체가 떨어지면, 베리파이(리드) 대상이 되는 메모리셀이 턴온되지 않아도, 비트라인(BL)의 전위 레벨이 떨어졌다고 잘못 판단되는 페일이 발생할 수 있다. 본 발명은 이를 극복하기 위하여 센싱바이어스 전압(V2) 레벨을 온도에 따라 조절하는 방법을 사용한다.
센싱바이어스 전압(V2) 레벨이 높으면 연결부(120)가 강하게 턴온되어 페이지버퍼부(110)로부터 비트라인(BL)으로 전류가 잘 흐를 수 있게 되지만, 센싱바이어스 전압(V2) 레벨이 낮으면 연결부(120)가 약하게 턴온되어 페이지버퍼부(110)로부터 비트라인(BL)으로 전류가 잘 흐를 수 없다. 따라서, 누설전류가 많이 발생해 비트라인(BL) 프리차지 전압레벨이 떨어지는 고온상황에서, 센싱바이어스 전압(V2) 레벨을 낮게 조절하면, 비트라인(BL)의 프리차지 전압레벨이 떨어짐으로 인해 발생하는 페일을 방지할 수 있는 것이다.
도 4는 본 발명의 제2실시예에 따른 비휘발성 메모리장치의 동작방법을 도시한 도면이다.
상기한 제1실시예에서는, 온도를 감지하고 감지된 결과에 따라 센싱바이어스 전압(V2) 레벨을 조절하는 것에 대하여 설명하였지만, 제2실시예에서는 조건에 따라 센싱바이어스 전압 레벨을 온도에 따라 조절하는 것에 대하여 설명한다.
도 4에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리장치의 동작방법은, 프리차지 없이 연속적으로 베리파이되는 횟수를 카운트하는 단계(S410); 온도를 감지하는 단계(S420), 및 베리파이 횟수가 소정 횟수(SETTING VALUE)를 넘으면, 감지된 온도에 따라 센싱바이어스 전압(V2) 레벨을 조절하는 단계(S430)를 포함한다.
단계(S410)에서 프리차지 없이 연속적으로 베리파이되는 횟수란, 패스트 베리파이 동작시 처음의 비트라인(BL) 프리차지 이후에 베리파이 동작이 이루어지는 횟수를 말한다.
단계(S430)에서는 단계(S420)에서 감지된 연속적인 베리파이 횟수가 소정 횟수(SETTING VALUE)를 넘은 경우에만 온도에 따라 센싱바이어스 전압(V2) 레벨을 조절한다. 패스트 프리차지 동작에서도, 최초에는 비트라인(BL)의 프리차지가 이루어 지기 때문에 초기의 베리파이 동작시(ex, 첫번째 베리파이)에는 비트라인(BL)의 프리차지 전위가 거의 떨어지지 않는다. 따라서 패스트 베리파이 동작의 초기에는 센싱바이어스 전압(V2) 레벨을 조절해줄 필요가 없다. 그러나 베리파이 동작의 횟수가 증가할수록(ex, 3번째 베리파이부터) 최초의 프리차지 이후로부터 긴 시간이 흐르게 되므로, 이때부터는 온도에 따라 센싱바이어스 전압(V2)을 조절해야 할 필요성이 커진다. 따라서 제2실시예에서는 패스트 베리파이 동작시에 베리파이 동작이 소정 횟수(SETTING VALUE) 이상 반복된 시점부터 온도를 반영하여 센싱바이어스 전압 레벨을 조절한다. 여기서의 소정 횟수(SETTING VALUE)는 1,2,3,4 등과 같이 설정에 따라 정해질 수 있다.
단계(S430)에서는 현재의 연속적인 베리파이 횟수가 소정횟수(SETTING VALUE)를 넘고 감지된 온도가 소정온도(SETTING TEMP)보다 높은 경우에 센싱바이어스를 A-α로 설정한다. 여기서 A란 기존의 센싱바이어스 전압(V2)레벨을 나타내며, α는 조건을 충족하는 경우에 본 발명에서 센싱바이어스 전압(V2)레벨을 조절하는 양을 나타낸다.
도 5는 도 4의 방법이 적용된 비휘발성 메모리장치의 패스트 베리파이 동작을 도시한 타이밍도이다. 도 5에서는 소정횟수(SETTING VALUE)가 3으로 설정되고, 온도가 소정온도(SETTING TEMP)보다 높은 경우의 동작을 도시하였다.
'510'은 프리차지 구간을 나타내는데, 이 구간 동안에 PBSENSE 노드에 프리차지 전압이 인가되어 비트라인(BL)이 전원전압(VCC)의 레벨로 프리차지된다.
'520'은 첫번째 베리파이 구간을 나타내는데, 그 중 '521'은 이벨류에이션 구간 '522'는 센싱구간을 나타낸다. 아직 베리파이 횟수가 소정횟수(SETTING VALUE=3)에 도달하지 못하여 센싱바이어스(V2)는 A의 레벨을 갖는다.
'530'은 두번째 베리파이 구간을 나타내는데, 그 중 '531'은 이벨류이에션 구간 '532'는 센싱구간을 나타낸다. 아직 베리파이 횟수가 소정횟수(SETTING VALUE=3)에 도달하지 못하여 센싱바이어스(V2)는 A의 레벨을 갖는다.
'540'은 세번째 베리파이 구간을 나타내는데, 그 중 '541'은 이벨류에이션 구간 '542'는 센싱구간을 나타낸다. 이제 베리파이 횟수가 소정횟수(SETTING VALUE=3)에 도달하였고, 온도가 소정온도(SETTING TEMP) 이상이므로, 센싱바이어스 전압(V2)은 기존의 A에서 A-α로 조절된다. 이러한 센싱바이어스 전압(V2) 레벨의 조절로 비트라인(BL)이 최초의 프리차지 전압(VCC) 레벨을 유지하지 못하는 것을 보상해 주는 것이 가능하다.
도 6은 본 발명에 따른 비휘발성 메모리장치의 일실시예 구성도이다.
도 6에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리장치는, 온도를 감지하여 온도감지신호(TEMP)를 생성하는 온도감지부(610); 프리차지 없이 베리파이된 횟수와 미리 설정된 셋팅값(SETTING VALUE)과 온도감지신호(TEMP)에 응답하여 센싱바이어스 제어신호(SENSING BIAS CONT)를 생성하는 마이크로 콘트롤러부(620); 및 센싱바이어스 제어신호(SENSING BIAS CONT)에 응답하여 센싱바이어스 전압(V2)을 생성하는 전압발생부(630)를 포함하여 센싱바이어스 전압(V2)을 생성한다.
그리고 생성된 센싱바이어스 전압(V2)은 비트라인(BL)과 페이지버퍼(110)를 전기적으로 연결하는 연결부(120)에 입력되어 센싱동작시에 비트라인(BL)과 페이지버퍼(110) 사이의 전류패스(current path)의 크기를 결정한다.
온도감지부(610)는 온도를 감지하여 현재 비휘발성 메모리의 온도가 미리 설정된 온도(SETTING TEMP)보다 높은 경우에 온도감지신호(TEMP)를 활성화해 출력하며, 그렇지 않은 경우에는 온도감지신호(TEMP)를 비활성화해 출력한다.
마이크로 콘트롤러부(620)는 비휘발성 메모리를 동작시키기 위한 각종 알고리즘(algorithm)을 구현하는 장치로, 마이크로 콘트롤러부(620)에는 패스트 베리파이 동작시 현재 몇번째의 베리파이 동작을 하는지에 대한 정보가 기록되어 있다. 마이크로 콘트롤러부(620)는 센싱바이어스 전압(V2) 레벨을 조절해주기 위한 신호인 센싱바이어스 제어신호(SENSING BIAS CONT)를 생성하는데, 이때 도 4에 도시된 방법과 같이 센싱바이어스 전압(V2)이 생성되도록 센싱바이어스 제어신호(SENSING BIAS CONT)를 생성한다. 즉, 현재의 연속적인 센싱횟수가 소정횟수(SETTING VALUE) 이상이며 현재의 온도가 소정온도 이상이면(TEMP 신호가 활성화되면), 센싱바이어스 제어신호(SENSING BIAS CONT)를 변경하여 전압발생부(630)가 센싱바이어스 전압(V2) 레벨을 변경할 수 있도록 한다.
전압발생부(630)는 센싱바이어스 제어신호(SENSING BIAS)가 가진 정보에 대응하는 전위의 센싱바이어스 전압(V2)을 생성한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 비휘발성 메모리장치의 셀어레이의 구성을 도시한 도면.
도 2는 종래의 패스트 베리파이 과정을 도시한 타이밍도.
도 3은 본 발명의 제1실시예에 따른 비휘발성 메모리장치의 동작방법을 도시한 도면.
도 4는 본 발명의 제2실시예에 따른 비휘발성 메모리장치의 동작방법을 도시한 도면.
도 5는 도 4의 방법이 적용된 비휘발성 메모리장치의 패스트 베리파이 동작을 도시한 타이밍도.
도 6은 본 발명에 따른 비휘발성 메모리장치의 일실시예 구성도.

Claims (8)

  1. 프리차지 없이 연속적으로 베리파이되는 횟수를 카운트하는 단계;
    온도를 감지하는 단계; 및
    베리파이 횟수가 소정 횟수를 넘으면, 감지된 온도에 따라 센싱바이어스 전압 레벨을 조절하는 단계
    를 포함하는 비휘발성 메모리장치의 동작방법.
  2. 제 1항에 있어서,
    상기 프리차지는,
    비트라인의 프리차지인 것을 특징으로 하는 비휘발성 메모리장치의 동작방법.
  3. 제 1항에 있어서,
    상기 센싱바이어스 전압 레벨을 조절하는 단계는,
    온도가 높으면 상기 센싱바이어스 전압 레벨을 낮추는 것을 특징으로 하는 비휘발성 메모리장치의 동작방법.
  4. 온도를 감지하여 온도감지신호를 생성하는 온도감지부;
    프리차지 없이 베리파이된 횟수와 미리 설정된 셋팅값과 상기 온도감지신호에 응답하여 센싱바이어스 제어신호를 생성하는 마이크로 콘트롤러부; 및
    상기 센싱바이어스 제어신호에 응답하여 센싱바이어스 전압을 생성하는 전압발생부
    를 포함하는 비휘발성 메모리장치.
  5. 제 4항에 있어서,
    상기 비휘발성 메모리장치는,
    상기 센싱바이어스 전압에 응답하여 비트라인과 페이지버퍼부를 전기적으로 연결하는 연결부
    를 더 포함하는 것을 특징으로 하는 비휘발성 메모리장치.
  6. 제 4항에 있어서,
    상기 온도감지부는,
    감지된 온도가 소정온도보다 높으면 상기 온도감지신호를 활성화하는 것을 특징으로 하는 비휘발성 메모리장치.
  7. 제 6항에 있어서,
    상기 마이크로 콘트롤러부는,
    상기 베리파이된 횟수가 미리 설정된 셋팅값보다 크면, 상기 온도감지신호에 따라 상기 센싱바이어스 제어신호를 변경하는 것을 특징으로 하는 비휘발성 메모리장치.
  8. 제 4항에 있어서,
    상기 프리차지는,
    비트라인의 프리차지인 것을 특징으로 하는 비휘발성 메모리장치.
KR1020090073833A 2009-08-11 2009-08-11 비휘발성 메모리장치 및 이의 동작방법 KR101090328B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090073833A KR101090328B1 (ko) 2009-08-11 2009-08-11 비휘발성 메모리장치 및 이의 동작방법
US12/833,582 US8582368B2 (en) 2009-08-11 2010-07-09 Non-volatile memory device and operating method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090073833A KR101090328B1 (ko) 2009-08-11 2009-08-11 비휘발성 메모리장치 및 이의 동작방법

Publications (2)

Publication Number Publication Date
KR20110016229A true KR20110016229A (ko) 2011-02-17
KR101090328B1 KR101090328B1 (ko) 2011-12-07

Family

ID=43588525

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090073833A KR101090328B1 (ko) 2009-08-11 2009-08-11 비휘발성 메모리장치 및 이의 동작방법

Country Status (2)

Country Link
US (1) US8582368B2 (ko)
KR (1) KR101090328B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8811088B2 (en) 2011-09-29 2014-08-19 Samsung Electronics Co., Ltd. Method of reading memory cells with different threshold voltages without variation of word line voltage and nonvolatile memory device using the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101942863B1 (ko) 2012-06-19 2019-01-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
ITUB20152310A1 (it) 2015-07-20 2017-01-20 Sk Hynix Inc Regolatore per polarizzare un elemento interruttore di un buffer di pagina di una memoria non volatile
US9607705B1 (en) * 2015-09-04 2017-03-28 Micron Technology, Inc. Apparatuses and methods for charging a global access line prior to accessing a memory
US9583160B1 (en) 2015-09-04 2017-02-28 Micron Technology, Inc. Apparatuses including multiple read modes and methods for same
KR102458918B1 (ko) 2016-02-24 2022-10-25 삼성전자주식회사 메모리 장치 및 메모리 시스템
US11574691B2 (en) 2016-02-24 2023-02-07 Samsung Electronics Co., Ltd. Memory device and memory system
KR20210125297A (ko) 2020-04-08 2021-10-18 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP4365375B2 (ja) * 2006-02-03 2009-11-18 富士通株式会社 記憶装置、シーク制御方法及びプログラム
KR100842996B1 (ko) 2006-02-06 2008-07-01 주식회사 하이닉스반도체 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법
US8018780B2 (en) * 2007-01-18 2011-09-13 Texas Instruments Incorporated Temperature dependent back-bias for a memory array
JP4564521B2 (ja) 2007-09-06 2010-10-20 株式会社東芝 不揮発性半導体記憶装置
US7738296B2 (en) * 2007-12-13 2010-06-15 Macronix International Co., Ltd. Method for reading nonvolatile memory at power-on stage
US7986579B2 (en) * 2008-02-13 2011-07-26 Spansion Llc Memory device and method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8811088B2 (en) 2011-09-29 2014-08-19 Samsung Electronics Co., Ltd. Method of reading memory cells with different threshold voltages without variation of word line voltage and nonvolatile memory device using the same
US9129696B2 (en) 2011-09-29 2015-09-08 Samsung Electronics Co., Ltd. Method of reading memory cells with different threshold voltages without variation of word line voltage and nonvolatile memory device using the same

Also Published As

Publication number Publication date
US8582368B2 (en) 2013-11-12
KR101090328B1 (ko) 2011-12-07
US20110038215A1 (en) 2011-02-17

Similar Documents

Publication Publication Date Title
KR101090328B1 (ko) 비휘발성 메모리장치 및 이의 동작방법
KR102403341B1 (ko) 메모리 및 이를 포함하는 시스템
US8284611B2 (en) Verifying and programming method of nonvolatile memory device
US9036424B2 (en) Memory device and method for verifying the same
US7450427B2 (en) Non-volatile semiconductor memory device
JP2004087002A (ja) Ａｃセンス方式のメモリ回路
KR20140148132A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US7796441B2 (en) Method of reading configuration data in flash memory device
JP2007193854A (ja) 半導体記憶装置
US9697904B2 (en) Integrated circuit for mirroring and amplifying a sensing current and operation method thereof
US8289787B2 (en) Semiconductor memory device and method for operating the same
KR20120105155A (ko) 반도체 메모리 장치 및 이의 동작 방법
US8743620B2 (en) Nonvolatile memory device and program verify method thereof
US8437191B2 (en) Flash memory device and operating method thereof
KR101024152B1 (ko) 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법
US9870832B2 (en) Control signal generation circuit and non-volatile memory device including the same
US20150117131A1 (en) Memory devices
US9583203B2 (en) Semiconductor memory device and operation method thereof
KR20140029953A (ko) 반도체 메모리 장치 및 그 동작 방법
KR102263163B1 (ko) 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR20140029709A (ko) 반도체 메모리 장치 및 그의 동작 방법
JP4031206B2 (ja) 半導体記憶装置
KR20120037161A (ko) 비휘발성 메모리
KR20240059194A (ko) 비휘발성 메모리 장치 및 그의 리드 동작 및 프로그램 검증 방법
KR100894488B1 (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 8