KR20140029709A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

다수의 데이터 분포를 형성하여 읽기 동작 및 쓰기 동작을 수행하는 반도체 메모리 장치의 동작 방법에 관한 것으로, 제1 쓰기 동작시 제1 프로그래밍 동작을 수행하여 제1 데이터 분포를 형성하는 단계, 제1 읽기 동작시 상기 제1 프로그래밍 동작에 대응하는 제1 기준 전압으로 상기 제1 데이터 분포를 검출하여 예정된 데이터를 출력하는 단계, 제2 쓰기 동작시 제2 프로그래밍 동작을 수행하여 제2 데이터 분포를 형성하는 단계, 및 제2 읽기 동작시 상기 제2 프로그래밍 동작에 대응하는 제2 기준 전압으로 상기 제2 데이터 분포를 검출하여 상기 제1 읽기 동작시 상기 제1 데이터 분포에 대응하는 상기 예정된 데이터와 동일한 데이터를 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법이 제공된다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 데이터 분포를 형성하여 읽기 동작 및 쓰기 동작을 수행하는 반도체 메모리 장치와 그의 동작 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터의 보존 여부이다.
데이터가 저장되는 메모리 셀의 구조상 휘발성 메모리 장치는 메모리 셀에 저장된 데이터가 일정 시간 이후 사라지지만, 비휘발성 메모리 장치는 메모리 셀에 저장된 데이터가 일정 시간 이후에도 사라지지 않는다. 따라서, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리플레쉬 동작이 필수로 이루어져야 하며, 비휘발성 메모리 장치의 경우 이러한 리플레쉬 동작이 필요하지 않다. 리플레쉬 동작이 필요하지 않다는 특징은 요즈음 저전력화 및 고집적화의 변화 추세에 적합하기 때문에 휴대용 장치의 저장 매체로 널리 사용되고 있다.
한편, 비휘발성 메모리 장치 중 플래시 메모리 장치는 프로그래밍 동작(programming operation)과 소거 동작(erasing operation)을 통해 메모리 셀에 데이터를 저장한다. 여기서, 프로그램밍 동작은 메모리 셀을 구성하는 트랜지스터의 플로팅 게이트(floating gate)에 전자를 축적하기 위한 동작을 의미하며, 소거 동작은 트랜지스터의 플로팅 게이트에 축적된 전자를 기판으로 방출하기 위한 동작을 의미한다. 플래시 메모리 장치는 이러한 동작을 통해 메모리 셀에 '1' 또는 '0' 의 데이터를 저장하고, 읽기 동작시 플로팅 게이트에 축적된 전자의 양을 감지하여 그 결과에 따라 메모리 셀에 저장된 데이터가 '1' 데이터 인지 '0' 데이터 인지를 판단한다.
도 1 은 일반적인 플래시 메모리 장치의 동작 방법을 설명하기 위한 데이터 분포도이다.
도 1 에는 소거 동작을 통해 형성되며 '1' 데이터에 대응하는 소거 데이터 분포와, 프로그래밍 동작을 통해 형성되며 '0' 데이터에 대응하는 프로그래밍 데이터 분포가 도시되어 있다. 플래시 메모리 장치는 쓰기 동작시 '1' 또는 '0' 데이터에 따라 소거 데이터 분포 또는 프로그래밍 데이터 분포를 형성하고, 읽기 동작시 기준 전압(VR)에 따라 소거 데이터 분포 및 프로그래밍 데이터 분포를 검출하여 '1' 데이터 또는 '0' 데이터로 출력한다. 여기서, '1' 또는 '0' 데이터에 대응하여 데이터 분포를 형성한다는 것은 데이터를 저장한다는 것을 의미하며, 형성된 데이터 분포를 검출한다는 것은 형성된 데이터 분포에 대응하여 데이터를 출력한다는 것을 의미한다.
한편, 플래시 메모리 장치는 구조적인 이유로 인하여 페이지 단위로 프로그래밍 동작을 수행하며, 메모리 블록 단위로 소거 동작을 수행한다. 따라서, 예컨대 어떤 메모리 셀에 '0' 데이터를 저장하고 이를 읽어 본 이후 '1' 데이터를 저장하기 위해서는 우선적으로 이 메모리 셀을 포함하는 메모리 블록의 모든 메모리 셀에 대하여 소거 동작을 수행해야만 하며, 이어서 이 메모리 셀을 포함하는 페이지를 활성화하여 해당 메모리 셀에 '1' 데이터를 저장함과 동시에 기존 페이지에 저장된 데이터를 재저장해야만 하고, 더불어 해당 페이지 이외의 다른 페이지에 저장된 데이터 역시 재저장해야만 한다.
위에서 살펴본 바와 같이, 기존의 플래시 메모리 장치는 구조적인 이유로 인하여 하나의 메모리 셀의 데이터를 변경하더라도 매우 비효율적인 동작들을 수행하여야 한다.
본 발명의 실시예는 읽기 동작과 쓰기 동작을 소거 동작 없이 연속적으로 수행할 수 있는 반도체 메모리 장치와 그의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 제1 쓰기 동작시 제1 프로그래밍 동작을 수행하여 제1 데이터 분포를 형성하는 단계; 제1 읽기 동작시 상기 제1 프로그래밍 동작에 대응하는 제1 기준 전압으로 상기 제1 데이터 분포를 검출하여 예정된 데이터를 출력하는 단계; 제2 쓰기 동작시 제2 프로그래밍 동작을 수행하여 제2 데이터 분포를 형성하는 단계; 및 제2 읽기 동작시 상기 제2 프로그래밍 동작에 대응하는 제2 기준 전압으로 상기 제2 데이터 분포를 검출하여 상기 제1 읽기 동작시 상기 제1 데이터 분포에 대응하는 상기 예정된 데이터와 동일한 데이터를 출력하는 단계를 포함할 수 있다.
바람직하게, 상기 제1 데이터 분포를 형성하는 단계 이전에 다수의 메모리 셀을 포함하는 메모리 블록에 소거 동작을 수행하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방버은, 다수의 메모리 셀에 프로그래밍 동작을 통해 N(여기서, N 은 2 이상) 개의 다수의 데이터 분포를 형성하는 단계; 상기 다수의 데이터 분포를 예정된 기준 전압으로 검출하는 단계; 상기 다수의 데이터 분포 중 N 번째 데이터 분포를 소거 상태에 대응하는 제1 데이터 분포로 설정하고, N+1 번째 데이터 분포를 프로그래밍 상태에 대응하는 제2 데이터 분포로 설정하는 단계; 상기 다수의 메모리 셀 중 소거 대상 메모리 셀을 프로그래밍하여 상기 제1 데이터 분포를 형성하고, 상기 다수의 메모리 셀 중 프로그래밍 대상 메모리 셀을 프로그래밍하여 상기 제2 데이터 분포를 형성하는 단계; 및 상기 제1 및 제2 데이터 분포에 대응하는 기준 전압에 응답하여 상기 다수의 메모리 셀에 형성된 데이터 분포를 검출하는 단계를 포함할 수 있다.
바람직하게, 상기 제2 데이터 분포를 형성하는 단계는 상기 제1 데이터 분포를 형성하는 단계가 완료된 이후 수행하는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 다수의 메모리 셀에 프로그래밍 동작을 통해 적어도 두 개 이상의 다수의 데이터 분포를 형성하는 단계; 상기 다수의 데이터 분포를 예정된 기준 전압으로 검출하는 단계; 상기 다수의 데이터 분포 중 어느 하나의 데이터 분포를 소거 상태에 대응하는 데이터 분포 - 임시 소거 데이터 분포 - 로 설정하는 단계; 상기 다수의 메모리 셀 중 소거 대상 메모리 셀에 프로그래밍 동작을 수행하여 상기 임시 소거 데이터 분포를 형성하는 단계; 상기 다수의 메모리 셀 중 프로그래밍 대상 메모리 셀에 프로그래밍 동작을 수행하는 단계; 및 상기 프로그래밍 동작에 대응하는 기준 전압에 응답하여 상기 다수의 메모리 셀에 형성된 데이터 분포를 검출하는 단계를 포함할 수 있다.
바람직하게, 상기 임시 소거 데이터 분포와 임계 데이터 분포를 비교하는 단계; 및 상기 비교하는 단계의 결과에 따라 상기 다수의 메모리 셀을 포함하는 메모리 블록에 소거 동작을 수행하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 읽기 명령에 응답하여 프로그래밍 전압을 생성하기 위한 고전압 생성부; 어드레스를 디코딩하여 활성화되는 워드 라인을 상기 프로그래밍 전압으로 구동하기 위한 로우 어드레스 디코딩부; 상기 워드 라인의 전압 레벨과 데이터에 대응하는 프로그래밍 동작에 따라 데이터 분포가 형성되는 메모리 블록; 상기 메모리 블록과 연결되어 데이터 입출력 동작을 제어하며, 읽기 동작시 기준 전압에 응답하여 상기 메모리 블록의 데이터 분포를 검출하기 위한 페이지 버퍼링부; 및 상기 메모리 블록의 데이터 분포를 분석하여 제어 신호를 생성하기 위한 데이터 분포 분석부를 구비하되, 상기 프로그래밍 전압과 상기 기준 전압은 상기 제어 신호에 응답하여 제어되는 것을 특징으로 할 수 있다.
바람직하게, 상기 데이터 분포 분석부는 상기 메모리 블록의 데이터 분포와 이후 입력되는 데이터 정보를 비교하여 상기 제어 신호를 생성하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 읽기 동작과 쓰기 동작을 소거 동작 없이 연속적으로 수행함으로써, 데이터 처리 동작 속도를 높여주는 것이 가능하다.
데이터 처리 동작 속도를 높여 반도체 메모리 장치의 전반적인 동작 속도를 높이는 효과를 얻을 수 있다.
도 1 은 일반적인 플래시 메모리 장치의 동작 방법을 설명하기 위한 데이터 분포도이다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 동작 순서도이다.
도 3 은 도 2 의 반도체 메모리 장치의 동작 방법에 대한 일례를 설명하기 위한 데이터 분포도이다.
도 4 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 동작 순서도이다.
도 5 는 도 4 의 반도체 메모리 장치의 동작 방법에 대한 일례를 설명하기 위한 데이터 분포도이다.
도 6 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 동작 순서도이다.
도 7 은 도 6 의 반도체 메모리 장치의 동작 방법에 대한 일례를 설명하기 위한 데이터 분포도이다.
도 8 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 동작 순서도이다.
도 9 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 동작 순서도이다.
도 2 를 참조하면, 반도체 메모리 장치의 동작 방법은 메모리 블록에 소거 동작을 수행하는 단계(S210)와, 제1 쓰기 동작을 수행하는 단계(S220)와, 제1 읽기 동작을 수행하는 단계(S230)와, 제2 쓰기 동작을 수행하는 단계(S240), 및 제2 읽기 동작을 수행하는 단계(S250)를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 소거 동작 없이 쓰기 동작과 읽기 동작을 연속적으로 수행하는 것이 가능하다. 이후 다시 설명하겠지만, 제1 읽기 동작(S230) 이후 소거 동작 없이 제2 쓰기 동작(S240)을 수행할 수 있으며, 이는 데이터 처리 동작 속도를 높여줄 수 있음을 의미한다.
도 3 은 도 2 의 반도체 메모리 장치의 동작 방법에 대한 일례를 설명하기 위한 데이터 분포도이다. 설명의 편의를 위하여 소거 동작에 의하여 형성되는 데이터 분포를 '1' 데이터 분포로 정의한다.
도 2 및 도 3 을 참조하면, 우선 'S210' 단계에서는 쓰기 동작 이전에 메모리 블록에 소거 동작을 수행한다. 즉, 메모리 블록의 모든 메모리 셀은 소거 데이터 분포를 형성한다.
이어서, 'S220' 단계에서는 제1 쓰기 동작에 따른 제1 프로그래밍 동작을 수행하며, 이를 통해 ① 에서의 제1 데이터 분포를 형성한다. 즉, 다수의 메모리 셀은 저장될 데이터에 따라 ① 에서와 같이 소거 데이터 분포와, 제1 데이터 분포가 형성될 수 있다. 'S230' 단계에서는 제1 읽기 동작을 수행하는데, 이때 제1 기준 전압(VR1)을 기준으로 제1 데이터 분포를 검출한다. 여기서, 소거 데이터 분포는 '1' 데이터로 출력되고, 제1 데이터 분포는 '0' 데이터로 출력됨으로써 제1 읽기 동작을 마친다.
'S230' 단계 이후 연속된 'S240' 단계에서는 제2 쓰기 동작에 따른 제2 프로그래밍 동작을 수행하며, 이를 통해 ② 에서의 제2 데이터 분포를 형성한다. 즉, 다수의 메모리 셀은 저장될 데이터에 따라 ② 에서와 같이 소거 데이터 분포와, 제1 데이터 분포, 및 제2 데이터 분포가 추가적으로 형성될 수 있다. 여기서, 제2 데이터 분포는 소거 데이터 분포 또는 제1 데이터 분포에 프로그래밍 동작을 수행하여 형성할 수 있다. 'S250' 단계에서는 제2 읽기 동작을 수행하는데, 이때 제2 기준 전압(V2)을 기준으로 제2 데이터 분포를 검출한다. 여기서, 소거 데이터 분포는 '1' 데이터로 출력되고, 제1 데이터 분포도 '1' 데이터로 출력되며, 제2 데이터 분포는 '0' 데이터로 출력됨으로써 제2 읽기 동작을 마친다.
다시 말하면, ① 에서는 제1 데이터 분포를 형성하기 위한 프로그래밍 동작에 대응하는 제1 기준 전압(VR1)을 기준으로 데이터 분포를 검출하고, ② 에서는 제2 데이터 분포를 형성하기 위한 프로그래밍 동작에 대응하는 제2 기준 전압(VR2)을 기준으로 데이터 분포를 검출한다. 그래서, 제2 읽기 동작에 대응하는 ② 에서는 ① 에서 '0' 데이터에 대응하는 제1 데이터 분포도가 '1' 데이터에 대응하는데, 이는 곧 어떤 메모리 셀에 '0' 데이터를 저장하고 이를 읽어 본 이후 소거 동작 없이 프로그래밍 동작만으로 '1' 데이터를 저장할 수 있음을 의미한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 해당 메모리 셀에 저장된 데이터를 읽은 이후 소거 동작 없이 프로그래밍 동작만으로 해당 메모리 셀에 새로운 데이터를 저장하는 것이 가능하며, 이는 곧 소거 동작을 수행하는 시간만큼 데이터 처리 동작 속도를 높여 줄 수 있음을 의미한다. 이어서, 도 2 에서는 'S210' 단계 이후 두 번의 쓰기 동작을 수행하는 것을 일례로 하였지만, 본 발명의 실시예에 따른 반도체 메모리 장치는 그 이상의 연속적인 쓰기 동작 및 읽기 동작을 수행하는 것도 가능하다.
한편, 도 3 의 실시예에서는 하나의 데이터가 다수의 데이터 분포에 대응될 수 있다. 즉, '1' 데이터에 대응하는 데이터 분포는 소거 데이터 분포와 제1 데이터 분포가 된다. 하지만, 이렇게 데이터 분포가 형성되는 경우 다음 프로그래밍 동작을 통해 형성될 데이터 분포, 예컨대 ② 의 제2 데이터 분포와 프로그래밍 될 데이터 분포, 예컨대 ① 의 소거 데이터 분포의 거리가 점점 멀어질 수 있다. 이렇게 되면, 다음 프로그래밍 동작시 소모되는 시간이 길어질 수 있으며, 간섭으로 인하여 인접한 메모리 셀의 신뢰성을 낮출 수도 있다. 따라서, 이를 막아주기 위하여 쓰기 동작시 도 4 와 같은 방법을 제안한다.
도 4 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 동작 순서도이다. 설명의 편의를 위하여, 도 2 의 제2 쓰기 동작(S240) 이전에 다수의 메모리 셀에 적어도 2 개 이상의 데이터 분포가 형성되었다고 가정하기로 한다.
도 4 를 참조하면, 반도체 메모리 장치의 동작 방법의 제2 쓰기 동작(S240)은 소거 상태에 대응하는 데이터 분포(이하, '임시 소거 데이터 분포'라 칭함)를 설정하는 단계(S410)와, 프로그래밍 상태에 대응하는 데이터 분포(이하, '프로그래밍 데이터 분포'라 칭함)를 설정하는 단계(S420), 및 프로그래밍 동작을 수행하는 단계(S430)를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 적어도 두 개 이상의 다수의 데이터 분포를 형성하는 경우에 대한 것으로, 읽기 동작시 예정된 기준 전압으로 다수의 데이터 분포를 검출하고 이후 소거 동작 없이 쓰기 동작을 수행하는 것이 가능하다. 그리고, 도 5 에서 다시 설명하겠지만 쓰기 동작시 다수의 메모리 셀에는 임시 소거 데이터 분포와 프로그래밍 데이터 분포만 형성되며, 이로 인하여 프로그래밍 동작시 소모되는 시간을 줄여 줄 수 있고 간섭의 영향 역시 줄여줄 수 있다.
도 5 는 도 4 의 반도체 메모리 장치의 동작 방법에 대한 일례를 설명하기 위한 데이터 분포도이다. 설명의 편의를 위하여 여러 번의 쓰기 동작을 통해 ① 과 같은 데이터 분포를 형성한 경우를 일례로 한다.
'S410' 단계에서는 제1 내지 제3 데이터 분포 중 마지막 데이터 분포인 제3 데이터 분포를 ② 와 같이 임시 소거 데이터 분포로 설정한다. 그리고, 'S420' 단계에서는 프로그래밍 동작을 통해 형성될 데이터 분포를 ② 와 같이 프로그래밍 데이터 분포로 설정한다. 이어서, 'S430' 단계에서는 프로그래밍 동작을 수행한다. ③ 에서 볼 수 있듯이, 소거 데이터 분포와 제1 및 제2 데이터 분포는 저장될 데이터에 따라 임시 소거 데이터 분포 또는 프로그래밍 데이터 분포가 형성된다. 그리고, 제2 기준 전압(VR2)에 따라 임시 소거 데이터 분포는 '1' 데이터로 출력되고, 프로그래밍 데이터 분포는 '0' 데이터로 출력된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 읽기 동작 이후 쓰기 동작시 마지막 데이터 분포를 임시 소거 데이터 분포로 설정하고 그 다음 분포를 프로그래밍 데이터 분포로 설정하여 프로그래밍 동작을 수행함으로써, 모든 메모리 셀 각각이 임시 소거 데이터 분포 또는 프로그래밍 데이터 분포를 형성한다. 따라서, 다음 프로그래밍 동작시 형성될 데이터 분포와 프로그래밍 될 데이터 분포의 거리를 최소화할 수 있다. 때문에, 다음 프로그래밍 동작시 소모되는 시간을 줄여 줄 수 있으며, 또한 간섭의 영향을 줄여줄 수 있다.
한편, 'S430' 단계에서는 임시 소거 데이터 분포를 형성하는 구간과 프로그래밍 데이터 분포흘 형성하는 구간이 서로 겹칠 수 있으며, 설계에 따라 임시 소거 데이터 분포를 먼저 형성한 이후 프로그래밍 데이터 분포를 형성하는 것도 가능하다. 전자의 경우 프로그래밍 시간을 단축할 수 있으며 후자의 경우 간섭에 대한 영향을 줄여 줄 수 있다.
도 6 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 동작 순서도로써, 메모리 셀이 멀티 레벨 셀 구조를 가지는 경우를 일례로 한다.
도 6 을 참조하면, 반도체 메모리 장치의 동작 방법은 메모리 블록에 소거 동작을 수행하는 단계(S610)와, 제1 쓰기/읽기 동작을 수행하는 단계(S620)와, 제2 쓰기 동작을 수행하는 단계(S630), 및 제2 읽기 동작을 수행하는 단계(S640)를 포함한다. 여기서 특히, 제2 쓰기 동작을 수행하는 단계(S630)은 소거 상태에 대응하는 데이터 분포(이하, '임시 소거 데이터 분포'라 칭함)를 설정하는 단계(S631)와, 임시 소거 데이터 분포를 형성하는 단계(S632), 및 프로그래밍 동작을 수행하는 단계(S633)를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 첫 번째 쓰기 동작시 적어도 두 개 이상의 다수의 데이터 분포를 형성하는 경우에 대한 것으로, 첫 번째 읽기 동작시 예정된 기준 전압으로 다수의 데이터 분포를 검출하고 이후 소거 동작 없이 쓰기 동작을 수행하는 것이 가능하다.
도 7 은 도 6 의 반도체 메모리 장치의 동작 방법에 대한 일례를 설명하기 위한 데이터 분포도이다. 설명의 편의를 위하여 2 비트 멀티 레벨 셀 구조를 일례로 하였으며, 2 비트 멀티 레벨 셀 구조의 경우 4 가지의 데이터를 저장하는 것이 가능하다. 또한, 설명의 편의를 위하여 소거 동작에 의하여 형성되는 데이터 분포를 '11' 데이터 분포로 정의한다.
도 6 및 도 7 을 참조하면, 우선, 'S610' 단계에서는 쓰기 동작 이전에 메모리 블록에 소거 동작을 수행한다. 즉, 메모리 블록의 모든 메모리 셀은 소거 데이터 분포를 형성한다.
이어서, 'S620' 단계에서는 제1 쓰기 동작에 따른 프로그래밍 동작을 수행하며, 이를 통해 ① 에서의 다수의 데이터 분포를 형성한다. 즉, 다수의 메모리 셀은 저장될 데이터에 따라 소거 데이터 분포인 '11' 데이터 분포와 프로그래밍 데이터 분포인 '01' 데이터 분포, '10' 데이터 분포, '00' 데이터 분포가 형성될 수 있다. 이어서, 'S620' 단계에서는 제1 읽기 동작을 수행하는데, 이때 ① 의 제1 내지 제3 기준 전압(VR1_1, VR1_2, VR1_3)을 기준으로 다수의 데이터 분포를 검출한다. 여기서, '11' 데이터 분포는 '11' 데이터로 출력되고, '01' 데이터 분포는 '01' 데이터로 출력되고, '10' 데이터 분포는 '10' 데이터로 출력되며, '00' 데이터 분포는 '00' 데이터로 출력됨으로써 제1 읽기 동작을 마친다.
'S630' 단계에서는 'S631' 단계와 'S632' 단계 및 S633' 단계를 통해 제2 쓰기 동작을 수행한다.
우선, 'S631' 단계에서는 '01' 데이터 분포와 '10' 데이터 분포 및 '00' 데이터 분포 중 어느 하나의 데이터 분포를 임시 소거 데이터 분포로 설정한다. 여기서, 임시 소거 데이터 분포는 위에서 설명하였듯이 소거 상태에 대응하는 데이터 분포이다. ② 에서는 일례로 '10' 데이터 분포를 임시 소거 데이터 분포로 정의하였다. 'S632' 단계에서는 다수의 메모리 셀 중 소거 대상 메모리 셀에 프로그래밍 동작을 수행하여 임시 소거 데이터 분포를 형성한다. 즉, '11' 데이터 분포와 '01' 데이터 분포를 가지는 메모리 셀 중 소거 대상 메모리 셀에 프로그래밍 동작을 수행하여 임시 소거 데이터 분포인 '10' 데이터 분포를 형성한다. 'S633' 단계에서는 다수의 메모리 셀 중 프로그래밍 대상 메모리 셀에 프로그래밍 동작을 수행하며, 이를 통해 ③ 에서의 데이터 분포를 형성한다. 즉, 다수의 메모리 셀은 저장될 데이터에 따라 ③ 에서와 같이 '11' 데이터 분포와 '01' 데이터 분포와 '10' 데이터 분포, 및 '00' 데이터 분포가 형성될 수 있다.
여기서, '01' 데이터 분포와 '10' 데이터 분포, 및 '00' 데이터 분포는 도 5 의 프로그래밍 데이터 분포에 대응하며, 프로그래밍 데이터 분포의 개수는 데이터 표현 개수에 대응한다. 도 7 에서는 데이터의 표현 개수가 '11', '01', '10', '00' 으로 4 개이며, 임시 소거 데이터 분포와 프로그래밍 데이터 분포를 포함하여 4 개의 데이터 분포가 형성된다.
이어서, 'S640' 단계에서는 제2 읽기 동작을 수행하는데, 이때 ③ 의 제1 내지 제3 기준 전압(VR2_1, VR2_2, VR2_3)을 기준으로 다수의 데이터 분포를 검출한다. 여기서, '11' 데이터 분포는 '11' 데이터로 출력되고, '01' 데이터 분포는 '01' 데이터로 출력되고, '10' 데이터 분포는 '10' 데이터로 출력되며, '00' 데이터 분포는 '00' 데이터로 출력됨으로써 제2 읽기 동작을 마친다.
본 발명의 실시예에 따른 멀티 레벨 셀 구조를 가지는 반도체 메모리 장치는 메모리 셀에 저장된 데이터를 읽은 이후 프로그래밍 동작만으로 새로운 데이터를 저장하는 것이 가능하다.
한편, 도 3, 도 5, 도 7 에서 볼 수 있듯이, 프로그래밍 동작시 데이터 분포도는 점점 오른쪽으로 이동한다. 데이터 분포도가 오른쪽으로 이동한다는 것은 메모리 셀의 문턱 전압 값이 점점 높아짐을 의미한다. 현실적으로 메모리 셀의 문턱 전압 값을 무한정 올리는 것은 불가능하다. 따라서, 이를 제한하기 위하여 도 8 과 같은 방법을 제안한다.
도 8 은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 동작 순서도이다.
도 8 을 참조하면, 반도체 메모리 장치는 메모리 블록에 소거 동작을 수행하는 단계(S810)와, 제1 쓰기/읽기 동작을 수행하는 단계(S820)와, 임계 데이터 분포를 판단하는 단계(S830), 및 제2 쓰기/읽기 동작을 수행하는 단계(S840)를 포함한다.
'S810' 단계에서는 쓰기 동작 이전에 메모리 블록에 소거 동작을 수행한다. 이어서, 'S820' 단계에서는 제1 쓰기 동작에 따른 프로그래밍 동작을 수행하여 데이터 분포를 형성하고, 제1 읽기 동작을 수행하여 이렇게 형성된 데이터 분포를 검출한다.
이어서, 'S830' 단계에서는 'S820' 단계에서 형성된 데이터 분포가 임계 데이터 분포인지를 판단한다. 여기서, 임계 데이터 분포는 설계에 따라 달라질 수 있으며, 더 이상 프로그램 동작을 수행할 수 없는 데이터 분포를 의미한다. 그래서, 만약 'S820' 단계에서 형성된 데이터 분포가 임계 데이터 분포인 경우(예) 'S810' 단계를 통해 메모리 블록에 소거 동작을 수행하고, 'S820' 단계에서 형성된 데이터 분포가 임계 데이터 분포가 아닌 경우(아니오) 'S840' 단계를 통해 제2 쓰기 동작과 제2 읽기 동작을 수행한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 연속적인 프로그래밍 동작을 통해 형성된 데이터 분포가 임계 데이터 분포인지를 판단하여 메모리 블록에 대한 소거 동작의 수행 여부를 결정한다. 그리고, 이를 통해 메모리 블록에 대한 소거 동작의 수행 횟수를 최소화하는 것이 가능하다.
도 9 는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 9 를 참조하면, 반도체 메모리 장치는 고전압 생성부(910)와, 로우 어드레스 디코딩부(920)와, 메모리 블록(930)과, 페이지 버퍼링부(940), 및 데이터 분포 분석부(950)를 구비한다.
고전압 생성부(910)는 읽기 명령(RD)에 응답하여 프로그래밍 전압(V_PR)을 생성하기 위한 것으로, 이후 설명될 데이터 분포 분석부(950)에서 생성되는 제어 신호(CTR)에 응답하여 프로그래밍 전압(V_PR)의 전압 레벨이 제어된다. 로우 어드레스 디코딩부(920)는 어드레스(ADD)를 디코딩하여 해당 워드 라인(WL)을 활성화시키기 위한 것으로, 활성화된 워드 라인(WL)은 프로그래밍 전압(V_PR)에 대응하는 전압 레벨을 가진다. 메모리 블록(930)은 활성화된 워드 라인(WL)의 전압 레벨 즉, 프로그래밍 전압(V_PR)의 전압 레벨과 저장될 데이터(DAT)에 대응하는 프로그래밍 동작에 따라 데이터 분포가 형성된다. 페이지 버퍼링부(940)는 메모리 블록(930)과 연결되어 데이터(DAT)의 입출력 동작을 제어하기 위한 것으로, 읽기 동작시 기준 전압에 응답하여 메모리 블록(930)에 형성된 데이터 분포를 검출한다.
이어서, 데이터 분포 분석부(950)는 메모리 블록(930)에 형성된 데이터 분포를 분석하여 제어 신호(CTR)를 생성한다. 여기서, 제어 신호(CTR)는 쓰기 동작시 데이터 분포를 형성하는데 기준이 되는 프로그래밍 전압(V_PR)과, 읽기 동작시 데이터를 검출하는데 기준이 되는 기준 전압 - 예컨대, 도 3 의 제1 및 제2 기준 전압(VR1, VR2) - 의 조절 여부를 결정하기 위한 정보를 가진다.
한편, 데이터 분포 분석부(950)는 다양한 설계 변경이 가능하며, 도 9 에서는 메모리 블록(930)의 데이터 분포와 다음 저장될 데이터 정보(INF_DAT)를 비교하여 제어 신호(CTR)를 생성하는 것을 일례로 하였다. 예컨대, 메모리 블록(930)의 데이터 분포와 다음 저장될 데이터 전보(INF_DAT)가 서로 동일한 경우 굳이 프로그래밍 전압(V_PR)과 기준 전압을 조절하지 않아도 되며, 예컨대, 도 3 의 ① 의 소거 데이터 분포가 ② 의 제1 데이터 분포로만 프로그래밍 되는 경우 역시 프로그래밍 전압(V_PR)과 기준 전압을 조절하지 않아도 된다. 따라서, 데이터 분포 분석부(950)는 프로그래밍 전압(V_PR)과 기준 전압을 조절하지 않는 제어 신호(CTR)를 생성하기만 하면 된다.
다른 한편, 데이터 분포 분석부(950)는 도 8 과 같은 상황에서도 고전압 생성부(910)와 페이지 버퍼링부(940)를 제어한다. 다시 말하면, 고전압 생성부(910)가 메모리 블록(930)에 대한 소거 동작을 수행할 수 있는 프로그래밍 전압(V_PR)을 생성하도록 제어하며, 페이지 버퍼링부(940) 역시 데이터에 대한 검출 동작을 수행할 수 있도록 기준 전압을 제어한다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 읽기 동작과 쓰기 동작을 소거 동작 없이 연속적으로 수행하는 것이 가능하며, 이를 통해 데이터 처리 동작 속도를 높여주는 것이 가능하다. 또한, 다음 프로그래밍 동작을 통해 형성될 데이터 분포와 프로그래밍 될 데이터 분포의 거리를 최소화함으로써, 다음 프로그래밍 동작시 소모되는 시간을 줄여 줄 수 있으며, 또한 간섭의 영향을 줄여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
S210 : 메모리 블록에 소거 동작을 수행하는 단계
S220 : 제1 쓰기 동작을 수행하는 단계
S230 : 제1 읽기 동작을 수행하는 단계
S240 : 제2 쓰기 동작을 수행하는 단계
S250 : 제2 읽기 동작을 수행하는 단계

Claims (18)

  1. 제1 쓰기 동작시 제1 프로그래밍 동작을 수행하여 제1 데이터 분포를 형성하는 단계;
    제1 읽기 동작시 상기 제1 프로그래밍 동작에 대응하는 제1 기준 전압으로 상기 제1 데이터 분포를 검출하여 예정된 데이터를 출력하는 단계;
    제2 쓰기 동작시 제2 프로그래밍 동작을 수행하여 제2 데이터 분포를 형성하는 단계;
    제2 읽기 동작시 상기 제2 프로그래밍 동작에 대응하는 제2 기준 전압으로 상기 제2 데이터 분포를 검출하여 상기 제1 읽기 동작시 상기 제1 데이터 분포에 대응하는 상기 예정된 데이터와 동일한 데이터를 출력하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 데이터 분포를 형성하는 단계 이전에 다수의 메모리 셀을 포함하는 메모리 블록에 소거 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 동일한 데이터를 출력하는 단계에서 상기 제2 기준 전압으로 상기 제1 데이터 분포를 검출하여 상기 예정된 데이터와 다른 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 다른 데이터는 소거 상태의 데이터 분포에 대응하는 데이터 값을 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 프로그래밍 동작을 통해 형성되는 데이터 분포와 임계 데이터 분포를 비교하는 단계; 및
    상기 비교하는 단계의 결과에 따라 다수의 메모리 셀을 포함하는 메모리 블록에 소거 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  6. 다수의 메모리 셀에 프로그래밍 동작을 통해 N(여기서, N 은 2 이상) 개의 다수의 데이터 분포를 형성하는 단계;
    상기 다수의 데이터 분포를 예정된 기준 전압으로 검출하는 단계;
    상기 다수의 데이터 분포 중 N 번째 데이터 분포를 소거 상태에 대응하는 제1 데이터 분포로 설정하고, N+1 번째 데이터 분포를 프로그래밍 상태에 대응하는 제2 데이터 분포로 설정하는 단계;
    상기 다수의 메모리 셀 중 소거 대상 메모리 셀을 프로그래밍하여 상기 제1 데이터 분포를 형성하고, 상기 다수의 메모리 셀 중 프로그래밍 대상 메모리 셀을 프로그래밍하여 상기 제2 데이터 분포를 형성하는 단계; 및
    상기 제1 및 제2 데이터 분포에 대응하는 기준 전압에 응답하여 상기 다수의 메모리 셀에 형성된 데이터 분포를 검출하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 다수의 데이터 분포를 형성하는 단계 이전에 상기 다수의 메모리 셀을 포함하는 메모리 블록에 소거 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제6항에 있어서,
    상기 제2 데이터 분포를 형성하는 단계는 상기 제1 데이터 분포를 형성하는 단계가 완료된 이후 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  9. 제6항에 있어서,
    상기 제2 데이터 분포와 임계 데이터 분포를 비교하는 단계; 및
    상기 비교하는 단계의 결과에 따라 상기 다수의 메모리 셀을 포함하는 메모리 블록에 소거 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제6항에 있어서,
    상기 제1 및 제2 데이터 분포의 개수는 데이터 표현 개수에 대응하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  11. 다수의 메모리 셀에 프로그래밍 동작을 통해 적어도 두 개 이상의 다수의 데이터 분포를 형성하는 단계;
    상기 다수의 데이터 분포를 예정된 기준 전압으로 검출하는 단계;
    상기 다수의 데이터 분포 중 어느 하나의 데이터 분포를 소거 상태에 대응하는 데이터 분포 - 임시 소거 데이터 분포 - 로 설정하는 단계;
    상기 다수의 메모리 셀 중 소거 대상 메모리 셀에 프로그래밍 동작을 수행하여 상기 임시 소거 데이터 분포를 형성하는 단계;
    상기 다수의 메모리 셀 중 프로그래밍 대상 메모리 셀에 프로그래밍 동작을 수행하는 단계; 및
    상기 프로그래밍 동작에 대응하는 기준 전압에 응답하여 상기 다수의 메모리 셀에 형성된 데이터 분포를 검출하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 다수의 데이터 분포를 형성하는 단계 이전에 상기 다수의 메모리 셀을 포함하는 메모리 블록에 소거 동작을 수행하여 소거 상태의 데이터 분포 - 소거 데이터 분포 - 를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 임시 소거 데이터 분포와 상기 소거 데이터 분포는 서로 다른 분포인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 임시 소거 데이터 분포와 임계 데이터 분포를 비교하는 단계; 및
    상기 비교하는 단계의 결과에 따라 상기 다수의 메모리 셀을 포함하는 메모리 블록에 소거 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제11항에 있어서,
    상기 프로그래밍 동작을 수행하는 단계를 통해 형성된 데이터 분포와 상기 임시 소거 데이터 분포의 개수는 데이터 표현 개수에 대응하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  16. 읽기 명령에 응답하여 프로그래밍 전압을 생성하기 위한 고전압 생성부;
    어드레스를 디코딩하여 활성화되는 워드 라인을 상기 프로그래밍 전압으로 구동하기 위한 로우 어드레스 디코딩부;
    상기 워드 라인의 전압 레벨과 데이터에 대응하는 프로그래밍 동작에 따라 데이터 분포가 형성되는 메모리 블록;
    상기 메모리 블록과 연결되어 데이터 입출력 동작을 제어하며, 읽기 동작시 기준 전압에 응답하여 상기 메모리 블록의 데이터 분포를 검출하기 위한 페이지 버퍼링부; 및
    상기 메모리 블록의 데이터 분포를 분석하여 제어 신호를 생성하기 위한 데이터 분포 분석부를 구비하되,
    상기 프로그래밍 전압과 상기 기준 전압은 상기 제어 신호에 응답하여 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 데이터 분포 분석부는 상기 메모리 블록의 데이터 분포와 다음 입력되는 데이터 정보를 비교하여 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서,
    상기 프로그래밍 전압과 상기 기준 전압 각각은 최초 예정된 전압을 가지고 있으며, 상기 메모리 블록에 형성된 데이터 분포가 임계 데이터 분포인 경우 상기 프로그래밍 전압과 상기 기준 전압 각각은 상기 최초 예정된 전압으로 설정되는 것을 특징으로 하는 반도체 메모리 장치.
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