KR20120037161A - 비휘발성 메모리 - Google Patents

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KR20120037161A
KR20120037161A KR1020100098754A KR20100098754A KR20120037161A KR 20120037161 A KR20120037161 A KR 20120037161A KR 1020100098754 A KR1020100098754 A KR 1020100098754A KR 20100098754 A KR20100098754 A KR 20100098754A KR 20120037161 A KR20120037161 A KR 20120037161A
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Abstract

본 발명에 따른 비휘발성 메모리는, 직렬로 연결된 다수의 메모리 셀을 포함하는 셀스트링; 상기 셀스트링과 연결된 비트라인; 바이어스에 응답하여 상기 비트라인과 센싱노드를 전기적으로 연결하는 연결부; 자신에게 저장된 데이터에 응답하여 상기 센싱노드를 프리차지 하거나/하지않는 페이지 버퍼; 상기 페이지 버퍼가 상기 센싱노드를 프리차지하는데 걸리는 시간을 늘리는 프리차지 슬로잉부를 포함한다.

Description

비휘발성 메모리{NON-VOLATILE MEMORY}
본 발명은 비휘발성 메모리에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 이러한, 비휘발성 메모리 소자 중 현재 주로 사용되고 있는 플로팅 게이트형 비휘발성 메모리 소자(이하, 비휘발성 메모리 소자)는 기판의 채널 영역의 상부에 위치하며, 그로부터 절연되는 플로팅 게이트(floating gate)를 활용하여 구동된다. 특히, 상기 플로팅 게이트의 전도성 밴드에 유지되는 전하의 양을 제어함에 따라, 메모리 셀의 문턱 전압(threshold voltage)이 이동하는 성질을 이용하여 비휘발성 메모리 소자는 구동하게 되는 것이다.
플로팅 게이트에 프로그램 전압을 인가하면 메모리 셀의 문턱 전압은 상승하게 된다. 여기서, 비휘발성 메모리 소자 내의 각각의 메모리 셀의 특성은 각각 다르므로, 메모리 셀은 일정한 문턱 전압 분포 폭을 갖게 된다. 이하 플래시 메모리의 예를 들어 메모리 셀에 데이터를 저장하는 방법에 대해 설명한다.
비휘발성 메모리 장치는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록(memory block)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된다. 각각의 메모리 셀은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 소거된 셀(erased cell)이고, 오프 셀은 프로그램된 셀(programmed cell)이다. 비휘발성 메모리 장치는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
도 1은 종래의 비휘발성 메모리의 구성도이다.
도 1에 도시된 바와 같이 비휘발성 메모리는, 직렬로 연결된 다수의 메모리 셀(111, 112, 113)을 포함하는 셀스트링(110), 셀스트링(110)과 연결된 비트라인(BL), 바이어스(V)에 응답하여 비트라인(BL)과 센싱노드(SO)를 전기적으로 연결하는 연결부(120), 자신에게 저장된 데이터에 응답하여 센싱노드(SO)를 프리차지 하거나/하지않는 페이지 버퍼(130)를 포함한다. 셀스트링(110)이란 소스 선택 트랜지스터(SSL을 입력받는 트랜지스터)와 드레인 선택 트랜지스터(DSL을 입력받는 트랜지스터) 사이에 직렬로 연결되어 스트링(string) 구조를 이루는 것을 말한다. 다수의 메모리 셀(111, 112, 113)의 플로팅 게이트에는 다수의 워드라인(WL0, WL1, WL2)에 의해 각종 전압이 인가된다.
도 1을 참조하여 비휘발성 메모리의 동작에 대해서 설명한다.
프로그램 동작시에는 워드라인에 프로그램 전압이 인가되는 메모리 셀이 프로그램 되지 않게 하기 위해서 비트라인(BL)을 프리차지한다. 검증 동작시에는 프로그램 여부를 확인하기 위해 메모리 셀에 검증 전압을 인가하기 전에 비트라인(BL)을 프리차지한다. 비트라인(BL)을 프리차지하는 경우 페이지 버퍼(130)가 센싱노드(SO)를 프리차지하고 연결부(120)에 바이어스(V)가 인가되면 센싱노드(SO)와 비트라인(BL)이 전기적으로 연결되어 비트라인(BL)이 프리차지된다.
페이지 버퍼(130)는 프리차지 신호(PRECH)에 응답하여 센싱노드(SO)를 전원전압(VCC) 레벨로 프리차지하는 피모스 트랜지스터(131)와 데이터를 저장하고 이에 응답하여 센싱노드(SO)의 전압을 결정하거나 센싱노드(SO)의 전압레벨에 대응되는 논리값을 저장하는 래치부(132)를 포함한다.
피모스 트랜지스터(131)는 소스가 전원전압(VCC)단에 접속되고, 드레인이 센싱노드(SO)에 접속되고 게이트의 입력을 프리차지 신호(PRECH)로 한다. 프리차지 신호(PRECH)가 활성화되면 피모스 트랜지스터(131)가 턴온되어 전원전압(VCC)단과 센싱노드(SO)가 전기적으로 연결된다. 전원전압(VCC)단은 내부전원에서 생성된 전원전압(VCC)이 비휘발성 메모리의 각 부분으로 인가되는 전압단을 의미한다. 이때 내부 전원은 전원전압(VCC)단을 통해 센싱노드(SO)에 파워를 공급하므로 파워 드롭(Power Drop)이 생기게 된다. 파워 드롭으로 인하여 내부 전압의 파워가 일시적으로 감소하게 되면 전원전압(VCC)의 레벨도 떨어진다.
프리차지 동작은 페이지를 기준으로 이루어지는데 페이지에 포함된 메모리 셀의 수는 점점 증가하고 있으며 이를 위해 한 페이지에 포함된 페이지 버퍼(130)의 숫자도 증가하고 있다. 따라서 프리차지 동작시 동시에 프리차지 해주어야 하는 센싱노드(SO)의 숫자도 많이 증가하였다. 현재 한 페이지는 8(KB)까지 확장되어 여기에 포함된 센싱노드(SO)들의 총 캐패시턴스 값은 약 2.62(nF)에 이르고 있다. 프리차지 동작시 피모스 트랜지스터(131)가 빨리 턴온되면 전압차이가 있는 전원전압(VCC)단과 다수의 센싱노드(SO)가 갑자기 연결되어 내부 전원의 파워가 일시적으로 감소하는 정도가 커지는 문제점이 발생한다. 내부 전원의 파워가 감소하여 전원전압(VCC)의 레벨이 떨어지면 데이터 입/출력, 캐시 오퍼레이션(Cache Operation)에 문제가 유발된다는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 센싱노드를 서서히 프리차지 하여 프리차지 전압을 공급하는 내부전원의 파워가 떨어지는 현상을 방지하여 비휘발성 메모리의 오동작을 줄이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 비휘발성 메모리는, 직렬로 연결된 다수의 메모리 셀을 포함하는 셀스트링; 상기 셀스트링과 연결된 비트라인; 바이어스에 응답하여 상기 비트라인과 센싱노드를 전기적으로 연결하는 연결부; 자신에게 저장된 데이터에 응답하여 상기 센싱노드를 프리차지 하거나/하지않는 페이지 버퍼; 상기 페이지 버퍼가 상기 센싱노드를 프리차지하는데 걸리는 시간을 늘리는 프리차지 슬로잉부를 포함할 수 있다.
상기 프리차지 슬로잉부는, 상기 프리차지 신호를 비활성화 상태로 구동하는 비활성화 구동부; 상기 프리차지 신호를 서서히 활성화 상태로 구동하는 활성화 구동부를 포함할 수 있다.
상기 활성화 구동부는 상기 프리차지 신호를 활성화 상태로 구동하는 속도를 늦추는 구동 지연 소자를 포함할 수 있다.
또한 상기한 목적을 달성하기 위한, 본 발명에 따른 비휘발성 메모리는, 직렬로 연결된 다수의 메모리 셀을 포함하는 셀스트링; 상기 셀스트링과 연결된 비트라인; 프리차지 신호에 응답하여 상기 비트라인을 프리차지하기 위한 프리차지부; 및 상기 프리차지 신호가 비활성화 상태로부터 서서히 활성화 상태로 천이하도록 하는 프리차지 신호 제어부를 포함할 수 있다.
상기 프리차지 신호 제어부는, 상기 프리차지 신호를 비활성화 상태로 구동하는 비활성화 구동부; 상기 프리차지 신호를 서서히 활성화 상태로 구동하는 활성화 구동부를 포함할 수 있다.
상기 활성화 구동부는 상기 프리차지 신호를 활성화 상태로 구동하는 속도를 늦추는 구동 지연 소자를 포함할 수 있다.
본 발명에 따른 비휘발성 메모리는, 센싱노드를 서서히 프리차지 하여 프리차지 전압을 공급하는 내부전원의 파워가 떨어지는 현상을 방지하였다.
도 1은 종래의 비휘발성 메모리의 구성도,
도 2는 본 발명의 일실시예에 따른 비휘발성 메모리의 구성도,
도 3은 본 발명에 다른 비휘발성 메모리의 구성도,
도 4는 종래의 비휘발성 메모리와 본 발명의 일실시예에 따른 비휘발성 메모리의 동작의 차이를 설명하기 위한 파형도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 비휘발성 메모리의 구성도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리는, 직렬로 연결된 다수의 메모리 셀(211, 212, 213)을 포함하는 셀스트링(210), 셀스트링(210)과 연결된 비트라인(BL), 바이어스(V)에 응답하여 비트라인(BL)과 센싱노드(SO)를 전기적으로 연결하는 연결부(220), 자신에게 저장된 데이터에 응답하여 센싱노드(SO)를 프리차지 하거나/하지않는 페이지 버퍼(230), 페이지 버퍼(230)가 센싱노드(SO)를 프리차지하는데 걸리는 시간을 늘리는 프리차지 슬로잉부(240)를 포함한다. 셀스트링(210)의 구성은 종래와 동일하다.
도 2를 참조하여 본 발명에 따른 비휘발성 메모리의 프리차지 동작을 설명한다. 프리차지 동작은 메모리셀에 프로그램 전압 또는 검증 전압을 인가하기 전에 센싱노드(SO) 및 비트라인(BL)을 프리차지하는 일련의 동작을 말한다.
페이지 버퍼(230)는 프리차지 신호(PRECH)가 활성화되면 센싱노드(SO)를 프리차지한다. 페이지 버퍼(130)는 프리차지 신호(PRECH)에 응답하여 센싱노드(SO)를 전원전압(VCC) 레벨로 프리차지하는 피모스 트랜지스터(231)와 데이터를 저장하고 이에 응답하여 센싱노드(SO)의 전압을 결정하거나 센싱노드(SO)의 전압레벨에 대응되는 논리값을 저장하는 래치부(232)를 포함한다. 피모스 트랜지스터(231)는 소스가 전원전압(VCC)단에 접속되고, 드레인이 센싱노드(SO)에 접속되고, 프리차지 신호(PRECH)를 게이트의 입력으로 한다.
프리차지 슬로잉부(240)는 프리차지 신호(PRECH)가 비활성화 상태로부터 서서히 활성화 상태로 천이하도록 한다. 이때 센싱노드(SO)가 프리차지 되는 속도는 피모스 트랜지스터(231)가 오프 상태에서 턴온 상태로 천이하는 속도에 비례한다. 또한 피모스 트랜지스터(231)가 오프 상태에서 턴온 상태로 천이하는 속도는 프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 천이하는 속도를 조절하여 제어할 수 있다. 결과적으로 프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 천이하는 속도 늦추면 센싱노드(SO)가 프리차지 되는 속도도 느려지게 된다. 즉 본 발명에 따른 비휘발성 메모리는 프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 천이하는 속도를 늦추어 센싱노드(SO)가 프리차지되는 속도를 늦춘다.
센싱노드(SO)의 프리차지가 끝나면 연결부(220)에 바이어스(V)가 인가되어 센싱노드(SO)와 비트라인(BL)이 전기적으로 연결되어 비트라인(BL)이 프리차지되고 비트라인(BL)의 프리차지가 끝나면 어떤 동작인지 여부에 따라 메모리 셀(211, 212, 213) 중 타겟 셀(프로그램 또는 검증하고자 하는 메모리 셀)에 프로그램 전압 또는 검증 전압이 인가된다.
본 발명은 프리차지 신호(PRECH)의 상태가 천이하는 속도를 늦추어 센싱노드(SO)의 프리차지가 서서히 이루어지게 만든다. 센싱노드(SO)가 서서히 프리차지 하게 되면 종래에 비하여 내부 전원의 파워 드롭이 많이 줄어든다. 즉 센싱노드(SO)를 프리차지할 때 전원전압(VCC)의 레벨이 떨어지는 정도가 줄어들게 된다. 따라서 종래에 파워 드롭으로 인해 발생했던 데이터 입/출력이 오류나 캐시 오퍼레이션의 오류를 줄일 수 있다.
이하 프리차지 슬로잉부(240)의 구성 및 동작에 대해 설명한다.
프리차지 슬로잉부(240)는 소스 프리차지 신호(S_PRECH)에 응답하여 프리차지 신호(PRECH)를 활성화/비활성화한다. 프리차지 슬로잉부(240)는 프리차지 신호(PRECH)를 비활성화 상태로 구동하는 비활성화 구동부(241), 프리차지 신호(PRECH)를 서서히 활성화 상태로 구동하는 활성화 구동부(241)를 포함한다.
소스 프리차지 신호(S_PRECH)가 활성화 상태(하이)에서 비활성화 상태(로우)로 천이하는 경우 비활성화 구동부(241)에 의해서 프리차지 신호(PRECH)가 활성화 상태(로우)에서 비활성화 상태(하이)로 천이하게 된다. 비활성화 구동부(241)는 내부 노드(A)에 전하를 빠르게 공급하여 프리차지 신호(PRECH)가 활성화 상태(로우)로부터 빠르게 비활성화 상태(하이)로 천이하도록 한다.
소스 프리차지 신호(S_PRECH)가 활성화 상태(하이)에서 비활성화 상태(로우)로 천이하는 경우 활성화 구동부(242)에 의해서 프리차지 신호(PRECH)가 비활성화 상태(하이)에서 활성화 상태(로우)로 천이하게 된다. 활성화 구동부(242)는 프리차지 신호(PRECH)를 활성화 상태로 구동하는 속도를 늦추는 구동 지연 소자(242A)를 포함한다. 지연소자(242A)는 저항으로 구성될 수 있는데 지연소자(242A)로 인하여 내부노드(A)의 전하가 방전되는 속도가 느려진다. 이를 이용하여 프리차지 신호(PRECH)가 비활성화(하이) 상태로부터 서서히 활성화 상태(로우)로 천이하도록 한다.
상술한 설명에서 상태가 서서히 천이한다는 말은 어떤 신호 혹은 상태가 제1레벨에서 제2레벨로 변화하는 경우 제1레벨을 유지하다가 변화가 시작되어 제2레벨에 이르기까지 소정의 슬루프(Slope)를 가지고 천천히 변화한다는 의미이다. 종래 의 경우 프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 천이하는 경우 거의 계단 함수(Step Function)에 가깝에 변화하였지만 본 발명의 경우 소정의 기울기를 가지고 변화하게 된다.
도 3은 본 발명에 다른 비휘발성 메모리의 구성도이다.
도 3에 도시된 바와 같이 본 발명에 따른 비휘발성 메모리는, 직렬로 연결된 다수의 메모리 셀(311, 312, 313)을 포함하는 셀스트링(310), 셀스트링(310)과 연결된 비트라인(BL), 프리차지 신호(PRECH)에 응답하여 비트라인(BL)을 프리차지하기 위한 프리차지부(320), 바이어스(V)에 응답하여 비트라인(BL)과 센싱노드(SO)를 전기적으로 연결하는 연결부(330), 자신에게 저장된 데이터에 응답하여 센싱노드(SO)의 전압을 결정하는 페이지 버퍼(340) 및 프리차지 신호(PRECH)가 비활성화 상태로부터 서서히 활성화 상태로 천이하도록 하는 프리차지 신호 제어부(350)를 포함한다.
프리차지부(320)는 연결부(330), 프리차지 신호(PRECH)에 응답하여 비트라인(BL)을 프리차지하기 위한 구성을 포함한다. 프리차지 신호 제어부(350)는 프리차지 슬로잉부(240)에 대응된다. 프리차지 신호(PRECH)는 활성화되었을 때 비트라인(BL)을 프리차지 하도록 하는 신호들을 대표하는 신호이다. 셀스트링(310)의 구조는 도 1의 셀스트링(110)과 동일하다. 페이지 버퍼(340)는 센싱노드(SO)의 전압을 자신에게 저장된 데이터의 값에 대응되는 전압레벨로 결정한다. 페이지 버퍼(340)가 센싱노드(SO)의 전압을 결정하면 연결부(330)에 의해 비트라인(BL)과 센싱노드(SO)를 전기적으로 연결되어 센싱노드(SO)의 전압이 비트라인(BL)으로 전달된다. 또한 페이지 버퍼(340)는 비트라인(BL)과 센싱노드(SO)를 전기적으로 연결되어 비트라인(BL)의 전압이 센싱노드(SO)로 전달되면 센싱노드(SO)의 전압레벨에 대응되는 값을 데이터로 저장한다.
프리차지부(320)의 프리차지 신호(PRECH)에 응답하여 비트라인(BL)을 프리차지 한다. 비트라인(BL)은 프리차지된 센싱노드(SO)와 전기적으로연결되어 프리차지 될 수도 있고 프리차지부(320)에 의해 직접 프리차지 될 수도 있다. 한 페이지에 포함된 비트라인(BL)의 개수가 증가하면 프리차지부(320)를 통해 비트라인(BL)을 프리차지 하는 경우에도 내부 전원의 파워 드롭으로 인해 전원전압(VCC)이 떨어지는 문제가 발생할 수 있다.
이러한 경우에도 프리차지부(320)가 비트라인(BL)을 프리차지하는 속도는 프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 천이하는 속도에 비례한다. 여기서 비례는 정비례 관계를 의미하는 것이 아니고 프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 천이하는 속도가 빨라지면 프리차지부(320)가 비트라인(BL)을 프리차지하는 속도도 빨라지고, 프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 천이하는 속도가 느려지면 프리차지부(320)가 비트라인(BL)을 프리차지하는 속도도 느려진다는 의미이다.
따라서 프리차지 신호(PRECH)가 비활성화 상태로부터 서서히 활성화 상태로 천이하도록 하여 비트라인(BL)이 서서히 프리차지되도록 할 수 있다. 비트라인(BL)을 서서히 프리차지하여 내부 전원의 파워 드롭으로 인해 전원전압(VCC)의 레벨이 떨어지는 현상을 막을 수 있다.
도 4는 종래의 비휘발성 메모리와 본 발명의 일실시예에 따른 비휘발성 메모리의 동작의 차이를 설명하기 위한 파형도이다.
제1파형도(401)는 종래의 비휘발성 메모리의 프리차지 신호(PRECH) 및 센싱노드(SO)의 전압변화와 내부 전원전압(VCC)단의 전압변화를 나타낸다.
프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 계단 함수에 가깝게 변화하면 곧 바로 피모스 트랜지스터(231)가 턴온된다. 피모스 트랜지스터(231)가 완전히 턴온되어 전원전압(VCC)단과 센싱노드(SO)사이에 전하가 이동하는 경로가 충분히 열리므로 센싱노드(SO)의 전압이 빠르게 상승하여 전원전압(VCC) 레벨로 프리차지된다. 전원전압(VCC)단에서는 빠르게 전하가 방출되어 큰 파워 드롭(403)이 발생하게 된다.
제2파형도(402)는 본 발명에 따른 비휘발성 메모리의 프리차지 신호(PRECH) 및 센싱노드(SO)의 전압변화와 내부 전원전압(VCC)단의 전압변화를 나타낸다.
프리차지 신호(PRECH)가 비활성화 상태에서 활성화 상태로 서서히 변화하면 피모스 트랜지스터(231)가 서서히 턴온된다. 서서히 턴온된다는 것은 피모스 트랜지스터(231) 내부에서 전하가 이동하는 경로가 서서히 열린다는 의미이다. 피모스 트랜지스터(231)가 서서히 턴온되므로 센싱노드(SO)의 전압이 서서히 상승하여 전원전압(VCC) 레벨로 프리차지된다. 전원전압(VCC)단에서는 서서히 전하가 방출되어 종래보다 파워 드롭(404)이 크게 줄어든다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (9)

  1. 직렬로 연결된 다수의 메모리 셀을 포함하는 셀스트링;
    상기 셀스트링과 연결된 비트라인;
    바이어스에 응답하여 상기 비트라인과 센싱노드를 전기적으로 연결하는 연결부;
    자신에게 저장된 데이터에 응답하여 상기 센싱노드를 프리차지 하거나/하지않는 페이지 버퍼;
    상기 페이지 버퍼가 상기 센싱노드를 프리차지하는데 걸리는 시간을 늘리는 프리차지 슬로잉부
    를 포함하는 비휘발성 메모리.
  2. 제 1항에 있어서,
    상기 페이지 버퍼는 프리차지 신호가 활성화되면 상기 센싱노드를 프리차지하는 비휘발성 메모리.
  3. 제 2항에 있어서,
    상기 프리차지 슬로잉부는 상기 프리차지 신호가 비활성화 상태로부터 서서히 활성화 상태로 천이하도록 하는 비휘발성 메모리.
  4. 제 1항에 있어서,
    상기 프리차지 슬로잉부는,
    상기 프리차지 신호를 비활성화 상태로 구동하는 비활성화 구동부;
    상기 프리차지 신호를 서서히 활성화 상태로 구동하는 활성화 구동부를 포함하는 비휘발성 메모리.
  5. 제 4항에 있어서,
    상기 활성화 구동부는 상기 프리차지 신호를 활성화 상태로 구동하는 속도를 늦추는 구동 지연 소자를 포함하는 비휘발성 메모리.
  6. 직렬로 연결된 다수의 메모리 셀을 포함하는 셀스트링;
    상기 셀스트링과 연결된 비트라인;
    프리차지 신호에 응답하여 상기 비트라인을 프리차지하기 위한 프리차지부; 및
    상기 프리차지 신호가 비활성화 상태로부터 서서히 활성화 상태로 천이하도록 하는 프리차지 신호 제어부
    를 포함하는 비휘발성 메모리.
  7. 제 6항에 있어서,
    상기 프리차지부가 상기 비트라인을 프리차지하는 속도는 상기 프리차지 신호가 비활성화 상태에서 활성화 상태로 천이하는 속도에 비례하는 비휘발성 메모리.
  8. 제 6항에 있어서,
    상기 프리차지 신호 제어부는,
    상기 프리차지 신호를 비활성화 상태로 구동하는 비활성화 구동부;
    상기 프리차지 신호를 서서히 활성화 상태로 구동하는 활성화 구동부를 포함하는 비휘발성 메모리.
  9. 8항에 있어서,
    상기 활성화 구동부는 상기 프리차지 신호를 활성화 상태로 구동하는 속도를 늦추는 구동 지연 소자를 포함하는 비휘발성 메모리.
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* Cited by examiner, † Cited by third party
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