KR100365644B1 - 멀티비트 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명의 플래쉬 메모리 장치는, 복수개의 워드라인들 및 비트라인들에 연결되며 각각이 복수개의 데이타 저장 상태들 중 하나의 데이타 저장 상태로 프로그램되어 있는 복수개의 메모리셀들을 가지는 메모리 셀 어레이와, 선택된 메모리셀의 저장 상태에 응답하는 선택된 비트라인에 선택적으로 연결되는 노드와, 상기 노드에 연결되며 상기 하나의 데이타 저장 상태에 대응하는 데이타 비트들을 저장하고 출력하는 복수개의 레지스터들과, 상기 선택된 메모리셀에 대한 감지동작이 시작되기 전에 상기 선택된 비트라인을 프리차아지하고 상기 선택된 메모리셀에 대한 감지동작이 완료된 다음에 상기 선택된 비트라인과 상기 노드를 등화하는 회로를 가진다.

Description

멀티비트 불휘발성 메모리 장치{MULTI-STATE NON-VOLATILE SEMICONDUCTOR MEMORY}
플래쉬(flash) 메모리 장치는 메모리셀들에 저장된 데이타를 일시에 소거 할 수 있으며, 휴대용 정보/통신 기기에 적합하다. 플래쉬 메모리 장치의 메모리셀에 저장된 데이타를 읽어내기 위해서는, 프로그램된 메모리셀들의 상태를 검사하는 것이 필요하다. 즉, 디코더(decoder)에 의해 선택된 메모리셀로부터 데이타를 읽어내기 위한 신호가 해당하는 워드라인으로 인가되며, 그에 따라 저장된 정보에 해당하는 전류 또는 전압이 해당하는 비트라인에 나타난다.
낸드형(NAND-type)의 플래쉬 메모리장치에서는, 선택된 메모리셀의 컨트롤게이트(control gate)에 인가되는 전압보다 더 높은 전압이 비선택된 메모리셀들의 컨트롤게이트에 인가되고, 선택된 메모리셀의 상태에 따라 전류가 흐르거나 흐르지 않는 상태로 결정이 된다. 정해진 전압조건에서 프로그램된 메모리셀의 드레쉬홀드전압(threshold voltage)이 기준치보다 높으면 그 메모리셀은 오프셀(off-cell)로 판독되어 해당하는 비트라인상에는 하이레벨의 전압이 충전된다. 반대로, 프로그램된 메모리셀의 드레쉬홀드전압이 기준치보다 낮으면 그 메모리셀은 온셀(on-cell)로 판독되어 해당하는 비트라인은 로우레벨로 방전된다. 그러한 비트라인의 상태는 감지증폭기(sense amplifier)를 통하여 데이타비트 "1" 또는 "0"로 최종적으로 판독된다.
한편, 보다 작은 칩사이즈(chip size)에서 저장용량의 증가를 필요로 하는 추세에 따라, 하나의 메모리셀에 2비트이상의 데이타를 선택적으로 저장할 수 있도록 하는 기술이 제안되었다. 즉, 멀티비트(multi-bit) 기술로서, 각 메모리셀은 선택적으로 데이타 "00", "01", "10", 또는 "11"로 프로그램된다. 따라서, 동일한 메모리셀들을 가지는 플래쉬메모리장치라면, 기존의 단일비트(single bit)를 저장하는 경우에 비하여 2배의 데이타 저장 용량을 가지게 된다. 그러한 멀티비트 플래쉬메모리장치에서 메모리셀은, 네가지의 데이타상태 중 하나의 상태를 저장하게 되는데, 각 데이타상태에 대응하는 드레쉬홀드전압을 갖도록 프로그램되어진다.
그러나, 플래쉬 메모리 장치의 집적도가 지속적으로 증가하고 회로 구조가 더욱 복잡해 짐에 따라, 온셀을 감지하는 과정에서 온셀을 통하여 흐르는 전류량이 감소하게 된다. 그 결과, 해당하는 비트라인에서의 전압현상시간(voltage developing time)이 그 만큼 길어지고 데이타의 독출시간이 지연되는 문제가 발생한다. 그러한 문제는 플래쉬메모리장치가 고속 동작화로 진행됨에 따라 더욱 심화될 것이다.
따라서, 본 발명의 목적은 전술한 문제점을 해결하기 위한 것으로서, 특히, 독출동작의 속도를 증가시킬 수 있는 멀티비트 플래쉬 메모리 장치를 제공함에 있다.
본 발명의 목적을 달성하기 위하여, 본 발명의 실시예에 따른 플래쉬 메모리 장치는, 복수개의 워드라인들 및 비트라인들에 연결되며 각각이 복수개의 데이타 저장 상태들 중 하나의 데이타 저장 상태로 프로그램되어 있는 복수개의 메모리셀들을 가지는 메모리 셀 어레이와, 선택된 메모리셀의 저장 상태에 응답하는 선택된 비트라인에 선택적으로 연결되는 노드와, 상기 노드에 연결되며 상기 하나의 데이타 저장 상태에 대응하는 데이타 비트들을 저장하고 출력하는 복수개의 레지스터들과, 상기 선택된 메모리셀에 대한 감지동작이 시작되기 전에 상기 선택된 비트라인을 프리차아지하고 상기 선택된 메모리셀에 대한 감지동작이 완료된 다음에 상기 선택된 비트라인과 상기 노드를 등화하는 회로를 가진다.
상기 복수개의 데이타 저장 상태가 4개의 데이타 저장 상태이다. 상기 노드는 신호에 응답하여 트랜지스터를 통하여 상기 선택된 비트라인에 연결되며, 신호에 응답하여 트랜지스터를 통하여 전원전압에 연결된다. 상기 선택된 비트라인은 신호에 응답하여 트랜지스터를 통하여 쉴딩전압라인에 연결된다.
본 발명에 따른 독출동작은, 먼저, 선택된 메모리셀에 대한 감지동작이 시작되기 전에 선택된 비트라인을 프리차아지한 다음, 상기 선택된 메모리셀의 저장상태를 감지하고 상기 선택된 메모리셀에 연결된 상기 선택된 비트라인을 현상한다. 그 다음, 상기 레지스터에 연결된 노드와 상기 선택된 비트라인을 등화한다.
제1도는 본 발명의 바람직한 실시예에 따라 멀티비트 플래쉬 메모리 장치에서 독출종작을 수행하기 위한 회로들을 보여준다.
제2도는 프로그램상태에 따른 메모리셀의 드레쉬홀드 전압 분포와 독출동작을 수행하기 위한 워드라인 전압의 관계를 보여주는 그래프이다.
제3도는 제1도의 회로들을 이용한 독출동작을 보여주는 타이밍도이다.
<도면의 주요 부분에 대한 참조부호의 설명>
20,30 : 레지스터 ΦLCH1 : 래치 인에이블 신호
PRCHGB : 프리차아지 신호
이하의 설명 또는 참조 도면상에서 동일한 참조 부호를 사용하는 구성요소는 동일한 대상인 것으로 이해하여야 한다. 또한, 신호명의 후단에 부가되는 문자 "B"는 그 신호가 음논리(negative logic)로 활성화됨을 의미한다.
제1도는 멀티비트 데이타를 저장하는 메모리셀로부터의 독출동작을 수행하기 위한 회로를 보여준다. 제1도를 참조하면, 메모리셀어레이 10은 대응하는 비트라인들 BL1~BL4에 연결된 복수개의 셀스트링(cell string)들로 구성된다. 셀 스트링들의 모두 동일한 구조로 되어 있다. 각각의 셀스트링은 스트링 선택 트랜지스터 ST1과, 메모리셀들 M1~M16과 접지 선택 트랜지스터 GT1로 이루어 진다. 스트링 선택 트랜지스터 ST1는 비트라인 BL1에 연결되며 접지 선택 트랜지스터 GT1은 공통 소오스 라인 CSL에 연결된다. 메모리셀들 M1~M16은 스트링 선택 트랜지스터와 접지 선택 트랜지스터사이에서 직렬로 연결된다. 하나의 셀 스트링내에 포함된 메모리셀들의 수는 플래쉬 메모리 장치의 저장 용량에 따라 달라 질 수 있다. 셀 스트링들의 스트링 선택 트랜지스터들 ST1의 게이트들은 스트링 선택 라인 SSL에 공통으로 접속되어 있다. 스트링 선택 라인 SSL은 로우디코더 15로부터 제공되는 스트링 선택 신호를 전송하는 역할을 한다. 로우디코더 15로부터 제공되는 접지 선택 신호를 전송하는 접지 선택 라인 GSL에는 셀스트링들의 접지 선택 트랜지스터들의 게이트가 접속된다. 메모리셀들 M1~M16의 컨트롤 게이트들의 각각에는 워드라인들 WL1~WL16이 접속된다.
비트라인들 BL1과 BL2의 사이에는, 엔모오스(NMOS) 인핸스먼트(enhancement) 트랜지스터들 MH1 및 MH2가 직렬로 연결되며, 비트라인들 BL3 및 BL4의 사이에는, 엔모오스 인핸스먼트 트랜지스터들 MH6 및 MH7이 직렬로 연결된다. 엔모오스 인핸스먼트 트랜지스터들 MH1 및 MH2사이의 공통 소오스 노드 CS1과, 엔모오스 인핸스먼트 트랜지스터들 MH6 및 MH7사이의 공통 소오스 노드 CS2에는 쉴딩(shielding)전압라인 VPWR이 연결된다. 쉴딩전압라인 VPWR은 접지레벨(또는 0V)로 설정되어 있다. 엔모오스 인핸스먼트 트랜지스터들 MH1과 MH2의 게이트들에는 신호들 VCON1과 VCON2가 각각 접속되며, 엔모오스 인핸스먼트 트랜지스터들 MH6 및 MH7의 게이트들에는 신호 VCON3 및 VCON4가 각각 접속된다. 엔모오스 인핸스먼트 트랜지스터 MH3은, 신호 BLSHF1에 응답하여, 비트라인 BL1과 노드 N1을 연결하며, 엔모오스 인핸스먼트 트랜지스터 MH4는, 신호 BLSHF2에 응답하여, 비트라인 BL2와 노드 N1을 연결한다. 또한, 엔모오스 인핸스먼트 트랜지스터 MH8은, 신호 BLSHF3에 응답하여, 비트라인 BL3과 노드 N1을 연결하며, 엔모오스 인핸스먼트 트랜지스터 MH9는, 신호 BLSHF4에 응답하여, 비트라인 BL4와 노드 N1을 연결한다. 엔모오스 인핸스먼트 트랜지스터들 MH5 및 MH10은, 신호들 BLSLT1 및 BLSLT2에 각각 응답하여, 노드 N1을 래치형 레지스터들 20 및 30에 연결한다. 엔모오스 인핸스먼트 트랜지스터들 MH1~MH10은 메모리셀들의 데이타를 소거할 때 사용되는 고전압을 처리하기 위하여 보통의 엔모오스트랜지스터들보다는 인핸스먼트 특성을 보다 강화하여 설계된 것들이다. 전원전압 VDD와 노드 N1사이에는 피모오스 트랜지스터 MP1이 연결된다. 피모오스 트랜지스터 MP1의 게이트에는 음논리의 프리차아지 신호 PRCHGB가 인가된다.
엔모오스 인핸스먼트 트랜지스터 MH5를 통하여 노드 N1과 연결되는 레지스터 20에서는, 피모오스 트랜지스터 MP2가, 리세트 신호 RST에 응답하여, 전원전압 VDD와 레지스터 출력단 Q1을 연결한다. 엔모오스 트랜지스터 MN1은 레지스터 출력단 Q1과 접지전압사이에 연결된다. 레지스터 출력단 Q1과 엔모오스 트랜지스터 MN1의 게이트사이에는, 인버터 INV1이 연결된다. 엔모오스 트랜지스터 MN1의 게이트(또는 노드 N1)로부터 접지전압에 이르기까지, 엔모오스 트랜지스터들 MN2 및 MN3가 직렬로 연결된다. 엔모오스 트랜지스터 MN2의 게이트에는 노드 N1이 접속되고, 엔모오스 트랜지스터 MN3의 게이트에는 래치 인에이블 신호 φLCH1이 접속된다.
엔모오스 인핸스먼트 트랜지스터 MH10을 통하여 노드 N1과 연결되는 레지스터 30에서는, 피모오스 트랜지스터 MP3가, 리세트 신호 RST에 응답하여, 전원전압 VDD와 레지스터 출력단 Q2를 연결한다. 엔모오스 트랜지스터 MN4는 레지스터 출력단 Q2와 접지전압사이에 연결된다. 레지스터 출력단 Q2와 엔모오스 트랜지스터 MN4의 게이트(또는 노드 N3)사이에는, 인버터 INV가 연결된다. 노드들 N3 및 N4사이에 연결된 엔모오스 트랜지스터 MN5의 게이트는 노드 N1에 연결된다. 노드 N3으로부터 접지전압까지의 2개의 전류경로가 있으며, 그 하나는 서로 직렬로 연결된 엔모오스 트랜지스터들 MN6 및 MN7로 이루어 지고 다른 하나는 서로 직렬로 연결된 엔모오스 트랜지스터들 MN8 및 MN9로 이루어 진다. 엔모오스 트랜지스터 MN6의 게이트는 레지스터 20의 출력단 Q1에 접속되고, 엔모오스 트랜지스터 MN7의 게이트는 래치 인에이블 신호 ΦLCH3에 접속된다. 엔모오스 트랜지스터 MN8의 게이트는 노드 N2(인버터 INV1의 출력단)에 접속되며, 엔모오스 트랜지스터 MN9의 게이트는 래치 인에이블 신호 ΦLCH2에 접속된다.
제1도에 도시된 회로들에 관련한 동작을 설명하기에 앞서, 멀티비트상태의 저장형태에 대하여 먼저 이해하여야 한다. 제2도를 참조하면, 하나의 메모리셀은 네가지의 데이타들 "00", "01", "10", 그리고 "11" 중 하나의 데이타에 대응하는 드레쉬홀드전압을 갖는다. 예컨대, 데이타 "00"은 2.3~2.7V의 드레쉬홀드 전압 분포에 해당하고, 데이타 "01"은 1.3~1.7V, 데이타 "10"은 0.3~0.7V, 그리고 데이타 "11"은 -2.7V이하의 드레쉬홀드 전압 분포에 대응한다. 메모리셀이 어느 드레쉬홀드 전압 분포에 속하는지를 감지하기 위해서는, 제2도에 보인 바와 같이, 전압 분포들의 사이마다 기준전압들(또는 독출전압) VR1~VR3을 설정하고 이를 해당하는 워드라인으로 인가한다. 예컨대, 기준전압 VR1이 선택된 메모리셀에 대응하는 워드라인에 인가되고 그 선택된 메모리셀이 데이타 "00"에 해당하는 드레쉬홀드 전압으로 프로그램되어 있는 상태라면, 2V의 워드라인 전압으로는 턴온되지 못하는 조건이므로 그 메모리셀은 오프셀로 판별된다. 반대로, 선택된 메모리셀이 데이타"01", "10", 또는 "11"로 프로그램되어 있었다면, 2V의 워드라인 전압이 해당하는 드레쉬홀드 전압보다 높은 레벨이므로 온셀로 판별된다.
그러면, 제3도의 동작타이밍도를 참조하여, 본 발명에 따른 독출 동작을 설명한다. 제3도에 보인 동작 수순은 3단계에 걸쳐 순차적으로 이루어 진다. 즉, 제1단계는 선택된 메모리셀이 데이타 "00"으로 프로그램된 것인지를 감지하기 위하여 제1기준전압 VR1(2V)을 인가한다. 제2단계는, 제1단계에서 선택된 메모리셀이 온셀로 판명된 경우, 선택된 메모리셀이 데이타 "01"로 프로그램된 것인지를 감지하기 위하여 제2기준전압 VR2(1V)를 인가한다. 그 다음, 제3단계에서는, 제2단계까지도 선택된 메모리셀이 온셀로 읽히는 경우, 선택된 메모리셀이 데이타 "10" 또는 "11"로 프로그램된 것인지를 감지하기 위하여 제3기준전압 VR3(0V)를 인가한다. 제3단계를 수행한 결과, 오프셀로 읽히는 선택 메모리셀은 데이타 "10"을 저장하고 있는 것으로 판명되며, 온셀로 읽히는 선택 메모리셀은 데이타 "11"을 저장하고 있는 것으로 판명된다.
본 실시예에서, 선택된 메모리셀은 워드라인 WL1과 비트라인 BL1에 연결된 M1이며, 전원전압은 3.3V로 한다. 또한, 선택된 메모리셀 M1은 데이타 "00"으로 프로그램된 것으로 가정한다.
먼저, 리세트 기간 Ti에서, 메모리 셀 어레이를 제외한 주변회로들이 하이레벨의 신호들 VCON1~VCON4, BLSHF1~BLSHF4, PRCHGB, BLST1~BLST3, 그리고 RST에 의해 리세트됨에 따라, 노드 N1과 레지스터 출력단들 Q1 및 Q2가 로우레벨로 초기화된다. 스트링 선택 라인 SSL과 비선택된 워드라인들 WL2~WL16은 전 기간에 걸쳐약 6V의 독출 전압 Vr로 묶여 있다. 접지 선택 라인 GSL은 실질적인 감지기간들 T2, T4 및 T6동안 6V의 독출전압을 유지한다. 기간 Ti이후, 프리차아지 신호 PRCHGB는 비트라인 BL1과 노드 N1이 등화되기 시작할 때까지 노드 N1에 항상 VDD를 공급하기 위하여 로우레벨로 활성화 된다. 선택된 비트라인 BL1에 관련되지 않은 신호들 BLSHF2~BLSHF4는 로우레벨로 비활성화 된다.
기간 T1에서, BLSHF1은 0V로 강하한 다음 약 0.7V의 제1프리차아지레벨 Vp1으로 상승하여, 비트라인 BL1을 Vp1-Vth의 레벨로 충전시킨다. Vth는 엔모오스 인핸스먼트 트랜지스터 MH3의 드레쉬홀드 전압이다. VCON1이 로우레벨로 강하됨에 의해비트라인 BL1은 VPWR로부터 전기적으로 분리된다.
그 다음, 기간 T2에서는, 제1기준전압 VR1보다 높은 드레쉬홀드 전압을 가지는 선택 메모리셀 M1을 통한 전류 흐름이 없기 때문에, 비트라인 BL1은 Vp1-Vth를 그대로 유지하고 노드 N1도 또한 VDD 레벨을 유지한다. 기간 T2에 포함된 종속기간 Tcs는, BLSHF1이 로우레벨에 머물고 있는 동안, 비트라인 BL1이 해당하는 메모리셀 M1의 상태에 응답할 수 있도록 하는 기간이다. 여기서, 비트라인 BL1이 기간 Tcs동안 프리차아지 레벨 Vp1-Vth로부터 현상(develop)되기 때문에, 메모리셀 M1이 온셀인지 오프셀인지를 감지하는 시간이 종래에 비해 짧아짐에 주목하여야 한다. 메모리셀 M1이 오프셀이 아닌 온셀인 경우라면, 데이타 "01", "10", 또는 "11"의 파형과 같이, 비트라인 BL1은 프리차아지 레벨 Vp1-Vth로부터 로우레벨로 떨어진다.
기간 Tcs의 말단에서 프리차아지 신호 PRCHGB는 하이레벨로 비활성화된다.그러면, 기간 T2의 종속기간 Teq에서, BLSHF1는 노드 N1과 비트라인 BL1을 VDD 레벨로 등화시키기 위하여 0V로부터 제2프리차아지레벨 Vp2로 상승한다. 비트라인 BL1의 정전용량이 노드 N1의 정전용량보다 더 크다는 점을 고려하면, BLSHF1이 Vp1의 레벨인 때 비트라인 BL1과 비트라인 N1의 전압레벨을 등화시키는 것은 무리가 없다. 더우기, Vp1과 Vp2간의 전압차(약 0.3~0.4V)는, 엔모오스 인핸스먼트 트랜지스터 MH3의 적은 드레인-소오스 전압을 고려하여 비트라인 BL1과 노드 N1사이의 경로을 적정하게 개방하는 조건으로 설정된 것이다. 오프셀인 선택 메모리셀 M1을 포함한 셀스트링을 통하여 전류 흐름이 없기 때문에, 노드 N1은 하이레벨을 유지하고 레지스터 출력단 Q2는 하이레벨의 래치인에이블신호 ΦLCH2에 응답하여 데이타비트 "1"(또는 하이레벨)로 바뀐다. 그런 다음, BLSHF1이 Vp2로부터 하이레벨로 상승하고 VCON1이 하이레벨로 활성화됨에 따라, 비트라인 BL1과 노드 N1은 0V(또는 접지전압)로 강하한다.
전술한 동작과정은 데이타 "00"를 가진 메모리셀에 대한 독출동작에 관한 것이지만, 선택된 메모리셀이 데이타 "01"로 프로그램되어 있다면, 독출싸이클이 기간 T4까지 진행된다. 또한, 선택된 메모리셀이 데이타 "10" 또는 "11"로 프로그램되어 있다면, 독출싸이클은 기간 T6까지 연장된다.
상술한 바와 같이, 본 발명은 선택된 비트라인과 감지용 노드(예컨대, N1)을 프리차아지함에 의해 보다 빠른 독출속도를 구현함으로써, 회로의 집적밀도가 증가함에 따른 비트라인 현상시간(developing time)의 장기화를 극복하는 장점이 있다.

Claims (5)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    복수개의 워드라인들 및 비트라인들에 연결되며, 각각이 복수개의 데이타 저장 상태들 중 하나의 데이타 저장 상태로 프로그램되어 있는 복수개의 메모리셀들을 가지는 메모리 셀 어레이와,
    선택된 메모리셀의 저장 상태에 응답하는 선택된 비트라인에 선택적으로 연결되는 노드와,
    상기 노드에 연결되며, 상기 하나의 데이타 저장 상태에 대응하는 데이타 비트들을 저장하고 출력하는 복수개의 레지스터들과,
    상기 선택된 메모리셀에 대한 감지동작이 시작되기 전에 상기 선택된 비트라인을 프리차아지하고, 상기 선택된 메모리셀에 대한 감지동작이 완료된 다음에 상기 선택된 비트라인과 상기 노드를 등화하는 회로를 구비하며,
    상기 데이타 비트들이 상기 선택된 비트라인에 관련됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수개의 데이타 저장 상태가 4개의 데이타 저장 상태임을 특징으로 하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 노드는 신호에 응답하여 트랜지스터를 통하여 상기 선택된 비트라인에 연결되며, 신호에 응답하여 트랜지스터를 통하여 전원전압에 연결됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 선택된 비트라인은 신호에 응답하여 트랜지스터를 통하여 쉴딩전압에 연결됨을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 메모리셀들에 연결된 복수개의 비트라인들과 복수개의의 레지스터들을 가지는 반도체 메모리 장치에서 복수개의 데이타 저장 상태들 중 하나를 저장하는 상기 메모리셀의 데이타 저장 상태를 읽는 방법에 있어서,
    선택된 메모리셀에 대한 감지동작이 시작되기 전에 선택된 비트라인을 프리차아지하는 과정과,
    상기 선택된 메모리셀의 저장상태를 감지하고 상기 선택된 메모리셀에 연결된 상기 선택된 비트라인을 현상하는 과정과,
    상기 레지스터에 연결된 노드와 상기 선택된 비트라인을 등화하는 과정을 구비함을 특징으로 하는 방법.
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