KR100915883B1 - 복수-레벨 비휘발성 집적 메모리 디바이스용 센스 증폭기 - Google Patents

복수-레벨 비휘발성 집적 메모리 디바이스용 센스 증폭기 Download PDF

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Abstract

복수-레벨 메모리 셀들(105)을 구비한 메모리들에 사용할 수 있는 센스 증폭기(100)은 센스 증폭기 분해능을 증가시키기 위해 셀(105)에 결합된 캐스코드 디바이스(135)를 포함한다. 프리-차지 모드에서, 센스 증폭기(100)는 셀을 독출하는데 필요한 시간을 줄이기 위해 셀(105)의 비트라인(140)을 프리-차지하도록 구성된다. 프리-차지 모드는 기준전압이 인가되는 단위(unity) 이득 버퍼(175), 및 스위치(165, 170)를 포함할 수도 있다. 스위치(165, 170)는 비트라인(140)을 프리-차지하기 위해 캐스코드 디바이스(135)에 버퍼를 결합시키며, 셀에 저장된 데이터를 나타내는 전압신호를 캐스코드 디바이스(135)가 발현(develop)할 수 있게 버퍼를 디바이스로부터 분리시킨다. 센스 증폭기(100)는 전압신호를 증폭하고, 칩 공간을 보존하고, 비용 및 독출 에러를 줄이기 위해 재생(regeneration) 모드에서 재구성될 수 있다.

Description

복수-레벨 비휘발성 집적 메모리 디바이스용 센스 증폭기{Sense amplifier for multilevel non-volatile integrated memory devices}
본 발명은 일반적으로 비휘발성 집적 메모리 디바이스들에 관한 것으로, 특히 복수-상태 메모리 셀에 저장된 데이터를 고 정확도로 신속하게 독출하기 위해 비휘발성 집적 메모리 디바이스들을 동작시키는 방법에 관한 것이다.
전기적으로 소거 가능하고 프로그램 가능한 독출전용 메모리들(EEPROM) 혹은 플래시 메모리들과 같은 비휘발성 메모리들은, 대량의 데이터 저장 디바이스들 및 고정된 전원이 없는, 이를테면 셀룰라 전화들, 휴대 개인용 컴퓨터들(PC), 휴대 음악 플레이어들 및 디지털 카메라들과 같은 디바이스들을 포함하는 휴대 디바이스들에 널리 사용된다.
통상적으로, 비휘발성 메모리들은 전계효과 트랜지스터(FET)의 소스 및 드레인으로부터 전기적으로 분리된 절연 혹은 부동-게이트와, 제어 게이트를 구비한 FET를 각각이 구비한 다수의 메모리 셀들을 갖춘 반도체 디바이스들이다. 비휘발성 메모리들은 FET의 임계전압을 변경시키기 위해 부동 게이트에 전하를 주입함으로써 프로그램 혹은 정보를 저장한다. 주입된 전하는 FET의 임계전압을, 전하에 비례하는 량만큼 고유(intrinsic) 임계전압으로부터 변경시킨다. 메모리 셀 내 FET의 새로운 임계전압은 한 비트 이상의 프로그램된 데이터 혹은 정보를 나타낸다. 예를 들면, 단일 비트의 데이터를 저장하는 단순한 메모리 셀에서, FET의 임계전압은 임계전압 범위에서 하이 측에 가까운 전압까지 상승되거나 로우 측에 가까운 전압에 유지된다. 이들 두 프로그램된 임계전압들은 논리 1 혹은 논리 0을 나타낸다. 이들 전압들은, 독출조건들이 수립되었을 때, 메모리 셀을 각각 턴 온 혹은 오프 하도록 프로그램하며, 그럼으로써 메모리 셀에 저장된 데이터가 논리 1인지 아니면 논리 0인지를 독출동작에서 판정할 수 있게 한다. 단순 메모리 셀에 저장된 비트를 읽기 위해서, FET에 중간 임계전압이 인가되고 결과적인 전류가 기준전류와 비교된다. 하이 임계전압, 즉 논리 1로 프로그램된 메모리 셀은 기준전류보다는 전류를 덜 전도시킬 것이며, 로우 임계전압, 즉 논리 0으로 프로그램된 메모리 셀은 전류를 기준전류보다 많이 전도시킬 것이다. 전류비교는 센스 증폭기로서 알려진 회로에 의해 달성된다. 단순 메모리 셀에 있어서, 센스 증폭기의 출력은 메모리 셀에 저장된 데이터의 논리 상태를 나타내는 1비트 디지털 신호이다.
보다 복잡한 비휘발성 메모리들은 메모리 셀 당 1비트 이상을 저장시킬 수 있게 하는 복수-레벨 혹은 복수-상태 메모리 셀들을 구비한다. 메모리 셀 당 1비트 이상을 저장함에 있어서는 메모리 셀의 임계전압 간격을 복수의 영역들 혹은 메모리 상태들로 분할할 것을 요하며, 그 각각은 몇 개의 가능한 비트들 혹은 데이터 상태들 중 하나를 나타내는 몇 개의 임계전압들 중 하나에 연관된다. 예를 들면, 2비트의 데이터를 저장할 수 있는 복수-상태 메모리 셀은 4개의 메모리 상태들을 갖는 임계 간격을 요하며, 3비트의 데이터를 저장하는 복수-상태 메모리 셀은 임계 간격을 8 메모리 상태들로 분할할 것을 요한다. 이러한 복수-상태 메모리 셀들을 구비한 전형적인 플래시 메모리들은, 참조로 여기 포함시키는 미국특허 5,043,940 및 5,434,825에 기재되어 있다.
복수-상태 메모리 셀들을 구비한 비휘발성 메모리들의 개념을 완전히 활용하기 위해서, 메모리 상태들은 마진/판별 오버헤드를 위한 최소의 임계전압 간격으로, 가능한 한 서로 밀접하게 팩(pack)되어야 한다. 이에 따라, 복수-상태 메모리 셀을 독출함에 있어서는 사용가능한 메모리 상태들 간 간격보다 훨씬 좁은 마진들을 갖고 프로그램된 임계전압을 센스 증폭기가 정밀하게 분해(resolve) 해야 할 것을 요한다. 예를 들면, 임계전압 간격이 2볼트인 FET들 및 메모리 셀 당 4비트(메모리 셀 당 16 메모리 상태들)인 복수-상태 메모리 셀이 있다고 할 때, 각각의 메모리 상태는 125mV 크기이어서, 센스 증폭기는 수 밀리볼트 내로 임계전압들을 분해해야 한다. 통상, 센스 증폭기는 약 10mV 이하 이내로 임계전압들을 분해할 수 있어야 한다.
작은 전압 차이들을 분해하는 것 외에도, 수행요건은 센스 증폭기가 매우 짧은 시간 내에, 프로그램된 임계전압을 판정할 수 있을 것을 요한다. 이것은 프로그래밍 동작에 이어 동작을 검증하는 것인 폐루프 기입을 사용하는 비휘발성 메모리들에선 매우 중요할 수 있는 것으로, 여기서 센스 증폭기는 메모리 셀의 임계전압이 원하는 값에 도달하여 있는지를 체크한다. 이들 수행 및 분해능 요건들은 동시에 만족시키기가 어렵다. 대부분, 분해능을 향상시키기 위해선 성능이 희생되어야 하고 성능을 향상시기키 위해선 분해능이 희생되어야 한다.
도 1은 전류 감지 회로로서 알려진 종래 기술의 감지회로를 도시한 것이다. 전류 미러 회로(10), 및 일반적으로 각 메모리 상태에 하나의 센스 증폭기인 복수의 센스 증폭기들(15)은 메모리 셀(20)로부터의 전류를, 복수의 기준 전류회로들(25)에 의해 동시에 제공된 기준 전류들과 비교한다. 최대 프로그램된 임계전압보다 큰 소정의 고정된 전압이, 독출되는 메모리 셀의 제어 게이트에 인가된다. 결과적인 메모리 셀의 전류는 도 1에 도시된 바와 같이 P-채널 FET을 사용하여 복수의 P-채널 FET들에 미러(mirror) 된다. 이들 복수의 미러 전류들은 복수의 센스 증폭기들에 의해 기준전류들과 비교된다. 서로 다른 기준전류들은 임계전압 분할들의 경계들에 대응하는 프로그램된 임계전압들에 의해 나온 전류와 동일하다. 센스 증폭기들의 디지털 출력은 메모리 셀 상태를 나타낸다.
이전 설계들에 비해 향상되었지만, 이 방식은 많은 이유로 완전히 만족스럽지 못하다. 어레이들이 크기가 증대하고 증가하는 수의 메모리 셀들을 갖게 됨에 따라, 보다 많은 수의 셀들에 미러 되게 하는데 필요한 전류, 일반적으로 수십 마이크로암페어(㎂) 정도의 전류를 공급하는 것은 가능하지 않다. 또한, 비교적 작은 전류 레벨들을 구별함으로써 셀 상태를 읽는 것은 어렵다.
도 2 및 도 3에 도시한 소위 전압 감지 방식에서, 메모리 셀(20)의 비트라인(28)의 전압(VBL)은 프리-차지 전압(VPRE)을 사용하여 기준전압(VPRE )에 프리-차지된다. 선택적으로, 메모리 셀(20)의 비트라인(28)은 캐스코드(cascode) 디바이스(32)를 통해 프리-차지된다. 최대 가능한 임계전압(VT) 셀을 초과하는 제 어 게이트 전압(VCG)이 제어 게이트(28)에 인가된다. VCG의 선택에 있어서는 소거된 메모리 셀이 그 선택된 VCG의 크기에 의해 항시 전도되게 VT에 관련하여 선택된다. 일정 기간 Δt 후에, VBL은 인버터 혹은 비교기(30)를 사용하여 트립(trip) 혹은 기준전압(VTRP)과 비교된다. 도 3을 참조하면, VBL이 Δt 후에 VTRP보다 크면, 셀(20)은 유효 비교전류(ICOMP) 미만에서 도통되므로 VT가 높아져 셀이 프로그램 됨을 알 수 있다. 유효 비교전류에 대해 단순화한 근사 표현식은
ICOMP = CBL (VPREㆍVTRP)/(AVㆍΔt)
임을 알 수 있고, 여기서 AV는 캐스코드 디바이스의 전압 이득이고 CBL은 비트라인 용량이다.
메모리 셀(20)이 복수-레벨 혹은 복수-상태 메모리 셀이라면, VT는 일련의 서로 다른 VCG 전압들을 인가하고 결과적인 VBL 전압들을 비교함으로써 보다 정밀하게 결정될 수 있다. 예를 들면, 하프-스텝핑(half-stepping)으로서 알려진 이러한 방식의 한 예에서는, 최대 가능한 VCG의 약 반의 VCG가 인가된다. 두 번째 반복(혹은 패스(pass))에서, 결과적인 VBL이 VTRP 미만이면, 제1 패스에서 인가된 VCG 의 반인 VCG, 혹은 최대 가능한 VCE의 1/4이 인가된다. 제2 혹은 후속 패스에서, 결과적인 VBL이 예상치보다 크다면, 제1 패스에서 인가된 1.5VCG인 VCG, 혹은 최대 가능한 VCG 의 75%가 인가된다. 이 과정은 VT가 충분히 정밀하게 결정될 때까지 계속된다.
큰 어레이들 및/또는 작은 디바이스들을 위한 이전 설계들 및 방법들에 비해 향상되나, 이 방식은 완전히 만족스럽지 못하다. 예를 들면, 유효 비교전류는 일반적으로 서플라이 전압 변동, 발현(develop) 시간(중간 임계전압이 나타나기까지의 시간), 혹은 전술한 식에 따라 ICOMP가 시간에 걸쳐 변함에 따라, 비트라인 용량의 시간 변동에 기인하여 일정하지 않다. 예를 들면, 비트라인 용량은 동일 비트라인에 결합된 메모리 어레이 내 다른 메모리 셀들의 기입 혹은 소거에 기인하여 기입시간부터 독출시간에 걸쳐 변할 수 있다. 이러한 용량의 변화는 ICOMP에 오프셋을 야기할 수 있어, 복수-상태 메모리 셀의 데이터를 부정확하게 독출하게 된다.
또 다른 문제는 특히 비교기가 단순 인버터일 때 VPRE와 VTRP간 차이가 온도 및 전압 서플라이에 따라 변할 수 있다는 것이다. 또한, 측정된 시간은 온도 및/또는 서플라이 전압 변동에 영향을 받기 쉬운 클럭 칩(도시생략)의 편차들에 기인하여 변할 수 있다.
복수-상태 메모리 셀들을 구비한 비휘발성 메모리들의 설계들 대한 또 다른 제약은 독출동작 동안 센스 증폭기에 의해 소비되는 파워이다. 전술한 방식을 사용하는 비휘발성 메모리들은 대부분, 충분한 정밀도 및 속도로 복수-상태 메모리 셀들을 독출함에 있어서 수백 개의 센스 증폭기들이 동시에 동작할 것을 요한다. 이러한 상당 수의 센스 증폭기들은 사용할 수 있는 파워 중 상당 부분을 소비할 수 있다. 이에 따라, 최근의 휴대 디바이스들의 매우 낮은 가용 파워들은 센스 증폭 기 설계에 심각한 제약이 될 수 있다. 예를 들면, 센스 증폭기들의 증가된 이득을 위해 캐스코드 단(cascode stage)들을 구비한 센스 증폭기들이 요망된다. 그러나, 캐스코드단들은 전압 서플라이 트레이스(trace)들 혹은 외부 소스로부터의 하이 전압들을 전달하는 헤드 레일(head rail)들 사이에 필요한 증가된 공간(headroom) 때문에 실제적이지 않을 수 있다. 온-칩 전압 서플라이로부터 하이 전압들을 취하는 비휘발성 메모리들이 입수될 수 있다. 그러나, 이들 전압 서플라이들은 일반적으로 심하게 제한된 파워 역량을 갖고 있고, 특히 휴대 디바이스들에서, 너무 많은 파워를 소비한다. 또한, 온-칩 전압 서플라이들로부터 얻어질 수 있는 파워는 훨씬 더 한정되어 있어, 특히 칩의 방열(heat dissipation)을 감소시키기 위해서, 보존되어야 한다. 이에 따라, 휴대 디바이스들에 줄어든 파워 및 전압 서플라이들로 인해서 센스 증폭기 설계에 제한이 가해진다.
센스 증폭기들의 설계에 있어 또 다른 중요한 고찰은 센스 증폭기에 의해 사용되는 칩 혹은 다이의 면적이다. 전술한 바와 같이, 만족스러운 수행을 달성하기 위해서, 복수-상태 메모리 셀들을 구비한 비휘발성 메모리는 통상적으로 칩 상에 복수의 센스 증폭기들을 요한다. 이에 따라, 센스 증폭기들은 비휘발성 메모리의 다이 면적의 상당 부분을 차지할 수 있다.
따라서, 셀에 저장된 데이터를 고 정확도로 신속하게 독출할 수 있는 센스 증폭기를 갖춘 복수-상태 메모리 셀들을 구비한 비휘발성 메모리에 대한 필요성이 있다. 또한, 비용을 줄이기 위해 구성성분들을 효율적으로 이용하고 칩 공간은 보존하는, 감소된 파워 소비를 갖는 센스 증폭기에 대한 필요성이 있다.
본 발명은 이러한 센스 증폭기들을 제공한다.
<발명의 요약>
본 발명은 프리-차지되는 상태가 센스 증폭기의 트립 포인트(trip point)에 설정된 센스 증폭기를 제공한다. 이러한 프리-차지된 트립 포인트 상태의 사용은 기준전류와 동일하고, 또한 서플라이 전압 변동, 발현 시간 변동, 및 센스 증폭기의 성분들의 용량의 변동에 거의 무관한 유효 비교 전류를 제공하여, 감지 동작에 필요한 시간을 효과적으로 감소시킨다. 일 실시예에서, 센스 증폭기에 프리-차지 재생회로가 제공된다.
일 면에서, 본 발명은 비휘발성 메모리 디바이스 내 복수-상태 메모리 셀에 저장된 데이터를 독출하는 센스 증폭기에 관계된 것이다. 센스 증폭기는 메모리 셀 FET의 드레인에 결합되고, 캐스코드 디바이스에 결합된 프리-차지 회로를 구비한 캐스코드 디바이스를 포함한다. 캐스코드 디바이스는 소스가 메모리 셀 FET의 드레인에 결합되고 드레인이 프리-차지 회로에 결합된 FET인 것이 바람직하다. 캐스코드 디바이스는 독출동작시 센스 증폭기의 분해능을 증대시키고, 기입동작시 메모리 셀에 인가되는 하이 전압으로부터 센스 증폭기의 다른 성분들을 분리시킨다. 프리-차지 회로는 캐스코드 디바이스의 노드를 프리-차지하도록 구성된다. 캐스코드 디바이스는, 센스 증폭기가 프리-차지 모드에 있을 때 프리-차지 동작시 프리-차지 상태로 메모리 셀에 결합된 비트라인을 프리-차지한다. 이와 같이 프리-차지하는 것은 복수-상태 메모리 셀을 독출하는데 필요한 시간을 효과적으로 감소시킨다.
또 다른 면에서, 프리-차지 회로는 입력에 소정의 기준 전압이 인가되고 캐스코드 디바이스의 노드에 결합된 출력을 포함하는 단위(unity) 이득 버퍼를 포함한다. 프리-차지 회로는 캐스코드 디바이스를 통해 비트라인을 소정의 기준전압으로 프리-차지하기 위해 캐스코드 디바이스에 바이어스 전류(IBIAS)를 제공한다. 프리-차지 회로는 센스 증폭기가 프리-차지 모드에 있을 때 단위 이득 버퍼를 캐스코드 디바이스에 결합하고, 센스 증폭기가 발현모드에 있을 때 이를 캐스코드 디바이스로부터 분리시키는 트랜지스터 스위치를 더 포함할 수 있다. 발현모드에서, 기준전류 회로는 캐스코드 디바이스에 기준전류(IREF)를 제공하고, IREF와 메모리 셀을 통하는 전류(ICELL) 간 차가 소정의 기준전압으로부터, 캐스코드 디바이스에 인가되는 전압에 변화를 야기시켜, 메모리 셀에 저장된 데이터를 나타내는 전압신호를 발현한다.
또 다른 면에서, 프리-차지 회로는 센스 증폭기가 재생모드에 있을 때 재생회로로서 재구성되어 발현모드시 발현된 전압신호를 증폭시키다. 프리-차지된 상태는 재생회로를 센스 증폭기의 트립 포인트에 설정된 준안정 상태로 되게 하도록 선택된다. 트립 포인트에서 이러한 프리-차지되는 상태의 사용은 기준전류와 동일하고, 이를테면 비트라인 용량, 서플라이 전압, 및 발현 시간과 같은 요인들에 거의 무관한 유효 비교 전류를 제공한다. 센스 증폭기의 트립 포인트에 프리-차지 상태의 이러한 설정은 독출동작을 가속시킬 수 있다.
또 다른 면에서, 복수-상태 메모리 셀에 저장된 데이터를 독출하기 위한 본 발명에 따른 센스 증폭기를 동작시키는 방법이 제공된다. 프리-차지 회로는 캐스코드 디바이스에 결합되고, 비트라인은 캐스코드 디바이스를 통해 소정의 기준전압으로 프리-차지된다. 프리-차지 회로는 캐스코드 디바이스로부터 분리되고, 메모리 셀에 저장된 데이터를 나타내는 전압신호가 발현된다. 프리-차지 회로는 전압신호를 증폭하기 위해 재생회로로서 재구성된다.
프리-차지 회로는 바람직하게는 트랜지스터 스위치를 통해 출력이 캐스코드 디바이스에 결합된 단위 이득 버퍼를 포함한다. 캐스코드 디바이스에의 프리-차지 회로의 결합은 트랜지스터 스위치를 턴-온 시키는 제어신호를 인가함으로써 달성된다. 캐스코드 디바이스를 통해 비트라인을 소정의 기준전압으로 프리-차지하는 것은 (i) 단위이득 버퍼의 이득에 소정의 기준전압을 인가하는 것과, (ii) 비트라인을 소정의 기준전압으로 프리-차지하기 위해 캐스코드 디바이스의 노드에 단위 이득 버퍼로부터 바이어스 전류(IBIAS)를 인가하는 것을 포함한다. 센스 증폭기는 기준전류(IREF)를 캐스코드 디바이스에 제공하기 위한 기준전류 회로를 더 포함한다. 캐스코드 디바이스는 캐스코드 디바이스에 IREF 및 IBIAS를 동시에 인가함으로써 프리-차지된다. 전압신호를 발현하는 것은 IREF와 메모리 셀을 통하는 셀(ICELL) 간 차가, 비트라인에 충전할 소정의 기준전압을 변경하게 함으로써 달성된다.
프리-차지 회로를 재생회로로서 재구성하는 것은 포지티브 피드백 루프를 갖는 증폭기를 형성하는 것을 포함한다. 그러면, 전압신호는 증폭기를 사용하여 증폭된다. 복수-상태 메모리 셀을 독출하는데 필요한 시간을 더욱 줄이기 위해서, 프리-차지는 전압신호가 발현되는 중에 재생회로를 형성하도록 재구성되는 것이 바람직하다.
본 발명의 이들 및 여러 다른 특징들 및 잇점들은 첨부한 도면들에 관련한 다음의 상세한 설명을 읽었을 때 명백할 것이다.
도 1은 종래 기술에 따른, 전류 미러 회로 및 복수의 센스 증폭기들을 포함하는 복수-상태 메모리 셀들을 구비한 비휘발성 메모리용의 독출 회로의 개략도이다.
도 2는 종래 기술에 따라는, 프리-차지 회로 및 전압 비교기를 포함하는 복수-상태 메모리 셀들을 구비한 비휘발성 메모리용의 또 다른 독출 회로의 개략도이다.
도 3은 종래 기술에 따른, 도 2의 독출회로에 있어 시간에 대한 전압 비교기 출력의 그래프도이다.
도 4a는 본 발명의 실시예에 따른 센스 증폭기의 개략도이다.
도 4b는 본 발명의 실시예에 따라 프리-차지모드로 구성된 도 4a의 센스 증폭기의 간이화한 개략도이다.
도 4c는 본 발명의 실시예에 따라 발현모드로 구성된 도 4a의 센스 증폭기의 간이화한 개략도이다.
도 4d는 본 발명의 실시예에 따라 재생모드로 구성된 도 4a의 센스 증폭기의 간이화한 개략도이다.
도 5는 본 발명의 실시예에 따라 서로 다른 동작모드들에 센스 증폭기를 구성하도록 센스 증폭기의 성분들에 인가되는 제어신호들의 타이밍을 보인 타이밍도이다.
도 6은 본 발명의 실시예에 따른 센스 증폭기로부터의 전압파형들을 도시한 그래프도이다.
도 7은 본 발명의 실시예에 따른 센스 증폭기를 동작시키는 방법의 흐름도이다.
본 발명은 향상된 분해능 및 독출시간들과, 비용을 줄이기 위한 성분들의 효율적인 사용, 공정 편차로부터의 면역(immunity) 및 칩 공간을 보존하는 것을 제공하는, 복수-레벨 메모리 셀들을 구비한 메모리들에서 사용하기 위한 센스 증폭기를 제공한다. 본 발명에 따라 사용되는 센스 증폭기는 특히 복수의 비트들의 데이터를 저장할 수 있는 복수-레벨 혹은 복수-상태 메모리 셀들에 사용하는데 유용하다. 예를 들면, 4비트 데이터를 저장할 수 있고 2볼트 임계전압을 갖는 단일의 FET를 구비한 복수-상태 메모리는 각각 125mV 크기의 16개의 분리된 메모리 상태들(도시생략)을 요한다. 따라서, 이러한 복수-상태 메모리 셀을 독출하는 데 사용되는 센스 증폭기는 서로 다른 메모리 상태들 간을 구별하기 위해서 고 분해능을 요할 것이다. 본 발명의 센스 증폭기 및 방법은 적어도 약 ±5mV의 분해능을 제공한다.
도 4a 내지 도 4d를 참조하여 센스 증폭기를 기술한다. 도 4a는 본 발명에 따라 메모리 셀 혹은 셀(105)에 저장된 데이터를 독출하기 위한 센스 증폭기(100) 의 실시예의 전체적인 개략도를 도시한 것이다.
도 4a에서, 메모리 셀(105)은 전계효과 트랜지스터(FET)(110)의 소스(125) 및 드레인(130)으로부터 전기적으로 분리된 분리 혹은 부동-게이트(120) 및 제어 게이트(115)를 구비한 FET(110)를 포함한다. 정보 혹은 데이터는 FET(110)의 임계전압을 전하에 비례하는 량만큼 고유 임계전압으로부터 변경시키기 위해 부동 게이트(120)에 전하를 주입함으로써 프로그램 혹은 저장한다. FET(110)의 프로그램된 임계전압은 한 비트 이상의 프로그램된 데이터를 나타낸다.
셀(105)에 저장된 데이터를 읽기 위해서, FET(110)의 드레인(130)에 소정의 기준전압(VREF)이 인가된다. 셀에 의해 싱크되는 결과적인 전류가 기준전류와 비교되어 셀의 소정의 임계전압을 판정하고, 그럼으로써 셀에 저장된 데이터의 상태를 판정한다.
센스 증폭기(100)는 셀(105)에 기준전압들 및 전류들을 제공하고, 셀의 프로그램된 임계전압을 나타내는 전압신호를 증폭하고, 동작의 상이한 단계들 혹은 사이클들을 완료하기 위한 서로 상이한 모드들 간에 센스 증폭기를 재구성하기 위해 일부 트랜지스터들의 결합을 전환시키는 다수의 트랜지스터들을 포함한다.
다시 도 4a에서, 센스 증폭기(105)는 셀(105)의 FET(110)의 드레인(130)에 결합된 캐스코드 디바이스(135)를 포함한다. 캐스코드 디바이스(135)는 센스 증폭기(100)의 분해능을 증대시키며, 기입동작시 나머지 센스 증폭기 성분들을 비트라인(140) 상에 발현된 고 전압으로부터 분리시킨다. 본 실시예에서, 캐스코드 디바 이스(135)는 소스(150)가 비트라인(140)을 통해 메모리 셀(105)의 FET(110)의 드레인(130) 및 비트라인 상의 기생용량에 결합된 FET(145)이다. 이 용량은 셀(105)에 병렬로 소스 전압(VSS)에 접속된 비트라인 캐패시터(155)에 의해 나타난다.
캐스코드 디바이스(135)의 FET(145)의 드레인은 제1 출력 노드(160)를 통해 트랜지스터들(165, 170)에 결합된다. 이들 트랜지스터들(165, 170)은, 센스 증폭기(100)가 프리-차지 모드에서 동작될 때, 스위칭 온 되어, 한 쌍의 차동 트랜지스터들(180, 185)로 형성된 단위 이득 버퍼(175)(이 도면엔 생략되어 있음), 및 트랜지스터들(190, 195)에 캐스코드 디바이스를 결합시킨다. 프리-차지 모드에서, 셀(105)의 드레인(130) 및 캐스코드 디바이스(135)의 노드(160)는 셀 독출에 대비하여 소정의 기준전압에 프리-차지된다. 소정의 기준전압은 트랜지스터(185)의 게이트에 인가되고, 트랜지스터(180)의 게이트는 노드(160)에 결합되어 단순 피드백 회로를 형성한다. 트랜지스터들(190, 195)의 게이트들은 트랜지스터들(200, 205)을 통해서는 서로 결합되고 트랜지스터들(215, 220)을 통해선 출력 노드(노드(210))에 결합된다. 트랜지스터(225)는 VSS에 결합되어 트랜지스터(230)를 통해 단위 이득 버퍼(175)에 바이어스 전류(IBIAS)를 공급한다.
드레인 전압(VDD)에 결합된 트랜지스터(235)는 셀(105)을 통하는 전류와 비교되는 기준전류(IREF)를 트랜지스터(24)를 통해 노드(160)에 제공한다. 프리-차지 모드에서, IREF 및 IBIAS는 셀(105)을 소정의 기준전압에 프리-차지하기 위해 노드(160)에 제공된다. 일반적으로, IREF는 IBIAS의 반보다 낮은 수 ㎂ 정도이다. 따라서, 센스 증폭기(100)는, 작은 프리-차지 전류, 즉 IREF에 의존하는 종래의 센스 증폭기보다 훨씬 신속하게 셀(105)이 프리-차지될 수 있게 한다.
발현 모드에서는 노드(160)에 전압(VOUT1)이 나타나게 한다. 이 모드에서, 트랜지스터들(245, 250)은 트랜지스터(195)의 게이트를 제3 출력노드(노드(255))에 결합시킨다. 아울러, 트랜지스터들(215, 220)은 트랜지스터(190)의 게이트를 노드(210)에 결합시키고, 트랜지스터들(200, 205)은 트랜지스터들(190, 195)의 게이트들을 서로 결합시킨다.
트랜지스터들(245, 250)은 재생(regeneration) 모드에서, 트랜지스터(195)의 게이트를 노드(255)에 결합시키며, 이 모드에서 VOUT1은 셀(105)에 저장된 데이터를 나타내는 차 전압(VDIFF)을 판정하기 위해 VREF와 비교된다. 이 재생 모드에서, 트랜지스터들(190, 195)의 게이트들은 각각 노드(210) 및 모드(255)에 결합되어 포지티브 피드백 루프를 형성한다. 이 구성으로, 트랜지스터들(190, 195)은 VDIFF를 증폭할 수 있어, 이에 의해 센스 증폭기(100)의 분해능이 증대된다. 프리-차지 모드 및 재생 모드 둘 다에서, 동일한 트랜지스터들(180, 185)을 사용함으로써, 공정 편차들에 기인한 트랜지스터 이득에 어떠한 오프셋들이든 상쇄됨에 따라 센스 증폭기(100)의 성능이 향상되는 잇점이 있다. 센스 증폭기의 서로 다른 동작 모드들 동안에 노드(210) 및 노드(255)는 중간 전압들을 거쳐가므로, 이들 노드들로부 터 취해진 신호들은 디지털 논리회로들에 직접 사용될 수 없다. 그러므로 트랜지스터들(285, 270, 275, 280)을 포함하는 최종 단(stage)(260)은 트랜지스터(270)에 인가되는 제어신호(cnt)를 사용하여 신호들을 재생단계 끝에서만 출력(285)에 보낸다.
서로 다른 동작모드들에서 센스 증폭기(100)의 동작을 도 4b-4d, 도 5, 및 도 6을 참조하여 보다 상세히 기술한다. 도 4b, 도 4c, 도 4d는, 각각, 프리-차지 모드, 발현 모드, 재생 모드용으로 구성된 센스 증폭기(100)를 도시한 도 4a의 도면을 단순화시킨 도면들이다. 도 5는 센스 증폭기(100)를 서로 다른 동작 모드들용으로 구성하기 위해 이 센스 증폭기의 성분들에 인가되는 제어신호들의 타이밍을 도시한 타이밍도이다. 도 6은 서로 다른 동작 모드들에서 센스 증폭기(100)의 비트라인(140) 및 노드(160)로부터의 전압 파형들을 도시한 그래프이다.
센싱 동작 시작 전에, 기준회로들(도시생략) 및 전류 미러들(도시생략)을 사용하여 전압들(refip, refin, vcg, vref)이 수립된다. 전압(refip)은 유효 비교 전류 ICOMP를 결정하며, 전압(refip)은 센스 증폭기(100)를 위한 바이어스 전류(IBIAS)를 수립한다. 전압(vcg)은 셀(105)의 임계전압이 vcg 이상인지 아니면 미만인지를 판정하기 위해 제어 게이트(115)에 인가된다. 기준전압(blbias)은, 프리-차지 모드 동안 비트라인(140)에 충전할 전압을 결정하기 위해 캐스코드 디바이스(135)의 게이트에 인가된다. 전압(vref)은 캐스코드 디바이스(135)의 비트라인(140) 및 노드(160)에 충전할 기준전압이고, 통상 서플라이 전압과 접지 사이의 대략 반이 되는 소정의 값이 되게 선택된다.
도 4b는 프리-차지 모드에서 구성된 센스 증폭기(100)를 도시한 것이다. 도 4 및 도 5를 참조하여, 시간 t0에서 트랜지스터들(230, 240)(도 4a에 도시된)에 인에이블 신호들(en, enb)을 인가하여 센스 증폭기(100)가 동작되게 한다. 제어신호들(eq, eqb)을 트랜지스터들(200, 205)에 인가하여 단위 이득 버퍼(175)를 형성한다. 제어신호들(prechrg, prechrgb)를 트랜지스터들(165, 170)에 인가하여 단위 이득 버퍼(175)를 노드(160)에 결합시켜 캐스코드 디바이스(135)의 노드(160) 및 셀(105)의 비트라인(140)을 프리-차지시킨다. VREF를 트랜지스터(185)에 인가하여, 단위 이득 버퍼(175)의 입력, 및 셀(105)의 캐스코드 디바이스(135)와 드레인(130)이 소정의 기준전압에 프리-차지된다. 셀(105)에 통하는 전류(ICELL)가 IREF+IBIAS 보다 크다면, 캐스코드 디바이스(135) 및 셀의 드레인(130)을 VREF로 충전하는 것은 가능하지 않을 것임에 유의한다. 그러나, 이것은 센스 증폭기(100)의 동작에 영향을 미치지 않을 것이며, 이 센스 증폭기(100)의 출력은 셀(105)이 발현 모드에서 IREF보다 많은 전류를 전도시키고 있음을 나타낼 것이다.
도 4c는 발현 모드로 구성된 센스 증폭기(100)를 도시한 것이다. 도 4c 및 도 5에서, 프리-차지 동작이 완료된 후에, 시간 t1에서 제어신호들(prechrg, prechrgb)이 트랜지스터들(165, 170)(도 4a에 도시된)로부터 제거된다. 이것은 단위 이득 버퍼(175)(도 4b에 도시됨)를 노드(160)로부터 분리시켜, VOUT1이 노드(160) 에 나타나게 한다. 트랜지스터들(165, 170)은 트랜지스터들(165, 170)이 턴 오프 될 때 발현 사이클의 시작에서 노드(160)에의 전하 주입을 최소화하는 크기인 것이 바람직하다. 센스 증폭기(100)의 성능을 향상시키기 위해선 전하 주입을 최소화하는 것이 요구된다. 상당량의 전하가 노드(160)에 주입된다면, 노드 전압이 변할 수 있어, 이러한 주입된 전하로부터 회복(recover)되기 위해선 발현 사이클을 더 크게 하여야 한다. 노드(160) 상의 전압은, ICELL이 IREF보다 크다면 프리-차지된 값, VREF로부터 떨어질 것이며, ICELL이 IREF보다 작다면 증가할 것이다. VOUT1의 변화는, 작은 부분의 VOUT 변화만큼 비트라인(140) 용량(노드(160)의 용량보다 훨씬 큼)을 옮길 필요가 있기 때문에, 캐스코드 디바이스(135)에 의해 개선된다. VOUT1이 발현되고 있는 중에, 노드들(210, 255)을 단락(short)시켜, 트랜지스터들(190, 195)을 다이오드 접속의 부하로서 접속함으로써, 다음 단계인 재생 동작을 위해 차동 트랜지스터들(180, 185)이 준비된다. 도 5는 이 단계를 달성하기 위해 트랜지스터들(200, 205, 215, 245, 250) 각각에 인가되는 제어신호들(eq, eqb, regen, regenb)을 도시한 것이다.
도 4d는 재생 모드에서 구성된 센스 증폭기(100)를 도시한 것이다. 도 4d 및 도 5에서, 발현 동작이 완료된 후에, 시간 t2에서 제어신호들(eq, eqb)이 트랜지스터들(200, 205)(도 4a에 도시된)로부터 각각 제거되어 트랜지스터들(190, 195)의 게이트들을 분리시킨다. ICELL과 IREF 간 차이가 작다면, VOUT1은 발현 동작에서 매우 소량만큼 이동할 것이다. 도 6은 이것이 재생동작에서 어떻게 증폭되는가를 도시한 것이다. 도 6에서, 선 290은 ICELL이 IREF보다 작을 때 VOUT1을 나타내며, 선 295은 ICELL이 IREF보다 클 때 VOUT1을 나타낸다. VOUT1와 VREF간 이러한 작은 차이 (VDIFF)는 트랜지스터들(190, 195)에 의해 재생 모드에서 증폭된다. 전술한 바와 같이, 이들 트랜지스터(190, 195)는 VREF 모드로부터 VOUT1의 변화를 증폭할 수 있게 포지티브 피드백 루프를 갖는 증폭기를 형성하도록 구성된다. 재생 동작의 끝에서, 노드들(210, 255)은 비교결과를 나타내는 디지털 레벨들을 갖는다. 시간 t3에서 제어신호(cnt)는 노드들(210, 255) 상의 신호들을 출력(285)에 보내기 위해 트랜지스터(270)에 인가된다.
시간 t4에서 제어신호들(eq, eqb, prechrg, prechrgb)이 트랜지스터들(200, 205, 165, 170)에 각각 인가되어 다음 프리-차지 동작을 위해 센스 증폭기(100)를 재구성한다. 제어신호들(regen, regenb, cnt)은 프리-차지 동작이 시작될 준비가 될 때까지 트랜지스터들(230, 240)로부터 각각 제거된다.
복수-레벨 메모리 셀들을 구비한 메모리를 독출하기 위해 센스 증폭기(100)를 동작시키는 방법 혹은 프로세스를 기술한다. 도 7은 본 발명의 실시예에 따른 센스 증폭기(100)를 동작시키는 프로세스를 도시한 흐름도이다. 프로세스는 단계 305에서 캐스코드 디바이스(135)의 노드(160)를 통해 비트라인(140)에 프리-차지 회로를 결합시킴으로써 시작한다. 일반적으로, 이것은 제어신호를 트랜지스터 스위치에 인가하여 이 스위치를 턴 온 되게 함으로써 달성된다. 다음에, 단계 310에 서, 캐스코드 디바이스는 소정의 기준전압까지 프리-차지된다. 바이어스 전류(IBIAS)를 생성하기 위해 단위 이득 버퍼의 입력에 소정의 기준전압이 인가되고, 캐스코드 디바이스를 소정의 기준전압으로 프리-차지하기 위해서 기준전류 회로로부터 기준전류(IREF)가 캐스코드 디바이스에 인가된다. 프리차지 회로는 단계 315에서 캐스코드 디바이스로부터 분리되고, 단계 320에서 메모리 셀에 저장된 데이터를 나타내는 전압신호가 나타난다. 단계 320에서, 전압신호를 발현하는 단계는 IREF와 메모리 셀을 통하는 전류(ICELL) 간 차에 의해 캐스코드 디바이스에 충전할 전압을 변경되게 함으로써 발현된다. 단계 325에서, 프리-차지 회로는 프리-차지 회로 내 트랜지스터들 간 결합을 변경하여 포지티브 피드백 루프를 갖는 증폭기를 형성함으로써 재생회로로서 재구성된다. 그러면, 단계 330에서 재생회로를 사용하여 전압신호가 증폭된다.
센스 증폭기(100), 메모리 셀 어레이(도시생략), 고 전압 supply 혹은 펌프(도시생략) 및 센스 증폭기를 결합할 셀을 선택하기 위한 선택기(도시생략)는 동일 기판 혹은 칩에 제조되는 것이 바람직하다. 그러나, 본 발명의 센스 증폭기(100)는 본 발명의 범위에서 일탈함이 없이 별도의 집적회로 혹은 별도의 성분들의 회로로서 제조될 수도 있다.
본 발명의 어떤 실시예들의 다수의 특징 및 잇점을 전술한 설명에 본 발명의 여러 실시예들의 구조 및 기능의 상세와 더불어 개시하였어도, 이 개시는 단지 예시적인 것임을 알아야 할 것이다. 첨부한 청구항들에 표현한 용어들의 일반적인 넓은 의미가 나타내는 최대한의 범위로, 특히 본 발명의 원리 내의 부품들의 구조 및 배열에 관련해서, 상세에 변경들이 행해질 수 있다. 예를 들면, 여기 기술된 바람직한 실시에는 고체 상태 마이크로일렉트로닉스를 사용한 메모리들에 관계된 것이나, 이 기술에 숙련된 자들은 본 발명의 교시된 바를 다른 메모리들, 예를 들면 분자-규모의 유기 혹은 화학적 스위치들을 사용한 것들에 맞게 적응시킬 수 있음을 알 것이다. 따라서, 첨부한 청구항들의 범위는 여기 기술된 바람직한 실시예들로 한정되는 것은 아니다.

Claims (22)

  1. 메모리 셀에 저장된 데이터를 독출하기 위해 센스 증폭기를 동작시키는 방법에 있어서,
    단위 이득 버퍼(unity gain buffer)로서 구성된 프리차지(pre-charge) 회로를 사용하여, 메모리 셀의 비트 라인을 센스 증폭기의 트립 포인트(trip point)와 동일한 소정의 기준 전압에 프리차지하는 단계;
    차동 증폭기로서 재구성된 상기 프리차지 회로를 사용하여, 상기 메모리 셀에 저장된 데이터를 나타내는 전압 신호를 발현시키는(develop) 단계;
    포지티브 피드백 루프(positive feedback loop)를 가진 증폭기로서 기능하도록, 상기 프리차지 회로를 재생 회로(regeneration circuit)로서 재구성하는 단계; 및
    상기 재생 회로를 사용하여, 상기 전압 신호를 증폭하는 단계;
    를 포함하는 센스 증폭기 동작 방법.
  2. 제1항에 있어서, 상기 메모리 셀의 상기 비트 라인에 결합된 캐스코드 디바이스(cascode device)의 노드를 프리차지하는 단계를 더 포함하는 센스 증폭기 동작 방법.
  3. 소스, 드레인 및 비트라인을 구비한 전계효과 트랜지스터(FET)를 갖춘 복수-상태 메모리 셀을 독출하는 센스 증폭기에 있어서,
    상기 메모리 셀의 상기 FET의 상기 드레인에 결합된 것으로, 독출 모드시 상 기 센스 증폭기의 분해능(resolution)을 증가시키고 기입모드시 상기 메모리 셀에 인가된 고 전압으로부터 상기 센스 증폭기를 분리시키도록 된 캐스코드 디바이스; 및
    상기 캐스코드 디바이스에 결합된 것으로, 상기 복수-상태 메모리 셀을 독출하는 데 필요한 시간을 줄이기 위해 프리-차지 모드시 상기 캐스코드 디바이스를 통해 상기 메모리 셀의 상기 비트라인을 프리-차지하도록 구성된 프리-차지 회로
    를 포함하는 것을 특징으로 하는 센스 증폭기.
  4. 제3항에 있어서, 상기 캐스코드 디바이스는 상기 메모리 셀 내 상기 FET의 상기 드레인과 상기 프리-차지 회로 간에 직렬로 결합된 것을 특징으로 하는 센스 증폭기.
  5. 제3항에 있어서, 상기 프리-차지 회로는 소정의 기준전압이 인가되는 입력, 및 상기 캐스코드 디바이스의 노드를 상기 소정의 기준전압으로 충전함으로써 상기 비트라인을 프리-차지하기 위해 상기 캐스코드 디바이스에 바이어스 전류(IBIAS)를 제공하도록 결합된 출력을 구비한 단위(unity) 이득 버퍼를 포함하는 것을 특징으로 하는 센스 증폭기.
  6. 제5항에 있어서, 상기 프리-차지 회로는 상기 프리-차지 모드시 상기 단위 이득 버퍼를 상기 캐스코드 디바이스에 결합하며 발현 모드시 상기 단위 이득 버퍼를 상기 캐스코드 디바이스로부터 분리시키는 트랜지스터 스위치를 더 포함하는 것을 특징으로 하는 센스 증폭기.
  7. 제6항에 있어서, 기준전류(IREF)를 제공하는 기준전류 회로를 더 포함하고, 상기 발현모드에서, IREF와 상기 메모리 셀을 통하는 전류(ICELL) 간 차에 의해, 상기 캐스코드 디바이스의 노드에 충전할 상기 소정의 기준전압으로부터의 변화가 상기 메모리 셀에 저장된 데이터를 나타내는 전압신호를 발현되도록 차지되는 것을 특징으로 하는 센스 증폭기.
  8. 제7항에 있어서, 상기 프리-차지 회로는 상기 발현 모드시 발현된 상기 전압신호를 증폭하기 위해 재생 모드시 재생회로로서 재구성 가능한 것을 특징으로 하는 센스 증폭기.
  9. 제3항에 따른 센스 증폭기를 포함하는 복수-상태 메모리에 있어서,
    상기 복수-상태 메모리는 데이터가 저장될 수 있는 다수의 복수-상태 메모리 셀들; 및 상기 복수-상태 메모리 셀들에 데이터를 기입하기 위한 고 전압 서플라이(high-voltage supply)를 더 포함하는 것을 특징을 하는 복수-상태 메모리.
  10. 데이터가 저장될 수 있는 적어도 하나의 복수-상태 메모리 셀 및 상기 메모리 셀에 저장된 데이터를 독출할 수 있는 센스 증폭기를 구비한 메모리에서, 상기 센스 증폭기는 상기 메모리 셀에 결합된 캐스코드 디바이스 및 상기 캐스코드 디바이스를 통해 상기 메모리 셀의 비트라인을 프리-차지하기 위한 프리-차지 회로를 구비하는 것으로, 상기 복수-상태 메모리 셀에 저장된 데이터를 독출하기 위해 상기 메모리를 동작시키는 방법에 있어서,
    상기 프리-차지 회로를 상기 캐스코드 디바이스에 결합시키는 단계;
    상기 캐스코드 디바이스를 통해 상기 메모리 셀의 상기 비트라인을 소정의 기준전압으로 프리-차지하는 단계;
    상기 프리-차지 회로를 상기 캐스코드 디바이스로부터 분리하는 단계;
    상기 메모리 셀에 저장된 데이터를 나타내는 전압신호를 발현하는 단계;
    상기 프리-차지 회로를 재생회로로서 재구성하는 단계; 및
    상기 재생회로를 사용하여 상기 전압신호를 증폭하는 단계를 포함하는 것을 특징으로 하는 메모리 동작방법.
  11. 제10항에 있어서, 상기 프리-차지 회로는 상기 캐스코드 디바이스에 스위치 가능하게 결합된 출력을 구비한 단위 이득 버퍼를 포함하고, 상기 캐스코드 디바이스에 상기 프리-차지회로를 결합시키는 단계는 상기 출력을 상기 캐스코드 디바이스에 결합시키기 위해 제어신호를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 동작방법.
  12. 제11항에 있어서, 상기 캐스코드 디바이스를 소정의 기준전압으로 프리-차지하는 상기 단계는,
    상기 단위 이득 버퍼의 입력에 상기 소정의 기준전압을 인가하는 단계; 및
    상기 캐스코드 디바이스의 상기 노드를 상기 소정의 기준전압으로 충전시킴으로써 상기 메모리 셀의 상기 비트-라인을 프리-차지하도록 상기 단위 이득 버퍼로부터의 바이어스 전류(IBIAS)를 상기 캐스코드 디바이스에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 동작방법.
  13. 제12항에 있어서, 상기 센스 증폭기는 상기 캐스코드 디바이스에 기준전류(IREF)를 제공하는 기준 전류회로를 더 포함하고, 상기 캐스코드 디바이스를 소정의 기준전압으로 프리-차지하는 상기 단계는 상기 캐스코드 디바이스를 통해 상기 비트라인을 상기 소정의 기준전압으로 프리-차지하기 위해 상기 캐스코드 디바이스에 동시에 IREF 및 IBIAS를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 동작방법.
  14. 제13항에 있어서, 전압신호를 발현하는 상기 단계는 IREF와 상기 메모리 셀를 통하는 전류(ICELL) 간 차가 상기 캐스코드 디바이스에 충전할 상기 소정의 기준전압으로부터 변화를 야기시킬 수 있게 하는 것을 포함하는 것을 특징으로 하는 메모리 동작방법.
  15. 제10항에 있어서, 상기 프리-차지 회로를 재생회로로서 재구성하는 상기 단계는 포지티브 피드백 루프를 구비한 증폭기를 형성하는 것을 포함하는 것을 특징으로 하는 메모리 동작방법.
  16. 제15항에 있어서, 상기 프리-차지 회로는 단위 이득 버퍼를 포함하고, 증폭기를 형성하는 단계는 상기 단위 이득 증폭기를 포함하는 성분들을 사용하여 상기 증폭기를 형성하는 것을 포함하는 것을 특징으로 하는 메모리 동작방법.
  17. 제15항에 있어서, 상기 전압신호를 증폭하는 단계는 상기 증폭기를 사용하여 상기 전압신호를 증폭하는 것을 포함하는 것을 특징으로 하는 메모리 동작방법.
  18. 복수-상태 메모리에 있어서,
    데이터가 저장될 수 있는 적어도 하나의 복수-상태 메모리 셀;
    상기 메모리 셀에 저장된 데이터를 독출할 수 있고, 상기 메모리 셀에 결합된 캐스코드 디바이스를 포함하는 센스 증폭기,
    상기 캐스코드 디바이스를 통해 상기 적어도 하나의 복수-상태 메모리 셀의 비트라인을 프리-차지하는 수단;
    상기 메모리 셀에 저장된 데이터를 나타내는 전압신호를 발현하는 수단; 및
    상기 전압신호를 증폭하는 수단을 포함하는 것을 특징으로 하는 복수-상태 메모리.
  19. 제18항에 있어서, 상기 프리-차지하는 수단은
    소정의 기준전압이 인가되는 입력, 및 상기 캐스코드 디바이스의 노드를 상기 소정의 기준전압으로 충전함으로써 상기 비트라인을 프리-차지하기 위해 상기 캐스코드 디바이스에 바이어스 전류(IBIAS)를 제공하도록 결합된 출력을 구비한 단위 이득 버퍼를 포함하는 프리-차지 회로를 포함하는 것을 특징으로 하는 복수-상태 메모리.
  20. 제19항에 있어서, 전압신호를 발현하는 상기 수단은
    상기 프리-차지 회로의 출력을 상기 캐스코드 디바이스로부터 분리하는 수단; 및
    기준전류(IREF)를 상기 캐스코드 디바이스에 제공하는 기준전류 회로를 포함하고, IREF와 상기 메모리 셀을 통하는 전류(ICELL) 간 차가, 상기 캐스코드 디바이스의 상기 노드에 충전할 상기 소정의 기준전압으로부터 변화를 야기하는 것을 특징 으로 하는 복수-상태 메모리.
  21. 제19항에 있어서, 상기 전압신호를 증폭하는 수단은 포지티브 피드백 루프를 갖는 증폭기를 구비하는 재생회로를 포함하는 것을 특징으로 하는 복수-상태 메모리.
  22. 제21항에 있어서, 상기 프리-차지 회로는 제1 구성에서 함께 결합되는 상기 단위 이득 증폭기의 성분들을 포함하고, 상기 재생회로는 제2 구성에서 함께 결합되는 상기 단위 이득 증폭기의 성분들을 포함하는 것을 특징으로 하는 복수-상태 메모리.
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