KR20220018353A

KR20220018353A - 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치

Info

Publication number: KR20220018353A
Application number: KR1020200098786A
Authority: KR
Inventors: 최형진
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-08-06
Filing date: 2020-08-06
Publication date: 2022-02-15
Also published as: CN114067865A; US20220044734A1; US11423992B2

Abstract

본 기술은 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 페이지 버퍼는 센싱 노드; 상기 센싱 노드와 비트 라인 사이에 연결되며, 센싱 노드 프리차지 동작 시 상기 센싱 노드를 제1 전위 레벨로 1차 프리차지하고, 이 후 상기 센싱 노드를 제2 전위 레벨로 2차 프리차지하기 위한 비트 라인 제어부; 및 상기 센싱 노드의 전위 레벨에 기초하여 센싱 데이터를 래치하는 래치부를 포함한다.

Description

페이지 버퍼 및 이를 포함하는 반도체 메모리 장치{Page buffer and semiconductor memory device having the same}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같이 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatle memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

본 발명의 실시 예는 동작 성능을 개선할 수 있는 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치를 제공한다.

본 발명의 실시 예에 따른 페이지 버퍼는 센싱 노드; 상기 센싱 노드와 비트 라인 사이에 연결되며, 센싱 노드 프리차지 동작 시 상기 센싱 노드를 제1 전위 레벨로 1차 프리차지하고, 이 후 상기 센싱 노드를 제2 전위 레벨로 2차 프리차지하기 위한 비트 라인 제어부; 및 상기 센싱 노드의 전위 레벨에 기초하여 센싱 데이터를 래치하는 래치부를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이; 및 상기 메모리 셀 어레이의 복수의 비트 라인들 각각에 연결된 복수의 페이지 버퍼들을 포함하며, 상기 복수의 페이지 버퍼들 각각은, 센싱 노드; 상기 센싱 노드와 비트 라인 사이에 연결되며, 센싱 노드 프리차지 동작 시 상기 센싱 노드를 제1 전위 레벨로 1차 프리차지하고, 이 후 상기 센싱 노드를 제2 전위 레벨로 2차 프리차지하기 위한 비트 라인 제어부; 및 상기 센싱 노드의 전위 레벨에 기초하여 센싱 데이터를 래치하는 래치부를 포함한다.

본 발명의 실시 예에 따른 페이지 버퍼는 센싱 노드; 상기 센싱 노드와 비트 라인 사이에 연결되며, 센싱 노드 프리차지 동작 시 제1 전류 패스를 이용하여 상기 센싱 노드를 제1 전위 레벨로 프리차지하고, 설정 시간 후 제2 전류 패스를 이용하여 상기 센싱 노드를 제2 전위 레벨로 프리차지하기 위한 비트 라인 제어부; 및 상기 센싱 노드의 전위 레벨에 기초하여 센싱 데이터를 래치하는 래치부를 포함한다.

본 기술에 따르면, 센싱 노드의 프리차지 동작 시 복수의 프리차지 전류 패스를 이용하여 센싱 노드를 프리차지함으로써, 전원 전압의 드랍 현상을 개선할 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치에 포함된 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 6은 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼의 제1 및 제2 전류 패스를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 페이지 버퍼의 센싱 노드 프리차지 동작을 설명하기 위한 순서도이다.
도 9는 본 발명의 일 실시 예에 따른 페이지 버퍼의 센싱 노드 프리차지 동작을 설명하기 신호들의 파형도이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.

도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200), 및 호스트(Host; 1300)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리 장치(Semiconductor Memory Device; 100)들을 포함한다. 복수의 반도체 메모리 장치(100)들은 복수의 그룹들(GR1~GRn)로 분할될 수 있다. 본 발명의 실시 예에서는 호스트(1300)가 메모리 시스템(1000)에 포함되는 것으로 도시 및 설명하였으나, 메모리 시스템(1000)이 컨트롤러(1200) 및 메모리 장치(1100)만을 포함하고, 호스트(1300)는 메모리 시스템(1000)의 외부에 배치되는 것으로 구성될 수도 있다.

도 1에서, 메모리 장치(1100)의 복수의 그룹들(GR1~GRn)은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 장치(100)는 도 2를 참조하여 후술하도록 한다.

각 그룹(GR1~GRn)은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리 장치(100)들을 제어하도록 구성된다.

컨트롤러(1200)는 호스트(1300)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1300)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1300)로부터 수신되는 호스트 커맨드(Host_CMD)에 응답하여 메모리 장치(1100)의 리드(read), 프로그램(program), 소거(erase), 그리고 배경(background) 동작을 제어하도록 구성된다. 프로그램 동작 시 호스트(1300)는 어드레스(ADD)와 프로그램할 데이터(DATA)를 호스트 커맨드(Host_CMD)와 함께 전송하고, 리드 동작 시 어드레스(ADD)를 호스트 커맨드(Host_CMD)와 함께 전송할 수 있다. 컨트롤러(1200)는 프로그램 동작 시 프로그램 동작에 대응하는 커맨드와 프로그램할 데이터(DATA)를 메모리 장치(1100)로 전송한다. 컨트롤러(1200)는 리드 동작 시 리드 동작에 대응하는 커맨드를 메모리 장치(1100)로 전송하고, 리드된 데이터(DATA)를 메모리 장치(1100)로부터 전송받고, 전송받은 데이터(DATA)를 호스트(1300)로 전송한다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1300) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

호스트(1300)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1300)는 메모리 시스템(1000)의 프로그램 동작, 리드 동작, 소거 동작 등을 호스트 커맨드(Host_CMD)를 통해 요청할 수 있다. 호스트(1300)는 메모리 장치(1100)의 프로그램 동작을 위해 프로그램 동작 대응하는 호스트 커맨드(Host_CMD), 데이터(DATA), 어드레스(ADD)를 컨트롤러(1200)로 전송하고, 리드 동작을 위해 리드 동작에 대응하는 호스트 커맨드(Host_CMD) 및 어드레스(ADD)를 컨트롤러(1200)로 전송할 수 있다. 이때 어드레스(ADD)는 데이터의 논리 어드레스(logical address)일 수 있다.

컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래쉬 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래쉬 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 2는 도 1의 메모리 장치에 포함된 반도체 메모리 장치를 설명하기 위한 도면이다.

도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 리드 동작을 수행하는 주변 회로(160)로 정의될 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드 라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 복수의 페이지로 구성될 수 있다.

메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 스트링을 포함한다. 복수의 메모리 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 또한 복수의 메모리 스트링 각각은 소스 선택 트랜지스터와 메모리 셀들 사이 및 드레인 선택 트랜지스터와 메모리 셀들 사이에 각각 패스 트랜지스터를 포함할 수 있으며, 메모리 셀들 사이에 파이프 게이트 트랜지스터를 더 포함할 수 있다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.

어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 생성되는 어드레스 디코더 제어 신호들(AD_signals)에 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 프로그램 동작 중 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 및 검증 전압(Vverify)을 포함하는 복수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 복수의 메모리 셀들에 인가할 수 있다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.

프로그램 동작 또는 리드 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.

어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm)은 리드 동작 또는 검증 동작 시 비트 라인들(BL1 내지 BLm)과 연결된 메모리 셀들의 프로그램 상태를 센싱하는 센싱 동작을 수행할 수 있다. 센싱 동작 시 복수의 페이지 버퍼들(PB1~PBm) 각각은 페이지 버퍼 내의 센싱 노드를 일정 레벨로 프리차지하고, 대응하는 비트 라인들(BL1 내지 BLm)의 전류량에 기초하여 센싱 노드의 전위 레벨을 제어한 후, 센싱 노드의 전위 레벨에 대응하는 데이터를 래치할 수 있다. 또한, 복수의 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 프로그램할 데이터를 전송받아 임시 저장하고, 임시 저장된 데이터에 기초하여 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨을 조절할 수 있다.

본 발명의 실시 예에 따른 페이지 버퍼는 센싱 노드를 일정 레벨로 프리차지하는 센싱 노드 프리차지 동작 시 제1 전류 패스를 이용하여 센싱 노드를 제1 전위 레벨로 1차 프리차지한 후, 제1 및 제2 전류 패스를 이용하여 센싱 노드를 제1 전위 레벨보다 높은 제2 전위 레벨로 2차 프리차지할 수 있다. 이로 인하여 복수의 페이지 버퍼들(PB1~PBm) 각각의 센싱 노드를 동시에 프리차지하는 센싱 노드 프리차지 동작 시 코어 전압이 드랍되는 현상을 개선할 수 있다.

읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.

제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들어 제어 로직(140)은 프로그램 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 회로 제어 신호들(VG_signals)을 생성하여 출력한다. 또한 제어 로직(140)은 리드 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 회로 제어 신호들(VG_signals)을 생성하여 출력한다.

전압 생성 회로(150)는 프로그램 동작 시 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vverify)을 생성하여 어드레스 디코더(120)로 출력한다. 또한, 전압 생성 회로(150)는 리드 동작 시 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)의 제어에 따라 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 어드레스 디코더(120)로 출력한다.

도 3은 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.

도 3을 참조하면, 3차원으로 구성된 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 복수의 메모리 셀들을 포함할 수 있다. 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구성은 후술하는 도 4 및 도 5를 통해 구체적으로 설명한다.

도 4는 도 3에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.

도 5는 도 4에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.

도 4 및 도 5를 참조하면, 각 메모리 스트링(ST)은 비트 라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 연결된 메모리 스트링(ST)을 예를 들어 설명하면 다음과 같다.

메모리 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 서로 다른 비트 라인들(BL1~BLm)에 연결된 서로 다른 메모리 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(SST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.

메모리 셀들(F1~Fn)의 게이트들은 워드 라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.

드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 메모리 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 메모리 스트링들(ST)은 비선택될 수 있다.

동일한 워드 라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트 라인(BL1) 내지 제m 비트 라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드 라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다. 예를 들면, 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 이룰 수 있다. 제1 워드 라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다. 따라서, 제1 드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드 라인(WL1)이 선택된 워드 라인인 경우, 제1 워드 라인(WL1)에 연결된 복수의 페이지들(PG) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 페이지가 선택된 페이지가 된다. 제1 워드 라인(WL1)에 공통으로 연결되지만, 비선택된 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들은 비선택된 페이지들이 된다.

도면에서는 하나의 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 반도체 메모리 장치에 따라 하나의 스트링(ST) 내에 복수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~Fn) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성을 개선하기 위해 사용될 수 있다. 다만, 더미 셀들은 본 실시 예에서는 중요한 구성이 아니므로 구체적인 설명은 생략하도록 한다.

도 6은 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.

도 6을 참조하면, 페이지 버퍼(PB1)는 비트 라인 제어부(131), 비트 라인 디스차지부(132), 서브 래치부(133) 및 메인 래치부(134)를 포함하여 구성될 수 있다.

비트 라인 제어부(131)는 리드 동작 또는 검증 동작 중 센싱 노드 프리차지 동작 시 센싱 노드(SO)를 설정 레벨로 프리차지하고, 센싱 노드 프리차지 동작 후 수행되는 센싱 동작 시 비트 라인(BL1)과 연결된 메모리 셀의 프로그램 상태에 따라 변화되는 비트 라인(BL1)의 전류량에 기초하여 센싱 노드(SO)의 전위 레벨을 제어한다.

비트 라인 제어부(131)는 복수의 NMOS 트랜지스터들(N1 내지 N6) 및 복수의 PMOS 트랜지스터들(P1 내지 P3)을 포함하여 구성될 수 있다.

NMOS 트랜지스터(N1)는 비트 라인(BL1)과 노드(ND1) 사이에 연결되며, 페이지 버퍼 선택 신호(PBSEL)에 응답하여 비트 라인(BL1)과 노드(ND1)를 전기적으로 연결한다.

NMOS 트랜지스터(N2)는 노드(ND1)와 공통 센싱 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 노드(ND1)와 공통 센싱 노드(CSO)를 전기적으로 연결한다.

NMOS 트랜지스터(N3)는 코어 전압(Vcore)과 공통 센싱 노드(CSO) 사이에 연결되며, 제1 공통 센싱 제어 신호(SA_CSOC1)에 응답하여 공통 센싱 노드(CSO)에 코어 전압(Vcore)을 인가하여 프리차지한다. 이때 공통 센싱 노드(CSO)는 코어 전압(Vcore)에서 NMOS 트랜지스터(N3)의 문턱 전압만큼 감소된 전위 레벨로 프리차지된다.

PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N4)는 코어 전압(Vcore)과 공통 센싱 노드(CSO) 사이에 직렬 연결되며, PMOS 트랜지스터(P1)는 제1 프리차지 신호(SA_PRE_N)에 응답하여 턴온되고, MOS 트랜지스터(N4)는 제2 공통 센싱 제어 신호(SA_CSOC2)에 응답하여 턴온된다. 즉, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N4)는 각각 제1 프리차지 신호(SA_PRE_N) 및 제2 공통 센싱 제어 신호(SA_CSOC2)에 응답하여 공통 센싱 노드(CSO)에 코어 전압(Vcore)을 인가한다.

PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P3)는 코어 전압(Vcore)과 센싱 노드(SO) 사이에 직렬 연결되며, 각각 서브 래치부(133)의 노드(QS)와 제2 프리차지 신호(SA_PRECH_N)에 응답하여 턴온된다. 즉, PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P3) 각각은 노드(QS)와 제2 프리차지 신호(SA_PRECH_N)에 응답하여 센싱 노드(SO)에 코어 전압(Vcore)을 인가하여 제2 전위 레벨로 프리차지한다. 코어 전압(Vcore)에서 PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P3)를 통해 센싱 노드(SO)로 형성되는 전류 패스를 제2 전류 패스로 정의할 수 있다. 제2 전위 레벨은 제1 전위 레벨보다 높으며, 제2 전위 레벨은 코어 전압(Vcore)의 전위와 같을 수 있다.

NMOS 트랜지스터(N5)는 센싱 노드(SO)와 공통 센싱 노드(CSO) 사이에 연결되고, 센싱 신호(SA_SENSE)에 응답하여 센싱 노드(SO)와 공통 센싱 노드(CSO)를 전기적으로 연결한다. 예를 들어 센싱 노드 프리차지 동작 시 NMOS 트랜지스터(N5)는 센싱 신호(SA_SENSE)에 응답하여 공통 센싱 노드(CSO)와 센싱 노드(SO)를 전기적으로 연결하여 제1 전류 패스를 형성한다. 이로 인하여, 센싱 노드 프리차지 동작 시 센싱 노드는 공통 센싱 노드(CSO)의 전위 레벨보다 NMOS 트랜지스터(N5)의 문턱 전압만큼 낮은 제1 전위 레벨로 프리차지된다.

NMOS 트랜지스터(N6)는 공통 센싱 노드(CSO)와 서브 래치부(133)의 노드(ND2) 사이에 연결되고, 디스차지 신호(SA_DISCH)에 응답하여 공통 센싱 노드(CSO)와 노드(ND2)를 전기적으로 연결한다.

센싱 노드 프리차지 동작 시 비트 라인 제어부(131)의 동작을 설명하면 다음과 같다.

PMOS 트랜지스터(P2)는 로우 로직 레벨로 설정된 노드(QS)에 응답하여 턴온된다. NMOS 트랜지스터(N3)는 로직 하이 레벨의 제1 공통 센싱 제어 신호(SA_CSOC1)에 응답하여 공통 센싱 노드(CSO)에 코어 전압(Vcore)을 인가한다. NMOS 트랜지스터(N5)는 센싱 신호(SA_SENSE)에 응답하여 공통 센싱 노드(CSO)와 센싱 노드(SO)를 전기적으로 연결하여 제1 전류 패스를 형성한다. 이로 인하여 센싱 노드(SO)는 제1 전위 레벨로 프리차지된다. 제1 전위 레벨은 코어 전압(Vcore)에서 NMOS 트랜지스터(N3)의 문턱 전압 및 NMOS 트랜지스터(N5)의 문턱 전압을 뺀 전위 레벨일 수 있다.

이 후 설정 시간 후, 제2 프리차지 신호(SA_PRECH_N)에 응답하여 PMOS 트랜지스터(P3)가 턴온된다. 이로 인하여 코어 전압(Vcore)에서 PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P3)를 통해 센싱 노드(SO)로 연결되는 제2 전류 패스가 형성되고, 센싱 노드(SO)는 제1 전위 레벨보다 높은 제2 전위 레벨로 프리차지된다. 즉, 센싱 노드(SO)는 코어 전압(Vcore)의 전위로 프리차지된다.

센싱 노드 프리차지 동작 후 센싱 동작이 수행될 수 있다. 센싱 동작 시 비트 라인 제어부(131)의 동작을 설명하면 다음과 같다.

제2 프리차지 신호(SA_PRECH_N)가 로직 로우 레벨에서 로직 하이 레벨로 천이되는 시점에서부터 센싱 신호(SA_SENSE)가 로직 로우 레벨로 천이되는 시점까지 이벨류에이션(evaluation) 동작이 수행된다. PMOS 트랜지스터(P3)는 로직 하이 레벨로 천이된 제2 프리차지 신호(SA_PRECH_N)에 응답하여 턴오프되며, 센싱 노드(SO)에 인가되던 코어 전압(Vcore)이 차단된다. 센싱 노드(SO)와 공통 센싱 노드(CSO)의 전위 레벨은 비트 라인(BL1)과 연결된 메모리 셀의 프로그램 상태에 따라 변화된다. 예를 들어, 메모리 셀의 문턱 전압이 리드 또는 검증 동작 시 메모리 셀의 워드 라인에 인가되는 리드 전압 또는 검증 전압보다 높은 프로그램 상태일 경우, 비트 라인(BL1)을 통해 전류가 흐르지 않는다. 이에 따라 공통 센싱 노드(CSO) 및 센싱 노드(SO)의 전위는 제2 전위 레벨을 유지한다. 반면, 메모리 셀의 문턱 전압이 리드 또는 검증 동작 시 메모리 셀의 워드 라인에 인가되는 리드 전압 또는 검증 전압보다 낮은 소거 상태일 경우, 비트 라인(BL1)을 통해 전류가 흐르게 된다. 이에 따라 공통 센싱 노드(CSO) 및 센싱 노드(SO)의 전위는 제2 전위 레벨에서 디스차지 레벨만큼 하향한다. 즉, 센싱 동작 시 비트 라인(BL1)에 연결된 메모리 셀의 문턱 전압에 따라 센싱 노드(SO)의 전위 레벨이 프리차지된 상태인 제2 전위 레벨을 유지하거나, 디스차지 레벨로 하향하게된다.

비트 라인 디스차지부(132)는 비트 라인 제어부(131)의 노드(ND1)에 연결되어 비트 라인(BL1)의 전위 레벨을 디스차지한다.

비트 라인 디스차지부(132)는 노드(ND1)와 접지 전원(VSS) 사이에 연결된 NMOS 트랜지스터(N21)를 포함하여 구성될 수 있으며, NMOS 트랜지스터(N21)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 노드(ND1)에 접지 전원(VSS)을 인가한다.

서브 래치부(133)는 다수의 NMOS 트랜지스터(N7 내지 N11) 및 인버터들(IV1 및 IV2)을 포함하여 구성될 수 있다.

인버터들(IV1 및 IV2)은 노드(QS)와 노드(QS_N) 사이에 역방향 병렬 연결되어 래치(Latch)를 구성할 수 있다.

NMOS 트랜지스터(N7) 및 NMOS 트랜지스터(N8)는 센싱 노드(SO)와 접지 전원(VSS) 사이에 직렬 연결되며, NMOS 트랜지스터(N7)는 전송 신호(TRANS)에 응답하여 턴온되고, NMOS 트랜지스터(N8)는 노드(QS)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N9)는 노드(QS)와 노드(ND3) 사이에 연결되어 리셋 신호(SRST)에 응답하여 노드(QS)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N10)는 노드(QS_N)와 노드(ND3) 사이에 연결되어 셋 신호(SSET)에 응답하여 노드(QS_N)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N11)는 노드(ND3)와 접지 전원(VSS) 사이에 연결되며, 센싱 노드(SO)의 전위에 따라 턴온되어 노드(ND3)와 접지 전원(VSS)을 전기적으로 연결한다. 예를 들어 센싱 노드(SO)가 하이 레벨로 프리차지된 상태에서, 리셋 신호(SRST)가 로직 하이 레벨로 NMOS 트랜지스터(N9)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로직 로우 레벨 및 로직 하이 레벨로 초기화된다. 또한, 센싱 노드(SO)가 하이 레벨로 프리차지된 상태에서, 셋 신호(SSET)가 로직 하이 레벨로 NMOS 트랜지스터(N10)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로직 하이 레벨 및 로직 로우 레벨로 설정된다. 센싱 노드 프리차지 동작 시 노드(QS)는 로직 로우 레벨로 설정될 수 있다.

메인 래치부(134)는 다수의 NMOS 트랜지스터(N12 내지 N16) 및 인버터들(IV3 및 IV4)을 포함하여 구성될 수 있다.

인버터들(IV3 및 IV4)은 노드(QM)와 노드(QM_N) 사이에 역방향 병렬 연결되어 래치(Latch)를 구성할 수 있다.

NMOS 트랜지스터(N12) 및 NMOS 트랜지스터(N13)는 센싱 노드(SO)와 접지 전원(VSS) 사이에 직렬 연결되며, NMOS 트랜지스터(N12)는 전송 신호(TRANM)에 응답하여 턴온되고, NMOS 트랜지스터(N13)는 노드(QM)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N14)는 노드(QM)와 노드(ND4) 사이에 연결되며, NMOS 트랜지스터(N14)는 리셋 신호(MRST)에 응답하여 턴온 또는 턴오프된다. NMOS 트랜지스터(N15)는 노드(QM_N)와 노드(ND4) 사이에 연결되어 셋 신호(MSET)에 응답하여 노드(QM_N)와 노드(ND4)를 전기적으로 연결한다. NMOS 트랜지스터(N16)는 노드(ND4)와 접지 전원(VSS) 사이에 연결되며, 센싱 노드(SO)의 전위에 따라 노드(ND4)와 접지 전원(VSS)을 연결한다.

도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼의 제1 및 제2 전류 패스를 설명하기 위한 도면이다.

도 7을 참조하면, 센싱 노드 프리차지 동작 시 도 6의 비트 라인 제어부(131)는 제1 전류 패스(1st path) 및 제2 전류 패스(2nd path)를 이용하여 센싱 노드(SO)를 설정 레벨로 프리차지할 수 있다.

예를 들어, 센싱 노드 프리차지 동작 시 제1 전류 패스(1st path)를 이용하여 센싱 노드(SO)를 제1 전위 레벨로 1차 프리차지하고, 이 후 제1 및 제2 전류 패스를 이용하여 센싱 노드(SO)를 제1 전위 레벨보다 높은 제2 전위 레벨로 2차 프리차지할 수 있다. 제1 전위 레벨은 코어 전압(Vcore)에서 NMOS 트랜지스터(N3)의 문턱 전압(Vth)만큼 하향된 레벨이며, 제2 전위 레벨은 코어 전압(Vcore)의 전위 레벨일 수 있다.

도 8은 본 발명의 일 실시 예에 따른 페이지 버퍼의 센싱 노드 프리차지 동작을 설명하기 위한 순서도이다.

도 9는 본 발명의 일 실시 예에 따른 페이지 버퍼의 센싱 노드 프리차지 동작을 설명하기 신호들의 파형도이다.

도 6 내지 도 8을 참조하여 본 발명의 일 실시 예에 따른 페이지 버퍼의 센싱 노드 프리차지 동작을 설명하면 다음과 같다.

본 발명의 일 실시 예에서는 하나의 페이지 버퍼의 동작을 일예로 설명하나, 도 2에 도시된 읽기 및 쓰기 회로(130)에 포함된 복수의 페이지 버퍼들(PB1 내지 PBm)은 센싱 노드 프리차지 동작을 동시 또는 일부 중첩된 시간 동안 수행할 수 있다.

단계 S810에서 센싱 노드 프리차지 동작 시 서브 래치부(133)의 노드(QS)는 로직 로우 레벨(Low)로 기 설정된다.

단계 S820에서, 비트 라인 제어부(131)는 제1 전류 패스(1st path)를 형성하여 센싱 노드(SO)를 제1 전위 레벨(VCSO-Vth)로 1차 프리차지한다. 예를 들어, NMOS 트랜지스터(N3)는 로직 하이 레벨의 제1 공통 센싱 제어 신호(SA_CSOC1)에 응답하여 공통 센싱 노드(CSO)에 코어 전압(Vcore)을 인가한다. 이로 인하여 공통 센싱 노드(CSO)는 설정 레벨(VCSO)로 프리차지된다. MOS 트랜지스터(N5)는 센싱 신호(SA_SENSE)에 응답하여 공통 센싱 노드(CSO)와 센싱 노드(SO)를 전기적으로 연결하여 제1 전류 패스(1st path)를 형성한다. 이로 인하여 센싱 노드(SO)는 제1 전위 레벨(VCSO-Vth)로 프리차지된다.

단계 S830에서, 비트 라인 제어부(131)는 제2 전류 패스(2nd path)를 추가로 형성하여 센싱 노드(SO)를 제2 전위 레벨(Vcore)로 2차 프리차지한다. 예를 들어, 제2 프리차지 신호(SA_PRECH_N)에 응답하여 PMOS 트랜지스터(P3)가 턴온된다. 이로 인하여 코어 전압(Vcore)에서 PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P3)를 통해 센싱 노드(SO)로 연결되는 제2 전류 패스(2nd path)가 형성되고, 센싱 노드(SO)는 제1 전위 레벨(VCSO-Vth)보다 높은 제2 전위 레벨(Vcore)로 프리차지된다.

상술한 바와 같이 본원 발명의 실시 예에 따르면, 페이지 버퍼의 센싱 노드 프리차지 동작 시 제1 전류 패스를 이용하여 센싱 노드(SO)를 제1 전위 레벨로 1차 프리차지하고, 이 후 제2 전류 패스를 추가 형성하여 센싱 노드(SO)를 제1 전위 레벨보다 높은 제2 전위 레벨로 2차 프리차지할 수 있다. 즉, 복수의 페이지 버퍼들의 센싱 노드 프리 차지 동작 시 센싱 노드를 단계적으로 프리차지함으로써, 코어 전압(Vcore)이 드랍되는 현상을 개선할 수 있다.

도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 10을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.

메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.

무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.

실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.

도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 11을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.

프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.

프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.

도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 12를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.

메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.

메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.

실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.

도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 13을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.

메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.

카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.

메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성부
PB1 내지 PBm : 페이지 버퍼
131 : 비트 라인 제어부
132 : 비트 라인 디스차지부
133 : 서브 래치부
134 : 메인 래치부

Claims

센싱 노드;
상기 센싱 노드와 비트 라인 사이에 연결되며, 센싱 노드 프리차지 동작 시 상기 센싱 노드를 제1 전위 레벨로 1차 프리차지하고, 이 후 상기 센싱 노드를 제2 전위 레벨로 2차 프리차지하기 위한 비트 라인 제어부; 및
상기 센싱 노드의 전위 레벨에 기초하여 센싱 데이터를 래치하는 래치부를 포함하는 페이지 버퍼.
제 1 항에 있어서,
상기 비트 라인 제어부는 상기 센싱 노드 프리차지 동작 시 제1 전류 패스를 형성하여 상기 센싱 노드를 상기 1차 프리차지하고, 이 후 제2 전류 패스를 형성하여 상기 센싱 노드를 상기 2차 프리차지하는 페이지 버퍼.
제 1 항에 있어서,
상기 제1 전위 레벨은 상기 제2 전위 레벨보다 낮은 페이지 버퍼.
제 1 항에 있어서,
상기 비트 라인 제어부는 코어 전압과 공통 센싱 노드 사이에 연결되며, 제1 공통 센싱 제어 신호에 응답하여 턴온되는 제1 트랜지스터;
상기 공통 센싱 노드와 상기 센싱 노드 사이에 연결되면, 센싱 신호에 응답하여 턴온되는 제2 트랜지스터;
상기 코어 전압과 상기 센싱 노드 사이에 직렬 연결된 제3 및 제4 트랜지스터를 포함하는 페이지 버퍼.
제 4 항에 있어서,
상기 제3 트랜지스터는 상기 래치부의 노드의 전위에 응답하여 턴온되며, 상기 제4 트랜지스터는 프리차지 신호에 응답하여 턴온되는 페이지 버퍼.
제 4 항에 있어서,
상기 제1 및 제2 트랜지스터는 NMOS 트랜지스터이며, 상기 제3 및 제4 트랜지스터는 PMOS 트랜지스터인 페이지 버퍼.
제 6 항에 있어서,
상기 제1 전류 패스는 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 형성되고,
상기 제2 전류 패스는 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 통해 형성되는 페이지 버퍼.
메모리 셀 어레이; 및
상기 메모리 셀 어레이의 복수의 비트 라인들 각각에 연결된 복수의 페이지 버퍼들을 포함하며,
상기 복수의 페이지 버퍼들 각각은,
센싱 노드;
상기 센싱 노드와 비트 라인 사이에 연결되며, 센싱 노드 프리차지 동작 시 상기 센싱 노드를 제1 전위 레벨로 1차 프리차지하고, 이 후 상기 센싱 노드를 제2 전위 레벨로 2차 프리차지하기 위한 비트 라인 제어부; 및
상기 센싱 노드의 전위 레벨에 기초하여 센싱 데이터를 래치하는 래치부를 포함하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 비트 라인 제어부는 상기 센싱 노드 프리차지 동작 시 제1 전류 패스를 형성하여 상기 센싱 노드를 상기 1차 프리차지하고, 이 후 제2 전류 패스를 형성하여 상기 센싱 노드를 상기 2차 프리차지하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 제1 전위 레벨은 상기 제2 전위 레벨보다 낮은 반도체 메모리 장치.
제 8 항에 있어서,
상기 비트 라인 제어부는 코어 전압과 공통 센싱 노드 사이에 연결되며, 제1 공통 센싱 제어 신호에 응답하여 턴온되는 제1 트랜지스터;
상기 공통 센싱 노드와 상기 센싱 노드 사이에 연결되면, 센싱 신호에 응답하여 턴온되는 제2 트랜지스터;
상기 코어 전압과 상기 센싱 노드 사이에 직렬 연결된 제3 및 제4 트랜지스터를 포함하는 반도체 메모리 장치.
제 11 항에 있어서,
상기 제3 트랜지스터는 상기 래치부의 노드의 전위에 응답하여 턴온되며, 상기 제4 트랜지스터는 프리차지 신호에 응답하여 턴온되는 반도체 메모리 장치.
제 11 항에 있어서,
상기 제1 및 제2 트랜지스터는 NMOS 트랜지스터이며, 상기 제3 및 제4 트랜지스터는 PMOS 트랜지스터인 반도체 메모리 장치.
제 13 항에 있어서,
상기 제1 전류 패스는 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 형성되고,
상기 제2 전류 패스는 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 통해 형성되는 반도체 메모리 장치.
센싱 노드;
상기 센싱 노드와 비트 라인 사이에 연결되며, 센싱 노드 프리차지 동작 시 제1 전류 패스를 이용하여 상기 센싱 노드를 제1 전위 레벨로 프리차지하고, 설정 시간 후 제2 전류 패스를 이용하여 상기 센싱 노드를 제2 전위 레벨로 프리차지하기 위한 비트 라인 제어부; 및
상기 센싱 노드의 전위 레벨에 기초하여 센싱 데이터를 래치하는 래치부를 포함하는 페이지 버퍼.
제 15 항에 있어서,
상기 제2 전위 레벨은 상기 제1 전위 레벨보다 높은 페이지 버퍼.
제 15 항에 있어서,
상기 비트 라인 제어부는 코어 전압과 공통 센싱 노드 사이에 연결되며, 제1 공통 센싱 제어 신호에 응답하여 턴온되는 제1 트랜지스터;
상기 공통 센싱 노드와 상기 센싱 노드 사이에 연결되면, 센싱 신호에 응답하여 턴온되는 제2 트랜지스터;
상기 코어 전압과 상기 센싱 노드 사이에 직렬 연결된 제3 및 제4 트랜지스터를 포함하는 페이지 버퍼.
제 17 항에 있어서,
상기 제3 트랜지스터는 상기 래치부의 노드의 전위에 응답하여 턴온되며, 상기 제4 트랜지스터는 프리차지 신호에 응답하여 턴온되는 페이지 버퍼.
제 17 항에 있어서,
상기 제1 및 제2 트랜지스터는 NMOS 트랜지스터이며, 상기 제3 및 제4 트랜지스터는 PMOS 트랜지스터인 페이지 버퍼.
제 19 항에 있어서,
상기 제1 전류 패스는 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 형성되고,
상기 제2 전류 패스는 상기 제3 트랜지스터 및 상기 제4 트랜지스터를 통해 형성되는 페이지 버퍼.