KR20140013402A - 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법 - Google Patents

메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 상기 데이터들에 대한 논리 연산을 각각 수행하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부, 및 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운팅부를 포함한다.

Description

메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법{Memory device, memory system and method of controlling a read voltage of the memory device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 이러한 메모리 장치에 저장된 데이터를 정확하게 독출하여 메모리 장치의 신뢰성을 향상시키기 위해서는 독출 전압의 전압 레벨을 정확하게 결정하는 것이 요구된다.
본 발명의 기술적 사상이 해결하려는 과제는 독출 전압을 결정하기 위한 연산에 소요되는 시간 및 소비되는 전력을 감소시킬 수 있는 메모리 장치를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 독출 전압을 결정하기 위한 연산에 소요되는 시간 및 소비되는 전력을 감소시킬 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 독출 전압을 결정하기 위한 연산에 소요되는 시간 및 소비되는 전력을 감소시킬 수 있는 메모리 장치의 독출 전압 제어 방법을 제공하는데 있다.
본 발명의 기술적 사상에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 상기 데이터들에 대한 논리 연산을 각각 수행하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 및 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운팅부를 포함한다.
일부 실시예들에 있어서, 상기 복수의 페이지 버퍼들의 각각은, 상기 서로 다른 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 독출된 두 데이터들에 대해 XOR 연산을 수행할 수 있고, 상기 카운팅부는 상기 복수의 구획들 각각에 대해 상기 XOR 연산의 결과에서 '1'의 개수를 카운팅할 수 있다.
일부 실시예들에 있어서, 상기 복수의 메모리 셀들은 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 각각 위치하고, 상기 복수의 페이지 버퍼들의 개수는 상기 복수의 비트 라인들의 개수에 대응할 수 있다.
일부 실시예들에 있어서, 상기 카운팅부의 개수는 상기 메모리 셀 어레이에서 독출 동작이 수행되는 섹터(sector) 또는 페이지(page)의 개수에 대응하는 카운터들을 포함할 수 있다.
일부 실시예들에 있어서, 상기 서로 다른 전압 레벨들은 상기 메모리 장치 내부에서 자동으로 업데이트될 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 메모리 셀 어레이에 인가되는 상기 서로 다른 전압 레벨들을 결정하는 전압 레벨 결정부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 전압 레벨 결정부는, 상기 메모리 셀 어레이에 인가되는 시작 전압을 저장하는 시작 전압 저장부; 미리 결정된 복수의 오프셋 전압들을 저장하는 오프셋 저장부; 및 상기 복수의 오프셋 전압들 중 하나 및 상기 시작 전압을 가산하는 가산부를 포함할 수 있다.
일부 실시예들에 있어서, 상기 시작 전압 저장부는 상기 시작 전압에 대한 디지털 값을 저장하고, 상기 오프셋 저장부는 상기 복수의 오프셋 전압들에 대한 디지털 값들을 저장하며, 상기 전압 레벨 결정부는, 상기 가산부의 출력으로부터 아날로그 전압 레벨을 생성하는 전압 레벨 생성부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 시작 전압은 서로 다른 메모리 칩들에 대해 다르게 결정될 수 있다. 일부 실시예들에 있어서, 상기 복수의 오프셋 전압들은 서로 다른 메모리 칩들에 대해 동일하게 결정될 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 카운팅부에서 출력되는 상기 메모리 셀들의 개수를 기초로 하여 상기 메모리 셀들의 인접한 두 상태 사이의 밸리(valley)에 대응되는 전압 레벨을 검출하는 밸리 검출부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 밸리 검출부는, 상기 복수의 구획들 각각에 존재하는 상기 메모리 셀들의 개수 중 최소 값을 저장하는 최소 값 저장부; 및 상기 복수의 구획들 중 상기 최소 값을 가지는 구획에 대응되는 오프셋을 최소 오프셋으로 저장하는 최소 오프셋 저장부를 포함할 수 있다. 일부 실시예들에 있어서, 상기 밸리 검출부는, 상기 최소 오프셋 저장부에 저장된 상기 최소 오프셋을 기초로 하여, 상기 밸리에 대응되는 전압 레벨을 저장하는 밸리 저장부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 밸리 저장부는 복수의 밸리 저장부들을 포함하고, 상기 복수의 밸리 저장부들의 개수는, 상기 메모리 셀들의 서로 인접한 두 상태들 사이의 밸리들의 개수에 대응될 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀은 n비트 메모리 셀이고, 상기 밸리 저장부는 복수의 밸리 저장부들을 포함하고, 상기 복수의 밸리 저장부들의 개수는 2n-1개일 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 밸리 검출부에서 검출된 상기 밸리에 대응되는 전압 레벨을 독출 전압으로서 상기 메모리 셀 어레이에 제공하는 독출 전압 발생부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출 전압 발생부는, 상기 메모리 장치의 복수의 상태들 중 인접한 두 상태들 사이의 밸리들 각각에 대응되는 복수의 초기 독출 전압들을 저장하는 초기 독출 전압 저장부; 상기 밸리들 각각에 대응되는 복수의 오프셋들을 저장하는 오프셋 저장부; 및 상기 복수의 오프셋들 중 하나 및 상기 복수의 초기 독출 전압들 중 하나를 가산하는 가산부를 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출 전압 발생부는, 상기 초기 독출 전압 저장부에 저장된 상기 복수의 초기 독출 전압들 중 하나를 선택하도록 상기 초기 독출 전압 저장부를 제어하는 제1 제어부; 및 상기 오프셋 저장부에 저장된 상기 복수의 오프셋들 중 하나를 적용하여 상기 독출 전압이 발생되도록 상기 오프셋 저장부를 제어하는 제2 제어부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 복수의 초기 독출 전압 저장부들은 상기 복수의 초기 독출 전압들에 대한 디지털 값들을 저장하고, 상기 복수의 오프셋 저장부들은 상기 복수의 오프셋들에 대한 디지털 값들을 저장하며, 상기 독출 전압 발생부는, 상기 가산부의 출력으로부터 아날로그 전압 레벨을 생성하는 전압 레벨 생성부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀에 연결된 적어도 하나의 비트라인에 대한 프리차지 여부를 결정하는 프리차지 결정부를 더 포함할 수 있다. 일부 실시예들에 있어서, 상기 적어도 하나의 메모리 셀은 독출 전압이 이미 결정된 메모리 셀 및 독출 전압을 검색할 필요가 없는 메모리 셀 중 적어도 하나일 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 복수의 메모리 셀들 중 독출 전압을 결정하기 위한 동작을 수행하는 적어도 하나의 메모리 셀을 샘플링하도록 상기 페이지 버퍼부를 제어하는 샘플링부를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 상기 데이터들에 대한 논리 연산을 각각 수행하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 및 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운팅부를 포함한다.
일부 실시예들에 있어서, 상기 메모리 장치는 카운팅된 상기 메모리 셀들의 개수를 상기 메모리 컨트롤러에 제공할 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 메모리 셀 어레이에 인가되는 상기 서로 다른 전압 레벨들을 결정하는 전압 레벨 결정부를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 메모리 장치는 상기 카운팅부에서 출력되는 상기 메모리 셀들의 개수를 기초로 하여 상기 메모리 장치의 인접한 두 상태 사이의 밸리에 대응되는 전압 레벨을 검출하는 밸리 검출부를 더 포함할 수 있다. 일부 실시예들에 있어서, 상기 메모리 장치는 검출된 상기 밸리에 대응되는 전압 레벨을 상기 메모리 컨트롤러에 제공할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 메모리 시스템은 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 상기 데이터들에 대한 논리 연산을 각각 수행하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운팅부; 및 상기 카운팅된 메모리 셀들의 개수를 기초로 하여 상기 메모리 셀들의 인접한 두 상태 사이의 밸리에 대응되는 전압 레벨을 독출 전압으로 결정하고, 결정된 상기 독출 전압을 상기 메모리 셀 어레이에 제공하는 독출 전압 발생부를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 메모리 장치의 독출 전압의 제어 방법은 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 데이터를 독출하는 단계; 독출된 상기 데이터들에 대한 논리 연산을 수행하는 단계; 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 단계; 및 카운팅된 상기 메모리 셀들의 개수를 기초로 하여 상기 메모리 셀들의 인접한 두 상태들 사이의 독출 전압의 최적 전압 레벨을 결정하는 단계를 포함한다.
본 발명의 기술적 사상에 따르면, 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 데이터들에 대한 논리 연산을 각각 수행하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부, 및 논리 연산의 결과를 기초로 하여, 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운팅부를 포함함으로써, 독출 전압을 결정하기 위한 연산에 소요되는 시간 및 소비되는 전력을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 더욱 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 메모리 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다.
도 6a는 도 5의 메모리 셀이 3 비트 멀티 레벨 셀인 경우, 메모리 장치의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6b는 도 6a의 그래프에서 메모리 셀의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 7은 도 1의 메모리 시스템에 포함된 메모리 장치의 독출 전압 결정을 설명하기 위한 도면이다.
도 8은 메모리 장치의 독출 동작에 대한 비교 예를 나타낸다.
도 9는 도 1의 메모리 시스템에 포함된 메모리 장치의 독출 동작의 일 예를 나타낸다.
도 10은 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 11은 도 1의 메모리 시스템에 포함된 메모리 장치의 다른 예를 상세하게 나타내는 블록도이다.
도 12는 도 1의 메모리 시스템에 포함된 메모리 장치의 변형 예를 나타내는 블록도이다.
도 13은 메모리 장치의 전압 레벨 변경 동작에 대한 비교 예를 나타낸다.
도 14는 도 13의 메모리 장치의 전압 레벨 변경 동작의 일 예를 나타낸다.
도 15는 복수의 메모리 칩들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 16은 도 12의 메모리 장치에 포함된 전압 레벨 결정부를 나타내는 블록도이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 18은 도 17의 메모리 장치의 동작을 설명하기 위한 도면이다.
도 19는 도 17의 메모리 장치에 포함된 밸리 검출부의 일 예를 나타내는 블록도이다.
도 20은 도 17의 메모리 장치에 포함된 밸리 검출부의 다른 예를 나타내는 블록도이다.
도 21은 메모리 셀이 3비트 멀티 레벨 셀인 경우 페이지 별 독출 동작을 나타내는 그래프이다.
도 22는 도 17의 메모리 장치의 독출 동작의 일 예를 나타내는 타이밍도이다.
도 23은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 24는 도 23의 독출 전압 발생부의 일 예를 나타내는 블록도이다.
도 25는 메모리 장치와 메모리 컨트롤러의 동작 시퀀스의 비교 예를 나타내는 타이밍도이다.
도 26은 도 23의 메모리 장치와 메모리 컨트롤러의 동작 시퀀스의 일 예를 나타내는 타이밍도이다.
도 27은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 28은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 29는 도 28의 메모리 장치를 더욱 상세하게 나타내는 블록도이다.
도 30a는 도 28의 샘플링부가 샘플링 동작을 수행하지 않는 경우 메모리 장치의 동작을 나타낸다.
도 30b는 도 30a에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 31a는 도 28의 샘플링부가 샘플링 동작을 수행하는 경우 메모리 장치의 동작을 나타낸다.
도 31b는 도 31a에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 32는 본 발명의 일 실시예에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 33은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10A) 및 메모리 장치(20A)를 포함할 수 있다. 메모리 장치(20A)는 메모리 셀 어레이(21), 페이지 버퍼부(page buffer unit)(22) 및 카운팅부(23)를 포함할 수 있다. 메모리 컨트롤러(10A)는 ECC(error correction circuit) 처리부(11) 및 독출 전압 결정부(12)를 포함할 수 있다. 이하에서는, 메모리 컨트롤러(10A) 및 메모리 장치(20A)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 컨트롤러(10A)는 메모리 장치(20A)에 대한 제어 동작을 수행할 수 있는데, 구체적으로, 메모리 컨트롤러(10A)는 메모리 장치(20A)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20A)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다.
메모리 셀 어레이(21)는 복수의 워드 라인들(미도시)과 복수의 비트 라인들(미도시)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(21)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
페이지 버퍼부(22)는 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 본 실시예에서, 페이지 버퍼부(22)는 복수의 페이지 버퍼들(미도시)을 포함할 수 있고, 복수의 페이지 버퍼들의 개수는 복수의 비트 라인들의 개수에 대응할 수 있다.
구체적으로, 메모리 장치(20A)에 대한 독출 동작이 수행되는 경우, 복수의 페이지 버퍼들은 메모리 셀 어레이(21)에 포함된 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 저장된 데이터들에 대한 논리 연산을 각각 수행할 수 있다. 본 실시예에서, 복수의 페이지 버퍼들의 각각은, 서로 다른 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 독출된 두 데이터들에 대해 XOR 연산을 수행할 수 있다.
일 실시예에서, 서로 다른 전압 레벨들은 메모리 장치(20A) 내부에서 자동으로 업데이트될 수 있다. 이에 따라, 서로 다른 전압 레벨들을 설정하기 위하여 메모리 컨트롤러(10A)와 메모리 장치(20A) 사이의 데이터 송수신이 수행되지 않아도 된다. 그러나, 본 발명은 이에 한정되지 않으며 다른 실시예에서, 서로 다른 전압 레벨들은 메모리 컨트롤러(10A)로부터 제공될 수 있다.
카운팅부(23)는 페이지 버퍼부(22)에서 수행된 논리 연산의 결과를 기초로 하여, 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅할 수 있다. 이때, 카운팅부(23)는 메모리 셀 어레이(21) 및 페이지 버퍼부(22)와 동일한 칩 상에 집적될 수 있다. 본 실시예에서, 카운팅부(23)는 복수의 구획들 각각에 대해 XOR 연산의 결과에서 '1'의 개수를 카운팅할 수 있다.
이와 같이, 메모리 장치(20A)는 카운팅부(23)를 포함함으로써, 메모리 장치(10A)에 대한 독출 전압의 최적 전압 레벨을 결정하기 위한 독출 전압 결정 동작을 수행하는 과정에서, 메모리 셀 어레이(21)로부터 독출된 데이터들을 메모리 컨트롤러(10A)에 제공하지 않고, 독출된 데이터들에 대한 연산 결과를 기초로 하여 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 직접 카운팅할 수 있다. 이로써, 메모리 장치(10A)에 대한 독출 전압 결정 동작을 수행하는데 소요되는 시간을 줄일 수 있다.
ECC 처리부(11)는 메모리 장치(20A)로부터 독출된 데이터에 에러(즉, 독출 에러)가 존재하는지 체크하고 정정할 수 있다. 예를 들어, ECC 처리부(11)는 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 독출할 때 생성된 패리티를 비교하여, 데이터의 에러 비트를 검출하고 검출된 에러 비트를 XOR함으로써 독출 에러를 정정할 수 있다. 이에 따라, 초기의 독출 전압에서 메모리 셀 어레이(21)에 포함된 메모리 셀로부터 데이터를 독출한 후 ECC 처리부(11)에서 독출 에러가 정정되었음에도 불구하고, 독출 실패가 발생하는 경우에 카운팅부(23)는 카운팅 동작을 수행할 수 있다.
독출 전압 결정부(12)는 카운팅부(23)로부터 카운팅 결과를 수신하고, 수신된 카운팅 결과를 기초로 하여 독출 전압의 최적 전압 레벨을 결정할 수 있다. 구체적으로, 독출 전압 결정부(12)는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수가 감소하다가 다시 증가하는 경우, 해당 지점을 독출 전압으로 결정할 수 있다.
도 2는 도 1의 메모리 시스템(1)에 포함된 메모리 장치(20A)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(20A)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 카운팅부(23), 제어 로직(control logic)(CL), 전압 발생기(voltage generator)(VG) 및 로우 디코더(row decoder)(RD)를 포함할 수 있다. 이하에서는, 메모리 장치(20A)에 포함된 구성 요소들에 대하여 상술하기로 한다.
제어 로직(CL)은 메모리 컨트롤러(10A)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여 메모리 셀 어레이(21)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이때, 제어 로직(CL)에서 출력된 각종 제어 신호는 전압 발생기(VG), 로우 디코더(RD), 페이지 버퍼부(22) 및 카운팅부(23)에 전달될 수 있다.
전압 발생기(VG)는 제어 로직(CL)으로부터 수신한 제어 신호를 기초로 하여 복수의 워드 라인들(WL)을 구동하기 위한 구동 전압(VWL)을 생성할 수 있다. 구체적으로, 구동 전압(VWL)은 기입 전압(또는 프로그램 전압), 독출 전압, 소거(erase) 전압 또는 패스(pass) 전압일 수 있다.
로우 디코더(RD)는 로우 어드레스를 기초로 하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(RD)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다. 한편, 기입 동작 시에 로우 디코더(RD)는 선택된 워드 라인에 기입 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다.
페이지 버퍼부(22)에 포함된 복수의 페이지 버퍼들은 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(21)에 각각 연결될 수 있다. 구체적으로, 독출 동작 시에 복수의 페이지 버퍼들은 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(21)에 저장된 데이터를 출력할 수 있다. 한편, 기입 동작 시에 복수의 페이지 버퍼들은 기입 드라이버로 동작하여 메모리 셀 어레이(21)에 저장하고자 하는 데이터를 입력시킬 수 있다. 다른 실시예에서, 복수의 페이지 버퍼들은 복수의 데이터 라인들을 통해 데이터 입출력 회로(미도시)에 각각 연결될 수 있다.
카운팅부(23)는 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅할 수 있으며, 카운팅 결과를 메모리 컨트롤러(10A)에 포함된 독출 전압 결정부(12)에 제공할 수 있다. 본 실시예에서, 카운팅부(23)는 적어도 하나의 카운터(23)를 포함할 수 있으며, 카운터(23)의 개수는 메모리 셀 어레이(21)에서 독출 동작이 수행되는 섹터(sector) 또는 페이지(page)의 개수에 대응할 수 있다. 이로써, 메모리 장치(20A)는 섹터 또는 페이지 별로 독출 전압 결정 동작을 수행할 수 있다.
도 3은 도 2의 메모리 장치(20A)에 포함된 메모리 셀 어레이(21)의 일 예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(21)는 플래시 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(21)는 a(a는 2 이상의 정수)개의 블록들(BLK0 내지 BLKa-1)을 포함하고, 각 블록들(BLK0 내지 BLKa-1)은 b(b는 2 이상의 정수)개의 페이지들(PAG0 내지 PAGb-1)을 포함하며, 각 페이지들(PAG0 내지 PAGb-1)은 c(c는 2 이상의 정수)개의 섹터들(SEC0 내지 SECc-1)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 블록 BLK0에 대하여만 페이지들(PAG0 내지 PAGb-1) 및 섹터들(SEC0 내지 SECc-1)을 도시하였으나, 다른 블록들(BLK1 내지 BLKa-1)도 블록 BLK0와 동일한 구조를 가질 수 있다.
도 4는 도 3의 메모리 셀 어레이(21)에 포함된 메모리 블록(BLK0)의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(21)는 낸드 플래시 메모리의 메모리 셀 어레이일 수 있다. 이때, 도 3에 도시된 각 블록들(BLK0 내지 BLKa-1)은 도 4와 같이 구현될 수 있다. 도 4를 참조하면, 각 블록들(BLK0 내지 BLKa-1)은 비트 라인(BL0 내지 BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(Str1) 및 소스(source) 선택 트랜지스터(Str2)를 포함할 수 있다.
도 4와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0 내지 WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 4는 하나의 블록에 8개의 워드 라인들(WL0 내지 WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(21)의 블록들(BLK0 내지 BLKa-1)은 도 4에 도시되는 메모리 셀(MCEL) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1 및 도 2의 메모리 장치(20)는 이상에서 설명된 메모리 셀 어레이(21)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 5는 도 4의 메모리 블록(BLK0)에 포함된 메모리 셀(MCEL)의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 기판(SUB) 상에 소스(S) 및 드레인(D)이 형성되고, 소스(S)와 드레인(D)의 사이에는 채널 영역이 형성될 수 있다. 채널 영역의 상부에는 플로팅 게이트(FG)가 형성되는데, 채널 영역과 플로팅 게이트(FG)의 사이에는 터널링(tunneling) 절연층과 같은 절연층이 배치될 수 있다. 플로팅 게이트(FG)의 상부에는 컨트롤 게이트(CG)가 형성되는데, 플로팅 게이트(FG)와 컨트롤 게이트(CG)의 사이에는 블로킹(blocking) 절연층과 같은 절연층이 배치될 수 있다. 기판(SUB), 소스(S), 드레인(D) 및 컨트롤 게이트(CG)에는 메모리 셀(MCEL)에 대한 프로그램, 소거 및 독출 동작에 필요한 전압들이 인가될 수 있다.
플래시 메모리 장치에서는 메모리 셀(MCEL)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MCEL)에 저장된 데이터가 독출될 수 있다. 이때, 메모리 셀(MCEL)의 문턱 전압(Vth)은 플로팅 게이트(FG)에 저장된 전자(electron)의 양에 따라 결정될 수 있다. 구체적으로, 플로팅 게이트(FG)에 저장된 전자가 많을수록 메모리 셀(MCEL)의 문턱 전압은 높아질 수 있다.
메모리 셀(MCEL)의 플로팅 게이트(FG)에 저장된 전자는 다양한 원인들에 의해 화살표 방향으로 누설(leakage)될 수 있고, 이에 따라, 메모리 셀(MCEL)의 문턱 전압이 변경될 수 있다. 예를 들어, 플로팅 게이트(FG)에 저장된 전자는 메모리 셀의 마모에 의해 누설될 수 있다. 구체적으로, 메모리 셀(MCEL)에 대한 프로그램, 소거 또는 독출와 같은 액세스 동작을 반복하면 채널 영역과 플로팅 게이트(FG) 사이의 절연막은 마모될 수 있고, 이에 따라, 플로팅 게이트(FG)에 저장된 전자가 누설될 수 있다. 또 다른 예로, 플로팅 게이트(FG)에 저장된 전자는 고온 스트레스 또는 프로그램/독출 시의 온도 차이 등에 의해 누설될 수도 있다.
도 6a는 도 5의 메모리 셀(MCEL)이 3 비트 멀티 레벨 셀인 경우, 메모리 장치(20)의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MCEL)의 개수를 나타낸다. 메모리 셀(MCEL)이 3 비트로 프로그램되는 3 비트 멀티 레벨 셀인 경우에, 메모리 셀(MCEL)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MCEL)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제2 독출 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제3 독출 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제4 독출 전압(Vr4)은 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포와 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제5 독출 전압(Vr5)은 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포와 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제6 독출 전압(Vr6)은 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포와 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제7 독출 전압(Vr7)은 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포와 제7 프로그램 상태(P7)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다.
예를 들어, 제1 독출 전압(Vr1)이 메모리 셀(MCEL)의 컨트롤 게이트(CG)에 인가되면, 소거 상태(E)의 메모리 셀(MCEL)은 턴온되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MCEL)은 턴오프된다. 메모리 셀(MCEL)이 턴온되면 메모리 셀(MCEL)을 통해 전류가 흐르고, 메모리 셀(MCEL)이 턴오프되면 메모리 셀(MCEL)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MCEL)의 턴온 여부에 따라 메모리 셀(MCEL)에 저장된 데이터가 구별될 수 있다.
일 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀(MCEL)이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀(MCEL)이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀(MCEL)이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀(MCEL)이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 6b는 도 6a의 그래프에서 메모리 셀(MCEL)의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 6b를 참조하면, 소거 상태(E), 제1 내지 제7 프로그램 상태(P1 내지 P7)로 각각 프로그램된 메모리 셀들(MCEL)은 외부 자극 및/또는 마모 등에 의해 도 6b에 도시된 바와 같이 변경된 분포를 가질 수 있다. 도 6b에서, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 독출 오류가 발생할 수 있고, 이에 따라, 메모리 장치(20)의 신뢰성이 저하될 수 있다.
예를 들어, 제1 독출 전압(Vr1)을 이용하여 메모리 장치(20A)에 대한 독출 동작을 수행할 경우, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단될 수 있다. 이에 따라, 독출 동작에 오류가 발생되어 메모리 장치(20A)의 신뢰성이 저하될 수 있다.
메모리 장치(20A)로부터 데이터를 독출하는 경우 RBER(raw bit error rate)은 독출 전압의 전압 레벨에 따라 달라지는데, 독출 전압의 최적 전압 레벨은 메모리 셀들(MCEL)의 산포 모양에 따라 결정될 수 있다. 따라서, 메모리 셀들(MCEL)의 산포가 변화함에 따라 메모리 장치(20A)로부터 데이터를 독출하는데 필요한 독출 전압의 최적 전압 레벨도 변경될 수 있다. 그러므로, 산포의 변화를 기초로 하여 독출 전압의 전압 레벨을 변경함으로써 독출 전압의 최적 전압 레벨을 결정하는 것이 요구된다. 이 경우, 효율적으로 독출 전압의 최적 전압 레벨을 결정하기 위해서는, 연산을 단순화시켜 연산 시간 및 소비 전력을 감소시키는 것이 요구된다.
이상에서는 도 6a 및 도 6b를 참조하여, 메모리 셀(MCEL)이 3 비트 멀티 레벨 셀인 경우를 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 도 5의 메모리 셀(MCEL)은 싱글 레벨 셀, 2 비트 멀티 레벨 셀 또는 4 비트 이상으로 프로그램되는 멀티 레벨 셀일 수 있다. 또한, 도 1 및 도 2의 메모리 장치(20A)는 서로 다른 개수의 비트로 프로그램 되는 메모리 셀(MCEL)들을 포함할 수도 있다.
도 7은 도 1의 메모리 시스템에 포함된 메모리 장치의 독출 전압 결정 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(10A)는 메모리 장치(20A)에 포함된 메모리 셀들(MCEL)의 인접한 두 상태들 사이의 독출 전압의 최적 전압 레벨을 결정하기 위하여 독출 전압 결정 동작을 수행할 수 있다. 구체적으로, 메모리 컨트롤러(10A)는 메모리 셀들(MCEL)의 인접한 두 상태들, 예를 들어, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 서로 다른 복수의 전압 레벨들(V1 내지 V5)에서 각각 메모리 셀(MCEL)로부터 데이터를 독출할 수 있다. 메모리 장치(20A)는 복수의 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 독출된 데이터들에 대한 논리 연산을 수행하고, 논리 연산의 결과를 기초로 복수의 구획들 각각에 존재하는 메모리 셀들(MCEL)의 개수를 카운팅할 수 있다. 이와 같은 독출 전압 결정 동작은 MES(minimal error search) 연산이라고 지칭될 수 있다.
일 실시예에서, 카운팅부(23)는 섹터 단위로 구비될 수 있고, 이로써, MES 연산은 섹터 단위로 수행될 수 있다. 다른 실시예에서, 카운팅부(23)는 페이지 단위로 구비될 수 있고, 이로써, MES 연산은 페이지 단위로 수행될 수 있다. 또 다른 실시예에서, 카운팅부(23)는 페이지 단위로 구비되지만, 페이지 버퍼부(22)에 대해 섹터 별로 메모리 코어에 대한 제어를 달리함으로써, MES 연산은 섹터 단위로 수행될 수도 있다. 이에 대해서는 도 11을 참조하여 후술하기로 한다.
본 실시예에서, 서로 다른 복수의 전압 레벨들(V1 내지 V5)의 개수를 5개이지만, 본 발명은 이에 한정되지 않으며, 복수의 전압 레벨들의 개수는 다양하게 변경될 수 있다. 예를 들어, 복수의 전압 레벨들에서의 독출 방향은 제1 전압 레벨(V1)에서 제5 전압 레벨(V5)로 전압 레벨이 감소하는 방향일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 전압 레벨들에서의 독출 방향은 제5 전압 레벨(V5)에서 제1 전압 레벨(V1)로 전압 레벨이 증가하는 방향일 수도 있다.
제1 단계(step 1)에서, 제1 전압 레벨(V1)에서 메모리 셀(MCEL)로부터 데이터를 독출한다. 이때, 제1 전압 레벨(V1)보다 문턱 전압(Vth)이 낮은 메모리 셀들(MCEL)은 '1'로 독출되고, 제1 전압 레벨(V1)보다 문턱 전압(Vth)이 높은 메모리 셀들(MCEL)은 '0'으로 독출된다. 이와 같이, 제1 단계에서 독출된 제1 데이터는 페이지 버퍼부(22)에 임시적으로 저장될 수 있다.
제2 단계(step 2)에서, 제2 전압 레벨(V2)에서 메모리 셀(MCEL)로부터 데이터를 독출한다. 이때, 제2 전압 레벨(V2)보다 문턱 전압(Vth)이 낮은 메모리 셀들(MCEL)은 '1'로 독출되고, 제2 전압 레벨(B)보다 문턱 전압(Vth)이 높은 메모리 셀들(MCEL)은 '0'으로 독출된다. 이와 같이, 제2 단계에서 독출된 제2 데이터는 페이지 버퍼부(22)에 임시적으로 저장될 수 있다.
제3 단계(step 3)에서, 페이지 버퍼부(22)에 포함된 복수의 페이지 버퍼들의 각각은 제1 전압 레벨(V1)에서 독출된 제1 데이터와 제2 전압 레벨(V2)에서 독출된 제2 데이터에 대해 논리 연산을 수행한다. 일 실시예에서, 복수의 페이지 버퍼들의 각각은 제1 데이터 및 제2 데이터에 대해 XOR 연산을 수행할 수 있다.
문턱 전압(Vth)이 제2 전압 레벨(V2)보다 낮은 메모리 셀(MCEL)의 경우 제1 및 제2 데이터의 XOR 연산 결과는 '0'이고, 문턱 전압(Vth)이 제2 전압 레벨(V2)과 제1 전압 레벨(V1) 사이인 메모리 셀(MCEL)의 경우 제1 및 제2 데이터에 대한 XOR 연산 결과는 '1'이며, 문턱 전압(Vth)이 제1 전압 레벨(V1)보다 높은 메모리 셀(MCEL)의 경우 제1 및 제2 데이터에 대한 XOR 연산 결과는 '0'이다. 따라서, 제1 및 제2 데이터의 XOR 연산 결과를 기초로 하여, 인접한 두 전압 레벨들(V1, V2)에 의해 구분되는 구획(SEC1)에 메모리 셀이 포함되었는지 여부를 알 수 있다. 구체적으로, XOR 연산 결과가 '1'인 구획에 메모리 셀이 포함된 것을 알 수 있다.
제4 단계(step 4)에서, 카운팅부(23)는 복수의 구획들 각각에 대해, 페이지 버퍼부(22)에서 수행된 XOR 연산의 결과에서 '1'의 개수를 카운팅할 수 있다. 이로써, 카운팅부(23)는 복수의 구획들에 각각 존재하는 메모리 셀들의 개수를 카운팅할 수 있다. 독출 전압 결정부(12)는 복수의 구획들 중 메모리 셀들의 개수가 가장 적은 구획에 대응되는 전압 레벨인 밸리(valley)를 검출하여, 밸리에 대응되는 전압 레벨을 독출 전압의 최적 전압 레벨로 결정할 수 있다.
도 8은 메모리 장치의 독출 동작에 대한 비교 예를 나타낸다.
도 8을 참조하면, 메모리 셀의 인접한 두 상태들 사이를 N(N은 2 이상의 자연수)개의 구간으로 나누어 MES 연산을 수행하는 경우, MES 연산은 제1 전압 레벨에서 메모리 셀로부터 제1 데이터를 독출하는 동작(RD1), 독출된 제1 데이터를 메모리 컨트롤러에 전송하는 동작(Dout1), 제2 전압 레벨에서 메모리 셀로부터 제2 데이터를 독출하는 동작(RD2), 독출된 제2 데이터를 메모리 커트롤러에 전송하는 동작(Dout2), 및 메모리 컨트롤러에서 제1 및 제2 데이터에 대한 XOR 연산을 수행하고 XOR 연산의 결과에서 '1'의 개수를 카운팅하는 동작(XOR+C)을 포함한다.
예를 들어, 제1 및 제2 데이터를 독출하는 동작들(RD1, RD2)을 수행하는 데에 소요되는 시간은 각각 약 50 μs일 수 있다. 데이터 전송 동작(Dout1, Dout2)이 120 MHz로 수행되는 경우 데이터 전송 동작(Dout1, Dout2)을 수행하는 데에 소요되는 시간은 각각 약 150 μs일 수 있다. XOR 연산 및 카운팅 동작(XOR+C)이 60 MHz로 수행되는 경우 XOR 연산 및 카운팅 동작(XOR+C)을 수행하는 데에 소요되는 시간은 약 205 μs일 수 있다. N이 10인 경우, 전체 MES 연산에 소요되는 시간은 약 6.25 ms이다.
이와 같이, MES 연산의 수행에 소요되는 시간에서 주된 소모 요인은 데이터 전송 동작(Dout1, Dout2)의 소요 시간과 XOR 연산 및 카운팅 동작(XOR+C)의 소요 시간이다. 또한, 메모리 컨트롤러는 전송받은 제1 및 제2 데이터를 저장하기 위한 별도의 저장 공간(예를 들어, SRAM 버퍼)을 구비해야 한다. 나아가, 데이터 전송 동작(Dout1, Dout2)과 XOR 연산 및 카운팅 동작(XOR+C)을 수행하는 데에 전력이 소모되는 문제도 있다.
도 9는 도 1의 메모리 시스템에 포함된 메모리 장치(20A)의 독출 동작의 일 예를 나타낸다.
도 9를 참조하면, 본 실시예에서 메모리 장치(20A)는 페이지 버퍼부(22) 및 카운팅부(23)를 포함하고, 복수의 페이지 버퍼들의 각각은 XOR 연산을 수행하고, 카운팅부(23)는 XOR 연산의 결과에서 '1'의 개수를 카운팅할 수 있다. 이로써, 메모리 셀(MCEL)의 인접한 두 상태들 사이를 N(N은 2 이상의 자연수)개의 구간으로 나누어 MES 연산을 수행하는 경우, MES 연산은 제1 전압 레벨에서 메모리 셀(MCEL)로부터 제1 데이터를 독출하는 동작(RD1), 독출된 제1 데이터를 페이지 버퍼부(22)에 저장하는(다시 말해, 백업하는) 동작(DB), 제2 전압 레벨에서 메모리 셀(MCEL)로부터 제2 데이터를 독출하는 동작(RD2), 페이지 버퍼부(22)에서 저장된 제1 데이터와 독출된 제2 데이터에 대해 XOR 연산을 수행하는 동작(XOR), 및 카운팅부(23)에서 XOR 연산 결과 중 '1'의 개수를 카운팅하는 동작(C)을 포함한다.
예를 들어, 제1 및 제2 데이터를 독출하는 동작들(RD1, RD2)을 수행하는 데에 소요되는 시간은 각각 약 50 μs 일 수 있다. 제1 데이터 저장 동작(DB)을 수행하는 데에 소요되는 시간은 약 3 μs 이고, XOR 연산 동작(XOR) 및 카운팅 동작(C)을 수행하는 데에 소요되는 시간은 약 24 μs 일 수 있다. N이 10인 경우, 전체 MES 연산에 소요되는 시간은 약 0.8 ms이며, 이는 도 8의 비교 예에 비해 소요 시간이 훨씬 감소한 것을 알 수 있다.
이와 같이, 복수의 페이지 버퍼들 각각은 제1 데이터를 백업함으로써, 제1 데이터를 메모리 컨트롤러(10A)에 전송하지 않아도 되므로 데이터 전송 동작에 소요되는 시간을 줄일 수 있다. 또한, 복수의 페이지 버퍼들 각각은 백업된 제1 데이터와 독출된 제2 데이터에 대해 XOR 연산을 수행하므로, XOR 연산은 병렬로 수행될 수 있고, 이에 따라, XOR 연산에 소요되는 시간을 크게 줄일 수 있다. 또한, 카운팅부(23)는 고속 동작을 수행 가능한 카운터로서, 복수의 페이지 버퍼들에서 출력되는 XOR 연산의 결과에서 '1'의 개수를 카운팅함으로써 카운팅에 소요되는 시간을 크게 줄일 수 있다. 나아가, 메모리 컨트롤러(10A)는 독출된 제1 및 제2 데이터들을 저장하기 위한 별도의 저장 공간을 구비하지 않아도 되므로 사이즈를 감소시킬 수 있고, 제1 및 제2 데이터들의 전송 동작을 수행하는 데에 소비되는 전력도 줄일 수 있다.
도 10은 도 1의 메모리 시스템(1)에 포함된 메모리 장치(20a)의 일 예를 상세하게 나타내는 블록도이다.
도 10을 참조하면, 메모리 장치(20a)는 메모리 셀 어레이(21), 페이지 버퍼부(22a) 및 카운팅부(23a)를 포함할 수 있다.
메모리 셀 어레이(21)는 페이지(PAG)를 포함할 수 있고, 페이지(PAG)는 d개의 메모리 셀들(MC0, MC1, MC2, MC3, ..., MCd-1)을 포함할 수 있다. 도 10에서는 편의상 메모리 셀 어레이(21)에 포함된 하나의 페이지(PAG)만을 도시하였으나, 메모리 셀 어레이(21)는 복수의 페이지들을 포함할 수 있다.
페이지 버퍼부(22a)는 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1)을 포함할 수 있고, 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1)은 대응되는 비트라인들(BL0, BL1, BL2, BL3, ..., BLd-1)을 통해 메모리 셀들(MC0, MC1, MC2, MC3, ..., MCd-1)과 각각 연결될 수 있다. 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1)은 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 독출된 데이터를 임시적으로 저장할 수 있다.
구체적으로, 메모리 장치(20a)에 대한 독출 동작이 수행되는 경우, 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1) 각각은 메모리 셀들(MC0, MC1, MC2, MC3, ..., MCd-1) 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 저장한다. 이어서, 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1) 각각은 저장된 데이터들에 대한 논리 연산을 수행할 수 있다. 본 실시예에서, 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1) 각각은 서로 다른 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 독출된 두 데이터들에 대해 XOR 연산을 수행할 수 있다.
도시되지는 않았지만, 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1) 각각은 스위칭 소자(예를 들어, 엔모스 트랜지스터)를 포함할 수 있다. 스위칭 소자는 해당 페이지 버퍼의 출력 값이 인가되는 제어 단자(예를 들어, 게이트) 및 카운팅부(23a)에 연결되는 출력 단자(예를 들어, 소스)를 가질 수 있다. 그러므로, 해당 페이지 버퍼의 출력 값이 '1'인 경우 스위칭 소자는 턴온되어 카운팅부(23a)에 소정의 전류를 공급할 수 있고, 해당 페이지 버퍼의 출력 값이 '0'인 경우 스위칭 소자는 턴오프되어 카운팅부(23a)에 소정의 전류를 공급하지 않을 수 있다.
카운팅부(23a)는 페이지 버퍼부(22a)에서 출력되는 논리 연산의 결과를 기초로 하여 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하여 카운팅 결과(CV)를 출력할 수 있다. 구체적으로, 카운팅부(23a)는 페이지 버퍼부(22a)에서 출력되는 XOR 연산의 결과에서 복수의 구획들 각각에 존재하는 '1'의 개수를 카운팅함으로써 메모리 셀들의 개수를 카운팅할 수 있다. 본 실시예에서, 카운팅부(23a)는, 페이지 버퍼부(22a)에서 출력되는 논리 연산의 결과에 대해 병렬적인 카운팅 동작을 수행할 수 있다.
본 실시예에서, 카운팅부(23a)는 아날로그 카운터일 수 있다. 보다 상세하게는, 카운팅부(23a)는 인가되는 전류의 양을 검출하여, 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1)에 포함된 스위칭 소자들 중 턴온된 스위칭 소자들의 개수를 카운팅할 수 있다. 이와 같이, 카운팅부(23a)는 턴온된 스위칭 소자들의 개수를 카운팅함으로써, XOR 연산의 결과에서 복수의 구획들 각각에 존재하는 '1'의 개수를 카운팅할 수 있고, 이에 따라, 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅할 수 있다.
도 11은 도 1의 메모리 시스템(1)에 포함되는 메모리 장치(20b)의 다른 예를 상세하게 나타내는 블록도이다.
도 11을 참조하면, 메모리 장치(20b)는 메모리 셀 어레이(21), 페이지 버퍼부(22b) 및 카운팅부(23b)를 포함할 수 있다.
메모리 셀 어레이(21)는 페이지(PAG)를 포함할 수 있고, 페이지(PAG)는 복수의 섹터들(SEC0, SEC1, SEC2, SEC3)을 포함할 수 있다. 도 11에서는 편의상 메모리 셀 어레이(21)에 포함된 하나의 페이지(PAG)만을 도시하였으나, 메모리 셀 어레이(21)는 복수의 페이지들을 포함할 수 있다. 또한, 도 11에서는 편의상 페이지(PAG)가 네 개의 섹터들(S0, S1, S2, S3)을 포함하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 페이지(PAG)에 포함되는 섹터들의 개수는 다양하게 변경될 수 있고, 각 섹터의 사이즈도 다양하게 변경될 수 있다.
페이지 버퍼부(22b)는 복수의 페이지 버퍼 그룹들(PBG0, PBG1, PBG2, PBG3)을 포함할 수 있고, 복수의 페이지 버퍼 그룹들(PBG0, PBG1, PBG2, PBG3)은 대응되는 비트라인들을 통해 섹터들(S0, S1, S2, S3)과 각각 연결될 수 있다. 이때, 복수의 페이지 버퍼 그룹들(PBG0, PBG1, PBG2, PBG3) 각각은 복수의 페이지 버퍼들(미도시)을 포함할 수 있고, 복수의 페이지 버퍼들은 대응되는 비트라인들을 통해 메모리 셀들(MC)과 각각 연결될 수 있다.
카운팅부(23b)는 복수의 카운터들(CNT0, CNT1, CNT2, CNT3)을 포함할 수 있고, 복수의 카운터들(CNT0, CNT1, CNT2, CNT3)은 복수의 페이지 버퍼 그룹들(PBG0, PBG1, PBG2, PBG3)에 각각 연결된다. 이와 같이, 카운팅부(23b)는 복수의 섹터들(S0, S1, S2, S3)의 개수에 대응되는 복수의 카운터들(CNT0, CNT1, CNT2, CNT3)을 포함할 수 있다. 복수의 카운터들(CNT0, CNT1, CNT2, CNT3) 각각은 대응되는 섹터(S0, S1, S2, S3)에 대한 카운팅 결과(CV0, CV1, CV2, CV3)를 출력할 수 있다.
상술한 바와 같이, 본 실시예에 따르면, 카운팅부(23b)는 각 섹터(S0, S1, S2, S3) 별로 카운터(CNT0, CNT1, CNT2, CNT3)를 구비할 수 있으며, 이로써, 섹터 단위의 MES 연산을 수행할 수 있다. 메모리 컨트롤러(11)에서는 섹터 단위로 ECC를 수행하는데, ECC의 수행으로 독출 에러가 정정되었음에도 불구하고 독출 실패가 발생할 수 있다. 이 경우, 카운팅부(23b)에 포함된 복수의 카운터들(CNT0, CNT1, CNT2, CNT3) 중 독출 실패가 발생한 섹터에 대응하는 카운터만 카운팅 동작을 수행할 수 있고, 이로써, 독출 실패가 발생하지 않은 섹터들에 대한 불필요한 연산을 생략할 수 있다.
도 12는 도 1의 메모리 시스템(1)에 포함된 메모리 장치(20A')의 변형 예를 나타내는 블록도이다.
도 12를 참조하면, 메모리 장치(20A')는 메모리 셀 어레이(21), 복수의 페이지 버퍼들(22), 카운팅부(23) 및 전압 레벨 결정부(24)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(20A')에 포함된 구성 요소들 중 일부는, 도 1의 메모리 장치(20A)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 1의 메모리 장치(20A)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다.
전압 레벨 결정부(24)는 메모리 셀 어레이(21)에 인가되는 서로 다른 전압 레벨들을 결정할 수 있다. 이때, 서로 다른 전압 레벨들은 메모리 셀 어레이(21)에 대해 MES 연산을 수행하기 위해 필요한 전압 레벨들일 수 있다. MES 연산을 수행하기 위해서는, 메모리 셀 어레이(21)에 대한 독출 동작이 수행될 때마다 메모리 셀 어레이(21)에 인가되는 전압 레벨은 일정하게 증가 또는 감소되어야 한다.
본 실시예에 따르면, 메모리 장치(20A')는 전압 레벨 결정부(24)를 포함함으로써, MES 연산을 수행하기 위한 서로 다른 전압 레벨들은 메모리 장치(20') 내에서 업데이트될 수 있다. 따라서, 서로 다른 전압 레벨들을 설정하기 위하여 메모리 컨트롤러(10A)와 메모리 장치(20A') 사이에 데이터 송수신을 수행하지 않아도 된다.
도 13은 메모리 장치의 전압 레벨 변경 동작에 대한 비교 예를 나타낸다.
도 13을 참조하면, MES 연산을 수행하는 경우 메모리 셀 어레이에 인가되는 전압 레벨들을 변경하기 위하여, 메모리 컨트롤러는 변경되는 전압 레벨들에 대한 정보를 제어 신호로써 메모리 장치에 제공한다.
구체적으로, 메모리 장치는 메모리 컨트롤러로부터 독출 커맨드(Read CMD)를 수신한 후에 시작 전압 레벨에서 독출 동작(Read Op.)을 수행하고, 독출된 데이터를 메모리 컨트롤러에 제공(Dout1)한다. 이후, 메모리 장치는 메모리 컨트롤러로부터 제1 전압 레벨에 대한 정보를 수신(Level Set 1)하고, 독출 커맨드(Read CMD)를 수신한 후에 제1 전압 레벨에서 독출 동작(R_OP)을 수행하고, 독출된 데이터를 메모리 컨트롤러에 제공(Dout2)한다. 이후, 메모리 장치는 메모리 컨트롤러로부터 제2 전압 레벨에 대한 정보를 수신(Level Set 2)하고, 독출 커맨드(Read CMD)를 수신한 후에 제2 전압 레벨에서 독출 동작(Read Op.)을 수행하고, 독출된 데이터를 메모리 컨트롤러에 제공(Dout3)한다.
도 14는 도 12의 메모리 장치(20A')의 전압 레벨 변경 동작의 일 예를 나타낸다.
도 14를 참조하면, 본 실시예에서 메모리 장치(20A')는 전압 레벨 결정부(24)를 포함하고, 전압 레벨 결정부(24)는 메모리 셀 어레이(21)에 인가되는 서로 다른 전압 레벨들을 결정할 수 있다.
구체적으로, 메모리 장치(20A')는 메모리 컨트롤러(10)로부터 독출 커맨드(Read CMD)를 수신한 후에 시작 전압 레벨에서 독출 동작(Read Op.)을 수행하고, 독출된 제1 데이터를 페이지 버퍼(22)에 백업한다. 이후, 메모리 장치(20A')는 메모리 컨트롤러(10A)로부터 독출 커맨드(Read CMD)를 수신한 후에 제1 전압 레벨에서 독출 동작(Read Op.)을 수행하고, 백업된 제1 데이터와 독출된 제2 데이터에 대해 XOR 연산을 수행한다. 이때, 제1 전압 레벨은 전압 레벨 결정부(24)에서 결정됨으로써, 메모리 장치(20A') 내에서 자동으로 업데이트된다.
이후, 메모리 장치(20A')는 메모리 컨트롤러(10)로부터 독출 커맨드(Read CMD)를 수신한 후에 제2 전압 레벨에서 독출 동작(Read Op.)을 수행하고, 제1 및 제2 데이터들에 대한 XOR 연산의 결과로부터 카운팅된 '1'의 개수를 메모리 컨트롤러(10A)에 제공(Dout)한다. 이때, 제2 전압 레벨은 전압 레벨 결정부(24)에서 결정됨으로써, 메모리 장치(20A') 내에서 자동으로 업데이트된다.
도 15는 복수의 메모리 칩들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 15를 참조하면, 가로축은 메모리 셀(MCEL)의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MCEL)의 개수를 나타낸다. 공정 상의 오차 등의 이유로, 메모리 칩들이 집적된 다이(die)는 다이 별로 또는 동일한 다이 내에서도 그 위치에 따라 성능이 조금씩 차이가 날 수 있는데, 이를 다이 변화(즉, die variation)라고 지칭한다. 이와 같은 다이 변화로 인하여, 도 16에 도시된 바와 같이, 다이 별로 메모리 셀의 산포에 차이가 있을 수 있다.
다이 변화가 없는 이상적인 경우에는, 인접한 두 상태들 사이의 독출 전압의 최적 전압 레벨을 결정하기 위하여 (b)로 표시된 탐색 범위에서 MES 연산을 수행하면 된다. 그러나, 다이 변화가 있는 실제적인 경우에는, 인접한 두 상태들 사이의 독출 전압의 최적 전압 레벨을 결정하기 위하여 (a)로 표시된 탐색 범위에서 MES 연산을 수행해야 하므로 MES 연산에 소요되는 시간이 증가하고, 연산의 수행에 따른 전력 소모 등을 발생한다.
도 16은 도 12의 메모리 장치(20A')에 포함된 전압 레벨 결정부(24)를 나타내는 블록도이다.
도 16을 참조하면, 전압 레벨 결정부(24)는 시작 전압 저장부(241), 오프셋 저장부(242), 가산부(243) 및 전압 레벨 생성부(244)를 포함할 수 있다. 이하에서는 도 15 및 도 16을 참조하여, 전압 레벨 결정부(24)에 포함된 구성 요소들에 대해 상술하기로 한다.
시작 전압 저장부(241)는 메모리 셀 어레이(21)에 인가되는 시작 전압을 저장할 수 있다. 이때, 시작 전압은 다이 변화를 고려하여 서로 다른 메모리 칩들에 대해 다르게 결정될 수 있다. 구체적으로, 전압 레벨 결정부(24)에서 최종적으로 생성되는 전압 레벨을 서로 다른 메모리 칩들에 대해 동일하게 제공하기 위하여, 서로 다른 메모리 칩들에 대해 시작 전압을 다르게 결정할 수 있다. 일 실시예에서, 시작 전압 저장부(241)는 시작 전압에 대한 디지털 값을 저장할 수 있다.
오프셋 저장부(242)는 미리 결정된 복수의 오프셋 전압들을 저장할 수 있다. 이때, 복수의 오프셋 전압들은 서로 다른 메모리 칩들에 대해 동일하게 결정될 수 있다. 시작 전압 저장부(241)에서 이미 다이 변화를 고려하여 메모리 칩 별로 시작 전압을 서로 다르게 저장하고 있으므로, 오프셋 저장부(242)는 다이 변화를 고려하여 오프셋 전압들을 결정할 필요가 없다. 일 실시예에서, 오프셋 저장부(242)는 복수의 오프셋 전압들에 대한 디지털 값들을 저장할 수 있다.
가산부(243)는 복수의 오프셋 전압들 중 하나와 시작 전압을 가산할 수 있다. 일 실시예에서, 가산부(243)에서 출력되는 가산 결과는 디지털 값일 수 있다.
전압 레벨 생성부(244)는 가산부(243)에서 출력되는 가산 결과로부터 아날로그 전압 레벨을 생성할 수 있다. 이로써 최종적으로 생성되는 전압 레벨은 메모리 칩에 관계 없이 동일하게 제공될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 메모리 시스템(2)을 개략적으로 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(2)은 메모리 컨트롤러(10B) 및 메모리 장치(20B)를 포함할 수 있다. 메모리 컨트롤러(10B)는 ECC 처리부(11) 및 독출 전압 결정부(12a)를 포함할 수 있다. 메모리 장치(20B)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 카운팅부(23) 및 밸리 검출부(25)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(20B)에 포함된 구성 요소들 중 일부는, 도 1의 메모리 장치(20A)에 포함된 구성 요소들과 실질적으로 동일하다. 또한, 본 실시예에 따른 메모리 컨트롤러(10B)에 포함된 구성 요소들 중 일부는 도 1의 메모리 컨트롤러(10A)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 1의 메모리 컨트롤러(10A) 및 메모리 장치(20A)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다.
밸리 검출부(25)는 카운팅부(23)의 출력을 기초로 하여, 메모리 셀(MCEL)의 인접한 두 상태 사이의 밸리에 대응되는 전압 레벨을 검출할 수 있다. 이로써, 카운팅부(23)의 출력은 메모리 컨트롤러(10B)에 제공되지 않아도 되므로, 메모리 컨트롤러(10B)와 메모리 장치(20B) 사이의 데이터 송수신이 단순화될 수 있고, 이에 따라, 연산 시간이 감소하고 전력 소비를 줄일 수 있다. 또한, 메모리 컨트롤러(10B)는 카운팅부(23)의 출력을 저장하기 위한 별도의 저장 공간(예를 들어, SRAM 버퍼 등)을 구비하지 않아도 된다.
독출 전압 결정부(12a)는 밸리 검출부(25)에서 검출된 밸리에 대응되는 전압 레벨을 수신할 수 있고, 해당 전압 레벨을 독출 전압으로 결정하여 메모리 장치(20B)에 제공할 수 있다.
MES 연산이 배속으로 수행되는 경우, 메모리 셀 어레이(21)에 포함된 복수의 MAT들에 대해 동시에 MES 연산이 수행될 수 있고, 이때, 밸리 검출부(25)는 MAT 단위로 밸리를 검출할 수 있다.
도시되지는 않았지만, 메모리 장치(20B)는 도 12에 도시된 전압 레벨 결정부(24)를 더 포함할 수도 있다.
도 18은 도 17의 메모리 장치(20B)의 동작을 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 셀(MCEL)의 서로 인접한 두 상태들, 예를 들어, 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 독출 전압의 최적 전압 레벨을 결정하기 위한 동작은, 제1 전압 레벨(V1)인 시작 전압과 -20 mV인 오프셋을 기초로 수행될 수 있다. 카운팅부(23)는 제1 내지 제5 전압 레벨들(V1 내지 V5)로 인해 구분되는 제1 내지 제4 구획들(SEC1 내지 SEC4) 각각에서 메모리 셀들(MCEL)의 개수를 카운팅한다. 이때, 메모리 셀들(MCEL)의 개수는 페이지 버퍼부(22)에서 수행된 XOR 연산의 결과에서 '1'의 개수를 카운팅함으로써 구할 수 있다.
제1 구획(SEC1)은 제1 전압 레벨(V1)과 제1 전압 레벨(V1)보다 20 mV 낮은 제2 전압 레벨(V2) 사이로서, 카운팅부(23)는 제1 구획(SEC1)에서 메모리 셀들(MCEL)의 개수를 380개로 카운팅한다. 제2 구획(SEC2)은 제2 전압 레벨(V2)과 제2 전압 레벨(V2)보다 20 mV 낮은 제3 전압 레벨(V3) 사이로서, 카운팅부(23)는 제2 구획(SEC2)에서 메모리 셀들(MCEL)의 개수를 140개로 카운팅한다. 제3 구획(SEC3)은 제3 전압 레벨(V3)과 제3 전압 레벨(V3)보다 20 mV 낮은 제4 전압 레벨(V4) 사이로서, 카운팅부(23)는 제3 구획(SEC3)에서 메모리 셀들(MCEL)의 개수를 150개로 카운팅한다. 제4 구획(SEC4)은 제4 전압 레벨(V4)과 제4 전압 레벨(V4)보다 20 mV 낮은 제5 전압 레벨(V5) 사이로서, 카운팅부(23)는 제4 구획(SEC4)에서 메모리 셀들(MCEL)의 개수를 390개로 카운팅한다.
도 19는 도 17의 메모리 장치(20B)에 포함된 밸리 검출부(25a)의 일 예를 나타내는 블록도이다.
도 19를 참조하면, 밸리 검출부(25a)는 최소 값 저장부(251) 및 최소 오프셋 저장부(252)를 포함할 수 있다. 이하에서는, 도 18 및 도 19를 참조하여 밸리 검출부(25a)에 포함된 구성 요소들에 대해 상술하기로 한다.
최소 값 저장부(251)는 복수의 구획들 각각에 존재하는 메모리 셀들(MCEL)의 개수 중 최소 값을 저장할 수 있다. 구체적으로, 최소 값 저장부(251)는 복수의 구획들(SEC1, SEC2, SEC3, SEC4) 각각에서 카운팅된 메모리 셀들(MCEL)의 개수 중 최소 값을 저장할 수 있다. 예를 들어, 최소 값 저장부(251)는 제1 내지 제4 구획들(SEC1 내지 SEC4) 각각에서 카운팅된 메모리 셀들(MCEL)의 개수 중 최소 값인 140을 저장할 수 있다.
최소 오프셋 저장부(252)는 복수의 구획들(SEC1, SEC2, SEC3, SEC4) 중 최소 카운팅 값을 가지는 구획에 대응되는 오프셋을 최소 오프셋으로 저장할 수 있다. 구체적으로, 최소 오프셋 저장부(252)는 현재의 구획에서 카운팅된 값이 최소 값 저장부(251)에 저장된 최소 값보다 작은 경우, 현재의 구획에 대응되는 오프셋을 최소 오프셋을 저장할 수 있다. 이때, 최소 오프셋 저장부(252)에 저장되는 최소 오프셋은 밸리로 결정될 수 있다.
예를 들어, 제2 구획(SEC2)에서 카운팅된 값은 140이고 최소 값 저장부(251)에 저장된 최소 값이 380인 경우, 제2 구획(SEC2)에서 카운팅된 값이 최소 값 저장부(251)에 저장된 최소 값 보다 작으므로, 최소 오프셋 저장부(252)는 제2 구획(SEC1)에 대응되는 오프셋인 -40 mV을 최소 오프셋으로 저장할 수 있다. 한편, 제3 구획(SEC3)에서 카운팅된 값은 150이고, 최소 값 저장부(251)에 저장된 최소 값이 140인 경우, 제3 구획(SEC3)에서 카운팅된 값이 최소 값 저장부(251)에 저장된 최소 값보다 크므로, 최소 오프셋 저장부(252)는 이전에 저장된 오프셋인 -40 mV를 최소 오프셋으로 계속 저장할 수 있다.
본 실시예에 따르면, 메모리 장치(20B)는 밸리 검출부(25)를 포함하고, 밸리 검출부(25)는 최소 오프셋을 저장할 수 있다. 따라서, 메모리 장치(20B)는 MES 연산을 수행할 때마다 카운팅부(23)의 출력을 메모리 컨트롤러(10B)에 제공하지 않아도 되고, MES 연산이 종료된 후에 밸리의 전압 레벨만을 메모리 컨트롤러(10B)에 제공하면 되므로, 메모리 컨트롤러(10B)와 메모리 장치(20B) 사이의 인터페이스가 단순화된다. 또한, 메모리 컨트롤러(10B)는 MES 연산이 수행될 때마다 전압 레벨을 따로 계산하고 저장할 필요가 없으므로 메모리 컨트롤러(10B)의 구성을 단순화할 수 있다.
도 20은 도 17의 메모리 장치(20B)에 포함된 밸리 검출부(25b)의 다른 예를 나타내는 블록도이다.
도 20을 참조하면, 밸리 검출부(25b)는 최소 값 저장부(251), 최소 오프셋 저장부(252) 및 밸리 저장부(253)를 포함할 수 있다. 본 실시예에 따른 밸리 검출부(25b)에 포함된 구성 요소들 중 일부는, 도 19의 밸리 검출부(25a)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 19의 밸리 검출부(25a)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다.
밸리 저장부(253)는 최소 오프셋 저장부(252)를 출력을 수신하여, 밸리에 대응되는 전압 레벨 또는 밸리에 대응되는 오프셋을 저장할 수 있다. 밸리 저장부(253)는 복수의 밸리 저장부들을 포함하고, 복수의 밸리 저장부들의 개수는, 메모리 셀의 서로 인접한 두 상태들 사이의 밸리의 개수에 대응될 수 있다. 구체적으로, 메모리 셀이 n비트 메모리 셀인 경우, 복수의 밸리 저장부들의 개수는 2n-1개일 수 있다.
도 21은 메모리 셀이 3비트 멀티 레벨 셀인 경우 페이지 별 독출 동작을 나타내는 그래프이다.
도 21을 참조하면, 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우, 메모리 셀(MCEL)에 대한 독출 동작은 3회 수행될 수 있으며, 8개의 상태 정보를 3개의 페이지에 나누어 출력할 수 있다. 일 실시예에서, 소거 상태(E)는 데이터 '111'이 할당되고, 제1 프로그램 상태(P1)는 데이터 '110'이 할당되며, 제2 프로그램 상태(P2)는 데이터 '100'이 할당되고, 제3 프로그램 상태(P3)는 데이터 '000'이 할당되며, 제4 프로그램 상태(P4)는 데이터 '010'이 할당되고, 제5 프로그램 상태(P5)는 데이터 '011'이 할당되며, 제6 프로그램 상태(P2)는 데이터 '001'이 할당되고, 제7 프로그램 상태(P3)는 데이터 '101'이 할당될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서 각 프로그램 상태에 할당되는 데이터는 변경될 수 있다.
제1 페이지 독출(1st Page Read)은, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 밸리(VA1), 그리고 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5) 사이의 제5 밸리(VA5)에 대한 독출로 이루어 진다. 제2 페이지 독출(2nd Page Read)은, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 제2 밸리(VA2), 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4) 사이의 제4 밸리(VA4), 그리고 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6) 사이의 제6 밸리(VA6)에 대한 독출로 이루어 진다. 제3 페이지 독출(3rd Page Read)은, 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이의 제3 밸리(VA3), 그리고 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 제7 밸리(VA7)에 대한 독출로 이루어 진다.
구체적으로, 제1 페이지 독출(1st Page Read) 단계에서 제1 밸리(VA1) 및 제5 밸리(VA5)에 대한 독출을 수행하는 경우, 제1 밸리(VA1)에서 '오프 셀'이고 제5 밸리(VA5)에서 '온 셀'이면 제1 페이지 데이터(1st Page Data)는 '0'이고, 그렇지 않은 경우 제1 페이지 데이터(1st Page Data)는 '1'인 것으로 출력할 수 있다. 다음으로, 제2 페이지 독출(2nd Page Read) 단계에서 제2 밸리(VA2), 제4 밸리(VA4) 및 제6 밸리(VA6)에 대한 독출을 수행하는 경우, 제2 밸리(VA2)에서 '오프 셀'이고 제4 밸리(VA4)에서 '온 셀'이면 제2 페이지 데이터(2nd Page Data)는 '0'이고, 제6 밸리(VA6)에서 '오프 셀'이면 제2 페이지 데이터(2nd Page Data)는 '0'이며, 그렇지 않은 경우 제2 페이지 데이터(2nd Page Data)는 '1'인 것으로 출력할 수 있다. 다음으로, 제3 페이지 독출(3rd Page Read) 단계에서 제3 밸리(VA3) 및 제7 밸리(VA7)에 대한 독출을 수행하는 경우, 제3 밸리(VA3)에서 '오프 셀'이고 제7 밸리(VA7)에서 '온 셀'이면 제3 페이지 데이터(3rd Page Data)는 '0'이고 그렇지 않은 경우 제3 페이지 데이터(3rd Page Data)는 '1'인 것으로 출력할 수 있다.
다시 도 20을 참조하면, 밸리 저장부(253)는 서로 다른 밸리들 각각에 대하여 밸리에 대응되는 전압 레벨 또는 밸리에 대응되는 오프셋을 저장할 수 있다. 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우, 밸리 저장부(253)는 제1 내지 제7 밸리들(VA1 내지 VA7) 각각에 대하여 밸리에 대응되는 전압 레벨 또는 밸리에 대응되는 오프셋을 저장할 수 있다.
도 22는 도 17의 메모리 장치(20B)의 독출 동작의 일 예를 나타내는 타이밍도이다.
도 22를 참조하면, 본 실시예에서 메모리 장치(20B)는 밸리 검출부(25)를 포함하고, 카운팅부(23)에서 카운팅된 값을 기초로 하여 메모리 셀(MCEL)의 인접한 두 상태 사이의 밸리를 검출할 수 있다.
구체적으로, 메모리 장치(20B)는 메모리 컨트롤러(10B)로부터 독출 커맨드(Read CMD)를 수신한 후에 독출 동작(Read Op.)을 수행하고, 페이지 버퍼(22)는 독출된 제1 데이터를 백업한다. 이후, 메모리 장치(20B)는 메모리 컨트롤러(10)로부터 독출 커맨드(Read CMD)를 수신한 후에 독출 동작(Read Op.)을 수행하고, 페이지 버퍼부(22)는 백업된 제1 데이터와 독출된 제2 데이터에 대해 XOR 연산을 수행한다.
이와 같은 독출 및 연산 과정을 반복한 후에, 메모리 장치(20B)는 메모리 컨트롤러(10B)로부터 최종 커맨드(Final CMD)를 수신한 후에 MES 연산 결과 최소 오프셋 저장부(252)에 저장된 최소 오프셋을 메모리 컨트롤러(10B)에 제공한다. 다른 실시예에서, 메모리 장치(20B)는 메모리 컨트롤러(10B)로부터 최종 커맨드(Final CMD)를 수신한 후에 MES 연산 결과 밸리 저장부(253)에 저장된 밸리에 대응되는 전압 레벨 또는 밸리에 대응되는 오프셋을 메모리 컨트롤러(10B)에 제공할 수도 있다.
도 23은 본 발명의 다른 실시예에 따른 메모리 시스템(3)을 나타내는 블록도이다.
도 23을 참조하면, 메모리 시스템(3)은 메모리 컨트롤러(10C) 및 메모리 장치(20C)를 포함한다. 메모리 컨트롤러(10C)는 ECC 처리부(11)를 포함한다. 메모리 장치(20C)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 카운팅부(23), 밸리 검출부(25) 및 독출 전압 발생부(26)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(20C)에 포함된 구성 요소들 중 일부는, 도 17의 메모리 장치(20B)에 포함된 구성 요소들과 실질적으로 동일하다. 또한, 본 실시예에 따른 메모리 컨트롤러(10C)에 포함된 구성 요소들은 도 1의 메모리 컨트롤러(10A)에 포함된 구성 요소들 중 일부와 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 1의 메모리 컨트롤러(10A) 및 메모리 장치(20A)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다.
밸리 검출부(25)는 카운팅부(23)의 출력을 기초로 하여, 메모리 셀(MCEL)의 인접한 두 상태 사이의 밸리에 대응되는 전압 레벨을 검출할 수 있다. 이로써, 카운팅부(23)의 출력은 메모리 컨트롤러(10C)에 제공되지 않아도 되므로, 메모리 컨트롤러(10C)와 메모리 장치(20C) 사이의 데이터 송수신이 단순화될 수 있고, 이에 따라, 연산 시간이 감소하고 전력 소비를 줄일 수 있다. 또한, 메모리 컨트롤러(10C)는 카운팅부(23)의 출력을 저장하기 위한 별도의 저장 공간(예를 들어, SRAM 버퍼 등)을 구비하지 않아도 된다.
독출 전압 발생부(26)는 밸리 검출부(25)에서 검출된 밸리에 대응되는 전압 레벨을 메모리 셀 어레이(21)에 제공할 수 있다. 이때, 밸리 검출부(25)에서 검출된 밸리는 MES 연산이 종료되어 최종적으로 발생하는 독출 전압의 최적 전압 레벨에 대한 정보일 수 있다. 이와 같이, MES 연산 결과 얻은, 독출 전압의 최적 전압 레벨은 메모리 셀 어레이(21)의 독출 동작에 이용될 수 있다.
본 실시예에 따르면, 메모리 장치(20C)는 독출 전압 발생부(26)를 포함함으로써, MES 연산이 종료되어 밸리 검출부(25)에서 밸리가 검색되면, 검색된 밸리를 메모리 컨트롤러(10C)에 제공하지 않고, 메모리 장치(20C)에 포함된 독출 전압 발생부(26)에 제공할 수 있다. 따라서, 메모리 셀 어레이(21)에 대한 독출 동작을 수행하기 위하여 메모리 컨트롤러(10C)와 메모리 장치(20C) 사이에 데이터 송수신을 하지 않아도 된다.
도시되지는 않았지만, 메모리 장치(20C)는 도 12에 도시된 전압 레벨 결정부(24)를 더 포함할 수도 있다.
도 24는 도 23의 독출 전압 발생부(26)의 일 예를 나타내는 블록도이다.
도 24를 참조하면, 독출 전압 발생부(26)는 제1 제어부(261), 제2 제어부(262), 초기 독출 전압 저장부(263), 오프셋 저장부(264), 가산기(265) 및 전압 레벨 생성부(266)를 포함할 수 있다. 이하에서는 독출 전압 발생부(26)에 포함된 구성 요소들에 대해 상술하기로 한다.
초기 독출 전압 저장부(263)는 메모리 셀(MCEL)의 복수의 상태들 중 인접한 두 상태들 사이의 밸리들 각각에 대응되는 복수의 초기 독출 전압들을 저장할 수 있다. 구체적으로, 메모리 셀이 n비트 메모리 셀인 경우, 초기 독출 전압 저장부(263)는 2n-1개의 초기 독출 전압들을 저장할 수 있다. 이때, 초기 독출 전압 저장부(263)에 저장된 초기 독출 전압들은 디지털 값들일 수 있다.
오프셋 저장부(264)는 복수의 밸리들 각각에 대응하는 복수의 오프셋들을 저장할 수 있다. 구체적으로, 메모리 셀(MCEL)이 n비트 메모리 셀인 경우, 오프셋 저장부(264)는 2n-1개의 오프셋들을 저장할 수 있다. 이때, 오프셋 저장부(264)에 저장된 복수의 오프셋들은 MES 연산 결과 생성된 값으로, 밸리 검출부(25)에서 출력된 값들에 대응되는 디지털 값들일 수 있다.
제1 제어부(261)는 초기 독출 전압 저장부(263)에 저장된 복수의 초기 독출 전압들 중 하나를 선택하도록 초기 독출 전압 저장부(263)를 제어할 수 있다. 이때, 제1 제어부(261)는 복수의 초기 독출 전압들 중 하나를 선택하기 위한 디지털 값을 제1 제어 신호(CON1)로서 출력할 수 있다.
제2 제어부(262)는 오프셋 저장부(264)에 저장된 복수의 오프셋들 중 하나를 적용하여 독출 전압이 발생되도록 오프셋 저장부(264)를 제어할 수 있다. 구체적으로, 제2 제어부(262)는 복수의 MES가 완료되어 검색된 밸리를 독출 전압 생성에 적용하도록 오프셋 저장부(264)를 제어할 수 있다. 이때, 오프셋 제어부(262)는 제1 제어부(261)에서 제공되는 제1 제어 신호(CON1)를 수신하여, 오프셋 저장부(264)에 저장된 복수의 오프셋들 중 하나를 선택하기 위한 디지털 값을 제2 제어 신호(CON2)로서 출력할 수 있다.
가산부(265)는 초기 독출 전압 저장부(263)에 저장된 복수의 초기 독출 전압들 중 하나와 오프셋 저장부(264)에 저장된 복수의 오프셋들 중 하나를 가산할 수 있다. 일 실시예에서, 가산부(265)에서 출력되는 가산 결과는 디지털 값일 수 있다.
전압 레벨 생성부(266)는 가산부(265)의 출력으로부터 아날로그 전압 레벨(VR)을 생성할 수 있다. 생성된 아날로그 전압 레벨(VR)은 독출 전압의 최적 전압 레벨에 대응할 수 있으며, 메모리 셀 어레이(21)에 인가되어 독출 동작을 수행하는데 이용될 수 있다.
도 25는 메모리 장치와 메모리 컨트롤러의 동작 시퀀스의 비교 예를 나타내는 타이밍도이다.
도 25를 참조하면, 예를 들어, 메모리 셀(MCEL)이 3비트 멀티 레벨 셀이고, 제2 페이지 독출을 위한 MES 동작이 수행되는 경우, 메모리 장치는 제2 밸리(VA2)에 대한 MES 연산을 수행하고, 검색된 제2 밸리(VA2)를 메모리 컨트롤러에 제공한다. 이후, 메모리 장치는 제4 밸리(VA4)에 대한 MES 연산을 수행하고, 검색된 제4 밸리(VA4)를 메모리 컨트롤러에 제공한다. 이후, 메모리 장치는 제6 밸리(VA6)에 대한 MES 연산을 수행하고, 검색된 제6 밸리(VA6)를 메모리 컨트롤러에 제공한다.
메모리 컨트롤러는 제공받은 제2, 제4 및 제6 밸리들(VA2, VA4, VA6)을 기초로 각각 제2, 제4 및 제6 독출 전압들(Vr2, Vr4, Vr6)에 대한 정보를 메모리 장치에 제공하고, 메모리 장치는 이를 기초로 하여 제2 페이지 독출을 수행한다.
도 26은 도 23의 메모리 장치(20C)와 메모리 컨트롤러(10C)의 동작 시퀀스의 일 예를 나타내는 타이밍도이다.
도 26을 참조하면, 예를 들어, 메모리 셀(MCEL)이 3비트 멀티 레벨 셀이고, 제2 페이지 독출을 위한 MES 동작이 수행되는 경우, 메모리 장치(20C)는 제2 밸리(VA2)에 대한 MES 연산을 수행하고, 검색된 제2 밸리(VA2)를 저장한다. 이후, 메모리 장치(20C)는 제4 밸리(VA4)에 대한 MES 연산을 수행하고, 검색된 제4 밸리(VA4)를 저장한다. 이후, 메모리 장치(20C)는 제6 밸리(VA6)에 대한 MES 연산을 수행하고, 검색된 제6 밸리(VA6)를 저장한다.
메모리 장치(20C)는 저장된 제2, 제4 및 제6 밸리들(VA2, VA4, VA6)을 기초로 각각 제2, 제4 및 제6 독출 전압들(Vr2, Vr4, Vr6)을 생성하고, 생성된 제2, 제4 및 제6 독출 전압들(Vr2, Vr4, Vr6)을 메모리 셀 어레이(21)에 인가하여 제2 페이지 독출을 수행할 수 있다.
도 27은 본 발명의 다른 실시예에 따른 메모리 시스템(4)을 나타내는 블록도이다.
도 27을 참조하면, 메모리 시스템(4)은 메모리 컨트롤러(10D) 및 메모리 장치(20D)를 포함할 수 있다. 메모리 컨트롤러(10D)는 ECC 처리부(11) 및 독출 전압 결정부(12)를 포함할 수 있다. 메모리 장치(20D)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 카운팅부(23) 및 프리차지 결정부(27)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(20D)에 포함된 구성 요소들 중 일부는, 도 1의 메모리 장치(20A)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 1의 메모리 장치(20A)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다. 또한, 본 실시예에 따른 메모리 컨트롤러(10D)에 포함된 구성 요소들은 도 1의 메모리 컨트롤러(10A)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 1의 메모리 컨트롤러(10A)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다.
프리차지 결정부(27)는 메모리 셀 어레이(21)에 포함된 복수의 메모리 셀들 중 적어도 하나의 메모리 셀에 연결된 적어도 하나의 비트라인에 대한 프리차지 여부를 결정할 수 있다. 일 실시예에서, 적어도 하나의 메모리 셀은 독출 전압이 이미 결정된 메모리 셀일 수 있다. 다른 실시예에서, 적어도 하나의 메모리 셀은 독출 전압을 검색할 필요가 없는 메모리 셀일 수 있다.
본 발명에 따르면, 메모리 장치(20D)는 프리차지 결정부(27)를 포함함으로써, 예를 들어, 섹터 별로 MES 연산을 수행하는 경우, 이미 밸리를 검색한 섹터 또는 MES 연산을 수행할 필요가 없는 섹터에 대해서는 비트 라인의 프리차지 등과 같은 메모리 코어의 동작을 정지시킬 수 있고, 이에 따라, 전력 소모를 감소시킬 수 있다. 이때, 프리차지 결정부(27)는 별도의 구성 요소로 도시되어 있으나, 실시예에 따라, 페이지 버퍼부(22)에 포함되도록 구현될 수도 있다.
일 실시예에서, 카운팅부(23)는 섹터 단위로 구비될 수 있고, 이로써, MES 연산은 섹터 단위로 수행될 수 있다. 이 경우, 프리차지 결정부(27)는 섹터 단위로 프리차지 중단 여부를 결정할 수 있다. 이로써, 밸리를 찾은 섹터에 대해서는 프리차지를 중단하여 전력 소모를 감소시킬 수 있다.
다른 실시예에서, 카운팅부(23)는 페이지 단위로 구비될 수 있고, 이로써, MES 연산은 페이지 단위로 수행될 수 있다. 이 경우에도, 프리차지 결정부(27)는 섹터 단위로 프리차지 중단 여부를 결정할 수 있다. 따라서, 프리차지가 중단된 섹터에 대한 XOR 연산 결과는 항상 '0'이므로, 카운팅부(23)가 페이지 단위로 구비되더라도 섹터 별로 메모리 셀의 개수를 카운팅할 수 있으므로, 결과적으로, 섹터 별로 MES 연산이 수행될 수 있다.
도 28은 본 발명의 다른 실시예에 따른 메모리 시스템(5)을 나타내는 블록도이다.
도 28을 참조하면, 메모리 시스템(5)은 메모리 컨트롤러(10E) 및 메모리 장치(20E)를 포함할 수 있다. 메모리 컨트롤러(10E)는 ECC 처리부(11) 및 독출 전압 결정부(12)를 포함할 수 있다. 메모리 장치(20E)는 메모리 셀 어레이(21), 페이지 버퍼부(22'), 카운팅부(23') 및 샘플링부(28)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(20E)에 포함된 구성 요소들 중 일부는, 도 1의 메모리 장치(20A)에 포함된 구성 요소들과 실질적으로 동일하다. 또한, 본 실시예에 따른 메모리 컨트롤러(10E)에 포함된 구성 요소들은 도 1의 메모리 컨트롤러(10A)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 1의 메모리 컨트롤러(10A) 및 메모리 장치(20A)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다.
샘플링부(28)는 메모리 셀 어레이(21)에 포함된 복수의 메모리 셀들 중 독출 전압을 검색하기 위한 동작을 수행하는 적어도 하나의 메모리 셀을 샘플링할 수 있다. 구체적으로, 샘플링부(28)는 페이지 버퍼부(22')에 연결되어 독출 전압을 검색하기 위한 동작을 수행하는 적어도 하나의 메모리 셀을 샘플링할 수 있다.
도 29는 도 28의 메모리 장치(20E)를 더욱 상세하게 나타내는 블록도이다.
도 29를 참조하면, 메모리 장치(20E)는 메모리 셀 어레이(21), 페이지 버퍼부(22'), 카운팅부(23') 및 샘플링부(28)를 포함하고, 카운팅부(23')는 카운터(231) 및 복수의 누산기들(accumulators)(232)을 포함할 수 있다.
메모리 셀 어레이(21)는 페이지(PAG)를 포함할 수 있고, 페이지(PAG)는 복수의 메모리 셀들을 포함할 수 있다. 또한, 페이지(PAG)에 포함된 복수의 메모리 셀들은 복수의 그룹들로 구분될 수 있다. 예를 들어, 페이지(PAG)에 포함된 복수의 메모리 셀들은 16개의 그룹들로 구분될 수 있다. 도 29에서는 편의상 메모리 셀 어레이(21)에 포함된 하나의 페이지(PAG)만을 도시하였으나, 메모리 셀 어레이(21)는 복수의 페이지들을 포함할 수 있다.
페이지 버퍼부(22')는 복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15)을 포함할 수 있고, 복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15)은 각각 복수의 페이지 버퍼들(미도시)을 포함할 수 있으며, 복수의 페이지 버퍼들은 대응되는 비트라인들(미도시)을 통해 메모리 셀들과 각각 연결될 수 있다. 복수의 페이지 버퍼들은 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 독출된 데이터를 임시적으로 저장할 수 있다.
페이지(PAG)에 포함된 복수의 그룹들은 대응되는 복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15)에 각각 연결될 수 있다. 일 실시예에서, 페이지(PAG)는 8KB에 해당하는 메모리 셀들을 포함할 수 있고, 16개의 그룹들로 구분될 수 있는데, 이때, 한 그룹은 500B에 해당하는 메모리 셀들을 포함할 수 있다.
복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15)은 각각 선택 트랜지스터(ST0, ST1, ..., ST15)를 포함할 수 있다. 구체적으로, 선택 트랜지스터(ST0, ST1, ..., ST15)는 각 페이지 버퍼 그룹(PBG0, PBG1, ..., PBG15)의 출력 신호를 수신하는 드레인, 카운터(231)에 연결되는 소스 및 샘플링부(28)에서 출력되는 선택 신호(S0, S1, ..., S15)가 인가되는 게이트를 가지는 엔모스 트랜지스터로 구현될 수 있다. 일 실시예에서, 각 페이지 버퍼 그룹(PBG0, PBG1, ..., PBG15)은 하나의 선택 트랜지스터를 포함할 수 있다. 다른 실시예에서는, 각 페이지 버퍼 그룹(PBG0, PBG1, ..., PBG15)에 포함된 페이지 버퍼들의 개수에 대응되는 개수의 선택 트랜지스터들을 포함할 수도 있다.
샘플링부(28)는 복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15) 중 적어도 하나를 선택하기 위한 복수의 선택 신호들(S0, S1, ..., S15)을 출력할 수 있다. 복수의 선택 신호들(S0, S1, ..., S15) 중 제1 선택 신호(S0)가 활성화되면, 제1 페이지 버퍼 그룹(PBG0)의 출력이 카운터(231)에 입력되고, 제2 선택 신호(S1)가 활성화되면 제2 페이지 버퍼 그룹(PBG1)의 출력이 카운터(231)에 입력되며, 제16 선택 신호(S15)가 활성화되면 제16 페이지 버퍼 그룹(PBG15)의 출력이 카운터(231)에 입력될 수 있다. 이때, 복수의 선택 신호들(S0, S1, ..., S15)은 순차적으로 활성화될 수 있다.
카운터(231)는 페이지 버퍼부(22')에 포함된 복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15) 중 샘플링부(28)에 의해 선택된 페이지 버퍼 그룹의 출력을 수신하여, 카운팅 동작을 수행한다. 구체적으로, 카운터(231)는 샘플링부(28)에 의해 선택된 페이지 버퍼 그룹에서 출력되는 논리 연산의 결과를 기초로 하여 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅할 수 있다. 이때, 카운터(231)는 아날로그 카운터로 구현될 수 있다.
복수의 누산기들(232)의 개수는 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15)의 개수에 대응될 수 있다. 복수의 누산기들(232)는 대응되는 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15)에 해당하는 카운터(231)의 출력을 각각 누산할 수 있다.
도 30a는 도 28의 샘플링부(28)가 샘플링 동작을 수행하지 않는 경우 메모리 장치(20E)의 동작을 나타낸다.
도 30a를 참조하면, 샘플링부(28)가 샘플링 동작을 수행하지 않을 경우에, 샘플링부(28)는 예를 들어, 8KB에 해당하는 한 페이지의 전체 칼럼들(1 Page Full Columns)에 대해 MES 연산을 수행하도록 페이지 버퍼부(22')를 제어할 수 있다.
구체적으로, 샘플링부(28)는 복수의 선택 신호들(S0, S1, ..., S15) 모두를 순차적으로 활성화시켜 페이지 버퍼부(22')에 출력할 수 있다. 이로써, 복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15)의 출력이 순차적으로 카운터(231)에 입력되어 카운팅되고, 복수의 누산기들(232)이 해당 카운팅 결과들을 저장할 수 있다.
제1 선택 신호(S0)가 활성화되면, 제1 그룹에 속하는 메모리 셀들에 대응하는 제1 페이지 버퍼 그룹(PBG0)의 출력이 카운터(231)에서 카운팅되고, 카운팅된 결과는 누산기(232)에 저장된다. 이어서, 제2 선택 신호(S1)가 활성화되면, 제2 그룹에 속하는 메모리 셀들에 대응하는 제2 페이지 버퍼 그룹(PBG1)의 출력이 카운터(231)에서 카운팅되고, 카운팅된 결과는 누산기(232)에 저장된다. 이와 같은 동작이 계속 반복되며, 마지막으로, 제16 선택 신호(S15)가 활성화되면, 제16 그룹에 속하는 메모리 셀들에 대응하는 제16 페이지 버퍼 그룹(PBG15)의 출력이 카운터(231)에서 카운팅되고, 카운팅된 결과는 누산기(232)에 저장된다.
도 30b는 도 30a에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 30b를 참조하면, 샘플링부(28)가 샘플링 동작을 수행하지 않을 경우, 예를 들어, 8KB에 해당하는 한 페이지에 포함된 전체 메모리 셀들에 대해 MES 연산이 수행됨으로써, 도 30b에 도시된 바와 같은 문턱 전압에 따른 메모리 셀들의 분포를 얻을 수 있다.
도 31a는 도 28의 샘플링부(28)가 샘플링 동작을 수행하는 경우 메모리 장치(20E)의 동작을 나타낸다.
도 31a를 참조하면, 샘플링부(28)가 샘플링 동작을 수행하는 경우에, 샘플링부(28)는 예를 들어, 8KB에 해당하는 한 페이지의 일부 칼럼들에 대해 MES 연산을 수행하도록 페이지 버퍼부(22')를 제어할 수 있다. 예를 들어, 샘플링부(28)는 한 페이지의 절반에 해당하는 칼럼들에 대해 MES 연산을 수행하도록 페이지 버퍼부(22')를 제어할 수 있다.
구체적으로, 샘플링부(28)는 복수의 선택 신호들(S0, S1, ..., S15) 중 제1 내지 제8 선택 신호들(S0, S1, ..., S7)을 순차적으로 활성화시켜서 페이지 버퍼부(22')에 출력할 수 있다. 이로써, 복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15) 중 제1 내지 제8 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG7)의 출력이 순차적으로 카운터(231)에 입력되어 카운팅되고, 복수의 누산기들(232)이 해당 카운팅 결과들을 저장할 수 있다.
이와 같이, 샘플링부(28)는 한 페이지에 포함된 메모리 셀들 중 일부 메모리 셀들만 샘플링하도록 페이지 버퍼부(22')를 제어할 수 있다. 본 실시예에서, 샘플링부(28)는 8KB에 해당하는 페이지에서 4KB만을 샘플링하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 샘플링부(28)는 8KB에 해당하는 페이지에서 2KB를 샘플링하거나 1KB를 샘플링할 수도 있으며, 샘플링되는 메모리 셀들의 개수는 사용자의 설정에 따라 다양하게 변경될 수 있다.
도 31b는 도 31a에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 31b를 참조하면, 샘플링부(28)가 샘플링 동작을 수행하는 경우, 예를 들어, 8KB에 해당하는 한 페이지에 포함된 전체 메모리 셀들 중 절반에 대해 MES 연산이 수행됨으로써, 도 31b에 도시된 바와 같은 문턱 전압에 따른 메모리 셀들의 분포를 얻을 수 있다. 도 30b의 그래프와 비교할 때, 도 31b의 그래프는 높이가 절반으로 줄어들었으나, 메모리 셀들의 분포 양상은 유사하다. 따라서, 검색하고자 하는 밸리들에 해당하는 전압 레벨은 도 30b의 그래프와 도 31b의 그래프에서 동일할 수 있다.
이와 같이, 본 실시예에서 따르면, 카운팅부(23')는 시간 순으로 예를 들어, 16 단계의 카운팅 동작을 수행할 수 있다. 프로그램/소거 사이클의 횟수가 크지 않아서 메모리 셀에 대한 산포 열화가 많이 진행되지 않은 경우에는 카운팅에 소요되는 시간을 단축하기 위하여, 샘플링부(28)는 카운팅부(23')에서 수행되는 16 단계의 카운팅 동작 중 일부만 수행되도록 페이지 버퍼부(22')에 선택 신호(S0, S1, ..., S15)를 제공함으로써, 복수의 페이지 버퍼 그룹들(PBG0, PBG1, ..., PBG15) 중 일부 페이지 버퍼 그룹의 출력만을 선택적으로 카운팅부(23')에 제공할 수 있다.
도 32는 본 발명의 일 실시예에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 32를 참조하면, 본 실시예에 따른 메모리 장치의 독출 전압의 제어 방법은 메모리 장치에 포함된 메모리 셀 어레이에 저장된 데이터를 독출하기 위한 독출 전압을 제어하는 방법으로서, 도 1 내지 도 31에 도시된 메모리 시스템에 관하여 이상에서 기술된 내용은 본 실시예에 따른 메모리 장치의 독출 전압의 제어 방법에도 적용된다.
S110 단계에서 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 데이터를 독출한다.
S120 단계에서, 독출된 상기 데이터들에 대한 논리 연산을 수행한다.
S130 단계에서, 상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅한다.
S140 단계에서, 카운팅된 상기 메모리 셀들의 개수를 기초로 하여 상기 메모리 셀들의 인접한 두 상태들 사이의 독출 전압의 최적 전압 레벨을 결정한다.
도 33은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 33을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), RAM(1200), 입출력 장치(1300), 전원 장치(1400) 및 메모리 시스템(1)을 포함할 수 있다. 한편, 도 33에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1500)를 통하여 RAM(1200), 입출력 장치(1300) 및 메모리 시스템(1)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1200)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(1300)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1400)는 컴퓨팅 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도시되지는 않았지만, 본 실시예에 따른 메모리 시스템(1)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor), 모바일 디램 등과 결합하여 고용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있다.
본 발명의 실시예들에 따른 메모리 장치(20A, 20B, 20C, 20D, 20E) 및 메모리 시스템(1, 2, 3, 4, 5)은 다양한 형태의 패키지를 이용하여 실장될 수 있다. 예를 들어, 메모리 장치(20, 20A, 20B, 20C, 20D, 20E) 및 메모리 시스템(1)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 2, 3, 4, 5: 메모리 시스템
10A, 10B, 10C, 10D, 10E: 메모리 컨트롤러
20A, 20B, 20C, 20D, 20E: 메모리 장치
21: 메모리 셀 어레이
22: 페이지 버퍼부
23: 카운팅부
24: 전압 레벨 결정부
25: 밸리 검출부
26: 독출 전압 발생부
27: 프리차지 결정부
28: 샘플링부

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 상기 데이터들에 대한 논리 연산을 각각 수행하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 및
    상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운팅부를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 페이지 버퍼들의 각각은, 상기 서로 다른 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 독출된 두 데이터들에 대해 XOR 연산을 수행하고,
    상기 카운팅부는 상기 복수의 구획들 각각에 대해 상기 XOR 연산의 결과에서 '1'의 개수를 카운팅하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 카운팅부는 상기 메모리 셀 어레이에서 독출 동작이 수행되는 섹터(sector) 또는 페이지(page)의 개수에 대응하는 카운터들을 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 서로 다른 전압 레벨들은 상기 메모리 장치 내부에서 자동으로 업데이트되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 셀 어레이에 인가되는 상기 서로 다른 전압 레벨들을 결정하는 전압 레벨 결정부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 전압 레벨 결정부는,
    상기 메모리 셀 어레이에 인가되는 시작 전압을 저장하는 시작 전압 저장부;
    미리 결정된 복수의 오프셋 전압들을 저장하는 오프셋 저장부;
    상기 복수의 오프셋 전압들 중 하나 및 상기 시작 전압을 가산하는 가산부; 및
    상기 가산부의 출력으로부터 아날로그 전압 레벨을 생성하는 전압 레벨 생성부를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 시작 전압은 서로 다른 메모리 칩들에 대해 다르게 결정되고,
    상기 복수의 오프셋 전압들은 서로 다른 메모리 칩들에 대해 동일하게 결정되는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 카운팅부에서 출력되는 상기 메모리 셀들의 개수를 기초로 하여 상기 메모리 셀들의 인접한 두 상태 사이의 밸리(valley)에 대응되는 전압 레벨을 검출하는 밸리 검출부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 밸리 검출부는,
    상기 복수의 구획들 각각에 존재하는 상기 메모리 셀들의 개수 중 최소 값을 저장하는 최소 값 저장부; 및
    상기 복수의 구획들 중 상기 최소 값을 가지는 구획에 대응되는 오프셋을 최소 오프셋으로 저장하는 최소 오프셋 저장부를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서,
    상기 밸리 검출부는,
    상기 최소 오프셋 저장부에 저장된 상기 최소 오프셋을 기초로 하여, 상기 밸리에 대응되는 전압 레벨을 저장하는 밸리 저장부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 밸리 저장부는 복수의 밸리 저장부들을 포함하고,
    상기 복수의 밸리 저장부들의 개수는, 상기 메모리 셀들의 서로 인접한 두 상태들 사이의 밸리들의 개수에 대응되는 것을 특징으로 하는 메모리 장치.
  12. 제8항에 있어서,
    상기 밸리 검출부에서 검출된 상기 밸리에 대응되는 전압 레벨을 독출 전압으로서 상기 메모리 셀 어레이에 제공하는 독출 전압 발생부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서,
    상기 독출 전압 발생부는,
    상기 메모리 장치의 복수의 상태들 중 인접한 두 상태들 사이의 밸리들 각각에 대응되는 복수의 초기 독출 전압들을 저장하는 초기 독출 전압 저장부;
    상기 밸리들 각각에 대응되는 복수의 오프셋들을 저장하는 오프셋 저장부; 및
    상기 복수의 오프셋들 중 하나 및 상기 복수의 초기 독출 전압들 중 하나를 가산하는 가산부; 및
    상기 가산부의 출력으로부터 아날로그 전압 레벨을 생성하는 전압 레벨 생성부를 포함하는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서,
    상기 독출 전압 발생부는,
    상기 초기 독출 전압 저장부에 저장된 상기 복수의 초기 독출 전압들 중 하나를 선택하도록 상기 초기 독출 전압 저장부를 제어하는 제1 제어부; 및
    상기 오프셋 저장부에 저장된 상기 복수의 오프셋들 중 하나를 적용하여 상기 독출 전압이 발생되도록 상기 오프셋 저장부를 제어하는 제2 제어부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제1항에 있어서,
    상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀에 연결된 적어도 하나의 비트라인에 대한 프리차지 여부를 결정하는 프리차지 결정부를 더 포함하고,
    상기 적어도 하나의 메모리 셀은 독출 전압이 이미 결정된 메모리 셀 및 독출 전압을 검색할 필요가 없는 메모리 셀 중 적어도 하나인 것을 특징으로 하는 메모리 장치.
  16. 제1항에 있어서,
    상기 복수의 메모리 셀들 중 독출 전압을 결정하기 위한 동작을 수행하는 적어도 하나의 메모리 셀을 샘플링하도록 상기 페이지 버퍼부를 제어하는 샘플링부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  17. 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 상기 데이터들에 대한 논리 연산을 각각 수행하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 및
    상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운팅부를 포함하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 메모리 장치는 카운팅된 상기 메모리 셀들의 개수를 상기 메모리 컨트롤러에 제공하는 것을 특징으로 하는 메모리 시스템.
  19. 제17항에 있어서,
    상기 메모리 장치는 상기 카운팅부에서 출력되는 상기 메모리 셀들의 개수를 기초로 하여 상기 메모리 장치의 인접한 두 상태 사이의 밸리에 대응되는 전압 레벨을 검출하는 밸리 검출부를 더 포함하고,
    상기 메모리 장치는 검출된 상기 밸리에 대응되는 전압 레벨을 상기 메모리 컨트롤러에 제공하는 것을 특징으로 하는 메모리 시스템.
  20. 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 일부 메모리 셀들의 각각에 대해 서로 다른 전압 레벨들에서 순차적으로 독출된 데이터들을 각각 저장하고, 상기 데이터들에 대한 논리 연산을 각각 수행하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부;
    상기 논리 연산의 결과를 기초로 하여, 상기 서로 다른 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅하는 카운팅부; 및
    상기 카운팅된 메모리 셀들의 개수를 기초로 하여 상기 메모리 셀들의 인접한 두 상태 사이의 밸리에 대응되는 전압 레벨을 독출 전압으로 결정하고, 결정된 상기 독출 전압을 상기 메모리 셀 어레이에 제공하는 독출 전압 발생부를 포함하는 것을 특징으로 하는 메모리 시스템.
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