CN103578523A - 存储器件、存储系统及控制存储器件的读取电压的方法 - Google Patents

存储器件、存储系统及控制存储器件的读取电压的方法 Download PDF

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Abstract

本发明提供了存储器件、存储系统及控制存储器件的读取电压的方法。所述存储器件包括：具有多个存储器单元的存储器单元阵列；以及包括多个页面缓冲器的页面缓冲单元，所述多个页面缓冲器配置为对以不同的读取电压电平分别从所述多个存储器单元中的一些存储器单元中顺序读取的多个数据片段进行存储，并且所述多个页面缓冲器配置为对所述多个数据片段分别执行逻辑操作。所述存储器件还包括计数单元，该计数单元配置为基于所述逻辑操作的结果来对由所述不同的读取电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数。

Description

存储器件、存储系统及控制存储器件的读取电压的方法
相关申请的交叉引用
本申请要求于2012年7月23日向韩国知识产权局提交的韩国专利申请第10-2012-0080247号的优先权，其公开通过引用方式全部并入本申请中。
技术领域
本发明构思大体上涉及存储器件，更具体地，涉及存储器件、存储系统以及用于对存储器件的读取电压进行控制的方法。
背景技术
易失性存储器件的特征是在断电条件下所存储的内容会丢失。易失性存储器件的示例包括某些类型的随机存取存储器（RAM），例如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）等。相反，非易失性存储器件的特征是即使在断电条件下也能保持所存储的内容。非易失性存储器件的示例包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、闪存器件、相变RAM（PRAM）、磁性RAM（MRAM）、电阻式RAM（RRAM）、铁电RAM（FRAM）等。
发明内容
根据本发明构思的一方面，提供了一种存储器件，该存储器件包括：存储器单元阵列，该存储器单元阵列包括多个存储器单元；页面缓冲单元，该页面缓冲单元包括多个页面缓冲器，所述多个页面缓冲器配置为对以不同的读取电压电平分别从所述多个存储器单元中的一些存储器单元中顺序读取的多个数据片段进行存储，并且所述多个页面缓冲器配置为对所述多个数据片段分别执行逻辑操作；以及计数单元，其配置为基于所述逻辑操作的结果来对由所述不同的读取电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数。
所述多个页面缓冲器中的每个页面缓冲器都可以对以所述不同的读取电压电平中彼此相邻的两个读取电压电平分别读取的两个数据片段执行XOR操作，并且所述计数单元可以对由关于所述多个段中的每一段的XOR操作所产生的结果“1”的数量进行计数。
可以将所述多个存储器单元布置在多条字线和多条位线彼此交叉的区域中，并且所述多个页面缓冲器的数量可以与所述多条位线的数量相对应。
所述计数单元可以包括与对其执行读取操作的存储器单元阵列的扇区或页面的数量相对应的计数器。
可以在所述存储器件中对所述不同的读取电压电平自动更新。
所述存储器件还可以包括电压电平确定单元，该电压电平确定单元对施加于所述存储器单元阵列的不同的读取电压电平进行确定。
所述电压电平确定单元可以包括：起始电压存储单元，其存储施加于所述存储器单元阵列的起始读取电压；偏移存储单元，其存储预定义的多个偏移电压；以及加法单元，其将所述多个偏移电压中的一个偏移电压与所述起始读取电压相加。
所述起始电压存储单元可以存储所述起始读取电压的数字值,所述偏移存储单元可以存储所述多个偏移电压的数字值，并且所述电压电平确定单元还可以包括电压电平产生单元，该电压电平产生单元根据所述加法单元的输出来产生模拟电压电平。
所述起始读取电压可以被确定为相对于不同的存储芯片而改变。所述多个偏移电压可以被确定为相对于不同的存储芯片是相同的。
所述存储器件还可以包括低谷检测单元，该低谷检测单元基于由所述计数单元所计数的存储器单元的数量来对与各存储器单元的两个相邻状态之间的低谷相对应的读取电压电平进行检测。
所述低谷检测单元可以包括：最小值存储单元，其存储所述多个段中的每一段内存在的存储器单元的数量的最小值；以及最小偏移存储单元，其将与所述多个段中具有所述最小值的段相对应的偏移存储为最小偏移。所述低谷检测单元还可以包括低谷存储单元，该低谷存储单元基于所述最小偏移存储单元中所存储的最小偏移来存储与所述低谷相对应的读取电压电平。
所述低谷存储单元可以包括多个低谷存储装置，并且所述多个低谷存储装置的数量可以与各存储器单元的两个相邻状态之间的低谷的数量相对应。
每一个存储器单元都可以是n位存储器单元，所述低谷存储单元可以包括多个低谷存储装置，并且所述多个低谷存储装置的数量可以是2n-1。
所述存储器件还可以包括读取电压产生单元，该读取电压产生单元向所述存储器单元阵列提供与由所述低谷检测单元所检测到的低谷相对应的读取电压电平作为读取电压。
所述读取电压产生单元可以包括：初始读取电压存储单元，其存储多个初始读取电压，所述多个初始读取电压分别与存储器单元的多个状态中的两个相邻状态之间的各个低谷相对应；偏移存储单元，其存储分别与所述各个低谷相对应的多个偏移；以及加法单元，其将所述多个偏移中的一个偏移与所述多个初始读取电压中的一个初始读取电压相加。
所述读取电压产生单元还可以包括：第一控制单元，其对所述初始读取电压存储单元进行控制，以选择所述初始读取电压存储单元中所存储的多个初始读取电压中的一个初始读取电压；以及第二控制单元，其对所述偏移存储单元进行控制，以使用所述偏移存储单元中所存储的多个偏移中的一个偏移来产生读取电压。
所述初始读取电压存储单元可以存储所述多个初始读取电压的数字值，所述偏移存储单元可以存储所述多个偏移的数字值，并且所述读取电压产生单元还可以包括电压电平产生单元，该电压电平产生单元根据所述加法单元的输出来产生模拟电压电平。
所述存储器件还可以包括预充电确定单元，该预充电确定单元确定是否对与所述多个存储器单元中的至少一个存储器单元相连接的至少一条位线进行预充电。所述至少一个存储器单元可以是其读取电压已经被确定了的存储器单元或者可以是不需要对其读取电压进行检测的存储器单元。
所述存储器件还可以包括采样单元，该采样单元对所述页面缓冲单元进行控制，以对所述多个存储器单元中的至少一个存储器单元进行采样，并且执行操作以确定读取电压。
根据本发明构思的另一方面，提供了一种存储器件，该存储器件包括：存储器单元阵列，其包括多条位线和多条字线以及位于各条位线和各条字线的各交叉点处的多个存储器单元，所述多个存储器单元中的每一个存储器单元在至少两个阈值状态之间可编程；读取电压产生器，其配置为将读取电压施加于所述存储器单元阵列的已选字线；页面缓冲单元，其包括分别连接至所述存储器单元阵列的各条位线的多个页面缓冲器；计数器；以及逻辑电路，其配置为执行最小误差搜索（MES）操作。该MES操作包括：对所述读取电压产生器进行控制以将不同的读取电压顺序地施加于所述已选字线；对各页面缓冲器进行控制以对与顺序地施加的不同的读取电压中的至少两个读取电压相对应的各个读取结果执行逻辑操作；以及对所述计数器进行控制以对所述逻辑操作的结果进行计数，其中，所述不同的读取电压在相邻阈值状态的相邻阈值电压之间附近，并且其中，计数结果表示引起所述相邻阈值状态之间的最小读取误差的读取电压。
根据本发明构思的另一方面，提供了一种存储系统，该存储系统包括存储器件以及用于对该存储器件进行控制的存储控制器，其中所述存储器件包括：存储器单元阵列，其包括多个存储器单元；页面缓冲单元，其包括多个页面缓冲器，所述多个页面缓冲器配置为对以不同的读取电压电平分别从所述多个存储器单元中的一些存储器单元中顺序读取的多个数据片段进行存储，并且所述多个页面缓冲器配置为对所述多个数据片段分别执行逻辑操作；以及计数单元，其配置为基于所述逻辑操作的结果来对由所述不同的读取电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数。
所述存储器件可以向所述存储控制器提供被计数的存储器单元的数量。
所述存储器件还可以包括电压电平确定单元，该电压电平确定单元对施加于所述存储器单元阵列的不同的电压电平进行确定。
所述存储器件还可以包括低谷检测单元，该低谷检测单元基于由所述计数单元所计数的存储器单元的数量来对与各存储器单元的两个相邻状态之间的低谷相对应的电压电平进行检测，并且所述存储器件向所述存储控制器提供与检测到的低谷相对应的电压电平。
根据本发明构思的另一方面，提供了一种存储系统，该存储系统包括存储器件以及用于对该存储器件进行控制的存储控制器，其中所述存储器件包括：存储器单元阵列，其包括多个存储器单元；页面缓冲单元，其包括多个页面缓冲器，所述多个页面缓冲器配置为对以不同的读取电压电平分别从所述多个存储器单元中的一些存储器单元中顺序读取的多个数据片段进行存储，并且所述多个页面缓冲器配置为对所述多个数据片段分别执行逻辑操作；计数单元，其配置为基于所述逻辑操作的结果来对由所述不同的读取电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数；以及读取电压产生单元，其配置为基于被计数的存储器单元的数量来将与各存储器单元的两个相邻状态之间的低谷相对应的电压电平确定为读取电压，并将该读取电压提供给所述存储器单元阵列。
根据本发明构思的另一方面，提供了一种用于控制存储器件的读取电压的方法，该存储器件配置为在存储控制器的控制下进行操作，所述方法包括：在所述存储器件中，以不同的电压电平从所述存储器件的多个存储器单元中的一些存储器单元中顺序地读取多个数据片段；在所述存储器件中，对所述多个数据片段执行逻辑操作；在所述存储器件中，基于所述逻辑操作的结果，来对由所述不同的电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数；以及在所述存储器件中，基于被计数的存储器单元的数量，来对各存储器单元的两个相邻状态之间的读取电压的最佳电压电平进行确定。
附图说明
根据参照附图的如下详细描述，将更清楚地理解本发明构思的各示例性实施例，在附图中：
图1是根据本发明构思的一个实施例的存储系统的框图；
图2是图1所示的存储系统的存储器件的框图；
图3示出了图2的存储器件的存储器单元阵列的示例；
图4是图3的存储器单元阵列的存储块的示例的电路图；
图5是图4的存储块的存储器单元的示例的截面图；
图6A是示出了当图5的存储器单元是3位多级单元时图2的存储器件的阈值电压分布的曲线；
图6B是示出了在图6A所示的阈值电压分布已改变的情况下的曲线；
图7是用于对图1的存储系统中所包括的存储器件的读取电压确定操作进行说明的示图；
图8是用于对根据比较示例的存储器件的读取操作进行说明的示图；
图9是根据本发明构思的一个实施例用于对图1的存储系统中所包括的存储器件的读取操作进行说明的示图；
图10是根据本发明构思的一个实施例的图1的存储系统中所包括的存储器件的框图；
图11是根据本发明构思的另一个实施例的图1的存储系统中所包括的存储器件的框图；
图12是根据本发明构思的另一个实施例的图1的存储系统中所包括的存储器件的框图；
图13示出了根据比较示例的存储器件的电压电平改变操作；
图14示出了根据本发明构思的一个实施例的图12的存储器件所执行的电压电平改变操作；
图15是示出了多个存储器单元的阈值电压分布的曲线；
图16是图12的存储器件中所包括的电压电平确定单元的框图；
图17是根据本发明构思的另一个实施例的存储系统的框图；
图18是用于对图17的存储器件的操作进行说明的示图；
图19是示出了根据本发明构思的一个实施例的图17的存储器件中所包括的低谷检测单元的框图；
图20是示出了根据本发明构思的另一个实施例的图17的存储器件中所包括的低谷检测单元的框图；
图21是用于对当存储器单元为3位多级单元时每个页面的读取操作进行说明的示图；
图22是根据本发明构思的一个实施例的图17的存储器件所执行的读取操作的时序图；
图23是根据本发明构思的另一个实施例的存储系统的框图；
图24是根据本发明构思的一个实施例的图23的读取电压产生单元的框图；
图25是根据比较示例的存储器件和存储控制器的操作序列的时序图；
图26是根据本发明构思的一个实施例的图23的存储器件和存储控制器的操作序列的时序图；
图27是根据本发明构思的另一个实施例的存储系统的框图；
图28是根据本发明构思的另一个实施例的存储系统的框图；
图29是图28的存储器件的框图；
图30A是用于对当图28的采样单元不执行采样操作时存储器件的操作进行说明的示图；
图30B是示出了根据图30A的存储器单元的分布的曲线；
图31A是用于对当图28的采样单元执行采样操作时存储器件的操作进行说明的示图；
图31B是示出了根据图31A的存储器单元的分布的曲线；
图32是示出了根据本发明构思的一个实施例的由存储器件执行的对读取电压进行控制的方法的流程图；以及
图33是根据本发明构思的一个实施例的包括了存储系统的计算系统的框图。
具体实施方式
本申请所使用的术语“和/或”包括一个或多个相关列出项目的任何和全部组合。
为了获得对本发明构思、本发明构思的优点以及通过实施本发明构思所实现的目的充分理解，参照了用于说明本发明构思的各示例性实施例的附图。然而，本发明构思可以以许多不同的形式来实施，并且不应当被解释为限于本申请中所描述的各实施例；相反，提供这些实施例是为了使得本公开是彻底的和完整的，并且向本领域技术人员完全传达本发明的构思。相同的附图标记表示相同的元件。而且，在附图中示意性地示出各个元件和各个区域。因此，本发明构思不限于附图中的相对尺寸或相对距离。
本申请中所使用的术语仅出于描述特定实施例的目的，而不是要限定本发明。本申请中所使用的单数形式“一个”、“一种”和“该”旨在也包括复数形式，除非上下文清楚地做出了其它说明。还应当理解的是，当本申请中使用术语“包含”和/或“包含……的……”或者“包括”和/或“包括……的……”时，指示了存在所陈述的特征、区域、整数、步骤、操作、元件和/或组件，但并不排除存在或添加一个或多个其它特征、区域、整数、步骤、操作、元件、组件和/或前述项目的组。
应当理解的是，虽然本申请可能使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当被这些术语所限定。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区别开。因此，在不背离示例实施例的教导的情况下，可以将下面讨论的第一元件、组件、区域、层或部分称为第二元件、组件、区域、层或部分。
除非另有定义，否则本申请中所使用的全部术语（包括技术术语和科学术语）具有与各示例性实施例所属领域的普通技术人员通常理解的含义相同的含义。还应当理解的是，诸如在常用辞典中所定义的术语之类的术语应当被解释为具有与其在相关技术的上下文中的含义一致的含义，而不应当在理想化的过度正式的意义上进行解释，除非本申请中明确地进行了这样的限定。
图1是根据本发明构思的一个实施例的存储系统1的框图。
参照图1，存储系统1可以包括存储控制器10A和存储器件20A。存储器件20A可以包括存储器单元阵列21、页面缓冲单元22和计数单元23。存储控制器10A可以包括误差校正码（ECC）处理单元11和读取电压确定单元12。在下文中，将对包括在存储控制器10A和存储器件20A中的各元件进行详细地描述。
存储控制器10A可以对存储器件20A执行控制操作。更具体地，存储控制器10A可以将地址信号ADDR、命令信号CMD和控制信号CTRL提供给存储器件20A，从而控制关于存储器件20A的编程（或写入）操作、读取操作和擦除操作。此外，可以在存储控制器10A和存储器件20A之间传输写入数据和读取数据DATA。
存储器单元阵列21可以包括多个存储器单元（未示出），这些存储器单元布置在多条字线（未示出）和多条位线（未示出）相互交叉的区域中。在一个实施例中，多个存储器单元可以是闪存单元，并且存储器单元阵列21可以是NAND闪存单元阵列或NOR闪存单元阵列。在下文中，将使用多个存储器单元为闪存单元的示例来描述本发明构思的各实施例。然而，本发明构思的各方面不限于此，在其它实施例中，多个存储器单元可以是其它类型的存储器单元：诸如电阻式随机存取存储器（RRAM）之类的可变电阻式存储器、相变RAM（PRAM）或磁性RAM（MRAM）。
页面缓冲单元22可以暂时存储将要写入存储器单元阵列21中的数据或从存储器单元阵列21中读取的数据。在本实施例中，页面缓冲单元22可以包括多个页面缓冲器（未示出），并且页面缓冲器的数量可以与位线的数量相对应。
更详细地，当执行关于存储器件20A的读取操作时，多个页面缓冲器可以分别存储以不同的电压电平从多个存储器单元中的一些存储器单元顺序读取的多个数据片段，并且可以分别对多个所存储的数据片段执行逻辑操作。在本实施例中，多个页面缓冲器中的每一个都可以对分别以不同的电压电平中彼此相邻的两个电压电平读取的两个数据片段执行XOR操作。
在一个实施例中，在存储器件20A中可以自动更新不同的电压电平。因此，不需要在存储控制器10A和存储器件20A之间执行数据交换以设置不同的电压电平。然而，本发明构思的实施例不限于此，在另一个实施例中，可以从存储控制器10A提供不同的电压电平。
根据页面缓冲单元22所执行的逻辑操作的结果，计数单元23可以对由不同的电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数。在此，可以将计数单元23集成到与存储器单元阵列21和页面缓冲单元22相同的芯片中。在本实施例中，计数单元23可以对关于多个段中的每一段的XOR操作的结果而输出的“1”的数量进行计数。
如上所述，存储器件20A包括计数单元23，从而在执行读取电压确定操作以确定关于存储器件20A的读取电压的最佳电压电平时，存储器件20A可以不将从存储器单元阵列21读取的多个数据片段提供给存储控制器10A，而可以直接对多个段中的每一段内存在的存储器单元的数量进行计数。通过这样做，可以减少对存储器件20A执行读取电压确定操作所消耗的时间。
ECC处理单元11可以检查从存储器件20A读取的数据中是否存在误差（即，读取误差），并且可以校正该读取误差。例如，ECC处理单元11可以将对数据进行编程时产生并存储的奇偶性和读取数据时产生的奇偶性进行比较，可以基于比较结果来检测数据的错误位，并且可以对检测到的错误位执行XOR操作以校正读取误差。因此，虽然当发生读取故障时以初始读取电压从包括在存储器单元阵列21中的存储器单元读取数据然后ECC处理单元11对读取误差进行校正，但是计数单元23可以执行计数操作。
读取电压确定单元12可以接收来自计数单元23的计数结果，并且可以基于该计数结果来确定读取电压的最佳电压电平。更具体地，当多个段中的每一段内存在的存储器单元的数量减少然后增加时，读取电压确定单元12可以将相应点确定为读取电压。
图2是根据本发明构思的一个实施例的图1所示的存储系统1的存储器件20A的框图。
参照图2，存储器件20A可以包括存储器单元阵列21、页面缓冲单元22、计数单元23、控制逻辑CL、电压产生器VG和行译码器RD。在下文中，将对存储器件20A中包括的各元件进行详细地描述。
控制逻辑CL可以基于从存储控制器10A接收到的命令信号CMD、地址信号ADDR和控制信号CTRL来输出各种控制信号，以将数据写入存储器单元阵列21，或者从存储器单元阵列21中读取数据。在此，从控制逻辑CL输出的各种控制信号可以传输至电压产生器VG、行译码器RD、页面缓冲单元22和计数单元23。
电压产生器VG可以基于从控制逻辑CL接收到的控制信号来产生用于驱动多条字线WL的驱动电压VWL。更具体地，驱动电压VWL可以是写入电压（或编程电压）、读取电压、擦除电压或通过电压。
行译码器RD可以基于行地址来激活多条字线WL中的一些字线。更具体地，在读取操作期间，行译码器RD可以将读取电压施加于已选字线WL并且可以将通过电压施加于未选字线WL。此外，在写入操作期间，行译码器RD可以将写入电压施加于已选字线WL并且可以将通过电压施加于未选字线WL。
包括在页面缓冲单元22中的多个页面缓冲器可以经由多条位线BL分别连接至存储器单元阵列21。更具体地，在读取操作期间，多个页面缓冲器可以用作读出放大器并且可以输出存储在存储器单元阵列21中的数据。此外，在写入操作期间，多个页面缓冲器可以用作写入驱动器并且可以输入要存储在存储器单元阵列21中的数据。在另一个实施例中，多个页面缓冲器可以经由多个数据线（未示出）分别连接至数据输入/输出电路（未示出）。
计数单元23可以对由不同的电压电平限定的多个段中的每一段内存在的存储器单元的数量进行计数，并且可以将计数结果提供给包括在存储控制器10A中的读取电压确定单元12。在本实施例中，计数单元23可以包括至少一个计数器，并且计数器的数量可以与对其执行读取操作的存储器单元阵列21的扇区或页面的数量相对应。因此，存储器件20A可以对每个扇区或每个页面执行读取电压确定操作。
图3示出图2的存储器件20A的存储器单元阵列21的示例。
参照图3，存储器单元阵列21可以是闪存单元阵列。在此情况下，存储器单元阵列21可以包括a（其中a是等于或大于2的整数）个块BLK0至BLKa-1，并且a个块BLK0至BLKa-1中的每一块可以包括b（其中b是等于或大于2的整数）个页面PAG0至PAGb-1，并且b个页面PAG0至PAGb-1中的每个页面可以包括c（其中c是等于或大于2的整数）个扇区SEC0至SECc-1。在图3中，为了方便，仅在块BLK0中示出b个页面PAG0至PAGb-1和c个扇区SEC0至SECc-1。然而，其它块BLK1至BLKa-1可以具有与块BLK0的结构相同的结构。
图4是图3的存储器单元阵列21的存储块BLK0的示例的电路图。
参照图4，存储器单元阵列21可以是NAND闪存的存储器单元阵列。在此情况下，图3所示的a个块BLK0至BLKa-1中的每一块可以按照图4所示来实现。参照图4，a个块BLK0至BLKa-1中的每一块可以包括d（其中d是等于或大于2的整数）个串STR，在串STR中8个存储器单元MCEL在位线BL0至BLd-1的方向上串联连接。d个串STR中的每一串都可以包括漏极选择晶体管STr1和源极选择晶体管STr2，漏极选择晶体管STr1和源极选择晶体管STr2连接至串联连接的8个存储器单元MCEL的各端。
具有图4的结构的NAND闪存器件可以以块为单位来执行擦除操作，并且可以以存储器单元MCEL页面PAG为单位来执行编程操作，页面PAG与存储在字线WL0至WL7中的每一条字线的存储器单元MCEL中的数据相对应。图4示出在一个块上布置与8条字线WL0至WL7相对应的8个页面PAG的示例。然而，图3所示的存储器单元阵列21的a个块BLK0至BLKa-1可以包括与图4所示的存储器单元MCEL和页面PAG的数量不同的数量的存储器单元和页面。此外，图1和图2的存储器件20A可以包括多个存储器单元阵列，这些存储器单元阵列执行与上述存储器单元阵列21的操作相同的操作或者具有与上述存储器单元阵列21的结构相同的结构存储器单元阵列。
图5是图4的存储块BLK0的存储器单元MCEL的示例的截面图。
参照图5，可以在衬底SUB上形成源极区S和漏极区D，并且可以在源极区S和漏极区D之间形成沟道区。可以在沟道区上形成浮置栅极FG，并且可以在沟道区和浮置栅极FG之间布置诸如隧穿绝缘层之类的绝缘层。可以在浮置栅极FG上形成控制栅极CG，并且可以在浮置栅极FG和控制栅极CG之间布置诸如阻挡绝缘层之类的绝缘层。可以将存储器单元MCEL的编程操作、擦除操作和读取操作所需的电压施加于衬底SUB、源极区S、漏极区D和控制栅极CG。
在该闪存器件中，可以通过区分存储器单元MCEL的阈值电压Vth来读取存储在存储器单元MCEL中的数据。在此情况下，可以基于存储在浮置栅极FG中的电子量来确定存储器单元MCEL的阈值电压Vth。更详细地，当存储在浮置栅极FG中的电子量增加时，存储器单元MCEL的阈值电压Vth会增加。
存储在存储器单元MCEL的浮置栅极FG中的电子会由于各种原因而沿着图5所示的箭头方向泄露，因此，存储器单元MCEL的阈值电压Vth会改变。例如，存储在浮置栅极FG中的电子会由于存储器单元MCEL的磨损而泄露。更详细地，当重复执行诸如存储器单元MCEL的编程操作、擦除操作或读取操作之类的存取操作时，沟道区和浮置栅极FG之间的绝缘层会退化。因此，存储在浮置栅极FG中的电子会泄露。此外，当执行编程/读取操作时存储在浮置栅极FG中的电子会由于高温应力或温度差异而泄露。
图6A是示出了当图5的存储器单元MCEL是3位多级单元时存储器单元的分布与存储器件20A的（即，阈值电压分布）的关系的曲线。
参照图6A，横轴表示阈值电压Vth，纵轴表示存储器单元MCEL的数量。在以3位来对存储器单元MCEL进行编程的3位多级单元中，存储器单元MCEL可以处于擦除状态E、第一编程状态P1、第二编程状态P2、第三编程状态P3、第四编程状态P4、第五编程状态P5、第六编程状态P6和第七编程状态P7中的一个状态。在多级单元中，各阈值电压Vth的分布之间的距离与单级单元中各阈值电压Vth的分布之间的距离相比更小。因此，在多级单元中，即使阈值电压Vth的小变化也能导致显著的读取误差。
第一读取电压Vr1位于在擦除状态E中的存储器单元MCEL的分布和第一编程状态P1中的存储器单元MCEL的分布之间的电压电平处。第二读取电压Vr2位于在第一编程状态P1的存储器单元MCEL的分布和第二编程状态P2中的存储器单元MCEL的分布之间的电压电平处。第三读取电压Vr3位于在第二编程状态P2的存储器单元MCEL的分布和第三编程状态P3中的存储器单元MCEL的分布之间的电压电平处。第四读取电压Vr4位于在第三编程状态P3的存储器单元MCEL的分布和第四编程状态P4中的存储器单元MCEL的分布之间的电压电平处。第五读取电压Vr5位于在第四编程状态P4的存储器单元MCEL的分布和第五编程状态P5中的存储器单元MCEL的分布之间的电压电平处。第六读取电压Vr6位于在第五编程状态P5的存储器单元MCEL的分布和第六编程状态P6中的存储器单元MCEL的分布之间的电压电平处。第七读取电压Vr7位于在第六编程状态P6的存储器单元MCEL的分布和第七编程状态P7中的存储器单元MCEL的分布之间的电压电平处。
例如，当将第一读取电压Vr1施加于存储器单元MCEL的控制栅极CG时，处在擦除状态E中的存储器单元MCEL接通，而处在第一编程状态P1中的存储器单元MCEL关断。当存储器单元MCEL接通时，电流流过该存储器单元MCEL；当存储器单元MCEL关断时，电流不流过该存储器单元MCEL。因此，可以根据存储器单元MCEL是否接通来鉴别存储在该存储器单元MCEL中的数据。
在一个实施例中，可以这样区别对待：当存储器单元MCEL响应于对其施加的第一读取电压Vr1而接通时，存储数据“1”；当存储器单元MCEL关断时，存储数据“0”。然而，本发明构思的各方面不限于此，在另一个实施例中，可以这样区别对待：当存储器单元MCEL响应于对其施加的第一读取电压Vr1而接通时，存储数据“0”；当存储器单元MCEL关断时，存储数据“1”。如上所述，可以根据各实施例来改变数据的逻辑电平的分配。
图6B是示出了在图6A的曲线中存储器单元MCEL的阈值电压已改变的情况下的曲线。
参照图6B，被重复编程为擦除状态E和第一编程状态P1至第七编程状态P7的存储器单元MCEL可能由于外部刺激和/或磨损而具有改变后的分布，如图6B所示。在图6B中，在分布的阴影部分内的存储器单元MCEL中会发生读取误差，因此，存储器件20A的可靠性会劣化。
例如，当使用第一读取电压Vr1来对存储器件20A执行读取操作时，即使在阴影部分内的存储器单元MCEL被编成为第一编程状态P1，该存储器单元MCEL也会由于阈值电压Vth的减小而可能被确定为处于擦除状态E中。因此，在读取操作中出现误差，并且存储器件20A的可靠性会劣化。
当从存储器件20A中读取数据时，原始误码率（RBER）根据读取电压的电平而改变。可以基于存储器单元MCEL的分布的形状来确定读取电压的最佳电平。因此，当存储器单元MCEL的分布改变时，从存储器件20A中读取数据所需的读取电压的最佳电压电平可能改变。因此，可以通过基于分布改变对读取电压的电平进行改变来确定读取电压的最佳电平。
如上所述，已参照图6A和图6B描述了存储器单元MCEL为3位多级单元的情况。然而，本发明构思的各方面不限于此，图5的存储器单元MCEL可以是单级单元、2位多级单元或者以4位或更多位来编程的多级单元。此外，图1和图2的存储器件20A可以包括以不同的位数来编程的多个存储器单元MCEL。
图7是在对根据本发明构思的一个实施例的图1的存储系统1中所包括的存储器件20A的读取电压确定操作进行描述中所参照的图。
参照图7，存储控制器10A可以执行读取电压确定操作，以确定存储器件20A中所包括的存储器单元MCEL的两个相邻状态之间的读取电压的最佳电平。更详细地，存储控制器10A可以以多个不同的电压电平V1至V5来从存储器单元MCEL中分别读取多个数据片段，其中多个不同的电压电平V1至V5在作为存储器单元MCEL的两个相邻状态的第一编程状态P1和第二编程状态P2之间。存储器件20A可以对以多个不同的电压电平中彼此相邻的两个电压电平来分别读取的两个数据片段执行逻辑操作，并且可以基于逻辑操作的结果来对多个段中的每一段内存在的存储器单元MCEL的数量进行计数。可以将读取电压确定操作称为最小误差搜索（MES）操作。
在一个实施例中，可以在每个扇区中布置计数单元23，因此可以在每个扇区中执行MES操作。在另一个实施例中，可以在每个页面中布置计数单元23，因此可以在每个页面中执行MES操作。在其它实施例中，可以在每个页面中布置计数单元23，但可以在每个页面中独立地控制各扇区，从而可以在每个扇区中执行MES操作，如稍后参照图11进行的描述那样。
在本实施例中，不同的电压电平V1至V5的数量是五个，但本发明构思的各方面不限于此，电压电平的数量可以与此示例不同。同样，在此实施例中，读取电压的电平可以从第一电压电平V1下降至第五电压电平V5。然而，本发明构思的各方面不限于此，读取电压的电平可以从第五电压电平V5上升至第一电压电平V1。
在步骤1中，以第一电压电平V1从存储器单元MCEL中读取多个数据片段。在此，具有低于第一电压电平V1的阈值电压Vth的存储器单元MCEL被读取为“1”，具有高于第一电压电平V1的阈值电压Vth的存储器单元MCEL被读取为“0”。以此方式，在步骤1中读取的第一数据可以暂时存储在页面缓冲单元22中。
在步骤2中，以第二电压电平V2从存储器单元MCEL中读取多个数据。在此，具有低于第二电压电平V2的阈值电压Vth的存储器单元MCEL被读取为“1”，具有高于第二电压电平V2的阈值电压Vth的存储器单元MCEL被读取为“0”。以此方式，在步骤2中读取的第二数据可以暂时存储在页面缓冲单元22中。
在步骤3中，页面缓冲单元22中包括的多个页面缓冲器中的每个缓冲器对以第一电压电平V1读取的第一数据和以第二电压电平V2读取的第二数据执行逻辑操作。例如，多个页面缓冲器中的每个缓冲器可以对第一数据和第二数据执行XOR操作。
在存储器单元MCEL的阈值电压Vth低于第二电压电平V2的情况下，对第一数据和第二数据执行的XOR操作的结果是“0”；在存储器单元MCEL的阈值电压Vth在第二电压电平V2和第一电压电平V1之间的情况下，对第一数据和第二数据执行的XOR操作的结果是“1”；在存储器单元MCEL的阈值电压Vth高于第一电压电平V1的情况下，对第一数据和第二数据执行的XOR操作的结果是“0”。因此，根据对第一数据和第二数据执行的XOR操作的结果，可以识别存储器单元是否包括在由两个相邻的电压电平（即，V1和V2）所限定的段SEC1中。更详细地，存储器单元包括在XOR操作结果为“1”的段中。
在步骤4中，关于多个段中的每个段，计数单元23可以对由页面缓冲单元22所执行的XOR操作的结果所输出的“1”的数量进行计数。通过这样做，计数单元23可以对多个段中的每个段内存在的存储器单元MCEL的数量进行计数。读取电压确定单元12可以检测低谷，所述低谷作为多个段中具有最少数量的存储器单元MCEL的段的电压电平低谷，并且可以将该电压电平确定为读取电压的最佳电平。
图8示出根据比较示例的存储器件的读取操作。
参照图8，当通过将存储器单元的两个相邻状态之间的空间划分为N段（其中N为等于或大于2的自然数）来执行MES操作时，该MES操作包括：以第一电压电平从存储器单元读取第一数据的操作RD1；将所读取的第一数据传输至存储控制器的操作Dout1；以第二电压电平从存储器单元读取第二数据的操作RD2；将所读取的第二数据传输至存储控制器的操作Dout2；以及对第一数据和第二数据执行XOR操作并且对来自执行XOR操作的结果的“1”的数量进行计数的操作XOR+C。
例如，执行读取第一数据的操作RD1和读取第二数据的操作RD2中的每一个操作所需的时间可以是约50μs。当以120MHz来执行数据传输操作Dout1和Dout2时，执行数据传输操作Dout1和Dout2所需的时间可以是约150μs。当以60MHz来执行XOR操作和计数操作XOR+C时，执行XOR操作和计数操作XOR+C所需的时间可以是约205μs。当N为10时，整个MES操作所需的时间可以是约6.25ms。
执行MES操作所需的时间中的功耗的主要因素是数据传输操作Dout1和Dout2所需的时间以及XOR操作和计数操作XOR+C所需的时间。此外，存储控制器具有存储被传输的第一数据和第二数据的额外存储空间（例如，静态随机存取存储（SRAM）缓冲器）。而且，执行数据传输操作Dout1和Dout2以及XOR操作和计数操作XOR+C也会消耗功率。
图9示出根据本发明构思的一个实施例的图1的存储系统1中所包括的存储器件20A的读取操作。
参照图9，在本实施例中，存储器件20A可以包括页面缓冲单元22和计数单元23，多个页面缓冲器中的每一个都可以执行XOR操作，计数单元23可以对XOR操作的结果所输出的“1”的数量进行计数。通过这样做，当将存储器单元MCEL的两个相邻状态之间的空间划分为N段（其中N为等于或大于2的自然数）然后在N段中执行MES操作时，该MES操作包括：以第一电压电平从存储器单元MCEL读取第一数据的操作RD1；将所读取的第一数据存储（即，备份）到页面缓冲单元22中的操作DB；以第二电压电平从存储器单元MCEL读取第二数据的操作RD2；对存储在页面缓冲单元22中的第一数据以及所读取的第二数据执行XOR操作的操作XOR；以及计数单元23对XOR操作的结果所输出的“1”的数量进行计数的操作C。
例如，执行读取第一数据的操作RD1和读取第二数据的操作RD2中的每一个操作所消耗的时间可以是约50μs。执行存储第一数据的操作DB所消耗的时间为约3μs，执行操作XOR和操作C所消耗的时间可以是约24μs。当N为10时，完全执行MES操作所消耗的时间为约0.8ms，与图8的比较示例相比，该时间显著缩短。
如上所述，因为多个页面缓冲器中的每一个都备份或存储了第一数据，所以不需要将第一数据传输至存储控制器10A，从而可以减少数据传输操作所消耗的时间。同样，因为多个页面缓冲器中的每一个都对所备份的第一数据和所读取的第二数据执行XOR操作，所以可以以并行方式来执行XOR操作，从而可以显著缩短XOR操作所消耗的时间。同样，因为计数单元23可以执行高速操作，所以可以显著缩短对XOR操作的结果所输出的“1”的数量进行计数所消耗的时间。此外，存储控制器10A不需要具有单独的存储空间来存储所读取的第一数据和第二数据，从而可以减小存储控制器10A的尺寸，并且可以降低传输第一数据和第二数据所需的功耗。
图10是根据本发明构思的一个实施例的图1的存储系统1中所包括的存储器件20a的框图。
参照图10，存储器件20a可以包括存储器单元阵列21、页面缓冲单元22a和计数单元23a。
存储器单元阵列21可以包括页面PAG。页面PAG可以包括d个存储器单元MC0、MC1、MC2、MC3、……、MCd-1。如前所述，d个存储器单元MC0、MC1、MC2、MC3、……、MCd-1可以连接至相同的字线。虽然图10示出了存储器单元阵列21包括一个页面PAG的情况，但是存储器单元阵列21可以包括多个页面。
页面缓冲单元22a可以包括多个页面缓冲器PB0、PB1、PB2、PB3、……、PBd-1。多个页面缓冲器PB0、PB1、PB2、PB3、……、PBd-1可以分别经由相应位线BL0、BL1、BL2、BL3、……、BLd-1连接至存储器单元MC0、MC1、MC2、MC3、……、MCd-1。多个页面缓冲器PB0、PB1、PB2、PB3、……、PBd-1可以暂时存储要写入存储器单元阵列21的数据或从存储器单元阵列21中读取的数据。
更详细地，当对存储器件20a执行读取操作时，多个页面缓冲器PB0、PB1、PB2、PB3、……、PBd-1存储以不同的电压电平从存储器单元MC0、MC1、MC2、MC3、……、MCd-1顺序读取的多个数据片段。在此，多个页面缓冲器PB0、PB1、PB2、PB3、……、PBd-1中的每一个可以对所存储的多个数据执行逻辑操作。在本实施例中，多个页面缓冲器PB0、PB1、PB2、PB3、……、PBd-1中的每一个可以对分别以不同的电压电平中的两个相邻电压电平读取的两个数据片段执行XOR操作。
虽然未示出，但是多个页面缓冲器PB0、PB1、PB2、PB3、……、PBd-1中的每一个可以包括开关装置（例如，n沟道金属氧化物半导体场效应晶体管（NMOS晶体管））。该开关装置可以具有控制端（例如，栅极）和输出端（例如，源极），其中控制端被施加了相应页面缓冲器的输出值，而输出端连接至计数单元23a。因此，当相应页面缓冲器的输出值为“1”时，开关装置可以接通，从而开关装置可以将预定电流提供给计数单元23a；当相应页面缓冲器的输出值为“0”时，开关装置可以关断，从而开关装置可以不将预定电流提供给计数单元23a。
计数单元23a可以基于从页面缓冲单元22a输出的逻辑操作的结果来对多个段中的每一段内存在的存储器单元的数量进行计数，并且可以输出计数结果CV。更详细地，计数单元23a可以通过以下方式来对存储器单元的数量进行计数：基于从页面缓冲单元22a输出的XOR操作的结果来对多个段中的每一段内存在的“1”的数量进行计数。在本实施例中，计数单元23a可以以并行的方式对从页面缓冲单元22a输出的逻辑操作的结果执行计数操作。
在本实施例中，计数单元23a可以是模拟计数器。更详细地，计数单元23a可以对其施加的电流量进行检测，并且可以对多个页面缓冲器PB0、PB1、PB2、PB3、……、PBd-1中包括的各开关装置中接通的开关装置的数量进行计数。以此方式，计数单元23a对接通的开关装置的数量进行计数，从而计数单元23a可以基于XOR操作的结果来对多个段中的每一段内存在的“1”的数量进行计数，因此，可以对多个段中的每一段内存在的存储器单元的数量进行计数。
图11是根据本发明构思的另一个实施例的图1的存储系统1中所包括的存储器件20b的框图。
参照图11，存储器件20b可以包括存储器单元阵列21、页面缓冲单元22b和计数单元23b。
存储器单元阵列21可以包括页面PAG。页面PAG可以包括多个扇区S0、S1、S2和S3。虽然图11示出了存储器单元阵列21包括一个页面PAG的情况，但是存储器单元阵列21可以包括多个页面。同样，在图11中，页面PAG包括四个扇区S0、S1、S2和S3，但本发明构思的各方面不限于此。页面PAG中所包括的扇区的数量可以改变，并且每个扇区的尺寸可以改变。
页面缓冲单元22b可以包括多个页面缓冲器组PBG0、PBG1、PBG2和PBG3。多个页面缓冲器组PBG0、PBG1、PBG2和PBG3可以经由相应位线分别连接至扇区S0、S1、S2和S3。在此，多个页面缓冲器组PBG0、PBG1、PBG2和PBG3中的每一个页面缓冲器组可以包括多个页面缓冲器（未示出）。多个页面缓冲器可以经由相应位线分别连接至多个存储器单元（未示出）。
计数单元23b可以包括多个计数器CNT0、CNT1、CNT2和CNT3。多个计数器CNT0、CNT1、CNT2和CNT3分别连接至多个页面缓冲器组PBG0、PBG1、PBG2和PBG3。以此方式，计数单元23b可以包括与扇区S0、S1、S2和S3的数量相对应的多个计数器CNT0、CNT1、CNT2和CNT3。多个计数器CNT0、CNT1、CNT2和CNT3可以分别输出与对应于多个计数器CNT0、CNT1、CNT2和CNT3的扇区S0、S1、S2和S3相关的计数结果CV0、CV1、CV2和CV3。
如上所述，根据本实施例，计数单元23b可以包括分别与扇区S0、S1、S2和S3相对应的计数器CNT0、CNT1、CNT2和CNT3，通过这样做，计数单元23b可以以扇区为单位执行MES操作。当存储控制器10A以扇区为单位执行ECC时，尽管经由ECC校正读取误差，读取误差也会发生。在此情况下，可以仅对多个计数器CNT0、CNT1、CNT2和CNT3中具有读取误差的计数器执行计数操作，从而可以省略关于不具有读取误差的扇区的不必要操作。
图12是根据本发明构思的另一个实施例的图1的存储系统1中所包括的存储器件20A'的框图。
参照图12，存储器件20A'可以包括存储器单元阵列21、页面缓冲单元22、计数单元23和电压电平确定单元24。包括在根据本实施例的存储器件20A'中的一些元件与包括在图1的存储器件20A中的元件实质上相同。相同的附图标记表示相同的元件，在此不再对与图1的存储器件20A中的元件相同的元件进行描述。
电压电平确定单元24可以对施加于存储器单元阵列21的不同的电压电平进行确定。在此，会需要不同的电压电平来对存储器单元阵列21执行MES操作。为了执行MES操作，无论何时对存储器单元阵列21执行读取操作，施加于存储器单元阵列21的电压电平必须持续增加或持续下降。
根据本实施例，存储器件20A'包括电压电平确定单元24，从而可以在存储器件20A'中更新用来执行MES操作的不同的电压电平。因此，不需要在存储控制器10A和存储器件20A'之间执行数据交换来设置不同的电压电平。
图13示出根据比较示例的存储器件的电压电平改变操作。
参照图13，为了改变在执行MES操作时对存储器单元阵列所施加的电压电平，存储控制器向存储器件提供如下的控制信号：该控制信号是表示将被改变的电压电平的信息。
更详细地，存储器件接收来自存储控制器的读取命令Read CMD，以起始电压电平来执行读取操作（Read Op.），并将所读取的数据提供给存储控制器（Dout1）。此后，存储器件接收来自存储控制器的与第一电压电平有关的信息（Level Set1），接收读取命令Read CMD，以第一电压电平来执行读取操作（Read Op.），并将所读取的数据提供给存储控制器（Dout2）。此后，存储器件接收来自存储控制器的与第二电压电平有关的信息（Level Set2），接收读取命令Read CMD，以第二电压电平来执行读取操作（Read Op.），并将所读取的数据提供给存储控制器（Dout3）。
图14示出根据本发明构思的一个实施例的图12的存储器件20A'所执行的电压电平改变操作。
参照图14，存储器件20A'包括能够对施加于存储器单元阵列21的不同的电压电平进行确定的电压电平确定单元24。
更详细地，存储器件20A'接收来自存储控制器10A的读取命令Read CMD，以起始电压电平来执行读取操作（Read Op.），并将所读取的第一数据备份至页面缓冲单元22。此后，存储器件20A'接收来自存储控制器10A的读取命令Read CMD，以第一电压电平来执行读取操作（Read Op.），并对所备份的第一数据和所读取的第二数据执行XOR操作。在此，由电压电平确定单元24确定第一电压电平，因此在存储器件20A'中自动更新第一电压电平。
此后，存储器件20A'接收来自存储控制器10A的读取命令ReadCMD，以第二电压电平来执行读取操作（Read Op.），并向存储控制器10A提供由关于第一数据和第二数据的XOR操作所产生的结果而计数出的“1”的数量（Dout）。在此，由电压电平确定单元24确定第二电压电平，因此在存储器件20A'中自动更新第二电压电平。
图15是示出了多个存储器单元MCEL的分布与多个存储器单元MCEL的阈值电压的关系的曲线。
参照图15，横轴表示存储器单元MCEL的阈值电压Vth，纵轴表示存储器单元MCEL的数量。由于制造的不完美性，上面集成有存储芯片的一个管芯（die）的特性与上面集成有其它存储芯片的另一个管芯的特性不同。此外，在相同的管芯内管芯特性也可以随着位置的不同而改变。这种现象被称为管芯变化。如图15所示，由于管芯变化，因此多个存储器单元MCEL的阈值电压分布会在不同的各管芯之间以及在每个管芯内变化。
在没有管芯变化的理想情况下，在搜索范围b中执行MES操作以对两个相邻状态之间的读取电压的最佳电平进行确定。然而，在具有管芯变化的实际情况下，必须在搜索范围a中执行MES操作以对两个相邻状态之间的读取电压的最佳电平进行确定。这样，执行MES操作所消耗的时间增加了，并且当执行MES操作时发生功耗。
图16是图12的存储器件20A'中所包括的电压电平确定单元24的框图。
参照图16，电压电平确定单元24可以包括起始电压存储单元241、偏移存储单元242、加法单元243和电压电平产生单元244。在下文中，将参照图15和图16对电压电平确定单元24中所包括的各元件进行描述。
起始电压存储单元241可以存储施加于存储器单元阵列21的起始电压。在此，在考虑管芯变化的情况下，起始电压可以在不同的存储芯片中变化。更详细地，为了向不同的存储芯片相等地提供最终由电压电平确定单元24产生的电压，起始电压可以关于不同的存储芯片而变化。例如，起始电压存储单元241可以存储起始电压的数字值。
偏移存储单元242可以存储多个预定义的偏移电压。在此，可以关于不同的存储芯片来等效地定义多个偏移电压。因为在考虑管芯变化的情况下，起始电压存储单元241存储了不同的存储芯片中变化的起始电压，所以在考虑管芯变化的情况下偏移存储单元242不必对偏移电压进行确定。例如，偏移存储单元242可以存储多个偏移电压的数字值。
加法单元243可以将多个偏移电压中的一个偏移电压与起始电压相加。例如，从加法单元243输出的相加结果可以是数字值。
电压电平产生单元244可以根据从加法单元243输出的相加结果来产生模拟电压电平。因此，可以将最终产生的电压电平等效地提供给不同的存储芯片。
图17是根据本发明构思的另一个实施例的存储系统2的框图。
参照图17，存储系统2可以包括存储控制器10B和存储器件20B。存储控制器10B可以包括ECC处理单元11和读取电压确定单元12a。存储器件20B可以包括存储器单元阵列21、页面缓冲单元22、计数单元23和低谷检测单元25。包括在根据本实施例的存储器件20B中的一些元件与包括在图1的存储器件20A中的元件实质上相同。同样，包括在根据本实施例的存储控制器10B中的一些元件与包括在图1的存储控制器10A中的元件实质上相同。相同的附图标记表示相同的元件，在此省略了对与图1的存储控制器10A和存储器件20A的元件相同的元件进行的描述。
低谷检测单元25可以基于来自计数单元23的输出来对与存储器单元MCEL的两个相邻状态之间的低谷相对应的电压电平进行检测。通过这样做，不需要将来自计数单元23的输出提供给存储控制器10B，从而可以简化在存储控制器10B和存储器件20B之间的数据交换，因此，可以减少其中的操作时间和功耗。同样，存储控制器10B不需要具有额外存储空间（例如，SRAM缓冲器等）以存储来自计数单元23的输出。
读取电压确定单元12a可以接收与低谷检测单元25所检测到的低谷相对应的电压电平，可以将该电压电平确定为读取电压，并且可以将该读取电压提供给存储器件20B。
当以至少2X的速度来执行MES操作时，可以对包括在存储器单元阵列21中的多个MAT同时执行MES操作，在此，低谷检测单元25可以以MAT为单位来检测低谷。
虽然未示出，但是存储器件20B还可以包括图12所示的电压电平确定单元24。
图18是在对图17的存储器件20B的操作进行描述中所参照的示图。
参照图18，可以基于作为第一电压电平V1的起始电压以及偏移为-20mV，来执行对作为存储器单元MCEL的两个相邻状态的第六编程状态P6和第七编程状态P7之间的读取电压的最佳电压电平进行确定的操作。计数单元23对第一电压电平V1至第五电压电平V5所限定的第一段SEC1至第四段SEC4中的每一段内的存储器单元MCEL的数量进行计数。在此，可以通过对页面缓冲单元22所执行的XOR操作的结果所输出的“1”的数量进行计数，来获得存储器单元MCEL的数量。
第一段SEC1在第一电压电平V1和比第一电压电平V1小20mV的第二电压电平V2之间，计数单元23对第一段SEC1中的存储器单元MCEL的数量进行计数的结果为380。第二段SEC2在第二电压电平V2和比第二电压电平V2小20mV的第三电压电平V3之间，计数单元23对第二段SEC2中的存储器单元MCEL的数量进行计数的结果为140。第三段SEC3在第三电压电平V3和比第三电压电平V3小20mV的第四电压电平V4之间，计数单元23对第三段SEC3中的存储器单元MCEL的数量进行计数的结果为150。第四段SEC4在第四电压电平V4和比第四电压电平V4小20mV的第五电压电平V5之间，计数单元23对第四段SEC4中的存储器单元MCEL的数量进行计数的结果为390。
图19是示出了根据本发明构思的一个实施例的图17的存储器件20B中所包括的低谷检测单元25a的框图。
参照图19，低谷检测单元25a可以包括最小值存储单元251和最小偏移存储单元252。在下文中，将参照图18和图19来详细描述低谷检测单元25a中所包括的各元件。
最小值存储单元251可以存储多个段中的每一段内存在的存储器单元MCEL的最小值。更详细地，最小值存储单元251可以存储存储器单元MCEL的各数量的最小值，存储器单元MCEL的这些数量是分别针对第一段SEC1至第四段SEC4进行计数而得到的。例如，最小值存储单元251可以存储作为存储器单元MCEL的各数量的最小值的140，存储器单元MCEL的这些数量是分别针对第一段SEC1至第四段SEC4进行计数而得到的。
最小偏移存储单元252可以存储作为最小偏移的偏移，其中该偏移与第一段SEC1至第四段SEC4中具有最小计数值的段相对应。更详细地，当在当前段中所计数的值小于最小值存储单元251中所存储的最小值时，最小偏移存储单元252可以将与当前段相对应的偏移存储为最小偏移。在此，可以将最小偏移存储单元252中所存储的最小偏移确定为低谷。
例如，在对第二段SEC2进行计数的值为140并且最小值存储单元251中所存储的最小值为380的情况下，因为对第二段SEC2进行计数的值小于最小值存储单元251中所存储的最小值，所以最小偏移存储单元252可以将作为与第二段SEC2相对应的偏移的-40mV存储为最小偏移。此外，在对第三段SEC3进行计数的值为150并且最小值存储单元251中所存储的最小值为140的情况下，因为对第三段SEC3进行计数的值大于最小值存储单元251中所存储的最小值，所以最小偏移存储单元252可以将之前存储的-40mV保持存储为最小偏移。
根据本实施例，存储器件20B可以包括能够存储最小偏移的低谷检测单元25a。因此，无论何时执行MES操作，存储器件20B都不需要向存储控制器10B提供来自计数单元23的输出，在MES操作结束后，存储器件20B只需向存储控制器10B提供低谷的电压电平。因此，简化了储控制器10B和存储器件20B之间的接口。同样，无论何时执行MES操作，存储控制器10B都不需要单独计算并存储电压电平，从而可以简化存储控制器10B的构造。
图20是示出了根据本发明构思的另一个实施例的图17的存储器件20B中所包括的低谷检测单元25b的框图。
参照图20，低谷检测单元25b可以包括最小值存储单元251、最小偏移存储单元252和低谷存储单元253。包括在根据本实施例的低谷检测单元25b中的一些元件与包括在图19的低谷检测单元25a中的一些元件实质上相同。相同的附图标记表示相同的元件，并且不再对与图19的低谷检测单元25a的元件相同的元件进行描述。
低谷存储单元253可以接收来自最小偏移存储单元252的输出，因此可以存储与低谷相对应的电压电平或与低谷相对应的偏移。低谷存储单元253可以包括多个低谷存储装置，并且多个低谷存储装置的数量可以与存储器单元的两个相邻状态之间的低谷的数量相对应。更详细地，当存储器单元为n位存储器单元时，多个低谷存储装置的数量可以是2n-1。
图21是当存储器单元MCEL为3位多级单元时对每个页面的读取操作进行描述中所参照的图。
参照图21，当存储器单元MCEL为3位多级单元时，可以对存储器单元MCEL执行三次读取操作，可以将八个状态信息划分并输出在三个页面中。在本实施例中，可以将数据“111”分配给擦除状态E，可以将数据“110”分配给第一编程状态P1，可以将数据“100”分配给第二编程状态P2，可以将数据“000”分配给第三编程状态P3，可以将数据“010”分配给第四编程状态P4，可以将数据“011”分配给第五编程状态P5，可以将数据“001”分配给第六编程状态P6，并且可以将数据“101”分配给第七编程状态P7。然而，本发明构思的各方面不限于此，在其它实施例中分配给每个编程状态的数据可以改变。
第一页面读取（1st Page Read）包括：对在擦除状态E和第一编程状态P1之间的第一低谷VA1进行读取，以及对在第四编程状态P4和第五编程状态P5之间的第五低谷VA5进行读取。第二页面读取（2nd Page Read）包括：对在第一编程状态P1和第二编程状态P2之间的第二低谷VA2进行读取，对在第三编程状态P3和第四编程状态P4之间的第四低谷VA4进行读取，以及对在第五编程状态P5和第六编程状态P6之间的第六低谷VA6进行读取。第三页面读取（3rd PageRead）包括：对在第二编程状态P2和第三编程状态P3之间的第三低谷VA3进行读取，以及对在第六编程状态P6和第七编程状态P7之间的第七低谷VA7进行读取。
更详细地，在第一页面读取（1st Page Read）中当对第一低谷VA1和第五低谷VA5进行读取时，如果第一低谷VA1表示“关断单元”并且第五低谷VA5表示“接通单元”，则可以将第一页面数据（1st PageData）输出为“0”；否则，可以将第一页面数据（1st Page Data）输出为“1”。接下来，在第二页面读取（2nd Page Read）中当对第二低谷VA2、第四低谷VA4和第六低谷VA6进行读取时，如果第二低谷VA2表示“关断单元”并且第四低谷VA4表示“接通单元”，则可以将第二页面数据（2nd Page Data）输出为“0”；如果第六低谷VA6表示“关断单元”，则可以将第二页面数据（2nd Page Data）输出为“0”；否则，可以将第二页面数据（2nd Page Data）输出为“1”。接下来，在第三页面读取（3rd Page Read）中当对第三低谷VA3和第七低谷VA7进行读取时，如果第三低谷VA3表示“关断单元”并且第七低谷VA7表示“接通单元”，则可以将第三页面数据（3rd Page Data）输出为“0”；否则，可以将第三页面数据（3rd Page Data）输出为“1”。
再次参照图20，低谷存储单元253可以存储分别与不同的低谷相对应的电压电平或分别与不同的低谷相对应的偏移。当存储器单元MCEL为3比特多级单元时，低谷存储单元253可以存储分别与第一低谷VA1至第七低谷VA7相对应的电压电平或偏移。
图22是根据本发明构思的实施例的图17的存储器件20B所执行的读取操作的时序图。
参照图22，存储器件20B可以包括低谷检测单元25，并且可以基于计数单元23所计数的值来对存储器单元MCEL的两个相邻状态之间的低谷进行检测。
更详细地，存储器件20B接收来自存储控制器10B的读取命令Read CMD并执行读取操作（Read Op.），页面缓冲单元22备份所读取的第一数据。此后，存储器件20B接收来自存储控制器10B的读取命令Read CMD并执行读取操作（Read Op.），页面缓冲单元22对所备份的第一数据和所读取的第二数据执行XOR操作。
在存储器件20B重复上述读取和操作之后，存储器件20B接收来自存储控制器10B的最终命令Final CMD，并根据MES操作的结果来向存储控制器10B提供存储在最小偏移存储单元252中的最小偏移。在其它实施例中，存储器件20B可以接收来自存储控制器10B的最终命令Final CMD，并且可以根据MES操作的结果来向存储控制器10B提供与低谷相对应并存储在低谷存储单元253中的电压电平或偏移。
图23是根据本发明构思的另一个实施例的存储系统3的框图。
参照图23，存储系统3可以包括存储控制器10C和存储器件20C。存储控制器10C包括ECC处理单元11。存储器件20C可以包括存储器单元阵列21、页面缓冲单元22、计数单元23、低谷检测单元25和读取电压产生单元26。包括在根据本实施例的存储器件20C中的一些元件与包括在图17的存储器件20B中的元件实质上相同。同样，包括在根据本实施例的存储控制器10C中的一些元件与包括在图1的存储控制器10A中的元件实质上相同。相同的附图标记表示相同的元件，在此不对与图1的存储控制器10A和图17的存储器件20B的元件相同的元件进行重复描述。
低谷检测单元25可以基于来自计数单元23的输出来对与存储器单元MCEL的两个相邻状态之间的低谷相对应的电压电平进行检测。通过这样做，不需要将计数单元23的输出提供给存储控制器10C，从而可以简化存储控制器10C和存储器件20C之间的数据交换，因此，可以减少其中的操作时间和功耗。同样，存储控制器10C不需要具有额外存储空间（例如，SRAM缓冲器等）以存储来自计数单元23的输出。
读取电压产生单元26可以向存储器单元阵列21提供与低谷检测单元25所检测到的低谷相对应的电压电平。在此，低谷检测单元25所检测到的低谷可以是与在MES操作结束后最终产生的读取电压的最佳电压电平有关的信息。如上所述，被获取为MES操作的结果的读取电压的最佳电压电平可以用在关于存储器单元阵列21的读取操作中。
根据本实施例，因为存储器件20C包括读取电压产生单元26，所以当MES操作结束并因此由低谷检测单元25对低谷进行检测时，可以不将所检测到的低谷提供给存储控制器10C，而可以将所检测到的低谷提供给存储器件20C中所包括的读取电压产生单元26。因此，不需要在存储控制器10C和存储器件20C之间执行数据交换以执行关于存储器单元阵列21的读取操作。
虽然未示出，但是存储器件20C还可以包括图12的电压电平确定单元24。
图24是根据本发明构思的一个实施例的图23的读取电压产生单元26的框图。
参照图24，读取电压产生单元26可以包括第一控制单元261、第二控制单元262、初始读取电压存储单元263、偏移存储单元264、加法单元265和电压电平产生单元266。在下文中，将对包括在读取电压产生单元26中的各元件进行详细描述。
初始读取电压存储单元263可以存储分别与存储器单元MCEL的多个状态中的两个相邻状态之间的低谷相对应的多个初始读取电压。更详细地，当存储器单元MCEL为n位存储器单元时，初始读取电压存储单元263可以存储2n-1个初始读取电压。在此，存储在初始读取电压存储单元263中的初始读取电压可以是数字值。
偏移存储单元264可以存储分别与各低谷相对应的多个偏移。更详细地，当存储器单元MCEL为n位存储器单元时，偏移存储单元264可以存储2n-1个偏移。在此，存储在偏移存储单元264中的多个偏移可以被产生为MES操作的结果并且可以是与低谷检测单元25所输出的值相对应的数字值。
第一控制单元261可以对初始读取电压存储单元263进行控制以选择存储在初始读取电压存储单元263中的多个初始读取电压中的一个初始读取电压。在此，第一控制单元261可以输出作为数字值的第一控制信号CON1以选择多个初始读取电压中的一个初始读取电压。
第二控制单元262可以对偏移存储单元264进行控制，以使用存储在偏移存储单元264中的多个偏移中的一个偏移来产生读取电压。更详细地，第二控制单元262可以对偏移存储单元264进行控制以将低谷应用于读取电压产生，其中该低谷是在多个MES操作结束后检测到的。在此，第二控制单元262可以接收第一控制信号CON1，并因此可以输出作为数字值的第二控制信号CON2以选择存储在偏移存储单元264中的多个偏移中的一个偏移。
加法单元265可以将存储在初始读取电压存储单元263中的多个初始读取电压中的一个初始读取电压与存储在偏移存储单元264中的多个偏移中的一个偏移相加。在本实施例中，从加法单元265输出的相加结果可以是数字值。
电压电平产生单元266可以根据来自加法单元265的输出来产生模拟电压电平VR。模拟电压电平VR可以与读取电压的最佳电压电平相对应，可以被施加于存储器单元阵列21，因此可以被用于执行读取操作。
图25是根据比较示例的存储器件和存储控制器的操作序列的时序图。
参照图25，例如，当存储器单元MCEL为3位多级存储器单元并且针对第二页面读取进行MES操作时，存储器件关于第二低谷VA2执行MES操作，并且将所检测到的第二低谷VA2提供给存储控制器。此后，存储器件关于第四低谷VA4执行MES操作，并且将所检测到的第四低谷VA4提供给存储控制器。此后，存储器件关于第六低谷VA6执行MES操作，并且将所检测到的第六低谷VA6提供给存储控制器。
存储控制器基于所接收到的第二低谷VA2、第四低谷VA4和第六低谷VA6来向存储器件提供与第二读取电压Vr2、第四读取电压Vr4和第六读取电压Vr6有关的信息。
图26是根据本发明构思的一个实施例的图23的存储器件20C和存储控制器10C的操作序列的时序图。
参照图26，例如，当存储器单元MCEL为3位多级存储器单元并且针对第二页面读取进行MES操作时，存储器件20C关于第二低谷VA2执行MES操作，并且存储所检测到的第二低谷VA2。此后，存储器件20C关于第四低谷VA4执行MES操作，并且存储所检测到的第四低谷VA4。此后，存储器件20C关于第六低谷VA6执行MES操作，并且存储所检测到的第六低谷VA6。
存储器件20C可以基于所存储的第二低谷VA2、第四低谷VA4和第六低谷VA6来产生第二读取电压Vr2、第四读取电压Vr4和第六读取电压Vr6，可以将第二读取电压Vr2、第四读取电压Vr4和第六读取电压Vr6施加于存储器单元阵列21，因此可以执行第二页面读取。
图27是根据本发明构思的另一个实施例的存储系统4的框图。
参照图27，存储系统4可以包括存储控制器10D和存储器件20D。存储控制器10D包括ECC处理单元11和读取电压确定单元12。存储器件20D可以包括存储器单元阵列21、页面缓冲单元22、计数单元23和预充电确定单元27。包括在根据本实施例的存储器件20D中的一些元件与包括在图1的存储器件20A中的元件实质上相同。相同的附图标记表示相同的元件，在此不对与图1的存储器件20A的元件相同的元件重复进行描述。同样，包括在根据本实施例的存储控制器10D中的一些元件与包括在图1的存储控制器10A中的元件实质上相同。相同的附图标记表示相同的元件，在此不对与图1的存储控制器10A的元件相同的元件重复进行描述。
预充电确定单元27可以确定是否对与存储器单元阵列21中所包括的多个存储器单元中的至少一个存储器单元相连接的至少一条位线进行预充电。在本实施例中，所述至少一个存储器单元可以是其读取电压已经被确定了的存储器单元。在另一个实施例中，所述至少一个存储器单元可以是不需要对其读取电压进行检测的存储器单元。
根据本实施例，存储器件20D包括预充电确定单元27，从而当对每个扇区执行MES操作时，可以关于已经检测出其低谷的扇区或不需要MES操作的扇区停止诸如对存储磁芯（memory core）的位线进行预充电之类的操作，因此可以减少功耗。在这一方面，虽然将预充电确定单元27示出为单独的元件，但是本发明构思的各方面不限于此，预充电确定单元27可以包括在页面缓冲单元22中。
在本实施例中，可以以扇区为单位来布置计数单元23，从而可以以扇区为单位来执行MES操作。在此情况下，预充电确定单元27可以以扇区为单位来确定是否停止预充电。以此方式，可以关于已检测出其低谷的扇区来停止预充电，因而可以减少功耗。
在其它实施例中，虽然可以以页面为单位来布置计数单元23，但是也可以以扇区为单位来执行MES操作。在此情况下，预充电确定单元27可以以扇区为单位来确定是否停止预充电。因为关于对其停止进行预充电的扇区的XOR操作的结果总是“0”，所以尽管以页面为单位来布置计数单元23，但也可以针对每个扇区来对存储器单元的数量进行计数。因此，可以以扇区为单位来执行MES操作。
图28是根据本发明构思的另一个实施例的存储系统5的框图。
参照图28，存储系统5可以包括存储控制器10E和存储器件20E。存储控制器10E包括ECC处理单元11和读取电压确定单元12。存储器件20E可以包括存储器单元阵列21、页面缓冲单元22'、计数单元23'和采样单元28。
包括在根据本实施例的存储器件20E中的一些元件与包括在图1的存储器件20A中的元件实质上相同。同样，包括在根据本实施例的存储控制器10E中的一些元件与包括在图1的存储控制器10A中的元件实质上相同。相同的附图标记表示相同的元件，在此不对与图1的存储控制器10A和存储器件20A的元件相同的元件重复进行描述。
采样单元28可以对存储器单元阵列21中所包括的多个存储器单元中执行操作以检测读取电压的至少一个存储器单元执行采样。更具体地，采样单元28可以连接至页面缓冲单元22'，因而可以对执行操作以检测读取电压的至少一个存储器单元执行采样。
图29是图28的存储器件20E的框图。
参照图29，存储器件20E可以包括存储器单元阵列21、页面缓冲单元22'、计数单元23'和采样单元28。计数单元23'可以包括计数器231和多个累加器232。
存储器单元阵列21可以包括页面PAG。页面PAG可以包括多个存储器单元。此外，可以将页面PAG中所包括的多个存储器单元划分为多个组。例如，可以将页面PAG中所包括的多个存储器单元划分为16组。为了方便，图29示出了存储器单元阵列21包括一个页面PAG的情况，但存储器单元阵列21可以包括多个页面。
页面缓冲单元22'可以包括多个页面缓冲器组PBG0、PBG1、……、PBG15。多个页面缓冲器组PBG0、PBG1、……、PBG15中的每一个页面缓冲器组可以包括多个页面缓冲器（未示出）。多个页面缓冲器可以经由相应位线（未示出）分别连接至各存储器单元。多个页面缓冲器可以暂时存储要写入存储器单元阵列21中的数据或从存储器单元阵列21中读取的数据。
页面PAG中所包括的多个组可以分别连接至多个页面缓冲器组PBG0、PBG1、……、PBG15。在本实施例中，页面PAG可以包括与8KB相对应的存储器单元并且可以被划分为16组，在这一方面，16组中的每一组可以包括与500B相对应的存储器单元。
多个页面缓冲器组PBG0、PBG1、……、PBG15可以分别包括选择晶体管ST0、ST1、……、ST15。更详细地，可以将选择晶体管ST0、ST1、……、ST15形成为如下的NMOS晶体管，这些NMOS晶体管具有：分别接收多个页面缓冲器组PBG0、PBG1、……、PBG15的输出信号的漏极，连接至计数器231的源极，以及被施加了从采样单元28输出的选择信号S0、S1、……、S15的栅极。在本实施例中，多个页面缓冲器组PBG0、PBG1、……、PBG15中的每一个页面缓冲器组可以包括一个选择晶体管。在另一个实施例中，多个页面缓冲器组PBG0、PBG1、……、PBG15中的每一个页面缓冲器组可以包括与多个页面缓冲器组PBG0、PBG1、……、PBG15中的每一个页面缓冲器组中所包括的页面缓冲器的数量相对应的选择晶体管。
采样单元28可以输出选择信号S0、S1、……、S15，以选择多个页面缓冲器组PBG0、PBG1、……、PBG15中的至少一个页面缓冲器组。当选择信号S0、S1、……、S15中的第一选择信号S0被激活时，来自第一页面缓冲器组PBG0的输出被输入至计数器231；当选择信号S0、S1、……、S15中的第二选择信号S1被激活时，来自第二页面缓冲器组PBG1的输出被输入至计数器231；以及当选择信号S0、S1、……、S15中的第十六选择信号S15被激活时，来自第十六页面缓冲器组PBG15的输出被输入至计数器231。在此，选择信号S0、S1、……、S15可以被顺序激活。
计数器231接收来自页面缓冲单元22'中所包括的多个页面缓冲器组PBG0、PBG1、……、PBG15中由采样单元28所选定的页面缓冲器组的输出，从而执行计数操作。更详细地，计数器231可以基于从采样单元28所选定的页面缓冲器组输出的逻辑操作结果，来对多个段中的每一段内存在的存储器单元的数量进行计数。在此，可以将计数器231形成为模拟计数器。
多个累加器232的数量可以与多个页面缓冲器组PBG0、PBG1、……、PBG15的数量相对应。多个累加器232可以对来自计数器231的分别与多个页面缓冲器组PBG0、PBG1、……、PBG15相对应的各输出进行累加。
图30A示出当图28的采样单元28不执行采样操作时存储器件20E的操作。
参照图30A，当采样单元28不执行采样操作时，采样单元28可以控制页面缓冲单元22'，以对与8KB相对应的一个页面的全部列（即，1个页面的全列）执行MES操作。
更详细地，采样单元28可以顺序地激活全部的选择信号S0、S1、……、S15，并且将它们输出至页面缓冲单元22'。通过这样做，来自多个页面缓冲器组PBG0、PBG1、……、PBG15的输出可以被顺序地输入至计数器231并且被计数器231计数，然后多个累加器232可以存储计数结果。
当激活第一选择信号S0时，来自与第一组的存储器单元相对应的第一页面缓冲器组PBG0的输出由计数器231进行计数，并且将计数结果存储在相应的累加器232中。然后，当激活第二选择信号S1时，来自与第二组的存储器单元相对应的第二页面缓冲器组PBG1的输出由计数器231进行计数，并且将计数结果存储在相应的累加器232中。在重复上述操作时，当激活第十六选择信号S15时，来自与第十六组的存储器单元相对应的第十六页面缓冲器组PBG15的输出由计数器231进行计数，并且将计数结果存储在相应的累加器232中。
图30B是示出了根据图30A的存储器单元的分布的曲线。
参照图30B，当采样单元28不执行采样操作时，对与8KB相对应的一个页面中所包括的全部存储器单元执行MES操作，从而可以获得如图30B所示的存储器单元的分布与阈值电压的关系。
图31A示出当图28的采样单元28执行采样操作时存储器件20E的操作。
参照图31A，当采样单元28执行采样操作时，采样单元28可以控制页面缓冲单元22'，以对与8KB相对应的一个页面的各列中的一些列执行MES操作。例如，采样单元28可以控制页面缓冲单元22'，以对一个页面的各列中的半数执行MES操作。
更详细地，采样单元28可以顺序地激活选择信号S0、S1、……、S15中的第一至第八选择信号S0、S1、……、S7，然后将它们输出至页面缓冲单元22'。通过这样做，来自多个页面缓冲器组PBG0、PBG1、……、PBG15中的第一至第八页面缓冲器组PBG0、PBG1、……、PBG7的输出可以被顺序地输入至计数器231并且被计数器231计数，然后多个累加器232可以存储计数结果。
以此方式，采样单元28可以控制页面缓冲单元22'，以仅对一个页面中所包括的各存储器单元中的一些存储器单元进行采样。在本实施例中，采样单元28对与8KB相对应的页面中的4KB进行采样，但本发明构思的各方面不限于此。在另一个实施例中，采样单元28可以对与8KB相对应的页面中的2KB或1KB进行采样，并且要采样的存储器单元的数量可以根据用户的设置而改变。
图31B是示出了根据图31A的存储器单元的分布的曲线。
参照图31B，当采样单元28执行采样操作时，对与8KB相对应的一个页面中所包括的存储器单元的半数执行MES操作，从而可以获得如图31B所示的存储器单元的分布与阈值电压的关系。与图30B的曲线相比，图31B的曲线具有降低了一半的高度，但存储器单元的分布相似。因此，在图30B的曲线和图31B的曲线两者中，与要检测的低谷相对应的电压电平会是相同的。
如上所述，根据本实施例，计数单元23'可以在时间上顺序地执行16次计数操作。在编程/擦除循环的数量不大从而分布劣化不显著的情况下，为了缩短计数操作所消耗的时间，采样单元28将选择信号S0、S1、……、S15提供给页面缓冲单元22'，以允许计数单元23'执行16次计数操作中的仅仅一些操作。通过这样做，来自多个页面缓冲器组PBG0、PBG1、……、PBG15中的仅仅一些页面缓冲器组的输出可以被选择性地提供给计数单元23'。
图32是示出了根据本发明构思的一个实施例的由存储器件执行的对读取电压进行控制的方法的流程图。
参照图32，根据本实施例的方法对读取电压进行控制，以读取存储器件中所包括的存储器单元阵列中所存储的数据。与前述存储系统1、2、3、4和5相关的前文描述也适用于对读取电压进行控制的方法。
在操作S110中，以不同的电压电平从多个存储器单元中的一些存储器单元中顺序读取多个数据片段。
在操作S120中，对多个数据片段执行逻辑操作。
在操作S130中，基于逻辑操作的结果，对由不同的电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数。
在操作S140中，基于所计数的存储器单元的数量，对各存储器单元的两个相邻状态之间的读取电压的最佳电压电平进行确定。
图33是根据本发明构思的一个实施例的包括了前述存储系统1、2、3、4或5的计算系统1000的框图。
参照图33，计算系统1000可以包括：处理器1100，RAM1200，输入/输出装置1300，电源装置1400，以及包括了存储器件20和存储控制器10的存储系统。虽然图33中未示出，但是计算系统1000还可以包括端口，这些端口可以与视频卡、声卡、存储卡、通用串行总线（USB）装置、或其它电子装置进行通信。可以将计算系统1000实现为个人计算机（PC）或者诸如笔记本电脑、手机、个人数字助理（PDA）、相机之类的便携式电子装置。
处理器1100可以执行预定的计算或任务。在一个实施例中，处理器1100可以是微处理器或中央处理单元（CPU）。处理器1100可以经由地址总线、控制总线、数据总线等与RAM1200、输入/输出装置1300和存储系统进行通信。在一个实施例中，处理器1100可以连接至扩展型计算机总线，例如外围组件互连（PCI）总线。
RAM1200可以存储计算系统1000的操作所需的数据。例如，可以以DRAM、移动DRAM、SRAM、PRAM、FRAM、RRAM和/或MRAM来实现RAM1200。
输入/输出装置1300可以包括诸如键盘、数字小键盘、鼠标等之类的输入单元和诸如打印机、显示器等之类的输出单元。电源装置1400可以提供计算系统1000的操作所需的操作电压。
虽然未示出，但是可以将存储系统提供为信息处理设备的存储装置，其中该信息处理设备结合有应用芯片组、相机图像处理器或移动DRAM，因此进行大量数据的交换。
可以按照各种封装技术中的任何一种封装技术来对根据本发明构思的各实施例的存储器件20A、20B、20C、20D和20E以及存储系统1、2、3、4和5进行安装。例如，存储器件20A、20B、20C、20D和20E以及存储系统1中的一个或多个可以使用诸如下列的封装技术来安装：封装件层叠（PoP）、球栅阵列（BGA）、芯片尺寸封装（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装（PDIP）、华夫组件芯片（Die in Waffle Pack）、华夫形式芯片（Die in Wafer Form）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外形集成电路（SOIC）、收缩型小外形封装（SSOP）、薄小外形封装（TSOP）、薄型四方扁平封装（TQFP）、系统级封装（SIP）、多芯片封装（MCP）、晶片级制造封装（WFP）、晶片级处理层叠封装（WSP）等。
虽然已参照本发明构思的各示例性实施例来具体示出和描述了本发明构思，但是应当理解的是，在不背离所附权利要求的精神和范围的情况下，可以在形式和细节上对这些示例性实施例做出各种改变。

Claims (30)

1.一种存储器件，包括：
存储器单元阵列，其包括多个存储器单元；
页面缓冲单元，其包括多个页面缓冲器，所述多个页面缓冲器配置为以不同的读取电压电平分别从所述多个存储器单元中的一些存储器单元中顺序读取的多个数据片段进行存储，并且所述多个页面缓冲器配置为对所述多个数据片段分别执行逻辑操作；以及
计数单元，其配置为基于所述逻辑操作的结果来对由所述不同的读取电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数。
2.根据权利要求1所述的存储器件，其中，所述逻辑操作是XOR操作，并且所述多个页面缓冲器中的每个页面缓冲器对以两个读取电压电平分别读取的两个数据片段执行所述XOR操作，所述两个读取电压电平为所述不同的读取电压电平中彼此相邻的两个读取电压电平，并且
所述计数单元对由关于所述多个段中的每一段的XOR操作所产生的结果“1”的数量进行计数。
3.根据权利要求1所述的存储器件，其中，所述计数单元包括与对其执行读取操作的存储器单元阵列的扇区或页面的数量相对应的计数器。
4.根据权利要求1所述的存储器件，其中，在所述存储器件中对所述不同的读取电压电平自动更新。
5.根据权利要求1所述的存储器件，还包括电压电平确定单元，该电压电平确定单元配置为对施加于所述存储器单元阵列的不同的读取电压电平进行确定。
6.根据权利要求5所述的存储器件，其中，所述电压电平确定单元包括：
起始电压存储单元，其配置为存储施加于所述存储器单元阵列的起始读取电压；
偏移存储单元，其配置为存储预定义的多个偏移电压；以及
加法单元，其配置为将所述多个偏移电压中的一个偏移电压与所述起始读取电压相加。
7.根据权利要求6所述的存储器件，其中，所述起始电压存储单元存储所述起始读取电压的数字值，
所述偏移存储单元存储所述多个偏移电压的数字值，并且
所述电压电平确定单元还包括电压电平产生单元，该电压电平产生单元配置为根据所述加法单元的输出来产生模拟电压电平。
8.根据权利要求6所述的存储器件，其中，所述起始读取电压被确定为关于不同的存储芯片而改变。
9.根据权利要求6所述的存储器件，其中，所述多个偏移电压被确定为关于不同的存储芯片是相同的。
10.根据权利要求1所述的存储器件，还包括低谷检测单元，该低谷检测单元配置为基于由所述计数单元所计数的存储器单元的数量来对与各存储器单元的两个相邻状态之间的低谷相对应的读取电压电平进行检测。
11.根据权利要求10所述的存储器件，其中，所述低谷检测单元包括：
最小值存储单元，其配置为存储所述多个段中的每一段内存在的存储器单元的数量的最小值；以及
最小偏移存储单元，其配置为将与所述多个段中具有所述最小值的段相对应的偏移存储为最小偏移。
12.根据权利要求11所述的存储器件，其中，所述低谷检测单元还包括低谷存储单元，该低谷存储单元配置为基于所述最小偏移存储单元中所存储的最小偏移，来存储与所述低谷相对应的读取电压电平。
13.根据权利要求12所述的存储器件，其中，所述低谷存储单元包括多个低谷存储装置，并且
所述多个低谷存储装置的数量与各存储器单元的两个相邻状态之间的低谷的数量相对应。
14.根据权利要求10所述的存储器件，还包括读取电压产生单元，该读取电压产生单元配置为向所述存储器单元阵列提供与所述低谷检测单元检测到的低谷相对应的读取电压电平。
15.根据权利要求14所述的存储器件，其中，所述读取电压产生单元包括：
初始读取电压存储单元，其配置为存储多个初始读取电压，所述多个初始读取电压分别与存储器单元的多个状态中的两个相邻状态之间的各个低谷相对应；
偏移存储单元，其配置为存储分别与所述各个低谷相对应的多个偏移；以及
加法单元，其配置为将所述多个偏移中的一个偏移与所述多个初始读取电压中的一个初始读取电压相加。
16.根据权利要求15所述的存储器件，其中，所述读取电压产生单元还包括：
第一控制单元，其配置为对所述初始读取电压存储单元进行控制，以选择所述初始读取电压存储单元中所存储的多个初始读取电压中的一个初始读取电压；以及
第二控制单元，其配置为对所述偏移存储单元进行控制，以使用所述偏移存储单元中所存储的多个偏移中的一个偏移来产生读取电压。
17.根据权利要求15所述的存储器件，其中，所述初始读取电压存储单元存储所述多个初始读取电压的数字值，所述偏移存储单元存储所述多个偏移的数字值，并且
所述读取电压产生单元还包括电压电平产生单元，该电压电平产生单元配置为根据所述加法单元的输出来产生模拟电压电平。
18.根据权利要求1所述的存储器件，还包括预充电确定单元，该预充电确定单元配置为确定是否对与所述多个存储器单元中的至少一个存储器单元相连接的至少一条位线进行预充电，
其中所述至少一个存储器单元是其读取电压已经被确定了的存储器单元或者是不需要对其读取电压进行检测的存储器单元。
19.根据权利要求1所述的存储器件，还包括采样单元，该采样单元配置为对所述页面缓冲单元进行控制，以对所述多个存储器单元中的至少一个存储器单元进行采样，并且基于被采样的至少一个存储器单元来执行操作以确定读取电压。
20.一种存储器件，包括：
存储器单元阵列，其包括多条位线和多条字线以及位于各条位线和各条字线的各交叉点处的多个存储器单元，所述多个存储器单元中的每一个存储器单元在至少两个阈值状态之间可编程；
读取电压产生器，其配置为将读取电压施加于所述存储器单元阵列的已选字线；
页面缓冲单元，其包括分别连接至所述存储器单元阵列的各条位线的多个页面缓冲器；
计数器；以及
逻辑电路，其配置为执行最小误差搜索操作，该最小误差搜索操作包括：对所述读取电压产生器进行控制以将不同的读取电压顺序地施加于所述已选字线；对各页面缓冲器进行控制以对与顺序地施加的不同的读取电压中的至少两个读取电压相对应的各个读取结果执行逻辑操作；以及对所述计数器进行控制以对所述逻辑操作的结果进行计数，
其中，所述不同的读取电压在相邻阈值状态的相邻阈值电压之间附近，并且其中，计数结果表示引起所述相邻阈值状态之间的最小读取误差的读取电压。
21.根据权利要求20所述的存储器件，其中，将所述计数结果输出至外部装置。
22.根据权利要求20所述的存储器件，还包括低谷检测单元，该低谷检测单元配置为对引起所述相邻阈值状态之间的最小读取误差的读取电压进行确定。
23.根据权利要求20所述的存储器件，其中，针对所述存储器单元阵列的每一条位线来获得计数结果。
24.根据权利要求20所述的存储器件，其中，将每一条字线的存储器单元划分为多个扇区，并且针对所述存储器单元阵列的每一扇区来获得计数结果。
25.一种存储系统，其包括存储器件以及用于对该存储器件进行控制的存储控制器，其中所述存储器件包括：
存储器单元阵列，其包括多个存储器单元；
页面缓冲单元，其包括多个页面缓冲器，所述多个页面缓冲器配置为对以不同的读取电压电平分别从所述多个存储器单元中的一些存储器单元中顺序读取的多个数据片段进行存储，并且所述多个页面缓冲器配置为对所述多个数据片段分别执行逻辑操作；以及
计数单元，其配置为基于所述逻辑操作的结果来对由所述不同的读取电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数。
26.根据权利要求25所述的存储系统，其中，所述存储器件向所述存储控制器提供被计数的存储器单元的数量。
27.根据权利要求25所述的存储系统，其中，所述存储器件还包括电压电平确定单元，该电压电平确定单元配置为对施加于所述存储器单元阵列的不同的电压电平进行确定。
28.根据权利要求25所述的存储系统，其中，所述存储器件还包括低谷检测单元，该低谷检测单元配置为基于由所述计数单元所计数的存储器单元的数量，来对与各存储器单元的两个相邻状态之间的低谷相对应的电压电平进行检测，并且
所述存储器件向所述存储控制器提供与检测到的低谷相对应的电压电平。
29.一种存储系统，其包括存储器件以及用于对该存储器件进行控制的存储控制器，其中所述存储器件包括：
存储器单元阵列，其包括多个存储器单元；
页面缓冲单元，其包括多个页面缓冲器，所述多个页面缓冲器配置为对以不同的读取电压电平分别从所述多个存储器单元中的一些存储器单元中顺序读取的多个数据片段进行存储，并且所述多个页面缓冲器配置为对所述多个数据片段分别执行逻辑操作；
计数单元，其配置为基于所述逻辑操作的结果来对由所述不同的读取电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数；以及
读取电压产生单元，其配置为基于被计数的存储器单元的数量，来将与各存储器单元的两个相邻状态之间的低谷相对应的电压电平确定为读取电压，并将该读取电压提供给所述存储器单元阵列。
30.一种用于控制存储器件的读取电压的方法，该存储器件配置为在存储控制器的控制下进行操作，所述方法包括：
在所述存储器件中，以不同的电压电平从所述存储器件的多个存储器单元中的一些存储器单元中顺序地读取多个数据片段；
在所述存储器件中，对所述多个数据片段执行逻辑操作；
在所述存储器件中，基于所述逻辑操作的结果，对由所述不同的电压电平所限定的多个段中的每一段内存在的存储器单元的数量进行计数；以及
在所述存储器件中，基于被计数的存储器单元的数量，对各存储器单元的两个相邻状态之间的读取电压的最佳电压电平进行确定。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097008A (zh) * 2014-04-28 2015-11-25 华为技术有限公司 一种驱动脉冲的确定方法、控制器及磁性存储设备
CN105551521A (zh) * 2014-10-24 2016-05-04 爱思开海力士有限公司 存储系统及其操作方法
CN107025940A (zh) * 2016-01-19 2017-08-08 威盛电子股份有限公司 非易失性存储器装置及其实时自适应读取电压调整方法
CN108305660A (zh) * 2017-01-13 2018-07-20 三星电子株式会社 用于以优化读取电压读取数据的非易失性存储器设备
CN109215717A (zh) * 2017-07-05 2019-01-15 北京兆易创新科技股份有限公司 Nand型浮栅存储器的读取方法及装置
CN109918020A (zh) * 2017-12-12 2019-06-21 爱思开海力士有限公司 存储器系统及其操作方法
CN110277127A (zh) * 2018-03-14 2019-09-24 三星电子株式会社 非易失性存储器件
CN112074904A (zh) * 2018-04-30 2020-12-11 美光科技公司 存储器起动电压管理
TWI738943B (zh) * 2016-12-19 2021-09-11 南韓商三星電子股份有限公司 記憶體讀取操作方法、記憶體控制器及儲存系統操作方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10046212B2 (en) * 2009-12-23 2018-08-14 Taylor Made Golf Company, Inc. Golf club head
US8358542B2 (en) * 2011-01-14 2013-01-22 Micron Technology, Inc. Methods, devices, and systems for adjusting sensing voltages in devices
KR102038408B1 (ko) * 2012-10-25 2019-10-30 삼성전자주식회사 회귀 분석법을 사용하는 메모리 시스템 및 그것의 읽기 방법
KR20140148132A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9812223B2 (en) * 2013-06-21 2017-11-07 SK Hynix Inc. Semiconductor memory device and method of operating the same
TWI498732B (zh) * 2014-02-20 2015-09-01 Phison Electronics Corp 資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置
KR102284658B1 (ko) * 2015-03-19 2021-08-02 삼성전자 주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 상기 비휘발성 메모리 장치의 동작 방법
TWI582779B (zh) * 2015-04-14 2017-05-11 群聯電子股份有限公司 讀取電壓準位估測方法、記憶體儲存裝置及記憶體控制電路單元
KR102391514B1 (ko) * 2015-11-04 2022-04-27 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR102459077B1 (ko) * 2016-01-12 2022-10-27 삼성전자주식회사 비선형 필터링 방식을 사용하는 메모리 시스템 및 그것의 읽기 방법
US10096366B2 (en) 2016-01-28 2018-10-09 Toshiba Memory Corporation Memory system including multi-plane flash memory and controller
JP6545631B2 (ja) * 2016-03-02 2019-07-17 東芝メモリ株式会社 不揮発性半導体記憶装置
KR102422478B1 (ko) * 2016-05-10 2022-07-19 삼성전자주식회사 불휘발성 메모리 장치의 독출 방법
KR20170143084A (ko) 2016-06-17 2017-12-29 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
JP6725375B2 (ja) 2016-09-14 2020-07-15 キオクシア株式会社 メモリシステムおよび方法
JP6674361B2 (ja) * 2016-09-29 2020-04-01 キオクシア株式会社 メモリシステム
KR20180096845A (ko) 2017-02-20 2018-08-30 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10425260B2 (en) * 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10331345B2 (en) * 2017-09-29 2019-06-25 Intel Corporation Method and apparatus for reducing silent data errors in non-volatile memory systems
US10268407B1 (en) * 2017-09-29 2019-04-23 Intel Corporation Method and apparatus for specifying read voltage offsets for a read command
KR102443031B1 (ko) 2018-02-19 2022-09-14 삼성전자주식회사 메모리 장치
TWI651721B (zh) * 2018-03-09 2019-02-21 大陸商深圳大心電子科技有限公司 解碼方法以及儲存控制器
US10943652B2 (en) 2018-05-22 2021-03-09 The Regents Of The University Of Michigan Memory processing unit
US10733047B2 (en) 2018-09-28 2020-08-04 Sandisk Technologies Llc Hard and soft bit data from single read
KR102525165B1 (ko) * 2018-12-18 2023-04-24 삼성전자주식회사 연산 회로를 포함하는 비휘발성 메모리 장치 및 이를 포함하는 뉴럴 네트워크 시스템
JP7087013B2 (ja) * 2020-03-06 2022-06-20 キオクシア株式会社 メモリシステムおよび不揮発性メモリの制御方法
US11276470B2 (en) 2020-07-17 2022-03-15 Micron Technology, Inc. Bitline driver isolation from page buffer circuitry in memory device
KR20220012435A (ko) 2020-07-22 2022-02-04 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치
KR20220020731A (ko) * 2020-08-12 2022-02-21 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20220029233A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
KR20220058278A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법
US11557362B2 (en) * 2021-04-27 2023-01-17 Micron Technology, Inc. Optimizing memory access operation parameters
US20230290410A1 (en) * 2022-03-08 2023-09-14 Yangtze Memory Technologies Co., Ltd. Memory device and operation thereof
US11915772B1 (en) * 2022-09-02 2024-02-27 Western Digital Technologies, Inc. Data storage device and method for power on reset and read error handling

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080717A1 (en) * 2001-11-01 2003-05-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20030156462A1 (en) * 2002-02-18 2003-08-21 Lim Hyun-Wook Memory devices having power supply routing for delay locked loops that counteracts power noise effects
CN101246418A (zh) * 2008-03-10 2008-08-20 宁波大学 一种基于ctgal的绝热fifo电路
US20100199138A1 (en) * 2009-02-02 2010-08-05 Jun Rye Rho Nonvolatile memory device and method of operating the same
CN102318008A (zh) * 2009-02-20 2012-01-11 约翰·林奇 具有电流控制器和降低的功率需求的存储器结构

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090129624A (ko) 2008-06-13 2009-12-17 삼성전자주식회사 메모리 시스템 및 그것의 읽기 페일 방지 방법
US8027194B2 (en) 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
KR100515720B1 (ko) 1998-02-21 2005-11-29 삼성전자주식회사 리드/라이트 채널인자 최적화방법
US7954037B2 (en) 2005-10-25 2011-05-31 Sandisk Il Ltd Method for recovering from errors in flash memory
JP4945187B2 (ja) * 2006-07-31 2012-06-06 株式会社東芝 半導体記憶装置
US7937058B2 (en) 2006-10-18 2011-05-03 Freescale Semiconductor, Inc. Controlling the bandwidth of an analog filter
KR100830580B1 (ko) 2006-10-20 2008-05-21 삼성전자주식회사 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법
KR100865830B1 (ko) 2007-02-22 2008-10-28 주식회사 하이닉스반도체 메모리 소자의 독출 방법
US8073648B2 (en) 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
KR100888842B1 (ko) * 2007-06-28 2009-03-17 삼성전자주식회사 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법
KR101406279B1 (ko) 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
KR101518199B1 (ko) 2008-05-23 2015-05-06 삼성전자주식회사 오류 정정 장치, 그 방법 및 상기 장치를 포함하는 메모리장치
JP2009301264A (ja) 2008-06-12 2009-12-24 Mitsubishi Electric Corp Ｎａｎｄ型フラッシュメモリアクセス装置及びｎａｎｄ型フラッシュメモリアクセスプログラム及び記録媒体
JP2010015195A (ja) 2008-06-30 2010-01-21 Toshiba Corp 記憶制御装置及び記憶制御方法
US7859917B2 (en) * 2009-01-08 2010-12-28 Macronix International Co., Ltd. Voltage regulation method and memory applying thereof
KR101578511B1 (ko) * 2009-05-20 2015-12-18 삼성전자주식회사 리드 전압 설정 방법
US8307241B2 (en) 2009-06-16 2012-11-06 Sandisk Technologies Inc. Data recovery in multi-level cell nonvolatile memory
EP2496585A1 (en) 2009-11-03 2012-09-12 Dow Corning Corporation A process for the production of polysilalkylenesiloxanes
KR101623119B1 (ko) 2010-02-01 2016-05-20 삼성전자주식회사 솔리드 스테이트 드라이브의 에러 제어 방법
US8565022B2 (en) * 2010-07-09 2013-10-22 Hynix Semiconductor Inc. Memory system and method of operating the same
KR101868332B1 (ko) * 2010-11-25 2018-06-20 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 데이터 저장 장치
JP2012133840A (ja) * 2010-12-20 2012-07-12 Samsung Yokohama Research Institute Co Ltd 半導体記憶装置、及び記憶方法
US8358542B2 (en) 2011-01-14 2013-01-22 Micron Technology, Inc. Methods, devices, and systems for adjusting sensing voltages in devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080717A1 (en) * 2001-11-01 2003-05-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20030156462A1 (en) * 2002-02-18 2003-08-21 Lim Hyun-Wook Memory devices having power supply routing for delay locked loops that counteracts power noise effects
CN101246418A (zh) * 2008-03-10 2008-08-20 宁波大学 一种基于ctgal的绝热fifo电路
US20100199138A1 (en) * 2009-02-02 2010-08-05 Jun Rye Rho Nonvolatile memory device and method of operating the same
CN102318008A (zh) * 2009-02-20 2012-01-11 约翰·林奇 具有电流控制器和降低的功率需求的存储器结构

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097008B (zh) * 2014-04-28 2018-03-09 华为技术有限公司 一种驱动脉冲的确定方法、控制器及磁性存储设备
CN105097008A (zh) * 2014-04-28 2015-11-25 华为技术有限公司 一种驱动脉冲的确定方法、控制器及磁性存储设备
CN105551521A (zh) * 2014-10-24 2016-05-04 爱思开海力士有限公司 存储系统及其操作方法
CN107025940B (zh) * 2016-01-19 2020-11-20 威盛电子股份有限公司 非易失性存储器装置及其实时自适应读取电压调整方法
CN107025940A (zh) * 2016-01-19 2017-08-08 威盛电子股份有限公司 非易失性存储器装置及其实时自适应读取电压调整方法
TWI738943B (zh) * 2016-12-19 2021-09-11 南韓商三星電子股份有限公司 記憶體讀取操作方法、記憶體控制器及儲存系統操作方法
CN108305660A (zh) * 2017-01-13 2018-07-20 三星电子株式会社 用于以优化读取电压读取数据的非易失性存储器设备
CN108305660B (zh) * 2017-01-13 2022-04-26 三星电子株式会社 用于以优化读取电压读取数据的非易失性存储器设备
CN109215717B (zh) * 2017-07-05 2020-12-04 北京兆易创新科技股份有限公司 Nand型浮栅存储器的读取方法及装置
CN109215717A (zh) * 2017-07-05 2019-01-15 北京兆易创新科技股份有限公司 Nand型浮栅存储器的读取方法及装置
CN109918020A (zh) * 2017-12-12 2019-06-21 爱思开海力士有限公司 存储器系统及其操作方法
CN110277127A (zh) * 2018-03-14 2019-09-24 三星电子株式会社 非易失性存储器件
CN112074904A (zh) * 2018-04-30 2020-12-11 美光科技公司 存储器起动电压管理
CN112074904B (zh) * 2018-04-30 2022-04-01 美光科技公司 存储器起动电压管理

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