CN101246418A - 一种基于ctgal的绝热fifo电路 - Google Patents

Abstract

本发明公开了一种基于CTGAL的绝热FIFO电路，主要由存储电路、读/写操作控制电路和空/满标志产生电路组成，特点是读/写操作控制电路包括写地址低位计数器、读地址低位计数器、写地址高位计数器和读地址高位计数器，空/满标志产生电路的满信号和空信号的反信号输出端分别与写地址低位计数器和读地址低位计数器的功率时钟源输入端连接，写地址低位计数器和读地址低位计数器的进位信号输出端分别经过一级CTGAL缓冲器与写地址高位计数器和读地址高位计数器的功率时钟源输入端连接，优点在于不会产生亚稳态现象，不需要对读/写信号进行同步设计，与基于ECRL的绝热FIFO电路相比，本发明的平均功耗节约可达71％。

Description

一种基于CTGAL的绝热FIFO电路

技术领域

本发明涉及一种FIFO电路，尤其是涉及一种基于CTGAL的绝热FIFO电路。

背景技术

现有的深亚微米工艺的超大规模集成电路中，低功耗已经成为芯片设计时首要考虑的目标之一。低功耗技术研究已成为集成电路设计中越来越重要的领域。由于绝热CMOS电路采用交流能源，突破传统的由电源→电容→地的一次性能量使用方式，实现由电源→电容→电源的新型能量恢复方式，有效地回收贮藏在电容上的能量，同时降低电流，使在被动元件-电阻上保持非常小的压降，达到显著降低功耗的目的。各种绝热单元电路特别是基于交叉耦合型结构的绝热单元，有效地实现了能量的重复利用，极大地降低了电路的功耗。先进先出存储堆栈(first in first out，FIFO)是一种用来处理不同频率读/写操作间的数据传输问题的数据缓冲器，但是采用传统CMOS电路设计的FIFO，应用较多的是工作在2个不同时钟系统间的异步FIFO，由于许多大电容总线被频繁访问，电路的功耗很大，并且不可避免地会遇到对亚稳态和异步信号的处理等难题，很难将其应用到完整的电路系统。

我们发明的钟控传输门绝热逻辑(clocked transmission gate adiabatic logic，CTGAL)基本电路如图1所示，它是一种采用二相无交叠功率时钟的具有极低功耗的绝热电路，CTGAL的操作分为2级，第一级在钟控时钟

的控制下通过2个钟控NMOS管(N₁，N₂)对输入信号

进行采样；第二级通过自举操作的NMOS管(N₃，N₄)以及组成CMOS-latch结构的P₁，N₅，P₂，N₆对负载充放电，使输出波形完整，极大地降低了电路的功耗。用互补的NMOS逻辑块代替图1中CTGAL基本电路的自举操作的NMOS管(N₃，N₄)，即可得到如图2、图3和图4所示的CTGAL与门、CTGAL或门和CTGAL 2选1数据选择器。

发明内容

本发明所要解决的技术问题是提供一种基于CTGAL的绝热FIFO电路，不仅具有正确的逻辑功能和显著的低功耗特性，而且能有效地避免亚稳态和信号异步等现象。

本发明解决上述技术问题所采用的技术方案为：一种基于CTGAL的绝热FIFO电路，主要由存储电路、读/写操作控制电路和空/满标志产生电路组成，所述的存储电路包括成四行四列分布的十六个存储模块，所述的读/写操作控制电路包括写地址低位计数器、读地址低位计数器、写地址高位计数器、读地址高位计数器及写选择电路组和读选择电路组，所述的空/满标志产生电路的满信号的反信号输出端与所述的写地址低位计数器的功率时钟源输入端连接，所述的空/满标志产生电路的空信号的反信号输出端与所述的读地址低位计数器的功率时钟源输入端连接，所述的写地址低位计数器的进位信号输出端经过一级CTGAL缓冲器与所述的写地址高位计数器的功率时钟源输入端连接，所述的读地址低位计数器的进位信号输出端经过一级CTGAL缓冲器与所述的读地址高位计数器的功率时钟源输入端连接，所述的读地址低位计数器通过读地址列译码器后经过一级CTGAL缓冲器与所述的存储电路中的对应的存储模块连接，所述的写地址低位计数器通过写地址列译码器与所述的存储电路中的对应的存储模块连接，所述的读地址高位计数器通过读地址行译码器后经过一级CTGAL缓冲器与所述的存储电路中的对应的存储模块连接，所述的写地址高位计数器通过写地址行译码器与所述的存储电路中的对应的存储模块连接，所述的写选择电路组和所述的读选择电路组分别与所述的存储电路中的对应的存储模块连接，所述的写地址列译码器的输出端经过一级CTGAL缓冲器与所述的写选择电路组的功率时钟源输入端连接，所述的读地址列译码器的输出端经过九级CTGAL缓冲器与所述的读选择电路组的选择信号输入端连接。

所述的存储模块包括八个双端口存储器，所述的存储器包括存储单元和敏感放大器，所述的双端口存储单元由二个首尾串接而成的反相器和二对存取晶体管构成，所述的存储单元与直流电源连接，所述的敏感放大器为CTGAL基本电路，所述的读地址列译码器的输出端经过九级CTGAL缓冲器与所述的敏感放大器的功率时钟源输入端连接。

所述的写地址低位计数器和所述的读地址低位计数器分别由七个CTGAL与门、二个CTGAL或门和二个CTGAL基本电路组成，所述的写地址高位计数器和所述的读地址高位计数器分别由六个CTGAL与门、二个CTGAL或门和二个CTGAL基本电路组成，所述的写地址低位计数器中的所述的CTGAL与门和所述的CTGAL或门的功率时钟源输入端与所述的空/满标志产生电路的满信号的反信号输出端连接，所述的读地址低位计数器中的所述的CTGAL与门和所述的CTGAL或门的功率时钟源输入端与所述的空/满标志产生电路的空信号的反信号输出端连接，所述的写地址高位计数器中的所述的CTGAL与门和所述的CTGAL或门的功率时钟源输入端经过一级CTGAL缓冲器与所述的写地址低位计数器的进位信号输出端连接，所述的读地址高位计数器中的所述的CTGAL与门和所述的CTGAL或门的功率时钟源输入端经过一级CTGAL缓冲器与所述的读地址低位计数器的进位信号输出端连接。

所述的空/满标志产生电路包括读标志电路、写标志电路、地址标志电路、空标志电路和满标志电路，所述的读标志电路和所述的写标志电路分别由一个CTGAL同或门和一个CTGAL基本电路组成，所述的地址标志电路由四个CTGAL异或门和两个CTGAL与门组成，所述的空标志电路由一个CTGAL异或门和一个CTGAL与非门组成，所述的满标志电路由一个CTGAL同或门和一个CTGAL与非门组成，所述的写标志电路的输入端与所述的写地址高位计数器的最高位地址输出端连接，所述的读标志电路的输入端与所述的读地址高位计数器的最高位地址输出端连接。所述的写地址低位计数器的输出端和所述的读地址低位计数器的输出端、所述的写地址高位计数器的输出端和所述的读地址高位计数器的输出端、所述的写标志电路的输出端和所述的读标志电路的输出端分别与所述的地址标志电路的四个CTGAL异或门的输入端连接。

所述的写选择电路组包括八个写选择电路，所述的写选择电路由四个并列的CTGAL基本电路组成，所述的写地址列译码器的输出端经过一级CTGAL缓冲器与所述的写选择电路中的各个CTGAL基本电路的功率时钟源输入端连接，所述的读选择电路组包括八个CTGAL四选一数据选择器，所述的读地址列译码器的输出端经过九级CTGAL缓冲器与所述的CTGAL四选一数据选择器的选择信号输入端连接。

所述的读地址列译码器、所述的写地址列译码器、所述的读地址行译码器和所述的写地址行译码器分别由所述的CTGAL与门组成。

所述的CTGAL缓冲器为CTGAL基本电路。

与现有技术相比，本发明的优点在于由于绝热信号上升和下降沿缓慢，并且信号与功率时钟之间满足一定的相位关系，不会产生亚稳态现象；同时，读/写时钟采用同一个功率时钟，异步操作通过读/写使能信号控制，不需要对读/写信号进行同步设计；与基于ECRL的绝热FIFO电路相比，本发明的平均功耗节约可达71％。

附图说明

图1为CTGAL基本电路的示意结构图和表示符号；

图2为CTGAL与门的结构示意图和表示符号；

图3为CTGAL或门的结构示意图和表示符号；

图4为CTGAL 2选1数据选择器的结构示意图和表示符号；

图5为本发明的结构示意图，图中所有标注相同的线端，在实际电路中是连接在一起的；

图6为本发明双端口存储器的结构示意图；

图7为本发明的操作时序示意图；

图8为FIFO写满时部分信号的模拟结果示意图；

图9为FIFO读空时部分信号的模拟结果示意图；

图10为基于ECRL的绝热FIFO电路和基于CTGAL的绝热FIFO电路对信号“101010...”进行反复读写操作时的平均功耗模拟波形对比图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

一种基于CTGAL的绝热FIFO电路，主要由存储电路1、读/写操作控制电路2和空/满标志产生电路3组成，存储电路1包括成四行四列分布的十六个存储模块11，存储模块11包括八个双端口存储器12，双端口存储器12包括存储单元13和敏感放大器14，存储单元13由二个首尾串接而成的反相器和二对存取晶体管构成，存储单元13与直流电源VDD连接，敏感放大器14为CTGAL基本电路；读/写操作控制电路2包括写地址低位计数器21、读地址低位计数器22、写地址高位计数器23、读地址高位计数器24及写选择电路组25、读选择电路组26、写地址列译码器27、读地址列译码器28、读地址行译码器29和写地址行译码器30，写地址低位计数器21和读地址低位计数器22分别由七个CTGAL与门、二个CTGAL或门和二个CTGAL基本电路组成，写地址高位计数器23和读地址高位计数器24分别由六个CTGAL与门、二个CTGAL或门和二个CTGAL基本电路组成，写选择电路组25包括八个写选择电路251，写选择电路251由四个并列的CTGAL基本电路组成，读选择电路组26包括八个CTGAL四选一数据选择器261，写地址列译码器27、读地址列译码器28、写地址行译码器29和读地址行译码器30均由CTGAL与门构成；空/满标志产生电路3包括读标志电路31、写标志电路32、地址标志电路33、空标志电路34和满标志电路35，读标志电路31和写标志电路32分别由一个CTGAL同或门和一个CTGAL基本电路组成，地址标志电路33由四个CTGAL异或门和两个CTGAL与门组成，空标志电路34由一个CTGAL异或门和一个CTGAL与非门组成，满标志电路35由一个CTGAL同或门和一个CTGAL与非门组成，写标志电路32的输入端与写地址高位计数器23的最高位地址输出端连接，读标志电路31的输入端与读地址高位计数器24的最高位地址输出端连接，写地址低位计数器21的输出端和读地址低位计数器22的输出端、写地址高位计数器23的输出端和读地址高位计数器24的输出端、读标志电路31的输出端和写标志电路32的输出端分别与地址标志电路33的四个CTGAL异或门的输入端连接，写地址列译码器27的输出端经过一级CTGAL缓冲器与写选择电路251中的各个CTGAL基本电路的功率时钟源输入端连接，读地址列译码器28的输出端经过九级CTGAL缓冲器与各个CTGAL四选一数据选择器261的选择信号输入端连接，写地址低位计数器21中的CTGAL与门和CTGAL或门的功率时钟源输入端与满标志电路35的满信号的反信号输出端连接，读地址低位计数器22中的CTGAL与门和CTGAL或门的功率时钟源输入端与空标志电路34的空信号的反信号输出端连接，写地址高位计数器23中的CTGAL与门和CTGAL或门的功率时钟源输入端经过一级CTGAL缓冲器与写地址低位计数器21的进位信号输出端连接，读地址高位计数器24中的CTGAL与门和CTGAL或门的功率时钟源输入端经过一级CTGAL缓冲器与读地址低位计数器22的进位信号输出端连接，读地址低位计数器22通过读地址列译码器28后经过一级CTGAL缓冲器与存储电路1中的对应的存储模块11连接，写地址低位计数器21通过写地址列译码器27与存储电路1中的对应的存储模块11连接，读地址高位计数器24通过读地址行译码器30后经过一级CTGAL缓冲器与存储电路1中的对应的存储模块11连接，写地址高位计数器23通过写地址行译码器29与存储电路1中的对应的存储模块11连接，写选择电路组25中的各个写选择电路251和读选择电路组26中的各个CTGAL四选一数据选择器261分别与存储电路1中的对应的存储模块11连接，读地址列译码器28的输出端经过九级CTGAL缓冲器与敏感放大器14的功率时钟源输入端连接。上述实施例中，CTGAL缓冲器均为CTGAL基本电路。

本发明的基本工作原理如下：在堆栈无空/满情况时，读/写地址是随着读/写使能信号的有效而依次增加，采用由读/写使能信号Re/We控制的计数器两个四进制计数器级联来产生读/写地址。设读使能信号为Re，读地址记为Q_R3Q_R2Q_R1Q_R0，其中Q_R3Q_R2和Q_R1Q_R0分别为读地址高位计数器24和读地址低位计数器22的输出信号。计数器采用格雷码，利用卡诺图法得到式(1)和(2)所示的Q_R1Q_R0激励方程(同理可得到Q_R3Q_R2的激励方程)，进位信号count由Q_R1和

相与产生。

$\left.\begin{array}{c}{Q}_{R0}^{+}=\stackrel{\‾}{\mathrm{reset}}(\mathrm{Re}{\stackrel{\‾}{Q}}_{R1}+\stackrel{\‾}{\mathrm{Re}}{Q}_{R0}),\\ {\stackrel{\‾}{Q}}_{R0}^{+}=\mathrm{reset}+{\mathrm{ReQ}}_{R1}+\stackrel{\‾}{\mathrm{Re}}{\stackrel{\‾}{Q}}_{R0}.\end{array}\right\}---\left(1\right)$

$\left.\begin{array}{c}{Q}_{R1}^{+}=\stackrel{\‾}{\mathrm{reset}}({\mathrm{ReQ}}_{R0}+\stackrel{\‾}{\mathrm{Re}}{Q}_{R1}),\\ {\stackrel{\‾}{Q}}_{R1}^{+}=\mathrm{reset}+\mathrm{Re}{\stackrel{\‾}{Q}}_{R0}+\stackrel{\‾}{\mathrm{Re}}{\stackrel{\‾}{Q}}_{R1}.\end{array}\right\}---\left(2\right)$

由于读地址的变化除了受到读使能信号Re的控制外，还要受到空标志信号empty的约束，考虑到相位关系，将空标志信号empty的反信号

作为读地址低位计数器22的功率时钟源，保证堆栈空时不再读取数据。另外，与普通做法不同的是读地址低位计数器22的进位信号count不是作为读地址高位计数器24的输入信号，而是经过一级缓冲器延迟后作为读地址高位计数器24的功率时钟源。由于读地址当前状态的产生受前一状态所对应的空标志empty的约束，若前一状态的空标志empty为高，当前状态的读操作无效，则读地址不变化；反之读操作有效，则读地址增1。由于从前一状态到对应空标志empty的产生需要3个时钟周期，当前状态的产生还需一个时钟周期，读地址的每个状态将持续四个时钟周期。写地址Q_w3Q_w2Q_w1Q_w0的产生与读地址类似，写使能信号为We，用满标志信号full的反信号

作为写地址低位计数器21的功率时钟源。

存储电路1包括成四行四列分布的十六个存储模块11，读/写地址行列译码器的输入信号分别为读/写地址计数器的输出信号。其中行译码器产生读/写行选择信号rh_j、wh_j(j＝0～3)来选择相应的行，而列译码器产生读/写列选择信号rs_j、ws_j(j＝0～3)来选择相应的子阵列。行选择信号，列选择信号和读/写使能信号各经过一定延迟后共同激活一对相应的字线(读字线和写字线)，并且在一个周期中只有一个连于这对字线的存储模块11被激活用来进行读/写操作。

为了便于空满信号的产生，需要比较读/写地址计数器的输出信号，即要求它们相位相同，因此读使能信号Re和写使能信号We同相。但是在对存储模块11的读写操作中，由于读写操作不能同时进行，在时序安排中，采用先激活写字线，后激活读字线的方式，在一个周期中执行先写后读的操作，在产生读/写字线时，读使能信号Re要比写使能信号We多一级缓冲器来延迟时间。

由于存储电路1每行有四个存储模块11，同一列中的存储模块11的位线连在一起，写电路需要实现将待写数据选择到对应列的位线上，由于每个存储模块11有八个双端口存储器12，因此对于整个FIFO存储阵列而言，共需要写入八位数据WD(0)～WD(7)，需要八个写选择电路251。其中，各个写选择电路251的功率时钟源采用存储模块11的写选择信号ws_j经一级CTGAL缓冲器延迟后的信号wss_j。因此只有被激活的子阵列的写位线才有数据写入，其余均箝位于零电平，可有效避免对未激活的存储模块11的写位线进行不必要充放电。

读选择电路采用CTGAL四选一数据选择器261，其中输入信号为各个存储模块11读位线上的信号，数据选择信号采用存储模块11的读选择信号rs_j经九级CTGAL缓冲器延迟后的信号rsss_j，四选一数据选择器在第一级操作中只对被激活的存储模块11的SAL_i，j进行采样，在第二级操作中把该SAL_i，j中数据读出到RD(j)端，从而选择读出被激活的存储模块11的数据。

存储单元13是由二个首尾串接而成的反相器(N₁，P₁和N₂，P₂)和二对存取晶体管(N₃，N₄和N₅，N₆)构成，如图6所示。当执行写操作时，由w_i，j来激活N₅，N₆，从而把写位线wbl上数据写入到存储单元13中；当执行读操作时，由r_i，j来激活N₃，N₄，从而将存储单元13中的数据读出到读位线rbl上。虽然存储单元13采用固定的直流电源V_DD供电，但由于只有当存储单元13被激活时才消耗能量，而且一个周期中只有一个存储模块11中的存储单元13被激活进行读/写操作，能达到低功耗的目的。

图6所示的敏感放大器14为CTGAL基本电路，用读字线r_i，j作钟控时钟，存储模块11的读选择信号rs_i经九级CTGAL缓冲器延迟后的信号rsss_i作为功率时钟源。敏感放大器14只对被激活存储模块11的读出数据进行绝热方式敏感放大，其余未激活存储模块11均保持零电平，从而减少不必要的电平跳变，降低功耗。

为了使FIFO能正常工作，即堆栈空后不再进行读操作，满后不再进行写操作，需要有指示堆栈空/满的标志信号。空状态下，FIFO的读指针和写指针相同，空状态可能发生在复位状态下，也可能发生在读指针追上写指针的时候；而满状态下，FIFO的读指针和写指针也相同，即写指针正好循环一周追上了读指针。为了区分在读写指针相同时FIFO的状态，需要用二个标志信号Fr、Fw分别跟踪读、写指针。当读/写指针递增到超出了FIFO的末地址，标志信号Fr/Fw就变为原来的反信号。所以，在读写地址相同的情况下，如果标志信号Fr和Fw不同，就表示FIFO处于满状态；如果标志信号Fr和Fw相同，就表示FIFO处于空状态。这样，就可通过比较读地址Q_R3Q_R2Q_R1Q_R0和写地址Q_w3Q_w2Q_w1Q_w0同时结合读/写标志信号Fr/Fw，得到FIFO的空信号empty和满信号full。

本发明的操作时序如图7所示。T₁～T₃期间，由读/写使能信号Re/We更新读写地址，即当读/写使能信号Re/We为高电平且前一状态显示堆栈无空/满情况时，进行相应的读/写操作，读/写地址递增；当读/写使能信号Re/We为低电平或前一状态显示堆栈空/满时，不进行任何操作，读/写地址不变。T₄期间，用读/写地址进行读/写行列译码，产生读/写行选择信号rh_i、wh_i和读/写列选择信号rs_j、ws_j，同时开始准备待写入的数据WD。T₅期间，由写行列选择信号wh_i、ws_j和写使能信号We经过一级缓冲器延迟后的信号We₀共同激活一根写字线，将WD写入到被激活存储模块11的写位线wbl中，从而保存到相应的存储单元13。T₆期间，由经过一级缓冲器延迟的读行列选择信号rhh_i、rss_j和读使能信号Re经过两级缓冲器延迟后的信号Re₁共同激活一根读字线，将被激活存储模块11中的数据读出到读位线rbl上。T₇期间，敏感放大器对被激活的存储模块11的敏感放大线SAL_i，j进行敏感放大，同时更新标志信号Fw、Fr。T₈期间，对各存储模块11的SAL_i，j进行四选一操作，最后得到被激活存储模块11读出的数据RD。

采用TSMC 0.25μm CMOS工艺器件参数，对本发明的基于CTGAL绝热FIFO电路进行功能模拟。图8给出了FIFO写满时部分信号的模拟结果，为了模拟写满时的情况，设置读/写指针的初始位置分别为FIFO的第0和第12单元。当读指针不变而写指针跟随写使能信号We进行四次写操作后，读写指针指向同一单元即第0单元，此时满标志full为高电平，写指针将不随写使能信号We的到来而递增，直到有读操作读出数据，满标志full为低电平，才可写入下一个数据。由于FIFO读/写地址的每个状态需持续四个时钟周期，故读/写操作的最小周期为四个时钟周期。

图9显示了FIFO读空时的情况，设置读/写指针的初始位置均指向FIFO的第0个单元(故空信号empty开始会有一段时间为高电平)，先进行写操作，从第0个单元开始将数据写入堆栈。当第二个写使能信号到来时，读使能信号Re也设置有效，FIFO随即从第0单元开始将写入的数据读出。当第四次写操作结束后，写使能信号We无效，写操作暂停，当第四次读操作结束后，所有写入堆栈的数据均被读出，空标志empty延迟后显示为高电平。在下一个数据写入之前，无论读使能信号是否到来，读操作均无效，直到有数据写入堆栈，空标志empty为低电平，才可进行读操作。

图10给出了基于ECRL的绝热FIFO电路和基于CTGAL的绝热FIFO电路对信号“101010...”进行反复读写操作时的平均功耗模拟波形。横坐标为模拟时间，用t表示，纵坐标为消耗的能量，用s表示。在1.2us时间内，基于ECRL的绝热FIFO的平均功耗为81.17uW，而基于CTGAL的绝热FIFO的平均功耗为23.51uW，功耗节约达71％。

Claims (7)

1、一种基于CTGAL的绝热FIFO电路，主要由存储电路、读/写操作控制电路和空/满标志产生电路组成，其特征在于所述的存储电路包括成四行四列分布的十六个存储模块，所述的读/写操作控制电路包括写地址低位计数器、读地址低位计数器、写地址高位计数器、读地址高位计数器及写选择电路组和读选择电路组，所述的空/满标志产生电路的满信号的反信号输出端与所述的写地址低位计数器的功率时钟源输入端连接，所述的空/满标志产生电路的空信号的反信号输出端与所述的读地址低位计数器的功率时钟源输入端连接，所述的写地址低位计数器的进位信号输出端经过一级CTGAL缓冲器与所述的写地址高位计数器的功率时钟源输入端连接，所述的读地址低位计数器的进位信号输出端经过一级CTGAL缓冲器与所述的读地址高位计数器的功率时钟源输入端连接，所述的读地址低位计数器通过读地址列译码器后经过一级CTGAL缓冲器与所述的存储电路中的对应的存储模块连接，所述的写地址低位计数器通过写地址列译码器与所述的存储电路中的对应的存储模块连接，所述的读地址高位计数器通过读地址行译码器后经过一级CTGAL缓冲器与所述的存储电路中的对应的存储模块连接，所述的写地址高位计数器通过写地址行译码器与所述的存储电路中的对应的存储模块连接，所述的写选择电路组和所述的读选择电路组分别与所述的存储电路中的对应的存储模块连接，所述的写地址列译码器的输出端经过一级CTGAL缓冲器与所述的写选择电路组的功率时钟源输入端连接，所述的读地址列译码器的输出端经过九级CTGAL缓冲器与所述的读选择电路组的选择信号输入端连接。

2、如权利要求1所述的一种基于CTGAL的绝热FIFO电路，其特征在于所述的存储模块包括八个双端口存储器，所述的双端口存储器包括存储单元和敏感放大器，所述的存储单元由二个首尾串接而成的反相器和二对存取晶体管构成，所述的存储单元与直流电源连接，所述的敏感放大器为CTGAL基本电路，所述的读地址列译码器的输出端经过九级CTGAL缓冲器与所述的敏感放大器的功率时钟源输入端连接。

3、如权利要求1所述的一种基于CTGAL的绝热FIFO电路，其特征在于所述的写地址低位计数器和所述的读地址低位计数器分别由七个CTGAL与门、二个CTGAL或门和二个CTGAL基本电路组成，所述的写地址高位计数器和所述的读地址高位计数器分别由六个CTGAL与门、二个CTGAL或门和二个CTGAL基本电路组成，所述的写地址低位计数器中的所述的CTGAL与门和所述的CTGAL或门的功率时钟源输入端与所述的空/满标志产生电路的满信号的反信号输出端连接，所述的读地址低位计数器中的所述的CTGAL与门和所述的CTGAL或门的功率时钟源输入端与所述的空/满标志产生电路的空信号的反信号输出端连接，所述的写地址高位计数器中的所述的CTGAL与门和所述的CTGAL或门的功率时钟源输入端经过一级CTGAL缓冲器与所述的写地址低位计数器的进位信号输出端连接，所述的读地址高位计数器中的所述的CTGAL与门和所述的CTGAL或门的功率时钟源输入端经过一级CTGAL缓冲器与所述的读地址低位计数器的进位信号输出端连接。

4、如权利要求1所述的一种基于CTGAL的绝热FIFO电路，其特征在于所述的空/满标志产生电路包括读标志电路、写标志电路、地址标志电路、空标志电路和满标志电路，所述的读标志电路和所述的写标志电路分别由一个CTGAL同或门和一个CTGAL基本电路组成，所述的地址标志电路由四个CTGAL异或门和两个CTGAL与门组成，所述的空标志电路由一个CTGAL异或门和一个CTGAL与非门组成，所述的满标志电路由一个CTGAL同或门和一个CTGAL与非门组成，所述的写标志电路的输入端与所述的写地址高位计数器的最高位地址输出端连接，所述的读标志电路的输入端与所述的读地址高位计数器的最高位地址输出端连接，所述的写地址低位计数器的输出端和所述的读地址低位计数器的输出端、所述的写地址高位计数器的输出端和所述的读地址高位计数器的输出端、所述的写标志电路的输出端和所述的读标志电路的输出端分别与所述的地址标志电路的四个CTGAL异或门的输入端连接。

5、如权利要求1所述的一种基于CTGAL的绝热FIFO电路，其特征在于所述的写选择电路组包括八个写选择电路，所述的写选择电路由四个并列的CTGAL基本电路组成，所述的写地址列译码器的输出端经过一级CTGAL缓冲器与所述的写选择电路中的各个CTGAL基本电路的功率时钟源输入端连接，所述的读选择电路组包括八个CTGAL四选一数据选择器，所述的读地址列译码器的输出端经过九级CTGAL缓冲器与所述的CTGAL四选一数据选择器的选择信号输入端连接。

6、如权利要求1所述的一种基于CTGAL的绝热FIFO电路，其特征在于所述的读地址列译码器、所述的写地址列译码器、所述的读地址行译码器和所述的写地址行译码器分别由所述的CTGAL与门组成。

7、如权利要求1～6中任一项权利要求所述的一种基于CTGAL的绝热FIFO电路，其特征在于所述的CTGAL缓冲器为CTGAL基本电路。

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