CN101149963A - 多端口存储设备的读操作 - Google Patents

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Abstract

多端口存储设备包括多个端口、多个存储体控制单元、多个存储体、读时钟产生单元和数据传输单元。每一个存储体与对应的存储体控制单元之一连接。读时钟产生单元响应读指令产生锁定四个时钟的读时钟。数据传输单元响应读时钟从存储体向对应的端口之一传输读数据。每一个存储体控制单元均与所有端口连接。

Description

多端口存储设备的读操作
技术领域
本发明涉及半导体存储设备，并特别涉及用于在多端口存储设备中使用的读电路。包括多个端口的多端口存储设备采用用于处理与外部设备的多种并发操作的串行输入/输出(I/O)接口。
背景技术
通常，包括随机存取存储器(RAM)的大部分存储设备具有一个带有多个输入/输出管道装置的单端口。即，提供单端口，用于存储设备和外部芯片集之间的数据交换。这种具有单端口的存储设备使用并行输入/输出(I/O)接口，以通过连接到多个输入/输出(I/O)管道的信号线同时传输多位数据。该存储设备通过多个输入/输出(I/O)管道并行地与外部设备交换数据。I/O接口是机电模式(electrical and mechanical scheme)，以通过信号线连接具有不同功能的单元设备以及精确传送传输/接收数据。以下描述的I/O接口必须具有相同的精度。信号线是来传输地址信号、数据信号以及控制信号的总线。以下描述的一个信号线指的是总线。
并行I/O接口具有高数据处理效率(速度)，因为它能够通过多个总线同时传输多位数据。因此，在要求高速度的短距离传输中广泛使用并行I/O接口。然而，在并行I/O接口中，用于传输I/O数据的总线数量增加。从而，当距离增加时，制造成本增加。由于该单端口的限制，大量存储设备是根据多媒体系统的硬件单独配置的，以便支持不同的多媒体功能。
图1是常规的单端口存储设备的方框图。为了便于说明，图示作为单端口存储设备的常规×16512M DRAM设备。
该×16512MDRAM设备包括多个存储单元，第一到第八存储体BANK0到BANK7、一个端口PORT以及多个全局输入/输出(I/O)数据总线GIO。多个存储单元以具有矩阵形式的多个N×M存储单元排列，M和N是正整数。第一到第八存储体BANK0到BANK7包括用于通过行和列线路选择特定存储单元的行/列解码器。单端口PORT控制从第一到第八存储体BANK0到BANK7输入或输出到第一到第八存储体BANK0到BANK7的信号。全局I/O数据总线GIO在单个端口与存储体间，以及单个端口与输入/输出(I/O)管道间传送信号。参考图1，全局I/O数据总线GIO包括一路控制总线、15路地址总线以及16路数据总线。
如上所述，单端口存储设备仅包括带有多个I/O管道装置的单个端口，用于通过外部芯片集在该单端口存储设备与外部设备间传送数据信号。在单端口存储设备中，难于实现不同的多媒体功能，因为单端口存储设备仅使用一个端口。为了实现单个端口存储设备中的不同的多媒体功能，每个DRAM设备应该彼此独立构成，以便执行各自的唯一功能。当DRAM设备彼此独立构成时，难于基于访问次数在存储设备间分配合适的存储量。结果，整个存储设备的有效利用减少。
图2是多端口存储设备的方框图，该多端口存储设备是公开在2006年9月27日提交于USPTO的US专利申请No.11/528970，题为“MULTI-PORTMEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE”的相同申请人的未决申请中，其通过参考合并于此。
为了便于说明，图示具有四个端口和八个存储体的多端口存储设备。具体地，假定该多端口存储器具有16位数据帧并进行64位预取操作。
如所显示的，多端口存储设备包括第一到第四端口PORT0到PORT 3，第一到第八存储体BANK0到BANK7，第一和第二全局输入/输出(I/O)数据总线GIO_OUT和GIO_IN，以及第一到第八存储体控制单元BC0到BC7。位于多端口存储设备的中心处的端口PORT0到PORT3的每个以行方向排列，并与其拥有的外部设备进行串行数据通信。基于与第一到第四端口PORT0到PORT3的相关位置，将第一到第八存储体BANK0到BANK7分类为高存储体BANK0到BANK3以及低存储体BANK4到BANK7。第一全局I/O总线GIO_OUT在高存储体BANK0到BANK3和第一到第四端口PORT0到PORT3之间以行方向排列，并且并行传输输出数据。第二全局I/O总线GIO_IN在低存储体BANK4到BANK7和第一到第四端口PORT0到PORT3之间以行方向排列，并且并行传输输入数据。第一到第八存储体控制单元BC0到BC7控制第一和第二全局I/O总线GIO_OUT和GIO_IN与第一到第八存储体BANK0到BANK7间的信号传输。该多端口存储设备进一步包括在第二和第三端口PORT1和PORT2之间的锁相环(PLL)电路101。提供该PLL电路101用于控制输入到第一到第四端口PORT0到PORT3的数据和内部指令的输入/输出定时。
如上所述，多端口存储设备包括多个端口，例如，PORT0到PORT3。包括在多端口存储设备中的每个端口独立工作。从而，多端口存储设备广泛用于并发处理一些进程的数字设备。
图3A到图3F是用于图2中显示的多端口存储设备的数据传输的串行信号的帧格式。图3A是基础的帧格式；图3B是写指令帧格式；图3C是写数据帧格式；图3D是读指令帧格式；图3E是读数据帧格式；以及图3F是指令帧格式。
作为示例，详细描述图3D中显示的读指令帧格式。
参考图3B，写指令帧是20位串行信号的单元。20位串行信号中的第18和19位PHY对应于物理链接编码位，第17位CMD意指指令开始点，第16位ACT意指内部活动状态，第15位WT对应于内部写指令，第14位PCG意指内部不活动状态，以及第13位RD意指内部读指令。例如，在正常的读操作期间，第17到13位变为“10001”。在自动预充电读操作期间，第17到13位变为“10011”。第12位ESC是指令扩展信息。通过使用该ESC位，能够对设备中的所有存储体进行预充电操作和自动更新操作。第11位ABNK是当设置RD位时所设置的活动存储器信息。第10位RFU是在被存储器忽视时设置的。第9位到第6位BANK具有存储体信息，在该处进行读操作。第5位到第0位具有列地址信息。
具有图3A到图3F所显示的帧格式的、从多个端口PORT0到PORT3输出的串行信号能够访问每个存储体控制单元BC0到BC7。因此，需要对于调整串行输入的信号的传输的明确定义，用于多端口存储设备的可靠数据传输。
发明内容
本发明的实施例提供多端口存储设备中所使用的读电路，用于通过使用锁定四个时钟的读时钟的可靠的读操作。
根据本发明的方面，提供包括多个端口、多个存储体控制单元、多个存储体、读时钟产生单元以及数据传输单元的多端口存储设备。每个存储体连接到对应的存储体控制单元之一。读时钟产生单元响应读指令，产生锁定四个时钟的读时钟。数据传输单元响应读时钟从存储体向对应的端口之一传输读数据。每个存储体控制单元连接到所有端口。读时钟产生单元包括接收单元、指令解码器、读数据输出标记产生单元以及读数据输出控制单元。接收单元响应端口信息信号，从端口接收并行数据，并产生第一和第二串行数据帧。指令解码器通过解码第一串行数据帧产生内部指令。读数据输出标记产生单元产生读数据输出标记，用于通过存储体控制单元输出读数据。读数据输出控制单元读数据输出控制信号，用于输出读数据到端口。端口信息信号指示哪个端口访问存储体。
附图说明
图1是常规的单端口存储设备的方框图。
图2是多端口存储设备的方框图。
图3A到图3F是用于图2中显示的多端口存储设备的数据传输的串行信号的帧格式。
图4是图示根据本发明的实施例的多端口存储设备的读操作方案的波形。
图5是根据本发明的实施例用于进行多端口存储设备的读操作的读电路的方框图。
图6A是图5中所显示的接收器的示意电路图。
图6B是图6A中显示的触发器单元中所包括的第一触发器的示意电路图。
图7是图5中显示的指令解码器中所包括的读指令产生器的示意电路。
图8是图5中显示的列地址(CA)产生单元中所包括的CA产生器的示意电路图。
图9A是图示图5中显示的输出标记产生器的图。
图9B是描述图5中显示的输出标记产生器的操作的时序图。
图10是图5中显示的源信号产生单元的示意电路图。
图11是图5中显示的管道锁存输入控制器的示意电路图。
图12是图5中显示的输出使能信号产生器的示意电路图。
图13是图5中显示的管道锁存输出控制器的示意电路图。
图14是图5中显示的读时钟产生器的示意电路图。
图15是图5中显示的端口选择信号产生器的示意电路图。
图16是图5中显示的端口传输单元的示意电路图。
图17是图5中显示的临时储存单元的示意电路图。
图18A是图5中显示的管道锁存单元中包括的第一管道锁存电路的方框图。
图18B是图18A中显示的第一管道锁存的示意电路图。
图19是图示图5中显示的读电路的操作的时序图。
具体实施方式
本发明提供多端口存储设备的读操作方案，该多端口存储设备包括多个端口、多个存储体以及多个存储体控制单元。多端口存储设备的每个存储体控制单元共享多端口存储设备中所包括的所有端口。通过使用图3A到图3F中所显示的数据帧进行多端口存储设备的数据传输。
图4是图示根据本发明的实施例的多端口存储设备的读操作方案的波形。
输入读指令CASPRD后，在四个时钟期内端口读取数据TXD_Pi<0:15>从存储体传输到端口。从读指令CASPRD的激活到端口读取数据TXD_Pi<0:15>的输出将花费预定的时钟等待时间CL。在此，“i”表示多端口设备中所包括的端口的号码。
图5是根据本发明的实施例的用于进行多端口存储设备的读操作的读电路的方框图。
该读电路包括接收器501、指令解码器502、列地址(CA)产生单元503、输出标记产生器504、控制信号产生器505、读数据输出控制单元506、输入/输出感测放大单元507、管道锁存(pipe latch)单元508以及读数据输出单元509。
接收器501分别接收从端口PORT 0到PORT 3输出的18位并行数据P0_RX<0:17>、P1_RX<0:17>、P2_RX<0:17>以及P3_RX<0:17>，并响应端口信息信号BKEN P<0:3>产生第一和第二数据帧B_RXT<0:17>和B_RXD<0:17>。端口信息信号BKEN_P<0:3>指示尝试访问存储体BANK0到BANK7的端口。指令解码器502解码第一和第二数据帧B_RXT<0:17>和B_RXD<0:17>，并输出多个内部指令ACTP、CASPRD、ECASPWT、PCGP以及REFP。列地址产生单元503基于第一和第二数据帧B_RXT<0:17>和B_RXD<0:17>中储存的列地址信息产生列地址YAAD<0:5>。输出标记产生器504响应内部读指令CASPRD产生输出标记YBST_OE。控制信号产生器505产生管道锁存输入控制信号Pinb<0:1>和I/O感测放大控制信号IOSTEP。读数据输出控制单元506控制管道锁存单元508中储存的读数据输出到端口PORT0到PORT3。读数据输出单元509响应读数据输出控制单元506中产生的控制信号，传输读数据到端口PORT0到PORT3的相应一个端口。
控制信号产生器505包括BYAP信号产生器510、I/O感测放大控制器511以及管道锁存输入控制器512。
BYAP信号产生器510基于内部读指令CASPRD和写操作标记CASPWT产生BYAP信号。I/O感测放大控制器511基于BYAP信号产生I/O感测放大控制信号IOSTEP和管道锁存输入控制源信号STBPIN。管道锁存输入控制器512基于管道锁存输入控制源信号STBPIN产生管道锁存输入控制信号Pinb<0:1>。
读数据输出控制单元506包括输出使能信号产生器513、管道锁存输出控制器514、读时钟产生器515以及端口选择信号产生器516。
输出使能信号产生器513产生管道锁存输出控制源信号POUTENb<0:3>、读时钟源信号RCLKENb<0:3>以及端口选择源信号DOUTEN_P<0:3>。管道锁存输出控制器514基于管道锁存输出控制源信号POUTENb<0:3>产生管道锁存输出控制信号POUTb<0:7>。读时钟产生器515基于读时钟源信号RCLKENb<0:3>产生读时钟RCLK。端口选择信号产生器516基于端口选择源信号DOUTEN_P<0:3>产生端口选择信号DRVENPb<0:3>。
读数据输出单元509包括临时储存单元517和端口传输单元518。临时储存单元517响应读时钟RCLK储存从管道锁存单元508输出的管道锁存的数据Q_BIOLATb<0:15>。端口传输单元518响应端口选择信号DRVENPb<0:3>将从临时储存单元517输出的读数据DOUT<0:15>传输到相应的端口PORT0到PORT3。
图6A是图5中所显示的接收器501的示意电路图。
接收器501包括多路复用器(MUX)单元601和触发器单元603。MUX单元601响应端口信息信号BKEN_P<0:3>选择并行数据P0_RX<0:17>、P1_RX<0:17>、P2_RX<0:17>以及P3_RX<0:17>之一，并输出所选择的一个数据到触发器单元603。触发器单元603与时钟信号CLK同步地传输所选择的一个数据。MUX单元601包括多个MUX，例如MUX0_4×1，并且触发器单元603包括多个触发器，例如DFF0。MUX和触发器的数量对应于并行数据的位数，例如P0_RX<0:17>。因此，在本发明的实施例中，包括了18个MUX和触发器。当端口使能信号BKEN_P<0:3>的第一位BKEN_P<0>具有逻辑高电平时，从第一端口PORT0输出的第一并行数据P0_RX<0:17>被传输到触发器单元603。触发器单元603中的每个触发器与时钟信号同步地传输第一并行数据P0_RX<0:17>的每一位，以输出数据帧B_RXT<0:17>和B_RXD<0:17>。第一和第二数据帧B_RXT<0:17>和B_RXD<0:17>可以具有图3D和图3E中显示的读指令帧格式和读数据帧格式。
图6B是图6A中显示的触发器单元603中所包括的第一触发器DFF0的示意电路图。
第一触发器DFF0包括第一和第二反相器INV1和INV2，第一和第二传输门TG1和TG2，以及第一和第二锁存器607和609。第一反相器INV1反转通过终端A输入的第一MUXMUX0_4×1的输出。第一传输门TG1与时钟信号CLK同步地传输第一反相器INV1的输出。第一锁存器607锁存第一传输门TG1的输出并输出第一数据帧B_RXT<0:17>的第一位B_RXT<0>。第二反相器INV2反转第一位B_RXT<0>。第二传输门TG2与时钟信号CLK同步地传输第二反相器INV1的输出。第二锁存器609锁存第二传输门TG2的输出并输出第二数据帧B_RXD<0:17>的第一位B_RXD<0>。第一和第二锁存器607和609与反相器完成相同的次数。
触发器单元603中包括的其他触发器DFF1到DFF17具有与图6B中显示的第一触发器DFF0相似的结构。
图7是图5中显示的指令解码器502中所包括的读指令产生器502A的示意电路。
读指令产生器502A基于第一数据帧B_RXT<0:17>的端口产生读指令CASPRD。当第一数据帧B_RXT<17:15>具有‘100’并且第一数据帧B_RXT<13:1>具有‘10’时，读指令产生器502A产生读指令CASPRD。
读指令产生器502A包括第三到第五反相器INV3到INV5，第一到第三NAND门NAND1到NAND3，以及第一NOR门NOR1。第三反相器INV3反转第一数据帧B_RXT<0:17>的第16位B_RXT<16>。如上所述，第一数据帧B_RXT<0:17>对应于图3D中显示的读指令帧格式。因此，第一数据帧B_RXT<0:17>的第16位B_RXT<16>具有关于内部活动状态的信息。第一NAND门NAND1逻辑地组合第三反相器INV3的输出与第一数据帧B_RXT<0:17>的第17位B_RXT<17>。第一数据帧B_RXT<0:17>的第17位B_RXT<17>具有关于指令开始点的信息。第四反相器INV4反转第一数据帧B_RXT<0:17>的第15 B_RXT<15>位。第一数据帧B_RXT<0:17>的第15 B_RXT<15>位具有关于内部写指令的信息。第五反相器INV5反转第一数据帧B_RXT<0:17>的第12位B_RXT<12>。第一数据帧B_RXT<0:17>的第12位B_RXT<12>具有指令扩展信息。第二NAND门NAND2逻辑地组合第四和第五反相器INV4和INV5的输出与第一数据帧B_RXT<0:1 7>的第13位B_RXT<13>。第一数据帧B_RXT<0:17>的第13位B_RXT<13>具有关于内部读指令的信息。第一NOR门NOR1逻辑地组合第一与第二NAND门NAND1与NAND2的输出。第三NAND门逻辑地组合第一NOR门NOR1的输出与时钟信号CLK，因而输出读指令CASPRD。
图8是图5中显示的CA产生单元503中所包括的CA产生器的示意电路图。
图8中显示的CA产生器503A产生列地址YADD<0:5>的一位。因此，图5中显示的CA产生单元503包括6个图8中显示的CA产生器503A，用于第二数据帧B_RXD<0:5>每一位。
CA产生器503A包括写CA产生单元805和读CA产生单元807。写CA产生单元805产生用于写操作的列地址YADD；并且读CA产生单元807产生用于读操作的列地址YADD。
写CA产生单元805包括第三传输们TG3、第三和第四锁存器801和803，第六和第七反相器INV6和INV7，第一和第二PMOS晶体管P1和P2，以及第一和第二NMOS晶体管N1和N2。响应写指令ECASPWT，第三传输门TG3传输第二数据帧B_RXD<0:17>的低位B_RXD<0:5>的一位，例如B_RXD<0>。写指令ECASPWT产生在指令解码器502中。第三锁存器801锁存第三传输门TG3的输出。第六反相器INV6反转第三锁存器801的输出。第二NMOS晶体管N2和第一PMOS晶体管P1通过它们的栅极接收第六反相器INV6的输出。第一PMOS晶体管P1连接在电源供应电压VDD端和第二PMOS晶体管P2之间。第二NMOS晶体管N2连接在第一NMOS晶体管N1和地电压VSS端之间。第七反相器INV7反转写操作标记CASPWT。当写数据和写指令都输入时，激活写操作标记CASPWT。第二PMOS晶体管P2和第一NMOS晶体管N1通过它们的栅极接收第七反相器INV7的输出。第二PMOS晶体管P2连接在第一PMOS晶体管P1和第一输出端之间。第一NMOS晶体管连接在第一输出端和第二NMOS晶体管N2之间。第四锁存器803锁存第一输出端加载的信号，并输出列地址，例如YADD<0>。
读CA产生单元807包括第八反相器INV8、第三和第四PMOS晶体管P3和P4，以及第三和第四NMOS晶体管N3和N4。第八反相器反转读指令CASPRD。第三PMOS晶体管P3和第四NMOS晶体管N4接收第二数据帧B_RXD<0:17>的低位B_RXD<0:5>的一位，例如B_RXD<0>。第三PMOS晶体管P3连接在电源供应电压VDD端和第四PMOS晶体管P4之间。第四NMOS晶体管连接在第三NMOS晶体管N3和地电压VSS端之间。第四PMOS晶体管P4通过其栅极接收第八反相器的输出。第四PMOS晶体管P4连接在第三PMOS晶体管和第一输出端之间。连接在第一输出端和第四NMOS晶体管N4之间的第三NMOS晶体管N3通过其栅极接收写操作标记CASPRD。
从而，当读指令CASPRD具有逻辑高电平时，具有图8中显示的电路的CA产生器503A基于例如B_RXD<0>的低位产生例如YADD<0>的列地址。
图9A是图示图5中显示的输出标记产生器504的图。
输出标记产生器504包括开始块901、触发器块902以及输出块903。开始块901响应读指令CASPRD，产生第一控制标记BST05b。触发器块902响应时钟信号CLK，对第一控制标记进行反转操作和移位操作，以便产生多个控制标记BST10到BST25b。输出块903逻辑地组合控制标记BST05b到BST25b，来输出输出标记YBST_OE。
开始块901包括第九反相器INV9、第四NAND门NAND4、第五PMOS晶体管P5、第五和第六NMOS晶体管N5和N6，第五和第六锁存器905和906，以及第四传输门TG4。第九反相器INV9反转第一控制标记BST05b。第四NAND门NAND4逻辑地组合第九反相器INV9的输出和时钟信号CLK。第五PMOS晶体管P5和第五NMOS晶体管N5通过它们的栅极接收第四NAND门NAND4的输出。第五PMOS晶体管P5连接在电源供应电压VDD端和第二输出端之间。第五NMOS晶体管N5连接在第二输出端和第六NMOS晶体管N6之间。连接在第五NMOS晶体管N5和地电压VSS端之间的第六NMOS晶体管N6通过其栅极接收读指令CASPRD。第五锁存器905锁存在第二输出端加载的信号。第四传输门TG4响应时钟信号CLK传输第五锁存器905的输出。第六锁存器906锁存第四传输门TG4的输出，来输出第一控制标记BST05b。
触发器块902包括两个触发器DFF18和DFF19。第十八触发器DFF18基于第一控制标记BST05b产生第二和第三控制标记BST10和BST15b。第十九触发器DFF19基于从第十八触发器DFF18输出的第三控制标记BST15b产生第四和第五控制标记BST20和BST25b。第十八和第十九触发器DFF18和DFF19具有相似的结构。
第十九触发器DFF19包括第五和第六传输门TG5和TG6，第七和第八锁存器907和908。第十九触发器DFF19响应时钟信号CLK，传输第三控制标记BST15b。第七锁存器907锁存第五传输门TG5的输出，并输出第四控制标记BST20。第六传输门TG6响应时钟信号CLK，传输第四控制标记BST20。第八锁存器908锁存第六传输门TG6的输出，并输出第五控制标记BST25b。
输出块903包括三个反相器INV10到INV12，两个NAND门NAND5和NAND6，以及第二NOR门NOR2。第十反相器INV10反转第二控制标记BST10。第五NAND门NAND5逻辑地组合第一控制标记BST10b与第十反相器INV10的输出。第十一反相器INV11反转第四控制标记BST20。第六NAND门NAND6逻辑地组合第三和第五控制标记BST15b和BST25b与第十一反相器INV11的输出。第二NOR门NOR2逻辑地组合第五和第六NAND门NAND5和NAND6的输出。第十二反相器INV12反转第二NOR门NOR2的输出，因而来输出输出标记YBST_OE。
图9B是描述图5中显示的输出标记产生器504的操作的时序图。
开始块901产生第一控制标记BST05b，该第一控制标记BST05b在读指令CASPRD的下降沿转换为逻辑低电平，并在时钟信号CLK的下降沿转换为逻辑高电平。第一控制标记BST05b的脉冲宽度具有对应于时钟信号CLK的一个时钟周期的持续时间。触发器块902通过反转和移位第一控制标记BST05b达时钟信号的半个周期，产生第二控制标记BST10。以同样的方式，触发器块902还产生其他控制标记，例如BST15b到BST25b。输出块903逻辑地组合控制标记BST05b到BST25b和输出该输出标记YBST_OE，该输出标记YBST_OE的脉冲宽度对应于时钟信号CLK的三个周期。输出标记YBST_OE用作用于读数据输出控制单元506的控制信号。
图10是图5中显示的源信号产生单元510的示意电路图。
源信号产生单元510包括第三NOR门NOR3，三个NAND门NAND7到NAND9，两个反相器INV13和INV14，以及延迟电路151。第三NOR门NOR3逻辑地组合读指令和写操作标记CASPWT。第七NAND门NAND7逻辑地组合第三NOR门NOR3与第八NAND门NAND8的输出。延迟电路151延迟第七NAND门NAND7的输出。第十三反相器INV13反转延迟电路151的输出。第十八NAND门NAND18逻辑地组合第七NAND门NAND7和第十三反相器NAND13的输出与重置信号RSTb。第九NAND门NAND9逻辑地组合第七NAND门NAND7和第十三反相器INV13的输出。第十四反相器反转第九NAND门NAND9的输出，来输出源信号BAYP。
图11是图5中显示的管道锁存输入控制器512的示意电路图。
管道锁存输入控制器512包括触发器控制信号产生器171、控制信号传输单元172以及控制信号输出单元173。触发器控制信号产生器171基于从I/O感测放大控制器511输出的管道锁存源信号STBIN产生触发器控制信号PINCLK和PINCLKb。控制信号传输单元172响应触发器控制信号PINCLK和PINCLKb传输输出信号K<0:1>。控制信号输出单元173逻辑地组合输出信号K<0:1>与管道锁存源信号STBIN，并产生管道锁存输入控制信号PINb<0:1>。
触发器控制信号产生器171包括三个反相器INV15到INV17以及第十NAND门NAND10。第十五反相器INV15反转重置信号RSTb，并输出反相的重置信号RST。第十六反相器INV16反转反相的重置信号RST。第十NAND门NAND10逻辑地组合从第十六反相器INV16输出的重置信号RSTb与管道锁存源信号STBIN，并输出第二触发器控制信号PINCLKb。第十七反相器INV17反转从第十NAND门NAND10输出的第二触发器控制信号PINCLKb，并输出第一触发器控制信号PINCLK。
控制信号传输单元172包括两个触发器DFF_R和DFF_S。R触发器DFF_R包括两个传输门TG_7和TG8，两个锁存器174和175，以及两个反相器INV18和INV19。第七传输门TG7响应触发器控制信号PINCLK和PINCLKb，传输从S触发器DFF_S输出的第一输出信号K<0>。第九锁存器174响应重置信号RSTb，锁存并重置第七传输门TG7的输出。第十八反相器INV18反转第九锁存器174的输出。第八传输门TG8响应触发器控制信号PINCLK和PINCLKb，传输第十八反相器INV18的输出。第十锁存器175锁存第八传输门TG8的输出。第十九反相器INV19反转第十锁存器175的输出，并输出第二输出信号K<1>。第九锁存器174包括第十一NAND门NAND11和第二十反相器INV20。第十一NAND门NAND11逻辑地组合重置信号RSTb与第七传输门TG7的输出。第二十反相器INV20反转第十一NAND门NAND11的输出。
此外，S触发器DFF_S包括两个传输门TG9和TG10，两个锁存器176和177，以及两个反相器INV21和INV22。第九传输门TG9响应触发器控制信号PINCLK和PINCLKb，传输从R触发器DFF_R输出的第二输出信号K<1>。第十一锁存器176响应反相的重置信号RST，锁存并重置第九传输门TG9的输出。第二十一反相器INV21反转第十一锁存器176的输出。第十传输门TG10响应触发器控制信号PINCLK和PINCLKb，传输第二十一反相器INV21的输出。第十二锁存器177锁存第十传输门TG10的输出。第二十二反相器INV22反转第十二锁存器177的输出，并产生第一输出信号K<0>。第十一锁存器176包括第四NOR门NOR4第二十三反相器INV23。第四NOR门NOR4逻辑地组合反相的重置信号RST和第九传输门TG9的输出。第二十三反相器INV23反转第四NOR门NOR4的输出。
控制信号输出单元173包括两个输出驱动器PDRV1和PDRV2。第一输出驱动器PDRV1逻辑地组合第二输出信号K<1>与管道锁存源信号STBIN，并产生第二管道锁存输入控制信号PINb<1>。第二输出驱动器PDRV2逻辑地组合第一输出信号K<0>与管道锁存源信号STBIN，并产生第一管道锁存输入控制信号PINb<0>。第一输出驱动器PDRV1包括第十二NAND门NAND12和两个反相器INV24和INV25。第十二NAND门NAND12逻辑地组合第二输出信号K<1>与管道锁存源信号STBIN。第二十四反相器INV24反转第十二NAND门NAND12的输出。第二十五反相器INV25反转第二十四反相器INV24的输出，并产生第二道锁存输入控制信号PINb<1>。第二输出驱动器PDRV2具有与第一输出驱动器PDRV1相似的结构。
图12是图5中显示的输出使能信号产生器513的示意电路图。
输出使能信号产生器513包括初始信号产生单元251、输出信号产生单元252以及输出使能信号输出单元253。
初始信号产生单元251包括输入单元256、传输单元257、输出单元258以及时钟分配单元261。时钟分配单元261包括两个反相器INV31和INV32。第三十一反相器INV31反转时钟信号CLK，并输出反相的时钟信号CLKb。第三十二反相器INV32反转反相的时钟信号CLKb，并产生延迟的时钟信号CLKd。输入单元256包括四个反相器INV26到INV29，三个NAND门NAND13到NAND15，两个延迟电路DLY1和DLY2，第五NOR门NOR5，三个PMOS晶体管P6到P8以及第七NMOS晶体管N7。第二十六反相器INV26反转输出标记YBST_OE。第十三NAND门NAND13逻辑地组合时钟信号CLK和第二十六反相器INV26的输出。第一延迟电路DLY1延迟第十三NAND门NAND13的输出。第五NOR门NOR5逻辑地组合第十三NAND门NAND13与第一延迟电路DLY1的输出。第十四NAND门NAND14逻辑地组合端口使能信号BKEN_P<0:3>与读指令CASPRD。第二十七反相器INV27反转第十四NAND门NAND 14的输出。第二十八反相器INV28反转第二十七反相器INV27的输出。第二延迟电路DLY2延迟第二十八反相器INV28的输出一预定的时间。第十五NAND门NAND15逻辑地组合第五NOR门NOR5、第二延迟电路DLY2以及第二十八反相器INV28的输出。第六PMOS晶体管P6通过其栅极接收第十五NAND门NAND15的输出。第六PMOS晶体管P6连接在电源供应电压VDD端和第七PMOS晶体管P7之间。第七PMOS晶体管P7和第七NMOS晶体管N7通过其栅极接收第二十七反相器INV27的输出。第七PMOS晶体管P7连接在第六PMOS晶体管P6和第三输出端之间。第七NMOS晶体管N7连接在第七PMOS晶体管P7和地电压VSS端之间。通过其栅极接收重置信号RSTb的第八PMOS晶体管P8连接在电源供应电压VDD端和第三输出端之间。第十三锁存器254锁存加载在第三输出端的信号。传输单元257包括第十一传输门TG11。第十一传输门TG11响应延迟的时钟信号CLKd，传输第十三锁存器254的输出。输出单元258包括第十四锁存器和第三十反相器。第十四锁存器255响应重置信号RSTb锁存并重置第十一传输门TG11的输出。第十四锁存器255包括第十六NAND门NAND16和第三十反相器INV30。第十六NAND门NAND16逻辑地组合重置信号RSTb和第十一传输门TG11的输出。第二十九反相器INV29反转第十四锁存器255的输出，并输出第一输出使能信号OE05。
输出信号产生单元252包括两个触发器DFF1_R和DFF2_R。触发器DFF1_R和DFF2_R具有相似的结构。触发器DFF1_R包括两个传输门TG12和TG13，两个锁存器259和260，以及两个反相器INV36和INV37。第十二传输门TG12响应延迟的时钟信号CLKd和反相的时钟信号CLKb，传输第一输出使能信号OE05。第十五锁存器259锁存并重置第十二传输门TG12的输出。第三十六反相器INV36反转第十五锁存器259的输出，并输出第二输出使能OE10。第十三传输门TG13响应延迟的时钟信号CLKd和反相的时钟信号CLKb，传输第三十六反相器INV36的输出。第十六锁存器260锁存第十三传输门TG13的输出。第三十七反相器INV37反转第十六锁存器260的输出，并输出第三输出使能信号OE15。以相同的方式，触发器DFF2_R基于第三输出使能信号OE15产生第四和第五输出使能信号OE20和OE25。输出信号OE05到OE25具有相应四个时钟周期的脉冲宽度，并且是基于第一输出使能信号OE05，与时钟信号CLK同步地产生的。输出使能信号的诸如05、10、15、20、25的号码表示其产生时序。例如，第二输出使能信号OE10是在一个时钟周期后从时钟信号CLK的上升沿产生的，在该上升沿读指令CASPRD被激活。
输出信号输出单元253包括管道锁存控制源信号产生器261、读时钟源信号产生器262以及端口选择源信号产生器263。管道锁存控制源信号产生器261产生管道锁存控制源信号POUTENb<0:3>，其用于产生管道锁存输出控制信号POUTb<0:7>。读时钟源信号产生器262输出读时钟源信号RCLKENb<0:3>，其用于产生读时钟RCLK。端口选择源信号产生器263输出端口选择源信号DOUTEN_P<0:3>，其用于产生端口选择信号DRVENPb<0:3>。
管道锁存控制源信号产生器261包括两个传输门TG14和TG15以及第三十三反相器INV33。第十四传输门TG14响应列地址选通脉冲等待时间(CL)信号CL3，传输第一输出使能信号OE5。该CL信号CL3用于控制读数据的输出，该读数据是在从读指令CASPRD输入三个系统时钟的时钟周期后输出的。第十五传输门TG15响应CL信号CL3，传输第三输出使能信号OE15。第三十三反相器INV33反转第十四和第十五传输门TG14和TG15的输出之一，并输出管道锁存控制源信号POUTENb<0:3>。
读时钟源信号产生器262包括两个传输门TG18和TG19以及第三十五反相器。第十八传输门TG18响应CL信号CL3，传输第二输出使能信号OE10。第十九传输门TG19响应CL信号CL3，传输第四输出使能信号OE20。第三十五反相器INV35反转第十八和第十九传输门TG18和TG19的输出之一，并输出读时钟源信号RCLKENb<0:3>。
端口选择源信号产生器263包括两个传输门TG16和TG17以及第三十四反相器INV34。第十六传输门TG16响应CL信号CL3，传输第三输出使能信号OE15。第十七传输门TG17响应CL信号CL3，传输第五输出使能信号OE25。第三十四反相器INV34反转第十六和第十七传输门TG16和TG17的输出之一，并输出端口选择源信号DOUTEN_P<0:3>。
图13是图5中显示的管道锁存输出控制器514的示意电路图。
管道锁存输出控制器514包括移位寄存器控制器351、移位寄存器电路352以及输出标记产生单元353。
移位寄存器控制器351包括三个NAND门NANA17到NAND19，第六NOR门NOR6以及五个反相器INV38到INV42。第十七NAND门NAND17逻辑地组合管道锁存控制源信号POUTENb<0:3>的第一和第二位POUTENb<0:1>。第十八NAND门NAND18逻辑地组合管道锁存控制源信号POUTENb<0:3>的第三和第四位POUTENb<2:3>。第六NOR门NOR6逻辑地组合第十七和第十八NAND17和NAND18的输出。第三十八反相器INV38反转第六NOR门NOR6D的输出。第十九NAND门NAND19逻辑地组合第三十八反相器INV38的输出和时钟信号CLK。第三十九反相器INV39反转第十九NAND门NAND19的输出，并输出第一管道锁存控制时钟信号POUTCLK。第四十反相器INV40反转第三十九反相器INV39的输出，并输出第二管道锁存控制时钟信号POUTCLKb。在此，第一和第二管道锁存控制时钟信号POUTCLK和POUTCLKb锁定在CL信号CL3被触发后的四个时钟内。第四十一反相器INV41反转重置信号RSTb，并输出反相的重置信号RSTD。第四十二反相器INV42反转第四十一反相器INV41的输出，并输出延迟的重置信号RSTDb。
移位寄存器电路352包括九个触发器DFF_S以及DFF_R1到DFF_R8。触发器DFF_S包括两个传输门TG20和TG21，两个锁存器354和355以及两个反相器INV43和INV44。第二十传输门TG20响应第一和第二管道锁存控制时钟POUTCLK和POUTCLKb，传输从第七R触发器DFF_R7输出的第八移位信号SHIFT_IN<7>。第十五锁存器354响应反相的重置信号RSTD，锁存并重置第二十传输门Tg20的输出。第十五锁存器354包括第七NOR门NOR7，其逻辑地组合第二十传输门TG20的输出与反相的重置信号RSTD，以及第四十五反相器，用于反转第七NOR门NOR7的输出。第四十三反相器INV43反转第七NOR门NOR7的输出。第二十一传输门TG21响应第一和第二管道锁存控制时钟POUTCLK和POUTCLKb，传输第四十三反相器INV43的输出。第十六锁存器355锁存第二十一传输门TG21的输出。第四十四反相器INV44反转第十六锁存器355的输出，并输出第一移位信号SHIFT_IN<0>。第一R触发器DFFR1包括两个传输门TG22和TG23，两个锁存器356和357，以及两个反相器INV46和INV47。第二十二传输门TG22响应第一和第二管道锁存控制时钟POUTCLK和POUTCLKb，传输第一移位信号SHIFT_IN<0>。第十七锁存器356响应延迟的重置信号RSTDb，锁存并重置二十二传输门TG22的输出。第十七锁存器356包括第二十锁存器，其逻辑地组合延迟的重置信号RSTDb与第二十二传输门TG22的输出，以及第四十五反相器INV45，其反转第二十NAND门NAND20的输出。第四十四六反相器INV46反转第二十NAND门NAND20的输出，并输出第一输出标记源K<0>。第二十三传输门TG23响应第一和第二管道锁存控制时钟POUTCLK和POUTCLKb，传输第四十四六反相器INV46的输出，例如第一输出标记源K<0>。第十八锁存器357锁存第二十三传输门TG23的输出。第四十七反相器INV47反转第十八锁存器357的输出，并输出第二移位信号SHIFT_IN<1>。其余的R触发器DFF_R2到DFF_R8具有与第一R触发器DFF_R1相似的结构，并分别输出输出标记源K<1:7>和移位信号SHIFT_IN<2:8>。
输出标记产生单元353逻辑地组合输出标记源K<0:7>与重置信号RSTb，并产生管道锁存输出控制信号POUTb<0:7>。输出标记产生单元353包括八个输出标记产生器，用于输出标记源K<0:7>的每一位。八个输出标记产生器具有相似的结构。例如，第八输出标记产生器包括第二十一NAND门NAND21以及两个反相器INV48和INV49。第二十一NAND门NAND21逻辑地组合第八输出标记源K<7>与重置信号RSTb。第四十八反相器INV48反转第二十一NAND门NAND21的输出。第四十九反相器INV49反转第四十八反相器INV48的输出，并输出第八管道锁存输出控制信号POUTb<7>。
图14是图5中显示的读时钟产生器515的示意电路图。
读时钟产生器515包括三个NAND门NAND22到NAND24，第八NOR门NOR8以及三个反相器INV50到INV52。第二十二NAND门NAND22逻辑地组合读时钟源信号RCLKENb<0:3>的第一与第二位RCLKENb<0:1>。第二十三NAND门NAND23逻辑地组合读时钟源信号RCLKENb<0:3>的第三和第四位RCLKENb<2:3>。第八NOR门NOR8逻辑地组合第二十二和第二十三NAND门NAND22和NAND23的输出。第五十反相器INV50反转第八NOR门NOR8的输出。第二十四NAND门NAND24逻辑地组合第五十反相器INV50的输出与时钟信号CLK。第五十一和第五十二反相器INV51和INV52驱动第二十四NAND门NAND24的输出，并输出读时钟RCLK。
图15是图5中显示的端口选择信号产生器516的示意电路图。
端口选择信号产生器516包括第二十五NAND门NAND25以及两个反相器INV53和INV54。第二十五NAND门NAND25逻辑地组合端口选择源信号DOUTEN_P<0:3>与时钟信号CLK。反相器INV53和INV54驱动第二十五NAND门NAND25的输出，并产生端口选择信号DRVENPb<0:3>。
图16是图5中显示的端口传输单元518的示意电路图。
端口传输单元518响应端口选择信号DRVENPb<0:3>，将从临时储存单元517输出的读数据DOUT<0:15>传输到相应的端口PORT0到PORT3。端口传输单元518包括对应于端口的多个读数据传输器。其中，在本实施例中，端口传输单元518中包括四个读数据传输器。该四个读数据传输器具有相似的结构。例如，第一读数据传输器包括三个反相器INV55到INV57，第九NOR门NOR9，第二十六NAND门NAND26，第九PMOS晶体管P9以及第八NMOS晶体管N8。第九NOR门NOR9逻辑地组合读数据DOUT<0:15>与端口选择信号DRVENPb<0:3>。第五十五反相器INV55反转端口选择信号DRVENPb<0:3>。第二十六NAND门NAND26逻辑地组合读数据DOUT<0:15>与第五十五反相器INV55的输出。第五十六反相器INV56反转第九NOR门NOR9的输出。第五十七反相器INV57反转第二十六NAND门NAND26的输出。连接在电源供应电压VDD端与第四输出端之间的第九PMOS晶体管P9通过其栅极接收第五十六反相器INV56的输出。连接在第四输出端和地电压VSS端之间的第八NMOS晶体管N8通过其栅极接收第五十七反相器INV57的输出。加载在第四输出端的信号是被传输到第一端口PORT0的传输器的第一端口读数据TXD_R0<0:15>。
图17是图5中显示的临时储存单元517的示意电路图。
临时储存单元517响应读时钟RCLK，储存从管道锁存单元508输出的管道锁存读数据Q_BIOLATb<0:15>。临时储存单元517包括三个反相器INV58到INV60，两个PMOS晶体管P10和P11，两个NMOS晶体管N9和N10以及第十九锁存器751。第五十八反相器INV58反转读时钟RCLK。连接在电源供应电压VDD端和第十一PMOS晶体管P11间的第十PMOS晶体管P10通过其栅极接收第五十八反相器INV58的输出。第十一PMOS晶体管P11和第九NMOS晶体管N9通过其栅极接收管道锁存读数据Q_BIOLATb<0:15>。第十一PMOS晶体管P11连接在第十PMOS晶体管P10和第五输出端之间。第九NMOS晶体管N9连接在第五输出端和第十NMOS晶体管N10之间。连接在第九NMOS晶体管N9和地电压VSS端之间的第十NMOS晶体管N10通过其栅极接收读时钟RCLK。第十九锁存器751锁存加载在第五输出端的信号。第五十九和第六十反相器INV59和INV60反转第十九锁存器751的输出，并输出读数据DOUT<0:15>。
管道锁存单元508响应从管道锁存输入控制器512输出的管道锁存输入控制信号PINb<0:1>，锁存第一到第四I/O读数据Q0BIO<0:15>到Q3BIO<0:15>。此外，管道锁存单元508响应管道锁存输出控制信号POUTb<0:7>，输出第一到第四I/O读数据Q0BIO<0:15>到Q3BIO<0:15>作为管道锁存读数据Q_BIOLATb<0:15>。管道锁存单元508包括第一到第四管道锁存电路，其每一个接收对应的第一到第四I/O读数据Q0BIO<0:15>到Q3BIO<0:15>之一。第一到第四管道锁存电路除其输入信号外具有相似的结构。详细地说，第一管道锁存电路接收第一I/O读数据Q0BIO<0:1 5>、管道锁存输入控制信号PINb<0:1>以及两个管道锁存控制信号POUTb<0，4>。第二管道锁存电路接收第二I/O读数据Q1BIO<0:15>、管道锁存输入控制信号PINb<0:1>以及两个管道锁存控制信号POUTb<1，5>。第三管道锁存电路接收第三I/O读数据Q2BIO<0:15>、管道锁存输入控制信号PINb<0:1>以及两个管道锁存控制信号POUTb<2，6>。第四管道锁存电路接收第四I/O读数据Q3BIO<0:15>、管道锁存输入控制信号PINb<0:1>以及两个管道锁存控制信号POUTb<3，7>。
图18A是图5中显示的管道锁存单元508中包括的第一管道锁存电路的方框图。
第一管道锁存电路包括第一和第二管道锁存器PIPELAT1和PIPELAT2。第一管道锁存器PIPELAT1响应第一管道锁存输入控制信号PINb<0>锁存第一I/O读数据Q0BIO<0:15>，并响应第一管道锁存输出控制信号POUb<0>输出第一I/O读数据Q0BIO<0:15>作为管道锁存读数据Q_BIOLATb<0:15>。第二管道锁存器PIPELAT2响应第二管道锁存输入控制信号PINb<1>锁存第一I/O读数据Q0BIO<0:15>，并响应第四管道锁存输出控制信号POUb<4>输出第一I/O读数据Q0BIO<0:15>作为管道锁存读数据Q_BIOLATb<0:15>。第一和第二管道锁存器PIPELAT1和PIPELAT2同样具有相似的结构。
图18B是图18A中显示的第一管道锁存器PIPELAT1的示意电路图。
第一管道锁存器PIPELAT1包括四个反相器INV61到INV64，四个PMOS晶体管P12到P15，四个NMOS晶体管N11到N14以及第二十锁存器851。第六十一反相器INV61反转第一管道锁存输出控制信号POUb<0>。第六十二反相器INV62反转第六十一反相器INV61的输出。连接在电源供应电压VDD端和第十三PMOS晶体管P13之间的第十二PMOS晶体管P12通过其栅极接收第六十二反相器INV62的输出。第十三PMOS晶体管P13和第十一NMOS晶体管N11通过其栅极接收第一I/O读数据Q0BIO<0:15>。第十三PMOS晶体管P13连接在第十二PMOS晶体管P12与第六输出端之间。第十一NMOS晶体管N11连接在第六输出端与第十二NMOS晶体管N12之间。连接在第十一NMOS晶体管N11与地电压VSS端之间的第十二NMOS晶体管N12通过其栅极接收第六十一反相器INV61的输出。第二十锁存器851锁存加载在第六输出端的信号。第六十三反相器INV63反转第一管道锁存输出控制信号POUb<0>。第六十四反相器INV64反转第六十三反相器INV63的输出。连接在电源供应电压VDD端与第十五PMOS晶体管P15之间的第十四PMOS晶体管P14通过其栅极接收第六十四反相器INV64的输出。第十五PMOS晶体管P15和第十三NMOS晶体管N13通过其栅极接收第二十锁存器851的输出。第十五PMOS晶体管P15连接在第十四PMOS晶体管P14与第七输出端之间。第十三NMOS晶体管N13连接在第七输出端与第十四NMOS晶体管N14之间。连接在第十三NMOS晶体管N13与地电压VSS端之间的第十四NMOS晶体管N14接收第六十三反相器INV63的输出。加载在第七输出端的信号作为管道锁存读数据Q_BIOLATb<0:15>输出。
图19是图示图5中显示的读电路的操作的时序图。
输入读指令CASPRD后，响应该读指令CASPRD，产生管道锁存输入控制信号PINb<0:1>与输出标记YBST_OE。响应输出标记YBST_OE，按次序产生管道锁存输出控制信号POUTb<0:7>。每个管道锁存输出控制信号POUTb<0:7>的激活周期彼此不重叠。响应管道锁存输出控制信号POUTb<0:7>，产生管道锁存读数据Q_BIOLATb<0:15>。响应从读时钟产生器515输出的读时钟RCLK，从临时储存单元517输出读数据DOUT<0:15>。响应端口选择信号DRVENPb<0:3>，输出读数据DOUT<0:15>作为端口读数据TXD_Pi<0:15>输出。即，读电路产生锁定(toggling)四个时钟的读时钟RCLK，并与读时钟RCLK同步地传输端口读数据TXD_Pi<0:15>到端口PORT0到PORT3。
如上所述，根据本发明的读电路，通过使用锁定四个时钟的读时钟，提供可靠的读操作。因此，本发明得到可靠的多端口传输设备。
描述了关于本实施例的本发明，对相关领域的技术人员来说，，显然可以不脱离如在以下权利要求中所规定的本发明的主旨和范围，做出各种改变和修改。
相关申请的交叉引用
本发明要求于2006年9月21日提交的韩国专利申请号10-2006-0091626的优先权，其通过全部合并于此。

Claims (62)

1.一种多端口存储设备，包括：
多个端口；
多个存储体控制单元；
多个存储体，其每一个与对应的该存储体控制单元之一连接；
读时钟产生单元，用于响应读指令来产生读时钟；以及
数据传输单元，用于响应该读时钟从该存储体向对应的该端口之一传输读数据，
其中，每一个存储体控制单元与所有该端口连接。
2.如权利要求1所述的多端口存储设备，进一步包括：
列地址产生单元，用于产生列地址；
输入/输出(I/O)感测放大单元，用于放大该读数据；
管道锁存单元，用于锁存该I/O感测放大单元的输出；
I/O感测放大器控制单元，用于响应该读指令和写指令来控制该I/O感测放大单元；以及
管道锁存输入控制单元，用于控制该I/O感测放大单元至该管道锁存单元的该输出。
3.如权利要求1所述的多端口存储设备，其中该读时钟产生单元包括：
接收单元，用于响应端口信息信号来接收来自该端口的并行数据，并产生第一和第二串行数据帧；
指令解码器，用于通过解码该第一串行数据帧产生内部指令；
读数据输出标志产生单元，用于通过该存储体控制单元产生用于输出该读数据的读数据输出标志；以及
读数据输出控制单元，用于产生用于向该端口输出该读数据的读数据输出控制信号，
其中该端口信息信号指示哪一个端口存取该存储体。
4.如权利要求3所述的多端口存储设备，其中该读数据输出控制单元包括管道锁存输出控制单元，用于产生用于控制该管道锁存单元的输出操作的管道锁存输出控制信号。
5.如权利要求2所述的多端口存储设备，其中该数据传输单元包括：
临时存储单元，用于存储该管道锁存单元的输出；以及
端口传输单元，用于响应端口选择信号向对应的该端口之一传输该临时存储单元的输出。
6.如权利要求3所述的多端口存储设备，其中该读数据输出控制单元包括：
初始控制信号产生单元，用于响应该读数据输出标志来产生端口选择源信号和读时钟源信号；
读时钟产生电路，用于响应该读时钟源信号来产生该读时钟；以及
端口选择信号产生单元，用于响应该端口选择源信号来产生该端口选择信号。
7.如权利要求3所述的多端口存储设备，其中该接收单元包括：
复用器单元，用于响应该端口信息信号来选择该并行数据之一；以及
第一触发器单元，用于响应时钟信号来传输该复用器单元的输出。
8.如权利要求7所述的多端口存储设备，其中该复用器单元包括多个复用器，其每一个对应于该并行数据的一位。
9.如权利要求8所述的多端口存储设备，其中该第一触发器单元包括多个触发器。
10.如权利要求9所述的多端口存储设备，其中该多个触发器中的每一个包括：
第一反相器，用于反转该复用器单元的输出；
第一传输门，用于响应该时钟信号来传输该第一反相器的输出；
第一锁存器，用于锁存该第一传输门的输出并输出该第一串行数据帧；
第二反相器，用于反转该第一锁存器的输出；
第二传输门，用于响应该时钟信号来传输该第二反相器的输出；以及
第二锁存器，用于锁存该第二传输门的输出并输出该第二串行数据帧。
11.如权利要求3所述的多端口存储设备，其中该指令解码器包括：
激活指令产生器，用于产生激活指令；
读指令产生器，用于产生该读指令；
写指令产生器，用于产生写指令；
预充电指令产生器，用于产生预充电指令；以及
更新指令产生器，用于产生更新指令。
12.如权利要求11所述的多端口存储设备，其中该读指令产生器包括：
第一反相器，用于反转该第一串行数据帧的激活位；
第一NAND门，用于逻辑地组合该第一反相器的输出和该第一串行数据帧的指令位；
第二反相器，用于反转该第一串行数据帧的写入位；
第三反相器，用于反转该第一串行数据帧的指令溢出位；
第二NAND门，用于逻辑地组合该第二和第三反相器的输出和该第一串行数据帧的写出位；
第一NOR门，用于逻辑地组合该第一和该第二NAND门的输出；以及
第三NAND门，用于逻辑地组合该第一NOR门的输出和时钟信号。
13.如权利要求3所述的该多端口存储设备，其中该读数据输出标志产生单元包括：
开始电路，用于响应该读指令来产生开始信号；
第二触发器单元，用于基于该开始信号的输出产生多个控制标志；以及
读数据输出标志输出单元，用于通过逻辑地组合该开始信号和该控制标志来输出该读数据输出标志。
14.如权利要求13所述的多端口存储设备，其中该开始电路包括：
第一反相器，用于反转该开始信号；
第一NAND门，用于逻辑地组合该第一反相器的输出；
第一PMOS晶体管，连接在电源电压终端和第一输出终端之间，用于通过其栅极接收该第一NAND门的输出；
第一NMOS晶体管，与该第一输出终端连接，用于通过其栅极接收该第一NAND门的该输出；
第二NMOS晶体管，连接在该第一NMOS晶体管和地电压终端之间，用于通过其栅极接收该读指令；
第一锁存器，用于锁存在该第一输出终端加载的信号；
第一传输门，用于响应时钟信号传输该第一锁存器的输出；以及
第二锁存器，用于锁存该第一传输门的输出并输出该开始信号。
15.如权利要求13所述的多端口存储设备，其中该第二触发器单元包括：
第一触发器，用于基于该开始信号产生第一和第二控制标志；
第二触发器，用于基于该第二控制标志产生第三和第四控制标志。
16.如权利要求15所述的多端口存储设备，其中该第一触发器包括：
第一传输门，用于响应时钟信号来传输该开始信号；
第一锁存器，用于锁存该第一传输门的输出并输出该第一控制标志；
第二传输门，用于响应该时钟信号来传输该第一控制标志；以及
第二锁存器，用于锁存该第二传输门的输出并输出该第二控制标志。
17.如权利要求15所述的多端口存储设备，其中该第二触发器包括：
第一传输门，用于响应时钟信号来传输该第二控制标志；
第一锁存器，用于锁存该第一传输门的输出并输出该第三控制标志；
第二传输门，用于响应该控制信号来传输该第三控制标志；以及
第二锁存器，用于锁存该第二传输门的输出并输出该第四控制标志。
18.如权利要求15所述的多端口存储设备，该读数据输出标志输出单元包括：
第一反相器，用于反转该第一控制标志；
第一NAND门，用于逻辑地组合该第一反相器的输出和该开始信号；
第二反相器，用于反转该第三控制标志；
第二NAND门，用于逻辑地组合该第二和第四控制标志和该第二反相器的输出；
第一NOR门，用于逻辑地组合该第一和第二NAND门的输出；以及
第三反相器，用于反转该第一NOR门的输出并输出该读数据输出标志。
19.如权利要求6所述的多端口存储设备，其中该初始控制信号产生单元包括：
初始信号产生单元，用于基于该端口信息信号、该读数据输出标志和该读指令产生第一源信号；
触发器单元，用于基于该第一源信号产生第二至第五源信号；以及
初始控制信号输出单元，用于在激活该读指令之后响应列地址选通脉冲(CAS)等待信号来顺序地输出该第一至该第五源信号，
其中该CAS等待信号在来自该读指令的输入的时钟信号的预定时钟周期之后控制该读数据输出。
20.如权利要求19所述的多端口存储设备，其中该端口信息信号是四位信号，且当选择对应端口时激活该端口信息信号的每一位。
21.如权利要求20所述的多端口存储设备，其中该初始控制信号产生单元由延迟时钟信号和该时钟信号的反相时钟信号控制。
22.如权利要求21所述的多端口存储设备，其中该初始信号产生单元包括：
第一反相器，用于反转该读数据输出标志；
第一NAND门，用于逻辑地组合该第一反相器的输出和该时钟信号；
第一延迟电路，用于延迟该第一NAND门的输出一预定时间；
第一NOR门，用于逻辑地组合该第一NAND门和该第一延迟电路的输出；
第二NAND门，用于逻辑地组合该存储体信息和该读指令；
第二反相器，用于反转该第二NAND门的输出；
第三反相器，用于反转该第二反相器的输出；
第二延迟电路，用于延迟该第三反相器的输出一预定时间；
第三NAND门，用于逻辑地组合该第一NOR门、该第二延迟电路和该第三反相器的输出；
第一PMOS晶体管，与电源电压终端连接，用于通过其栅极接收该第三NAND门的输出；
第二PMOS晶体管，连接在该第一PMOS晶体管和第二输出终端之间，用于通过其栅极接收该第二反相器的该输出；
第一NMOS晶体管，连接在该第二输出终端和地电压终端之间，用于通过其栅极接收该第二反相器的该输出；
第三PMOS晶体管，连接在该电源电压终端和该第二输出终端之间，用于通过其栅极接收复位信号；
第一锁存器，用于锁存在该第二输出终端加载的信号；
第一传输门，用于响应该延迟时钟信号来传输该第一锁存器的输出；
第二锁存器，用于响应该复位信号来锁存并复位该第一传输门的输出；以及
第四反相器，用于反转该第二锁存器的输出并输出该第一源信号。
23.如权利要求22所述的多端口存储设备，其中该触发器单元包括：
第一触发器，用于响应该延迟时钟信号和该反相时钟信号来传输该第一源信号，并产生该第二和第三源信号；以及
第二触发器，用于响应该延迟时钟信号和该反相时钟信号来传输该第三源信号，并输出该第四和该第五源信号。
24.如权利要求23所述的多端口存储设备，其中该第一触发器包括：
第二传输门，用于响应该延迟时钟信号和该反相时钟信号来传输该第一源信号；
第三锁存器，用于响应该复位信号来锁存并复位该第二传输门的输出；
第五反相器，用于反转该第三锁存器的输出并输出该第二源信号；
第三传输门，用于响应该延迟时钟信号和该反相时钟信号来传输该第二源信号；
第四锁存器，用于锁存该第三传输门的输出；以及
第六反相器，用于反转该第四锁存器的输出并输出该第三源信号。
25.如权利要求24所述的多端口存储设备，其中该第二触发器包括：
第四传输门，用于响应该延迟时钟信号和该反相时钟信号来传输该第三源信号；
第五锁存器，用于响应该复位信号来锁存并复位该第四传输门的输出；
第七反相器，用于反转该第五锁存器的输出并输出该第四源信号；
第五传输门，用于响应该延迟时钟信号和该反相时钟信号来传输该第四源信号；
第六锁存器，用于锁存该第五传输门的输出；以及
第八反相器，用于反转该第六锁存器的输出并输出该第五源信号。
26.如权利要求25所述的多端口存储设备，其中该初始控制信号输出单元包括：
第一输出单元，用于输出管道锁存输出控制使能信号；
第二输出单元，用于输出该读时钟源信号；以及
第三输出单元，用于输出该端口选择源信号，
其中该管道锁存输出控制使能信号，和该读时钟源信号，以及该端口选择源信号是对应于该端口信息信号的四位信号。
27.如权利要求26所述的多端口存储设备，其中该第一输出单元包括：
第六传输门，用于响应该CAS等待信号来传输该第一源信号；
第七传输门，用于响应该CAS等待信号来传输该第三源信号；以及
第九反相器，用于反转该第六和该第七传输门的输出之一并输出该管道锁存输出控制使能信号。
28.如权利要求26所述的多端口存储设备，其中该第一输出单元包括：
第六传输门，用于响应该CAS等待信号来传输该第二源信号；
第七传输门，用于响应该CAS等待信号来传输该第四源信号；以及
第九反相器，用于反转该第六和该第七传输门的输出之一并输出该读时钟源信号。
29.如权利要求26所述的多端口存储设备，其中该第一输出单元包括：
第六传输门，用于响应该CAS等待信号来传输该第三源信号；
第七传输门，用于响应该CAS等待信号来传输该第五源信号；以及
第九反相器，用于反转该第六和该第七传输门的输出之一并输出该端口选择源信号。
30.如权利要求29所述的多端口存储设备，其中该读时钟产生电路包括：
第四NAND门，用于逻辑地组合该读时钟源信号的该第一和该第二位；
第五NAND门，用于逻辑地组合该读时钟源信号的该第三和该第四位；
第二NOR门，用于逻辑地组合该第四和该第五NAND门的输出；
第十反相器，用于反转该第二NOR门的输出；
第六NAND门，用于逻辑地组合该第十反相器的输出和该时钟信号；
第十和第十一反相器，用于缓冲该第六NAND门的输出并输出该读时钟。
31.如权利要求30所述的多端口存储设备，其中该端口选择信号产生单元包括：
第七NAND门，用于逻辑地组合该端口选择源信号和该时钟信号；以及
第十二和第十三反相器，用于缓冲该第七NAND门的输出并输出该端口选择信号。
32.如权利要求4所述的多端口存储设备，其中该管道锁存输出控制单元包括：
移位寄存器控制器，用于产生移位寄存器控制信号；
移位寄存器，用于响应该移位控制信号来产生顺序激活的多个源信号；以及
管道锁存输出控制信号输出单元，用于基于该源信号输出该管道锁存输出控制信号。
33.如权利要求32所述的多端口存储设备，其中该移位寄存器控制器包括：
第一NAND门，用于逻辑地组合该管道锁存输出控制使能信号的该第一和该第二位；
第二NAND门，用于逻辑地组合该管道锁存输出控制使能信号的该第三和该第四位；
第一NOR门，用于逻辑地组合该第一和该第二NAND门的输出；
第一反相器，用于反转该第一NOR门的输出；
第三NAND门，用于逻辑地组合该第一反相器的输出和时钟信号；
第二反相器，用于反转该第三NAND门的输出并输出第一传输信号；以及
第三反相器，用于反转该第一传输信号并输出第二传输信号。
34.如权利要求33所述的多端口存储设备，其中该移位寄存器包括单一的开始触发器和八个移位触发器。
35.如权利要求34所述的多端口存储设备，其中该开始触发器包括：
第一传输门，用于响应该第一和该第二传输信号来传输从该第七移位触发器输出的第八移位信号；
第一锁存器，用于响应第一复位信号来锁存并复位该第一传输门的输出；
第四反相器，用于反转该第一复位电路的输出；
第二传输门，用于响应该第一和该第二传输信号来传输该第四反相器的输出；
第二锁存器，用于锁存该第二传输门的输出；以及
第五反相器，用于反转该第二锁存器的输出并输出该第一移位信号。
36.如权利要求35所述的多端口存储设备，其中该第一锁存器包括：
第二NOR门，用于逻辑地组合该第一传输门的输出和该第一复位信号；以及
第六反相器，其输出终端与该第一传输门的输出终端连接，用于反转该第二NOR门的输出。
37.如权利要求34所述的多端口存储设备，其中该第一移位触发器包括：
第一传输门，用于响应该第一和该第二传输信号来传输从该开始触发器输出的第一移位信号；
第一锁存器，用于响应第二复位信号来锁存并复位该第一传输门的输出；
第四反相器，用于反转该第一锁存器的输出并输出第一管道锁存输出控制源信号；
第二传输门，用于响应该第一和该第二传输信号来传输该第一管道锁存输出控制源信号；
第二锁存器，用于锁存该第二传输门的输出；以及
第五反相器，用于反转该第二锁存器的输出并输出移位信号。
38.如权利要求37所述的多端口存储设备，其中该第一锁存器包括：
第四NAND门，用于逻辑地组合该第一传输门的输出和该第二复位信号；以及
第六反相器，其输出终端与该第一传输门的输出终端连接，用于反转该第四NAND门的输出。
39.如权利要求34所述的多端口存储设备，其中该管道锁存输出控制信号输出单元包括对应于该移位触发器的多个管道锁存输出控制信号产生器。
40.如权利要求39所述的多端口存储设备，其中该第八管道锁存输出控制信号产生器包括：
第四NAND门，用于逻辑地组合该第八管道锁存输出控制源信号和第二复位信号；以及
第四和第五反相器，用于缓冲该第四NAND门的输出并输出该管道锁存输出控制信号的第八位。
41.如权利要求2所述的多端口存储设备，其中该I/O感测放大器控制单元包括：
I/O感测放大器源信号产生单元，用于响应该读指令和该写指令来产生I/O感测放大器源信号；以及
I/O感测放大器控制信号输出单元，用于响应该I/O感测放大器源信号来输出I/O感测放大器控制信号。
42.如权利要求41所述的多端口存储设备，其中该I/O感测放大器源信号产生单元包括：
第一NOR门，用于逻辑地组合该读指令和该写指令；
第一NAND门，用于逻辑地组合该第一NOR门和第二NAND门的输出；
第一延迟电路，用于延迟该第一NAND门的输出一预定时间；
第一反相器，用于反转该第一延迟电路的输出；
第二NAND门，用于逻辑地组合该第一NAND门及该第一反相器的输出和复位信号；
第三NAND门，用于逻辑地组合该第一NAND门和该第一反相器的该输出；以及
第二反相器，用于反转该第三NAND门的输出并输出该I/O感测放大器源信号。
43.如权利要求2所述的多端口存储设备，其中该管道锁存输入控制单元包括：
触发器控制信号产生单元，用于响应从该I/O感测放大器控制单元输出的管道锁存输入控制源信号来产生触发器控制信号；
触发器单元，包括两个触发器；以及
管道锁存输入控制信号输出单元，用于通过组合该触发器单元的输出和该管道锁存输入控制源信号来输出管道锁存输入控制信号。
44.如权利要求43所述的多端口存储设备，其中该触发器控制信号产生单元包括：
第一反相器，用于反转复位信号并输出反相复位信号；
第二反相器，用于反转该反相复位信号并输出延迟复位信号；
第一NAND门，用于逻辑地组合该管道锁存输入控制源信号和该延迟复位信号并输出第一触发器控制信号；以及
第三反相器，用于反转该第一触发器控制信号并输出第二触发器控制信号。
45.如权利要求44所述的多端口存储设备，其中该触发器单元包括：
第一触发器，用于响应该第一和该第二触发器控制信号和该复位信号来传输第二触发器的输出；以及
该第二触发器，用于响应该第一和该第二触发器控制信号和该复位信号来传输该第一触发器的输出。
46.如权利要求45所述的多端口存储设备，其中该第一触发器包括：
第一传输门，用于响应该第一和该第二触发器控制信号来传输该第二触发器的该输出；
第一锁存器，用于响应该复位信号来锁存并复位该第一传输门的输出；
第四反相器，用于反转该第一锁存器的输出；
第二传输门，用于响应该第一和该第二触发器控制信号来传输该第四反相器的输出；
第二锁存器，用于锁存该第二传输门的输出；以及
第五反相器，用于反转该第二锁存器的输出并输出该第一触发器的输出。
47.如权利要求46所述的多端口存储设备，其中该第一锁存器包括：
第二NAND门，用于逻辑地组合该第一传输门的该输出和该复位信号；以及
第六反相器，其输出终端与该第一传输门的输出终端连接，用于反转该第二NAND门的输出。
48.如权利要求46所述的多端口存储设备，其中该第二触发器包括：
第三传输门，用于响应该第一和该第二触发器控制信号来传输该第一触发器的该输出；
第三锁存器，用于响应该反相复位信号来锁存并复位该第三传输门的输出；
第六反相器，用于反转该第三锁存器的输出；
第四传输门，用于响应该第一和该第二触发器控制信号来传输该第六反相器的输出；
第四锁存器，用于锁存该第四传输门的输出；以及
第七反相器，用于反转该第四锁存器的输出并输出该第二触发器的输出。
49.如权利要求48所述的多端口存储设备，其中该第三锁存器包括：
第一NOR门，用于逻辑地组合该第三传输门的该输出和该反相复位信号；以及
第八反相器，其输出终端与该第三传输门的输出终端连接，用于反转该第一NOR门的输出。
50.如权利要求49所述的多端口存储设备，其中该管道锁存输入控制信号输出单元包括：
第一管道锁存输入控制信号输出单元，用于通过组合该管道锁存输入控制源信号和该第一触发器的该输出来输出第一管道锁存输入控制信号；以及
第二管道锁存输入控制信号输出单元，用于通过组合该管道锁存输入控制源信号和该第二触发器的该输出来输出第二管道锁存输入控制信号。
51.如权利要求50所述的多端口存储设备，其中该第一管道锁存输入控制信号输出单元包括：
第二NAND门，用于逻辑地组合该第一触发器的该输出和该管道锁存输入控制源信号；以及
第九和第十反相器，用于缓冲该第二NAND门的输出并输出该管道锁存输入控制信号的第一位。
52.如权利要求51所述的多端口存储设备，其中该第二管道锁存输入控制信号输出单元包括：
第三NAND门，用于逻辑地组合该第二触发器的该输出和该管道锁存输入控制源信号；以及
第十一和第十二反相器，用于缓冲该第三NAND门的输出并输出该管道锁存输入控制信号的第二位。
53.如权利要求3所述的多端口存储设备，其中该列地址产生单元基于存储于该第一和该第二串行数据帧中的列地址信息产生该列地址。
54.如权利要求53所述的多端口存储设备，其中该列地址产生单元包括：
写列地址产生单元，用于产生用于写操作的写列地址；以及
读列地址产生单元，用于产生用于读操作的读列地址。
55.如权利要求54所述的多端口存储设备，其中该写列地址产生单元包括：
第一传输门，用于传输存储于该第一和该第二串行数据帧中的该列地址信息；
第一锁存器，用于锁存该第一传输门的输出；
第一反相器，用于反转该第一锁存器的输出；
第一NMOS晶体管，与地电压终端连接，用于通过其栅极接收该第一反相器的输出；
第二反相器，用于反转当同时输入写数据和该写指令时激活的写操作标志；
第一PMOS晶体管，与第一输出终端连接，用于通过其栅极接收该第二反相器的输出；
第二NMOS晶体管，连接在该第一输出终端和该第一NMOS晶体管之间，用于通过其栅极接收该第二反相器的该输出；
第二PMOS晶体管，连接在电源电压终端和该第一PMOS晶体管之间，用于通过其栅极接收该第一反相器的该输出；以及
第二锁存器，用于锁存在该第一输出终端加载的信号。
56.如权利要求55所述的多端口存储设备，其中该读列地址产生单元包括：
第三NMOS晶体管，与该地电压终端连接，用于通过其栅极接收该列地址信息；
第三反相器，用于反转该读指令；
第三PMOS晶体管，与第二输出终端连接，用于通过其栅极接收该第三反相器的输出；
第四NMOS晶体管，连接在该第二输出终端和该第三NMOS晶体管之间，用于通过其栅极接收该读指令；
第四PMOS晶体管，连接在该电源电压终端和该第三PMOS晶体管之间，用于通过其栅极接收该列地址信息；以及
第四锁存器，用于锁存在该第二输出终端加载的信号。
57.如权利要求5所述的多端口存储设备，其中该端口传输单元包括四个端口传输电路。
58.如权利要求57所述的多端口存储设备，其中每一个该端口传输电路包括：
第一NOR门，用于逻辑地组合该读数据和该端口选择信号；
第一反相器，用于反转该第一NOR门的输出；
第一PMOS晶体管，连接在电源电压终端和输出终端之间，用于通过其栅极接收该第一反相器的输出；
第二反相器，用于反转该端口选择信号；
第一NAND门，用于逻辑地组合该读数据和该第二反相器的输出；
第三反相器，用于反转该第一NAND门的输出；以及
第一NMOS晶体管，连接在该输出终端和地电压终端之间，用于通过其栅极接收该第三反相器的输出。
59.如权利要求5所述的多端口存储设备，其中该临时存储单元包括：
第一NMOS晶体管，与输出终端连接，用于通过其栅极接收该管道锁存单元的该输出；
第一反相器，用于反转该读时钟；
第一PMOS晶体管，与电源电压终端连接，用于通过其栅极接收该第一反相器的输出；
第二NMOS晶体管，连接在该第一NMOS晶体管和地电压终端之间，用于通过其栅极接收该读时钟；
第二PMOS晶体管，连接在该第一PMOS晶体管和该输出终端之间，用于通过其栅极接收该管道锁存单元的该输出；
第一锁存器，用于锁存在该输出终端加载的信号；以及
第二和第三反相器，用于缓冲该第一锁存器的输出并输出该读数据。
60.如权利要求2所述的多端口存储设备，其中该管道锁存单元包括第一至第四管道锁存电路。
61.如权利要求60所述的多端口存储设备，其中该第一管道锁存电路包括：
第一管道锁存，用于响应该管道锁存输入控制信号的该第一位来锁存该I/O感测放大单元的输出，并响应该管道锁存输出控制信号的该第一位来输出该I/O感测放大单元的该输出；以及
第二管道锁存，用于响应该管道锁存输入控制信号的该第二位来锁存该I/O感测放大单元的输出，并响应该管道锁存输出控制信号的该第五位来输出该I/O感测放大单元的该输出。
62.如权利要求61所述的多端口存储设备，其中该第一管道锁存包括：
第一反相器，用于反转该管道锁存输入控制信号的该第一位；
第二反相器，用于反转该第一反相器的输出；
第一PMOS晶体管，与电源电压终端连接，用于通过其栅极接收该第二反相器的输出；
第二PMOS晶体管，连接在该第一PMOS晶体管和第一输出终端之间，用于通过其栅极接收该I/O感测放大单元的该输出；
第一NMOS晶体管，与该第一输入终端连接，用于通过其栅极接收该I/O感测放大单元的该输出；
第二NMOS晶体管，连接在该第一NMOS晶体管和地电压终端之间，用于通过其栅极接收该第一反相器的该输出；
第一锁存器，用于锁存在该第一输出终端加载的信号；
第三反相器，用于反转该管道锁存输出控制信号的该第一位；
第四反相器，用于反转该第三反相器的输出；
第三PMOS晶体管，与该电源电压终端连接，用于接收该第四反相器的输出；
第四PMOS晶体管，连接在该第三PMOS晶体管和第二输出终端之间，用于通过其栅极接收该第一锁存器的输出；
第三NMOS晶体管，与该第二输出终端连接，用于通过其栅极接收该第一锁存器的该输出；以及
第四NMOS晶体管，连接在该第三NMOS晶体管和该地电压终端之间，用于通过其终端接收该第三反相器的该输出，
其中在该第二输出端加载的信号被输入至该临时存储单元。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074617A (zh) * 2016-11-18 2018-05-25 中芯国际集成电路制造(上海)有限公司 一种非易失性存储器
CN108962304A (zh) * 2017-05-17 2018-12-07 爱思开海力士有限公司 存储装置及其操作方法
CN112506108A (zh) * 2020-12-15 2021-03-16 深圳市英威腾电气股份有限公司 基于fpga实现lvds通信的plc系统及其方法
WO2021077773A1 (zh) * 2019-10-25 2021-04-29 长鑫存储技术有限公司 写操作电路、半导体存储器和写操作方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815176B1 (ko) * 2005-09-28 2008-03-19 주식회사 하이닉스반도체 멀티포트 메모리 장치
DE102006045248A1 (de) * 2005-09-29 2007-04-19 Hynix Semiconductor Inc., Ichon Multiport-Speichervorrichtung mit serieller Eingabe-/Ausgabeschnittstelle
JP5188493B2 (ja) * 2006-03-30 2013-04-24 シリコン イメージ，インコーポレイテッド 可変のポート速度を有するマルチポート・メモリ・デバイス
US7831778B2 (en) * 2006-03-30 2010-11-09 Silicon Image, Inc. Shared nonvolatile memory architecture
KR100846386B1 (ko) * 2006-09-21 2008-07-15 주식회사 하이닉스반도체 멀티포트 메모리 장치
US8111535B2 (en) * 2008-02-12 2012-02-07 Silicon Labs Spectra, Inc. Presetable RAM
KR101008993B1 (ko) * 2009-03-30 2011-01-17 주식회사 하이닉스반도체 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
CN103368686A (zh) * 2012-04-09 2013-10-23 联咏科技股份有限公司 用于传送及接收数据的装置和方法
CN102970113B (zh) * 2012-12-04 2016-02-17 山东万博科技股份有限公司 一种适用于多种智能网关的触发指令及触发方法
US9281808B2 (en) * 2013-03-08 2016-03-08 Microchip Technology Incorporated Variable voltage level translator
US9584111B2 (en) * 2014-09-30 2017-02-28 Apple Inc. Systems and methods for improving energy efficiency of gate driver circuits
KR102557324B1 (ko) * 2016-02-15 2023-07-20 에스케이하이닉스 주식회사 메모리 장치
CN108665930A (zh) * 2017-04-01 2018-10-16 北京兆易创新科技股份有限公司 一种nand闪存芯片
KR102517462B1 (ko) * 2018-04-23 2023-04-05 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04160446A (ja) * 1990-10-23 1992-06-03 Yokogawa Medical Syst Ltd マルチポートメモリ
US5375089A (en) 1993-10-05 1994-12-20 Advanced Micro Devices, Inc. Plural port memory system utilizing a memory having a read port and a write port
CA2202432C (en) 1996-05-17 2006-09-12 Marc A. Yesnik Two-ply friction material
KR100289386B1 (ko) * 1997-12-27 2001-06-01 김영환 멀티 포트 에스램
JP2000339999A (ja) 1999-05-28 2000-12-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP3940539B2 (ja) * 2000-02-03 2007-07-04 株式会社日立製作所 半導体集積回路
JP2002109884A (ja) 2000-09-27 2002-04-12 Toshiba Corp メモリ装置
JP4246977B2 (ja) * 2002-08-29 2009-04-02 富士通マイクロエレクトロニクス株式会社 半導体メモリ
FI121329B (fi) 2002-09-12 2010-10-15 Larox Oyj Suodatinlaatta
JP4357246B2 (ja) * 2003-09-16 2009-11-04 株式会社ルネサステクノロジ 半導体記憶装置
KR100605573B1 (ko) * 2004-05-06 2006-07-31 주식회사 하이닉스반도체 멀티-포트 메모리 소자
KR100605571B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 멀티-포트 메모리 소자
KR100533976B1 (ko) * 2004-05-10 2005-12-07 주식회사 하이닉스반도체 멀티-포트 메모리 소자
US7173877B2 (en) 2004-09-30 2007-02-06 Infineon Technologies Ag Memory system with two clock lines and a memory device
DE102006045248A1 (de) * 2005-09-29 2007-04-19 Hynix Semiconductor Inc., Ichon Multiport-Speichervorrichtung mit serieller Eingabe-/Ausgabeschnittstelle
KR100695436B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 및그의 동작 모드 제어방법
KR100695435B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
KR100846386B1 (ko) * 2006-09-21 2008-07-15 주식회사 하이닉스반도체 멀티포트 메모리 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108074617A (zh) * 2016-11-18 2018-05-25 中芯国际集成电路制造(上海)有限公司 一种非易失性存储器
CN108962304A (zh) * 2017-05-17 2018-12-07 爱思开海力士有限公司 存储装置及其操作方法
CN108962304B (zh) * 2017-05-17 2022-04-15 爱思开海力士有限公司 存储装置及其操作方法
WO2021077773A1 (zh) * 2019-10-25 2021-04-29 长鑫存储技术有限公司 写操作电路、半导体存储器和写操作方法
US11244709B2 (en) 2019-10-25 2022-02-08 Changxin Memory Technologies, Inc. Write operation circuit, semiconductor memory, and write operation method
CN112506108A (zh) * 2020-12-15 2021-03-16 深圳市英威腾电气股份有限公司 基于fpga实现lvds通信的plc系统及其方法

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Publication number Publication date
KR20080026723A (ko) 2008-03-26
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