KR100815176B1 - 멀티포트 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 노멀, 프리엠션 버스트 및 인터럽트 라이트동작을 지원하는 멀티포트 메모리 장치를 제공한다. 이를 위해, 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보를 송/수신하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 글로벌입/출력라인을 구비한 멀티포트 메모리 소자에 있어서, 해당 뱅크의 액티브 구간에서 제한적으로 토글링하는 라이트클럭을 생성하기 위한 라이트클럭 생성부, 라이트 커맨드 및 상기 라이트클럭에 응답하여 버스트 라이트 데이터 각각에 대응하는 라이트플래그신호 및 최종라이트신호를 생성하기 위한 라이트제어부, 상기 라이트플래그신호에 응답하여 상기 버스트 라이트 데이터 각각을 래치하기 위한 다수의 데이터래치회로, 상기 최종라이트신호에 응답하여 상기 다수의 데이터래치회로로부터 출력된 데이터를 해당 뱅크로 구동하기 위한 다수의 라이트 드라이버, 액티브 커맨드에 의해 생성되고, 라이트데이터가 인가되는 동안에만 토글링하는 라이트클럭을 생성하는 라이트클럭 생성부 및 상기 라이트클럭에 동기되어 상기 라이트데이터를 상기 뱅크에 전달하는 라이트드라이버를 포함하는 멀티포트 메모리 장치를 제공한다.
멀티포트 메모리 장치, 라이트 동작, 시프트레지스터, 라이트클럭, RX수신부

Description

멀티포트 메모리 장치{MULTI PORT MEMORY DEVICE}
도 1은 일반적인 단일포트 메모리장치를 나타낸 블록도.
도 2는 본 발명의 일실시예에 따른 멀티포트 메모리 장치를 나타낸 블록도.
도 3a 및 도 3b는 각각 라이트커맨드 프레임과 라이트데이터 프레임을 나타낸 도면.
도 4a 및 도 4b는 도 3의 멀티포트 메모리 장치의 라이트 동작을 나타낸 타이밍다이어그램.
도 5는 멀티포트 메모리 장치의 라이트 경로를 나타낸 도면.
도 6은 도 5의 RX수신부를 나타낸 회로도.
도 7은 도 5의 라이트클럭 생성회로를 나타낸 회로도.
도 8은 도 5의 시프트레지스터 스타터회로를 나타낸 회로도.
도 9는 도 5의 시프트레지스터를 나타낸 회로도.
도 10은 도 5의 데이터래치 제어회로를 나타낸 회로도.
도 11은 도 5의 데이터래치회로를 나타낸 회로도.
도 12는 도 5의 컬럼어드레스 선택회로를 나타낸 회로도.
도 13은 도 5의 UDM레지스터를 나타낸 회로도.
도 14는 도 5의 데이터마스크전송회로를 나타낸 회로도.
도 15는 라이트동작회로의 노멀 라이트동작을 나타낸 타이밍다이어그램.
도 16 라이트동작회로의 프리엠션 버스트 라이트동작을 나타낸 타이밍다이어그램.
* 도면의 주요부분에 대한 부호의 설명 *
501 : RX수신부 503 : 라이트클럭 생성회로
505 : 시프트레지스터 스타터회로 507 : 시프트레지스터
509 : 데이터래치 제어회로 511 : 데이터래치회로
513 : 컬럼어드레스 선택회로 515 : UDM레지스터
517 : 데이터마스크전송회로 519 : 라이트드라이버
521 : 라이트신호 변환회로
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 멀티포트 메모리 장치의 뱅크제어부에 관한 것이다.
현재 디램(DRAM)은 기존의 데스크탑(desktop) 컴퓨터, 노트북(note-book) 컴퓨터 및 서버(server)와 같은 전통적인 사용영역뿐만 아니라, HDTV와 같은 영상/음 향 기기에도 사용되어 그 사용범위가 확대되고 있다. 따라서, 기존 메모리 장치의 입/출력 방식(단일포트에 다수의 입/출력 핀을 가진 데이터 교환 방식. 즉, 병렬 입/출력 인터페이스 방식)에서 벗어나 다른 입/출력 방식이 적용될 것을 요구 받고 있다.
여기서, 단일포트 메모리장치에 대해 설명하기 위한 도면을 살펴보면,
도 1은 일반적인 단일포트 메모리장치를 나타낸 블록도이다. 본 도 1에서는 설명의 편의를 위해 일반적인 8뱅크 구조를 갖는 x16, 512M 디램(DRAM)을 예로 도시하였다.
도 1을 참조하면, 일반적인 x16, 512M 디램 단일포트 메모리 장치는 n×m개의 메모리 셀(memory sell)이 매트릭스 형태로 배치된 제1 내지 제8 뱅크(BANK0~BANK7), 제1 내지 제8 뱅크(BANK0~BANK7)와 단일 통신을 수행하는 포트(PORT), 포트(PORT)와 핀 그리고 포트(PORT)와 제1 내지 제8 뱅크(BANK0~BANK7)간의 신호 전달을 위한 다수의 통신라인(GIO)를 구비한다. 여기서 통신라인(GIO)은 디램에서 보편적으로 명명되는 글로벌 입/출력 라인(global I/O line)을 의미하며, 제어버스, 15라인의 주소버스 및 16라인의 멀티포트버스로 이루어진다.
이와같은 단일포트 메모리 장치에서 가장 큰 문제점은 단일포트를 사용하기 때문에 다양한 멀티미디어 기능을 구현할 수 없다는데 있다. 단일포트 메모리 장치에서 멀티미디어 기능을 구현하기 위해서는 여러 개의 메모리 장치, 예를들어 디램 장치를 독립적으로 구성하여 각각의 디램 장치가 서로 다른 기능을 담당하도록 제공하여야만 한다. 하지만, 디램 장치를 독립적으로 구성하는 경우 메모리 접근량이 많은 장치와 적은 장치 간의 적절한 메모리의 할당이 어려워, 전체 메모리 장치의 밀도 대비 이용효율이 떨어지는 문제점이 있다.
이에, 본 발명의 출원인은 2005년 9월 29일자로 특허출원된 특허출원 제2005-90936호를 선출원으로 하여 2006년 4월 11일자로 우선권 주장출원된 특허출원 제2006-0032948호에 개시된 바와 같이 직렬 입/출력 인터페이스를 가진 멀티포트 메모리 소자의 구조를 제안한 바 있다.
도 2는 대한민국 특허출원 제2006-0032948호에 따른 멀티포트 메모리 소자의 구조를 설명하기 위하여 도시한 개념도이다.
여기서, 멀티포트 메모리 장치는 설명의 편의를 위해 4개의 포트(PORT0~PORT3)와 8개의 뱅크(BANK0~BANK7)를 구비하고, 16비트 멀티포트 프레임(16bit data frame)을 갖으며, 64비트 프리패치(64bit prefetch) 동작을 수행하는 것으로 가정한다.
도 2를 참조하면, 멀티포트 메모리 장치는 각기 다른 외부 장치와 독립적으로 직렬 멀티포트통신을 수행하기 위한 제1 내지 제4 포트(PORT0~PORT3), 제1 내지 제4 포트(PORT0~PORT3)를 경계로 상부와 하부에 행 방향으로 배치된 제1 내지 제8 뱅크(상부:BANK0~BANK3, 하부:BANK4~BANK7), 제1 내지 제4 포트(PORT0~PORT3)와 제1 내지 제4 뱅크(BANK0~BANK3) 사이에 행방향으로 위치하여 병렬 멀티포트 전송을 수행하기 위한 제1 글로벌 입/출력 라인(GIO_out), 제1 내지 제4 포트(PORT0~PORT3)와 제5 내지 제8 뱅크(BANK4~BANK7) 사이에 행방향으로 위치하여 병렬 정보 전송을 수행하기 위한 제2 글로벌 입/출력 라인(GIO_in), 제1 및 제2 글 로벌 입/출력 라인(GIO_out, GIO_in)과 제1 내지 제8 뱅크(BANK0~BANK7)간에 신호 전송을 제어가히 위한 제1 내지 제8 뱅크제어부(BCL0~BCL7), 제2 포트(PORT1)와 제3 포트(PORT2) 사이에 위치하여 제1 내지 제4 포트(PORT0~PORT3)에 인가되는 내부 커맨드 및 데이터의 입/출력을 클럭킹(clocking)하는 PLL부(101)를 구비한다.
한편, 신호 전송을 위한 프로토콜(protocol)로서, 입력신호의 프레임(frame format)이 도 3a 및 도 3b에 도시되어 있다.
도 3a 및 도 3b는 각각 라이트커맨드 프레임과 라이트데이터 프레임을 나타낸 도면이다.
우선, 도 3a는 라이트커맨드 프레임을 나타내며, 외부 장치로부터 입력되는 20비트 단위의 직렬화된 신호로써 각 비트의 의미는 하기와 같다.
19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16~14번째 비트는 각각 액티브커맨드(ACT), 라이트커맨드(WT) 및 프리차지커맨드(PCG)이다. 여기서, 정상적인 라이트커맨드를 인가하기 위해서는 라이트커맨드 프레임은 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '1', 14번째 비트가 '0'이 되어야 하고, 프리차지커맨드와 라이트커맨드를 인가하기 위해서는 17번째 비트가 '1', 16번째 비트가 '0', 15번째 비트가 '1', 14번째 비트가 '1'이 되어야 한다. 이어서, 13~10번째 비트는 라이트데이터 프레임의 상위바이트(UPPER BYTE)의 전달을 제어하는 상위데이터마스크(UDM, upper byte write data mask)이고, 9~6번째 비트는 라이트되는 뱅크정보(BANK)이고, 5~0번째 비트는 컬럼어드레스(COLUMN ADDRESS)를 나타낸다.
다음으로, 도 3b는 라이트데이터 프레임을 나타내며, 4클럭에 걸쳐 인가되는 16비트 단위의 라이트데이터로써, 각 비트의 의미는 하기와 같다.
19과 18번째 비트는 실질적으로 사용하지 않는 물리적링크코딩(PHY, physical link coding)비트이고, 17번째 비트는 커맨드(CMD)비트이고, 16번째 비트는 라이트데이터의 하위바이트(LOWER BYTE)의 전달을 제어하는 하위바이트마스크신호(LDM, lower byte write data mask)이고, 15~8번째 비트는 라이트데이터의 상위바이트(UPPER BYTE)이고, 7~0번째 비트는 라이트데이터의 하위바이트(LOWER BYTE)를 나타낸다. 여기서, 정상적인 라이트데이터의 인가는 17번째 비트인 커맨드(CMD)비트가 '0'이 되어야 한다.
도 4a 및 도 4b는 도 2의 멀티포트 메모리 장치의 라이트 동작을 나타낸 타이밍다이어그램이다.
우선, 도 4a는 노멀 라이트동작을 나타낸 것으로써, 노멀 라이트동작은 클럭(CLK)에 동기되어 도 3a의 라이트커맨드 프레임에서 17번째 비트의 커맨드비트와 및 15번째 비트를 디코딩(decoding)하여 생성된 라이트커맨드(ECASPWT)가 활성화되고, 이에 응답하여 클럭(CLK)의 4클럭 동안 매 클럭마다 16비트의 라이트데이터(valid D1, D2, D3, D4)가 인가된다. 즉, 라이트커맨드(ECASPWT) 인가후, 4클럭(CLK)동안 매클럭동안 총 64비트의 라이트데이터가 16비트씩 인가되는 것이다. 이때, 라이트데이터(valid D1, D2, D3, D4)는 도 3b의 라이트데이터 프레임에서 15~0번째 비트의 병렬화 데이터이다.
다음으로, 도 4b를 참조하면, 프리엠션 버스트 라이트(write burst with preemption)동작은 클럭(CLK)에 동기되어 라이트커맨드(ECASPWT)가 활성화된 후, 이에 응답하여 라이트데이터(valid D1, D2, D3, D4)가 연속적으로 16비트씩 들어오는 것이 아니라, 인가되는 16비트씩의 라이트 데이터 사이에 NOP(no operation) 또는 여타의 커맨드(라이트커맨드 제외)가 들어오는 동작을 말한다.
그러나, 이러한 프리엠션 버스트 라이트동작은 라이트데이터를 인가받는 도중 NOP가 들어와서 라이트동작이 일시적으로 멈추고, 이후 나머지 라이트데이터를 인가받아야 하는데, 라이트데이터에 대한 정보를 알려 주거나, 라이트데이터를 동기시키는 장치가 없어 언제 라이트데이터가 인가되는지를 알 수 없다.
이는 결과적으로 멀티포트 메모리 장치의 오동작을 일으켜서 신뢰성 및 안정성을 떨어뜨리는 문제점이 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 노멀, 프리엠션 버스트 및 인터럽트 라이트동작을 지원하는 멀티포트 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트와, 상기 포트와 병렬로 정보 를 송/수신하는 다수의 뱅크와, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 글로벌입/출력라인을 구비한 멀티포트 메모리 소자에 있어서, 해당 뱅크의 액티브 구간에서 제한적으로 토글링하는 라이트클럭을 생성하기 위한 라이트클럭 생성부, 라이트 커맨드 및 상기 라이트클럭에 응답하여 버스트 라이트 데이터 각각에 대응하는 라이트플래그신호 및 최종라이트신호를 생성하기 위한 라이트제어부, 상기 라이트플래그신호에 응답하여 상기 버스트 라이트 데이터 각각을 래치하기 위한 다수의 데이터래치회로, 상기 최종라이트신호에 응답하여 상기 다수의 데이터래치회로로부터 출력된 데이터를 해당 뱅크로 구동하기 위한 다수의 라이트 드라이버, 액티브 커맨드에 의해 생성되고, 라이트데이터가 인가되는 동안에만 토글링하는 라이트클럭을 생성하는 라이트클럭 생성부 및 상기 라이트클럭에 동기되어 상기 라이트데이터를 상기 뱅크에 전달하는 라이트드라이버를 포함하는 멀티포트 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일실시예로써, 멀티포트 메모리 장치의 라이트 경로를 나타낸 블록도이다. 여기서, 라이트 경로는 하나의 뱅크에 대응되는데, 만약 8뱅크 구조를 갖는 멀티포트 메모리 장치라면 라이트 경로도 8개가 필요하다.
도 5를 참조하면, 라이트 경로는 뱅크선택신호(BKEN_P<0:3>)에 응답하여 선택된 병렬화데이터(P0_RX<0:17> 또는 P1_RX<0:17> 또는 P2_RX<0:17> 또는 P3_RX<0:17>)를 입력받는 RX수신부(501), 라이트데이터가 인가되는 동안에만 토글링(toggling)하는 라이트클럭(DCLK)을 생성하기 위한 라이트클럭 생성회로(503), 라이트클럭(DCLK)의 활성화구간에 응답하여 생성되는 다수의 라이트플래그신호(DSTBP<0:3>) 및 최종라이트신호(CASPWT)를 생성하는 라이트 제어부(505, 507, 509), 라이트플래그신호(DSTBP<0:3>)를 콘트롤신호로 사용하여 라이트데이터를 저장하는 데이터래치회로(511), 라이트커맨드 프레임에서의 컬럼어드레스(COLUMN ADDRESS)비트를 디코딩(decoding)하여 해당 어드레스에 대응하는 Yi트랜지스터(비트라인과 세그먼트 입/출력 라인을 연결해주는 컬럼 선택 트랜지스터)를 구동시키는 컬럼어드레스선택회로(513), 라이트데이터마스크신호(LDM_Q<0:3>, UDM_Q<0:3>)를 저장하는 라이트데이터마스크신호 저장부(515, 517), 데이터래치회로(511)에 저장된 라이트데이터를 메모리 셀에 라이트(write)하는 라이트드라이버(519)를 구비한다.
그리고, 라이트 제어부(505, 507, 509)는 시프트레지스터를 셋팅(setting)하기 위한 시프트레지스터 스타터회로(505), 시프트레지스터 스타터회로(505)의 출력신호를 라이트클럭(DCLK)의 폴링 에지에 얼라인되도록 시프트시켜 라이트스트로브신호(WTSTB<0:3>)로 출력하는 시프트레지스터(507), 라이트스트로브신호(WTSTB<0:3>)를 분주시켜 라이트플래그신호(DSTBP<0:3>)로 출력하고, 최종라이트신호(CASPWT)를 생성하는 데이터래치 제어회로(509), 제4 라이트플래그신호(DSTBP<3>)와 동시에 생성되는 최종라이트신호(CASPWT)를 지연 및 펄스폭을 조절하는 라이트신호변환회로(521)로 구현할 수 있다.
또한, 라이트데이터마스크신호 저장부(515, 517)는 라이트데이터의 상위데이터마스크(UDM)를 저장하기 위한 UDM레지스터(515), 라이트데이터 인가시 동시에 인가되는 하위바이트마스크(LDM)와 UDM레지스터(515)에 저장된 상위데이터마스크(UDM)를 라이트플래그신호(DSTBP<0:3>)에 응답하여 라이트드라이버(519)에 전달하는 데이터마스크전송회로(517)를 구비한다.
이와 같은 라이트동작 회로의 각 구성요소를 더욱 자세하게 설명하면 하기와 같다.
도 6은 도 5의 RX수신부(501)를 나타낸 회로도이다.
RX수신부(501)는 병렬화데이터(P0_RX<0:17>, P1_RX<0:17>, P2_RX<0:17>, P3_RX<0:17>)중 하나를 선택하여 클럭(CLK)에 클럭킹하기 위한 회로로써, 이를 설명하기 위한 도면인 도 6을 참조하면, RX수신부(501)는 각 포트(PORT0~PORT3)에서 인가되는 18비트의 병렬화데이터(P0_RX<0:17>, P1_RX<0:17>, P2_RX<0:17>, P3_RX<0:17>)를 입력으로 하고 어떤 뱅크(BANK0~BANK7)에 전달될 것인가를 나타내는 뱅크선택신호(BKEN_P<0:3>)를 콘트롤신호로 하는 먹스부(601, MUX_4×1), 먹스부(601)의 출력신호를 입력으로 하고 클럭(CLK)을 콘트롤신호로 하는 플립플롭회로(603, DFF)로 구현할 수 있다.
여기서, 먹스부(601)는 인가되는 각 포트(PORT0~PORT3)의 18비트의 병렬화데이터(P0_RX<0:17>, P1_RX<0:17>, P2_RX<0:17>, P3_RX<0:17>)에 대응되도록 구비되어야 하고, 플립플롭회로(603)도 마찬가지로 구비되어야 한다.
예를 들어, 첫번째 비트의 데이터(P0_RX<0>, P1_RX<0>, P2_RX<0>, P3_RX<0>) 를 인가받으려면, 뱅크선택신호(BKEN_P<0:3>)를 콘트롤신호로 하는 제1 먹스(MUX0_4×1), 제1 먹스(MUX0_4×1)의 출력신호를 입력으로 하고 클럭(CLK)을 콘트롤신호로 하는 제1 플립플롭회로(DFF0)이 구비되어야 한다.
뱅크선택신호(BKEN_P<0>)가 논리레벨 하이이면 제1 포트(PORT0)에서 인가되는 병렬화데이터(PO_RX<0:17>)를 먹스부(601)를 통해서 받는다. 이렇게, 먹스부(601)를 거친 병렬화데이터(PO_RX<0:17>)는 플립플롭회로(603)에 의해 클럭(CLK)에 동기된다.
그리고, RX수신부(503)의 출력인 8비트의 B_RXT<10:17>과 17비트의 B_RXD<0:16>은 도 3a와 도 3b의 라이트커맨드 프레임도 라이트데이터 프레임도 될수 있다. 즉, RX수신부(503)는 18비트의 B_RXD<0:17>과 18비트의 B_RXT<0:17>를 출력하여 라이트커맨드 프레임과 라이트데이터 프레임에 맞게 배열하는 것이다.
이하 부터 B_RXT<10:17>과 B_RXD<0:16>는 상황에 따라 라이트커맨드 프레임 또는 라이트데이터 프레임으로 명한다.
또한, 도면부호 (605)는 플립플롭회로(603)를 세부적으로 나타낸 것으로써, 보는 바와 같이 B_RXT<0>이 B_RXD<0>보다 빠른 신호임을 알 수 있다. 이렇게 생성된 라이트 프레임(B_RXT<14:17>)이 앞서 설명한 바와 같이 1010 혹은 1011 일때 라이트커맨드(ECASPWT)를 생성하게 된다.
그리고, 플립플롭회로(603)는 먹스부(601)의 출력신호(A<0:17>)를 반전시키는 제1 인버터(INV1), 클럭(CLK)에 응답하여 제1 인버터(INV1)의 출력신호를 전달하는 제1 트랜스미션 게이트(TG1), 제1 트랜스미션 게이트(TG1)의 출력신호를 래치 하여 라이트커맨드 프레임(B_RXT<0:17>)으로 출력하는 래치회로(607), 래치회로(607)의 출력신호를 반전시키는 제2 인버터(INV2), 클럭(CLK)에 응답하여 제2 인버터(INV2)의 출력신호를 전달하는 제2 트랜스미션 게이트(TG2), 제2 트랜스미션 게이트(TG2)의 출력신호를 래치하여 라이트데이터 프레임(B_RXD<0:17>)으로 출력하는 래치회로(609)로 구현할 수 있다.
여기서, 래치회로(607)와 래치회로(609)는 짝수개의 인버터로 구현할 수 있다.
도 7은 도 5의 라이트클럭 생성회로(503)를 나타낸 회로도이다.
도 7를 참조하면, 라이트클럭 생성회로(503)는 라이트커맨드 프레임(B_RXT<0:17>)에서 17번째 비트인 커맨드(CMD)비트를 반전시키는 인버터(INV3), 인버터(INV3)의 출력신호와 클럭(CLK)을 입력으로 하는 낸드게이트(NAND1), 낸드게이트(NAND1)의 출력신호를 반전시켜 라이트클럭(DCLK)을 생성하는 인버터(INV4)로 구현할 수 있다.
이와 같은 라이트클럭 생성회로(503)은 라이트커맨드가 입력된 이후, 라이트데이터를 인가받기 위한 데이터래치회로(511)의 콘트롤신호를 생성하기 위한 회로로써, 라이트커맨드 프레임(B_RXT<0:17>)에서 17번째 비트인 커맨드(CMD)비트는 라이트데이터가 인가되면 논리레벨은 로우가 되고, NOP(no operlation) 및 여타의 커맨드가 인가되는 동안에는 논리레벨은 하이가 된다. 즉, 라이트커맨드 프레임(B_RXT<0:17>)에서 17번째 비트인 커맨드(CMD)비트가 라이트데이터가 인가되는 동안에만 논리레벨이 로우가 되고, 그 이외의 구간에서는 논리레벨이 하이가 되는 것을 이용하여 라이트데이터가 인가될때에만 동작 하는 라이트클럭(DCLK)을 생성하는 것이다.
도 8은 도 5의 시프트레지스터 스타터회로(505)를 나타낸 회로도이다.
도 8를 참조하면, 시프트레지스터 스타터회로(505)는 라이트클럭(DCLK)을 지연시키는 지연회로(DELAY), 지연회로(DELAY)의 출력신호를 반전시키는 인버터(INV15), 인버터(INV15)의 출력신호와 라이트클럭(DCLK)을 입력으로 하는 노어게이트(NOR1), 노어게이트(NOR1)의 출력신호를 게이트입력으로 하는 엔모스 트랜지스터(N7), 라이트커맨드(ECASPWT)를 반전시키는 인버터(INV17), 인버터(INV17)의 출력신호를 게이트입력으로 하고 엔모스 트랜지스터(N7)와 연결된 피모스 트랜지스터(P8), 엔모스 트랜지스터(N7)와 피모스 트랜지스터(P8)의 출력신호를 래치하는 래치회로(801), 래치회로(801)를 리셋하는 리셋신호(RSTb)를 반전시키는 인버터(INV16), 인버터(INV16)의 출력신호를 게이트입력으로 하고, 래치회로(801)와 연결된 엔모스 트랜지스터(N8), 래치회로(801)의 출력신호를 반전시켜 제1 라이트스트로브신호(WTSTB<0>)로 출력하는 인버터(INV18)로 구현할 수 있다.
여기서, 래치회로(801)는 짝수개의 인버터로 구현할 수 있다.
이와 같은 시프트레지스터 스타터회로(505)는 제1 라이트스트로브신호(WTSTB<0>)를 생성하는 회로로써, 라이트커맨드(ECASPWT)가 논리레벨 하이가 되는 순간과 라이트클럭(DCLK)이 논리레벨 로우가 되는 순간에 제1 라이트스트로브신호(WTSTB<0>)가 생성된다.
이렇게 생성된 제1 라이트스트로브신호(WTSTB<0>)는 시프트레지스터(507)에 입력되어 라이트클럭(DCLK)에 얼라인된다.
도 9는 도 5의 시프트레지스터(507)를 나타낸 회로도이다.
도 9를 참조하면, 시프트레지스터(507)는 시프트레지스터 스타터회로(505)에서 입력된 제1 라이트스트로브신호(WTSTB<0>)를 라이트클럭(DCLK)에 얼라인시키되, 제1 라이트스트로브신호(WTSTB<0>)보다 한 클럭 시프트시켜 제2 라이트스트로브신호(WTSTB<1>)로 출력하는 제1 플립플롭회로(DFF18), 제2 라이트스트로브신호(WTSTB<1>)를 한 클럭(라이트클럭(DCLK)에 얼라인 상태) 시프트시켜 제3 라이트스트로브신호(WTSTB<2>)로 출력하는 제2 플립플롭회로(DFF19), 제3 라이트스트로브신호(WTSTB<2>)를 한 클럭(라이트클럭(DCLK)에 얼라인 상태) 시프트시켜 제4 라이트스트로브신호(WTSTB<3>)로 출력하는 제3 플립플롭회로(DFF20)로 구현할 수 있다.
여기서, 제1 내지 제3 플립플롭회로(DFF18~DFF20)는 라이트클럭(DCLK)에 응답하여 제1 라이트스트로브신호(WTSTB<0>)를 전달하는 트랜스미션 게이트(TG3), 트랜스미션 게이트(TG3)의 출력신호를 래치하고 래치리셋신호(RSTb)에 따라 리셋되는 래치회로(901), 라이트클럭(DCLK)에 따라 래치회로(901)의 출력신호를 전달하는 트랜스미션 게이트(TG4), 트랜스미션 게이트(TG4)의 출력신호를 래치하여 제2 내지 제4 라이트스트로브신호(WTSTB<1:3>)를 출력하는 래치회로(903)로 구현할 수 있다.
여기서, 래치회로(901)는 트랜스미션 게이트(TG3)의 출력신호와 래치리셋신호(RSTb)를 입력으로 하는 낸드게이트(NAND10), 낸드게이트(NAND10)의 출력신호를 반전시켜 재차 낸드게이트(NAND10)의 입력으로 전달하는 인버터(INV19)로 구현할 수 있다. 그리고, 래치회로(903)은 짝수의 인버터로 구현할 수 있다.
시프트레지스터(507)는 라이트커맨드(ECASPWT)의 폴링 에지에 자신은 라이징하고, 라이트클럭(DCLK)의 폴링 에지에 자신도 폴링하는 제1 라이트스트로브신호(WTSTB<0>)를 입력으로 한다. 그리고, 제1 라이트스트로브신호(WTSTB<0>)의 폴링 에지에 라이징하여 라이트클럭(DCLK)의 한 주기 동안 활성화하는 제2 라이트스트로브신호(WTSTB<1>)와 제2 라이트스트로브신호(WTSTB<1>)의 폴링 에지에 라이징하여 라이트클럭(DCLK)의 한 주기 동안 활성화하는 제3 라이트스트로브신호(WTSTB<2>)와 제3 라이트스트로브신호(WTSTB<2>)의 폴링 에지에 라이징하여 라이트클럭(DCLK)의 한 주기 동안 활성화하는 제4 라이트스트로브신호(WTSTB<3>)를 생성한다.
이렇게 생성된 제1 내지 제4 라이트스트로브신호(WTSTB<0>~WTSTB<3>)는 라이트클럭(DCLK)과 함께 데이터래치 제어회로(509)에 입력된다.
도 10은 도 5의 데이터래치 제어회로(509)를 나타낸 회로도이다.
도 10을 참조하면, 데이터래치 제어회로(509)는 데이터래치회로(511)의 제어신호로 사용되는 라이트플래그신호(DSTBP<0:3>)를 생성하는 라이트 제어부(151), 최종라이트신호(CASPWT)를 생성하는 라이트신호 생성부(153)를 구비한다.
여기서 각 구성요소를 더욱 자세하게 설명하면 하기와 같다.
라이트 제어부(151)는 라이트클럭(DCLK)과 제1 라이트스트로브신호(WTSTB<0>)를 입력으로 하는 낸드게이트(NAND2), 낸드게이트(NAND2)의 출력신호를 반전시켜 제1 라이트플래그신호(DSTBP<0>)로 출력하는 인버터(INV5)로 구현되는 제1 라이트 제어부, 라이트클럭(DCLK)과 제2 라이트스트로브신호(WTSTB<1>)를 입력으로 하는 낸드게이트(NAND3), 낸드게이트(NAND3)의 출력신호를 반전시켜 제2 라이 트플래그신호(DSTBP<1>)로 출력하는 인버터(INV6)로 구현되는 제2 라이트 제어부, 라이트클럭(DCLK)과 제3 라이트스트로브신호(WTSTB<2>)를 입력으로 하는 낸드게이트(NAND4), 낸드게이트(NAND4)의 출력신호를 반전시켜 제3 라이트플래그신호(DSTBP<2>)로 출력하는 인버터(INV7)로 구현되는 제3 라이트 제어부, 라이트클럭(DCLK)과 제4 라이트스트로브신호(WTSTB<3>)를 입력으로 하는 낸드게이트(NAND5), 낸드게이트(NAND5)의 출력신호를 반전시켜 제4 라이트플래그신호(DSTBP<3>)로 출력하는 인버터(INV8)로 구현되는 제4 라이트 제어부로 구현할 수 있다.
그리고, 라이트신호 생성부(153)는 라이트클럭(DCLK)과 제4 라이트스트로브신호(WTSTB<3>)를 입력으로 하는 낸드게이트(NAND6), 낸드게이트(NAND6)의 출력신호를 반전시켜 최종라이트신호(CASPWT)로 출력하는 인버터(INV9)로 구현할 수 있다.
여기서, 라이트플래그신호(DSTBP<0:3>)는 라이트클럭(DCLK)과 라이트스트로브신호(WTSTB<0:3>)를 앤드(AND)하였기 때문에, 라이트클럭(DCLK)의 순차적인 라이징 에지에서 라이징하고 라이트스트로브신호(WTSTB<0:3>)의 폴링 에지에서 폴링하는 신호이다.
이렇게 생성된 라이트플래그신호(DSTBP<0:3>)는 데이터래치회로(511)에 전달된다.
도 11은 도 5의 데이터래치회로(511)를 나타낸 회로도이다.
데이터래치회로(511)는 제1 라이트플래그신호(DSTBP<0>)에 따라 라이트데이 터 프레임(B_RXD<0:17>)에서 첫번째 라이트데이터 프레임의 실질적인 라이트데이터{라이트데이터 프레임의 15~8번째 비트에 해당하는 라이트데이터의 상위바이트(UPPER BYTE)와, 7~0번째 비트에 해당하는 라이트데이터의 하위바이트(LOWER BYTE)}를 저장하는 제1 데이터래치회로, 제2 라이트플래그신호(DSTBP<1>)에 따라 두번째 라이트데이터 프레임의 라이트데이터를 저장하는 제2 데이터래치회로, 제3 라이트플래그신호(DSTBP<2>)에 따라 세번째 라이트데이터 프레임의 라이트데이터를 저장하는 제3 데이터래치회로, 제4 라이트플래그신호(DSTBP<3>)에 따라 네번째 라이트데이터 프레임의 라이트데이터를 저장하는 제4 데이터래치회로를 구비한다.
각각의 데이터래치회로는 동일한 구조를 갖고 있는데, 도 11을 참조하면, 각각은 라이트플래그신호(DSTBP<0:3>)를 반전시키는 인버터(INV10), 인버터(INV10)의 출력신호를 게이트입력으로 하는 피모스 트랜지스터(P2), 라이트플래그신호(DSTBP<0:3>)를 게이트입력으로 하는 엔모스 트랜지스터(N1), 실질적인 라이트데이터를 게이트입력으로 하는 피모스 및 엔모스 트랜지스터(P1, N2), 피모스 및 엔모스 트랜지스터(P2, N1)의 출력신호를 래치하여 라이트데이터를 저장하는 래치회로(170)로 구현할 수 있다.
데이터래치회로(511)는 라이트플래그신호(DSTBP<0:3>)를 제어신호로 사용하여 라이트플래그신호(DSTBP<0:3>)가 순차적으로 입력될 때마다 16비트의 라이트데이터를 래치회로(170)에 저장한다. 따라서, 제4 라이트플래그신호(DSTBP<3>)가 입력되는 순간 총 64비트의 라이트데이터가 저장되는 것이다.
그리고, 제4 라이트플래그신호(DSTBP<3>)와 동시에 발생하는 신호인 최종라 이트신호(CASPWT)는 라이트신호변환회로(521)를 거쳐 라이트드라이버(519)에 전달된다.
도 12는 도 5의 컬럼어드레스 선택회로(513)를 나타낸 회로도이다.
도 12를 참조하면, 컬럼어드레스 선택회로(513)는 라이트커맨드(ECASPWT)에 응답하여 라이트커맨드 프레임(B_RXT<0:17>)에서 5~0번째 비트에 해당하는 컬럼어드레스(COLUMN ADDRESS)비트를 전달하는 트랜스미션 게이트(TG5), 트랜스미션 게이트(TG5)의 출력신호를 래치하는 래치회로(251), 래치회로(251)의 출력신호를 반전시키는 인버터(INV11), 인버터(INV11)의 출력신호를 게이트 입력으로 하는 엔모스 및 피모스 트랜지스터(N4, P3), 최종라이트신호(CASPWT)를 반전시키는 인버터(INV12), 인버터(INV12)의 출력신호를 게이트입력으로 하는 피모스 트랜지스터(P4), 최종라이트신호(CASPWT)를 게이트입력으로 하는 엔모스 트랜지스터(N3), 피모스 및 엔모스 트랜지스터(P4, N3)의 출력신호를 래치하여 해당 컬럼어드레스의 Yi트랜지스터(비트라인과 세그먼트 입/출력 라인을 연결해주는 스위치 트랜지스터)를 구동시키기 위한 컬럼어드레스신호(BAY<0:5>)를 출력하는 래치회로(253)로 구현할 수 있다.
컬럼어드레스 선택회로(513)는 라이트커맨드 프레임(B_RXT<0:17>) 중 0~5번째 비트에 해당하는 컬럼어드레스(COLUMN ADDRESS)비트를 디코딩하여 해당 컬럼어드레스의 Yi트랜지스터를 구동시켜 라이트데이터를 비트라인에 전달되도록 한다.
도 13은 도 5의 UDM레지스터(515)를 나타낸 회로도이다.
UDM레지스터(515)는 라이트커맨드(ECASPWT)에 응답하여 라이트커맨드 프레 임(B_RXT<0:17>) 중 10번째 비트에 해당하는 상위데이터마스크(UDM, B_RXT<10>)비트를 저장하는 제1 UDM레지스터, 라이트커맨드(ECASPWT)에 응답하여 라이트커맨드 프레임(B_RXT<0:17>) 중 11번째 비트에 해당하는 상위데이터마스크(UDM, B_RXT<11>)비트를 저장하는 제2 UDM레지스터, 라이트커맨드(ECASPWT)에 응답하여 라이트커맨드 프레임(B_RXT<0:17>) 중 12번째 비트에 해당하는 상위데이터마스크(UDM, B_RXT<12>)비트를 저장하는 제3 UDM레지스터, 라이트커맨드(ECASPWT)에 응답하여 라이트커맨드 프레임(B_RXT<0:17>) 중 13번째 비트에 해당하는 상위데이터마스크(UDM, B_RXT<13>)비트를 저장하는 제4 UDM레지스터를 구비한다.
각각의 UDM레지스터는 동일한 구조를 갖고 있는데, 도 13을 참조하면, 각각은 라이트커맨드(ECASPWT)에 응답하여 라이트커맨드 프레임(B_RXT<0:17>) 중 10~13번째 비트에 해당하는 상위데이터마스크(UDM)비트를 전달하는 트랜스미션 게이트(TG6), 트랜스미션 게이트(TG6)의 출력신호를 래치하는 래치회로(351), 라이트커맨드(ECASPWT)에 응답하여 래치회로(351)의 출력신호를 전달하는 트랜스미션 게이트(TG7), 트랜스미션 게이트(TG7)의 출력신호를 래치하는 래치회로(353)로 구현할 수 있다.
UDM레지스터(515)는 라이트커맨드 프레임(B_RXT<0:17>)의 10~13번재 비트에 해당하는 상위데이터마스크(UDM)비트를 저장하여 데이터마스크전송회로(517)로 전달하는 역할을 한다.
그리고, 상위데이터마스크(UDM)비트는 하나의 라이트커맨드 프레임에 대응하여 입력되는 4개의 라이트데이터 프레임중 라이트데이터의 상위바이트(UPPER BYTE) 를 라이트(write)할지를 제어하는 비트이다.
도 14는 도 5의 데이터마스크전송회로(517)를 나타낸 회로도이다.
데이터마스크전송회로(517)는 하위데이터마스크(LDM)비트를 라이트드라이버(519)에 전달하는 하위데이터마스크전송회로와 UDM레지스터(515)에서 출력되는 상위데이터마스크(UDM)비트를 라이트드라이버(519)에 전달하는 상위데이터마스크전송회로를 구비한다.
여기서, 하위데이터마스크전송회로는 제1 라이트플래그신호(DSTBP<0>)에 응답하여 첫번째 라이트데이터 프레임(B_RXD<0:17>)중 16번째 비트에 해당하는 하위데이터마스크(LDM)비트를 제1 라이트드라이버에 전달하는 제1 하위데이터마스크전송회로, 제2 라이트플래그신호(DSTBP<1>)에 응답하여 두번째 라이트데이터 프레임의 하위데이터마스크(LDM)비트를 제2 라이트드라이버에 전달하는 제2 하위데이터마스크전송회로, 제3 라이트플래그신호(DSTBP<2>)에 응답하여 세번째 라이트데이터 프레임의 하위데이터마스크(LDM)비트를 제3 라이트드라이버에 전달하는 제3 하위데이터마스크전송회로, 제4 라이트플래그신호(DSTBP<3>)에 응답하여 네번째 라이트데이터프레임의 하위데이터마스크(LDM)비트를 제4 라이트드라이버에 전달하는 제4 하위데이터마스크전송회로로 구현할 수 있다.
그리고, 상위데이터마스크전송회로는 제4 라이트플래그신호(DSTBP<3>)에 응답하여 제1 UDM레지스터의 출력신호인 라이트커맨드 프레임(B_RXT<0:17>)중 10번째 비트에 해당하는 첫번째 상위데이터마스크(UDM)비트를 제1 라이트드라이버에 전달하는 제1 상위데이터마스크전송회로, 제4 라이트플래그신호(DSTBP<3>)에 응답하여 제2 UDM레지스터의 출력신호인 라이트커맨드 프레임(B_RXT<0:17>)중 11번째 비트에 해당하는 상위데이터마스크(UDM)비트를 제2 라이트드라이버에 전달하는 제2 상위데이터마스크전송회로, 제4 라이트플래그신호(DSTBP<3>)에 응답하여 제3 UDM레지스터의 출력신호인 라이트커맨드 프레임(B_RXT<0:17>)중 12번째 비트에 해당하는 상위데이터마스크(UDM)비트를 제3 라이트드라이버에 전달하는 제3 상위데이터마스크전송회로, 제4 라이트플래그신호(DSTBP<3>)에 응답하여 제4 UDM레지스터의 출력신호인 라이트커맨드 프레임(B_RXT<0:17>)중 13번째 비트에 해당하는 네번째 상위데이터마스크(UDM)비트를 제4 라이트드라이버에 전달하는 제4 상위데이터마스크전송회로로 구현할 수 있다.
여기서, 하위 및 상위데이터마스크전송회로는 입력되는 신호만이 차이가 있을 뿐, 동일한 구조를 갖는데, 도 14를 참조하면, 라이트플래그신호(DSTBP<0:3>)를 반전시키는 인버터(INV13), 인버터(INV13)의 출력신호를 게이트입력으로 하는 피모스 트랜지스터(P6), 라이트플래그신호(DSTBP<0:3>)를 게이트입력으로 하는 엔모스 트랜지스터(N5), 상위 또는 하위 데이터마스크(UDM, LDM)비트를 게이트입력으로 하는 피모스 및 엔모스 트랜지스터(P5, N6), 피모스 및 엔모스 트랜지스터(P6, N5)의 출력신호를 래치하는 래치회로(451), 래치회로리셋신호(RSTb)를 반전시키는 인버터(INV14), 인버터(INV14)의 출력신호를 게이트입력으로하고 래치회로(451)의 입력단과 연결된 피모스 트랜지스터(P7)로 구현할 수 있다.
데이터마스크전송회로(517)는 상위 또는 하위데이터마스크(UDM, LDM)를 라이트플래그신호(DSTBP<0:3>)에 따라 라이트드라이버(519)에 전달하는 역할을 한다.
다음으로, 라이트드라이버(519)는 데이터래치회로(511)의 출력인 라이트데이터(Q<0:3>DATA<0:15>)를 인가받아 뱅크의 메모리 셀(memory cell)에 라이트(write)하기 위한 드라이버이다.
이러한 동작을 위해 라이트드라이버(519)는 제1 내지 제4 데이터래치회로에 대응되도록 제1 내지 제4 라이트드라이버를 구비하고, 일반적인 디램(DRAM)에서 사용되는 구조를 사용하여 라이트데이터를 뱅크의 메모리 셀에 동시에 라이트한다.
이렇게 구비된 라이트동작회로의 동작의 타이밍다이어그램을 설명하면,
도 15는 라이트동작회로의 노멀 라이트동작을 나타낸 타이밍다이어그램이다. 그리고, B_RXD<0:15>는 라이트데이터 프레임(B_RXD<0:17>)에서 0~15번째 비트의 상위바이트(UPPER BYTE)와 하위바이트(LOWER BYTE)를 의미한다.
도 15를 참조하면, 노멀 라이트동작은 라이트커맨드 프레임(B_RXT<0:17>)에서 17번째 비트인 커맨드(CMD)비트가 라이트데이터가 인가되는 동안에만 논리레벨이 로우가 되고, 그 이외의 구간에서는 논리레벨이 하이가 되는 것을 이용하여 라이트데이터가 인가될때에만 동작 하는 라이트클럭(DCLK)을 생성 - 여기서 라이트데이터는 4클럭 사이클 동안 16비트 단위로 입력되기 때문에 라이트클럭(DCLK)는 4클럭 사이클을 갖는다. - 하고, 이 라이트클럭(DCLK)의 1클럭 사이클 마다 대응되는 제1 내지 제4 라이트스트로브신호(WTSTB<0:3>)를 생성한다. 그리고, 제1 내지 제4 라이트스트로브신호(WTSTB<0:3>) 각각에 대응되되, 제1 내지 제4 라이트스트로브신호(WTSTB<0:3>)의 폴링 에지에 얼라인되고, 라이트클럭(DCLK)의 펄스폭인 제1 내지 제4 라이트플래그신호(DTSTB<0:3>)를 생성하여 라이트데이터(D<0:3>)를 래치한다. 그리고, 제4 라이트플래그신호(DTSTB<3>)와 동시에 생성되는 최종라이트신호(CASPWT)를 지연시키고 펄스폭을 조절시켜 라이트데이터(D<0:3>)를 메모리 셀에 라이트(write)하는 라이트드라이버의 콘트롤신호로 사용한다.
결과적으로, 노멀 라이트동작은 라이트데이터(D<0:3>)가 인가되는 동안에만 토글링하는 라이트클럭(DCLK)을 생성하여 순차적으로 인가되는 16비트의 라이트데이터(D<0:3>)를 메모리 셀에 라이트한다.
도 16은 라이트동작회로의 프리엠션 버스트 라이트동작을 나타낸 타이밍다이어그램이다. 그리고, B_RXD<0:15>는 라이트데이터 프레임(B_RXD<0:17>)에서 0~15번째 비트의 상위바이트(UPPER BYTE)와 하위바이트(LOWER BYTE)를 의미한다.
도 16을 참조하면, 프리엠션 버스트 라이트동작은 라이트데이터(D<0:3>)인가시 각각의 라이트데이터 사이사이에 NOP(no operlation) 및 여타의 커맨드가 인가될때의 라이트동작으로써, 노멀 라이트동작과 마찬가지로 라이트데이터(D<0:3>)가 인가될때 토글링되는 라이트클럭(DCLK)을 생성하여 NOP(no operlation) 및 여타의 커맨드가 입력될때는 비활성화되도록 콘트롤한다. 이 라이트클럭(DCLK)의 1클럭 사이클 마다 대응되는 제1 내지 제4 라이트스트로브신호(WTSTB<0:3>)를 생성하고, 제1 내지 제4 라이트스트로브신호(WTSTB<0:3>) 각각에 대응되되, 제1 내지 제4 라이트스트로브신호(WTSTB<0:3>)의 폴링 에지에 얼라인되고, 라이트클럭(DCLK)의 펄스폭인 제1 내지 제4 라이트플래그신호(DTSTB<0:3>)를 생성하여 라이트데이터(D<0:3>)를 래치한다. 그리고, 제4 라이트플래그신호(DTSTB<3>)와 동시에 생성되는 최종라이트신호(CASPWT)를 지연시키고 펄스폭을 조절시켜 라이트데이터(D<0:3>) 를 메모리 셀에 라이트(write)하는 라이트드라이버의 콘트롤신호로 사용한다.
결과적으로, 프리엠션 버스트 라이트동작은 라이트데이터(D<0:3>)가 인가되는 동안에 활성화되고, NOP(no operlation) 및 여타의 커맨드가 인가되는 동안에는 비활성화되는 라이트클럭(DCLK)을 생성하여 순차적으로 인가되는 16비트의 라이트데이터(D<0:3>)를 메모리 셀에 라이트한다.
전술한 바와 같이 본 발명은, 라이트데이터가 인가되는 동안에만 활성화되는 라이트클럭(DCLK)을 생성하여 노멀 라이트동작 및 프리엠션 버스트 라이트동작 가능한 멀티포트 메모리 장치를 제조한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서 라이트클럭 생성회로, 시프트레지스터 스타터회로, 데이터래치 제어 회로 및 시프트레지스터는 여타의 논리로직을 통해 구현할 수 있 음은 자명한 것임을 알 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명은 다수 개의 멀티 미디어 기기와 연계가 가능하고, 멀티 미디어 중 메모리 활용 비율이 높은 장치로 보다 많은 메모리를 할당하여 메모리 활용 효율이 좋은 멀티포트 메모리 장치에서 보다 효율적인 라이트 동작을 획득할 수 있다. 또한, NOP나 여타의 커맨드에 의해 단절되는 라이트데이터 인가 동작도 유동적으로 대처가능하여 안정적인 라이트 동작을 얻을 수 있다.
따라서, 멀티포트 메모리 소자의 효율적인 동작 및 보다 빠른 데이터 처리 효과를 얻을 수 있다.

Claims (27)

  1. 외부 장치와 직렬 입/출력 인터페이스를 지원하는 다수의 포트, 상기 포트와 병렬로 정보를 송/수신하는 다수의 뱅크, 상기 뱅크와 상기 포트 간에 정보 송수신을 지원하는 다수의 글로벌입/출력라인을 구비한 멀티포트 메모리 장치에 있어서,
    해당 뱅크의 액티브 구간에서 제한적으로 토글링하는 라이트클럭을 생성하기 위한 라이트클럭 생성부;
    라이트 커맨드 및 상기 라이트클럭에 응답하여 버스트 라이트 데이터 각각에 대응하는 라이트플래그신호 및 최종라이트신호를 생성하기 위한 라이트제어부;
    상기 라이트플래그신호에 응답하여 상기 버스트 라이트 데이터 각각을 래치하기 위한 다수의 데이터래치회로; 및
    상기 최종라이트신호에 응답하여 상기 다수의 데이터래치회로로부터 출력된 데이터를 해당 뱅크로 구동하기 위한 다수의 라이트 드라이버
    를 포함하는 멀티포트 메모리 장치.
  2. 제1항에 있어서,
    상기 멀티포트 메모리 장치는,
    상기 다수의 포트에서 인가되는 병렬화데이터를 인가받아 데이터프레임을 생성하는 RX수신부;
    상기 라이트데이터를 임시저장하는 다수의 데이터래치회로;
    상기 데이터프레임에 따라 컬럼어드레스를 선택하는 컬럼어드레스 선택회로; 및
    상기 라이트데이터중 일부를 선택적으로 라이트하지 않는게끔 제어하는 데이터마스크출력부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  3. 제1항에 있어서,
    상기 라이트제어부는,
    상기 라이트클럭에 응답하여 하기 시프트레지스터를 셋팅하기 위한 시프트레지스터 스타터회로;
    상기 시프트레지스터 스타터회로의 출력신호를 라이트클럭의 폴링 에지에 얼라인되도록 시프트시켜 라이트스트로브신호로 출력하는 시프트레지스터;
    상기 라이트스트로브신호를 분주시켜 순차적으로 활성화되는 다수의 라이트 플래그신호와 라이트신호를 생성하는 데이터래치 제어회로; 및
    상기 라이트신호의 펄스폭을 변화시켜 라이트드라이버인에이블신호로 출력하는 라이트신호변환회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  4. 제2항에 있어서,
    상기 라이트데이터는 16비트씩 내부클럭의 4클럭 동안 총 64비트가 상기 뱅크로 인가되는 것을 특징으로 하는 멀티포트 메모리 장치.
  5. 제2항에 있어서,
    상기 데이터마스크출력부는,
    상기 라이트데이터 중 상위 8비트의 라이팅(write)을 방지하기 위한 상위데이터마스크비트를 저장하는 상위데이터마스크비트 레지스터;
    상기 상위데이터마스크비트 레지스터의 상위데이터마스크비트를 상기 라이트드라이버에 전송하기 위한 상위데이터마스크비트 전송회로; 및
    상기 라이트데이터 중 하위 8비트의 라이팅을 방지하기 위한 하위바이트마스크비트를 상기 라이트드라이버에 전송하기 위한 하위바이트마스크비트 전송회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  6. 제2항에 있어서,
    상기 RX수신부는,
    상기 다수의 뱅크중 일부를 선택하기 위한 뱅크선택신호를 콘트롤신호로 상기 각 포트에서 인가되는 18비트의 병렬화데이터를 개별적으로 입력받는 18개의 먹스부; 및
    내부클럭을 콘트롤신호로 상기 먹스부의 출력신호를 입력받아 제1 데이터프레임과 제2 데이터프레임을 생성하는 18개의 플립플롭회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  7. 제6항에 있어서,
    상기 플립플롭회로는,
    상기 먹스부의 출력신호를 반전시키는 제1 인버터;
    상기 내부클럭에 응답하여 상기 제1 인버터의 출력신호를 전달하는 제1 트랜스미션 게이트;
    상기 제1 트랜스미션 게이트의 출력신호를 래치하여 제1 데이터프레임으로 출력하는 제1 래치회로;
    상기 제1 래치회로의 출력신호를 반전시키는 제2 인버터;
    상기 내부클럭에 응답하여 제2 인버터의 출력신호를 전달하는 제2 트랜스미션 게이트; 및
    상기 제2 트랜스미션 게이트의 출력신호를 래치하여 제2 데이터프레임으로 출력하는 제2 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 데이터프레임이 상기 제2 데이터프레임보다 먼저 생성되는 것을 특징으로 하는 멀티포트 메모리 장치.
  9. 제2항에 있어서,
    상기 라이트클럭 생성부는,
    상기 데이터프레임 중 커맨드(CMD)비트를 반전시키는 제3 인버터;
    상기 제3 인버터의 출력신호와 내부클럭을 입력으로 하는 제1 낸드게이트; 및
    상기 제1 낸드게이트의 출력신호를 반전시켜 라이트클럭을 생성하는 제4 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  10. 제3항에 있어서,
    상기 시프트레지스터 스타터회로는 라이트커맨드와 상기 라이트클럭의 논리레벨에 응답하여 상기 시프트레지스터를 셋팅하는 것을 특징으로 하는 멀티포트 메모리 장치.
  11. 제10항에 있어서,
    상기 시프트레지스터 스타터회로는,
    상기 라이트클럭을 지연시키는 제1 지연회로;
    상기 제1 지연회로의 출력신호를 반전시키는 제5 인버터;
    상기 제5 인버터의 출력신호와 라이트클럭을 입력으로 하는 제1 노어게이트;
    상기 제1 노어게이트의 출력신호를 게이트입력으로 하는 제1 엔모스 트랜지스터;
    상기 라이트커맨드를 반전시키는 제6 인버터;
    상기 제6 인버터의 출력신호를 게이트입력으로 하고 상기 제1 엔모스 트랜지스터와 연결된 제1 피모스 트랜지스터;
    상기 제1 엔모스 트랜지스터와 제1 피모스 트랜지스터의 출력신호를 래치하는 제3 래치회로;
    상기 제3 래치회로를 리셋하는 리셋신호를 반전시키는 제7 인버터;
    상기 제7 인버터의 출력신호를 게이트입력으로 하고, 제3 래치회로와 연결된 제2 엔모스 트랜지스터; 및
    상기 제3 래치회로의 출력신호를 반전시켜 시프트레지스터를 셋팅하는 제1 라이트스트로브신호로 출력하는 제8 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  12. 제11항에 있어서,
    상기 시프트레지스터는,
    상기 제1 라이트스트로브신호를 상기 라이트클럭에 얼라인시키되, 제1 라이트스트로브신호보다 한 클럭 시프트 시켜 제2 라이트스트로브신호로 출력하는 제19 플립플롭회로;
    상기 제2 라이트스트로브신호를 한 클럭(라이트클럭(DCLK)에 얼라인 상태) 시프트 시켜 제3 라이트스트로브신호로 출력하는 제20 플립플롭회로; 및
    상기 제3 라이트스트로브신호를 한 클럭(라이트클럭(DCLK)에 얼라인 상태) 시프트 시켜 제4 라이트스트로브신호로 출력하는 제21 플립플롭회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  13. 제12항에 있어서,
    상기 제19 내지 제21 플립플롭회로는,
    상기 라이트클럭에 응답하여 자신의 입력신호를 전달하는 제3 트랜스미션 게이트;
    상기 제3 트랜스미션 게이트의 출력신호를 래치하고 래치리셋신호에 따라 리셋되는 제4 래치회로;
    상기 라이트클럭에 따라 제4 래치회로의 출력신호를 전달하는 제4 트랜스미션 게이트;
    상기 제4 트랜스미션 게이트의 출력신호를 래치하여 자신의 출력신호를 출력하는 제5 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  14. 제13항에 있어서,
    상기 제4 래치회로는,
    상기 제3 트랜스미션 게이트의 출력신호와 래치리셋신호를 입력으로 하는 제2 낸드게이트; 및
    상기 제2 낸드게이트의 출력신호를 반전시켜 재차 상기 제2 낸드게이트의 입력으로 전달하는 제9 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  15. 제12항에 있어서,
    상기 데이터래치 제어회로는,
    상기 데이터래치회로의 제어신호로 사용되고, 순차적으로 활성화되는 다수의 라이트플래그신호를 생성하는 라이트 제어부; 및
    라이트신호를 생성하는 라이트신호 생성부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  16. 제15항에 있어서,
    상기 라이트 제어부는,
    상기 라이트클럭과 제1 라이트스트로브신호에 응답하여 제1 라이트플래그신호를 생성하는 제1 라이트 제어부;
    상기 라이트클럭과 제2 라이트스트로브신호에 응답하여 제2 라이트플래그신호를 생성하는 제2 라이트 제어부;
    상기 라이트클럭과 제3 라이트스트로브신호에 응답하여 제3 라이트플래그신호를 생성하는 제3 라이트 제어부; 및
    상기 라이트클럭과 제4 라이트스트로브신호에 응답하여 제4 라이트플래그신호를 생성하는 제4 라이트 제어부
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 내지 제4 라이트 제어부는,
    상기 라이트클럭과 라이트스트로브신호를 입력으로 하는 제3 낸드게이트; 및
    상기 제3 낸드게이트의 출력신호를 반전시켜 라이트플래그신호로 출력하는 제10 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  18. 제15항에 있어서,
    상기 라이트신호 생성부는,
    상기 라이트클럭과 제4 라이트스트로브신호를 입력으로 하는 제4 낸드게이트; 및
    상기 제4 낸드게이트의 출력신호를 반전시켜 라이트신호로 출력하는 제11 인버터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  19. 제16항에 있어서,
    상기 데이터래치회로는,
    상기 제1 라이트플래그신호에 따라 첫번째 라이트데이터를 저장하는 제1 데이터래치회로;
    상기 제2 라이트플래그신호에 따라 두번째 라이트데이터를 저장하는 제2 데이터래치회로;
    상기 제3 라이트플래그신호에 따라 세번째 라이트데이터를 저장하는 제3 데이터래치회로; 및
    상기 제4 라이트플래그신호에 따라 네번째 라이트데이터를 저장하는 제4 데이터래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 데이터래치회로는,
    상기 제1 라이트플래그신호를 반전시키는 제12 인버터;
    상기 제12 인버터의 출력신호를 게이트입력으로 하는 제2 피모스 트랜지스터;
    상기 제1 라이트플래그신호를 게이트입력으로 하는 제3 엔모스 트랜지스터;
    상기 라이트데이터를 게이트입력으로 하는 제3 피모스 및 제4 엔모스 트랜지스터; 및
    상기 제3 피모스 및 제4 엔모스 트랜지스터의 출력신호를 래치하여 라이트데이터를 저장하는 제6 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  21. 제2항에 있어서,
    상기 컬럼어드레스 선택회로는 상기 데이터프레임 중 컬럼어드레스(COLUMN ADDRESS)비트를 디코딩하여 해당 컬럼어드레스의 Yi트랜지스터(비트라인과 세그먼트 입/출력 라인을 연결하는 트랜지스터)를 구동시키기위한 컬럼어드레스신호를 출력하는 것을 특징으로 하는 멀티포트 메모리 장치.
  22. 제21항에 있어서,
    상기 컬럼어드레스 선택회로는,
    상기 라이트커맨드에 응답하여 상기 컬럼어드레스비트를 전달하는 제5 트랜스미션 게이트;
    상기 제5 트랜스미션 게이트의 출력신호를 래치하는 제7 래치회로;
    상기 제7 래치회로의 출력신호를 반전시키는 제12 인버터;
    상기 제12 인버터의 출력신호를 게이트 입력으로 하는 제5 엔모스 및 제4 피모스 트랜지스터;
    상기 라이트신호를 반전시키는 제13 인버터;
    상기 제13 인버터의 출력신호를 게이트입력으로 하는 제5 피모스 트랜지스터;
    상기 라이트신호를 게이트입력으로 하는 제6 엔모스 트랜지스터; 및
    상기 제5 피모스 및 제6 엔모스 트랜지스터의 출력신호를 래치하여 컬럼어드레스신호를 출력하는 제8 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  23. 제5항에 있어서,
    상기 상위데이터마스크비트 레지스터는,
    상기 라이트커맨드에 응답하여 데이터프레임 중 첫번째 상위데이터마스크비트를 저장하는 제1 상위데이터마스크비트레지스터;
    상기 라이트커맨드에 응답하여 데이터프레임 중 두번째 상위데이터마스크비트를 저장하는 제2 상위데이터마스크비트레지스터;
    상기 라이트커맨드에 응답하여 데이터프레임 중 세번째 상위데이터마스크비트를 저장하는 제3 상위데이터마스크비트레지스터; 및
    상기 라이트커맨드에 응답하여 데이터프레임 중 네번째 상위데이터마스크비트를 저장하는 제4 상위데이터마스크레지스터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  24. 제23항에 있어서,
    상기 제1 내지 제4 상위데이터마스크레지스터는,
    상기 라이트커맨드에 응답하여 상기 상위데이터마스크비트를 전달하는 제5 트랜스미션 게이트;
    상기 제5 트랜스미션 게이트의 출력신호를 래치하는 제9 래치회로;
    상기 라이트커맨드에 응답하여 제9 래치회로의 출력신호를 전달하는 제6 트랜스미션 게이트; 및
    상기 제6 트랜스미션 게이트의 출력신호를 래치하는 제10 래치회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  25. 제24항에 있어서,
    상기 하위바이트마스크비트 전송회로는,
    상기 라이트플래그신호 중, 제1 라이트플래그신호에 응답하여 첫번째 하위데이터마스크(LDM)비트를 상기 라이트드라이버에 전달하는 제1 하위데이터마스크전송회로;
    상기 라이트플래그신호 중, 제2 라이트플래그신호에 응답하여 두번째 하위데이터마스크(LDM)비트를 상기 라이트드라이버에 전달하는 제2 하위데이터마스크전송회로;
    상기 라이트플래그신호 중, 제3 라이트플래그신호에 응답하여 세번째 하위데이터마스크(LDM)비트를 상기 라이트드라이버에 전달하는 제3 하위데이터마스크전송회로; 및
    상기 라이트플래그신호 중, 제4 라이트플래그신호에 응답하여 네번째 하위데이터마스크(LDM)비트를 상기 라이트드라이버에 전달하는 제4 하위데이터마스크전송회로
    를 포함하는 것을 특징으로 한는 멀티포트 메모리 장치.
  26. 제25항에 있어서,
    상기 상위데이터마스크전송회로는,
    상기 라이트플래그신호 중, 상기 제4 라이트플래그신호에 응답하여 제1 상위데이터마스크레지스터의 출력인 첫번째 상위데이터마스크(UDM)비트를 상기 라이트드라이버에 전달하는 제1 상위데이터마스크전송회로;
    상기 제4 라이트플래그신호에 응답하여 제2 상위데이터마스크레지스터의 출력인 두번째 상위데이터마스크(UDM)비트를 상기 라이트드라이버에 전달하는 제2 상위데이터마스크전송회로;
    상기 제4 라이트플래그신호에 응답하여 제3 상위데이터마스크레지스터의 출력인 세번째 상위데이터마스크(UDM)비트를 상기 라이트드라이버에 전달하는 제3 상위데이터마스크전송회로; 및
    상기 제4 라이트플래그신호에 응답하여 제4 상위데이터마스크레지스터의 출력인 네번째 상위데이터마스크(UDM)비트를 상기 라이트드라이버에 전달하는 제4 상위데이터마스크전송회로
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
  27. 제26항에 있어서,
    상기 하위 및 상위데이터마스크전송회로는,
    상기 라이트플래그신호를 반전시키는 제14 인버터;
    상기 제14 인버터의 출력신호를 게이트입력으로 하는 제6 피모스 트랜지스터;
    상기 라이트플래그신호를 게이트입력으로 하는 제7 엔모스 트랜지스터;
    상기 상위 또는 하위 데이터마스크(UDM, LDM)비트를 게이트입력으로 하는 제7 피모스 및 제8 엔모스 트랜지스터;
    상기 제7 피모스 및 제8 엔모스 트랜지스터의 출력신호를 래치하는 래치회로;
    상기 래치회로리셋신호를 반전시키는 제15 인버터; 및
    상기 제15 인버터의 출력신호를 게이트입력으로하고 래치회로의 입력단과 연결된 제8 피모스 트랜지스터
    를 포함하는 것을 특징으로 하는 멀티포트 메모리 장치.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006045248A1 (de) * 2005-09-29 2007-04-19 Hynix Semiconductor Inc., Ichon Multiport-Speichervorrichtung mit serieller Eingabe-/Ausgabeschnittstelle
KR100857443B1 (ko) * 2007-04-12 2008-09-10 주식회사 하이닉스반도체 동기식 지연 회로부를 구비한 반도체 메모리 장치
KR100880836B1 (ko) 2007-06-26 2009-02-02 주식회사 하이닉스반도체 반도체 메모리장치
US7996647B2 (en) * 2008-07-23 2011-08-09 Microchip Technology Incorporated Enhanced microprocessor or microcontroller
US8867285B2 (en) * 2008-11-13 2014-10-21 Hynix Semiconductor Inc. Semiconductor apparatus and data write circuit of semiconductor apparatus for preventing transmission error
KR100995663B1 (ko) * 2008-11-13 2010-11-19 주식회사 하이닉스반도체 반도체 장치, 반도체 장치의 데이터 라이트 회로 및 그 제어 방법
JP4772886B2 (ja) * 2009-03-19 2011-09-14 富士通株式会社 搬送装置及びライブラリ装置
KR101027682B1 (ko) * 2009-07-01 2011-04-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 데이터 기입 방법
JP4908565B2 (ja) * 2009-09-14 2012-04-04 株式会社東芝 メモリシステム
KR101096262B1 (ko) 2009-12-29 2011-12-23 주식회사 하이닉스반도체 클럭제어회로 및 클럭생성회로
CN102664037B (zh) * 2012-03-23 2015-04-22 东莞市远峰科技有限公司 一种用于tf或sd卡的控制电路
KR101559529B1 (ko) * 2013-12-17 2015-10-14 안창훈 Usb 링크락 장치
CN108665930A (zh) * 2017-04-01 2018-10-16 北京兆易创新科技股份有限公司 一种nand闪存芯片
US10255968B2 (en) * 2017-07-24 2019-04-09 Omnivision Technologies, Inc. DRAM core architecture with wide I/Os
KR102342471B1 (ko) * 2017-08-07 2021-12-24 에스케이하이닉스 주식회사 반도체 기입 장치 및 반도체 장치
KR102653529B1 (ko) * 2018-10-22 2024-04-02 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN112908233B (zh) * 2019-11-19 2024-02-06 京东方科技集团股份有限公司 地址锁存器、显示装置及地址锁存方法
CN113539343B (zh) * 2021-07-28 2022-04-26 北京微纳星空科技有限公司 一种移位寄存器的多路输出方法、装置、设备及存储介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000053662A (ko) * 1999-01-29 2000-08-25 가네꼬 히사시 멀티-포트 반도체 메모리 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1085946A (en) * 1963-07-31 1967-10-04 Ass Elect Ind Improvements relating to high voltage d.c. switching arrangements
US5742557A (en) 1996-06-20 1998-04-21 Northern Telecom Limited Multi-port random access memory
US6166946A (en) * 2000-01-21 2000-12-26 Hewlett-Packard Company System and method for writing to and reading from a memory cell
US7571287B2 (en) * 2003-03-13 2009-08-04 Marvell World Trade Ltd. Multiport memory architecture, devices and systems including the same, and methods of using the same
KR100546331B1 (ko) * 2003-06-03 2006-01-26 삼성전자주식회사 스택 뱅크들 마다 독립적으로 동작하는 멀티 포트 메모리장치
US7006402B2 (en) * 2003-08-29 2006-02-28 Hynix Semiconductor Inc Multi-port memory device
JP2006252656A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp マルチポートメモリ装置
KR100721581B1 (ko) * 2005-09-29 2007-05-23 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
US7443760B2 (en) * 2005-09-29 2008-10-28 Hynix Semiconductor Inc. Multi-port memory device with serial input/output interface
DE102006045248A1 (de) * 2005-09-29 2007-04-19 Hynix Semiconductor Inc., Ichon Multiport-Speichervorrichtung mit serieller Eingabe-/Ausgabeschnittstelle
KR100846386B1 (ko) * 2006-09-21 2008-07-15 주식회사 하이닉스반도체 멀티포트 메모리 장치
KR100909805B1 (ko) * 2006-09-21 2009-07-29 주식회사 하이닉스반도체 멀티포트 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000053662A (ko) * 1999-01-29 2000-08-25 가네꼬 히사시 멀티-포트 반도체 메모리 장치

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