TWI310945B - Multi-port memory device - Google Patents

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TWI310945B
TWI310945B TW095135747A TW95135747A TWI310945B TW I310945 B TWI310945 B TW I310945B TW 095135747 A TW095135747 A TW 095135747A TW 95135747 A TW95135747 A TW 95135747A TW I310945 B TWI310945 B TW I310945B
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Chang-Ho Do
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Description

1310945 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種多埠記憶體裝置，以及更特別地是有 關於一種多埠記憶體裝置之記憶體組控制邏輯單元，其用以支 •援一佔先叢發寫入操作及一中斷寫入操作以及一標準寫入操 作。 * .翁 【先前技術】 目前’大部分動態隨機存取記憶體（DrAM)係用於一高解 ®析度電視（HDTV)及一液晶顯示（LCD)電視以及傳統裝置（例 如：一桌上型電腦、一筆記型電腦及一伺服器）中。於是，需 要一新資料通信’以取代一具有一單埠之傳統資料通信，該單 埠具有複數個輸入/輸出（I/O)接腳組（亦即，一並列I/O介面）。 第1圖係一傳統單埠記憶體裝置之方塊圖。爲了方便說 明’描述一具有8個記憶體組之傳統X 1 6 5 1 2M DRAM裝置做爲 該單埠記憶體裝置。 該xl6 5 12M DRAM裝置包括複數個記憶體單元、第1至第 Φ 8記憶體組BANK0-BANK7、一單埠PORT及複數個總體輸入/ 輸出（I/O)資料匯流排GI◦。該複數個記憶體單元設置具有一矩 陣形式之複數個NxM記憶體單元，其中Μ及N係正整數。該 第1至第8記憶體組BANΚ0-BANΚ7包括一用以藉由列與行線 選擇一特定記憶體單元之列/行解碼器。該單埠PORT控制從該 第1至第8記憶體組BANK0-BANK7所輸出或輸出至該第1至 第8記憶體組BANK0-BANK7的輸入信號。該等總體I/O資料 匯流排GI0在該單埠與該等記憶體組間及在該單埠與輸入/輸 1310945 出（I/O)接腳間傳送信號。參考第1圖，該等總體〗/〇資料匯流 排GIO包括一控制匯流排、丨5個位址匯流排及1 6個資料匯流 排。 如以上所述，該單埠記憶體裝置包括只有一具有複數個 -I/O接腳組之單埠’以便經由一外部晶片組在該單埠記憶體裝 …置與外部裝置間傳送資料信號。 描述一用以從該等記憶體組傳送信號至該等外部裝置之 程序。將從該第1至第8記憶體組BAN K0-BAN K7經由該16個 ®資料匯流排所輸出之信號藉由該單埠P 〇 R T以並列方式經由該 外部晶片組傳送至該等外部裝置。 描述一從該等外部裝置傳送信號至該等記憶體組之程 序。將從該等外部裝置以並列方式經由該外部晶片所輸出之信 號傳送至該單埠PORT，以及然後，經由1 6個資料匯流排傳送 至該第1至第8記憶體組BANK0-BANK7。在該等記憶體組內 所提供之一控制單元（例如：一解碼器及一驅動器）的控制下將 該等傳送信號傳送至該等記憶體單元。 ® 同時，從第1至第8記憶體組BANK0-BANK7傳送至該等 外部裝置之信號包括一位址及一指令以及資料信號。將該位址 及指令以並列方式從該等外部裝置經由除了該1 6個資料匯流 排之外的額外輸入/輸出位址及指令接腳傳送至該單埠PORT。 將傳送至該單埠PORT之指令經由該單一控制匯流排輸入至該 等記憶體組，以及將傳送至該單埠PRT之位址經由該1 5個位 址匯流排輸入至該等記憶體組。 然而，在該單埠記憶體裝置中，因爲該單埠記憶體裝只使 1310945 用一個埠，所以很難實施各種多媒體功能。要在該單埠記憶體 裝置中實施各種多媒體功能’每一 DRAM裝置必須以彼此獨立 方式來構成，以便實施其獨特功能。當該等dram裝置係以彼 此獨立方式來構成時’很難根據存取次數在記憶體裝置間分配 .一適當記憶數量。結果’降低整個記憶體裝置之密度的利用效 率。 供參考用，在2006年4月1 1日所提出之發明名稱"具有 串列輸入/輸出介面之多埠記憶體裝置"的韓國專利申請案第 Φ 2006-0032948號及做爲韓國專利申請案第2006-0032948號之優 先權申請案的2005年9月29曰所提出之韓國專利申請案第 2005-0090936號的說明書中已提供詳細說明。 第2圖係依據韓國專利申請案第2006-0032948號所述之多 埠記憶體裝置的方塊圖。爲了方便說明，描述具有四個埠及八 個記憶體組之多埠記憶體裝置。特別地，假設該多埠記憶體裝 置具有一 16-位元資料框及實施一 64-位元預取操作。 該多埠記憶體裝置包括第1至第4埠PORTO-PORT3、第1 •至第8記憶體組BANK0-BANK7、第1及第2總體輸入/輸出（I/O) 資料匯流排GIO_OUT及GIO_IN、第1至第8記憶體組控制邏 輯單元BCL0-BCL7及一鎖相迴路（PLL)lOl。 位於一核心之中心的第1至第4埠PORTO-PORT3之每一 埠係朝列方向來設置及彼此獨立地實施與其本身外部裝置之 串列資料通信。將該第1至第8記憶體組BANK0-BANK7根據 該第 1至第 4 埠 PORTO-PORT3 分割成上記憶體組 BANK0-BANK3及下記憶體組B A N K4 - B A N K 7以及朝列方向設 13 ϊ 0945 置。 該第1總體I/O匯流排GIO_〇UT係朝列方向設置在該等上 記憶體組BANK0-BANK3與該第1至第4埠PORTO-PORT3之 間，以及以並列方式傳送輸出資料。該第2總體I/O匯流排 -GIO_IN係朝列方向設置在該等下記憶體組BANK4-BANK7與該 第1至第4埠PORTO-PORT3之間，以及以並列方式傳送輸入 資料 第1至第8記億體組控制邏輯單元BCL0-BCL7控制在該第 ® 1及第2總體I/O匯流排GI〇_OUT及GIO_IN與該第1至第8 記憶體組BANK0-BANK7間之信號傳送。 該PLL 101位於該第2埠PORT1與該第3埠PORT2之間 及產生一用以使內部指令與被施加至該第 1至第 4埠 PORTO-PORT3之1/◦資料同步的內部時鐘。 第3A圖係顯示一輸入寫入指令框之框格式，以及第3B圖 係顯示一輸入寫入資料框之框格式。該框格式係一用以傳送信 號之協定。 ® 參考第3A圖，該寫入指令框係一從外部裝置所輸入之20- 位元串列化信號的單元。在該20-位元串列化信號間之第1 8及 第19位元PHY對應於一實體連結編碼位元，一第17位元CMD 表示一指令啓始點，一第16位元ACT對應於一啓動指令，一 第15位元WT對應於一寫入指令，以及一第14位元PCG對應 於一預充電指令。例如：在一標準寫入操作期間，第1 7至第 1 4位元變成” 1 0 1 0 ”。在一自動預充電寫入操作期間，第1 7至 第1 4位元變成"1 0 1 1 "。第1 3至第1 0位元U D Μ用以做爲經由 1310945 四個時鐘所施加之寫入資料的一上位元組寫入資料遮罩信 號，第9至第6位元BANK表示在該寫入操作期間所寫入之記 憶體組資訊，以及第5至第〇位元COLUMN ADDRESS表示一 行位址。 - 參考第3B圖’該寫入資料框係在輸入第3A圖所示之寫入 _ ·指令框後經由四個時鐘所施加之1 6_位元寫入資料。在此，第 18及19位元PHY對應於一實體連結編碼位元，一第π位元 CMD對應於一指令位元’ 一第1 6位元LDM係寫入資料之一下 ®位元組寫入資料遮罩信號，以及第15至第8位元UPPER BYTE 及弟7至桌0位兀LOWER BYTE之每一位兀組分別表不該寫入 資料之一上位元組及一下位元組。在此，在該標準操作期間， 第17位元CMD變成一低邏輯位準。 第4A圖係顯示一標準寫入操作之時序圖，以及第4B圖係 顯示第2圖所述之多埠記憶體裝置的一佔先叢發寫入操作的時 序圖。 參考第4A圖，在該標準寫入操作之情況中，解碼第3A圖 ®所示之寫入指令框的第17位元CMD及第16位元ACT以同步 於一內部時鐘CLK方式啓動一寫入指令ECASPWT。經由該內 部時鐘CLK之四個時鐘在每一時鐘上連續地施加16-位元寫入 資料"VALID DO’1、"VALID D1 11、"VALID D2"及"VALID D31'。亦 即’在施加該寫入指令ECASPWT後，經由四個時鐘以每一內 部時鐘CLK有16位元速率施加共64-位元之寫入資料。在此， 該等 16-位元寫入資料"VALID DO"、"VALID Dl"、"VALID D2" 及"VALID D3"之每一 16-位元寫入資料對應於第3B圖所示之 1310945 寫入資料框的第15至第8位元UPPER BYTE及第7至第0位 元 LOWER BYTE。 參考第4B圖，在該佔先叢發寫入操作之情況中，解碼第 3A圖所示之寫入指令框的第17位元CMD及第16位元ACT以 - 同步於一內部時鐘CLK方式啓動一寫入指令ECASPWT。在該 佔先叢發寫入操作中，雖然沒有連續地施加該等16-位元寫入 資料1’VALID DO11、"VALID D1 n、"VALID D 2”及"VALID D 3，’，但 是在該等16-位元寫入資料"VALID DO"、"VALID Dl"、"VALID ® D2"及"VALID D 3"間之每一內部時鐘CLK上施加除了該寫入指 令之外的不作業指令"Ν Ο P "或其它指令。 然而，在此時，很難偵測是否在施加該不作業指令"NOP" 或其它指令後施加有該寫入指令。結果在該多埠記憶體裝置中 具有錯誤，藉以降低該多埠記憶體裝置之可靠性及穩定性。 【發明內容】 因此，本發明之一目的在於提供一種用以支援一佔先叢發 寫入操作及一中斷寫入操作以及一標準寫入操作之多埠記憶 ®體裝置。 依據本發明之一觀點，提供一種多埠記憶體裝置，該多埠 記憶體裝置具有用以實施與外部裝置之串列輸入/輸出（I/O)通 信的複數個埠及用以經由複數條總體I/O線實施與該等埠之並 列I/O通信的複數個記憶體組，該多埠記憶體裝置包括：一寫 入時鐘產生單元，用以產生一寫入時鐘，只在施加寫入資料 時，選擇性地觸發該寫入時鐘；一寫入控制單元，用以產生一 寫入旗標信號群及一·寫入驅動器致能信號以回應該寫入時鐘 1310945 及一寫入指令；一資料鎖存單元，用以在該寫入旗標信號群之 控制下藉由儲存叢發寫入資料以輸出中間寫入資料；以及一寫 入驅動器’用以接收該資料鎖存單元所輸出之中間寫入資料以 將最後寫入資料寫入一對應記憶體組之一記憶體單元以回應 -該寫入驅動器致能信號及一資料遮罩信號群。 • 依據本發明之另一觀點，提供一種多埠記憶體裝置，該多 卑記憶體裝置具有一用以控制在複數個埠與複數個記憶體組 間之並列no通信的記憶體組控制器，該多埠記憶體裝置包 >括：一寫入控制單元，用以產生一寫入旗標信號群及一寫入驅 動器致能信號以回應一寫入指令及一寫入時鐘，其中只在施加 寫入資料時’選擇地觸發該寫入時鐘；一接收器，用以藉由從 該等埠選擇性地接收並列資料以產生一寫入資料框，該寫入資 料框包括叢發寫入資料及一叢發寫入指令；一資料鎖存單元， 用以在該寫入旗標信號群之控制下藉由儲存該叢發寫入資料 以輸出中間寫入資料；一寫入資料遮罩信號儲存單元，用以接 收該叢發寫入資料及該叢發寫入指令以產生該資料遮罩信號 | 『群以回應該寫入旗標信號群；以及一寫入驅動器，用以接收該 資料鎖存單元所輸出之中間寫入資料以將最後寫入資料寫入 一對應記憶體組之一記憶體單元以回應該寫入驅動器致能信 號及該資料遮罩信號群。 從下面配合所附圖式之較佳實施例的描述將明顯易知本 發明之上述及其它目的以及特徵。 【實施方式】 以下，將參考所附圖式來詳細描述依據本發明之示範性實 1310945 施例的一具有一串列輸入/輸出（I/O)介面之多埠記憶骨 第5圖係依據本發明之一實施例在一多埠記憶體 提供之有關於一寫入操作路徑的記憶體組控制器之方 此，該寫入操作路徑對應於複數個記憶體組中之一。 - 體組之數目爲八個，則該多埠記憶體裝置包括八條寫 徑。 • · 該寫入操作路徑包括一接收器（RX)501、一寫入 單元503、一寫入控制單元505、507、509及521、一 ® 單元511、一行位址選擇單元513、一寫入資料遮罩 單元5 1 5及5 1 7以及一寫入驅動器5 1 9。 該RX 501藉由選擇並列資料Pi_RX<0: 17>中之 —叢發寫入指令B_RXT<0: 17>及一叢發寫入資料B_ 17>以回應一記憶體組選擇信號群BKEN_P<0 : 3>，i 該埠數目之0至3的整數。該寫入時鐘產生單元503 入時鐘DCLK，其中只在施加寫入資料時，觸發該 DCLK。該寫入控制單元505、507、509及521產生一 _ 信號群DSTBP<0:3>& —寫入驅動器致能信號BWEN 寫入時鐘DCLK及一寫入指令EC ASP WT。該資料鎖存 在該寫入旗標信號群DSTBP<0 : 3>之控制下藉由儲存 入資料 B_RXD<0 : 15>以輸出一中間寫入資料君 3>DATA<0 ： 15>。該行位址選擇單元513藉由解碼對 入指令框之第5至第〇位元COLUMN ADDRESS的叢 令B_RXT<0 : 5>以產生一操作一行選擇電晶體（亦即： 晶體）之行位址信號群ΒΑΥ<0 : 5>，以便連接位元線與
豊裝置。 裝置中所 塊圖。在 如果記憶 入操作路 時鐘產生 資料鎖存 信號儲存 一以產生 .RXD<0 ： 係對應於 產生一寫 寫入時鐘 寫入旗標 以回應該 :單元51 1 該叢發寫 羊 Q<0 : 應於一寫 發寫入指 ，一YI 電 I部分I/O 1310945 線。該寫入資料遮罩信號儲存單元515及517藉由根據該寫入 旗標信號群DSTBP<〇: 3>接收該叢發寫入資料B_RXD<0: 17> 之第16位元 B_RXD<16>以輸出下資料遮罩（LDM)信號群 LDM_Q<0 : 3>以及藉由根據一第四寫入旗標信號群DSTBP<3> - 接收對應於該寫入指令框之第10至第13位元UDM的叢發寫 …入指令 B_RXT<l〇: 13>以輸出上資料遮罩（UDM)信號群 UDM_Q<0 : 3>。該寫入驅動器5 19根據該寫入驅動器致倉g信號 B WEN接收在該資料鎖存單元5 1 1中所儲存之中間寫入資料群 ® Q<〇 : 3>DATA<0 : 15>以將一最後寫入資料群 WT_DATA_Q<0 : 3><0 : 15>寫入一記憶體單元。 詳而言之，該寫入控制單元505、507、509及521包括一 移位暫存器起動器505、一移位暫存器5 07、一資料鎖存控制 器5 09及一寫入信號轉換器521。該移位暫存器起動器505起 動該移位暫存器507。該移位暫存器5 07藉由使該移位暫存器 起動器505之輸出信號對準該寫入時鐘DCLK之下降邊緣以輸 出一寫入選通信號群 WTSTBcO : 3>。該資料鎖存控制器509 ® 藉由分割該寫入選通信號群WTSTB<0: 3>以產生一最後寫入信 號CASPWT及該寫入旗標信號群DSTBP<0 : 3>。該寫入信號轉 換器521藉由調整及延遲該最後寫入信號CASPWT之頻寬以產 生該寫入驅動器致能信號BWEN，其係以同步於該第四寫入旗 標信號DSTBP<3>方式輸出。
再者，該寫入資料遮罩信號儲存單元515及517包括一 UDM登錄單元515及一資料遮罩傳送單元517。該UDM登錄 單元5 1 5根據對應於該寫入指令框之第1 0至第1 3位元UDM 1310945 的叢發寫入指令B_RXT<10 : 13>以輸出一中間UDM信號群。 該資料遮罩傳送單元517藉由接收該叢發寫入資料B_RXD<16> 之第16位元將該LDM信號群LDM_Q<0: 3>傳送至該寫入驅動 器519以回應該寫入旗標信號群DSTBP<0: 3>，以及藉由接收 . 該中間UDM信號群將該UDM信號群UDM_Q<〇: 3>傳送至該寫 入驅動器519以回應該第四寫入旗標信號DSTBP<3>。 - , 第6圖係第5圖所示之接收器（RX)501的電路圖。 該RX 501包括一多工單元601及一正反器單元60 3,藉以 ® 選擇該並列資料Pi_RX<〇: 17>中之一以回應該記憶體組選擇信 號群ΒΚΕΝ_Ρ<0: 3>來產生該叢發寫入指令B_RXT<0: 17>及該 叢發寫入資料B_RXD<0 : 17>。 該多工單元601包括複數個多工器MUX0-MUX17，每一多 工器用以接收從該等埠PORTO-PORT3之每一埠所輸入的18-位 元並列資料Pi_RX<0: 17>的一對應位元以回應該記憶體組選擇 信號群ΒΚΕΝ_Ρ<0: 3>。該正反器單元603包括複數個D-正反 器 DFF0至 DFF17，每一 D-正反器用以鎖存該等多工器 ® MUX0-MUX17之一對應多工器的輸出信號以回應該內部時鐘 CLK。在此，該等多工器 MUX0-MUX17及該等 D-正反器 DFF0-DFF17之每一數目對應於該並列資料Pi_RX<〇: 17>之數 目（亦即，1 8位元）。 例如：將該18-位元並列資料Pi_RX<0 : 17>之第一位元 Pi_RX<0>輸入至一第一多工器MUX0，以及將該第一多工器 MUX0之輸出信號輸入至一第一 D-正反器DFF0。 如果一第一記憶體組選擇信號ΒΚΕΝ_Ρ<0>係一高邏輯位 1310945 準，則將從該第一埠PORTO所輸入之並列i 輸入至該多工單元601。然後，憑藉該正反 列資料P0_RX<0 : 17>與該內部時鐘CLK同 同時，該RX 501藉由設置成適合於一 - 入資料框來輸出該叢發寫入指令B_RXT<0 : _ 資料B_RXD<0 : 17>。於是，該叢發寫入指 及該叢發寫入資料B_RXD<0: 17>變成該寫 資料框中之一。 ® 該等D-正反器DFF0-DFF17之每一 D-正 結構，以及因此，將該第一 D-正反器DFF0 結構。 該第一D-正反器DFF0包括第一及第 INV2、第一及第二傳輸閘TG1及TG2以及 路 607 及 609。 該第一反向器INVI反向該第一多工器 (亦即，A0)。該第一傳輸閘TG1選擇性地 ® INV1之輸出以回應該內部時鐘CLK。該第 存該第一傳輸閘 TG1之輸出以輸出： B_RXT<0: 17>之第一位元B_RXT<0>做爲該 二反向器INV2反向該第一閂鎖電路607之 閘TG2選擇性地輸出該第二反向器IN V2之 時鐘CLK。該第二閂鎖電路609鎖存該第二 以輸出該叢發寫入資料B_RXD<0: 17>之第 做爲該寫入資料框。在此，可以使用偶數個 ί料 PO_RX<〇: 17> 器單元603使該並 步。 寫入指令框或一寫 17>及該叢發寫入 令 B_RXT<0 ： 17> 入指令框或該寫入 反器具有相同電路 描述成爲一示範性 二反向器INV1及 第一及第二閂鎖電 MUX0之每一輸出 輸出該第一反向器 一閂鎖電路6 0 7鎖 該叢發寫入指令 寫入指令框。該第 輸出。該第二傳輸 輸出以回應該內部 傳輸閘TG2之輸出 一位元 B_RXD<0> 反向器來實施該第 -16- 1310945 一及第二閂鎖電路。 如以上所述，在該叢發寫入資料B_RXD<0: 17>前產生該 叢發寫入指令 B_RXT<0 : 17>。於是，當該叢發寫入指令 B_RXT<0 ： 17>之第17至第14位元變成"1010”或"1011''時，該 - 叢發寫入指令B_RXT<0 : 17>產生該寫入指令ECASPWT。 __ 第7圖係第5圖所示之寫入時鐘產生單元503的電路圖。 該寫入時鐘產生單元5 0 3包括第一及第二反向器INV3及 INV4以及一 NAND閘NAND1。該第一反向器INV3反向對應於 ® 該寫入指令框之第17位元CMD的叢發寫入指令B_RXT<0:17> 之第17位元B_RXT<17>。該NAND閘NANDI實施該內部時鐘 CLK及該第一反向器INV3之輸出的NAND運算。第二反向器 INV4反向該NAND閘NAND1之輸出以輸出該寫入時鐘DCLK。 如果施加該寫入資料，則該寫入指令之第1 7位元CMD係 低邏輯位準，以及如果施加除了該寫入指令之外的一不作業指 令"NOP"或其它指令，則該寫入指令之第17位元CMD係高邏 輯位準。於是，該寫入時鐘產生單元5 03產生該寫入時鐘 β DCLK，該寫入時鐘DCLK只在施加該寫入資料時操作。 第8圖係第5圖所示之移位暫存器起動器的電路圖。 該移位暫存器起動器 505包括第一至第四反向器 INV5-INV8、NMOS 電晶體 ΝΜ1 及 ΝΜ2、一 PMOS 電晶體 ΡΜ1、 —NOR閘NOR1、一閂鎖電路801及一延遲單元DELAY。 該延遲單元DELAY延遲該寫入時鐘DCLK。該第一反向器 INV5反向該延遲單元DELAY之輸出。該NOR閘N0R1實施該 寫入時鐘DCLK及該第一反向器INV5之輸出的NOR運算。連 1310945 接於一第一節點NODE1與一接地電壓（VSS)端間之第一 NMOS 電晶體NM1具有一用以接收該NOR閘N0R1之輸出的閘極。 該第二反向器INV6反向該寫入指令ECASPWT。連接於一電源 供應電壓（VDD)端與該第一節點N0DE1間之PM0S電晶體PM1 -具有一用以接收該第二反向器INV6之輸出的閘極。該第三反 _ 向器INV7反向一反向重置信號RSTB，以便重置該鎖存單元 801。連接於該VSS端與該第一節點N0DE1間之第二NM0S電 晶體NM2具有一用以接收該第三反向器INV7之輸出的閘極。 ® 該閂鎖電路801鎖存在該第一節點N0DE1上之信號。該第四 反向器INV8反向該閂鎖電路801之輸出以輸出該寫入選通信 號群WTSTB<0: 3>之第一寫入選通信號WTSTB<0>。在此，可 以使用偶數個反向器來實施該閂鎖電路8 0 1。 如以上所述，當該寫入指令ECASPWT係高邏輯位準及該 寫入時鐘DCLK係低邏輯位準時，該移位暫存器起動器505啓 動該第一寫入選通信號WTSTB<0>。將該移位暫存器起動器505 所輸出之第一寫入選通信號WTSTB<0>輸入至該移位暫存器 β 507以與該寫入時鐘DCLK對準。 第9圖係第5圖所示之移位暫存器507的電路圖。 該移位暫存器5 07包括第一至第三正反器DFF18-DFF20， 用以藉由使該第一寫入選通信號 WTSTB<0>與該寫入時鐘 DCLK對準來產生第二至第四寫入選通信號WTSTB<1: 3>。 該第一正反器 DFF18藉由使該第一寫入選通信號 WTSTB<0>與該寫入時鐘DCLK對準以輸出一第二寫入選通信 號WTSTB<1>。該第二正反器DFF19藉由使該第二寫入選通信 1310945 號WTSTB<1>與該寫入時鐘DCLK對準以輸出一第三寫入選通 信號WTSTB<2>。該第三正反器DFF20藉由使該第三寫入選通 信號WTSTB<2>與該寫入時鐘DCLK對準以輸出一第四寫入選 通信號WTSTB<3>。 - 該第一至第三正反器DFF18-DFF20之每一正反器具有相 _ 同電路結構，以及因此，將該第一 D-正反器DFF18描述成爲 一示範性結構。 該第一D_正反器DFF18包括第一及第二傳輸閘TG3及TG4 •以及第一及第二閂鎖電路901及903。 該第一傳輸閘TG3選擇性地輸出該第一寫入選通信號 WTSTB<0>以回應該寫入時鐘DCLK。由該反向重置信號RSTB 所重置之第一閂鎖電路901鎖存該第一傳輸閘TG3之輸出。該 第二傳輸閘TG4選擇性地輸出該第一閂鎖電路90 1之輸出以回 應該寫入時鐘DCLK。該第二閂鎖電路903鎖存該第二傳輸閘 TG4之輸出以輸出該第二寫入選通信號WTSBT<1>。 第一閂鎖電路901包括一 NAND閘NAND2及一反向器 ® INV9。該NAND閘NAND2實施該反向重置信號RSTB及該第一 傳輸閘TG3之輸出的NAND閘。該反向器INV9反向該NAND .閘NAND2之輸出以輸出該反向信號至該NAND閘NAND2。可 以使用偶數個反向器來實施該第二閂鎖電路903。 如以上所述，該移位暫存器5 07接收該第一寫入選通信號 WTSTB<0>及輸出該第二至第四寫入選通信號WTSTB<1: 3>。 在此，以同步於該寫入指令EC ASP WT之下降邊緣方式使該第 一寫入選通信號 WTSTB<0>致能，以及以同步於該寫入時鐘 1310945 DCLK之下降邊緣方式使該第一寫入選通信號〜了3丁：6<0>失 能。於是，在該寫入時鐘DCLK之一週期期間使該第二寫入選 通信號WTSTB<l^j^g以回應該第一寫入選通信號WTSTB<0> 之下降邊緣；在該寫入時鐘DCLK之一週期期間使該第三寫入 選通信號 WTSTB<2>致能以回應該第二寫入選通信號 WTSTB<1>之下降邊緣；以及在該寫入時鐘DCLK之一週期期 間使該第四寫入選通信號WTSTB<3>致能以回應該第三寫入選 通信號WTSTB<2>之下降邊緣。 將該移位暫存器507所輸出之寫入選通信號群WTSTB<0 : 3>隨著該寫入時鐘DCLK輸入至該資料鎖存控制器5 09。 第1 0圖係第5圖所示之資料鎖存控制器5 09的電路圖。 該資料鎖存控制器5 09包括第一至第四寫入旗標信號產生 器151-157以及一寫入信號產生器159。該第一至第四寫入旗 標信號產生器151-157產生用以做爲該資料鎖存單元511之控 制信號的寫入旗標信號群DSTBPcO: 3>。該寫入信號產生器159 產生該最後寫入信號CASPWT。 該第一寫入旗標信號產生器151包括一第一 N AND閘 NAND3，用以實施該寫入時鐘DCLK及該第一寫入選通信號 WTSTB<0>2 NAND運算；以及一第一反向器INV10，用以反 向該第一 NAND閘NAND3之輸出以輸出一第一寫入旗標信號 DSTBP<0>。該第二寫入旗標信號產生器153包括一第二NAND 閘NAN D4 ’用以實施該寫入時鐘DCLK及該第二寫入選通信號 WTSTB<1>2 NAND運算；以及一第二反向器INV11，用以反 向該第二NAND閘NAND4之輸出以輸出一第二寫入旗標信號 -20 - 1310945 DSTBP<1>。該第三寫入旗標信號產生器155包括一第三NAND 閘NAND5，用以實施該寫入時鐘DCLK及該第三寫入選通信號 WTSTB<2>之NAND運算；以及一第三反向器INV12，用以反 向該第三NAND閘NAND5之輸出以輸出一第三寫入旗標信號 .DSTBP<2>。該第四寫入旗標信號產生器157包括一第四NAND 閘NAND 6 ’用以實施該寫入時鐘DCLK及該第四寫入選通信號 WTSTB<3>之NAND運算；以及一第四反向器INV13，用以反 向該第四NAND閘NAND6之輸出以輸出一第四寫入旗標信號 β DSTBP<3>。 該寫入信號產生器159包括一第五NAND閘NAND7，用以 實施該寫入時鐘DCLK及該第四寫入選通信號 WTSTB<3>2 NAND運算：以及一第五反向器INV14，用以反向該第五NAND 閘NAND 7之輸出以輸出該最後寫入信號CAS PWT。 如以上所述，藉由實施該寫入時鐘DCLK及該寫入選通信 號群 WTSTB<0 : 3>之 AND運算以產生該寫入旗標信號群 DSTBP<0: 3>，藉以使該寫入旗標信號群DSTBPcO: 3>連續地 馨致能以回應該寫入時鐘DCLK之上升邊緣及使該寫入旗標信號 群 DSTBP<0 : 3>連續地失能以回應該寫入選通信號群 WTSTBcO: 3>之下降邊緣。 將該資料鎖存控制器509所輸出之寫入旗標信號群 DSTBP<0: 3>輸入至該資料鎖存單元511。 第11圖係第5圖所示之資料鎖存單元511的一第一資料 鎖存單元511A之電路圖。 該資料鎖存單元5 1 1包括第一至第四資料鎖存單元。該第 -21- 1310945 . 一資料鎖存單元511A接收該叢發寫入資料B_RXD<0:17>之實 質寫入資料以回應該第一寫入旗標信號DSTBP<0>來輸出第一 中間寫入資料Q0_DATA<0: 15>。在此，該實質寫入資料包括 一對應於該叢發寫入資料B_RXD<0 : 17>之第15至第8位元 • B_RXD<8 : 15>的上位元組及一對應於該叢發寫入資料 … B-RXD<0 : 17>之第7至第〇位元b_RXD<0 : 7>的下位元組。 同樣地’該第二資料鎖存單元接收該叢發寫入資料B_RXD<〇 : 17>之實質寫入資料以回應該第二寫入旗標信號 ®輸出第二中間寫入資料QLDATAd : 15>。該第三資料鎖存單 元接收該叢發寫入資料B_RXD<0 : 17>之實質寫入資料以回應 該第三寫入旗標信號DSTBP<2>來輸出第三中間寫入資料 Q2_DATA<0 ： 15>。該第四資料鎖存單元接收該叢發寫入資料 B_RXD<0 : 17>之實質寫入資料以回應該第四寫入旗標信號 DSTBP<3>來輸出第四中間寫入資料Q3_DATA<0: 15>。 該第二至第四資料鎖存單元之每一資料鎖存單元具有相 同於該第一資料鎖存單元511A之電路結構，以及因此，將該 ®第一資料鎖存單元5 1 1 A描述成爲一示範性結構。 該第一資料鎖存單元511A包括一反向器INV15、第一及 第二PMOS電晶體P1及P2、第一及第二NMOS電晶體N1及 N2以及一閂鎖電路170。該反向器INV15反向該第一寫入旗標 信號DSTBP<0>。連接至—第二節點n〇DE2之第一 PMOS電晶 體P1包括一用以接收該反向器INVi5之輸出的閘極。連接至 該第一節點NODE2之第一 NMOS電晶體N1包括一用以接收該 寫入旗標信號DSTBP<〇>之閘極。連接於該VDD端與該第一 -22 - 1310945 PMOS電晶體P1間之第二PMOS電晶體P2包括一用以接收該 實質寫入資料（亦即，B_RXD<0: 15>)之閘極。連接於該 VSS 端與該第一 NM0S電晶體N1間之第二NM0S電晶體N2具有一 用以接收該叢發寫入資料B_RXD<0 : 17>之實質寫入資料（亦 . 即，B_RXD<0 : 15>)的閘極。該閂鎖電路170鎖存在該第二節 點N0DE2上之信號以輸出該第一中間寫入資料Q0_DATA<0 : 15> ° 如以上所述，該資料鎖存單元5 1 1在該寫入旗標信號群 # DSTBPcO : 3>之控制下連續地儲存該16-位元寫入資料。於是， 在輸入該第四寫入旗標信號DSTBP<3>之後，儲存共64-位元之 寫入資料。再者，隨著該第四寫入旗標信號DSTBP<3>同時產 生該最後寫入信號CASPWT及將它經由該寫入信號轉換器521 傳送至該寫入驅動器5 1 9。 第12圖係第5圖所示之行位址選擇單元513的電路圖。 該行位址選擇單元5 1 3包括一傳輸閘TG5、第一及第二閂 鎖電路251及253、第一及第二反向器INV16及INV17、第一 #及第二NM0S電晶體N3及N4以及第一及第二PMOS電晶體 P3 及 P4 。 該第一反向器IN V 16反向該最後寫入信號CASPWT。連接 至一第三節點NODE3之第一 PMOS電晶體P3具有一用以接收 該第一反向器INV16之輸出的閘極。連接至該第三節點N0DE3 之第一 NM0S電晶體N3具有一用以接收該最後寫入信號 CASPWT之閘極。該傳輸閘TG5選擇性地輸出對應於該寫入指 令框之第5至第0位元COLUMN ADDRESS的叢發寫入指令 -23 - 1310945 B_RXT<0: 17>之第5至第0位元B_RXT<0: 5>以回應該寫入 指令EC ASP WT。該第一閂鎖電路251鎖存該傳輸閘TG5之輸 出。該第二反向器INV17反向該第一閂鎖電路251之輸出。連 接於該VDD端與該第一 PMOS電晶體P3間之第二PMOS電晶 . 體P4具有一用以接收該第二反向器INV17之輸出的閘極。連 ， 接於該VSS端與該第一 NMOS電晶體N3間之第二NMOS電晶 體N4具有一用以接收該第二反向器INV17之輸出的閘極。該 第二閂鎖電路253鎖存在該第三節點NODE3上之信號以輸出 鲁該行位址信號群B A Y < 0 : 5 >’以便操作一用以連接位元線與部 分I/O線之行選擇電晶體（亦即，一 YI電晶體）。 如以上所述，該行位址選擇單元5 1 3藉由解碼對應於該寫 入指令框之第5至第0位元COLUMN ADDRESS的叢發寫入指 令B_RXT<0 : 5>以產生該行位址信號群ΒΑΥ<0 : 5>，藉以傳送 該寫入資料至該等位元線中之一對應位元線。 第13圖係第5圖所7K之UDM登錄單元515的一第一上資 料遮罩（UDM)暫存器515A之電路圖。 • 該上資料遮罩（UDM)登錄單元515包括第一至第四UDM暫 存器。該第一 UDM暫存器515A儲存該叢發寫入指令 B_RXT<0 : 17>之第10位元B_RXT<10>(亦即，該寫入指令框之 第一 UDM位元）以回應該寫入指令ECASPWT。該第二UDM暫 存器儲存第11位元B_RXT<11>(亦即，該寫入指令框之第二 UDM位元）以回應該寫入指令ECASPWT。該第三UDM暫存器 儲存第12位元B_RXT<12>(亦即，該寫入指令框之第三UDM 位元）以回應該寫入指令ECASPWT。該第四UDM暫存器儲存第 1310945 13位元B_RXT<13>(亦即，該寫入指令框之第四UDM位元）以 回應該寫入指令ECASPWT。 該第二至第四UDM暫存器之每一 UDM暫存器具有相同於 該第一 UDM暫存器515 A之電路結構，以及因此，將該第一 • UDM暫存器515A描述成爲一示範性結構。 .. 該第一 UDM暫存器515A包括第一及第二傳輸閘TG6及 TG7以及第一及第二閂鎖電路351及353。該第一傳輸閘TG6 選擇性地輸出該叢發寫入指令B_RXT<0 : 17>之第10位元 ® B_RXT<10>W回應一反向寫入指令ECASPWT。該第一·閂鎖電路 351鎖存該第一傳輸閘TG6之輸出。該第二傳輸閘TG7選擇性 地輸出該第一閂鎖電路 351之輸出以回應該寫入指令 ECASPWT。該第二閂鎖電路3 5 3鎖存該第二傳輸閘TG7之輸出。 如以上所述，該UDM登錄單元515儲存對應於該寫入指 令框之第10至第13位元UDM的叢發寫入指令B_RXT<10 : 13>，藉以輸出該中間UDM信號群至該資料遮罩傳送單元517。 在此，該寫入指令框之第10至第13位元UDM確定是否該寫 •入資料之上位元組被寫入。 第14圖係第5圖所示之資料遮罩傳送單元517的一第一 下資料遮罩（LDM)傳送單元517A之電路圖。 該資料遮罩傳送單元517包括一下資料遮罩（LDM)傳送單 元及一上資料遮罩（UDM)傳送單元。該LDM傳送單元傳送該叢 發寫入指令B_RXT<0: 17>之第16位元B_RXT<16>至該寫入驅 動器519以回應該寫入旗標信號群DSTBPcO : 3>。該UDM傳 送單元傳送該中間UD Μ信號群至該寫入驅動519以回應該寫 -25- 1310945 入旗標信號群DSTBP<0:3>2第四寫入旗標信號群DSTBP<3>。 該LDM傳送單元包括第一至第四LDM單元。該第一 LDM 單元517A傳送該叢發寫入資料B_RXD<0: 17>之第16位元 6_尺又0<16>至該寫入驅動器519以回應該第一寫入旗標信號 -DSTBP<0>。該第二LDM單元傳送該第16位元^又0<16>至 該寫入驅動器519以回應該第二寫入旗標信號DSTBP<1>。該 第三LDM單元傳送該第16位元：6_11乂0<16>至該寫入驅動器 519以回應該第三寫入旗標信號DSTBP<2>。該第四LDM單元 Φ傳送該第16位元3_11乂0<16>至該寫入驅動器519以回應該第 四寫入旗標信號DSTBP<3>。 該UDM傳送單元包括第一至第四UDM單元。該第一 UDM 單元傳送該中間UDM信號群之一第一中間UDM信號至該寫入 驅動器5 19以回應該第四寫入旗標信號DSTBP<3>。該第二UDM 單元傳送一第二中間UDM信號至該寫入驅動器519以回應該 第四寫入旗標信號DSTBP<3>。該第三UDM單元傳送一第三中 間UDM信號至該寫入驅動器519以回應該第四寫入旗標信號 籲DSTBP<3>。該第四UDM單元傳送一第四中間UDM信號至該寫 入驅動器519以回應該第四寫入旗標信號DSTBP<3>。 該第二至第四UDM單元之每一 UDM單元具有相同於該第 一 LDM單元517A之電路結構，以及因此，將該第一LDM單 元5 1 7 A描述成爲一示範性結構。 該第一 LDM單元517A包括第一及第二反向器INV18及 INV19、第一至第三PMOS電晶體P5-P7、第一及第二NMOS電 晶體N5及N6以及一閂鎖電路45 1。 -26 - 1310945 該第一反向器 INV18反向該第一寫入旗標信號 DSTBP<〇>。連接至一第四節點NODE4之第一 PMOS電晶體P5 具有一用以接收該第一反向器IN V18之輸出的閘極。連接至該 第四節點NODE4之第一 NMOS電晶體N5具有一用以接收該第 一寫入旗標信號DSTBP<0>之閘極。連接於該VDD端與該第一 .PMOS電晶體P5間之第二PMOS電晶體P6具有一用以接收該 叢發寫入資料B_RXD<0: 17>之第16位元B_RXD<16>的閘極。 連接於該VSS端與該第一NMOS電晶體N5間之第二NMOS電 ¥ 晶體N6具有一用以接收該第16位元B_RXD<16>之閘極。該第 二反向器INV19反向該反向重置信號RSTB。連接於該第四節 點NODE4與該VDD端間之第三PMOS電晶體P7具有一用以接 收該第二反向器INV19之輸出的閘極。該閂鎖電路451鎖存在 該第四節點 N0DE4上之信號以輸出一第一 LDM信號 LDM_Q<0>。 如以上所述，該資料遮罩傳送單元517傳送該LDM信號 群LDM_Q<0: 3>及該UDM信號群UDM_Q<0: 3>之一對應信號 &群至該寫入驅動器519以回應該寫入旗標信號群DSTBP<0:3>。 同時，該寫入驅動器5 1 9係一用以藉由接收該資料鎖存單 元511所輸出之中間寫入資料群Q<0: 3>DATA<0: 15>以將該 最後寫入資料群WT_DATA_Q<0: 3><0: 15>寫入該記憶體單元 的驅動器。 該寫入驅動器519包括對應於該第一至第四資料鎖存單元 之第一至第四寫入驅動器，藉以同時將該最後寫入資料群 WT_DATA_Q<0 ： 3><0 : 15>寫入在該等記憶體組中所提供之記 -27 - 1310945 憶體單元。 第1 5圖係顯示第5圖所述之多埠記憶體裝置的一標準寫 入操作之時序圖。在此，該叢發寫入資料B_RXD<0 : 17>之第 15至第0位元B_RXD<0: 15>表示該寫入資料之一上位元組及 .一下位元組。
_ 在該標準寫入操作之情況中，藉由使用該內部時鐘CLK 及對應於該寫入指令框之第17位元CMD的叢發寫入指令 B_RXT<0 : 17>之第 17位元 B_RXT<17>來產生該寫入時鐘 β DCLK。在此，當施加該寫入資料時，該叢發寫入指令 B_RXT<0 ： 17>之第17位元B_RXT<H>維持一低邏輯位準，以 及否則，維持一高邏輯位準。於是，只在施加該寫入資料時， 觸發該寫入時鐘DCLK。因爲在四個時鐘期間以一 16-位元基礎 施加該寫入資料，所以該寫入時鐘DCLK具有一 4-時鐘週期。 以同步於該寫入指令EC ASP WT之下降邊緣方式使該第一 寫入選通信號WTSTB<0>致能及以同步於該寫入時鐘DCLK之 下降邊緣方式使該第一寫入選通信號WTSTB<0>失能。在該寫 β入時鐘DCLK之一週期期間使該第二至第四寫入選通信號 WTSTB<1 : 3>致能以分別回應該第一至第三寫入選通信號 WTSTB<0 : 2> 。 以同步於該寫入時鐘DCLK之上升邊緣方式使該寫入旗標 信號群 DSTBP<0 : 3>致能及以同步於該寫入選通信號群 WTSTB<0: 3>之下降邊緣方式使該寫入旗標信號群DSTBP<0: 3>失能。於是，分別根據該寫入旗標信號群DSTBP<0 : 3>鎖存 該寫入資料D<0 : 3>。 -28 - 1310945 使該最後寫入信號CASPWT與該第四寫入旗標信號 DSTBP<3>同時一起致能，以及藉由調整及延遲該最後寫入信 號CASPWT之頻寬以產生該寫入驅動器致能信號B WEN。該寫 入驅動器致能信號BWEN用以做爲該寫入驅動器5 1 9之控制信 • 號，以便將該寫入資料D<0: 3>寫入該記憶體單元。 _ _ 於是，在該標準寫入操作之情況中，只在施加該寫入資料 D<0 : 3>時，觸發該寫入時鐘DCLK。結果，以一 16-位元基礎 連續地將該寫入資料D<0 : 3>施加至該記憶體單元。 ® 第16圖係顯示第5圖所述之多埠記憶體裝置的佔先叢發 寫入操作之時序圖。在此，該佔先叢發寫入操作表示在該寫入 資料間施加除了該寫入指令之外的不作業指令"NOP"或其它指 令。 在該佔先叢發寫入操作之情況中，當施加該寫入資料時， 該叢發寫入指令B_RXT<0 : 17>之第17位元B_RXT<17>係一低 邏輯位準；以及除非施加該寫入指令，否則該第17位元 8_1^1[<17>在該不作業指令"NOP"或其它指令期間維持一高邏 ®輯位準。亦即，只在施加該寫入資料時，產生該寫入時鐘DCLK。 以同步於該寫入指令ECASPWT之下降邊緣方式使該第一 寫入選通信號WTSTB<0>致能及以同步於該寫入時鐘DClk之 下降邊緣方式使該第一寫入選通信號WTSTB<0>失能。在該寫 入時鐘DCLK之一週期期間使該第二至第四寫入選通信號 WTSTBcl : 3>致能以分別回應該第一至第三寫入選通信號 WTSTBcO: 2>之下降邊緣。 以同步於該寫入時鐘DCLK之上升邊緣方式使該寫入旗標 -29 - 1310945 信號群DSTBPcO : 3>致能及以同步於該寫入選通信號群 WTSTB<0 : 3>之下降邊緣方式使該寫入旗標信號群DSTBPcO : 3>失能。於是，分別根據該寫入旗標信號群dSTBP<0 : 3>以鎖 存該寫入資料D<0 : 3>。 • 使該最後寫入信號CASPWT與該第四寫入旗標信號 .DSTBP<3>同時一起致能，以及藉由調整及延遲該最後寫入信 號CASPWT之頻寬以產生該寫入驅動器致能信號BWEN。 於是，在該佔先叢發寫入操作之情況中，當施加該寫入資 ®料時，觸發該寫入時鐘DCLK，以及除非施加該寫入指令，否 則在該不作業指令"NOP"或其它指令期間不觸發該寫入時鐘 DCLK。結果，可允許以一 16-位元基礎連續地將該寫入資料 D<0 : 3>寫入該記憶體單元。 如以上所述，依據本發明，該多埠記憶體裝置可藉由產生 該寫入時鐘以實施該佔先叢發寫入操作及該標準寫入操作，其 中只在施加該寫入資料時，觸發該寫入時鐘。 並且，該多埠記憶體裝置可與複數個多媒體裝置連結及可 ®容易將大量記憶體分配給一具有較高記憶體利用率之特定多 媒體裝置，藉以實施一有效寫入操作。 再者，除非施加該寫入指令，否則該多埠記憶體裝置可彈 性地處理該不作業指令"NOP"或其它指令，藉以穩定地實施該 等寫入操作。於是，可允許快速地及有效地實施一資料處理。 本申請案包含關於在2005年9月28日及2006年8月23 日向韓國智慧財產局所提出之韓國專利申請案第2005 -908 3 9 號及第2006-79676號的標的，在此以提及方式倂入上述專利申 -30 - 1310945 請案之整個內谷。 雖然已以某些較佳實施例來描述本發明，但是熟習該項技 藝者將明顯易知在不脫離下面請求項所界定之本發明的精神 及範圍內可以實施各種變化及修改。 - 【圖式簡單說明】 _. 第1圖係一傳統單埠記憶體裝置之方塊圖； 第2圖係相關技藝之一多埠記憶體裝置的方塊圖； 第3 A及3 B圖係分別顯示第2圖所述之多埠記憶體裝置的 ® 一寫入指令框及一寫入資料框之框格式； 第4A及4B圖係顯示第2圖所述之多埠記憶體裝置的一寫 入操作之時序圖； 第5圖係依據本發明之一實施例在一多埠記憶體裝置中所 提供之有關於一寫入操作路徑的記憶體組控制器之方塊圖； 第6圖係第5圖所不之一接收器的電路圖； 第7圖係第5圖所示之一寫入時鐘產生單元的電路圖； 第8圖係第5圖所示之一移位暫存器起動器的電路圖； # 第9圖係第5圖所示之一移位暫存器的電路圖； 第1 0圖係第5圖所示之一資料鎖存控制器的電路圖； 第11圖係第5圖所示之一第一資料鎖存單元的電路圖； 第1 2圖係第5圖所示之一行位址選擇單元的電路圖； 第13圖係第5圖所示之一第一上資料遮罩（UdM)暫存器的 電路圖， 第14圖係第5圖所示之一第一下資料遮罩（LDM)傳送單元 的電路圖； 1310945 第1 5圖係顯示第5圖所述之多埠記憶體裝置的 〜·檩準 入操作之時序圖；以及 第1 6圖係顯示第5圖所述之多埠記憶體裝置的一佔先 發寫入操作之時序圖 【主要元件符號說明】 101 151 153 籲155 157 159 170 鎖相迴路 第一寫入旗標信號產生器 第二寫入旗標信號產生器 第三寫入旗標信號產生器 第四寫入旗標信號產生器 寫入伯號產生器 閂鎖電路 25卜 351 、 607 、 901 第一閂鎖電路 253 、 353 、 609 、 903 第二閂鎖電路 451 閂鎖電路 501 接收器 503 寫入時鐘產生單元 505 移位暫存器起動器 507 移位暫存器 509 資料鎖存控制器 511 資料鎖存單元 511 A 第一資料鎖存單元 513 行位址選擇單元 515 UDM登錄單元 -32- 1310945
515A 第 —- UDM暫存器 517 資 料 遮 罩 傳 送 單 元 5 17A 第 一 下 資 料 遮 罩 (LDM)傳送單: 519 寫 入 驅 動 器 521 寫 入 信 號 轉 換 器 601 多 工 單 元 603 正 反 器 單 元 801 閂 鎖 電 路 BANKO 第 1 記 憶 體 組 BANK1 第 2 記 憶 體 組 BANK2 第 3 記 憶 體 組 BANK3 第 4 記 憶 體 組 BANK4 第 5 記 憶 體 組 BANK5 第 6 記 憶 體 組 BANK6 第 7 記 憶 體 組 BANK7 第 8 記 憶 體 ρϋ 組 BAY<0 ： 5> 行位 址 信 號 群 BCLO 第 1 記 憶 體 組 控 制 邏 輯 單 元 BCL1 第 2 記 憶 體 組 控 制 邏 輯 單 元 BCL2 第 3 記 憶 體 組 控 制 邏 輯 單 元 BCL3 第 4 記 憶 體 組 控 制 邏 輯 單 元 BCL4 第 5 記 憶 體 組 控 制 邏 輯 單 元 BCL5 第 6 記 憶 體 組 控 制 邏 輯 單 元 BCL6 第 7 記 憶 體 組 控 制 邏 輯 單 元 1310945 BCL7 第8記憶體組控制邏輯單元 BKEN_P<0 ： 3> 記憶體組選擇信號群 B_RXD<0 ： 17>、B_RXT<0 ： 17> 叢發寫入資料 BWEN 寫入驅動器致能信號 CASPWT 最後寫入信號 CLK 內部時鐘 DCLK 寫入時鐘 DELAY 延遲單元 DFF0-DFF17 D-正反器 DFF18 第一正反器 DFF19 第二正反器 DFF20 第三正反器 DSTBP<0 : 3> 寫入旗標信號群 ECASPWT 寫入指令 GIO 總體1/◦資料匯流排 GIO_IN 第2總體輸入/輸出（I/O)資料匯流排 GIO_OU 第1總體輸入/輸出（I/O)資料匯流排 INV卜 INV3、INV5、 INV10 > INV16 ' INV18 第一反向器 INV2、INV4、INV6、 INV11、INV17、INV19 第二反向器 INV7 ' INV12 第三反向器 INV8、INV9、INV13 第四反向器 INV14 第五反向器 INV15 反向器 1310945 LDM_Q<0 ： 3> MUX0-MUX-17 N1 N2 N3 N4 N5 N6
NANDI、NAND2 下資料遮罩（LDM)信號群 多工器 第一 NMOS電晶體 第二NM0S電晶體 第一 NMOS電晶體 第二NM0S電晶體 第一 NMOS電晶體 第二NMOS電晶體 NAND 閘 NAND3 NAND4 NAND5 NAND6 NAND7 NM1、NM2 N0DE1
N0DE3 N0DE4 N0R1 第一 NAND閘 第二NAND閘 第三NAND閘 第四NAND閘 第五NAND閘 NMOS電晶體 第一節點 第二節點 第三節點 第四節點 NOR閘 PI 、 P3 、 P5 P2 、 P4 、 P6 P7 第一 PM0S電晶體 第二PM0S電晶體 第三PM0S電晶體 P0 RX<0 ： 17>、Pi RX<0 : 17> 並列資料 -35 - 1310945 PM1 PMOS電晶體 PORT 埠 PORTO 第1埠 PORT1 第2埠 PORT2 第3埠 PORT3 第4埠 Q<0 : 3>DATA<0 ： 15> 中間寫入資料群 Q0_DATA<0 : 15> 第一中間寫入資料 RSTB 反向重置信號 TGI ' TG3 ' TG6 第一傳輸聞 TG2、TG4、TG7 第二傳輸閘 TG5 傳輸閘 UDM_Q<0 : 3> 上資料遮罩（UDM)信號群 WT_DATA_Q<0 ： 3x0 ： :15> 最後寫入資料群 WTSTB<0 ： 3> 寫入選通信號群
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Claims (1)

1310945 第9 5 1 3 5 7 4 7號「多埤端記憶體元件」專利案 (2009年1月修正） 十、申請專利範圍： 1 . 一種多埠記憶體裝置’具有用以實施與外部裝置之串列輸入 -’輸出（1/0)通信的複數個埠及用以經由複數個總體I/O線實 … 施與該等淳之並列I/O通信的複數個記憶體組，該多璋記憶 體裝置包括： 一寫入時鐘產生單元’用以產生一寫入時鐘，其中只在施 ® 加寫入資料時選擇性地觸發該寫入時鐘； 一寫入控制單元，用以產生一寫入旗標信號群及一寫入驅 動器致能信號以回應該寫入時鐘及一寫入指令； 一資料鎖存單元，用以在該寫入旗標信號群之控制下藉由 儲存叢發寫入資料以輸出中間寫入資料；以及 一寫入驅動器，用以接收該資料鎖存單元所輸出之中間寫 入資料以將最後寫入資料寫入一對應記憶體組之一記憶體 單元以回應該寫入驅動器致能信號及一資料遮罩信號群。 β 2.如申請專利範圍第1項之多埠記憶體裝置，進一步包括： 一接收器，用以藉由根據一用以選擇該等記憶體組中之一 對應記憶體組的記憶體組選擇信號選擇性地從該等埠接收 並列資料以產生一寫入資料框，該寫入資料框包括該叢發寫 入資料及一叢發寫入指令； 一行位址選擇單元，用以藉由解碼該叢發寫入指令以產生 一行位址信號：以及 寫入資料遮罩信號儲存單兀，用以接收該叢發寫入資料 1310945 及該叢發寫入指令以產生該資料遮罩信號群以回應該該寫 入旗標信號群，該資料遮罩信號群包括一上資料遮罩（u DM) 信號及一下資料遮罩（LDM)信號。 3. 如申請專利範圍第2項之多埠記憶體裝置，其中該接收器包 括： 一多工單元，包括複數個多工器，每一多工器用以在該記 憶體組選擇信號之控制下接收該等埠所輸入之並列資料的 一對應位元；以及 一正反器單元，包括複數個正反器，每一正反器用以鎖存 該等多工器中之一對應多工器的輸出信號以回應一內部時 鐘來輸出該寫入資料框，該寫入資料框包括該叢發寫入資料 及該叢發寫入指令。 4. 如申請專利範圍第3項之多埠記憶體裝置，其中該叢發寫入 指令係在該叢發寫入資料前產生。 5 .如申請專利範圍第3項之多埠記憶體裝置，其中每一正反器 包括： 一第一反向器，用以反向該等多工器中之一對應多工器的 輸出信號； 一第一傳輸閘，用以選擇性地輸出該第一反向器之輸出以 回應該內部時鐘； 一第一閂鎖電路’用以鎖存該第一傳輸閘之輸出以輸出該 叢發寫入指令； 一第二反向器，用以反向該第一閂鎖電路之輸出； 一第二傳輸閘，用以選擇性地輸出該第二反向器之輸出以 1310945 回應該內部時鐘；以及 一第二閂鎖電路，用以鎖存該第二傳輸閘之輸出以輸出該 寫入資料框。 6. 如申請專利範圍第2項之多埠記憶體裝置，其中該寫入控制 - 單元包括： 一移位暫存器起動器，用以根據該寫入指令及該寫入時鐘 起動一移位暫存器之操作； 該移位暫存器，用以藉由使該移位暫存器起動器之輸出信 ® 號對準該寫入時鐘以輸出一寫入選通信號群； 一資料鎖存控制器，用以根據該寫入選通信號群產生一最 後寫入信號及該寫入旗標信號群；以及 一寫入信號轉換器，用以藉由調整及延遲該最後寫入信號 之頻寬以產生該寫入驅動器致能信號。 7. 如申請專利範圍第6項之多埠記億體裝置，其中該行位址選 擇單元藉由解碼該叢發寫入指令之COLUMN ADDRESS位元 以產生該行位址信號，其中該行位址信號操作一行選擇電晶 ® 體，以便連接位元線與部分I/O線。 8. 如申請專利範圍第7項之多埠記憶體裝置，其中該行位址選 擇單元包括： 一第一反向器，用以反向該最後寫入信號； 一第一 PM0S電晶體，連接至一第一節點且具有一用以接 收該第一反向器之輸出的閘極； 一第一 NM0S電晶體，連接至該第一節點且具有一用以接 收該最後寫入信號之閘極； 1310945 一傳輸閘’用以選擇性地輸出該叢發寫入指令以回應該寫 入指令； 一第一閂鎖電路’用以鎖存該傳輸閘之輸出； 一第一反向器，用以反向該第一問鎖電路之輸出； . 一第二PM〇s電晶體，連接於一電源供應電壓端與該第一 PMOS電晶體之間且具有一用以接收該第二反向器之輸出的 鬧極； 一第二NMOS電晶體，連接於一接地電壓端與該第一NMOS φ 電晶體之間且具有一用以接收該第二反向器之輸出的閘 極；以及 一第二閂鎖電路’用以鎖存在該第一節點上之信號以輸出 該行位址信號。 9.如申請專利範圍第2項之多埠記憶體裝置，其中該寫入資料 遮罩信號儲存單元包括： 一上資料遮罩（UDM)登錄單元，用以儲存該叢發寫入指令 及輸出一用以確定是否該最後寫入資料之上位元被寫入該 φ 記億體單元之中間UDM信號群以回應該寫入指令； 一 UDM傳送單元，用以接收該中間UDM信號群以輸出該 UDM信號至該寫入驅動器以回應該寫入旗標信號群之最高 有效位元（M S B);以及 一下資料遮罩（LDM)傳送單元，用以輸出一用以確定是否 該最後寫入資料之下位元被寫入該記憶體單元的LDM信號 至該寫入驅動器以回應該寫入旗標信號群。 1〇•如申請專利範圍第9項之多埠記憶體裝置，其中該UDM登錄 1310945 單元包括： 一第一 UDM暫存器，用以儲存該叢發寫入指令之一第一 UDM位元及輸出該中間UDM信號群之一第一中間UDM信號 以回應該寫入指令； 一第二UDM暫存器，用以儲存該叢發寫入指令之一第二 UDM位元及輸出該中間UDM信號群之一第二中間UDM信號 以回應該寫入指令； 一第三UDM暫存器，用以儲存該叢發寫入指令之一第三 UDM位元及輸出該中間UDM信號群之一第三中間UD1V[信號 以回應該寫入指令；以及 一第四UDM暫存器，用以儲存該叢發寫入指令之一第四 UDM位元及輸出該中間UDM信號群之一第四中間UDM信號 以回應該寫入指令。 i i •如申請專利範圍第1 0項之多埠記憶體裝置，其中該第一至 第四UDM暫存器之每一暫存器包括： 一第一傳輸閘’用以選擇性地輸出該叢發寫入指令之一對 應UDMfu兀以回應一反向寫入指令； 一第一閂鎖電路，用以鎖存該第一傳輸閘之輸出； 一第二傳輸閘，用以選擇性地輸出該第一閂鎖電路之輸出 以回應該寫入指令； 一第二閂鎖電路，用以鎖存該第二傳輸閘之輸出。 1 2.如申請專利範圍第1 〇項之多埠記憶體裝置，其中該LD Μ傳 送單元包括： 一第一 LDM單元’用以傳送該LDM信號之第一位元至該 1310945 寫入驅動器以回應該寫入旗標信號群之一第一寫入旗標信 號； 一第二LDM單元，用以傳送該LDM信號之第二位元至該 寫入驅動器以回應該寫入旗標信號群之一第二寫入旗標信 - 號， _ 一第三LDM單元，用以傳送該LDM信號之第三位元至該 寫入驅動器以回應該寫入旗標信號群之一第三寫入旗標信 號；以及 ® —第四LDM單元，用以傳送該LDM信號之第四位元至該 寫入驅動器以回應該寫入旗標信號群之一第四寫入旗標信 號。 1 3 .如申請專利範圍第1 2項之多埠記憶體裝置，其中該第一至 第四LDM單元之每一LDM單元包括： 一第一反向器，用以反向該寫入旗標信號群中之一對應寫 入旗標信號； 一第一 PMOS電晶體，連接至一第二節點且具有一用以接 ^ 收該第一反向器之輸出的閘極； 一第一 NMOS電晶體，連接至該第二節點且具有一用以接 收該對應寫入旗標信號之閘極； 一第二PMOS電晶體，連接於一電源供應電壓端與該第一 PMOS電晶體之間且具有一用以接收該叢發寫入指令中之一 對應指令的閘極； 一第二NMOS電晶體，連接於一接地電壓端與該第一 NMOS 電晶體之間且具有一用以接收該叢發寫入指令中之對應指 1310945 令的閘極； 一第二反向器，用以反向一重置信號； 一第三PMOS電晶體，連接於該第二節點與該電源供應電 壓端之間且具有一用以接收該第二反向器之輸出的閘極；以 . 及 一閂鎖電路，用以鎖存在該第二節點上之信號以輸出該 LDM信號之一對應位元。 1 4.如申請專利範圍第1 2項之多埠記憶體裝置，其中該υ〇Μ傳 • 送單元包括： 一第一 UDM單元，用以傳送該UD Μ信號之第一位元至該 寫入驅動器以回應該寫入旗標信號群之第四寫入旗標信號； 一第二UDM單元’用以傳送該UDM信號之第二位元至該 寫入驅動器以回應該第四寫入旗標信號； 一第三UDM單元，用以傳送該UDM信號之第三位元至該 寫入驅動器以回應該第四寫入旗標信號；以及 一第四UDM單元，用以傳送該UDM信號之第四位元至該 ® 寫入驅動器以回應該第四寫入旗標信號。 1 5 ·如申請專利範圍第1 4項之多埠記憶體裝置，其中該第一至 第四UDM單元之每一 UDM單元包括： 一第一反向器，用以反向該第四寫入旗標信號； 一第一 PMOS電晶體’連接至一第二節點且具有一用以接 收該第一反向器之輸出的閘極； 一第一 NMOS電晶體’連接至該第二節點且具有一用以接 收該第四寫入旗標信號之閘極； 1310945 一第二PMOS電晶體，連接於一電源供應電壓端與該第一 PM0S電晶體之間且具有一用以接收該中間UDM信號群之一 對應中間UDM信號的閘極； 一第二NM0S電晶體’連接於該接地電壓端與該第一 NM0S . 電晶體之間且具有一用以接收該中間UDM信號群之一對應 中間UDM信號的閘極； 一第二反向器，用以反向一重置信號； 一第三PM0S電晶體’連接於該第二節點與該電源供應電 ® 壓端之間且具有一用以接收該第二反向器之輸出的閘極；以 及 一閂鎖電路’用以鎖存在該第二節點上之信號以輸出該 UDM信號之一對應位元。 1 6.如申請專利範圍第6項之多埠記憶體裝置，其中該移位暫存 器起動器藉由根據該寫入指令及該寫入時鐘使該寫入選通 信號群之一第一寫入選通信號致能以啓動該移位暫存器之 操作。 1 7 ·如申請專利範圍第1 6項之多埠記憶體裝置，其中該移位暫 存器起動器包括： —延遲單元，用以延遲該寫入時鐘； 一第一反向器，用以反向該延遲單元之輸出； 一第一邏輯閘，用以實施該寫入時鐘及該第一反向器之輸 出的NOR運算； 一第一 NM0S電晶體，連接於一接地電壓端與一第三節點 之間且具有一用以接收該第一邏輯閘之輸出的閘極； 13I0945 一第二反向器，用以反向該寫入指令； 一 PMOS電晶體，連接於一電源供應電壓端與該第三節點 之間且具有一用以接收該第二反向器之輸出的閘極； 一第三反向器’用以反向一反向重置信號； - —第二NM〇s電晶體，連接於該接地電壓端與該第三節點 … 之間且具有一用以接收該第三反向器之輸出的閘極； 一閂鎖電路，用以鎖存在該第三節點上之信號；以及 一第四反向器’用以反向該閂鎖電路之輸出以輸出該寫入 H 選通信號群之第一寫入選通信號。 1 8 .如申請專利範圍第1 6項之多埠記憶體裝置，其中該移位暫 存器包括： 一第一正反器，用以藉由使該第一寫入選通信號與該寫入 時鐘對準以輸出該寫入選通信號群之一第二寫入選通信號； 一第二正反器，用以藉由使該第二寫入選通信號與該寫入 時鐘對準以輸出一第三寫入選通信號；以及 一第三正反器’用以藉由使該第三寫入選通信號與該寫入 ^ 時鐘對準以輸出一第四寫入選通信號。 1 9 ·如申請專利範圍第1 8項之多埠記憶體裝置，其中該第一至 第二正反器之每一正反器包括： 一第一傳輸閘’用以選擇性地輸出該寫入選通信號群之一 對應寫入選通信號以回應該寫入時鐘； 一第一問鎖電路’藉由一重置信號來重置及用以鎖存該第 一傳輸閘之輸出； 一第二傳輸聞’用以選擇性地輸出該第一閂鎖電路之輸出 1310945 以回應該寫入時鐘；以及 一第二閂鎖電路，用以鎖存該第二傳輸閘之輸出以輸出該 寫入選通信號群之一對應寫入選通信號。 20.如申請專利範圍第19項之多埠記憶體裝置，其中該第一閂 - 鎖電路包括： .， 一邏輯閘，用以對該重置信號及該第一傳輸閘之輸出實施 NAND運算；以及 一反向器，用以反向該邏輯閘之輸出以輸出該反向信號至 •該邏輯閘。 2 1 .如申請專利範圍第1 8項之多埠記憶體裝置，其中該資料鎖 存控制器包括： 一寫入旗標信號產生器，用以產生該寫入旗標信號群，該 寫入旗標信號群連續地啓動及用以做爲該資料鎖存單元之 一控制信號；以及 一寫入信號產生器，用以產生該最後寫入信號。 22·如申請專利範圍第21項之多埠記憶體裝置，其中該寫入旗 ® 標信號產生器包括： 一第一寫入旗標信號產生器，用以根據一第一寫入選通信 號及該寫入時鐘產生該寫入旗標信號群之一第一寫入旗標 信號； 一第二寫入旗標信號產生器，用以根據該第二寫入選通信 號及該寫入時鐘產生該寫入旗標信號群之一第二寫入旗標 信號； 一第三寫入旗標信號產生器，用以根據該第三寫入選通信 -10- 1310945 號及該寫入時鐘產生該寫入旗標信號群之一第三寫入旗標 信號；以及 一第四寫入旗標信號產生器，用以根據該第四寫入選通信 號及該寫入時鐘產生該寫入旗標信號群之一第四寫入旗標 - 信號。 23. 如申請專利範圍第22項之多埠記憶體裝置，其中該第一至 第四寫入旗標信號產生器之每一寫入旗標信號產生器包括： 一邏輯閘，用以對該寫入時鐘及該對應寫入選通信號實施 ® NAND運算；以及 一反向器，用以反向該邏輯閘之輸出以輸出該對應寫入旗 標信號。 24. 如申請專利範圍第21項之多埠記憶體裝置，其中該寫入信 號產生器包括： 一邏輯閘，用以對該寫入時鐘及該第四寫入選通信號實施 NAND運算；以及 一反向器，用以反向該邏輯閘之輸出以輸出該最後寫入信 ^號。 25 .如申請專利範圍第2項之多埠記憶體裝置，其中該寫入時鐘 產生單元包括： 一第一反向器，用以反向該叢發寫入指令之一 COMMAND 位元； 一邏輯閘，用以對一內部時鐘及該第一反向器之輸出實施 NAND運算；以及 一第二反向器，用以反向該邏輯閘之輸出以輸出該寫入時 -11- 1310945 J^L· Μ 〇 2 6.如申請專利範圍第3項之多埠記憶體裝置，其中該資料鎖存 單元包括： 一第一資料鎖存單元’用以在該寫入旗標信號群之一第一 • 寫入旗標信號的控制下鎖存該叢發寫入資料； … 一第二資料鎖存單元，用以在一第二寫入旗標信號之控制 下鎖存該叢發寫入資料； 一第三資料鎖存單元，用以在一第三寫入旗標信號之控制 •下鎖存該叢發寫入資料：以及 一第四資料鎖存單元’用以在一第四寫入旗標信號之控制 下鎖存該叢發寫入資料。 27 ·如申請專利範圍第26項之多埠記憶體裝置，其中該第一至 第四資料鎖存單元之每一資料鎖存單元包括： 一反向器’用以反向該寫入旗標信號群之一對應寫入旗標 號； 一第一 PMOS電晶體，連接至一第四節點且具有一用以接 ® 收冑反向器之冑丨的閘極； 一第一 NMOS電晶體’連接至該第四節點且具有—用以接 收該寫入旗標信號群之對應寫入旗標信號的閘極； 一第二PMOS電晶體’連接於一電源供應電壓端與該第一 PMOS電晶體之間且具有一用以接收該叢發寫入資料之閘 極； 一第二NMOS電晶體，連接於一接地電壓端與該第—NM〇s 電晶體之間且具有一用以接收該叢發寫入資料之閘極；以及 -1 2 - 1310945 一閂鎖電路’用以鎖存在該第四節點上之信號以輸出該中 間寫入資料。 2 8.〜種多璋記憶體裝置，具有一用以控制在複數個埠與複數個 記憶體組間之並列I/O通信的記憶體組控制器，該多埠記憶 體裝置包括： 一寫入控制單元’用以產生一寫入旗標信號群及一寫入驅 動器致能信號以回應一寫入指令及一寫入時鐘，該寫入時鐘 只在施加寫入資料時選擇性地被觸發； 一接收器’用以藉由從該等埠選擇性地接收並列資料以產 生一寫入資料框’該寫入資料框包括叢發寫入資料及一叢發 寫入指令； 一資料鎖存單元’用以在該寫入旗標信號群之控制下藉由 儲存該叢發寫入資料以輸出中間寫入資料； 一寫入資料遮罩信號儲存單元，用以接收該叢發寫入資料 及該叢發寫入指令以產生一資料遮罩信號群以回應該寫入 旗標信號群；以及 一寫入驅動器，用以接收該資料鎖存單元所輸出之中間寫 入資料以將最後寫入資料寫入一對應記憶體組之一記憶體 單元以回應該寫入驅動器致能信號及該資料遮罩信號群。 29.如申請專利範圍第28項之多埠記憶體裝置，進一步包括一 用以產生該寫入時鐘之寫入時鐘產生單元，該寫入時鐘產生 單元包括： 一第一反向器，用以反向該叢發寫入指令之一 COMMAND 1310945 一邏輯閘，用以對一內部時鐘及該第一反向器之輸出實施 NAND運算；以及 一第二反向器，用以反向該邏輯閘之輸出以輸出該寫入時 鐘。 -3 0 .如申請專利範圍第2 8項之多埠記憶體裝置，其中該接收器 ._ 包括： 一多工單元，包括複數個多工器’每一多工器用以在一用 以選擇該等記憶體組中之一對應記憶體組的記憶體組選擇 ® 信號之控制下接收該等埠所輸入之並列資料的一對應位 元；以及 一正反器單元，包括複數個正反器，每一正反器用以鎖存 該等多工器中之一對應多工器的輸出信號以回應一內部時 鐘來輸出該寫入資料框，該寫入資料框包括該叢發寫入資料 及該叢發寫入指令。 3 1.如申請專利範圍第30項之多埠記憶體裝置，其中該叢發寫 入指令係在該叢發寫入資料前所產生。 ® 32.如申請專利範圍第30項之多埠記憶體裝置，其中每一正反 器包括： 一第一反向器，用以反向該等多工器中之一對應多工器的 輸出信號； 一第一傳輸閘，用以選擇性地輸出該第一反向器之輸出以 回應該內部時鐘； 一第一閂鎖電路，用以鎖存該第一傳輸閘之輸出以輸出該 叢發寫入指令； -14- 1310945 一第二反向器，用以反向該第一閂鎖電路之輸出； 一第二傳輸閘，用以選擇性地輸出該第二反向器之輸出以 回應該內部時鐘；以及 一第二閂鎖電路，用以鎖存該第二傳輸閘之輸出以輸出該 - 寫入資料框。 …3 3 ·如申請專利範圍第3 0項之多埠記憶體裝置，其中該寫入控 制單元包括： 一移位暫存器起動器，用以根據該寫入指令及該寫入時鐘 # 起動一移位暫存器之操作； 該移位暫存器’用以藉由使該移位暫存器起動器之輸出信 號對準該寫入時鐘以輸出一寫入選通信號群； 一資料鎖存控制器，用以根據該寫入選通信號群產生一最 後寫入信號及該寫入旗標信號群；以及 一寫入信號轉換器，用以藉由調整及延遲該最後寫入信號 之頻寬以產生該寫入驅動器致能信號。 3 4 .如申請專利範圍第3 3項之多埠記憶體裝置，其中該移位暫 • 存器起動器藉由根據該寫入指令及該寫入時鐘使該寫入選 通信號群之一第一寫入選通信號致能以啓動該移位暫存器 之操作。 3 5 .如申請專利範圍第3 4項之多埠記憶體裝置，其中該移位暫 存器起動器包括： 一延遲單元，用以延遲該寫入時鐘； 一第一反向器，用以反向該延遲單元之輸出； 一第一邏輯閘，用以對該寫入時鐘及該第一反向器之輸出 1310945 實施NOR運算； 桌· NMOS電晶體’連接於一接地電壓端與_第三節點 之間且具有一用以接收該第一邏輯閘之輸出的陶極； 一第二反向器，用以反向該寫入指令； - 一 PM0S電晶體，連接於一電源供應電壓端與該第三節點 - 之間且具有一用以接收該第二反向器之輸出的閘極； 一第三反向器，用以反向一反向重置信號； 一第二N Μ ◦ S電晶體，連接於該接地電壓端與該第三節點 I 之間且具有一用以接收該第三反向器之輸出的閘極； 一閂鎖電路’用以鎖存在該第三節點上之信號；以及 一第四反向器’用以反向該閂鎖電路之輸出以輸出該寫入 選通信號群之第一寫入選通信號。 36. 如申請專利範圍第34項之多埠記憶體裝置，其中該移位暫 存器包括： 一第一正反器，用以藉由使該第一寫入選通信號與該寫入 時鐘對準以輸出該寫入選通信號群之一第二寫入選通信號； > 一第二正反器，用以藉由使該第二寫入選通信號與該寫入 時鐘對準以輸出一第三寫入選通信號；以及 一第三正反器，用以藉由使該第三寫入選通信號與該寫入 時鐘對準以輸出一第四寫入選通信號。 37. 如申請專利範圍第36項之多埠記憶體裝置，其中該第一至 第三正反器之每一正反器包括： 一第一傳輸閘，用以選擇性地輸出該寫入選通信號群之一 對應寫入選通信號以回應該寫入時鐘： -16- 1310945 一第一閂鎖電路，藉由一重置信號來重置及用以鎖存該第 一傳輸閘之輸出； 一第二傳輸閘，用以選擇性地輸出該第一閂鎖電路之輸出 以回應該寫入時鐘；以及 • 一第二閂鎖電路’用以鎖存該第二傳輸閘之輸出以輸出該 _ 寫入選通信號群之一對應寫入選通信號。 3 8 .如申請專利範圍第3 7項之多埠記憶體裝置，其中該第一閂 鎖電路包括： ® —邏輯閘，用以對該重置信號及該第一傳輸閘之輸出實施 NAND運算；以及 一反向器’用以反向該邏輯閘之輸出以輸出該反向信號至 該邏輯閘。 3 9 ·如申請專利範圍第3 6項之多埠記憶體裝置，其中該資料鎖 存控制器包括： 一寫入旗標信號產生器，用以產生該寫入旗標信號群，該 寫入旗標信號群連續地啓動及用以做爲該資料鎖存單元之 •—控制信號；以及 一寫入信號產生器，用以產生該最後寫入信號。 40.如申請專利範圍第39項之多埠記憶體裝置，其中該寫入旗 標信號產生器包括： 一第一寫入旗標信號產生器，用以根據一第一寫入選通信 號及該寫入時鐘產生該寫入旗標信號群之一第一寫入旗標 信號： 一第二寫入旗標信號產生器，用以根據該第二寫入選通信 1310945 號及該寫入時鐘產生該寫入旗標信號群之一第二寫入旗標 信號； 一第三寫入旗標信號產生器，用以根據該第三寫入選通信 號及該寫入時鐘產生該寫入旗標信號群之一第三寫入旗標 - 信號；以及 » … 一第四寫入旗標信號產生器，用以根據該第四寫入選通信 , 號及該寫入時鐘產生該寫入旗標信號群之一第四寫入旗標 信號。 胃4 1 .如申請專利範圍第40項之多埠記億體裝置，其中該第一至 第四寫入旗標信號產生器之每一寫入旗標信號產生器包括： 一邏輯閘’用以實施該寫入時鐘及該對應寫入選通信號之 NAND運算；以及 一反向器’用以反向該邏輯閘之輸出以輸出該對應寫入旗 標信號。 42.如申請專利範圍第39項之多埠記憶體裝置，其中該寫入信 號產生器包括： 一邏輯閘’用以實施該寫入時鐘及該第四寫入選通信號之 NAND運算；以及 一反向器，用以反向該邏輯閘之輸出以輸出該最後寫入信 號。 4 3 ·如申請專利範圍第3 3項之多埠記憶體裝置，其中該資料鎖 存單元包栝： 一弟一資料鎖存單元，用以在該寫入旗標信號群之一第一 寫入旗標信號的控制下鎖存該叢發寫入資料； -18- 1310945 一第一資料鎖存單元，用以在—第二寫入旗標信號之控制 下鎖存該叢發寫入資料； —第二資料鎖存單元，用以在—第三寫入旗標信號之控制 下鎖存該叢發寫入資料；以及 一第四資料鎖存單元，用以在一第四寫入旗標信號之控制 下鎖存該叢發寫入資料。 44 ·如申請專利範圍第4 3項之多埠記憶體裝置，其中該第一至 第四資料鎖存單元之每一資料鎖存單元包括： 一反向器’用以反向該寫入旗標信號群之一對應寫入旗標 信號； 一第一PMOS電晶體，連接至一第四節點且具有一用以接 收該反向器之輸出的閘極； 一第一 NMOS電晶體，連接至該第四節點且具有一用以接 收該寫入旗標信號群之對應寫入旗標信號的閘極； 一第二PMOS電晶體’連接於一電源供應電壓端與該第一 PMOS電晶體之間且具有一用以接收該叢發寫入資料之閘 極； —第二NMOS電晶體’連接於一接地電壓端與該第一 nm〇S 電晶體之間且具有一用以接收該叢發寫入資料之閘極；以及 一閂鎖電路’用以鎖存在該第四節點上之信號以輸出該中 間寫入資料。 45 _如申請專利範圍第43項之多埠記憶體裝置，其中該寫入資 料遮罩信號儲存單元包括： 一上資料遮罩（UDM)登錄單元，用以儲存該叢發寫入指令 1310945 及輸出一用以確定是否該最後寫入資料之上位兀被寫入該 記憶體單元之中間UDM信號群以回應該寫A指令； 一 UDM傳送單元，用以接收該中間UDM信號以輸出該 UDM信號至該寫入驅動器以回應該寫入旗標信號群之最高 • 有效位元（MSB);以及 -. 一下資料遮罩（LDM)傳送單元’用以輸出一用以確定是否 該最後寫入資料之下位元被寫入該記憶體單元的LDM信號 至該寫入驅動器以回應該寫入旗標信號群。 β 46.如申請專利範圍第45項之多埠記憶體裝置’其中該UDM登 錄單元包括： —第一 UDM暫存器，用以儲存該叢發寫入指令之一第一 UDM位元及輸出該中間UDM信號群之一第—中間UDM信號 以回應該寫入指令； 一第二UD Μ暫存器，用以儲存該叢發寫入指令之—第二 UDM位元及輸出該中間UDM信號群之一第二中間UDM信號 以回應該寫入指令： ® 一第三UDM暫存器，用以儲存該叢發寫入指令之一第三 UDM位元及輸出該中間UDM信號群之一第三中間UDM信號 以回應該寫入指令；以及 一第四UDM暫存器，用以儲存該叢發寫入指令之一·第四 UDM位元及輸出該中間UDM信號群之一第四中間UDM信號 以回應該寫入指令。 47.如申請專利範圍第46項之多璋記憶體裝置，其中該第一至 第四UDM暫存器之每一暫存器包括： -20 - 1310945 一第一傳輸閘，用以選擇性地輸出該叢發寫入指令之一對 應UD Μ位元以回應一反向寫入指令； 一第一閂鎖電路，用以鎖存該第一傳輸閘之輸出； 一第二傳輸閘，用以選擇性地輸出該第一閂鎖電路之輸出 以回應該寫入指令；以及 一第二閂鎖電路，用以鎖存該第二傳輸閘之輸出。 4 8.如申請專利範圍第46項之多埠記憶體裝置，其中該LDM傳 送單元包括：
一第一 LDM單元，用以傳送該LDM信號之第一位元至該 寫入驅動器以回應該寫入旗標信號群之一第一寫入旗標信 號； 一第二LDM單元，用以傳送該LDM信號之第二位元至該 寫入驅動器以回應該寫入旗標信號群之一第二寫入旗標信 號； 一第三LDM單元，用以傳送該LDM信號之第三位元至該 寫入驅動器以回應該寫入旗標信號群之一第三寫入旗標信 號；以及 一第四LDM單元，用以傳送該LDM信號之第四位元至該 寫入驅動器以回應該寫入旗標信號群之一第四寫入旗標信 號。 49.如申請專利範圍第48項之多埠記憶體裝置，其中該第一至 第四LDM單元之每一LDM單元包括： 一第一反向器，用以反向該寫入旗標信號群中之一對應寫 入旗標信號； -21- 1310945 一第一 PMOS電晶體，連接至一第二節點且具有一用以接 收該第一反向器之輸出的閘極； 一第一 NM0S電晶體，連接至該第二節點且具有一用以接 收該對應寫入旗標信號之閘極； - 一第二pM〇S電晶體’連接於一電源供應電壓端與該第一 .· PM0S電晶體之間且具有一用以接收該叢發寫入指令中之一 對應指令的閘極； 一第二NM0S電晶體，連接於一接地電壓端與該第一 NM0S 電晶體之間且具有一用以接收該叢發寫入指令中之一對應 指令的閘極； 一第二反向器，用以反向一重置信號； 一第三PM0S電晶體，連接於該第二節點與該電源供應電 壓端之間且具有一用以接收該第二反向器之輸出的閘極；以 及 一閂鎖電路’用以鎖存在該第二節點上之信號以輸出該 LDM信號之一對應位元。 鲁5 0.如申請專利範圍第4 8項之多埠記憶體裝置，其中該UDM傳 送單元包括： 一第一 UDM單元’用以傳送該UDM信號之第一位元至該 寫入驅動器以回應該寫入旗標信號群之第四寫入旗標信號； 一第二UDM單元’用以傳送該UDM信號之第二位元至該 寫入驅動器以回應該第四寫入旗標信號； 一第三UDM單元’用以傳送該UDM信號之第三位元至該 寫入驅動器以回應該第四寫入旗標信號；以及 -22 - 1310945 一第四UDM單元，用以傳送該UDM信號之第四位元至該 寫入驅動器以回應該第四寫入旗標信號。 5 1 ·如申請專利範圍第50項之多埠記憶體裝置，其中該第一至 第四UDM單元之每一 UDM單元包括： * 一第一反向器，用以反向該第四寫入旗標信號； -- 一第一 PMOS電晶體，連接至一第二節點且具有一用以接 ^ 收該第一反向器之輸出的閘極； 一第一 NMOS電晶體’連接至該第二節點且具有一用以接 m w 收該第四寫入旗標信號之閘極； 一第二PMOS電晶體，連接於一電源供應電壓端與該第一 PMOS電晶體之間且具有一用以接收該中間UDM信號群之一 對應中間UDM信號的閘極； —第二NMOS電晶體，連接於該接地電壓端與該第一 NM〇s 電晶體之間且具有一用以接收該中間UDM信號群之對應中 間UDM信號的閘極； 一第二反向器，用以反向一重置信號； 鲁 一第二PMOS電晶體，連接於該第二節點與該電源供應電 壓端之間且具有一用以接收該第二反向器之輸出的閘極；以 及 一閂鎖電路，用以鎖存在該第二節點上之信號以輸出該 UDM信號之一對應位元。 1310945 七、指定代表圖： (一） 本案指定代表圖為：第5圖。 (二) 本代表圖之元件符號簡單說明： 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 503 寫 入 時 鐘 產 生 單 元 505 移 位 暫 存 器 起 動 器 507 移 位 暫 存 器 509 資 料 鎖 存 控 制 器 511 資 料 鎖 存 單 元 513 行 位 址 々BB m 擇 單 元 515 UDM 登 ：錄 ：w ‘元 517 資 料 遮 罩 傳 送 單 元 519 寫 入 驅 動 器 521 寫 入 信 號 轉 換 器
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