KR101096262B1 - 클럭제어회로 및 클럭생성회로 - Google Patents

클럭제어회로 및 클럭생성회로 Download PDF

Info

Publication number
KR101096262B1
KR101096262B1 KR1020090133238A KR20090133238A KR101096262B1 KR 101096262 B1 KR101096262 B1 KR 101096262B1 KR 1020090133238 A KR1020090133238 A KR 1020090133238A KR 20090133238 A KR20090133238 A KR 20090133238A KR 101096262 B1 KR101096262 B1 KR 101096262B1
Authority
KR
South Korea
Prior art keywords
signal
clock
write
output
unit
Prior art date
Application number
KR1020090133238A
Other languages
English (en)
Other versions
KR20110076499A (ko
Inventor
강태진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090133238A priority Critical patent/KR101096262B1/ko
Priority to US12/824,864 priority patent/US8379475B2/en
Publication of KR20110076499A publication Critical patent/KR20110076499A/ko
Application granted granted Critical
Publication of KR101096262B1 publication Critical patent/KR101096262B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

클럭제어회로는 라이트커맨드에 응답하여 발생되는 펄스를 포함하는 제1 라이트신호와 제1 및 제2 버스트신호에 응답하여, 라이트커맨드가 입력되고 난 후 소정 구간동안 인에이블되는 제1 라이트인에이블신호를 생성하는 라이트인에이블신호생성부; 및 상기 제1 라이트신호 및 상기 제1 라이트인에이블신호에 응답하여 라이트동작구간 동안 인에이블되는 클럭인에이블신호를 생성하는 클럭인에이블신호생성부를 포함하는 클럭제어회로를 포함한다.
클럭생성회로, 버스트신호

Description

클럭제어회로 및 클럭생성회로{CLOCK GENERATION CIRCUIT COMPRISING CLOCK CONTROL CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 클럭제어회로 및 클럭생성회로에 관한 것이다.
동기식 메모리는 외부클럭에 동기되어 동작하는 반도체 메모리 장치를 말하며, DRAM 중에서는 현재 양산 반도체 메모리 장치 시장의 주류를 이루고 있는 SDRAM(Synchronous Dynamic RAM) 및 DDR SDRAM(Double Data Rate SDRAM)이 이에 속한다.
SDRAM(Synchronous Dynamic RAM)의 데이터 입출력 동작은 외부클럭의 라이징 에지(rising edge)에 동기되어 매 클럭 주기마다 수행되는 한 번의 데이터 액세스에 의해 수행된다. 또한, DDR SDRAM(Double Data Rate SDRAM)에서의 데이터 입출력 동작은 매 클럭 주기마다 수행되는 두번의 데이터 액세스에 의해 수행되는데, 각각의 데이터 액세스는 내부의 DLL(Delay Locked Loop) 회로를 통해 외부클럭의 라이 징 에지(rising edge)와 폴링 에지(falling edge)에 동기되어 이루어진다.
이와 같이, 동기식 메모리에서 데이터 입출력 동작은 외부클럭에 동기되어 이루어진다. 그런데, 동기식 메모리에서 외부클럭에 동기한 데이터 입출력 동작은 실질적으로 리드 또는 라이트 동작이 수행되지 않는 구간에서도 지속되므로, 불필요한 전류소모를 야기한다.
본 발명은 전류소모를 줄일 수 있는 클럭제어회로 및 클럭생성회로를 개시한다.
이를 위해 본 발명은 라이트커맨드에 응답하여 발생되는 펄스를 포함하는 제1 라이트신호와 제1 및 제2 버스트신호에 응답하여, 라이트커맨드가 입력되고 난 후 소정 구간동안 인에이블되는 제1 라이트인에이블신호를 생성하는 라이트인에이블신호생성부; 및 상기 제1 라이트신호 및 상기 제1 라이트인에이블신호에 응답하여 라이트동작구간 동안 인에이블되는 클럭인에이블신호를 생성하는 클럭인에이블신호생성부를 포함하는 클럭제어회로를 제공한다.
또한, 본 발명은 라이트커맨드에 응답하여 제1 라이트신호를 생성하는 커맨드디코더; 버스트랭쓰에 관한 정보를 포함하는 제1 및 제2 버스트신호가 저장되는 모드레지스터; 상기 제1 라이트신호와 제1 및 제2 버스트신호에 응답하여 라이트동작구간 동안 인에이블되는 클럭인에이블신호를 생성하는 클럭제어회로; 및 상기 클럭인에이블신호가 인에이블되는 구간에서 내부클럭을 라이트클럭으로 출력하는 라이트클럭생성부를 포함하는 클럭생성회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 클럭생성회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예의 클럭생성회로는 입력부(1), 커맨드디코더(2), 모드레지스터(3), 클럭제어회로(4) 및 라이트클럭생성부(7)를 포함한다. 클럭제어회로(4)는 라이트인에이블신호생성부(5) 및 클럭인에이블신호생성부(6)를 포함한다.
커맨드디코더(2)는 입력부(1)로부터 입력되는 커맨드(CMD)를 디코딩하여 제1 라이트신호(EWT1)를 생성한다. 커맨드디코더(2)는 공지의 회로로 구현되어 라이트동작시 라이트커맨드(WRITE)가 입력되는 경우 제1 라이트신호(EWT1)의 펄스를 생성한다.
모드레지스터(3)는 공지의 회로로서, 모드레지스터 셋(Mode Register Set)에 의해 버스트랭쓰에 관한 정보를 포함하는 제1 버스트신호(BL4), 제2 버스트신호(BL8) 및 제3 버스트신호(BL16)를 생성한다. 여기서, 제1 버스트신호(BL4)는 버스트랭쓰가 4로 설정된 경우 하이레벨로 인에이블되고, 제2 버스트신호(BL8)는 버스트랭쓰가 8로 설정된 경우 하이레벨로 인에이블되며, 제3 버스트신호(BL16)는 버스트랭쓰가 16으로 설정된 경우 하이레벨로 인에이블된다.
라이트인에이블신호생성부(5)는, 도 2에 도시된 바와 같이, 라이트신호시프팅부(50), 버스트종료신호생성부(51), 버스트종료신호선택부(52), 라이트인에이블신호출력부(53)를 포함한다.
라이트신호시프팅부(50)는, 도 3에 도시된 바와 같이, 제1 라이트신호(EWT1)를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF1)과, 플립플럽(FF1)의 출력신호를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF2)과, 플립플럽(FF2)의 출력신호를 반전버퍼링하여 제2 라이트신호(EWT2)를 출력하는 인버터(IV50)를 포함한다. 이와 같은 구성의 라이트신호시프팅부(50)는 제1 라이트신호(EWT1)를 내부클럭(ICLK)의 1주기구간만큼 클럭시프팅하고, 반전버퍼링하여 제2 라이트신호(EWT2)를 생성한다.
버스트종료신호생성부(51)는, 도 4에 도시된 바와 같이, 제2 라이트신호(EWT2)를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하여 제1 버스트종료신호(BL4_END)를 출력하는 플립플럽(FF3)과, 플립플럽(FF3)의 출력신호를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF4)과, 제2 라이트신호(EWT2)가 하이레벨인 구간에서 플립플럽(FF4)의 출력신호를 전달하는 전달부(510)와, 전달부(510)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하여 제1 출력신호(OUT1)를 출력하는 플립플럽(FF5)과, 제1 출력신호(OUT1)를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF6)과, 제2 라이트신호(EWT2)가 하이레벨인 구간에서 플립플럽(FF6)의 출력신호를 전달하는 전달부(511)와, 전달부(511)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하여 제2 버스트종료신 호(BL8_END)를 출력하는 플립플럽(FF7)를 포함한다.
또한, 버스트종료신호생성부(51)는 제2 버스트종료신호(BL8_END)를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF8)과, 제2 라이트신호(EWT2)가 하이레벨인 구간에서 플립플럽(FF8)의 출력신호를 전달하는 전달부(512)와, 전달부(512)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF9)와, 플립플럽(FF9)의 출력신호를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF10)과, 제2 라이트신호(EWT2)가 하이레벨인 구간에서 플립플럽(FF10)의 출력신호를 전달하는 전달부(513)와, 전달부(513)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF11)와, 플립플럽(FF11)의 출력신호를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF12)과, 제2 라이트신호(EWT2)가 하이레벨인 구간에서 플립플럽(FF12)의 출력신호를 전달하는 전달부(514)와, 전달부(514)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF13)과, 플립플럽(FF13)의 출력신호를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF14)과, 제2 라이트신호(EWT2)가 하이레벨인 구간에서 플립플럽(FF14)의 출력신호를 전달하는 전달부(515)와, 전달부(515)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF15)를 포함한다.
이와 같은 구성의 버스트종료신호생성부(51)는 제2 라이트신호(EWT2)를 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하여 제1 버스트종료신호(BL4_END)를 생성하고, 제1 버스트종료신호(BL4_END)를 내부클럭(ICLK)의 2주기구간만큼 클럭시프팅하여 제2 버스트종료신호(BL8_END)를 생성하며, 제2 버스트종료신호(BL8_END)를 내부클럭(ICLK)의 4주기구간만큼 클럭시프팅하여 제3 버스트종료신호(BL16_END)를 생성한다.
버스트종료신호선택부(52)는, 도 5에 도시된 바와 같이, 인버터들(IV51-IV56), 전달게이트들(T50-T52) 및 래치부(520)를 포함한다. 이와 같은 구성의 버스트종료신호선택부(52)는 제1 버스트신호(BL4)가 하이레벨로 인에이블되는 경우 제1 버스트종료신호(BL4_END)를 출력버스트종료신호(BLEND)로 출력하고, 제2 버스트신호(BL8)가 하이레벨로 인에이블되는 경우 제2 버스트종료신호(BL8_END)를 출력버스트종료신호(BLEND)로 출력하며, 제3 버스트신호(BL16)가 하이레벨로 인에이블되는 경우 제3 버스트종료신호(BL16_END)를 출력버스트종료신호(BLEND)로 출력한다.
라이트인에이블신호출력부(53)는, 도 6에 도시된 바와 같이, 내부클럭(ICLK)에 응답하여 출력버스트종료신호(BLEND)를 버퍼링하여 라이트종료신호(WOFF)로 전달하는 전달부(530)와, 제2 라이트신호(EWT2)와 라이트종료신호(WOFF)를 입력받아 제1 라이트인에이블신호(WEN1)을 구동하는 구동부(531)와, 제1 라이트인에이블신호(WEN1)의 출력노드를 래치하는 래치부(532)를 포함한다. 이와 같은 구성의 라이트인에이블신호출력부(53)는 제2 라이트신호(EWT2)가 로우레벨로 인에이블되는 구간에서는 하이레벨로 풀업구동된 제1 라이트인에이블신호(WEN1)를 생성하고, 제2 라이트신호(EWT2)가 하이레벨로 디스에이블된 구간에서 라이트종료신호(WOFF)가 하이레벨로 인에이블되는 경우 로우레벨로 풀다운구동된 제1 라이트인에이블신호(WEN1)를 생성한다.
클럭인에이블신호생성부(6)는, 도 7에 도시된 바와 같이, 라이트동작유지부(60), 오동작방지부(61), 라이트구간신호생성부(62), 클럭종료펄스생성부(63) 및 클럭인에이블신호출력부(64)를 포함한다.
라이트동작유지부(60)는, 도 8에 도시된 바와 같이, 출력신호생성부(600) 및 라이트인에이블신호출력부(601)를 포함한다. 출력신호생성부(600)는 제1 라이트인에이블신호(WEN1)를 반전버퍼링하는 인버터(IV60)와, 인버터(IV60)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하여 제2 출력신호(OUT2)를 생성하는 플립플럽(FF16)과, 제2 출력신호(OUT2)를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF17)과, 플립플럽(FF17)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하여 제3 출력신호(OUT3)를 생성하는 플립플럽(FF18)과, 제3 출력신호(OUT3)를 내부클럭(ICLK)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하는 플립플럽(FF19)과, 플립플럽(FF19)의 출력신호를 반전내부클럭(ICLKB)에 동기시켜 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하여 제4 출력신호(OUT4)를 생성하는 플립플럽(FF20)을 포함한다. 라이트인에이블신호출력부(601)는 인버터들(IV61, IV62)과, 논리부들(602, 603) 및 낸드게이트(ND60)로 구성된다. 라이트인에이블신호출력부(601)는 제1 라이트신호(EWT1)가 하이레벨로 인에이블되거나 제1 라이트인에이블신호(WEN1)가 하이레벨로 인에이블될 때 하이레벨로 인에이블되는 제2 라이트인에이블신호(WEN2)를 생성한다. 라이트인에이블신호출력부(601)에서 생성되는 제2 라이트인에이블신호(WEN2)는 제1 라이트인에이블신호(WEN1)가 하이레벨로 인에이블된 후 내부클럭(ICLK)의 2주기반구간만큼 경과되는 구간까지 하이레벨로 인에이블된 상태를 유지한다. 제2 라이트인에이블신호(WEN2)는 라이트 동작이 수행되고 데이터가 메모리셀에 전달될 때까지 라이트클럭(WCLK)의 생성을 유지하기 위해 하이레벨로 인에이블되는 신호이다.
오동작방지부(61)는, 도 9에 도시된 바와 같이, 플립플럽들(FF21-FF24)과, 라이트펄스출력부(610)를 포함한다. 플립플럽들(FF21-FF24)은 각각 제1 라이트신호(EWT1)를 내부클럭(ICLK)의 반주기구간만큼씩 클럭시프팅한다. 라이트펄스출력부(610)는 제1 라이트신호(EWT1)가 하이레벨로 인에이블되거나, 플립플럽들(FF21-FF24)의 출력신호 중 적어도 하나가 하이레벨로 인에이블될 때 하이레벨로 인에이블되는 라이트펄스(EWTP)를 생성한다. 라이트펄스(EWTP)는 여러번의 라이트커맨드가 입력될 때 오동작을 방지하기 위해 하이레벨로 인에이블되는 신호이다.
라이트구간신호생성부(62), 도 10에 도시된 바와 같이, 제2 라이트인에이블신호(WEN2) 및 라이트펄스(EWTP)를 입력받아 논리합 연산을 수행하여 라이트구간신호(WPD)를 생성한다. 라이트구간신호(WPD)는 제2 라이트인에이블신호(WEN2) 또는 라이트펄스(EWTP)가 하이레벨로 인에이블된 구간에서 하이레벨로 인에이블된다.
클럭종료펄스생성부(63), 도 11에 도시된 바와 같이, 라이트구간신호(WPD)를 입력받아 반전버퍼링하는 인버터(IV65)와, 인버터(IV65)의 출력신호를 소정구간 지 연시키고 반전시켜 출력하는 반전지연부(630)와, 인버터(IV65)의 출력신호와 반전지연부(630)의 출력신호를 입력받아 부정논리곱 연산을 수행하여 클럭종료펄스(CLKOFFP)를 생성하는 낸드게이트(ND63)를 포함한다. 이와 같은 구성의 클럭종료펄스생성부(63)는 라이트구간신호(WPD)가 하이레벨에서 로우레벨로 천이하는 구간에서 반전지연부(630)의 지연구간만큼의 로우레벨 펄스폭을 갖는 펄스를 포함하는 클럭종료펄스(CLKOFFP)를 생성한다.
클럭인에이블신호출력부(64), 도 12에 도시된 바와 같이, 제1 라이트신호(EWT1)를 반전버퍼링하는 인버터(IV66)와, SR 래치로 동작하는 낸드게이트들(ND64, ND65)과, 낸드게이트들(ND64, ND65)의 출력신호를 반전버퍼링하는 인버터(IV67)를 포함한다. 이와 같은 구성의 클럭인에이블신호출력부(64)는 제1 라이트신호(EWT1)가 하이레벨로 인에이블되는 시점부터 클럭종료펄스(CLKOFFP)의 로우레벨 펄스가 입력되는 시점까지 로우레벨로 인에이블되는 클럭인에이블신호(CLKENB)를 생성한다.
도 13a 내지 도 13c는 도 1에 도시된 클럭생성회로에 포함된 라이트클럭생성부의 실시예들의 회로도이다.
도 13a에 도시된 라이트클럭생성부(7)의 일실시예는 내부클럭(ICLK)을 버퍼링하는 버퍼부(70)와, 버퍼부(70)의 출력신호를 소정구간 지연시키는 지연부(71)와, 클럭인에이블신호(CLKENB)에 응답하여 지연부(71)의 출력신호를 전달하는 전달소자로 동작하는 노어게이트(NR70)와, 노어게이트(NR70)의 출력신호에 응답하여 버퍼부(70)의 출력신호를 버퍼링하여 라이트클럭(WCLK)으로 출력하는 버퍼부(72)를 포함한다.
도 13b에 도시된 라이트클럭생성부(7)의 다른 실시예는 클럭인에이블신호(CLKENB)에 응답하여 내부클럭(ICLK)을 버퍼링하여 전달하는 전달부(73)와, 전달부(73)의 출력신호를 버퍼링하는 버퍼부(74)와, 버퍼부(74)의 출력신호를 소정구간 지연시키고 반전시켜 출력하는 반전지연부(75)와, 반전지연부(75)의 출력신호에 응답하여 버퍼부(74)의 출력신호를 버퍼링하여 라이트클럭(WCLK)으로 출력하는 버퍼부(76)를 포함한다.
도 13c에 도시된 라이트클럭생성부(7)의 다른 실시예는 내부클럭(ICLK)를 반전버퍼링하는 인버터(IV71)와, 클럭인에이블신호(CLKENB)에 응답하여 인버터(IV71)의 출력신호를 반전버퍼링하여 전달하는 노어게이트(NR72)를 포함한다.
도 13a 내지 도 13c에 도시된 실시예들로 구현되는 라이트클럭생성부(7)는 클럭인에이블신호(CLKENB)가 로우레벨로 인에이블되는 구간에서 내부클럭(ICLK)을 라이트클럭(WCLK)으로 버퍼링하여 출력한다.
이와 같이 구성된 클럭생성회로의 동작을 살펴보되, 버스트랭쓰가 8로 설정된 상태에서 연속적으로 라이트커맨드가 입력되는 경우의 라이트 동작을 살펴보면 다음과 같다.
이하, 도 14를 참고하여 도 2에 도시된 라이트인에이블신호생성부(5)의 동작을 구체적으로 살펴본다.
우선, 라이트커맨드(WRITE)가 입력되면 제1 라이트신호(EWT1)의 하이레벨 펄스가 생성된다. 도 3에 도시된 라이트신호시프팅부(50)는 제1 라이트신호(EWT1) 를 내부클럭(ICLK)의 1주기구간만큼 클럭시프팅하고 반전버퍼링하여 제2 라이트신호(EWT2)를 생성한다.
다음으로, 도 4에 도시된 버스트종료신호생성부(51)는 제2 라이트신호(EWT2)를 내부클럭(ICLK)의 반주기구간만큼 클럭시프팅하여 제1 버스트종료신호(BL4_END)를 생성하고, 제1 버스트종료신호(BL4_END)를 내부클럭(ICLK)의 2주기구간만큼 클럭시프팅하여 제2 버스트종료신호(BL8_END)를 생성하며, 제2 버스트종료신호(BL8_END)를 내부클럭(ICLK)의 4주기구간만큼 클럭시프팅하여 제3 버스트종료신호(BL16_END)를 생성한다.
다음으로, 도 5에 도시된 버스트종료신호선택부(52)는 하이레벨로 인에이블된 제2 버스트신호(BL8)를 입력받아 제2 버스트종료신호(BL8_END)를 출력버스트종료신호(BLEND)로 출력한다.
다음으로, 도 6에 도시된 라이트인에이블신호출력부(53)는 제2 라이트신호(EWT2)가 로우레벨로 인에이블되는 구간에서는 하이레벨로 풀업구동된 제1 라이트인에이블신호(WEN1)를 생성하고, 제2 라이트신호(EWT2)가 하이레벨로 디스에이블된 구간에서 라이트종료신호(WOFF)가 하이레벨로 인에이블되는 경우 로우레벨로 풀다운구동된 제1 라이트인에이블신호(WEN1)를 생성한다.
이하, 도 15를 참고하여 도 7에 도시된 클럭인에이블신호생성부(6)의 동작을 구체적으로 살펴본다.
우선, 도 8에 도시된 라이트동작유지부(60)는 제1 라이트신호(EWT1)가 하이레벨로 인에이블되거나 제1 라이트인에이블신호(WEN1)가 하이레벨로 인에이블될 때 하이레벨로 인에이블되는 제2 라이트인에이블신호(WEN2)를 생성한다. 이때, 라이트인에이블신호출력부(601)에서 생성되는 제2 라이트인에이블신호(WEN1)는 제1 라이트인에이블신호(WEN1)가 하이레벨로 인에이블된 후 내부클럭(ICLK)의 2주기반구간만큼 경과되는 구간까지 하이레벨로 인에이블된 상태를 유지한다.
다음으로, 도 9에 도시된 오동작방지부(61)는 제1 라이트인에이블신호(WEN1)가 하이레벨로 인에이블되거나, 플립플럽들(FF21-FF24)의 출력신호 중 적어도 하나가 하이레벨로 인에이블될 때 하이레벨로 인에이블되는 라이트펄스(EWTP)를 생성한다.
다음으로, 도 10에 도시된 라이트구간신호생성부(62)는 제2 라이트인에이블신호(WEN1) 또는 라이트펄스(EWTP)가 하이레벨로 인에이블된 구간에서 하이레벨로 인에이블되는 라이트구간신호(WPD)를 생성한다.
다음으로, 도 11에 도시된 클럭종료펄스생성부(63)는 라이트구간신호(WPD)가 하이레벨에서 로우레벨로 천이하는 구간에서 반전지연부(630)의 지연구간만큼의 로우레벨 펄스폭을 갖는 펄스를 포함하는 클럭종료펄스(CLKOFFP)를 생성한다.
다음으로, 도 12에 도시된 클럭인에이블신호출력부(64)는 제1 라이트신호(EWT1)가 하이레벨로 인에이블되는 시점부터 클럭종료펄스(CLKOFFP)의 로우레벨 펄스가 입력되는 시점까지 로우레벨로 인에이블되는 클럭인에이블신호(CLKENB)를 생성한다.
다음으로, 도 13a 내지 도 13c에 도시된 바와 같이 다양한 실시예로 구현되는 라이트클럭생성부(7)는 클럭인에이블신호(CLKENB)가 로우레벨로 인에이블되는 구간에서 내부클럭(ICLK)을 라이트클럭(WCLK)으로 버퍼링하여 출력한다.
이상 살펴본 바와 같이, 본 실시예의 클럭생성회로는 라이트커맨드(WRITE)에 응답하여 생성되는 제1 라이트신호(EWT1)와, 버스트랭쓰에 관한 정보를 포함하는 제1 버스트신호(BL4), 제2 버스트신호(BL8) 및 제3 버스트신호(BL16)를 입력받아 라이트동작이 수행되는 구간동안에만 로우레벨로 인에이블되는 클럭인에이블신호(CLKENB)를 생성한다. 또한, 본 실시예의 클럭생성회로는 클럭인에이블신호(CLKENB)에 의해 라이트 동작 구간에서만 토글링하는 라이트클럭(WCLK)을 생성하여 라이트 동작을 위한 데이터 입출력 동작을 수행하므로, 라이트 동작구간이 아닌 구간에서 불필요하게 데이터 입출력 동작이 수행되어 발생되는 전류소모를 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 클럭생성회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 클럭생성회로에 포함된 라이트인에이블신호생성부의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 라이트인에이블신호생성부에 포함된 라이트신호시프팅부의 회로도이다.
도 4는 도 2에 도시된 라이트인에이블신호생성부에 포함된 버스트종료신호생성부의 회로도이다.
도 5는 도 2에 도시된 라이트인에이블신호생성부에 포함된 라이트인에이블신호출력부의 회로도이다.
도 6은 도 2에 도시된 라이트인에이블신호생성부에 포함된 버스트종료신호선택부의 회로도이다.
도 7은 도 1에 도시된 클럭생성회로에 포함된 클럭인에이블신호생성부의 구성을 도시한 블럭도이다.
도 8은 도 7에 도시된 클럭인에이블신호생성부에 포함된 라이트동작유지부의 회로도이다.
도 9는 도 7에 도시된 클럭인에이블신호생성부에 포함된 오동작방지부의 회로도이다.
도 10은 도 7에 도시된 클럭인에이블신호생성부에 포함된 라이트구간신호생 성부의 회로도이다.
도 11은 도 7에 도시된 클럭인에이블신호생성부에 포함된 클럭종료펄스생성부의 회로도이다.
도 12는 도 7에 도시된 클럭인에이블신호생성부에 포함된 클럭인에이블신호출력부의 회로도이다.
도 13a 내지 도 13c는 도 1에 도시된 클럭생성회로에 포함된 라이트클럭생성부의 실시예들의 회로도이다.
도 14 및 도 15는 도 1에 도시된 클럭생성회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 입력부 2: 커맨드디코더
3: 모드레지스터 4: 클럭제어회로
5: 라이트인에이블신호생성부 50: 라이트신호시프팅부
51: 버스트종료신호생성부 52: 버스트종료신호선택부
53: 라이트인에이블신호출력부 6: 클럭인에이블신호생성부
60: 라이트동작유지부 600: 출력신호생성부
601: 라이트인에이블신호출력부 61: 오동작방지부
610: 라이트펄스출력부 62: 라이트구간신호생성부
63: 클럭종료펄스생성부 64: 클럭인에이블신호출력부
7: 라이트클럭생성부

Claims (32)

  1. 삭제
  2. 라이트커맨드에 응답하여 발생되는 펄스를 포함하는 제1 라이트신호를 내부클럭에 동기시켜 클럭시프팅하여 제2 라이트신호를 생성하는 라이트신호시프팅부;
    상기 제2 라이트신호를 내부클럭에 동기시켜 클럭시프팅하여 제1 및 제2 버스트종료신호를 생성하는 버스트종료신호생성부;
    상기 제1 및 제2 버스트신호에 응답하여 상기 제1 버스트종료신호 또는 상기 제2 버스트종료신호를 출력버스트종료신호로 선택하는 버스트종료신호선택부;
    상기 제2 라이트신호 및 상기 출력버스트종료신호에 응답하여 상기 제1 라이트인에이블신호를 구동하여 출력하는 라이트인에이블신호출력부; 및
    상기 제1 라이트신호 및 상기 제1 라이트인에이블신호에 응답하여 라이트동작구간 동안 인에이블되는 클럭인에이블신호를 생성하는 클럭인에이블신호생성부를 포함하는 클럭제어회로.
  3. 제 2 항에 있어서, 상기 라이트신호시프팅부는
    상기 내부클럭에 동기시켜 상기 제1 라이트신호를 클럭시프팅하는 플립플럽; 및
    상기 플립플럽의 출력신호를 버퍼링하여 상기 제2 라이트신호를 출력하는 버퍼를 포함하는 클럭제어회로.
  4. 제 2 항에 있어서, 상기 버스트종료신호생성부는
    상기 내부클럭에 동기시켜 상기 제2 라이트신호를 클럭시프팅하는 제1 플립플럽;
    상기 내부클럭에 동기시켜 상기 제1 플립플럽의 출력신호를 클럭시프팅하는 제2 플립플럽;
    상기 제2 라이트신호에 응답하여 상기 제2 플립플럽의 출력신호를 전달하는 전달부; 및
    상기 내부클럭에 동기시켜 상기 전달부의 출력신호를 클럭시프팅하는 제3 플립플럽를 포함하는 클럭제어회로.
  5. 제 2 항에 있어서, 상기 버스트종료신호선택부는
    상기 제1 버스트신호에 응답하여 상기 제1 버스트종료신호를 상기 출력버스트종료신호로 전달하는 제1 전달소자; 및
    상기 제2 버스트신호에 응답하여 상기 제2 버스트종료신호를 상기 출력버스트종료신호로 전달하는 제2 전달소자를 포함하는 클럭제어회로.
  6. 제 2 항에 있어서, 상기 라이트인에이블신호출력부는
    상기 내부클럭에 응답하여 상기 출력버스트종료신호를 라이트종료신호로 전달하는 전달부; 및
    상기 제2 라이트신호 및 상기 라이트종료신호에 응답하여 상기 제1 라이트인에이블신호를 구동하는 구동부를 포함하는 클럭제어회로.
  7. 제 6 항에 있어서, 상기 구동부는 상기 제2 라이트신호가 인에이블되는 경우 상기 제1 라이트인에이블신호를 인에이블시키고, 상기 라이트종료신호가 인에이블되는 경우 상기 제1 라이트인에이블신호를 디스에이블시키는 클럭제어회로.
  8. 제 2항에 있어서, 상기 클럭인에이블신호생성부는
    상기 제1 라이트신호, 상기 제1 라이트인에이블신호 및 상기 제1 라이트인에이블신호를 내부클럭에 동기시켜 클럭시프팅한 신호에 응답하여 제2 라이트인에이블신호를 생성하는 라이트동작유지부;
    상기 제1 라이트신호를 상기 내부클럭에 동기시켜 클럭시프팅한 신호와 상기 제1 라이트신호에 응답하여 라이트펄스를 생성하는 오동작방지부;
    상기 제2 라이트인에이블신호와 상기 라이트펄스에 응답하여 라이트구간신호를 생성하는 라이트구간신호생성부;
    상기 라이트구간신호에 응답하여 클럭종료펄스를 생성하는 클럭종료펄스생성부; 및
    상기 제1 라이트신호 및 상기 클럭종료펄스에 응답하여 상기 클럭인에이블신호를 출력하는 클럭인에이블신호출력부를 포함하는 클럭제어회로.
  9. 제 8 항에 있어서, 상기 라이트동작유지부는
    상기 제1 라이트인에이블신호를 내부클럭에 동기시켜 클럭시프팅하는 다수의 플립플럽을 포함하는 출력신호생성부;
    상기 제1 라이트신호, 상기 제1 라이트인에이블신호 및 상기 출력신호생성부의 출력신호 중 적어도 하나가 인에이블되는 경우 인에이블되는 상기 제2 라이트인에이블신호를 생성하는 라이트인에이블신호출력부를 포함하는 클럭제어회로.
  10. 제 8 항에 있어서, 상기 오동작방지부는
    상기 제1 라이트신호를 내부클럭에 동기시켜 클럭시프팅하는 제1 플립플럽;
    상기 제1 플립플럽의 출력신호를 내부클럭에 동기시켜 클럭시프팅하는 제2 플립플럽; 및
    상기 제1 라이트신호, 상기 제1 및 제2 플립플럽의 출력신호 중 적어도 하나가 인에이블되는 경우 인에이블되는 상기 라이트펄스를 생성하는 라이트펄스출력부를 포함하는 클럭제어회로.
  11. 제 8 항에 있어서, 상기 라이트구간신호생성부는 상기 제2 라이트인에이블신호가 인에이블되거나 상기 라이트펄스의 펄스가 입력되는 구간에서 인에이블되는 상기 라이트구간신호를 생성하는 클럭제어회로.
  12. 제 8 항에 있어서, 상기 클럭종료펄스생성부는 상기 라이트구간신호의 인에이블 구간이 종료되는 구간에서 발생되는 펄스를 포함하는 클럭종료펄스를 생성하는 클럭제어회로.
  13. 제 12항에 있어서, 상기 클럭종료펄스생성부는
    상기 라이트구간신호를 버퍼링하는 버퍼;
    상기 버퍼의 출력신호를 소정 구간 지연시키고 반전시켜 출력하는 반전지연부; 및
    상기 버퍼의 출력신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 클럭제어회로.
  14. 제 8 항에 있어서, 상기 클럭인에이블신호출력부는 상기 제1 라이트신호가 인에이블되는 경우 상기 클럭인에이블신호를 인에이블시키고, 상기 클럭종료펄스의 펄스가 입력되는 경우 상기 클럭인에이블신호를 디스에이블시키는 클럭제어회로.
  15. 삭제
  16. 라이트커맨드에 응답하여 제1 라이트신호를 생성하는 커맨드디코더;
    버스트랭쓰에 관한 정보를 포함하는 제1 및 제2 버스트신호가 저장되는 모드레지스터;
    상기 제1 라이트신호와 제1 및 제2 버스트신호에 응답하여 라이트동작구간 동안 인에이블되는 클럭인에이블신호를 생성하는 클럭제어회로;
    내부클럭을 버퍼링하는 제1 버퍼부;
    상기 제1 버퍼부의 출력신호를 소정 구간만큼 지연시키는 지연부;
    상기 클럭인에이블신호에 응답하여 상기 지연부의 출력신호를 전달하는 전달소자; 및
    상기 전달소자의 출력신호에 응답하여 상기 제1 버퍼부의 출력신호를 버퍼링하여 라이트클럭으로 출력하는 제2 버퍼부를 포함하는 클럭생성회로.
  17. 라이트커맨드에 응답하여 제1 라이트신호를 생성하는 커맨드디코더;
    버스트랭쓰에 관한 정보를 포함하는 제1 및 제2 버스트신호가 저장되는 모드레지스터;
    상기 제1 라이트신호와 제1 및 제2 버스트신호에 응답하여 라이트동작구간 동안 인에이블되는 클럭인에이블신호를 생성하는 클럭제어회로;
    상기 클럭인에이블신호에 응답하여 내부클럭을 버퍼링하는 전달부;
    상기 전달부의 출력신호를 버퍼링하는 제1 버퍼부;
    상기 버퍼부의 출력신호를 소정 구간만큼 지연시키고 반전시키는 반전지연부; 및
    상기 반전지연부의 출력신호에 응답하여 상기 제1 버퍼부의 출력신호를 버퍼링하여 라이트클럭으로 출력하는 제2 버퍼부를 포함하는 클럭생성회로.
  18. 삭제
  19. 제 16 항 또는 제 17 항에 있어서, 상기 클럭제어회로는
    상기 제1 라이트신호와 상기 제1 및 제2 버스트신호에 응답하여, 상기 라이트커맨드가 입력되고 난 후 소정 구간동안 인에이블되는 제1 라이트인에이블신호를 생성하는 라이트인에이블신호생성부; 및
    상기 제1 라이트신호 및 상기 제1 라이트인에이블신호에 응답하여 상기 클럭인에이블신호를 생성하는 클럭인에이블신호생성부를 포함하는 클럭생성회로.
  20. 제 19 항에 있어서, 상기 라이트인에이블신호생성부는
    상기 제1 라이트신호를 내부클럭에 동기시켜 클럭시프팅하여 제2 라이트신호를 생성하는 라이트신호시프팅부;
    상기 제2 라이트신호를 내부클럭에 동기시켜 클럭시프팅하여 제1 및 제2 버스트종료신호를 생성하는 버스트종료신호생성부;
    상기 제1 및 제2 버스트신호에 응답하여 상기 제1 버스트종료신호 또는 상기 제2 버스트종료신호를 출력버스트종료신호로 선택하는 버스트종료신호선택부; 및
    상기 제2 라이트신호 및 상기 출력버스트종료신호에 응답하여 상기 제1 라이트인에이블신호를 구동하여 출력하는 라이트인에이블신호출력부를 포함하는 클럭생성회로.
  21. 제 20 항에 있어서, 상기 라이트신호시프팅부는
    상기 내부클럭에 동기시켜 상기 제1 라이트신호를 클럭시프팅하는 플립플럽; 및
    상기 플립플럽의 출력신호를 버퍼링하여 상기 제2 라이트신호를 출력하는 버퍼를 포함하는 클럭생성회로.
  22. 제 20 항에 있어서, 상기 버스트종료신호생성부는
    상기 내부클럭에 동기시켜 상기 제2 라이트신호를 클럭시프팅하는 제1 플립플럽;
    상기 내부클럭에 동기시켜 상기 제1 플립플럽의 출력신호를 클럭시프팅하는 제2 플립플럽;
    상기 제2 라이트신호에 응답하여 상기 제2 플립플럽의 출력신호를 전달하는 전달부; 및
    상기 내부클럭에 동기시켜 상기 전달부의 출력신호를 클럭시프팅하는 제3 플립플럽를 포함하는 클럭생성회로.
  23. 제 20 항에 있어서, 상기 버스트종료신호선택부는
    상기 제1 버스트신호에 응답하여 상기 제1 버스트종료신호를 상기 출력버스트종료신호로 전달하는 제1 전달소자; 및
    상기 제2 버스트신호에 응답하여 상기 제2 버스트종료신호를 상기 출력버스트종료신호로 전달하는 제2 전달소자를 포함하는 클럭생성회로.
  24. 제 20 항에 있어서, 상기 라이트인에이블신호출력부는
    상기 내부클럭에 응답하여 상기 출력버스트종료신호를 라이트종료신호로 전달하는 전달부; 및
    상기 제2 라이트신호 및 상기 라이트종료신호에 응답하여 상기 제1 라이트인에이블신호를 구동하는 구동부를 포함하는 클럭생성회로.
  25. 제 24 항에 있어서, 상기 구동부는 상기 제2 라이트신호가 인에이블되는 경우 상기 제1 라이트인에이블신호를 인에이블시키고, 상기 라이트종료신호가 인에이 블되는 경우 상기 제1 라이트인에이블신호를 디스에이블시키는 클럭생성회로.
  26. 제 19 항에 있어서, 상기 클럭인에이블신호생성부는
    상기 제1 라이트신호, 상기 제1 라이트인에이블신호 및 상기 제1 라이트인에이블신호를 내부클럭에 동기시켜 클럭시프팅한 신호에 응답하여 제2 라이트인에이블신호를 생성하는 라이트동작유지부;
    상기 제1 라이트신호를 상기 내부클럭에 동기시켜 클럭시프팅한 신호와 상기 제1 라이트신호에 응답하여 라이트펄스를 생성하는 오동작방지부;
    상기 제2 라이트인에이블신호와 상기 라이트펄스에 응답하여 라이트구간신호를 생성하는 라이트구간신호생성부;
    상기 라이트구간신호에 응답하여 클럭종료펄스를 생성하는 클럭종료펄스생성부; 및
    상기 제1 라이트신호 및 상기 클럭종료펄스에 응답하여 상기 클럭인에이블신호를 출력하는 클럭인에이블신호출력부를 포함하는 클럭생성회로.
  27. 제 26 항에 있어서, 상기 라이트동작유지부는
    상기 제1 라이트인에이블신호를 내부클럭에 동기시켜 클럭시프팅하는 다수의 플립플럽을 포함하는 출력신호생성부;
    상기 제1 라이트신호, 상기 제1 라이트인에이블신호 및 상기 출력신호생성부의 출력신호 중 적어도 하나가 인에이블되는 경우 인에이블되는 상기 제2 라이트인에이블신호를 생성하는 라이트인에이블신호출력부를 포함하는 클럭생성회로.
  28. 제 26 항에 있어서, 상기 오동작방지부는
    상기 제1 라이트신호를 내부클럭에 동기시켜 클럭시프팅하는 제1 플립플럽;
    상기 제1 플립플럽의 출력신호를 내부클럭에 동기시켜 클럭시프팅하는 제2 플립플럽; 및
    상기 제1 라이트신호, 상기 제1 및 제2 플립플럽의 출력신호 중 적어도 하나가 인에이블되는 경우 인에이블되는 상기 라이트펄스를 생성하는 라이트펄스출력부를 포함하는 클럭생성회로.
  29. 제 26 항에 있어서, 상기 라이트구간신호생성부는 상기 제2 라이트인에이블신호가 인에이블되거나 상기 라이트펄스의 펄스가 입력되는 구간에서 인에이블되는 상기 라이트구간신호를 생성하는 클럭생성회로.
  30. 제 26 항에 있어서, 상기 클럭종료펄스생성부는 상기 라이트구간신호의 인에 이블 구간이 종료되는 구간에서 발생되는 펄스를 포함하는 클럭종료펄스를 생성하는 클럭생성회로.
  31. 제 26항에 있어서, 상기 클럭종료펄스생성부는
    상기 라이트구간신호를 버퍼링하는 버퍼;
    상기 버퍼의 출력신호를 소정 구간 지연시키고 반전시켜 출력하는 반전지연부; 및
    상기 버퍼의 출력신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 클럭생성회로..
  32. 제 26 항에 있어서, 상기 클럭인에이블신호출력부는 상기 제1 라이트신호가 인에이블되는 경우 상기 클럭인에이블신호를 인에이블시키고, 상기 클럭종료펄스의 펄스가 입력되는 경우 상기 클럭인에이블신호를 디스에이블시키는 클럭생성회로.
KR1020090133238A 2009-12-29 2009-12-29 클럭제어회로 및 클럭생성회로 KR101096262B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090133238A KR101096262B1 (ko) 2009-12-29 2009-12-29 클럭제어회로 및 클럭생성회로
US12/824,864 US8379475B2 (en) 2009-12-29 2010-06-28 Clock control circuit and clock generation circuit including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090133238A KR101096262B1 (ko) 2009-12-29 2009-12-29 클럭제어회로 및 클럭생성회로

Publications (2)

Publication Number Publication Date
KR20110076499A KR20110076499A (ko) 2011-07-06
KR101096262B1 true KR101096262B1 (ko) 2011-12-23

Family

ID=44187425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090133238A KR101096262B1 (ko) 2009-12-29 2009-12-29 클럭제어회로 및 클럭생성회로

Country Status (2)

Country Link
US (1) US8379475B2 (ko)
KR (1) KR101096262B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644088B2 (en) * 2010-10-28 2014-02-04 Hynix Semiconductor Inc. Semiconductor memory device and semiconductor system including the same
KR101805343B1 (ko) 2012-03-20 2017-12-05 인텔 코포레이션 동작 제어를 위한 장치 명령에 응답하는 메모리 장치
US10762935B2 (en) * 2018-11-15 2020-09-01 SK Hynix Inc. Semiconductor devices
KR20210016866A (ko) 2019-08-05 2021-02-17 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
WO2022246636A1 (en) * 2021-05-25 2022-12-01 Yangtze Memory Technologies Co., Ltd. Method and apparatus for power saving in semiconductor devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5530677A (en) 1994-08-31 1996-06-25 International Business Machines Corporation Semiconductor memory system having a write control circuit responsive to a system clock and/or a test clock for enabling and disabling a read/write latch
TW400635B (en) * 1998-02-03 2000-08-01 Fujitsu Ltd Semiconductor device reconciling different timing signals
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
KR100328556B1 (ko) * 1999-12-23 2002-03-15 박종섭 셀프 리프레쉬 제어장치
KR100815176B1 (ko) 2005-09-28 2008-03-19 주식회사 하이닉스반도체 멀티포트 메모리 장치
KR20080014544A (ko) 2006-08-11 2008-02-14 주식회사 하이닉스반도체 반도체 메모리 장치의 버퍼 제어 회로
US20080301391A1 (en) * 2007-06-01 2008-12-04 Jong-Hoon Oh Method and apparatus for modifying a burst length for semiconductor memory

Also Published As

Publication number Publication date
US20110158032A1 (en) 2011-06-30
KR20110076499A (ko) 2011-07-06
US8379475B2 (en) 2013-02-19

Similar Documents

Publication Publication Date Title
JP5795486B2 (ja) データ入力回路
JP5802046B2 (ja) データ入力回路
KR100540472B1 (ko) 데이터 출력에 관한 동작마진이 향상된 메모리 장치
US20190259442A1 (en) Timing circuit for command path in a memory device
EP1903446A1 (en) Apparatus and method for controlling a memory interface
KR20180129969A (ko) 명령 지연 조절 회로를 포함하는 장치 및 방법
JP2005322374A (ja) 周波数変化によってデータの出力タイミングを制御するための半導体メモリ装置
KR101096262B1 (ko) 클럭제어회로 및 클럭생성회로
KR20050041613A (ko) 데이터 출력제어회로
KR100753421B1 (ko) 반도체 메모리 장치의 어드레스 래치 회로
US7173866B2 (en) Circuit for generating data strobe signal in DDR memory device, and method therefor
KR100543937B1 (ko) 데이터 출력제어회로
TW200931437A (en) Single-strobe operation of memory devices
JP2009158084A (ja) 半導体メモリ素子及びその動作方法
US8462568B2 (en) Command latency systems and methods
KR20110060513A (ko) 라이트드라이빙 장치
KR100875671B1 (ko) 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법
US8446785B2 (en) Latency control circuit, latency control method thereof, and semiconductor memory device including the same
KR101003119B1 (ko) 반도체 집적회로의 데이터 라이트 장치
KR100924356B1 (ko) 커맨드 디코더 및 커맨드 신호 생성회로
KR20220002037A (ko) 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법
US20190267058A1 (en) Semiconductor device, semiconductor system including the semiconductor device, and method of operating the semiconductor device and system
KR100976406B1 (ko) 플립플롭 및 그를 포함하는 반도체 메모리 장치
KR100818709B1 (ko) 프리앰블 구간 제어회로
KR101047002B1 (ko) 데이터버퍼 제어회로 및 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 9