JP2009158084A - 半導体メモリ素子及びその動作方法 - Google Patents

半導体メモリ素子及びその動作方法 Download PDF

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Abstract

【課題】クロック整合トレーニング動作において、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動に影響される遅延要素を除去することにより、ＰＶＴが変動した場合でも、常に所定の時点で内部データを外部に出力する半導体メモリ素子を提供すること。
【解決手段】アドレス信号及びコマンド信号の入力時点を同期させる第１クロックをバッファリングする第１バッファ手段３０５と、データ信号を同期させる第２クロックをバッファリングして出力し、その周波数を第１クロックと等しくする第２バッファ手段３１５と、第２バッファ手段３１５の出力クロックに応答して、内部データを出力するデータ出力手段３７０と、第２バッファ手段３１５の出力クロックを受信し、所定時間だけ遅延して出力する遅延手段３９０と、遅延手段３９０の出力クロックと第１バッファ手段３０５の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段３８０とを備える半導体メモリ素子を提供する。
【選択図】図３

Description

本発明は、半導体素子の設計技術に関し、特に、高速で動作する半導体メモリ素子において要求されるクロック整合トレーニング動作（ｃｌｏｃｋ ａｌｉｇｎｍｅｎｔ ｔｒａｉｎｉｎｇ：クロックアライメントトレーニング）に関し、より詳細には、クロック整合トレーニング動作を行うことにより、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動にかかわらず、所定のタイミングで内部データを出力することができる半導体メモリ素子に関する。
複数の半導体素子で構成されるシステムにおいて、半導体メモリ装置は、データを格納するためのものである。データ処理装置、例えば、ＭＣＵ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌ Ｕｎｉｔ）などからデータが要求されると、半導体メモリ装置は、データ要求装置から入力されたアドレスに対応するデータを出力したり、そのアドレスに対応する位置にデータ要求装置から入力されたデータを格納する。
半導体素子で構成されるシステムの動作速度の高速化及び半導体集積回路技術の発展に伴い、半導体メモリ装置は、より高速でデータを出力又は格納することが要求されてきた。
このように、高速でデータを入出力するため、外部から入力されたシステムクロックに同期してデータを入出力することができる同期式メモリ装置（ＳＤＲＡＭ）が開発されている。
また、システムクロックの立ち上がりエッジでのみデータが入出力される同期式メモリ装置に比べて、より高速でデータを入出力するための概念として、システムクロックの立ち上がりエッジ及び立ち下がりエッジでそれぞれデータが入出力されるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）同期式メモリ装置が開発されている。
ここで、ＤＤＲ同期式メモリ装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジでそれぞれデータを入出力させなければならないため、システムクロックの１周期内に２つのデータを処理しなければならない。すなわち、ＤＤＲ同期式メモリ装置は、外部から印加されるシステムクロックの立ち上がりエッジ及び立ち下がりエッジでそれぞれデータを出力したり、入力されたデータを格納しなければならない。
このとき、ＤＤＲ同期式メモリ装置においてデータを入出力するタイミングは、システムクロックの立ち上がりエッジ又は立ち下がりエッジに正確に同期していなければ、エラーのないデータの入出力動作を行うことができない。
このため、ＤＤＲ同期式メモリ装置は、内部にデータ出力回路を独立して備えることにより、入力されるシステムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ同期してデータを出力できるようにデータの出力及び伝達時点を制御する方法を用いる。
しかし、前記ＤＤＲ同期式メモリ装置でも、最近のシステムにおいて要求される大容量のデータを高速で入出力するための条件を満たすことができないため、最近では、データの入出力速度を高める方法として、アドレスの入出力速度を高める方法が多く提案されている。
例えば、従来のＤＤＲ同期式メモリ装置では、外部動作コマンドとともに、外部から印加されるシステムクロックの立ち上がりエッジに同期してアドレスが入力されていたが、最近開発された高速半導体メモリ装置では、外部から印加されるシステムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ同期してアドレスが入力される。
すなわち、従来のＤＤＲ同期式メモリ装置では、外部クロックの１周期に１回（すなわち、立ち上がりエッジに対応して）、外部から入力されるアドレス及び動作コマンドを受信して内部動作を行っていたが、高速半導体メモリ装置では、外部クロックの１周期に２回（すなわち、立ち上がりエッジ及び立ち下がりエッジにそれぞれ対応して）、外部から入力されるアドレス及び１周期に１回入力される動作コマンドを受信して内部動作を行う。
したがって、高速半導体メモリ装置は、外部から印加されるシステムクロックの立ち上がりエッジだけでなく、立ち下がりエッジでもアドレスを受信できるように設計されており、これにより、高速半導体メモリ装置は、以下の特徴を有する。
第一に、システムクロックの１周期に２回、アドレスの受信が可能という効果があり、これにより、アドレス受信用ピンが、ＤＤＲ同期式メモリ装置の半分だけであっても、ＤＤＲ同期式メモリ装置と同数のアドレス信号を受信することができる。
第二に、第一の特徴により使い残された余分なピンは、電源電圧ＶＤＤ又は接地電圧ＶＳＳを受信するピンとして使用可能という効果があり、これにより、より安定した電源電圧ＶＤＤ及び接地電圧ＶＳＳの供給を可能にして動作速度を増加させることができる。
第三に、アドレス受信用ピンの数を減らすことなく、システムクロックの１周期に２回、アドレスを受信すると、システムクロックの１周期で、ＤＤＲ同期式メモリ装置の２倍のアドレス数と同数の動作コマンドが入力されるという効果があり、これにより、１つの動作コマンドを用いてＤＤＲ同期式メモリ装置の２倍のメモリ容量を一度に制御することができる。
また、最近開発された高速半導体メモリ装置では、従来のＤＤＲ同期式メモリ装置に比べて、データの入出力速度を増加させることができる。
すなわち、従来のＤＤＲ同期式メモリ装置では、外部クロックの１周期に２回（すなわち、立ち上がりエッジ及び立ち下がりエッジにそれぞれ対応して）、データを入出力していたが、高速半導体メモリ装置では、１周期に４回（すなわち、立ち上がりエッジに２回、かつ立ち下がりエッジに２回それぞれ対応して）、データを入出力する。
したがって、高速半導体メモリ装置は、外部から印加されるシステムクロックの立ち上がりエッジ及び立ち下がりエッジの間に２つのデータを入出力し、立ち下がりエッジ及び次の立ち上がりエッジの間に２つのデータを入出力するように設計されている。すなわち、システムクロックの１周期に４つのデータを入出力することになる。
しかし、システムクロックは、２つの論理状態（論理ハイレベル又は論理ローレベル）しか表現できないため、１周期に４つのデータを入出力するためには、システムクロックの２倍の周波数を有するデータクロックが必要になる。すなわち、データを入出力する専用のクロックがなければならない。
したがって、高速半導体メモリ装置は、アドレス及びコマンドの送受信の際には、システムクロックを基準クロックとして用い、データの入出力の際には、データクロックを基準クロックとして用いて、データクロックがシステムクロックの２倍の周波数を有するように制御する。
すなわち、システムクロックの１周期でデータクロックを２周期繰り返し、データクロックの立ち上がりエッジ及び立ち下がりエッジでそれぞれデータを入出力させることにより、システムクロックの１周期に４つのデータが入出力できるようにする。
このように、読み出し又は書き込み動作を行うため、１つのシステムクロックを基準としていた従来のＤＤＲ同期式メモリ装置とは異なり、高速半導体メモリ装置は、読み出し又は書き込み動作を行うため、互いに異なる周波数を有する２つのクロックを用いてデータのやり取りを行う。
しかし、仮にシステムクロックとデータクロックとの位相が合っていなければ、動作コマンド及びアドレスが伝達される基準と、データが伝達される基準とが合っていないことを意味し、これは、つまり、高速半導体メモリ装置の正常動作が不可能であることを意味する。
したがって、高速半導体メモリ装置の正常動作のためには、動作の初期に、半導体メモリ装置とデータ処理装置との間で、いわゆる「インタフェーストレーニング（Ｉｎｔｅｒｆａｃｅ Ｔｒａｉｎｉｎｇ）」という動作が行われなければならない。
ここで、インタフェーストレーニングとは、半導体メモリ装置とデータ処理装置との間の正常動作が行われる前に、コマンド、アドレス、データを伝達するインタフェースが最適化した時点で動作するように訓練することを意味する。
このようなインタフェーストレーニングは、アドレストレーニング、クロック整合トレーニング（ＷＣＫ２ＣＫトレーニング）、読み出しトレーニング、及び書き込みトレーニングなどに分けられる。このうち、クロック整合トレーニングにおいては、データクロックとシステムクロックとを整合させる（ａｌｉｇｎｉｎｇ）動作を行う。
そこで、本発明は、高速半導体メモリ素子において要求されるクロック整合トレーニングのためになされたものであって、その目的は、クロック整合トレーニング動作において、ＰＶＴの変動に影響される遅延要素を除去することにより、ＰＶＴが変動した場合でも、常に所定の時点で内部データを外部に出力する半導体メモリ素子を提供することにある。
上記の課題を達成するための本発明の一態様によれば、アドレス信号及びコマンド信号の入力時点を同期させる第１クロックを受信する第１パッドと、前記第１クロックより高い周波数を有し、データ信号を同期させる第２クロックを受信する第２パッドと、前記第１クロックをバッファリングして出力する第１バッファ手段と、前記第２クロックをバッファリングして出力し、その周波数を前記第１クロックと等しくする第２バッファ手段と、該第２バッファ手段の出力クロックに応答して、内部データを出力するデータ出力手段と、前記第２バッファ手段の出力クロックを受信し、前記第１バッファ手段及び前記データ出力手段の動作にかかる時間だけ遅延して出力する遅延手段と、該遅延手段の出力クロックと前記第１バッファ手段の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段と、を備える半導体メモリ素子を提供する。
また、本発明の他の態様によれば、アドレス信号及びコマンド信号の入力時点を同期させる第１クロックを受信するステップと、前記第１クロックより高い周波数を有し、データ信号を同期させる第２クロックを受信するステップと、所定の第１時間の間、前記第１クロックをバッファリングして出力するステップと、前記第２クロックの周波数と前記第１クロックの周波数とが等しくなるように、前記第２クロックをバッファリングするステップと、所定の第２時間の間、バッファリングされた第２クロックに応答して、内部データを出力するステップと、前記バッファリングされた第２クロックを受信し、前記第１時間と前記第２時間とを合わせた時間だけ遅延して出力するステップと、前記遅延された第２クロックと、前記バッファリングされた第１クロックとの位相差を検出し、その検出結果を出力するステップとを含む半導体メモリ素子の動作方法を提供する。
更に、本発明の更に他の態様によれば、アドレス信号及びコマンド信号の入力時点を同期させる第１クロックを受信する第１パッドと、前記第１クロックより高い周波数を有し、データ信号を同期させる第２クロックを受信する第２パッドと、前記第１クロックをバッファリングして出力する第１バッファ手段と、前記第２クロックをバッファリングして出力し、その周波数を前記第１クロックと等しくする第２バッファ手段と、該第２バッファ手段の出力クロックに応答して、内部データを出力するデータ出力手段と、前記第１バッファ手段の出力クロックと、前記第２バッファ手段の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段とを備える半導体メモリ素子を提供する。
また、本発明の更に他の態様によれば、アドレス信号及びコマンド信号の入力時点を同期させる第１クロックを受信するステップと、前記第１クロックより高い周波数を有し、データ信号の入力時点を同期させる第２クロックを受信するステップと、所定の第１時間の間、前記第１クロックをバッファリングして出力するステップと、所定の第２時間の間、前記第２クロックの周波数と前記第１クロックの周波数とが等しくなるように、前記第２クロックをバッファリングするステップと、所定の第３時間の間、バッファリングされた第２クロックに応答して、内部データを出力するステップと、前記バッファリングされた第１クロックと、前記バッファリングされた第２クロックとの位相差を検出し、その検出結果を出力するステップとを含む半導体メモリ素子の動作方法を提供する。
更に、本発明の更に他の態様によれば、アドレス信号及びコマンド信号の入力時点を同期させる第１クロックをバッファリングする第１バッファ手段と、データ信号を同期させる第２クロックをバッファリングして出力し、その周波数を前記第１クロックと等しくする第２バッファ手段と、該第２バッファ手段の出力クロックに応答して、内部データを出力するデータ出力手段と、前記第２バッファ手段の出力クロックを受信し、前記第１バッファ手段及び前記データ出力手段の動作にかかる遅延時間だけ遅延して出力する遅延手段と、該遅延手段の出力クロックと、前記第１バッファ手段の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段とを備える半導体メモリ素子を提供する。
また、本発明の更なる態様によれば、アドレス信号及びコマンド信号の入力時点を同期させる第１クロックをバッファリングする第１バッファ手段と、データ信号を同期させる第２クロックをバッファリングして出力し、その周波数を前記第１クロックと等しくする第２バッファ手段と、該第２バッファ手段の出力クロックに応答して、内部データを出力するデータ出力手段と、前記第２バッファ手段の出力クロックと、前記第１バッファ手段の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段とを備える半導体メモリ素子を提供する。
以下、添付図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下に開示する実施形態に限定されるものではなく、互いに異なる様々な形態で実現可能であり、本実施形態は、単に本発明の開示が完全になるようにし、通常の知識を有する者にとって、本発明の範囲を完全に示すために提供されるものである。
図１は、本発明の第１実施形態に係る高速半導体メモリ素子のブロック図である。
同図に示すように、本発明の第１実施形態に係る高速半導体メモリ素子は、アドレス信号及び動作コマンドＣＭＤの入力を同期させるシステムクロックＣＫを、外部コントローラから受信する第１パッド１００と、システムクロックＣＫより高い周波数を有し、データ信号の入力を同期させるデータクロックＷＣＫを、外部コントローラから受信する第２パッド１１０と、動作コマンドＣＭＤを受信する第３パッド１２０と、第１パッド１００を介して印加されたシステムクロックＣＫをバッファリングして出力する第１バッファ部１０５と、第２パッド１１０を介して印加されたデータクロックＷＣＫをバッファリングして出力し、データクロックＷＣＫの周波数をシステムクロックＣＫの周波数と等しくする第２バッファ部１１５と、第３パッド１２０を介して印加された動作コマンドＣＭＤをバッファリングして出力する第３バッファ部１２５と、第１バッファ部１０５からのバッファリングされたシステムクロックＣＫ＿ＤＬＹと第２バッファ部１１５からのバッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹとの位相差を検出し、その検出結果を外部コントローラに出力する位相検出部１８０と、第３バッファ部１２５からのバッファリングされた動作コマンドＣＭＤ＿ＤＬＹに応答して、内部動作（外部から入力されたデータを格納したり、内部に格納されたデータを出力する動作）を行うメモリコア１４０と、バッファリングされたシステムクロックＣＫ＿ＤＬＹに同期して入力される、バッファリングされた動作コマンドＣＭＤ＿ＤＬＹを、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹに同期させるクロックドメイン変更回路１５０と、メモリコア１４０から受信した内部データＩＮ＿ＤＡＴＡを格納してから、クロックドメイン変更回路１５０の出力信号ＯＵＴｐｎｔに応答して出力するデータキュー１６０と、データキュー１６０から受信したデータを、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹを基準として整列（ａｌｉｇｎ）し、所定のデータ入出力パッド１３０に伝達するデータ出力部１７０と、を備える。
また、第３バッファ部１２５からのバッファリングされた動作コマンドＣＭＤ＿ＤＬＹがメモリコア１４０及びクロックドメイン変更回路１５０に伝達される過程において、バッファリングされた動作コマンドＣＭＤ＿ＤＬＹをデコードするコマンドデコード部１２７と、第１バッファ部１０５からのバッファリングされたシステムクロックＣＫ＿ＤＬＹがクロックドメイン変更回路１５０に伝達される過程において、バッファリングされた動作コマンドＣＭＤ＿ＤＬＹとバッファリングされたシステムクロックＣＫ＿ＤＬＹとを同じ時点でクロックドメイン変更回路１５０に伝達するダミーコマンドデコード部１０７と、を更に備える。
ここで、第２バッファ部１１５は、データクロックＷＣＫを受信してバッファリングして出力するデータクロック入力バッファ１１５２と、データクロック入力バッファ１１５２から出力される、バッファリングされたデータクロックＷＣＬＫ＿ＤＬＹ／の周波数を分周することにより、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹが、バッファリングされたシステムクロックＣＫ＿ＤＬＹと同じ周波数を有するようにする周波数分周器１１５４とを備える。
また、データ出力部１７０は、第２バッファ部１１５から出力される、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹを基準として内部データＩＮ＿ＤＡＴＡを整列して出力するラッチ１７２と、ラッチ１７２から出力される、整列された内部データＩＮ＿ＤＡＴＡ＿ＡＬＩＧＮを駆動（送出）し、所定のデータ入出力パッド１３０に出力するデータ出力ドライバ１７４と、を備える。データ出力ドライバ１７４は、内部データＩＮ＿ＤＡＴＡ＿ＡＬＩＧＮをデータ入出力パッド１３０に出力する。
更に、データクロックＷＣＫは、位相検出部１８０において、バッファリングされたシステムクロックＣＫ＿ＤＬＹと、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹとの位相差を検出し、その検出結果に応じてその位相が変化するという特徴を有する。すなわち、位相検出部１８０において、バッファリングされたシステムクロックＣＫ＿ＤＬＹと、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ２との位相差を検出し、その検出結果を外部コントローラに出力すると、外部コントローラは、データクロックＷＣＫの位相を変化させて高速半導体メモリ素子に伝送する。
図２は、図１に示す本発明の第１実施形態に係る高速半導体メモリ素子においてクロック整合トレーニングを行う過程を示すタイミング図である。
同図に示すように、高速半導体メモリ素子においてクロック整合トレーニングを行う過程は、次のとおりである。
まず、クロック整合トレーニングの基本的な原理を説明すると、高速半導体メモリ素子は、上述のように、システムクロックＣＫを基準として入力された動作コマンドＣＭＤ（ここでは、読み出しコマンドＲＤ＿ＣＭＤ）に応答して、データクロックＷＣＫを基準として内部データを外部コントローラに出力する。
したがって、システムクロックＣＫとデータクロックＷＣＫとで位相差があった場合、それに対応する時間だけ、内部データがより遅いかより早く外部コントローラに到着することになる。
そのため、高速半導体メモリ素子の動作の初期に、外部コントローラから印加されるシステムクロックＣＫとデータクロックＷＣＫとの位相差を検出し、その検出結果を外部コントローラに出力することにより、システムクロックＣＫとデータクロックＷＣＫとの位相差を減少させるための動作が、クロック整合トレーニングである。
図１及び図２を参照すると、外部コントローラから、半導体メモリ素子の第１パッド１００に印加されるシステムクロックＣＫと第２パッド１１０に印加されるデータクロックＷＣＫとの位相差に応じた時間を「ｔＷＣＫ２ＣＫｐａｄ」とする。また、半導体メモリ素子の第１パッド１００から、バッファリングされたシステムクロックＣＫ＿ＤＬＹとバッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹとの位相差を検出する位相検出部１８０まで、システムクロックＣＫが伝達されるのに必要な時間、すなわち、システムクロックＣＫが第１バッファ部１０５を通過するのにかかる時間を「ｔＣＫｂｕｆ」とする。また、半導体メモリ素子の第２パッド１１０から位相検出部１８０まで、データクロックＷＣＫが伝達されるのに必要な時間、すなわち、データクロックＷＣＫが第２バッファ部１１５を通過するのにかかる時間を「ｔＤＩＤ」とする。また、メモリコア１４０から出力された内部データＩＮ＿ＤＡＴＡが、第２バッファ部１１５から出力される、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹに応答して、所定のデータ入出力パッド１３０まで伝達されるのに必要な時間、すなわち、内部データＩＮ＿ＤＡＴＡがデータ出力部１７０を通過するのにかかる時間を「ｔＤＯＤ」とする。これらによれば、図２に示す「クロック整合トレーニングを行っていない状態」において、所定のデータ入出力パッド１３０を介して出力されるデータは、次のように定義され得る。
まず、所定のデータ入出力パッド１３０を介して出力されるデータは、動作コマンドＣＭＤの受信後、出力予定時間（ＣＬ＝４なので、４ｔｃｋが発生した時点）よりも、第１パッド１００に印加されるシステムクロックＣＫと第２パッド１１０に印加されるデータクロックＷＣＫとの位相差に応じた時間ｔＷＣＫ２ＣＫｐａｄと、データクロックＷＣＫの第２バッファ部１１５を通過するのにかかる時間ｔＤＩＤと、内部データＩＮ＿ＤＡＴＡのデータ出力部１７０を通過するのにかかる時間ｔＤＯＤとを全て合わせた値だけ更に遅延されて出力される。すなわち、動作コマンドＣＭＤの受信後、４ｔｃｋ＋ｔＷＣＫ２ＣＫｐａｄ＋ｔＤＩＤ＋ｔＤＯＤだけ経過した後、所定のデータ入出力パッド１３０を介して内部データＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７が出力される。
また、位相検出部１８０でシステムクロックＣＫとデータクロックＷＣＫとの位相差を検出するが、その過程をみると、システムクロックＣＫが第１パッド１００に印加された時点を０とし、データクロックＷＣＫが第２パッド１１０に印加された時点をＡとすると、データクロックＷＣＫとシステムクロックＣＫとの位相差に対応する時間は、Ａになる。更に、データクロックＷＣＫが位相検出部１８０に到達する時間がＡ＋ｔＤＩＤであり、システムクロックＣＫが位相検出部１８０に到達する時間がｔＣＫｂｕｆであることから、位相検出部１８０でデータクロックＷＣＫとシステムクロックＣＫとの位相差を検出したとき、各々の位相は、Ａ＋ｔＤＩＤ、ｔＣＫｂｕｆになる。これらを一致させるためには、Ａ＋ｔＤＩＤ＝ｔＣＫｂｕｆになることから、Ａ＝ｔＣＫｂｕｆ−ｔＤＩＤになる。すなわち、位相検出部１８０は、データクロックＷＣＫの入力時点であるＡが、ｔＣＫｂｕｆ−ｔＤＩＤになることを検出し、その検出結果を外部コントローラに出力する。
その後、位相検出トレーニング動作が行われ、外部コントローラから出力されるデータクロックＷＣＫの入力時点であるＡは、ｔＣＫｂｕｆ−ｔＤＩＤだけ早まることになる。このように、データクロックＷＣＫの入力時点が早まると、位相検出トレーニング動作後、所定のデータ入出力パッド１３０を介して出力されるデータは、次のように変化する。
まず、データクロックＷＣＫの第２バッファ部１１５を通過するのにかかる時間ｔＤＩＤと、バッファリングされたデータクロックＷＣＫ＿ＤＬＹのデータ出力部１７０を通過するのにかかる時間ｔＤＯＤとを、データクロックＷＣＫの入力時点であるＡと合わせると、Ａ＋ｔＤＩＤ＋ｔＤＯＤ＝ｔＣＫｂｕｆ−ｔＤＩＤ＋ｔＤＩＤ＋ｔＤＯＤ＝ｔＣＫｂｕｆ＋ｔＤＯＤになる。すなわち、動作コマンドＣＭＤの受信後、内部データの出力予定時間（ＣＬ＝４なので、４ｔｃｋが発生した時点）よりも、ｔＣＫｂｕｆ＋ｔＤＯＤだけ更に遅延された後、所定のデータ入出力パッド３３０を介して内部データＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７が出力される。
上述の過程により、クロック整合トレーニング動作が行われ、クロック整合トレーニングが行われる前の状態におけるデータ出力タイミング（ｔＷＣＫ２ＣＫｐａｄ＋ｔＤＩＤ＋ｔＤＯＤ）よりも、クロック整合トレーニングが行われた後の状態におけるデータ出力タイミング（ｔＣＫｂｕｆ＋ｔＤＯＤ）の方が相対的に早いことがわかる。
このように、クロック整合トレーニングを行うことにより、システムクロックＣＫとデータクロックＷＣＫとの位相差を減少させることには成功したが、データの出力時における遅延時間は完全には解消されていない。にもかかわらず、本発明の第１実施形態に係る高速半導体メモリ素子においてデータの正常な出力が可能だった理由は、外部コントローラ内に、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）と一定の待ち時間（ｌａｔｅｎｃｙ ｔｉｍｅ）補償回路とが備えられることにより、外部コントローラに入力されるデータの位相歪みを補償できるからである。
しかし、外部コントローラでシステムクロックＣＫとデータクロックＷＣＫとの位相差を補償したとしても、システムクロックＣＫとデータクロックＷＣＫとの位相差に影響を及ぼすｔＣＫｂｕｆ、ｔＤＯＤ、ｔＤＩＤは、半導体メモリ素子のＰＶＴの変動に影響される値であるため、実際の動作では、外部コントローラで補償可能なシステムクロックＣＫとデータクロックＷＣＫとの最大の位相差を超えてしまう問題が生じ得る。このように、高速半導体メモリ素子のデータが、外部コントローラで補償可能な最大の位相差を超えて入力されると、クロック整合トレーニングを行う前と同じように、データの正常な入出力が不可能になる問題が生じる。
これらの問題を防止するための解決策として、外部コントローラで補償するシステムクロックＣＫとデータクロックＷＣＫとの位相差を、より余有をもつように構成することもできる。しかし、これは、外部コントローラに備えられたＣＤＲ又は一定の待ち時間補償回路の面積を増加させるなどの問題を更に生じ得るため、好ましい解決策とはいえない。
したがって、上述した本発明の第１実施形態に係る高速半導体メモリ素子の構成を、次のように、本発明の第２実施形態に係る高速半導体メモリ素子の構成に変えることにより、本発明の第１実施形態に係る高速半導体メモリ素子の問題を解決することができる。
図３は、本発明の第２実施形態に係る高速半導体メモリ素子のブロック図である。
同図に示すように、本発明の第２実施形態に係る高速半導体メモリ素子は、アドレス信号及び動作コマンドＣＭＤの入力を同期させるシステムクロックＣＫを、外部コントローラから受信する第１パッド３００と、システムクロックＣＫより高い周波数を有し、データ信号の入力を同期させるデータクロックＷＣＫを、外部コントローラから受信する第２パッド３１０と、動作コマンドＣＭＤを受信する第３パッド３２０と、第１パッド３００を介して印加されたシステムクロックＣＫをバッファリングして出力する第１バッファ部３０５と、第２パッド３１０を介して印加されたデータクロックＷＣＫをバッファリングして出力し、その周波数をシステムクロックＣＫの周波数と等しくする第２バッファ部３１５と、第３パッド３２０を介して印加された動作コマンドＣＭＤをバッファリングして出力する第３バッファ部３２５と、第３バッファ部３２５からのバッファリングされた動作コマンドＣＭＤ＿ＤＬＹに応答して、内部動作（外部から入力されたデータを格納したり、内部に格納されたデータを出力する動作）を行うメモリコア３４０と、バッファリングされたシステムクロックＣＫ＿ＤＬＹに同期して入力される、バッファリングされた動作コマンドＣＭＤ＿ＤＬＹを、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１に同期させるクロックドメイン変更回路３５０と、メモリコア３４０から受信した内部データＩＮ＿ＤＡＴＡを格納してから、クロックドメイン変更回路３５０の出力信号ＯＵＴｐｎｔに応答して出力するデータキュー３６０と、データキュー３６０から受信したデータを、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１を基準として整列し、所定のデータ入出力パッド３３０に伝達するデータ出力部３７０と、第２バッファ部３１５からのバッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１を受信し、第１バッファ部３０５が動作するのにかかる時間ｔＣＫｂｕｆとデータ出力部３７０が動作するのにかかる時間ｔＤＯＤとを合わせた時間（ｔＣＫｂｕｆ＋ｔＤＯＤ）だけ遅延して出力する補償遅延部３９０（本発明における「遅延手段」に相当する）と、第１バッファ部３０５からのバッファリングされたシステムクロックＣＫ＿ＤＬＹと補償遅延部３９０からの遅延されたデータクロックＷＣＫ＿ＤＬＹ２との位相差を検出し、その検出結果を外部コントローラに出力する位相検出部３８０と、を備える。
また、第３バッファ部３２５からのバッファリングされた動作コマンドＣＭＤ＿ＤＬＹがメモリコア３４０及びクロックドメイン変更回路３５０に伝達される過程において、バッファリングされた動作コマンドＣＭＤ＿ＤＬＹをデコードするコマンドデコード部３２７と、第１バッファ部３０５からのバッファリングされたシステムクロックＣＫ＿ＤＬＹがクロックドメイン変更回路３５０に伝達される過程において、バッファリングされた動作コマンドＣＭＤ＿ＤＬＹと、バッファリングされたシステムクロックＣＫ＿ＤＬＹとを、同じ時点でクロックドメイン変更回路３５０に伝達するダミーコマンドデコード部３０７と、を更に備える。
ここで、第２バッファ部３１５は、データクロックＷＣＫを受信してバッファリングして出力するデータクロック入力バッファ３１５２と、データクロック入力バッファ３１５２から出力される、バッファリングされたデータクロックＷＣＬＫ＿ＤＬＹ１／の周波数を分周することにより、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１が、バッファリングされたシステムクロックＣＫ＿ＤＬＹと同じ周波数を有するようにする周波数分周器３１５４とを備える。
また、データ出力部３７０は、第２バッファ部３１５から出力される、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１を基準として内部データＩＮ＿ＤＡＴＡを整列して出力するラッチ３７２と、ラッチ３７２から出力される、整列された内部データＩＮ＿ＤＡＴＡ＿ＡＬＩＧＮを駆動し、所定のデータ入出力パッド３３０に出力するデータ出力ドライバ３７４とを備える。
更に、データクロックＷＣＫは、位相検出部３８０において、バッファリングされたシステムクロックＣＫ＿ＤＬＹと、遅延されたデータクロックＷＣＫ＿ＤＬＹ２との位相差を検出し、その検出結果に応じてその位相が変化するという特徴を有する。すなわち、位相検出部３８０において、バッファリングされたシステムクロックＣＫ＿ＤＬＹと、遅延されたデータクロックＷＣＫ＿ＤＬＹ２との位相差を検出し、その検出結果を外部コントローラに出力すると、外部コントローラは、データクロックＷＣＫの位相を変化させて高速半導体メモリ素子に伝送する。
図４は、図３に示す本発明の第２実施形態に係る高速半導体メモリ素子においてクロック整合トレーニングを行う過程を示すタイミング図である。
同図に示すように、本発明の第２実施形態に係る高速半導体メモリ素子においてクロック整合トレーニングを行う過程は、次のとおりである。
まず、クロック整合トレーニングの基本的な原理を説明すると、高速半導体メモリ素子は、上述のように、システムクロックＣＫを基準として入力された動作コマンドＣＭＤ（ここでは、読み出しコマンドＲＤ＿ＣＭＤ）に応答して、データクロックＷＣＫを基準として内部データを外部コントローラに出力する。
したがって、システムクロックＣＫとデータクロックＷＣＫとで位相差があった場合、それに対応する時間だけ、内部データがより遅いかより早く外部コントローラに到着することになる。
そのため、高速半導体メモリ素子の動作の初期に、外部コントローラから印加されるシステムクロックＣＫとデータクロックＷＣＫとの位相差を検出し、その検出結果を外部コントローラに出力することにより、システムクロックＣＫとデータクロックＷＣＫとの位相差を減少させるための動作が、クロック整合トレーニングである。
図３及び図４を参照すると、外部コントローラから、半導体メモリ素子の第１パッド３００に印加されるシステムクロックＣＫと第２パッド３１０に印加されるデータクロックＷＣＫとの位相差に応じた時間を「ｔＷＣＫ２ＣＫｐａｄ」とする。また、半導体メモリ素子の第１パッド３００から、バッファリングされたシステムクロックＣＫ＿ＤＬＹと遅延されたデータクロックＷＣＫ＿ＤＬＹ２との位相差を検出する位相検出部３８０まで、システムクロックＣＫが伝達されるのに必要な時間、すなわち、システムクロックＣＫが第１バッファ部３０５を通過するのにかかる時間を「ｔＣＫｂｕｆ」とする。また、半導体メモリ素子の第２パッド３１０から補償遅延部３９０まで、データクロックＷＣＫが伝達されるのに必要な時間、すなわち、データクロックＷＣＫが第２バッファ部３１５を通過するのにかかる時間を「ｔＤＩＤ」とする。また、メモリコア３４０から出力された内部データＩＮ＿ＤＡＴＡが、第２バッファ部３１５から出力される、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１に応答して、所定のデータ入出力パッド３３０まで伝達されるのに必要な時間を「ｔＤＯＤ」とする。これらによれば、図４に示す「クロック整合トレーニングを行っていない状態」において、所定のデータ入出力パッド３３０を介して出力されるデータは、次のように定義され得る。
まず、動作コマンドＣＭＤの受信後、所定のデータ入出力パッド３３０を介して出力される内部データの出力予定時間（ＣＬ＝４なので、４ｔｃｋが発生した時点）よりも、第１パッド３００に印加されるシステムクロックＣＫと第２パッド３１０に印加されるデータクロックＷＣＫとの位相差に応じた時間ｔＷＣＫ２ＣＫｐａｄと、データクロックＷＣＫの第２バッファ部３１５を通過するのにかかる時間ｔＤＩＤと、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１に応答して内部データＩＮ＿ＤＡＴＡを出力するのにかかる時間ｔＤＯＤと、を全て合わせた値だけ更に遅延されて出力される。
このとき、補償遅延部３９０は、クロック整合トレーニングの際にのみ有効な構成要素であるため、クロック整合トレーニングを行っていない状態においては、内部データの出力予定時間に影響を及ぼさない。つまり、従来技術と同様、動作コマンドＣＭＤの受信後、４ｔｃｋ＋ｔＷＣＫ２ＣＫｐａｄ＋ｔＤＩＤ＋ｔＤＯＤだけ経過した後、所定のデータ入出力パッド３３０を介して内部データＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７が出力される。
また、位相検出部３８０でシステムクロックＣＫとデータクロックＷＣＫとの位相差を検出するが、その過程をみると、システムクロックＣＫが第１パッド３００に印加された時点を０とし、データクロックＷＣＫが第２パッド３１０に印加された時点をＡとすると、データクロックＷＣＫとシステムクロックＣＫとの位相差に対応する時間は、Ａになる。更に、データクロックＷＣＫが補償遅延部３９０に到達する時間をＡ＋ｔＤＩＤとし、補償遅延部３９０でデータクロックＷＣＫを遅延させる時間（所定時間）をｔＣＯＭＰとすると、データクロックＷＣＫが位相検出部３８０に到達する時間は、Ａ＋ｔＣＯＭＰ＋ｔＤＩＤになる。また、システムクロックＣＫが位相検出部３８０に到達する時間がｔＣＫｂｕｆであるため、位相検出部３８０でデータクロックＷＣＫとシステムクロックＣＫとの位相差を検出したとき、Ａ＋ｔＣＯＭＰ＋ｔＤＩＤ＝ｔＣＫｂｕｆになることから、Ａ＝ｔＣＫｂｕｆ−ｔＤＩＤ−ｔＣＯＭＰになる。すなわち、位相検出部３８０は、データクロックＷＣＫの入力時点であるＡが、ｔＣＫｂｕｆ−ｔＤＩＤ−ｔＣＯＭＰになることを検出し、その検出結果を外部コントローラに出力する。
その後、位相検出トレーニング動作が行われ、外部コントローラから出力されるデータクロックＷＣＫの入力時点であるＡは、ｔＣＫｂｕｆ−ｔＤＩＤ−ｔＣＯＭＰだけ早まることになる。このように、データクロックＷＣＫの入力時点が早まると、位相検出トレーニング動作後、所定のデータ入出力パッド３３０を介して出力されるデータは、次のように変化する。
まず、データクロックＷＣＫの第２バッファ部３１５を通過するのにかかる時間ｔＤＩＤと、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１に応答して、内部データＩＮ＿ＤＡＴＡを出力するのにかかる時間ｔＤＯＤとを、データクロックＷＣＫの入力時点であるＡと合わせると、Ａ＋ｔＤＩＤ＋ｔＤＯＤ＝ｔＣＫｂｕｆ−ｔＤＩＤ−ｔＣＯＭＰ＋ｔＤＩＤ＋ｔＤＯＤ＝ｔＣＫｂｕｆ＋ｔＤＯＤ−ｔＣＯＭＰになる。このとき、ｔＣＯＭＰを、ｔＣＫｂｕｆ＋ｔＤＯＤとして定義すると、結果値は、０になる。すなわち、動作コマンドＣＭＤの受信後、内部データの出力予定時間（ＣＬ＝４なので、４ｔｃｋが発生した時点）に所定のデータ入出力パッド３３０を介して内部データＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７が正確に出力される。また、ｔＣＯＭＰを、ｔＣＫｂｕｆとして定義すると、ｔＤＯＤになる。すなわち、動作コマンドＣＭＤの受信後、内部データの出力予定時間（ＣＬ＝４なので、４ｔｃｋが発生した時点）よりも、ｔＤＯＤだけ更に遅延された後、所定のデータ入出力パッド３３０を介して内部データＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７が出力される。同じように、ｔＣＯＭＰを、ｔＤＯＤとして定義すると、ｔＣＫｂｕｆになる。すなわち、動作コマンドＣＭＤの受信後、内部データの出力予定時間（ＣＬ＝４なので、４ｔｃｋが発生した時点）よりも、ｔＣＫｂｕｆだけ更に遅延された後、所定のデータ入出力パッド３３０を介して内部データＱ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７が出力される。
上述のように、本発明の第２実施形態に係る高速半導体メモリ素子は、その構成要素である第２バッファ部３１５と位相検出部３８０との間に補償遅延部３９０を追加することにより、第２バッファ部３１５から出力される、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１が、位相検出部３８０に直接入力されないようになる。すなわち、バッファリング／分周されたデータクロックＷＣＫ＿ＤＬＹ１が、所定の時間（ｔＣＫｂｕｆ＋ｔＤＯＤ又はｔＣＫｂｕｆ又はｔＤＯＤ）だけ遅延されたデータクロックＷＣＫ＿ＤＬＹ２を位相検出部３８０に入力させる。
これにより、内部データの出力時点に影響し得る第１バッファ部３０５の動作にかかる時間ｔＣＫｂｕｆと、データ出力部３７０の動作にかかる時間ｔＤＯＤとに関する概念が、位相検出部３８０の出力信号に予め含まれた状態で外部コントローラに出力される。
したがって、外部コントローラは、第１バッファ部３０５の動作にかかる時間ｔＣＫｂｕｆと、データ出力部３７０の動作にかかる時間ｔＤＯＤとを予め考慮して、データクロックＷＣＫの位相を変化させる。
これは、高速半導体メモリ素子のクロック整合トレーニング動作過程において、ＰＶＴの変動に影響される遅延要素（ｔＣＫｂｕｆ＋ｔＤＯＤ又はｔＣＫｂｕｆ又はｔＤＯＤ）を予め除去するのと同じ動作であるため、高速半導体メモリ素子のクロック整合トレーニングが終了した後は、ＰＶＴが変動した場合でも、動作コマンドＣＭＤ（ここでは、読み出しコマンドＲＤ＿ＣＭＤ）が印加された後の所定の時点（ここでは、ＣＡＳ＝４なので、４ｔｃｋ）で、常に所定のデータ入出力パッド３３０を介して内部データが出力される。
以上、本発明の実施形態を適用すれば、高速半導体メモリ素子のクロック整合トレーニング動作過程において、半導体素子のＰＶＴの変動に影響される遅延要素（ｔＣＫｂｕｆ＋ｔＤＯＤ又はｔＣＫｂｕｆ又はｔＤＯＤ）を除去することにより、ＰＶＴが変動した場合でも、動作コマンドが印加された後の所定の時点で、常に内部データが出力できるようにする。すなわち、安定したデータの出力タイミングを確保することができる。
本発明の実施形態によれば、高速半導体メモリ素子のクロック整合トレーニング動作過程において、ＰＶＴの変動に影響される遅延要素を除去することにより、ＰＶＴが変動した場合でも、動作コマンドが印加された後の所定の時点（所定のＣＡＳレイテンシの値）で、常に内部データを出力することができる効果がある。
以上で説明した本発明は、上記実施形態及び添付図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であることが、本発明の属する技術分野における通常の知識を有する者にとって自明である。
本発明の第１実施形態に係る高速半導体メモリ素子のブロック図である。 図１に示す本発明の第１実施形態に係る高速動作の半導体メモリ素子においてクロック整合トレーニングを行う過程を示すタイミング図である。 本発明の第２実施形態に係る高速半導体メモリ素子のブロック図である。 図３に示す本発明の第２実施形態に係る高速動作の半導体メモリ素子においてクロック整合トレーニングを行う過程を示すタイミング図である。
符号の説明
１００，３００ 第１パッド
１０５，３０５ 第１バッファ部
１０７，３０７ ダミーコマンドデコード部
１１０，３１０ 第２パッド
１１５，３１５ 第２バッファ部
１２０，３２０ 第３パッド
１２５，３２５ 第３バッファ部
１２７，３２７ コマンドデコード部
１３０，３３０ データ入出力パッド
１４０，３４０ メモリコア
１５０，３５０ クロックドメイン変更回路
１６０，３６０ データキュー（ＦＩＦＯ）
１７０，３７０ データ出力部
１７２，３７２ ラッチ
１７４，３７４ データ出力ドライバ
１８０，３８０ 位相検出部
３９０ 補償遅延部
１１５２，３１５２ データクロック入力バッファ
１１５４，３１５４ 周波数分周器

Claims (18)

  1. アドレス信号及びコマンド信号の入力時点を同期させる第１クロックを受信する第１パッドと、
    前記第１クロックより高い周波数を有し、データ信号を同期させる第２クロックを受信する第２パッドと、
    前記第１クロックをバッファリングして出力する第１バッファ手段と、
    前記第２クロックをバッファリングして出力し、その周波数を前記第１クロックと等しくする第２バッファ手段と、
    該第２バッファ手段の出力クロックに応答して、内部データを出力するデータ出力手段と、
    前記第２バッファ手段の出力クロックを受信し、所定時間だけ遅延して出力する遅延手段と、
    該遅延手段の出力クロックと、前記第１バッファ手段の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段と、
    を備えることを特徴とする半導体メモリ素子。
  2. 前記第２クロックは、
    前記位相検出手段の出力信号に応じて、その位相が変化して入力されることを特徴とする請求項１に記載の半導体メモリ素子。
  3. 前記第２バッファ手段は、
    前記第２クロックを受信してバッファリングするクロックバッファと、
    該クロックバッファから出力されるクロックの周波数を分周する周波数分周器と、
    を備えることを特徴とする請求項１に記載の半導体メモリ素子。
  4. 前記データ出力手段は、
    前記第２バッファ手段の出力クロックを基準として前記内部データを整列して出力するラッチと、
    該ラッチから出力されるデータを駆動し、所定のデータ入出力パッドに出力するデータ出力ドライバと、
    を備えることを特徴とする請求項１に記載の半導体メモリ素子。
  5. 前記所定時間は、前記第１バッファ手段及び前記データ出力手段の動作にかかる時間であることを特徴とする請求項１に記載の半導体メモリ素子。
  6. アドレス信号及びコマンド信号の入力時点を同期させる第１クロックを受信するステップと、
    前記第１クロックより高い周波数を有し、データ信号を同期させる第２クロックを受信するステップと、
    所定の第１時間の間、前記第１クロックをバッファリングして出力するステップと、
    前記第２クロックの周波数と前記第１クロックの周波数とが等しくなるように、前記第２クロックをバッファリングするステップと、
    所定の第２時間の間、バッファリングされた第２クロックに応答して、内部データを出力するステップと、
    前記バッファリングされた第２クロックを受信し、前記第１時間と前記第２時間とを合わせた時間だけ遅延して出力するステップと、
    前記遅延された第２クロックと、前記バッファリングされた第１クロックとの位相差を検出し、その検出結果を出力するステップと、
    を含むことを特徴とする半導体メモリ素子の動作方法。
  7. 前記検出結果に応じて、前記第２クロックの位相が変化して入力されるステップを更に含むことを特徴とする請求項６に記載の半導体メモリ素子の動作方法。
  8. 前記内部データを出力するステップは、
    前記バッファリングされた第２クロックを基準として前記内部データを整列して出力するステップと、
    前記整列された内部データを駆動し、所定のデータ入出力パッドに出力するステップと、
    を含むことを特徴とする請求項６に記載の半導体メモリ素子の動作方法。
  9. アドレス信号及びコマンド信号の入力時点を同期させる第１クロックを受信する第１パッドと、
    前記第１クロックより高い周波数を有し、データ信号を同期させる第２クロックを受信する第２パッドと、
    前記第１クロックをバッファリングして出力する第１バッファ手段と、
    前記第２クロックをバッファリングして出力し、その周波数を前記第１クロックと等しくする第２バッファ手段と、
    該第２バッファ手段の出力クロックに応答して、内部データを出力するデータ出力手段と、
    前記第１バッファ手段の出力クロックと、前記第２バッファ手段の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段と、
    を備えることを特徴とする半導体メモリ素子。
  10. 前記第２クロックは、
    前記位相検出手段の出力信号に応じて、その位相が変化して入力されることを特徴とする請求項９に記載の半導体メモリ素子。
  11. 前記第２バッファ手段は、
    前記第２クロックを受信してバッファリングするクロックバッファと、
    該クロックバッファから出力されるクロックの周波数を分周する周波数分周器と、
    を備えることを特徴とする請求項９に記載の半導体メモリ素子。
  12. 前記データ出力手段は、
    前記第２バッファ手段の出力クロックを基準として前記内部データを整列して出力するラッチと、
    該ラッチから出力されるデータを駆動し、前記所定のデータ入出力パッドに出力するデータ出力ドライバと、
    を備えることを特徴とする請求項９に記載の半導体メモリ素子。
  13. アドレス信号及びコマンド信号の入力時点を同期させる第１クロックを受信するステップと、
    前記第１クロックより高い周波数を有し、データ信号の入力時点を同期させる第２クロックを受信するステップと、
    所定の第１時間の間、前記第１クロックをバッファリングして出力するステップと、
    所定の第２時間の間、前記第２クロックの周波数と前記第１クロックの周波数とが等しくなるように、前記第２クロックをバッファリングするステップと、
    所定の第３時間の間、バッファリングされた第２クロックに応答して、内部データを出力するステップと、
    前記バッファリングされた第１クロックと、前記バッファリングされた第２クロックとの位相差を検出し、その検出結果を出力するステップと、
    を含むことを特徴とする半導体メモリ素子の動作方法。
  14. 前記検出結果に応じて、前記第２クロックの位相が変化して入力されるステップを更に含むことを特徴とする請求項１３に記載の半導体メモリ素子の動作方法。
  15. 前記内部データを出力するステップは、
    前記バッファリングされた第２クロックを基準として前記内部データを整列して出力するステップと、
    前記整列された内部データを駆動し、所定のデータ入出力パッドに出力するステップと、
    を含むことを特徴とする請求項１３に記載の半導体メモリ素子の動作方法。
  16. アドレス信号及びコマンド信号の入力時点を同期させる第１クロックをバッファリングする第１バッファ手段と、
    データ信号を同期させる第２クロックをバッファリングして出力し、その周波数を前記第１クロックと等しくする第２バッファ手段と、
    該第２バッファ手段の出力クロックに応答して、内部データを出力するデータ出力手段と、
    前記第２バッファ手段の出力クロックを受信し、前記第１バッファ手段及び前記データ出力手段の動作にかかる遅延時間だけ遅延して出力する遅延手段と、
    該遅延手段の出力クロックと、前記第１バッファ手段の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段と、
    を備えることを特徴とする半導体メモリ素子。
  17. 前記第２クロックは、
    前記第１クロックより高い周波数を有し、前記位相検出手段の出力信号に応じて、その位相が変化して入力されることを特徴とする請求項１６に記載の半導体メモリ素子。
  18. アドレス信号及びコマンド信号の入力時点を同期させる第１クロックをバッファリングする第１バッファ手段と、
    データ信号を同期させる第２クロックをバッファリングして出力し、その周波数を前記第１クロックと等しくする第２バッファ手段と、
    該第２バッファ手段の出力クロックに応答して、内部データを出力するデータ出力手段と、
    前記第２バッファ手段の出力クロックと、前記第１バッファ手段の出力クロックとの位相差を検出し、その検出結果を出力する位相検出手段と、
    を備えることを特徴とする半導体メモリ素子。
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