KR20190117267A - 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따르면, 도메인 크로싱부 전체 리셋 신호 생성기에 입력되는 도메인 크로싱부 리셋 신호를 기반으로, 도메인 크로싱부 전체 리셋 신호를 생성하는 단계; 및 상기 도메인 크로싱부 전체 리셋 신호를 바탕으로, 데이터 클록이 토글하지 않는 구간인 데이터 클록 준비 구간에, 도메인 크로싱부의 데이터 클록에 동기화된 카운터를 리셋하는 단계를 포함하는 반도체 메모리 장치의 동작 방법이 개시된다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND THE METHOD FOR OPERATING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 동기식 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다. 처음으로 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다. 그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하여, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR, double data rate) 동기식 메모리 장치가 제안되었다.
구체적으로, 반도체 메모리 장치는 메모리 컨트롤러 등의 데이터 처리 장치의 리드 명령(read command)에 따라, 상기 데이터 처리 장치로부터 입력되는 어드레스(address)에 대응하는 위치의 데이터를 출력한다. 또한 반도체 메모리 장치는 상기 데이터 처리 장치의 라이트 명령(write command)에 따라, 상기 데이터 처리 장치로부터 입력되는 어드레스에 대응하는 위치에 상기 데이터 처리 장치로부터 입력되는 데이터를 기록한다. 이러한 반도체 메모리 장치의 라이트 및 리드 동작은 고속으로 수행될 필요가 있다.
일반적으로, 라이트 및 리드 동작이 고속으로 수행될수록 반도체 메모리 장치의 동작 성능이 좋은 것으로 평가된다. 특히 이미지와 같은 많은 양의 데이터를 처리하는 반도체 메모리 장치의 데이터 출력을 위한 소요 시간은 매우 중요한 성능 지표이다. 아울러, 반도체 메모리 장치로부터 출력된 데이터가 정확하게 전달될수록 시스템은 안정적으로 동작한다.
한편, 최근에 개발되는 반도체 메모리 장치는 고속으로 데이터를 입출력하기 위해 외부에서 인가되는 시스템 클록(CLK)의 상승 에지(rising edge)와 하강 에지(falling edge) 사이에 2비트(bit)의 데이터를 입/출력하도록 설계된다. 즉, 반도체 메모리 장치가 시스템 클록(CLK)의 한 주기에 4비트의 데이터를 입/출력할 수 있도록 설계된다. 이를 위하여 시스템 클록(CLK)의 주파수의 2배의 주파수를 갖는 데이터 클록(WCK)이 반도체 메모리 장치에 이용된다.
즉, 상기 반도체 메모리 장치는 외부로부터 어드레스 및 명령을 수신하기 위해 시스템 클록(CLK)을 이용하고 데이터를 입/출력하기 위해 데이터 클록(WCK)을 이용함으로써 시스템 클록(CLK)의 한 주기에 4비트의 데이터를 입/출력할 수 있다.
한편, 시스템 클록(CLK)에 동기화된 리드/라이트 신호를, 데이터 클록(WCK)에 동기화하기 위해서는 도메인 크로싱부가 필요하다.
도메인 크로싱부는 시스템 클록에 동기화된 카운터 및 데이터 클록에 동기화된 카운터를 포함한다.
도메인 크로싱부가 정상적으로 동작하기 위해서는, 상기 시스템 클록에 동기화된 카운터 및 상기 데이터 클록에 동기화된 카운터를 각각 리셋하는 동작이 요구된다.
본 발명은 도메인 크로싱부의 카운터를 리셋하는 방법에 있어서, 특히 데이터 클록에 동기화된 카운터를 효과적으로 리셋하는 방법을 제시한다.
본 발명의 실시 예에 따르면, 도메인 크로싱부 전체 리셋 신호 생성기에 입력되는 도메인 크로싱부 리셋 신호를 기반으로, 도메인 크로싱부 전체 리셋 신호를 생성하는 단계; 및 상기 도메인 크로싱부 전체 리셋 신호를 바탕으로, 도메인 크로싱부의 데이터 클록에 동기화된 카운터를 리셋하는 단계를 포함하는 반도체 메모리 장치의 동작 방법이 제시된다.
상기 도메인 크로싱부 전체 리셋 신호를 생성하는 단계는 상기 도메인 크로싱부 리셋 신호가 데이터 클록 준비 구간에 위치할 때, 상기 도메인 크로싱부 리셋 신호와 동일한 도메인 크로싱부 전체 리셋 신호를 생성하는 단계일 수 있다.
상기 도메인 크로싱부 전체 리셋 신호를 생성하는 단계는 상기 도메인 크로싱부 리셋 신호가 데이터 클록 준비 구간에 위치하지 않을 때, 상기 도메인 크로싱부 리셋 신호를 소정의 시간만큼 시프트하여, 데이터 클록 준비 구간에 위치한 도메인 크로싱부 전체 리셋 신호를 생성하는 단계일 수 있다.
데이터 클록 입력 버퍼로부터 출력되는 사전 데이터 클록 신호를 분주하여 데이터 클록을 생성하는 단계를 더 포함할 수 있다.
상기 사전 데이터 클록 신호를 분주하여 데이터 클록을 생성하는 단계는 데이터 클록의 주파수 및 시스템 클록의 주파수의 비율에 기반하여, 상기 데이터 클록의 주파수를 상기 시스템 클록의 주파수와 동일하게 분주하는 단계일 수 있다.
상기 사전 데이터 클록 신호를 분주하여 데이터 클록을 생성하는 단계는 제1 분주기에 의해 상기 사전 데이터 클록 신호를 분주하여 제2 사전 데이터 클록 신호를 생성하는 제1 단계; 제2 분주기에 의해 상기 제2 사전 데이터 클록 신호를 분주하여 제3 사전 데이터 클록 신호를 생성하는 제2 단계; 및 상기 제2 사전 데이터 클록 신호 및 상기 제3 사전 데이터 클록 신호 중 어느 하나의 데이터 클록 신호를 선택하여 상기 데이터 클록으로 생성하는 제3 단계를 포함할 수 있다.
상기 제3 단계는 데이터 클록의 주파수 및 시스템 클록의 주파수의 비율에 기반하여, 상기 시스템 클록의 주파수와 동일한 데이터 클록 신호를 선택하여 상기 데이터 클록으로 생성하는 단계일 수 있다.
정위상의 데이터 클록을 기반으로 제1 데이터 클록 동기 리드/라이트 신호를 생성하는 단계; 및 역위상의 데이터 클록을 기반으로 제2 데이터 클록 동기 리드/라이트 신호를 생성하는 단계를 더 포함할 수 있다.
위상 검출기를 통해, 상기 사전 데이터 클록을 기반으로, 상기 데이터 클록의 위상 정보를 나타내는 위상 검출 정보 신호를 생성하는 단계를 더 포함할 수 있다.
위상 선택기를 통해, 상기 위상 검출 정보 신호를 기반으로, 상기 제1 데이터 클록 동기 리드/라이트 신호 및 상기 제2 데이터 클록 동기 리드/라이트 신호 중 어느 하나의 신호를 선택하여 출력하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 도메인 크로싱부; 및 도메인 크로싱부 리셋 신호를 기반으로, 도메인 크로싱부 전체 리셋 신호를 생성하는 도메인 크로싱부 전체 리셋 신호 생성기를 포함하되, 상기 도메인 크로싱부는 상기 도메인 크로싱부 전체 리셋 신호를 바탕으로, 상기 도메인 크로싱부의 데이터 클록에 동기화된 카운터를 리셋하는 반도체 메모리 장치가 제시된다.
상기 도메인 크로싱부 전체 리셋 신호 생성기는 상기 도메인 크로싱부 리셋 신호가 데이터 클록 준비 구간에 위치할 때, 상기 도메인 크로싱부 리셋 신호와 동일한 도메인 크로싱부 전체 리셋 신호를 생성할 수 있다.
상기 도메인 크로싱부 전체 리셋 신호 생성기는 상기 도메인 크로싱부 리셋 신호가 데이터 클록 준비 구간에 위치하지 않을 때, 상기 도메인 크로싱부 리셋 신호를 소정의 시간만큼 시프트하여, 데이터 클록 준비 구간에 위치한 도메인 크로싱부 전체 리셋 신호를 생성할 수 있다.
데이터 클록 입력 버퍼로부터 출력되는 사전 데이터 클록 신호를 분주하여 데이터 클록을 생성하는 분주기를 더 포함할 수 있다.
상기 분주기는 데이터 클록의 주파수 및 시스템 클록의 주파수의 비율에 기반하여, 상기 데이터 클록의 주파수를 상기 시스템 클록의 주파수와 동일하게 분주할 수 있다.
상기 분주기는 상기 사전 데이터 클록 신호를 분주하여 제2 사전 데이터 클록 신호를 생성하는 제1 분주기; 상기 제2 사전 데이터 클록 신호를 분주하여 제3 사전 데이터 클록 신호를 생성하는 제2 분주기; 및 상기 제2 사전 데이터 클록 신호 및 상기 제3 사전 데이터 클록 신호 중 어느 하나의 데이터 클록 신호를 선택하여 상기 데이터 클록으로 생성하는 데이터 클록 주파수 선택기를 포함할 수 있다.
상기 데이터 클록 주파수 선택기는 데이터 클록의 주파수 및 시스템 클록의 주파수의 비율에 기반하여, 상기 시스템 클록의 주파수와 동일한 데이터 클록 신호를 선택하여 상기 데이터 클록으로 생성할 수 있다.
상기 도메인 크로싱부는 정위상의 데이터 클록을 기반으로 제1 데이터 클록 동기 리드/라이트 신호를 생성하는 제1 도메인 크로싱부; 및 역위상의 데이터 클록을 기반으로 제2 데이터 클록 동기 리드/라이트 신호를 생성하는 제2 도메인 크로싱부를 포함할 수 있다.
상기 사전 데이터 클록을 기반으로, 상기 데이터 클록의 위상 정보를 나타내는 위상 검출 정보 신호를 생성하는 위상 검출기를 더 포함할 수 있다.
상기 위상 검출 정보 신호를 기반으로, 상기 제1 데이터 클록 동기 리드/라이트 신호 및 상기 제2 데이터 클록 동기 리드/라이트 신호 중 어느 하나의 신호를 선택하여 출력하는 위상 선택기를 더 포함할 수 있다.
본 발명의 실시 예들에 따르면, CLK-WCK 불안정 방지부가 없어도 데이터 클록에 동기화된 카운터를 리셋할 수 있어서, CLK-WCK 불안정 방지부의 제거에 따른 면적이 감소할 수 있다. 또한, 상기 CLK-WCK 불안정 방지부의 동작에서 소비되었던 전력을 감소시킬 수 있다.
본 발명의 실시 예들에 따르면, 도메인 크로싱부를 리셋하는 시간이 종래에 비해 매우 짧아질 수 있다. 따라서, 종래에 소요되었던 도메인 크로싱부를 리셋하는 시간을, 다른 동작을 수행하는데 활용할 수 있다,
도 1은 종래의 반도체 메모리 장치를 개략적으로 도시한 도면.
도 2는 종래의 반도체 메모리 장치 신호들의 타이밍도를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구성을 개략적으로 도시한 도면.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치 신호들의 타이밍도를 개략적을 도시한 도면.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 구성을 개략적으로 도시한 도면.
도 6은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 구성을 개략적으로 도시한 도면.
도 7은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 구성을 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 종래의 반도체 메모리 장치의 도메인 크로싱 동작을 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 반도체 메모리 장치(100)는 데이터 입출력부(110), 데이터 클록 입력부(120), 시스템 클록 입력부(130), 커맨드 입력부(140), 도메인 크로싱부(150), 리드/라이트 시프트 레지스터(155) 및 CLK-WCK 불안정 방지부(160)를 포함한다.
상기 데이터 입출력부(110)는 데이터 입출력패드(111)를 통해, 상기 반도체 메모리 장치(100)의 내부 데이터를 외부로 출력하거나, 외부 데이터를 상기 반도체 메모리 장치(100) 내부로 입력 받을 수 있다. 단, 본 명세서에서는 데이터(DQ)를 출력하는 상황에 따라 도면을 도시하였다.
상기 데이터 클록 입력부(120)는 데이터 클록 입력 패드(121)를 통해 외부 데이터 클록(WCK_OUT)을 외부로부터 입력 받을 수 있다. 상기 데이터 클록 입력부(120)에 포함된 데이터 클록 입력 버퍼(123)은 상기 외부 데이터 클록(WCK_OUT)의 신호의 크기를 증폭시켜, 데이터 클록(WCK)을 생성할 수 있다.
상기 시스템 클록 입력부(130)는 시스템 클록 입력 패드(131)를 통해 외부 시스템 클록(CLK_OUT)을 외부로부터 입력 받을 수 있다. 상기 시스템 클록 입력부(130)에 포함된 시스템 클록 입력 버퍼(133)는 상기 외부 시스템 클록(CLK_OUT)의 신호의 크기를 증폭시켜, 시스템 클록(CLK)을 생성할 수 있다.
상기 커맨드 입력부(140)는 커맨드 입력 패드(141)를 통해 외부 커맨드(CMD_OUT)를 외부로부터 입력 받을 수 있다. 상기 커맨드 입력부(140)에 포함된 커맨드 입력 버퍼(143)는 상기 외부 커맨드(OUT_CMD)의 신호의 크기를 증폭 시켜, 커맨드(CMD)를 생성할 수 있다.
상기 커맨드 입력부(140)에 포함된 커맨드 디코더(145)는 상기 커맨드(CMD)를 기반으로, 리드/라이트 신호(RD/WT) 및 제1 도메인 크로싱부 리셋 신호(DC_RST)를 생성한다.
상기 리드/라이트 시프트 레지스터(155)는 상기 리드/라이트 신호(RD/WT)를 기반으로, 데이터 클록(CLK)에 동기화된 데이터 클록 동기 리드/라이트 신호(RD/WT_CLK)를 생성한다. 상기 리드/라이트 시프트 레지스터(155)가 상기 리드/라이트 신호(RD/WT)를 상기 데이터 클록 동기 리드/라이트 신호(RD/WT_CLK)로 생성할 수 있는 이유는, 상기 상기 리드/라이트 신호(RD/WT)가 기본적으로 시스템 클록(CLK)에 기반하여 생성되었기 때문이다.
상기 제1 도메인 크로싱부 리셋 신호(DC_RST) 또한 시스템 클록(CLK)에 기반하여 생성된 신호이다. 즉, 상기 제1 도메인 크로싱부 리셋 신호(DC_RST) 또한 시스템 클록(CLK)에 동기화된 신호이기 때문에, 상기 제1 도메인 크로싱부 리셋 신호(DC_RST)를, 상기 도메인 크로싱부(150) 내부에 존재하는 데이터 클록(WCK)에 동기된 카운터를 리셋하는 신호로 바로 사용할 수 없다.
이러한 문제점을 해결하기 위해, 상기 CLK-WCK 불안정 방지부(160)는 CLK-WCK 불안정 방지 회로(161)를 통해 데이터 클록(WCK)에 동기된 카운터를 리셋하는 신호를 생성할 수 있고, 시스템 클록 동기 도메인 크로싱부 리셋 신호 생성기(163)를 통해, 시스템 클록(CLK)에 동기된 카운터를 리셋하는 신호를 생성할 수 있다.
상기 CLK-WCK 불안정 방지 회로(161)는 제2 도메인 크로싱부 리셋 신호(iDC_RST) 및 상기 데이터 클록(WCK)를 기반으로, 상기 도메인 크로싱부(150) 내부에 존재하는 데이터 클록(WCK)에 동기된 리셋 신호인, 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK)를 생성한다.
상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)는 상기 제1 도메인 크로싱부 리셋 신호(DC_RST)가 상기 커맨드 디코더(145)로부터 상기 CLK-WCK 불안정 방지부(160)까지 도달하는데 걸리는 시간인 "tD"만큼 딜레이 된 신호이다.
시스템 클록 동기 도메인 크로싱부 리셋 신호 생성기(163)는 상기 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK)를 기반으로, 시스템 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_CLK)를 생성할 수 있다. 구체적으로, 시스템 클록 동기 도메인 크로싱부 리셋 신호 생성기(163)는 상기 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK)를 상기 "tD" 만큼 시프트(shift)하여 상기 시스템 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_CLK)를 생성할 수 있다.
상기 도메인 크로싱부(150)는 상기 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK) 및 상기 시스템 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_CLK)를 바탕으로, 도메인 크로싱부(150)의 데이터 클록(WCK)에 동기된 카운터 및 시스템 클록(CLK)에 동기된 카운터를 각각 초기화할 수 있다.
상기 도메인 크로싱부(150)는 데이터 클록 동기 리드/라이트 신호(RD/WT_WCK)를 출력하여, 데이터 커맨드 생성기(115)에 입력할 수 있다.
상기 데이터 커맨드 생성기(115)는, 리드/라이트 커맨드 신호(RD/WT_CMD)를 생성하여, 데이터 입출력 버퍼(113)에 입력할 수 있다.
상기 데이터 입출력 버퍼(113)는 상기 데이터 입출력 패드(111)를 통해, 데이터(DQ)를 출력할 수 있다.
도 2는 종래 반도체 메모리 장치의 신호들의 타이밍도를 도시한 것이다.
상기 도메인 크로싱부(150)는 동일한 주파수를 갖는 시스템 클록(CLK) 및 데이터 클록(WCK)을 기반으로 동작한다고 가정한다.
외부 시스템 클록(CLK_OUT)이 "t1"의 시간에 상기 시스템 클록 입력 패드(131)로부터 상기 시스템 클록 입력 버퍼(133)에 입력된 후, 상기 시스템 클록(CLK)은 상기 시스템 클록 입력 버퍼(133)에서 출력되어 "tD"의 시간 후에 상기 도메인 크로싱부(150)에 입력될 수 있다.
동일한 원리로, 상기 제1 도메인 크로싱부 리셋 신호(DC_RST)가 "t3" 시점에 상기 커맨드 디코더(145)로부터 출력되어, "t4" 시점에 상기 CLK-WCK 불안정 방지 회로(161)까지 도달하는데 까지 "tD"의 시간이 소요될 수 있다.
즉, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)는 상기 제1 도메인 크로싱부 리셋 신호(DC_RST)를 "tD"의 시간만큼 시프트한 신호이다.
상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)는, 상기 제1 도메인 크로싱부 리셋 신호(DC_RST)와 동일하게, 시스템 클록(CLK)에 동기화된 신호이기 때문에, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)를, 상기 도메인 크로싱부(150) 내부에 존재하는 데이터 클록(WCK)에 동기된 카운터를 리셋하는 신호로 바로 사용할 수 없다.
상기 CLK-WCK 불안정 방지 회로(161)는, "t2" 부터 "t3"까지 다섯 주기의 데이터 클록의 시간(5 WCK sampling)동안, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)를, 상기 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK)로 변환할 수 있다.
도 2에 도시된 바와 같이, "t3"에서, 상기 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK)는 상기 데이터 클록(WCK)과 동기되어 있음을 알 수 있다.
또한, 시스템 클록 동기 도메인 크로싱부 전체 리셋 신호 생성기(163)는 상기 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK)를 상기 "tD" 만큼 시프트(shift)하여 상기 시스템 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_CLK)를 생성할 수 있다.
도 2에 도시된 바와 같이, "t4"에서, 상기 시스템 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_CLK)는 상기 시스템 클록(CLK)에 동기되어 있음을 알 수 있다.
상기 도메인 크로싱부(150)는 상기 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK) 및 상기 시스템 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_CLK)를 바탕으로, 도메인 크로싱부(150)의 데이터 클록(WCK)에 동기된 카운터 및 시스템 클록(CLK)에 동기된 카운터를 각각 초기화할 수 있다.
구체적으로, 상기 도메인 크로싱부(150)는 상기 데이터 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_WCK)를 통해 상기 도메인 크로싱부(150) 내부에 존재하는 데이터 클록(WCK)에 동기된 카운터를 리셋할 수 있다.
같은 방식으로, 상기 도메인 크로싱부(150)는 상기 시스템 클록 동기 도메인 크로싱부 리셋 신호(DC_RST_CLK)를 통해 상기 도메인 크로싱부(150) 내부에 존재하는 시스템 클록(CLK) 에 동기된 카운터를 리셋할 수 있다.
도 1 및 도 2를 참조하여 설명한 종래의 도메인 크로싱 방법의 문제점은 다음과 같다.
우선, 상기 도메인 크로싱부(150)가 동작하기 위해서는, 상기 CLK-WCK 불안정 방지부(160)가 반드시 필요하기 때문에, 상기 CLK-WCK 불안정 방지부(160)의 구성에 따른 면적이 요구된다.
또한, 상기 CLK-WCK 불안정 방지부(160)가 동작하기 위한 시간이 추가적으로 소요된다.
마지막으로, 상기 도메인 크로싱부(150)를 리셋하기 전에, CLK-WCK 트레이닝 동작을 최소한 한번 이상 수행하여야 한다. 상기 CLK-WCK 트레이닝 동작이란, 시스템 클록(CLK)과 데이터 클록(WCK)간의 스큐(skew)를 조절하여 타이밍을 일치시키는 동작을 의미한다.
상술한 문제점은 최근 모바일에 사용되는 반도체 메모리 장치에 대해서는 큰 단점이 될 수 있다. 구체적으로, 최근 모바일에 사용되는 반도체 메모리 장치에서는, 소비 전력을 줄이는 것이 가장 큰 과제이다. 따라서, 상기 반도체 메모리 장치가 동작하지 않는 구간에는, SoC도 반도체 메모리 장치에 데이터 클록(WCK)을 전송하지 않을 수 있다. 이 경우, 상기 반도체 메모리 장치 또한 상기 데이터 클록 입력 버퍼(123)의 동작을 중지시킬 수 있고, 이를 통해 소비 전력을 감소시킬 수 있다.
상기 데이터 클록 입력 버퍼(123)의 동작을 중지시킨 후, SoC로부터 다시 데이터 클록(WCK)을 입력 받는 경우, 상기 반도체 메모리 장치는 데이터 클록(WCK)을 바로 토글(toggle) 상태로 전환하면 안되고, 상기 반도체 메모리 장치가 상기 데이터 클록(WCK)을 수신할 준비를 하는 구간이 필요하다. 이러한 구간을 데이터 클록 준비 구간(tWCK_PRE_STATIC)이라고 하며, 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)은 LPDDR5의 표준에 제시되어 있다.
따라서 본 발명에서는, 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)을 활용하여, 도메인 크로싱부를 리셋하는 방법을 제시한다.
본 발명의 실시 예에 따르면, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)를, 도메인 크로싱부의 시스템 클록(CLK)에 동기화된 카운터 및 데이터 클록(WCK)에 동기화된 카운터를 모두 리셋하는데 활용할 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구성도를 도시한 것이다.
상기 반도체 메모리 장치(100)는 본 발명의 실시 예에 따른 도메인 크로싱부(350) 및 도메인 크로싱부 전체 리셋 신호 생성기(357)를 포함할 수 있다.
구체적으로, 본 발명의 실시 예에 따른 도메인 크로싱부(350)는 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에서, 상기 도메인 크로싱부(350)의 시스템 클록(CLK)에 동기화된 카운터 및 데이터 클록(WCK)에 동기화된 카운터를 모두 리셋할 수 있다.
상기 도메인 크로싱부 전체 리셋 신호 생성기(357)는, 직렬로 연결된 복수의 D 플리플롭으로 구성되어 있을 수 있다. 다만, 이는 상기 도메인 크로싱부 전체 리셋 신호 생성기(357)를 구현하기 위한 하나의 방법에 불과하고, 후술하여 설명되는 바와 같이, 입력되는 신호를 일정 시간 시프트하는 기능을 가진 회로는 모두 상기 도메인 크로싱부 전체 리셋 신호 생성기(357)를 구현할 수 있는 회로일 수 있다.
상기 도메인 크로싱부 전체 리셋 신호 생성기(357)는, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)가 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치하는지 여부를 판단하여, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)를 시프트할지의 여부를 결정할 수 있다.
상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)가 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치하지 않는다면, 상기 도메인 크로싱부 전체 리셋 신호 생성기(357)는, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)를 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치할 수 있도록 시프트 동작을 수행하여, 도메인 크로싱부 전체 리셋 신호(DC_RST_ALL)를 생성할 수 있다.
상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)가 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치한다면, 상기 도메인 크로싱부 전체 리셋 신호 생성기(357)는, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)에 대해 시프트 동작을 수행하지 않고, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)와 동일한 도메인 크로싱부 전체 리셋 신호(DC_RST_ALL)를 생성할 수 있다.
상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)가 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치한다고 하더라도, 만약 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)가 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)의 중앙에 위치하지 않고 시작 시점 또는 종료 시점에 치우쳐서 존재한다면, 상기 도메인 크로싱부 전체 리셋 신호 생성기(357)는, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)에 대해 시프트 동작을 수행하여, 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)의 중앙에 위치하는 도메인 크로싱부 전체 리셋 신호(DC_RST_ALL)를 생성할 수 있다.
상기 도메인 크로싱부(350)는 상기 데이터 클록 동기 리드/라이트 신호(RD/WT_CLK)를 샘플링하여 데이터 클록 동기 리드/라이트 신호(RD/WT_WCK)를 생성할 수 있다.
상기 데이터 커맨드 생성기(115)는, 상기 데이터 클록 동기 리드/라이트 신호(RD/WT_WCK)를 통해, 리드/라이트 커맨드 신호(RD/WT_CMD)를 생성하여, 데이터 입출력 버퍼(113)에 입력할 수 있다.
상기 데이터 입출력 버퍼(113)는 상기 데이터 입출력 패드(111)를 통해, 데이터(DQ)를 출력할 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치 신호들의 타이밍도를 도시한 것이다.
데이터 클록 준비 구간 진입 시간(tWCKENL)은, 상기 커맨드 입력부(140) 의 커맨드 입력 패드(141)가 CAS라는 커맨드 신호를 입력 받은 시점부터, 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)의 시작 시점까지의 시간을 의미할 수 있다.
상기 데이터 클록 준비 구간 진입 시간(tWCKENL)에는, 데이터 클록(WCK)은 하이 로직을 가지며, 이를 도 4에 "X"로 표현하였다.
데이터 클록 프리 토글 구간(tWCK_PRE_TOGGLE)은, 상기 데이터 클록(WCK)이 정상적으로 토글하기 직전의 준비 구간을 의미할 수 있다.
상기 외부 시스템 클록(CLK_OUT)이 상기 시스템 클록 입력 버퍼(133)에 입력된 후, "tD"의 시간 후에 상기 시스템 클록(CLK)이 도메인 크로싱부(350)에 입력될 수 있다. 상기 "tD"의 시간이 발생하는 이유는, 상기 시스템 클록 입력 버퍼(133)에서부터 도메인 크로싱부(350)까지의 물리적인 거리 때문이다.
설명의 편의를 위해, 상기 데이터 클록(WCK)이 상기 도메인 크로싱부(350)에 입력되는 시간은 무시하는 것으로 가정하였기 때문에, 상기 데이터 클록(WCK)은 상기 외부 시스템 클록(CLK_OUT)의 타이밍과 동일함을 알 수 있다.
상기 커맨드 디코더(145)로부터 상기 도메인 크로싱부 전체 리셋 신호 생성기(357)까지의 물리적인 거리로 인해, 상기 제1 도메인 크로싱부 리셋 신호(DC_RST)로부터 "tD"의 시간 이후 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)가 생성될 수 있다.
상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)는, 상기 시스템 클록(CLK)에 동기화된 신호이기 때문에, 상기 도메인 크로싱부(350)의 시스템 클록(CLK)에 동기화된 카운터를 리셋하는데 사용될 수 있다.
상기 데이터 클록 프리 토글 구간(tWCK_PRE_TOGGLE)에는, 상기 데이터 클록(WCK)은 로우 로직을 가질 수 있다.
상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에서는, 상기 데이터 클록(WCK)이 토글하지 않기 때문에, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)는 상기 도메인 크로싱부(350)의 데이터 클록(WCK)에 동기화된 카운터를 리셋하는데 사용될 수 있다.
도 4에 도시된 본 발명의 실시 예에 따르면, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)는 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치해 있다.
상기 도메인 크로싱부 전체 리셋 신호 생성기(357)는 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)가 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치해 있다고 하더라도, 필요에 따라서는 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)를 "tA"만큼 시프트하여, 상기 도메인 크로싱부 전체 리셋 신호(DC_RST_ALL)를 생성할 수 있다.
만약, 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)가 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치해 있지 않는다면, 상기 도메인 크로싱부 전체 리셋 신호 생성기(357)는 상기 제2 도메인 크로싱부 리셋 신호(iDC_RST)를 "tA"만큼 시프트하여, 상기 데이터 클록 준비 구간(tWCK_PRE_STATIC)에 위치한 상기 도메인 크로싱부 전체 리셋 신호(DC_RST_ALL)를 생성할 수도 있다.
도 5는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 구성을 도시한 것이다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 시스템(100)의 상기 데이터 클록 입력부(520)는 분주기(Divider, 525)를 포함할 수 있다.
상기 도 3 및 도 4를 참조하여 설명된 반도체 메모리 시스템에 대해서는, 외부 데이터 클록(WCK_OUT)의 주파수가 외부 시스템 클록(CLK_OUT)의 주파수와 동일함을 전제로 설명하였지만, 도 5를 참조하여, 외부 데이터 클록(WCK_OUT)의 주파수가, 외부 시스템 클록(CLK_OUT)의 주파수보다 높은 경우의 실시 예에 대해서도 설명한다.
본 발명의 실시 예에 따른 상기 도메인 크로싱부(350)는, 도 10A를 참조하여 설명되는 도메인 크로싱부와 같이, 시스템 클록(CLK)의 주파수와 데이터 클록(WCK)의 주파수가 동일할 때 정상적으로 동작한다고 가정한다.
다만, 이는 하나의 예시에 불과하고, 도 10B를 참조하여 설명되는 도메인 크로싱부와 같이, 시스템 클록(CLK)의 주파수와 데이터 클록(WCK)의 주파수가 서로 다르더라도 상기 도메인 크로싱부(350)는 상기 시스템 클록(CLK) 및 상기 데이터 클록(WCK)의 주파수의 비(ratio)에 따라 정상적으로 동작하도록 구성될 수 있다.
상기 데이터 클록 입력부(520)는 데이터 클록 입력 패드(521)를 통해 외부 데이터 클록(WCK_OUT)을 외부로부터 입력 받을 수 있다. 상기 데이터 클록 입력부(520)에 포함된 데이터 클록 입력 버퍼(523)는 상기 외부 데이터 클록(WCK_OUT)의 신호의 크기를 증폭시켜, 프리 데이터 클록(WCK_PRE)을 생성할 수 있다.
상기 분주기(525)는 상기 프리 데이터 클록(WCK_PRE)을 기반으로, 데이터 클록(WCK)을 생성할 수 있다. 구체적으로, 상기 분주기(525)는 상기 프리 데이터 클록(WCK_PRE)을 분주하여, IWCK, QWCK, IWCKB 및 QWCKB의 총 4가지의 신호를 생성할 수 있다.
분주된 데이터 클록들은 IWCK, QWCK, IWCKB, QWCKB 4개의 신호로 구성되어 있다. 상기 QWCK는 IWCK를 90도만큼 시프트한 신호이고, 상기 IWCKB는 IWCK를 180도만큼 시프트한 신호이고, 상기 QWCKB는 IWCK를 270도만큼 시프트한 신호이다.
상기 분주기(525)가 출력하는 상기 데이터 클록(WCK)은 기본적으로 상기 프리 데이터 클록(WCK_PRE)을 한 번 분주한 정위상 신호인 IWCK이며, 상기 도메인 크로싱부는 상기 IWCK에 의해 동작한다.
상기 분주기(525)는 상기 시스템 클록(CLK)의 주파수와 동일하게 상기 데이터 클록(WCK)의 주파수를 분주할 수 있다.
이를 통해, 상기 데이터 클록(WCK)의 주파수는 상기 시스템 클록(CLK)의 주파수와 동일할 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 구성을 도시한 것이다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 시스템(100)의 상기 데이터 클록 입력부(620)는 제1 분주기(626), 제2 분주기(627) 및 데이터 클록 주파수 선택기(628)를 포함할 수 있다.
상기 도 3 및 도 4를 참조하여 설명된 반도체 메모리 시스템에 대해서는, 외부 데이터 클록(WCK_OUT)의 주파수가 외부 시스템 클록(CLK_OUT)의 주파수와 동일함을 전제로 설명하였지만, 도 6을 참조하여, 외부 데이터 클록(WCK_OUT)의 주파수가, 외부 시스템 클록(CLK_OUT)의 주파수보다 높은 경우의 실시 예에 대해서도 설명한다.
LPDDR5에서는, 외부 데이터 클록(WCK_OUT)의 주파수가 외부 시스템 클록(CLK_OUT)의 주파수보다 2배 크거나 4배 큰 경우가 스펙으로 정의되어 있다.
예를 들어, 상기 외부 시스템 클록(CLK_OUT)의 주파수가 800MHz일 때, 2:1 모드에서는 상기 외부 데이터 클록(WCK_OUT)의 주파수는 1600MHz일 수 있고, 4:1 모드에서는 상기 외부 데이터 클록(WCK_OUT)의 주파수는 3200MHz일 수 있다.
상기 도메인 크로싱부(350)는, 시스템 클록(CLK)의 주파수와 데이터 클록(WCK)의 주파수가 동일할 때 정상적으로 동작한다고 가정한다.
따라서, 상기 제1 분주기(626), 제2 분주기(627) 및 데이터 클록 주파수 선택기(628)는, 상기 2:1 모드 또는 4:1 모드에 따라 적절하게 데이터 클록(WCK)의 주파수를, 시스템 클록(CLK)의 주파수와 동일하게 설정할 수 있다. 다만, 이는 상기 도메인 크로싱부(350)가 동일한 데이터 클록(WCK)의 주파수 및 시스템 클록(CLK)의 주파수에 의해 동작한다는 가정에 의한 것이다.
구체적으로, 상기 제1 분주기(626)는 제1 프리 데이터 클록(1st WCK_PRE)을 데이터 클록 입력 버퍼(623)로부터 수신하여, 이를 1회 분주한 제2 프리 데이터 클록(2nd WCK_PRE)을 생성할 수 있다. 상기 1회 분주된 데이터 클록인 제2 프리 데이터 클록(2nd WCK_PRE)은, 2:1 모드에서 사용될 수 있다.
상기 제2 분주기(627)는 상기 제2 프리 데이터 클록(2nd WCK_PRE)을 수신하여, 이를 또 다시 1회 분주한 제3 프리 데이터 클록(3rd WCK_PRE)을 생성할 수 있다. 상기 총 2회 분주된 데이터 클록인 제3 프리 데이터 클록(3rd WCK_PRE)은, 4:1 모드에서 사용될 수 있다.
상기 데이터 클록 주파수 선택기(628)는 상기 제2 프리 데이터 클록(2nd WCK_PRE) 및 제3 프리 데이터 클록(3rd WCK_PRE)을 수신하여, 상기 2:1 모드 또는 4:1 모드에 따라 적절한 데이터 클록(WCK)을 출력할 수 있다.
만약 상기 도메인 크로싱부(350)가, 도 10B를 참조하여 후술되는 바와 같이, 시스템 클록(CLK)의 주파수보다 2배 큰 주파수를 갖는 데이터 클록(WCK)에 의해 동작한다면, 상기 데이터 클록 주파수 선택기(628)는, 상기 4:1 모드에서도, 상기 1회 분주된 데이터 클록인 제2 프리 데이터 클록(2nd WCK_PRE)을 선택할 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 구성을 도시한 것이다.
상기 반도체 메모리 장치(100)는 복수의 도메인 크로싱부, 즉 제1 도메인 크로싱부(750) 및 제2 도메인 크로싱부(755)를 포함할 수 있다.
상기 제1 도메인 크로싱부(750) 및 제2 도메인 크로싱부(755)는, 단일의 도메인 크로싱부에 포함되어 있을 수도 있다. 예를 들어, 상기 제1 도메인 크로싱부(750) 및 제2 도메인 크로싱부(755)는 각각 상기 단일의 도메인 크로싱부의 서브 도메인 크로싱부일 수 있다.
상기 분주기(725)가 상기 프리 데이터 클록(WCK_PRE)를 분주하는 과정에서, 상기 분주기(725)의 오동작으로 인해, 분주된 IWCK, QWCK, IWCKB 및 QWCKB의 총 4가지의 신호가 정상적으로 출력되지 않을 수 있다. 예를 들어, 정위상의 IWCK이 출력되지 않고, 정위상의 IWCKB와 동일한 역위상의 IWCK이 출력될 수도 있다.
이러한 경우를 대비하여, 상기 반도체 메모리 장치(100)는 복수의 도메인 크로싱부, 즉 제1 도메인 크로싱부(750) 및 제2 도메인 크로싱부(755)를 구비할 수 있다.
또한, 상기 분주된 IWCK, QWCK, IWCKB 및 QWCKB의 총 4가지의 신호가 정위상으로 출력되었는지 여부를 검출하기 위한 위상 검출기(727)가 구비된다.
상기 위상 검출기(727)는 상기 프리 데이터 클록(WCK_PRE) 및 상기 데이터 클록(IWCK)을 비교하여, 상기 데이터 클록(IWCK)의 위상이 정위상인지의 여부를 판별할 수 있다.
만약, 상기 분주기(725)가 정상적으로 동작하여, 상기 데이터 클록(IWCK)의 위상과 상기 프리 데이터 클록(WCK_PRE)의 위상에 차이가 없다면, 상기 위상 검출기(727)는 하이 로직의 위상 검출 정보 신호(PD_INFO)를 출력할 수 있다.
반대로, 상기 분주기(725)가 정상적으로 동작하지 못하여, 상기 데이터 클록(IWCK)의 위상과 상기 프리 데이터 클록(WCK_PRE)의 위상에 차이가 존재한다면, 상기 위상 검출기(727)는 로우 로직의 위상 검출 정보 신호(PD_INFO)를 출력할 수 있다.
상기 제1 도메인 크로싱부(750)의 동작은 상술한 바와 동일하고, 상기 제2 도메인 크로싱부(755)는 역위상 데이터 클록(IWCKB)를 수신하여, 역위상 데이터 클록(IWCKB)에 동기화된 제2 데이터 클록 동기 리드/라이트 신호(2nd RD/WT_WCK)를 생성할 수 있다.
상기 반도체 메모리 장치(100)는 상기 제1 도메인 크로싱부(750) 및 제2 도메인 크로싱부(755)에서 각각 출력된 제1 데이터 클록 동기 리드/라이트 신호(1st RD/WT_WCK) 및 제2 데이터 클록 동기 리드/라이트 신호(2nd RD/WT_WCK) 중에서, 하나의 신호를 선택하는 위상 선택기(760)를 포함할 수 있다.
상기 위상 선택기(760)는 정위상의 제1 데이터 클록 동기 리드/라이트 신호(1st RD/WT_WCK), 역위상의 제2 데이터 클록 동기 리드/라이트 신호(2nd RD/WT_WCK) 및 상기 위상 검출 정보 신호(PD_INFO)를 수신할 수 있다.
상기 위상 검출 정보 신호(PD_INFO)가 하이 로직인 경우, 상기 위상 선택기(760)는 정위상의 제1 데이터 클록 동기 리드/라이트 신호(1st RD/WT_WCK)를 출력할 수 있다.
상기 위상 검출 정보 신호(PD_INFO)가 로우 로직인 경우, 상기 위상 선택기(760)는 역위상의 제2 데이터 클록 동기 리드/라이트 신호(2nd RD/WT_WCK)를 출력할 수 있다.
즉, 도 7을 참조하여 설명되는 반도체 메모리 장치는, 복수의 도메인 크로싱부를 포함하여, 분주기의 오동작의 위험을 방지할 수 있다.
도 8은 분주기의 오동작을 구체적으로 설명하기 위한 반도체 메모리 장치 신호들의 타이밍도를 도시한 것이다.
본 발명의 또다른 일 실시 예에 따르면, 도메인 크로싱부는, 도 10B에 나타난 도메인 크로싱부와 같이, 시스템 클록(CLK)의 주파수보다 2배 큰 주파수를 갖는 데이터 클록(WCK)에 의해 동작한다고 가정한다. 구체적으로 도 8을 참조하면, "t4"를 기준으로, 정위상의 분주된 데이터 클록(IWCK)의 주파수와 시스템 클록(CLK)의 주파수 비(ratio)가 2:1임을 알 수 있다.
정위상의 분주된 데이터 클록들은 IWCK, QWCK, IWCKB, QWCKB 4개의 신호로 구성되어 있고, 역위상의 분주된 데이터 클록들 또한 IWCK, QWCK, IWCKB, QWCKB 4개의 신호로 구성되어 있다.
기본적으로, 도메인 크로싱부는 가장 기본적인 신호인 IWCK에 의해 동작한다.
상기 QWCK는 IWCK를 90도만큼 시프트한 신호이고, 상기 IWCKB는 IWCK를 180도만큼 시프트한 신호이고, 상기 QWCKB는 IWCK를 270도만큼 시프트한 신호이다.
상기 도메인 크로싱부를 비롯한 반도체 메모리 장치가 정상적으로 동작하기 위해서는, "t4"시점을 기준으로 시스템 클록(CLK)의 라이징 엣지(rising edge)에 정위상 데이터 클록(IWCK)이 라이징(rising)하여야 한다.
"t2" 및 "t3" 사이의 구간은, 분주기의 오동작으로 인해 역위상의 분주된 데이터 클록들(IWCK, QWCK, IWCKB, QWCKB)이 생성될 수도 있는 구간이다.
역위상의 분주된 데이터 클록(IWCK)는 "t2"시점에서 폴링(falling)하고 있기 때문에, 결과적으로 "t4"시점에서 또한 폴링(falling)하고 있음을 알 수 있다.
따라서, 정위상의 분주된 데이터 클록들(IWCK, QWCK, IWCKB, QWCKB)이 생성되지 않고, 역위상의 분주된 데이터 클록들(IWCK, QWCK, IWCKB, QWCKB)이 생성된다면, 정위상의 분주된 데이터 클록(IWCK)을 기준으로 동작하는 도메인 크로싱부는 정상적으로 동작할 수 없다.
이때, 도 8을 참조하면, 역위상의 분주된 데이터 클록(IWCK)를 180도만큼 시프트한 신호인 역위상 IWCKB는, 정위상 IWCK와 신호 파형이 동일함을 알 수 있다.
따라서, 도 7을 참조하여 설명된 반도체 메모리 장치에 따르면, 역위상의 분주된 데이터 클록들(IWCK, QWCK, IWCKB, QWCKB)이 생성되었는지 여부를 위상 검출기(727)가 확인하여 상기 위상 검출 정보 신호(PD_INFO)를 생성할 수 있다.
상기 제1 도메인 크로싱부(750)는 정위상의 분주된 데이터 클록(IWCK)에 의해 동작하고, 상기 제2 도메인 크로싱부(755)는 역위상의 분주된 데이터 클록(IWCK)을 180도만큼 시프트한 신호인 역위상 IWCKB에 의해 동작한다.
즉, 상기 데이터 클록(WCK)이 정위상으로 분주되었다면, 상기 제1 도메인 크로싱부(750)는 정상적으로 동작하고, 상기 제2 도메인 크로싱부(755)는 정상적으로 동작하지 못한다.
상기 데이터 클록(WCK)이 역위상으로 분주되었다면, 상기 제1 도메인 크로싱부(750)는 정상적으로 동작하지 못하고, 상기 제2 도메인 크로싱부(755)는 정상적으로 동작한다.
상기 위상 선택기(760)는 상기 위상 검출 정보 신호(PD_INFO)를 기반으로, 상기 데이터 클록(WCK)이 정위상으로 분주되었다면, 상기 제1 도메인 크로싱부(750)가 생성한 제1 데이터 클록 동기 리드/라이트 신호(1st RD/WT_WCK)를 출력할 수 있다.
상기 위상 선택기(760)는 상기 위상 검출 정보 신호(PD_INFO)를 기반으로, 상기 데이터 클록(WCK)이 역위상으로 분주되었다면, 상기 제2 도메인 크로싱부(755)가 생성한 제2 데이터 클록 동기 리드/라이트 신호(2nd RD/WT_WCK)를 출력할 수 있다.
도 9A 및 도 9B는 분주기의 오동작에 대비한 분주기 리셋 신호(DIV_RST)를 추가적으로 포함하는 반도체 메모리 장치 신호들의 타이밍도를 도시한 것이다.
도 9A는 2:1 모드에서 상기 제1 분주기(626)의 오동작에 대비하여, 상기 제1 분주기(626)를 리셋하는 경우에 대한 반도체 메모리 장치 신호들의 타이밍도를 도시한 것이다.
상기 분주기 리셋 신호(DIV_RST)는 종래의 신호, 예를 들어 상기 도메인 크로싱부 전체 리셋 신호(DC_RST_ALL)를 시프트하여 생성될 수 있다. 이는 하나의 예시로서, 상기 분주기 리셋 신호(DIV_RST)는 새롭게 생성될 수도 있다.
"t1"부터 "t2" 사이의 구간에서, 도메인 크로싱부가 리셋된 이후, "t2"부터 "t3" 사이의 구간에서, 상기 제1 분주기(626)가 오동작할 가능성이 존재한다.
상기 제1 분주기(626)가 오동작하는 경우, "t4"의 시점에 정위상 IWCK 또는 역위상 IWCKB가 라이징 엣지를 갖지 못할 수 있다.
따라서, 이러한 경우에 대비하여, 분주기 리셋 신호(DIV_RST)를 통해, "t3" 시점에 상기 제1 분주기(626)를 로우 로직(0)으로 리셋하여, "t4"의 시점에 정위상 IWCK 또는 역위상 IWCKB가 라이징 엣지를 갖도록 할 수 있다.
이를 통해, 상기 제1 분주기(626)의 오동작의 발생에도 불구하고, 본 발명의 실시 예에 따른 반도체 메모리 장치를 정상적으로 동작시킬 수 있다.
도 9B는 4:1 모드에서 상기 제2 분주기(627)의 오동작에 대비하여, 상기 제2 분주기(627)를 리셋하는 경우에 대한 반도체 메모리 장치 신호들의 타이밍도를 도시한 것이다.
도 9B에 도시된 IWCK/2는 IWCK를 분주한 클록이고, IWCKB/2는 IWCKB를 분주한 클록이다.
"t1"부터 "t2" 사이의 구간에서, 도메인 크로싱부가 리셋된 이후, "t2"부터 "t3" 사이의 구간에서, 상기 제2 분주기(627)가 오동작할 가능성이 존재한다.
상기 제2 분주기(627)가 오동작하는 경우, "t4"의 시점에 정위상 IWCK/2 또는 역위상 IWCKB/2가 라이징 엣지를 갖지 못할 수 있다.
따라서, 이러한 경우에 대비하여, 분주기 리셋 신호(DIV_RST)를 통해, "t3" 시점에 상기 제2 분주기(627)를 로우 로직(0)으로 리셋하여, "t4"의 시점에 정위상 IWCK/2 또는 역위상 IWCKB/2가 라이징 엣지를 갖도록 할 수 있다.
이를 통해, 상기 제2 분주기(627)의 오동작의 발생에도 불구하고, 본 발명의 실시 예에 따른 반도체 메모리 장치를 정상적으로 동작시킬 수 있다.
도 10A는 동일한 주파수를 갖는 시스템 클록(CLK) 및 데이터 클록(WCK)에 의해 동작하는 도메인 크로싱부의 회로도이다.
본 발명의 일 실시 예에 따른 도메인 크로싱부는 링 카운터(Ring Counter) 스킴에 의해 동작한다.
본 발명의 일 실시 예에 따른 도메인 크로싱부는, 데이터 클록(WCK)에 연결된 5개의 D 플리플롭(1000 내지 1004), 5개의 파이프부(1010 내지 1014) 및 시스템 클록(CLK)에 연결된 5개의 D 플리플롭(1020 내지 1024)을 포함할 수 있다.
상기 데이터 클록(WCK)에 연결된 5개의 D 플리플롭(1000 내지 1004)은 데이터 클록(WCK)에 의해 동작하고, 상기 시스템 클록(CLK)에 연결된 5개의 D 플리플롭(1020 내지 1024)은 시스템 클록(CLK)에 의해 동작할 수 있다.
상기 시스템 클록(CLK)에 연결된 5개의 D 플리플롭(1020 내지 1024)은"PIN"를 통해 5개의 파이프부(1010 내지 1014) 중 동작시킬 파이프부를 차례대로 선택할 수 있다.
상기 시스템 클록(CLK)에 연결된 5개의 D 플리플롭(1020 내지 1024)은 "DIN"를 통해 5개의 파이프부(1010 내지 1014) 중 선택된 파이프부에, 시스템 클록 동기 커맨드(CMD_CLK)를 저장할 수 있다.
상기 데이터 클록(WCK)에 연결된 5개의 D 플리플롭(1000 내지 1004)은 "POUT"를 통해 5개의 파이프부(1010 내지 1014) 중 동작시킬 파이프부를 차례대로 선택할 수 있다.
상기 데이터 클록(WCK)에 연결된 5개의 D 플리플롭(1000 내지 1004)은 "DOUT"을 통해 5개의 파이프부(1010 내지 1014) 중 선택된 파이프부에 저장된 시스템 클록 동기 커맨드(CMD_CLK)를, 데이터 클록 동기 커맨드(CMD_WCK) 형태로 출력할 수 있다.
구체적으로, 도 10A에 도시된 바와 같이, D 플리플롭(1023)은 "SET"으로 표시되어 있고, 상기 시스템 클록(CLK)에 연결된 5개의 D 플리플롭(1020 내지 1024) 중 D 플리플롭(1023)부터 차례대로 동작한다.
상기 D 플리플롭(1023)이 파이프부(1013)를 동작시키면, 상기 파이프부(1013)에 시스템 클록 동기 커맨드(CMD_CLK)가 저장된다. 상기 D 플리플롭(1023) 다음으로는 D 플리플롭(1024)이 동작한다. 상기 D 플리플롭(1024)이 파이프부(1014)를 동작시키면, 상기 파이프부(1014)에 시스템 클록 동기 커맨드(CMD_CLK)가 저장된다. 상기 D 플리플롭(1024) 다음으로는 D 플리플롭(1020)이 동작한다. 상기 D 플리플롭(1020)이 파이프부(1010)를 동작시키면, 상기 파이프부(1010)에 시스템 클록 동기 커맨드(CMD_CLK)가 저장된다.
같은 원리로, 상기 시스템 클록(CLK)에 연결된 5개의 D 플리플롭(1020 내지 1024)은, 링 카운터 스킴을 통해 순환하며 동작한다.
또한, 상기 시스템 클록(CLK)에 연결된 5개의 D 플리플롭(1020 내지 1024)에 각각 "PIN"을 통해 연결된 5개의 파이프부(1010 내지 1014) 또한 상기 D 플리플롭(1020 내지 1024)의 동작에 상응하여 시스템 클록 동기 커맨드(CMD_CLK)를 저장한다.
상술한 설명과 같은 원리로, 상기 데이터 클록(WCK)에 연결된 5개의 D 플리플롭(1000 내지 1004)은 D 플리플롭(1000)부터 링 카운터 스킴을 통해 순환하며 동작한다.
구체적으로, 도 10A에 도시된 바와 같이, D 플리플롭(1000)은 "SET"으로 표시되어 있고, 상기 데이터 클록(WCK)에 연결된 5개의 D 플리플롭(1000 내지 1004) 중 D 플리플롭(1000)부터 차례대로 동작한다.
상기 D 플리플롭(1000)이 파이프부(1010)를 동작시키면, 상기 파이프부(1010)에 저장된 시스템 클록 동기 커맨드(CMD_CLK)가, "DOUT"을 통해, 데이터 클록 동기 커맨드(CMD_WCK) 형태로 출력된다.
상기 D 플리플롭(1000) 다음으로는 D 플리플롭(1001)이 동작한다. 상기 D 플리플롭(1001)이 파이프부(1011)를 동작시키면, 상기 파이프부(1011)에 저장된 시스템 클록 동기 커맨드(CMD_CLK)가 "DOUT"을 통해, 데이터 클록 동기 커맨드(CMD_WCK) 형태로 출력된다.
본 발명의 실시 예에 따르면, D 플리플롭(1023)을 통해 파이프부(1013)에 시스템 클록 동기 커맨드(CMD_CLK)가 저장된 후, 3번의 주기 이후, D 플리플롭(1003)을 통해 파이프부(1013)에 저장된 시스템 클록 동기 커맨드(CMD_CLK)가 데이터 클록 동기 커맨드(CMD_WCK) 형태로 출력된다.
즉, 도 10A를 참조하여 설명된 도메인 크로싱부는 시스템 클록 동기 커맨드(CMD_CLK)를 3번의 샘플링을 통해 데이터 클록 동기 커맨드(CMD_WCK)로 동기화할 수 있다.
이와 같이, "SET"으로 설정된 D 플리플롭의 시작 시점을 조절하여, 샘플링 횟수를 결정할 수 있다. 예를 들어, D 플리플롭(1000) 및 D 플리플롭(1024)를 "SET"으로 설정하면, 도메인 크로싱부는 4번의 샘플링을 통해 동기화 동작을 수행한다.
일반적으로, 샘플링 횟수가 많을수록 도메인 크로싱부의 "동기" 정확도가 우수하다고 인정된다. 다만, 샘플링 횟수가 많을수록 그만큼 샘플링 동작에 소요되는 시간이 많이 필요하므로, 샘플링 횟수를 적절히 조절하여 도메인 크로싱부의 동작 성능을 결정할 수 있을 것이다.
도 3을 참조하여 설명된 바와 같이, 상기 도메인 크로싱부(350)는 시스템 클록 동기 리드/라이트 신호(RD/WT_CLK)를 샘플링하여, 데이터 클록(WCK)에 동기화된 데이터 클록 동기 리드/라이트 신호(RD/WT_WCK)를 생성할 수 있다.
도 10B는 데이터 클록(WCK)의 주파수가 시스템 클록(CLK)의 주파수가 2배 빠를 때 동작하는 도메인 크로싱부의 회로도이다.
본 발명의 일 실시 예에 따른 도메인 크로싱부는, 데이터 클록(WCK)에 연결된 10개의 D 플리플롭(1030 내지 1039), 5개의 파이프부(1040 내지 1044) 및 시스템 클록(CLK)에 연결된 5개의 D 플리플롭(1050 내지 1054)을 포함할 수 있다.
데이터 클록(WCK)의 주파수가 시스템 클록(CLK)의 주파수가 2배 빠르기 때문에, D 플리플롭(1050 내지 1054) 중 하나의 D 플리플롭이 동작하는 시간 동안, D 플리플롭(1030 내지 1039) 중 두개의 D 플리플롭이 동작할 수 있다.
예를 들어, D 플리플롭(1050)이 동작하는 시간 동안, D 플리플롭(1039) 및 D 플리플롭(1030)이 동작한다.
즉, 이와 같이 데이터 클록(WCK)의 주파수와 시스템 클록(CLK)의 주파수의 비에 따라, D 플리플롭의 개수의 비를 조정함으로써, 서로 다른 주파수를 갖는 데이터 클록(WCK) 및 시스템 클록(CLK)에 의해서도 동작할 수 있는 도메인 크로싱부를 구성할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 메모리 장치
350 : 도메인 크로싱부
357 : 리셋 신호 생성기

Claims (20)

  1. 도메인 크로싱부 전체 리셋 신호 생성기에 입력되는 도메인 크로싱부 리셋 신호를 기반으로, 도메인 크로싱부 전체 리셋 신호를 생성하는 단계; 및
    상기 도메인 크로싱부 전체 리셋 신호를 바탕으로, 데이터 클록이 토글하지 않는 구간인 데이터 클록 준비 구간에, 도메인 크로싱부의 데이터 클록에 동기화된 카운터를 리셋하는 단계를 포함하는
    반도체 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 도메인 크로싱부 전체 리셋 신호를 생성하는 단계는
    상기 도메인 크로싱부 리셋 신호가 상기 데이터 클록 준비 구간에 위치할 때, 상기 도메인 크로싱부 리셋 신호와 동일한 도메인 크로싱부 전체 리셋 신호를 생성하는 단계인
    반도체 메모리 장치의 동작 방법.
  3. 제2 항에 있어서,
    상기 도메인 크로싱부 전체 리셋 신호를 생성하는 단계는
    상기 도메인 크로싱부 리셋 신호가 데이터 클록 준비 구간에 위치하지 않을 때,
    상기 도메인 크로싱부 리셋 신호를 소정의 시간만큼 시프트하여, 데이터 클록 준비 구간에 위치한 도메인 크로싱부 전체 리셋 신호를 생성하는 단계인
    반도체 메모리 장치의 동작 방법.
  4. 제3 항에 있어서,
    데이터 클록 입력 버퍼로부터 출력되는 사전 데이터 클록 신호를 분주하여 데이터 클록을 생성하는 단계를 더 포함하는
    반도체 메모리 장치의 동작 방법.
  5. 제4 항에 있어서,
    상기 사전 데이터 클록 신호를 분주하여 데이터 클록을 생성하는 단계는
    데이터 클록의 주파수 및 시스템 클록의 주파수의 비율에 기반하여, 상기 데이터 클록의 주파수를 상기 시스템 클록의 주파수와 동일하게 분주하는 단계인
    반도체 메모리 장치의 동작 방법.
  6. 제3 항에 있어서,
    상기 사전 데이터 클록 신호를 분주하여 데이터 클록을 생성하는 단계는
    제1 분주기에 의해 상기 사전 데이터 클록 신호를 분주하여 제2 사전 데이터 클록 신호를 생성하는 제1 단계;
    제2 분주기에 의해 상기 제2 사전 데이터 클록 신호를 분주하여 제3 사전 데이터 클록 신호를 생성하는 제2 단계; 및
    상기 제2 사전 데이터 클록 신호 및 상기 제3 사전 데이터 클록 신호 중 어느 하나의 데이터 클록 신호를 선택하여 상기 데이터 클록으로 생성하는 제3 단계를 포함하는
    반도체 메모리 장치의 동작 방법.
  7. 제6 항에 있어서,
    상기 제3 단계는
    데이터 클록의 주파수 및 시스템 클록의 주파수의 비율에 기반하여, 상기 시스템 클록의 주파수와 동일한 데이터 클록 신호를 선택하여 상기 데이터 클록으로 생성하는 단계인
    반도체 메모리 장치의 동작 방법.
  8. 제5 항에 있어서,
    정위상의 데이터 클록을 기반으로 제1 데이터 클록 동기 리드/라이트 신호를 생성하는 단계; 및
    역위상의 데이터 클록을 기반으로 제2 데이터 클록 동기 리드/라이트 신호를 생성하는 단계를 더 포함하는
    반도체 메모리 장치의 동작 방법.
  9. 제8 항에 있어서,
    위상 검출기를 통해, 상기 사전 데이터 클록을 기반으로, 상기 데이터 클록의 위상 정보를 나타내는 위상 검출 정보 신호를 생성하는 단계를 더 포함하는
    반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서,
    위상 선택기를 통해, 상기 위상 검출 정보 신호를 기반으로, 상기 제1 데이터 클록 동기 리드/라이트 신호 및 상기 제2 데이터 클록 동기 리드/라이트 신호 중 어느 하나의 신호를 선택하여 출력하는 단계를 더 포함하는
    반도체 메모리 장치의 동작 방법.
  11. 도메인 크로싱부; 및
    도메인 크로싱부 리셋 신호를 기반으로, 도메인 크로싱부 전체 리셋 신호를 생성하는 도메인 크로싱부 전체 리셋 신호 생성기를 포함하되,
    상기 도메인 크로싱부는
    상기 도메인 크로싱부 전체 리셋 신호를 바탕으로, 데이터 클록이 토글하지 않는 구간인 데이터 클록 준비 구간에, 상기 도메인 크로싱부의 데이터 클록에 동기화된 카운터를 리셋하는
    반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 도메인 크로싱부 전체 리셋 신호 생성기는
    상기 도메인 크로싱부 리셋 신호가 데이터 클록 준비 구간에 위치할 때, 상기 도메인 크로싱부 리셋 신호와 동일한 도메인 크로싱부 전체 리셋 신호를 생성하는
    반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 도메인 크로싱부 전체 리셋 신호 생성기는
    상기 도메인 크로싱부 리셋 신호가 데이터 클록 준비 구간에 위치하지 않을 때,
    상기 도메인 크로싱부 리셋 신호를 소정의 시간만큼 시프트하여, 데이터 클록 준비 구간에 위치한 도메인 크로싱부 전체 리셋 신호를 생성하는
    반도체 메모리 장치.
  14. 제13 항에 있어서,
    데이터 클록 입력 버퍼로부터 출력되는 사전 데이터 클록 신호를 분주하여 데이터 클록을 생성하는 분주기를 더 포함하는
    반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 분주기는
    데이터 클록의 주파수 및 시스템 클록의 주파수의 비율에 기반하여, 상기 데이터 클록의 주파수를 상기 시스템 클록의 주파수와 동일하게 분주하는
    반도체 메모리 장치.
  16. 제13 항에 있어서,
    상기 분주기는
    상기 사전 데이터 클록 신호를 분주하여 제2 사전 데이터 클록 신호를 생성하는 제1 분주기;
    상기 제2 사전 데이터 클록 신호를 분주하여 제3 사전 데이터 클록 신호를 생성하는 제2 분주기; 및
    상기 제2 사전 데이터 클록 신호 및 상기 제3 사전 데이터 클록 신호 중 어느 하나의 데이터 클록 신호를 선택하여 상기 데이터 클록으로 생성하는 데이터 클록 주파수 선택기를 포함하는
    반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 데이터 클록 주파수 선택기는
    데이터 클록의 주파수 및 시스템 클록의 주파수의 비율에 기반하여, 상기 시스템 클록의 주파수와 동일한 데이터 클록 신호를 선택하여 상기 데이터 클록으로 생성하는
    반도체 메모리 장치.
  18. 제15 항에 있어서,
    상기 도메인 크로싱부는
    정위상의 데이터 클록을 기반으로 제1 데이터 클록 동기 리드/라이트 신호를 생성하는 제1 도메인 크로싱부; 및
    역위상의 데이터 클록을 기반으로 제2 데이터 클록 동기 리드/라이트 신호를 생성하는 제2 도메인 크로싱부를 포함하는
    반도체 메모리 장치.
  19. 제18 항에 있어서,
    상기 사전 데이터 클록을 기반으로, 상기 데이터 클록의 위상 정보를 나타내는 위상 검출 정보 신호를 생성하는 위상 검출기를 더 포함하는
    반도체 메모리 장치.
  20. 제19 항에 있어서,
    상기 위상 검출 정보 신호를 기반으로, 상기 제1 데이터 클록 동기 리드/라이트 신호 및 상기 제2 데이터 클록 동기 리드/라이트 신호 중 어느 하나의 신호를 선택하여 출력하는 위상 선택기를 더 포함하는
    반도체 메모리 장치.
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