KR20100004297A - 도메인 크로싱 회로 및 방법 - Google Patents

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Abstract

본 발명은 도메인 크로싱 회로의 전류소모를 줄이기 위한 기술에 관한 것으로, 본 발명에 따른 도메인 크로싱 회로는, 리셋신호의 해제에 응답해 내부클럭을 카운트해 내부코드를 출력하는 내부카운터; 상기 리셋신호를 입력받아 상기 내부클럭과 외부클럭의 타이밍 차이만큼 지연시켜 출력하는 레플리카 지연부; 상기 레플리카 지연부에서 출력되는 리셋신호의 해제에 응답해 상기 외부클럭을 카운트해 외부코드를 출력하는 외부카운터; 및 상기 내부코드와 상기 외부코드를 이용해 상기 외부클럭에 동기되어 입력된 외부신호를 상기 내부클럭에 동기된 내부신호로 변환하는 내부신호 생성부를 포함한다.
도메인 크로싱, 내부 명령, 메모리장치

Description

도메인 크로싱 회로 및 방법{Circuit and method for Domain crossing}
본 발명은 도메인 크로싱(domain crossing) 회로에 관한 것으로, 더욱 상세하게는 도메인 크로싱 회로의 소모 전류를 줄여주는 기술에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부클럭에 동기해 인가되는 각종 명령(command)들을 입력받으며, 내부클럭에 동기해 동작을 하고, 그 결과 데이터를 출력한다.
즉, 메모리장치 외부로부터 입력되는 각종 명령들은 외부클럭에 동기되어 인가되는데에 반해, 자신이 동작을 할때에는 내부클럭에 동기해 동작을 하며, 데이터 역시 내부클럭에 동기해 출력하게 된다. 따라서 메모리장치 내부에는 외부클럭에 동기되어 입력되는 각종 외부명령들을 내부클럭에 동기시킨 내부명령으로 변환해주기 위한 회로를 구비해야 하며, 이러한 회로를 도메인 크로싱 회로라 한다.
메모리장치에서는 외부에서 입력되는 터미네이션 명령에 응답하여, 입/출력 패드를 터미네이션시키는 터미네이션 동작의 온/오프를 제어한다. 따라서 외부의 터미네이션 명령을 내부의 명령으로 변경해 주어야 한다.
또한, JEDEC에서 정해진 스펙에 따라 DDR3 SDRAM 부터는 다이나믹 터미네이션(Dynamic ODT) 동작이 지원되어야 한다. 다이나믹 터미네이션 동작이란 모드 레지스터셋 등을 다시 설정하지 않더라도, 라이트 명령이 입력되면 칩 내부의 터미네이션 저항의 저항값이 데이터 입력시에 필요한 터미네이션 저항값을 갖도록 설정해주는 동작을 말한다. 그러므로 외부의 명령인 라이트 명령 또한 내부의 명령으로 변경해 줄 필요가 있다.
도 1은 외부에서 입력된 터미네이션 명령을 내부의 명령으로 변환해주는 종래의 도메인 크로싱 회로를 도시한 도면이다.
도면에 도시된 바와 같이, 도메인 크로싱 회로는, 클럭분배부(101), 레플리카 지연부(102), 내부카운터(110), 외부카운터(120), 및 내부신호 생성부(130)를 포함한다.
클럭분배부(101)는 지연고정루프(DLL: Delay Locked Loop)를 통해 공급되는 내부클럭(DLLCLK1)을 입력받으며, 리셋신호(RST)가 해제될 때까지 클럭(DLLCLK2)의 토글링(toggling)을 막는다. 그리고 리셋신호(RST)가 해제되면 토글링되는 내부클럭(DLLCLK2)을 출력한다. 즉, DLLCLK1과 DLLCLK2는 동일한 내부클럭이지만 DLLCLK2는 리셋신호(RST)의 해제시까지는 토글링하지 않으며 일정한 레벨을 유지한다는 점만이 상이하다. 리셋신호(RST)란 도메인 크로싱 회로가 동작하지 않을 때는 인에이블되어 있다가 도메인 크로싱 회로가 동작을 할 때 디스에이블되는 신호를 말한다. 예를 들어, 비동기(asynchronous) 모드에서는 도메인 크로싱 회로가 동작할 필요가 없는데, 이때는 리셋신호(RST)가 인에이블되어 도메인 크로싱 회로가 동작을 멈추고 내부의 코드값(DLLCNT<2:0>, EXTCNT<2:0>) 등이 초기화 되도록 한다.
레플리카 지연부(102)는 내부클럭(DLLCLK2)과 외부클럭(EXTCLK) 사이에 존재하는 시간 차이를 모델링(modeling)해 놓은 블록이며, 입력되는 내부클럭(DLLCLK2)에 외부클럭(EXTCLK)과의 시간차이를 반영해 외부클럭(EXTCLK)을 출력한다.
내부카운터(110)는 리셋신호(RST)에 의해 초기화되어 있다가, 리셋신호(RST)의 해제시점으로부터 내부클럭(DLLCKL2)을 카운트해 내부코드(DLLCNT<2:0>)를 출력한다. 내부코드(DLLCNT<2:0>)의 초기값은 카스 라이트 레이턴시(CWL: Cas Write Latency)에 따라 결정되는 초기값을 가진다. 카스 라이트 레이턴시(CWL)에 따라 외부명령의 인가시점으로부터 내부 터미네이션 동작의 개시 시점이 변하기 때문이다. 카스 라이트 레이턴시(CWL)는 그 값 자체가 동작 주파수에 따라 제한된 값을 갖도록 스펙에 규정되어 있으므로, 카스 라이트 레이턴시(CWL)에 따라 초기값이 결정된다는 것은 동작 주파수에 따라 초기값이 결정된다는 것과 동일한 의미를 가진다.
외부카운터(120) 리셋신호(RST)에 의해 초기화되어 있다가, 리셋신호(RST)의 해제시점으로부터 외부클럭(EXTCLK)을 카운트해 외부코드(EXTCNT<2:0>)를 출력한다. 외부코드(EXTCNT<2:0>)의 초기값은 0으로 설정된다.
내부신호 생성부(130)는 내부명령인 노멀 터미네이션 명령(ODTEN)을 생성하는 노멀제어부(132)와, 내부명령인 다이나믹 터미네이션 명령(DYNAMIC ODTEN)을 생성하는 다이나믹 제어부(131)를 포함하여 구성된다.
다이나믹 제어부(131)는, 라이트 명령(WT_startp, 라이트 명령에 의해 생성 되는 신호로 자세한 사항은 후술)에 응답하여 내부명령인 다이나믹 터미네이션 명령을 생성한다. 메모리장치는 내부명령인 다이나믹 터미네이션 명령(DYNAMIC ODTEN)이 인에이블되면 이에 응답하여 다이나믹 터미네이션 동작을 개시하며, 다이나믹 터미네이션 명령(DYNAMIC ODTEN)이 디스에이블되면 이에 응답하여 다이나믹 터미네이션 동작을 멈춘다.
노멀 제어부(132)는, 외부 메모리 컨트롤러(Memory Controller)로부터의 명령(ODT_startp, ODT_endp, 외부 커맨드에 의해 생성되는 신호들임)에 응답하여 노멀(normal) 터미네이션 명령(ODTEN)을 생성한다. 메모리장치는 내부명령인 노멀 터미네이션 명령(ODTEN)에 응답하여 터미네이션 동작의 개시시점 및 종료시점을 정하게 된다.
도 2는 도 1의 다이나믹 제어부(131)의 동작을 설명하기 위한 도면이다.
리셋신호(RST)의 해제 전에 내부카운터(110)는 동작하지 아니하며, 내부코드(DLLCNT<0:2>)는 5의 초기값(상술한 바와 같이, CWL에 따라 결정됨)을 갖는다. 마찬가지로 리셋신호(RST)의 해제 전에 외부카운터(120)도 동작하지 아니하며, 외부코드(EXTCNT<2:0>)는 0의 초기값을 갖는다. 리셋신호(RST)가 해제되면 내부카운터(110)와 외부카운터(120)가 인에이블되며, 내부클럭(DLLCLK2)도 토글링하기 시작한다. 외부클럭(EXTCLK)은 내부클럭(DLLCLK2)을 지연시켜 생성하기 때문에 외부클럭(EXTCLK)은 내부클럭(DLLCLK2)보다 늦게 토글링된다. 따라서 내부코드(DLLCNT<2:0>)가 먼저 카운팅되기 시작하고, 레플리카 지연부(102)의 지연값 만 큼의 시간이 지난 후에 외부코드(EXTCNT<2:0>)가 카운팅되기 시작한다.
내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)가 카운팅되던 중 외부에서 라이트 명령이 입력되면 이에 응답하여 WT_startp 펄스신호가 인에이블 된다. 그리고 WT_startp 펄스신호의 인에이블 시점의 외부코드(EXTCNT<2:0>)가 저장된다(도면의 경우 1이 저장). 그리고 내부코드(DLLCNT<2:0>)가 저장된 외부코드(EXTCNT<2:0>, 1)의 값과 같아질 때 WT_DLL_startbp 신호가 '로우'로 인에이블 되고, 이 신호는 내부 명령인 다이나믹 터미네이션 명령(DYNAMIC ODTEN)을 인에이블시킨다. 다이나믹 터미네이션 명령(DYNAMIC ODTEN)이 인에이블되면 메모리장치의 다이나믹 터미네이션 동작이 시작된다.
이제 다이나믹 터미네이션 명령의 디스에이블에 대해 설명한다. 라이트 명령에 응답하여 저장된 외부코드(EXTCNT<2:0>, 1의 값)에는 버스트 길이(BL: Burst Length)에 따라 일정 값이 더해진다. 버스트 길이(BL)가 8일경우 8개의 데이터가 클럭의 라이징/폴링으로 입력되므로 데이터가 입력되기 위해서 4클럭이 필요하며 앞뒤로 타이밍 마진을 고려하여 총 6클럭이 요구된다.(스펙으로 규정됨) 또한, 버스트길이(BL)가 4인 경우에는 데이터 입력을 위한 2클럭과 앞뒤의 마진 2클럭을 더해서 총 4클럭이 요구된다.(스펙으로 규정됨)
따라서 버스트길이(BL)가 8일 경우에는 저장된 외부코드(EXTCNT<2:0>, 1의 값)에 6이 더해지고(도면은 BL=8을 예시하고 있으며, 따라서 1+6=7의 값을 가지게 된다), 버스트길이가 4일 경우에는 저장된 외부코드(EXTCNT<2:0>)에 4가 더해진다.(즉, (BL/2)+2 만큼의 값이 더해짐) 그리고 일정 값이 더해진 외부코 드(EXTCNT<2:0>)의 값(7)과 내부코드(DLLCNT<2:0>)의 값이 비교되고 내부코드(DLLCNT<2:0>)의 값이 일정 값이 더해진 외부코드(EXTCNT<2:0>)의 값(7)과 같아질 때 WT_DLL_endbp 신호가 '로우'로 인에이블 되어 DYNAMIC ODT 명령를 디스에이블 하게 된다. 이에 따라 다이나믹 터미네이션 동작이 종료된다.
이러한 방식으로 다이나믹 제어부(131)는 라이트 명령 입력시 일정시간 후에 다이나믹 터미네이션 동작을 인에이블 시키고, 데이터 입력에 필요한 시간과 일정한 마진을 확보한 후 다이나믹 터미네이션 동작을 디스에이블 시킨다.
도 3은 도 2의 WT_startp 펄스신호에 대한 이해를 돕기 위한 도면이다.
WT_startp 펄스신호는 기본적으로 라이트 명령에 응답하여 인에이블 되는 신호이다. 도면에 도시된 바와 같이, 라이트 명령에 해당하는 외부 카스 명령(CAS: Column Address Strobe)이 입력되고, 애디티브 레이턴시(AL, Addictive Latency)가 반영된 약간의 시간 뒤에 인에이블 된다.
상세하게 라이트 명령에 해당하는 외부 카스 명령(CAS)이 입력되면, 커맨드 입력 버퍼에서 이를 클럭(CLK)에 동기하여 입력받고, 이후 내부 회로에 의해 일정한 지연을 거친 후 WT_startp 펄스신호가 인에이블 된다. 즉, WT_startp 펄스신호는 외부에서 라이트 명령이 입력되고, 이 명령이 약간 지연되어 생성되는 신호로 볼 수 있다. 참고로 WT_startp 펄스신호의 펄스 폭은 마진 등에 따라 알맞게 설정하면 된다.
도 4는 도 1의 노멀제어부(132)의 동작을 설명하기 위한 도면이다.
리셋신호(RST)의 해제 전에 내부카운터(110)는 동작하지 아니하며, 내부코드(DLLCNT<0:2>)는 5의 초기값(상술한 바와 같이, CWL에 따라 결정됨)을 갖는다. 마찬가지로 리셋신호(RST)의 해제 전에 외부카운터(120)도 동작하지 아니하며, 외부코드(EXTCNT<2:0>)는 0의 초기값을 갖는다. 리셋신호(RST)가 해제되면 내부카운터(110)와 외부카운터(120)가 인에이블되며, 내부클럭(DLLCLK2)도 토글링하기 시작한다. 외부클럭(EXTCLK)은 내부클럭(DLLCLK2)을 지연시켜 생성하기 때문에 외부클럭(EXTCLK)은 내부클럭(DLLCLK2)보다 늦게 토글링된다. 따라서 내부코드(DLLCNT<2:0>)가 먼저 카운팅되기 시작하고, 레플리카 지연부(102)의 지연값 만큼의 시간이 지난 후에 외부코드(EXTCNT<2:0>)가 카운팅되기 시작한다.
그러던 중 외부 메모리 컨트롤러의 명령에 의해 생성되는 ODT_startp신호가 인에이블 된다. 그리고 ODT_startp 펄스신호의 인에이블 시점의 외부코드(EXTCNT<2:0>)가 저장된다.(도면의 경우 1이 저장) 그리고 내부코드(DLLCNT<2:0>)가 저장된 외부코드(EXTCNT<2:0>, 1)의 값과 같아질 때 ODT_DLL_startbp 신호가 '로우'로 인에이블 되고, 이 신호는 노멀 터미네이션 동작(다이나믹 터미네이션 동작이 아닌 기존의 동작을 의미한다)을 제어하는 신호인 노멀 터미네이션 명령(ODTEN)을 인에이블시켜 노멀 터미네이션 동작이 시작되게 한다.
노멀 터미네이션 명령(ODTEN)의 디스에이블도 인에이블과 동일한 방식으로 된다. 외부 컨트롤러의 명령에 의해 생성되는 ODT_endp 신호에 의해, 그 인에이블 시점의 외부코드(EXTCNT<2:0>)를 저장하고(도면의 경우 6이 저장), 내부코드(DLLCNT<2:0>)의 값이 저장된 외부코드(EXTCNT<2:0>, 6)의 값과 동일해지면, ODT_DLLendbp 신호가 '로우'로 인에이블 되고, 이 신호는 노멀 터미네이션 명령을 디스에이블시켜 노멀 터미네이션 동작이 종료되게 한다.
즉, 노멀 터미네이션 동작의 시작과 끝은 모두 근본적으로 외부 메모리컨트롤러에 의해 제어된다.
도 5는 도 4의 ODT_startp 신호와 ODT_endp 신호의 이해를 돕기 위한 도면이다.
ODT_startp 신호와 ODT_endp 신호는 기본적으로 외부 메모리컨트롤러(Memory controller, 외부 chipset이라고도 함)로부터의 입력에 의해 생성된다. 외부 ODT 명령은 셋업 홀드 조건 등을 만족할 수 있도록 외부 메모리컨트롤러로부터 넣어주는 신호이며, 이는 클럭에 동기된 후 애디티브(additive) 레이턴시가 반영되어 일정시간 지연된 ODT_COM 신호를 생성한다. 그리고 ODT_COM 신호의 인에이블 시점과 디스에이블 시점에 펄스 형태의 신호인 ODT_startp 신호와 ODT_endp 신호가 각각 인에이블 된다.
다시 도 1을 참조하면, 종래의 도메인 크로싱 회로는 내부클럭을 지연시켜 외부클럭을 생성하는 방식을 사용한다. 그리고 리셋신호가 해제되어 내부클럭이 토글링하기 시작했을때, 외부클럭은 레플리카 지연부의 지연값만큼 지연된 후에 토글 링이 시작되게 제어함으로써, 내부코드와 외부코드가 카운팅되기 시작하는 시점을 조절했다.
비동기 모드가 아닌 동기모드에서는, 외부코드와 내부코드가 계속 카운팅 되어야 한다. 외부의 명령이 언제 입력될지를 알 수가 없으며, 외부의 명령이 입력되면 바로 내부의 명령으로 변환하는 동작을 수행해야 하기 때문이다. 따라서 동기모드에서는 외부로부터 명령이 입력되던지 입력되지 않던지 레플리카 지연부로는 항상 토글링하는 내부클럭이 입력된다.
내부클럭이 토글링할 때마다 레플리카 지연부는 많은 전류를 소모하게 되며, 이는 외부로부터 명령이 인가되지 않을 때에도 도메인 크로싱 회로가 소모하는 전류를 크게 늘린다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 개선하기 위해 제안된 것으로, 도메인 크로싱 회로에서 소모되는 전류를 줄이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 도메인 크로싱 회로는, 리셋신호의 해제에 응답해 내부클럭을 카운트해 내부코드를 출력하는 내부카운터; 상기 리셋신호를 입력받아 상기 내부클럭과 외부클럭의 타이밍 차이만큼 지연시켜 출력하는 레플리카 지연부; 상기 레플리카 지연부에서 출력되는 리셋신호의 해제에 응답해 상기 외부클럭을 카운트해 외부코드를 출력하는 외부카운터; 및 상기 내부코드와 상기 외부코드를 이용해 외부신호를 내부신호로 변환하는 내부신호 생성부를 포함할 수 있다.
또한, 본 발명에 따른 도메인 크로싱 회로는, 리셋신호의 해제에 응답해 내부클럭을 카운트해 내부코드를 출력하는 내부카운터; 상기 리셋신호를 입력받아 상기 내부클럭과 외부클럭의 타이밍 차이만큼 지연시켜 출력하는 레플리카 지연부; 상기 레플리카 지연부에서 출력되는 리셋신호의 해제에 응답해 상기 외부클럭을 카운트해 외부코드를 출력하는 외부카운터; 및 상기 내부코드와 상기 외부코드를 이용해 외부 터미네이션 명령을 내부 터미네이션 명령으로 변환하는 내부신호 생성부를 포함할 수 있다.
또한, 본 발명에 따른 도메인 크로싱 방법은, 내부클럭과 외부클럭의 타이밍 차이만큼 리셋신호를 지연시켜 지연된 리셋신호를 생성하는 단계; 상기 리셋신호의 해제에 응답해 상기 내부클럭을 카운트해 내부코드를 생성하는 단계; 상기 지연된 리셋신호의 해제에 응답해 상기 외부클럭을 카운트해 외부코드를 생성하는 단계; 및 상기 내부코드와 상기 외부코드를 이용해 외부신호를 내부신호로 변환하는 단계를 포함할 수 있다.
종래의 도메인 크로싱 회로에서는, 레플리카 지연부에 토글링하는 신호인 내부클럭이 입력되었기 때문에 이 부분에서 많은 전류 소모가 일어났다.
그러나 본 발명의 도메인 크로싱 회로에서는 레벨신호인 리셋신호가 레플리카 지연부에 입력된다. 따라서 레플리카 지연부에서 소모되는 전류량이 줄어들게 되며, 도메인 크로싱 회로의 전체 전류소모가 줄어든다는 장점이 있다.
또한, 토글링하는 신호가 아니라 레벨신호인 리셋신호를 레플리카 지연부를 통해 지연시키는 방식으로 내부카운터와 외부카운터 사이의 동작 타이밍을 설정하기 때문에, 파워 노이즈 등이 발생하더라도 레플리카 지연부의 지연값에는 별 영향이 없다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명에 따른 도메인 크로싱 회로의 일실시예 구성도이다.
본 발명에 따른 도메인 크로싱 회로는, 클럭분배부(601), 레플리카 지연부(602), 내부카운터(610), 외부카운터(620), 내부신호 생성부(630)를 포함하여 구성된다.
클럭분배부(601)는 내부클럭(DLLCLK1)을 입력받으며, 리셋신호(RST)가 해제될 때까지 클럭(DLLCLK2)의 토글링을 막는다. 그리고 리셋신호(RST)가 해제되면 토글링하는 내부클럭(DLLCLK2)을 출력한다. 즉, DLLCLK1과 DLLCLK2는 동일한 내부클럭이지만 DLLCLK2는 리셋신호(RST)의 해제시까지는 토글링하지 않으며 일정한 레벨을 유지한다는 점만이 상이하다.
배경기술 부분에서 설명한 종래의 도메인 크로싱 회로에서는 내부클럭(DLLCLK2)과 외부클럭(EXTCLK)이 토글링하기 시작하는 시점의 차이에 의해 내부카운터(110)와 외부카운터(120)의 동작 시점의 차이를 조절했다. 따라서 리셋시에 내부클럭(DLLCLK2)을 토글링하지 못하도록 하다가 리셋신호(RST)의 해제와 동시에 내부클럭(DLLCLK2)을 토글링시키는 클럭분배부(101)가 필수적인 구성요소였다.
그러나 본 발명의 도메인 크로싱 회로는 리셋신호(RST, RST_DLY)의 해제 시점의 차이에 의해 내부카운터(610)와 외부카운터(620)의 동작시점의 차이를 조절한다. 따라서 본 발명에 따른 도메인 크로싱 회로는 클럭분배부(601) 없이 실시될 수 도 있다. 즉, DLLCLK1을 직접 내부카운터(610)에 입력해도 된다. 다만, 클럭분배부(601)가 구비되면 리셋시에 내부카운터(610)로 입력되는 내부클럭(DLLCLK2)의 토글링을 막아 쓸데없는 전류소모를 줄여줄 수 있으므로, 클럭분배부(601)를 구비하는 것이 전류소모의 측면에서 유리하다.
레플리카 지연부(602)는 리셋신호(RST)를 내부클럭(DLLCLK2)과 외부클럭(ECLK)의 타이밍 차이만큼 지연시켜 출력한다. 즉, 레플리카 지연부(602)는 내부클럭(DLLCLK2)과 외부클럭(ECLK) 사이의 타이밍 차이를 모델링(modeling)해 놓은 지연회로이다. 종래의 레플리카 지연부(102)는 토글링하는 클럭(DLLCLK2)을 지연시켰기 때문에, 많은 전류를 소모했지만, 본 발명의 레플리카 지연부(602)는 레벨신호인 리셋신호(RST)를 지연시킨다. 따라서 전류를 거의 소모하지 아니하며, 파워노이즈(power noise) 등이 인가되더라도 지연값에는 별 영향이 없다는 장점이 있다. 리셋신호(RST)는 도메인 크로싱 회로가 동작하지 않는 구간에서 인에이블되며, 도메인 크로싱 회로가 동작하는 구간에서는 디스에이블되는 신호이다. 예를 들어, 메모리장치가 클럭과 상관없이 동작하는 비동기(asynchronous) 모드에서는 도메인 크로싱 회로가 동작할 필요가 없기 때문에 리셋신호(RST)는 인에이블된다.
내부카운터(610)는 리셋신호(RST)의 해제에 응답해 내부클럭(DLLCLK2)을 카운트해 내부코드(DLLCNT<2:0>)를 출력한다. 리셋신호(RST)가 인에이블되어있는 동안에는 내부카운터(610)는 내부클럭(DLLCLK2)를 카운트하지 않으며, 내부코드(DLLCNT<2:0>)는 초기값으로 초기화되어 있는다. 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)는 도메인 크로싱 회로가 적용되는 시스템의 타이밍 파라매터 값 에 따라 정해지는 값만큼 초기값의 차이를 갖는다. 도면에 도시된 실시예에서는 외부코드(EXTCNT<2:0>)의 초기값은 0으로 고정한 채로, 내부코드(DLLCNT<2:0>)의 초기값을 타이밍 파라매타에 따라 조절하도록 구성하였다. 타이밍 파라매터란 레이턴시(latency) 정보 등을 의미하는데, 이는 내부신호 생성부(630)에서 변환하는 신호가 어떠한 신호인지에 따라 달라질 수 있다. 예를 들어, 내부신호 생성부(630)가 외부 ODT 명령을 내부 ODT 명령으로 변환하는 경우에는 카스 라이트 레이턴시(CWL: Cas Write Latency)가 타이밍 파라매터가 될 것이며, 내부신호 생성부(630)가 외부 리드 명령을 내부 리드 명령으로 변환하는 경우에는 카스 레이턴시(CL: Cas Latency)가 타이밍 파라매터가 될 것이다.
외부카운터(620)는 레플리카 지연부(602)를 통해 지연된 리셋신호(RST_DLY)의 해제에 응답해 외부클럭(ECLK)을 카운트해 외부코드를 출력한다. 리셋신호(RST_DLY)가 인에이블되어 있는 동안에는 외부클럭(ECLK)을 카운트하지 아니하며, 외부코드(EXTCNT<2:0>) 역시 초기값으로 초기화되어 있는다. 본 발명에서의 외부카운터는 레플리카 지연부를 통해 지연된 리셋신호의 해제에 응답하여 외부클럭을 카운팅하기 시작한다. 따라서 외부카운터(620)는 내부카운터(610)가 동작을 시작하고 외부클럭(ECLK)과 내부클럭(DLLCLK2)의 타이밍 차이가 반영된 시간이 지난 후에 카운팅되기 시작한다.
외부클럭(ECLK)은 외부로부터 입력되는 클럭을 클럭버퍼 회로를 통해 CMOS레벨로 변경시킨 클럭을 의미한다. 예를 들어, 메모리장치의 커맨드 버퍼(command buffer) 등에서는 외부에서 입력되는 클럭을 이용해 커맨드를 입력받는데, 외부클 럭(ECLK)이란 커맨드 버퍼 등에서 사용하는 외부로부터 입력되는 클럭을 말한다. 내부클럭(DLLCLK1)은 외부로부터 입력된 클럭이 지연고정루프(DLL) 등을 통해 가공된 클럭임에 반해, 외부클럭(ECLK)은 그러한 가공이 이루어지지 않았다는 점에서 내부클럭(DLLCLK1)과 외부클럭(ECLK)은 서로 다르다.
메모리장치 내에는 여러 가지의 외부클럭이 사용되는데, 외부카운터에 입력되는 외부클럭(ECLK)으로는, 비동기 모드시에는 토글링하지 않는 클럭을 사용하는 것이 바람직하다. 비동기 모드시에도 토글링하는 클럭을 사용한다면 클럭의 토글링에 의해 쓸데없는 전류가 낭비될 수도 있기 때문이다.
내부신호 생성부(630) 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 이용해 외부신호를 내부신호로 변환해 출력한다. 외부신호는 칩 외부로부터 입력되는 외부클럭 기준의 타이밍 정보를 가지고 있는 신호를 의미하며, 내부신호는 그러한 외부신호를 내부클럭 기준의 타이밍으로 변환한 신호를 의미한다.
예를 들어, 메모리장치의 외부로부터 외부클럭에 동기된 리드명령이 인가되면, 메모리장치는 이에 따라 리드 동작을 수행해야 하는데, 메모리장치는 내부클럭을 기준으로 동작을 하므로, 리드 동작의 시점을 내부적으로 규정해 주기 위한 내부 리드 명령이 필요하다. 여기서의 외부 리드명령이 상기 외부신호에 대응되며, 내부 리드명령이 상기 내부신호에 대응된다.
도메인 크로싱 회로가 외부 ODT명령을 내부 ODT 명령으로 변환하는 도메인 크로싱 회로라면, 배경기술 부분에서 설명한 바와 같이 내부신호 생성부는 내부명령인 노멀 터미네이션 명령(ODTEN)을 생성하는 노멀제어부(132)와, 내부명령인 다 이나믹 터미네이션 명령(DYNAMIC ODTEN)을 생성하는 다이나믹 제어부(131)를 포함하여 구성될 수 있다.
도메인 크로싱 회로가 어떠한 외부의 신호를 내부의 신호로 변환하는지에 따라 내부신호 생성부(630)의 구성은 여러 가지로 달라질 수 있다. 어떠한 신호를 변환하던지 일반적으로 내부신호 생성부는 내부코드(DLLCNT<2:0>)가 외부신호의 인가시점에서의 외부코드(EXTCNT<2:0>)와 동일해지는 시점에 내부신호를 활성화하는 방법을 사용해 외부신호를 내부신호로 변환한다. 카운팅된 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 이용해 외부의 신호 명령 등을 내부의 신호 명령 등으로 변환하는 내부신호 생성부(630)를 변환하고자 하는 신호에 알맞게 구성하는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 할 수 있는 일에 해당하므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
도 7은 도 6의 레플리카 지연부(602)의 일실시예를 도시한 도면이다.
도면에 도시된 바와 같이, 레플리카 지연부(602)는, 리셋신호(RST)를 내부클럭(DLLCLK1)에 동기시켜 출력하는 동기화부(710)와, 동기화부(710)에서 출력되는 신호(RST_ALIGN)를 지연시켜 출력하는 지연부(720)를 포함해 구성될 수 있다.
레플리카 지연부(602)는 내부클럭(DLLCLK1)과 외부클럭(ECLK)의 타이밍 차이를 반영하는 곳으로, 내부클럭(DLLCLK1)의 카운팅 개시 시점으로부터 얼마만큼의 시간 후에 외부클럭(ECLK)의 카운팅을 개시할 것인지를 결정해주는 곳이다. 따라서 동기화부(710)를 이용해 리셋신호(RST)를 내부클럭에 동기시킨뒤 지연부(720)를 이 용해 지연을 시킨다면 내부클럭(DLLCLK1)과 외부클럭(ECLK)의 시간차이는 더욱 정확히 반영될 수 있다.
레플리카 지연부(602)의 동기화부(710)는 도면에 도시된 바와 같이 D플립플롭과 같은 회로로 구성될 수 있다.
도 8은 본 발명에 따른 도메인 크로싱 회로의 동작을 도시한 타이밍도이다.
리셋신호(RST, RST_DLY)가 인에이블되어 있는 동안, 내부카운터(610)와 외부카운터(620)는 카운팅 동작을 하지 아니하며 내부코드(DLLCNT<2:0>)는 5의 값으로 외부코드(EXTCNT<2:0>)는 0의 값으로 초기화된다. 먼저 내부카운터(610)에 입력되는 리셋신호(RST)가 디스에이블되고 내부코드(DLLCNT<2:0>)가 카운팅되기 시작한다. 그리고 레플리카 지연부(602)를 지난 리셋신호(RST_DLY)가 디스에이블되고 이에 응답해 외부코드(EXTCNT<2:0>)가 카운팅되기 시작한다.
본 발명은 종래와 다르게 리셋신호(RST)가 레플리카 지연부(602)를 거치게 하는 방식을 사용해 내부카운터(610)와 외부카운터(620)의 동작 시점을 결정하지만, 결국 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)는 종래와 동일하게 생성된다. 따라서 이러한 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 사용하면 종래와 동일하게 외부신호를 내부신호로 변환할 수 있다.
도 9는 본 발명에 따른 도메인 크로싱 회로의 비동기 모드시의 동작을 도시한 타이밍도이다.
도메인 크로싱 회로가 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 카운팅하던 중 도메인 크로싱 회로가 적용된 메모리장치가 비동기 모드(asynchronous mode)로 진입하면 리셋신호(RST, RST_DLY)가 인에이블된다. 따라서 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)는 5와 0의 초기값으로 초기화된다.
그리고 비동기 모드가 종료되고 다시 동기 모드(synchronous mode)로 진입하면 리셋신호(RST, RST_DLY)가 차례로 디스에이블되며, 내부코드(DLLCNT<2:0>)가 먼저 카운팅되기 시작하고, 이어서 외부코드(EXTCNT<2:0>)가 카운팅되기 시작한다.
즉, 본 발명의 내부카운터(610)와 외부카운터(620)는, 동작 중간에 비동기 모드로 진입했다가, 다시 동기모드로 진입하더라도 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 올바르게 생성하는 것이 가능하며, 그 결과 도메인 크로싱 회로가 동기모드 시에는 언제나 외부신호를 내부신호를 올바르게 변환할 수 있도록 해준다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 외부에서 입력된 터미네이션 명령을 내부의 명령으로 변환해주는 종래의 도메인 크로싱 회로를 도시한 도면.
도 2는 도 1의 다이나믹 제어부(131)의 동작을 설명하기 위한 도면.
도 3은 도 2의 WT_startp 펄스신호에 대한 이해를 돕기 위한 도면.
도 4는 도 1의 노멀제어부(132)의 동작을 설명하기 위한 도면.
도 5는 도 4의 ODT_startp 신호와 ODT_endp 신호의 이해를 돕기 위한 도면.
도 6은 본 발명에 따른 도메인 크로싱 회로의 일실시예 구성도.
도 7은 도 6의 레플리카 지연부(602)의 일실시예를 도시한 도면.
도 8은 본 발명에 따른 도메인 크로싱 회로의 동작을 도시한 타이밍도.
도 9는 본 발명에 따른 도메인 크로싱 회로의 비동기 모드시의 동작을 도시한 타이밍도.

Claims (19)

  1. 리셋신호의 해제에 응답해 내부클럭을 카운트해 내부코드를 출력하는 내부카운터;
    상기 리셋신호를 입력받아 상기 내부클럭과 외부클럭의 타이밍 차이만큼 지연시켜 출력하는 레플리카 지연부;
    상기 레플리카 지연부에서 출력되는 리셋신호의 해제에 응답해 상기 외부클럭을 카운트해 외부코드를 출력하는 외부카운터; 및
    상기 내부코드와 상기 외부코드를 이용해 외부신호를 내부신호로 변환하는 내부신호 생성부
    를 포함하는 도메인 크로싱 회로.
  2. 제 1항에 있어서,
    상기 내부코드와 상기 외부코드는,
    상기 도메인 크로싱 회로가 적용되는 시스템의 타이밍 파라매터 값에 따라 정해지는 초기값의 차이를 갖는 것을 특징으로 하는 도메인 크로싱 회로.
  3. 제 2항에 있어서,
    상기 타이밍 파라매터는,
    레이턴시 정보인 것을 특징으로 하는 도메인 크로싱 회로.
  4. 제 1항에 있어서,
    상기 레플리카 지연부는,
    상기 리셋신호를 상기 내부클럭에 동기시켜 출력하는 동기화부; 및
    상기 동기화부에서 출력되는 신호를 지연시키는 지연부
    를 포함하는 것을 특징으로 하는 도메인 크로싱 회로.
  5. 제 1항에 있어서,
    상기 내부신호 생성부는,
    상기 내부코드가 상기 외부신호의 인가시점에서의 외부코드와 동일해지는 시점에 상기 내부신호를 활성화하는 것을 특징으로 하는 도메인 크로싱 회로.
  6. 제 1항에 있어서,
    상기 도메인 크로싱 회로는,
    상기 리셋신호의 해제 전에는 상기 내부카운터로 상기 내부클럭을 공급하지 않다가, 상기 리셋신호의 해제 이후에 상기 내부카운터로 상기 내부클럭을 공급하는 클럭분배부
    를 더 포함하는 것을 특징으로 하는 도메인 크로싱 회로.
  7. 제 1항에 있어서,
    상기 외부클럭은,
    비동기 모드의 동작시에는 비활성화되어 상기 외부카운터로 입력되는 것을 특징으로 하는 도메인 크로싱 회로.
  8. 제 1항에 있어서,
    상기 리셋신호는,
    상기 도메인 크로싱 회로가 동작하지 않는 구간 동안에 인에이블되며,
    상기 구간은 비동기 모드를 포함하는 것을 특징으로 하는 도메인 크로싱 회로.
  9. 리셋신호의 해제에 응답해 내부클럭을 카운트해 내부코드를 출력하는 내부카운터;
    상기 리셋신호를 입력받아 상기 내부클럭과 외부클럭의 타이밍 차이만큼 지연시켜 출력하는 레플리카 지연부;
    상기 레플리카 지연부에서 출력되는 리셋신호의 해제에 응답해 상기 외부클럭을 카운트해 외부코드를 출력하는 외부카운터; 및
    상기 내부코드와 상기 외부코드를 이용해 외부 터미네이션 명령을 내부 터미네이션 명령으로 변환하는 내부신호 생성부
    를 포함하는 도메인 크로싱 회로.
  10. 제 9항에 있어서,
    상기 내부코드와 상기 외부코드는,
    카스 라이트 레이턴시(CWL)에 따라 정해지는 초기값의 차이를 갖는 것을 특징으로 하는 도메인 크로싱 회로.
  11. 제 9항에 있어서,
    상기 레플리카 지연부는,
    상기 리셋신호를 상기 내부클럭에 동기시켜 출력하는 동기화부; 및
    상기 동기화부에서 출력되는 신호를 지연시키는 지연부
    를 포함하는 것을 특징으로 하는 도메인 크로싱 회로.
  12. 제 9항에 있어서,
    상기 내부신호 생성부는,
    외부 노멀 터미네이션 명령을 변환해 노멀 터미네이션 명령을 생성하고,
    외부 라이트 명령을 변환해 내부 다이나믹 터미네이션 명령을 생성하는 것을 특징으로 하는 도메인 크로싱 회로.
  13. 제 9항에 있어서,
    상기 도메인 크로싱 회로는,
    상기 리셋신호의 해제 전에는 상기 내부카운터로 상기 내부클럭을 공급하지 않다가, 상기 리셋신호의 해제 이후에 상기 내부카운터로 상기 내부클럭을 공급하는 클럭분배부
    를 더 포함하는 것을 특징으로 하는 도메인 크로싱 회로.
  14. 제 9항에 있어서,
    상기 외부클럭은,
    비동기 모드의 동작시에는 비활성화되어 상기 외부카운터로 입력되는 것을 특징으로 하는 도메인 크로싱 회로.
  15. 제 9항에 있어서,
    상기 리셋신호는,
    상기 도메인 크로싱 회로가 동작하지 않는 구간 동안에 인에이블되며,
    상기 구간은 비동기 모드를 포함하는 것을 특징으로 하는 도메인 크로싱 회로.
  16. 내부클럭과 외부클럭의 타이밍 차이만큼 리셋신호를 지연시켜 지연된 리셋신호를 생성하는 단계;
    상기 리셋신호의 해제에 응답해 상기 내부클럭을 카운트해 내부코드를 생성하는 단계;
    상기 지연된 리셋신호의 해제에 응답해 상기 외부클럭을 카운트해 외부코드를 생성하는 단계; 및
    상기 내부코드와 상기 외부코드를 이용해 외부신호를 내부신호로 변환하는 단계
    를 포함하는 도메인 크로싱 방법.
  17. 제 16항에 있어서,
    상기 내부코드와 상기 외부코드는,
    시스템의 타이밍 파라매터 값에 따라 정해지는 초기값의 차이를 갖는 것을 특징으로 하는 도메인 크로싱 방법.
  18. 제 17항에 있어서,
    상기 타이밍 파라매터는,
    레이턴시 정보인 것을 특징으로 하는 도메인 크로싱 방법.
  19. 제 16항에 있어서,
    상기 변환하는 단계는,
    상기 내부코드가 상기 외부신호의 인가시점에서의 상기 외부코드와 동일해지는 시점에 상기 내부신호을 활성화하는 것을 특징으로 하는 도메인 크로싱 방법.
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